lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/SSARegMap.h"
  24 using namespace llvm;
  25
  26 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  27   : TargetInstrInfo(X86Insts, array_lengthof(X86Insts)),
  28     TM(tm), RI(tm, *this) {
  29 }
  30
  31 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
  32                                unsigned& sourceReg,
  33                                unsigned& destReg) const {
  34   MachineOpCode oc = MI.getOpcode();
  35   if (oc == X86::MOV8rr || oc == X86::MOV16rr ||
  36       oc == X86::MOV32rr || oc == X86::MOV64rr ||
  37       oc == X86::MOV16to16_ || oc == X86::MOV32to32_ ||
  38       oc == X86::MOV_Fp3232  || oc == X86::MOVSSrr || oc == X86::MOVSDrr ||
  39       oc == X86::MOV_Fp3264 || oc == X86::MOV_Fp6432 || oc == X86::MOV_Fp6464 ||
  40       oc == X86::FsMOVAPSrr || oc == X86::FsMOVAPDrr ||
  41       oc == X86::MOVAPSrr || oc == X86::MOVAPDrr ||
  42       oc == X86::MOVSS2PSrr || oc == X86::MOVSD2PDrr ||
  43       oc == X86::MOVPS2SSrr || oc == X86::MOVPD2SDrr ||
  44       oc == X86::MMX_MOVD64rr || oc == X86::MMX_MOVQ64rr) {
  45       assert(MI.getNumOperands() >= 2 &&
  46              MI.getOperand(0).isRegister() &&
  47              MI.getOperand(1).isRegister() &&
  48              "invalid register-register move instruction");
  49       sourceReg = MI.getOperand(1).getReg();
  50       destReg = MI.getOperand(0).getReg();
  51       return true;
  52   }
  53   return false;
  54 }
  55
  56 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
  57                                            int &FrameIndex) const {
  58   switch (MI->getOpcode()) {
  59   default: break;
  60   case X86::MOV8rm:
  61   case X86::MOV16rm:
  62   case X86::MOV16_rm:
  63   case X86::MOV32rm:
  64   case X86::MOV32_rm:
  65   case X86::MOV64rm:
  66   case X86::LD_Fp64m:
  67   case X86::MOVSSrm:
  68   case X86::MOVSDrm:
  69   case X86::MOVAPSrm:
  70   case X86::MOVAPDrm:
  71   case X86::MMX_MOVD64rm:
  72   case X86::MMX_MOVQ64rm:
  73     if (MI->getOperand(1).isFrameIndex() && MI->getOperand(2).isImmediate() &&
  74         MI->getOperand(3).isRegister() && MI->getOperand(4).isImmediate() &&
  75         MI->getOperand(2).getImmedValue() == 1 &&
  76         MI->getOperand(3).getReg() == 0 &&
  77         MI->getOperand(4).getImmedValue() == 0) {
  78       FrameIndex = MI->getOperand(1).getFrameIndex();
  79       return MI->getOperand(0).getReg();
  80     }
  81     break;
  82   }
  83   return 0;
  84 }
  85
  86 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
  87                                           int &FrameIndex) const {
  88   switch (MI->getOpcode()) {
  89   default: break;
  90   case X86::MOV8mr:
  91   case X86::MOV16mr:
  92   case X86::MOV16_mr:
  93   case X86::MOV32mr:
  94   case X86::MOV32_mr:
  95   case X86::MOV64mr:
  96   case X86::ST_FpP64m:
  97   case X86::MOVSSmr:
  98   case X86::MOVSDmr:
  99   case X86::MOVAPSmr:
 100   case X86::MOVAPDmr:
 101   case X86::MMX_MOVD64mr:
 102   case X86::MMX_MOVQ64mr:
 103   case X86::MMX_MOVNTQmr:
 104     if (MI->getOperand(0).isFrameIndex() && MI->getOperand(1).isImmediate() &&
 105         MI->getOperand(2).isRegister() && MI->getOperand(3).isImmediate() &&
 106         MI->getOperand(1).getImmedValue() == 1 &&
 107         MI->getOperand(2).getReg() == 0 &&
 108         MI->getOperand(3).getImmedValue() == 0) {
 109       FrameIndex = MI->getOperand(0).getFrameIndex();
 110       return MI->getOperand(4).getReg();
 111     }
 112     break;
 113   }
 114   return 0;
 115 }
 116
 117
 118 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 119   switch (MI->getOpcode()) {
 120   default: break;
 121   case X86::MOV8rm:
 122   case X86::MOV16rm:
 123   case X86::MOV16_rm:
 124   case X86::MOV32rm:
 125   case X86::MOV32_rm:
 126   case X86::MOV64rm:
 127   case X86::LD_Fp64m:
 128   case X86::MOVSSrm:
 129   case X86::MOVSDrm:
 130   case X86::MOVAPSrm:
 131   case X86::MOVAPDrm:
 132   case X86::MMX_MOVD64rm:
 133   case X86::MMX_MOVQ64rm:
 134     // Loads from constant pools are trivially rematerializable.
 135     return MI->getOperand(1).isRegister() && MI->getOperand(2).isImmediate() &&
 136            MI->getOperand(3).isRegister() && MI->getOperand(4).isConstantPoolIndex() &&
 137            MI->getOperand(1).getReg() == 0 &&
 138            MI->getOperand(2).getImmedValue() == 1 &&
 139            MI->getOperand(3).getReg() == 0;
 140   }
 141   // All other instructions marked M_REMATERIALIZABLE are always trivially
 142   // rematerializable.
 143   return true;
 144 }
 145
 146 /// convertToThreeAddress - This method must be implemented by targets that
 147 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 148 /// may be able to convert a two-address instruction into a true
 149 /// three-address instruction on demand.  This allows the X86 target (for
 150 /// example) to convert ADD and SHL instructions into LEA instructions if they
 151 /// would require register copies due to two-addressness.
 152 ///
 153 /// This method returns a null pointer if the transformation cannot be
 154 /// performed, otherwise it returns the new instruction.
 155 ///
 156 MachineInstr *
 157 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 158                                     MachineBasicBlock::iterator &MBBI,
 159                                     LiveVariables &LV) const {
 160   MachineInstr *MI = MBBI;
 161   // All instructions input are two-addr instructions.  Get the known operands.
 162   unsigned Dest = MI->getOperand(0).getReg();
 163   unsigned Src = MI->getOperand(1).getReg();
 164
 165   MachineInstr *NewMI = NULL;
 166   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 167   // we have better subtarget support, enable the 16-bit LEA generation here.
 168   bool DisableLEA16 = true;
 169
 170   switch (MI->getOpcode()) {
 171   default: return 0;
 172   case X86::SHUFPSrri: {
 173     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 174     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 175
 176     unsigned A = MI->getOperand(0).getReg();
 177     unsigned B = MI->getOperand(1).getReg();
 178     unsigned C = MI->getOperand(2).getReg();
 179     unsigned M = MI->getOperand(3).getImm();
 180     if (B != C) return 0;
 181     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 182     break;
 183   }
 184   case X86::SHL64ri: {
 185     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 186     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 187     // the flags produced by a shift yet, so this is safe.
 188     unsigned Dest = MI->getOperand(0).getReg();
 189     unsigned Src = MI->getOperand(1).getReg();
 190     unsigned ShAmt = MI->getOperand(2).getImm();
 191     if (ShAmt == 0 || ShAmt >= 4) return 0;
 192
 193     NewMI = BuildMI(get(X86::LEA64r), Dest)
 194       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 195     break;
 196   }
 197   case X86::SHL32ri: {
 198     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 199     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 200     // the flags produced by a shift yet, so this is safe.
 201     unsigned Dest = MI->getOperand(0).getReg();
 202     unsigned Src = MI->getOperand(1).getReg();
 203     unsigned ShAmt = MI->getOperand(2).getImm();
 204     if (ShAmt == 0 || ShAmt >= 4) return 0;
 205
 206     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 207       X86::LEA64_32r : X86::LEA32r;
 208     NewMI = BuildMI(get(Opc), Dest)
 209       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 210     break;
 211   }
 212   case X86::SHL16ri: {
 213     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 214     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 215     // the flags produced by a shift yet, so this is safe.
 216     unsigned Dest = MI->getOperand(0).getReg();
 217     unsigned Src = MI->getOperand(1).getReg();
 218     unsigned ShAmt = MI->getOperand(2).getImm();
 219     if (ShAmt == 0 || ShAmt >= 4) return 0;
 220
 221     if (DisableLEA16) {
 222       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 223       SSARegMap *RegMap = MFI->getParent()->getSSARegMap();
 224       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 225         ? X86::LEA64_32r : X86::LEA32r;
 226       unsigned leaInReg = RegMap->createVirtualRegister(&X86::GR32RegClass);
 227       unsigned leaOutReg = RegMap->createVirtualRegister(&X86::GR32RegClass);
 228
 229       MachineInstr *Ins =
 230         BuildMI(get(X86::INSERT_SUBREG), leaInReg).addReg(Src).addImm(2);
 231       Ins->copyKillDeadInfo(MI);
 232
 233       NewMI = BuildMI(get(Opc), leaOutReg)
 234         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 235
 236       MachineInstr *Ext =
 237         BuildMI(get(X86::EXTRACT_SUBREG), Dest).addReg(leaOutReg).addImm(2);
 238       Ext->copyKillDeadInfo(MI);
 239
 240       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
 241       LV.instructionChanged(MI, NewMI);  // Update live variables
 242       LV.addVirtualRegisterKilled(leaInReg, NewMI);
 243       MFI->insert(MBBI, NewMI);          // Insert the new inst
 244       LV.addVirtualRegisterKilled(leaOutReg, Ext);
 245       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
 246       return Ext;
 247     } else {
 248       NewMI = BuildMI(get(X86::LEA16r), Dest)
 249         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 250     }
 251     break;
 252   }
 253   }
 254
 255   // FIXME: None of these instructions are promotable to LEAs without
 256   // additional information.  In particular, LEA doesn't set the flags that
 257   // add and inc do.  :(
 258   if (0)
 259   switch (MI->getOpcode()) {
 260   case X86::INC32r:
 261   case X86::INC64_32r:
 262     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 263     NewMI = addRegOffset(BuildMI(get(X86::LEA32r), Dest), Src, 1);
 264     break;
 265   case X86::INC16r:
 266   case X86::INC64_16r:
 267     if (DisableLEA16) return 0;
 268     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 269     NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
 270     break;
 271   case X86::DEC32r:
 272   case X86::DEC64_32r:
 273     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 274     NewMI = addRegOffset(BuildMI(get(X86::LEA32r), Dest), Src, -1);
 275     break;
 276   case X86::DEC16r:
 277   case X86::DEC64_16r:
 278     if (DisableLEA16) return 0;
 279     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 280     NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
 281     break;
 282   case X86::ADD32rr:
 283     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 284     NewMI = addRegReg(BuildMI(get(X86::LEA32r), Dest), Src,
 285                      MI->getOperand(2).getReg());
 286     break;
 287   case X86::ADD16rr:
 288     if (DisableLEA16) return 0;
 289     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 290     NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
 291                      MI->getOperand(2).getReg());
 292     break;
 293   case X86::ADD32ri:
 294   case X86::ADD32ri8:
 295     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 296     if (MI->getOperand(2).isImmediate())
 297       NewMI = addRegOffset(BuildMI(get(X86::LEA32r), Dest), Src,
 298                           MI->getOperand(2).getImmedValue());
 299     break;
 300   case X86::ADD16ri:
 301   case X86::ADD16ri8:
 302     if (DisableLEA16) return 0;
 303     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 304     if (MI->getOperand(2).isImmediate())
 305       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
 306                           MI->getOperand(2).getImmedValue());
 307     break;
 308   case X86::SHL16ri:
 309     if (DisableLEA16) return 0;
 310   case X86::SHL32ri:
 311     assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
 312            "Unknown shl instruction!");
 313     unsigned ShAmt = MI->getOperand(2).getImmedValue();
 314     if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
 315       X86AddressMode AM;
 316       AM.Scale = 1 << ShAmt;
 317       AM.IndexReg = Src;
 318       unsigned Opc = MI->getOpcode() == X86::SHL32ri ? X86::LEA32r :X86::LEA16r;
 319       NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
 320     }
 321     break;
 322   }
 323
 324   if (NewMI) {
 325     NewMI->copyKillDeadInfo(MI);
 326     LV.instructionChanged(MI, NewMI);  // Update live variables
 327     MFI->insert(MBBI, NewMI);          // Insert the new inst
 328   }
 329   return NewMI;
 330 }
 331
 332 /// commuteInstruction - We have a few instructions that must be hacked on to
 333 /// commute them.
 334 ///
 335 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
 336   // FIXME: Can commute cmoves by changing the condition!
 337   switch (MI->getOpcode()) {
 338   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
 339   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
 340   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
 341   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
 342   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
 343   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
 344     unsigned Opc;
 345     unsigned Size;
 346     switch (MI->getOpcode()) {
 347     default: assert(0 && "Unreachable!");
 348     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
 349     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
 350     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
 351     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
 352     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
 353     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
 354     }
 355     unsigned Amt = MI->getOperand(3).getImmedValue();
 356     unsigned A = MI->getOperand(0).getReg();
 357     unsigned B = MI->getOperand(1).getReg();
 358     unsigned C = MI->getOperand(2).getReg();
 359     bool BisKill = MI->getOperand(1).isKill();
 360     bool CisKill = MI->getOperand(2).isKill();
 361     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
 362       .addReg(B, false, false, BisKill).addImm(Size-Amt);
 363   }
 364   default:
 365     return TargetInstrInfo::commuteInstruction(MI);
 366   }
 367 }
 368
 369 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
 370   switch (BrOpc) {
 371   default: return X86::COND_INVALID;
 372   case X86::JE:  return X86::COND_E;
 373   case X86::JNE: return X86::COND_NE;
 374   case X86::JL:  return X86::COND_L;
 375   case X86::JLE: return X86::COND_LE;
 376   case X86::JG:  return X86::COND_G;
 377   case X86::JGE: return X86::COND_GE;
 378   case X86::JB:  return X86::COND_B;
 379   case X86::JBE: return X86::COND_BE;
 380   case X86::JA:  return X86::COND_A;
 381   case X86::JAE: return X86::COND_AE;
 382   case X86::JS:  return X86::COND_S;
 383   case X86::JNS: return X86::COND_NS;
 384   case X86::JP:  return X86::COND_P;
 385   case X86::JNP: return X86::COND_NP;
 386   case X86::JO:  return X86::COND_O;
 387   case X86::JNO: return X86::COND_NO;
 388   }
 389 }
 390
 391 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
 392   switch (CC) {
 393   default: assert(0 && "Illegal condition code!");
 394   case X86::COND_E:  return X86::JE;
 395   case X86::COND_NE: return X86::JNE;
 396   case X86::COND_L:  return X86::JL;
 397   case X86::COND_LE: return X86::JLE;
 398   case X86::COND_G:  return X86::JG;
 399   case X86::COND_GE: return X86::JGE;
 400   case X86::COND_B:  return X86::JB;
 401   case X86::COND_BE: return X86::JBE;
 402   case X86::COND_A:  return X86::JA;
 403   case X86::COND_AE: return X86::JAE;
 404   case X86::COND_S:  return X86::JS;
 405   case X86::COND_NS: return X86::JNS;
 406   case X86::COND_P:  return X86::JP;
 407   case X86::COND_NP: return X86::JNP;
 408   case X86::COND_O:  return X86::JO;
 409   case X86::COND_NO: return X86::JNO;
 410   }
 411 }
 412
 413 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
 414 /// e.g. turning COND_E to COND_NE.
 415 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
 416   switch (CC) {
 417   default: assert(0 && "Illegal condition code!");
 418   case X86::COND_E:  return X86::COND_NE;
 419   case X86::COND_NE: return X86::COND_E;
 420   case X86::COND_L:  return X86::COND_GE;
 421   case X86::COND_LE: return X86::COND_G;
 422   case X86::COND_G:  return X86::COND_LE;
 423   case X86::COND_GE: return X86::COND_L;
 424   case X86::COND_B:  return X86::COND_AE;
 425   case X86::COND_BE: return X86::COND_A;
 426   case X86::COND_A:  return X86::COND_BE;
 427   case X86::COND_AE: return X86::COND_B;
 428   case X86::COND_S:  return X86::COND_NS;
 429   case X86::COND_NS: return X86::COND_S;
 430   case X86::COND_P:  return X86::COND_NP;
 431   case X86::COND_NP: return X86::COND_P;
 432   case X86::COND_O:  return X86::COND_NO;
 433   case X86::COND_NO: return X86::COND_O;
 434   }
 435 }
 436
 437 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
 438   const TargetInstrDescriptor *TID = MI->getInstrDescriptor();
 439   if (TID->Flags & M_TERMINATOR_FLAG) {
 440     // Conditional branch is a special case.
 441     if ((TID->Flags & M_BRANCH_FLAG) != 0 && (TID->Flags & M_BARRIER_FLAG) == 0)
 442       return true;
 443     if ((TID->Flags & M_PREDICABLE) == 0)
 444       return true;
 445     return !isPredicated(MI);
 446   }
 447   return false;
 448 }
 449
 450 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
 451 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
 452                                                const X86InstrInfo &TII) {
 453   if (MI->getOpcode() == X86::FP_REG_KILL)
 454     return false;
 455   return TII.isUnpredicatedTerminator(MI);
 456 }
 457
 458 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 459                                  MachineBasicBlock *&TBB,
 460                                  MachineBasicBlock *&FBB,
 461                                  std::vector<MachineOperand> &Cond) const {
 462   // If the block has no terminators, it just falls into the block after it.
 463   MachineBasicBlock::iterator I = MBB.end();
 464   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
 465     return false;
 466
 467   // Get the last instruction in the block.
 468   MachineInstr *LastInst = I;
 469
 470   // If there is only one terminator instruction, process it.
 471   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
 472     if (!isBranch(LastInst->getOpcode()))
 473       return true;
 474
 475     // If the block ends with a branch there are 3 possibilities:
 476     // it's an unconditional, conditional, or indirect branch.
 477
 478     if (LastInst->getOpcode() == X86::JMP) {
 479       TBB = LastInst->getOperand(0).getMachineBasicBlock();
 480       return false;
 481     }
 482     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
 483     if (BranchCode == X86::COND_INVALID)
 484       return true;  // Can't handle indirect branch.
 485
 486     // Otherwise, block ends with fall-through condbranch.
 487     TBB = LastInst->getOperand(0).getMachineBasicBlock();
 488     Cond.push_back(MachineOperand::CreateImm(BranchCode));
 489     return false;
 490   }
 491
 492   // Get the instruction before it if it's a terminator.
 493   MachineInstr *SecondLastInst = I;
 494
 495   // If there are three terminators, we don't know what sort of block this is.
 496   if (SecondLastInst && I != MBB.begin() &&
 497       isBrAnalysisUnpredicatedTerminator(--I, *this))
 498     return true;
 499
 500   // If the block ends with X86::JMP and a conditional branch, handle it.
 501   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
 502   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
 503     TBB = SecondLastInst->getOperand(0).getMachineBasicBlock();
 504     Cond.push_back(MachineOperand::CreateImm(BranchCode));
 505     FBB = LastInst->getOperand(0).getMachineBasicBlock();
 506     return false;
 507   }
 508
 509   // If the block ends with two X86::JMPs, handle it.  The second one is not
 510   // executed, so remove it.
 511   if (SecondLastInst->getOpcode() == X86::JMP &&
 512       LastInst->getOpcode() == X86::JMP) {
 513     TBB = SecondLastInst->getOperand(0).getMachineBasicBlock();
 514     I = LastInst;
 515     I->eraseFromParent();
 516     return false;
 517   }
 518
 519   // Otherwise, can't handle this.
 520   return true;
 521 }
 522
 523 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 524   MachineBasicBlock::iterator I = MBB.end();
 525   if (I == MBB.begin()) return 0;
 526   --I;
 527   if (I->getOpcode() != X86::JMP &&
 528       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
 529     return 0;
 530
 531   // Remove the branch.
 532   I->eraseFromParent();
 533
 534   I = MBB.end();
 535
 536   if (I == MBB.begin()) return 1;
 537   --I;
 538   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
 539     return 1;
 540
 541   // Remove the branch.
 542   I->eraseFromParent();
 543   return 2;
 544 }
 545
 546 unsigned
 547 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 548                            MachineBasicBlock *FBB,
 549                            const std::vector<MachineOperand> &Cond) const {
 550   // Shouldn't be a fall through.
 551   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 552   assert((Cond.size() == 1 || Cond.size() == 0) &&
 553          "X86 branch conditions have one component!");
 554
 555   if (FBB == 0) { // One way branch.
 556     if (Cond.empty()) {
 557       // Unconditional branch?
 558       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
 559     } else {
 560       // Conditional branch.
 561       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
 562       BuildMI(&MBB, get(Opc)).addMBB(TBB);
 563     }
 564     return 1;
 565   }
 566
 567   // Two-way Conditional branch.
 568   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
 569   BuildMI(&MBB, get(Opc)).addMBB(TBB);
 570   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
 571   return 2;
 572 }
 573
 574 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
 575   if (MBB.empty()) return false;
 576
 577   switch (MBB.back().getOpcode()) {
 578   case X86::RET:     // Return.
 579   case X86::RETI:
 580   case X86::TAILJMPd:
 581   case X86::TAILJMPr:
 582   case X86::TAILJMPm:
 583   case X86::JMP:     // Uncond branch.
 584   case X86::JMP32r:  // Indirect branch.
 585   case X86::JMP32m:  // Indirect branch through mem.
 586     return true;
 587   default: return false;
 588   }
 589 }
 590
 591 bool X86InstrInfo::
 592 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
 593   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
 594   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
 595   return false;
 596 }
 597
 598 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
 599   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 600   if (Subtarget->is64Bit())
 601     return &X86::GR64RegClass;
 602   else
 603     return &X86::GR32RegClass;
 604 }