lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36
  37 #include <limits>
  38
  39 using namespace llvm;
  40
  41 static cl::opt<bool>
  42 NoFusing("disable-spill-fusing",
  43          cl::desc("Disable fusing of spill code into instructions"));
  44 static cl::opt<bool>
  45 PrintFailedFusing("print-failed-fuse-candidates",
  46                   cl::desc("Print instructions that the allocator wants to"
  47                            " fuse, but the X86 backend currently can't"),
  48                   cl::Hidden);
  49 static cl::opt<bool>
  50 ReMatPICStubLoad("remat-pic-stub-load",
  51                  cl::desc("Re-materialize load from stub in PIC mode"),
  52                  cl::init(false), cl::Hidden);
  53
  54 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  55   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  56     TM(tm), RI(tm, *this) {
  57   SmallVector<unsigned,16> AmbEntries;
  58   static const unsigned OpTbl2Addr[][2] = {
  59     { X86::ADC32ri,     X86::ADC32mi },
  60     { X86::ADC32ri8,    X86::ADC32mi8 },
  61     { X86::ADC32rr,     X86::ADC32mr },
  62     { X86::ADC64ri32,   X86::ADC64mi32 },
  63     { X86::ADC64ri8,    X86::ADC64mi8 },
  64     { X86::ADC64rr,     X86::ADC64mr },
  65     { X86::ADD16ri,     X86::ADD16mi },
  66     { X86::ADD16ri8,    X86::ADD16mi8 },
  67     { X86::ADD16rr,     X86::ADD16mr },
  68     { X86::ADD32ri,     X86::ADD32mi },
  69     { X86::ADD32ri8,    X86::ADD32mi8 },
  70     { X86::ADD32rr,     X86::ADD32mr },
  71     { X86::ADD64ri32,   X86::ADD64mi32 },
  72     { X86::ADD64ri8,    X86::ADD64mi8 },
  73     { X86::ADD64rr,     X86::ADD64mr },
  74     { X86::ADD8ri,      X86::ADD8mi },
  75     { X86::ADD8rr,      X86::ADD8mr },
  76     { X86::AND16ri,     X86::AND16mi },
  77     { X86::AND16ri8,    X86::AND16mi8 },
  78     { X86::AND16rr,     X86::AND16mr },
  79     { X86::AND32ri,     X86::AND32mi },
  80     { X86::AND32ri8,    X86::AND32mi8 },
  81     { X86::AND32rr,     X86::AND32mr },
  82     { X86::AND64ri32,   X86::AND64mi32 },
  83     { X86::AND64ri8,    X86::AND64mi8 },
  84     { X86::AND64rr,     X86::AND64mr },
  85     { X86::AND8ri,      X86::AND8mi },
  86     { X86::AND8rr,      X86::AND8mr },
  87     { X86::DEC16r,      X86::DEC16m },
  88     { X86::DEC32r,      X86::DEC32m },
  89     { X86::DEC64_16r,   X86::DEC64_16m },
  90     { X86::DEC64_32r,   X86::DEC64_32m },
  91     { X86::DEC64r,      X86::DEC64m },
  92     { X86::DEC8r,       X86::DEC8m },
  93     { X86::INC16r,      X86::INC16m },
  94     { X86::INC32r,      X86::INC32m },
  95     { X86::INC64_16r,   X86::INC64_16m },
  96     { X86::INC64_32r,   X86::INC64_32m },
  97     { X86::INC64r,      X86::INC64m },
  98     { X86::INC8r,       X86::INC8m },
  99     { X86::NEG16r,      X86::NEG16m },
 100     { X86::NEG32r,      X86::NEG32m },
 101     { X86::NEG64r,      X86::NEG64m },
 102     { X86::NEG8r,       X86::NEG8m },
 103     { X86::NOT16r,      X86::NOT16m },
 104     { X86::NOT32r,      X86::NOT32m },
 105     { X86::NOT64r,      X86::NOT64m },
 106     { X86::NOT8r,       X86::NOT8m },
 107     { X86::OR16ri,      X86::OR16mi },
 108     { X86::OR16ri8,     X86::OR16mi8 },
 109     { X86::OR16rr,      X86::OR16mr },
 110     { X86::OR32ri,      X86::OR32mi },
 111     { X86::OR32ri8,     X86::OR32mi8 },
 112     { X86::OR32rr,      X86::OR32mr },
 113     { X86::OR64ri32,    X86::OR64mi32 },
 114     { X86::OR64ri8,     X86::OR64mi8 },
 115     { X86::OR64rr,      X86::OR64mr },
 116     { X86::OR8ri,       X86::OR8mi },
 117     { X86::OR8rr,       X86::OR8mr },
 118     { X86::ROL16r1,     X86::ROL16m1 },
 119     { X86::ROL16rCL,    X86::ROL16mCL },
 120     { X86::ROL16ri,     X86::ROL16mi },
 121     { X86::ROL32r1,     X86::ROL32m1 },
 122     { X86::ROL32rCL,    X86::ROL32mCL },
 123     { X86::ROL32ri,     X86::ROL32mi },
 124     { X86::ROL64r1,     X86::ROL64m1 },
 125     { X86::ROL64rCL,    X86::ROL64mCL },
 126     { X86::ROL64ri,     X86::ROL64mi },
 127     { X86::ROL8r1,      X86::ROL8m1 },
 128     { X86::ROL8rCL,     X86::ROL8mCL },
 129     { X86::ROL8ri,      X86::ROL8mi },
 130     { X86::ROR16r1,     X86::ROR16m1 },
 131     { X86::ROR16rCL,    X86::ROR16mCL },
 132     { X86::ROR16ri,     X86::ROR16mi },
 133     { X86::ROR32r1,     X86::ROR32m1 },
 134     { X86::ROR32rCL,    X86::ROR32mCL },
 135     { X86::ROR32ri,     X86::ROR32mi },
 136     { X86::ROR64r1,     X86::ROR64m1 },
 137     { X86::ROR64rCL,    X86::ROR64mCL },
 138     { X86::ROR64ri,     X86::ROR64mi },
 139     { X86::ROR8r1,      X86::ROR8m1 },
 140     { X86::ROR8rCL,     X86::ROR8mCL },
 141     { X86::ROR8ri,      X86::ROR8mi },
 142     { X86::SAR16r1,     X86::SAR16m1 },
 143     { X86::SAR16rCL,    X86::SAR16mCL },
 144     { X86::SAR16ri,     X86::SAR16mi },
 145     { X86::SAR32r1,     X86::SAR32m1 },
 146     { X86::SAR32rCL,    X86::SAR32mCL },
 147     { X86::SAR32ri,     X86::SAR32mi },
 148     { X86::SAR64r1,     X86::SAR64m1 },
 149     { X86::SAR64rCL,    X86::SAR64mCL },
 150     { X86::SAR64ri,     X86::SAR64mi },
 151     { X86::SAR8r1,      X86::SAR8m1 },
 152     { X86::SAR8rCL,     X86::SAR8mCL },
 153     { X86::SAR8ri,      X86::SAR8mi },
 154     { X86::SBB32ri,     X86::SBB32mi },
 155     { X86::SBB32ri8,    X86::SBB32mi8 },
 156     { X86::SBB32rr,     X86::SBB32mr },
 157     { X86::SBB64ri32,   X86::SBB64mi32 },
 158     { X86::SBB64ri8,    X86::SBB64mi8 },
 159     { X86::SBB64rr,     X86::SBB64mr },
 160     { X86::SHL16rCL,    X86::SHL16mCL },
 161     { X86::SHL16ri,     X86::SHL16mi },
 162     { X86::SHL32rCL,    X86::SHL32mCL },
 163     { X86::SHL32ri,     X86::SHL32mi },
 164     { X86::SHL64rCL,    X86::SHL64mCL },
 165     { X86::SHL64ri,     X86::SHL64mi },
 166     { X86::SHL8rCL,     X86::SHL8mCL },
 167     { X86::SHL8ri,      X86::SHL8mi },
 168     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 169     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 170     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 171     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 172     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 173     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 174     { X86::SHR16r1,     X86::SHR16m1 },
 175     { X86::SHR16rCL,    X86::SHR16mCL },
 176     { X86::SHR16ri,     X86::SHR16mi },
 177     { X86::SHR32r1,     X86::SHR32m1 },
 178     { X86::SHR32rCL,    X86::SHR32mCL },
 179     { X86::SHR32ri,     X86::SHR32mi },
 180     { X86::SHR64r1,     X86::SHR64m1 },
 181     { X86::SHR64rCL,    X86::SHR64mCL },
 182     { X86::SHR64ri,     X86::SHR64mi },
 183     { X86::SHR8r1,      X86::SHR8m1 },
 184     { X86::SHR8rCL,     X86::SHR8mCL },
 185     { X86::SHR8ri,      X86::SHR8mi },
 186     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 187     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 188     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 189     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 190     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 191     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 192     { X86::SUB16ri,     X86::SUB16mi },
 193     { X86::SUB16ri8,    X86::SUB16mi8 },
 194     { X86::SUB16rr,     X86::SUB16mr },
 195     { X86::SUB32ri,     X86::SUB32mi },
 196     { X86::SUB32ri8,    X86::SUB32mi8 },
 197     { X86::SUB32rr,     X86::SUB32mr },
 198     { X86::SUB64ri32,   X86::SUB64mi32 },
 199     { X86::SUB64ri8,    X86::SUB64mi8 },
 200     { X86::SUB64rr,     X86::SUB64mr },
 201     { X86::SUB8ri,      X86::SUB8mi },
 202     { X86::SUB8rr,      X86::SUB8mr },
 203     { X86::XOR16ri,     X86::XOR16mi },
 204     { X86::XOR16ri8,    X86::XOR16mi8 },
 205     { X86::XOR16rr,     X86::XOR16mr },
 206     { X86::XOR32ri,     X86::XOR32mi },
 207     { X86::XOR32ri8,    X86::XOR32mi8 },
 208     { X86::XOR32rr,     X86::XOR32mr },
 209     { X86::XOR64ri32,   X86::XOR64mi32 },
 210     { X86::XOR64ri8,    X86::XOR64mi8 },
 211     { X86::XOR64rr,     X86::XOR64mr },
 212     { X86::XOR8ri,      X86::XOR8mi },
 213     { X86::XOR8rr,      X86::XOR8mr }
 214   };
 215
 216   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 217     unsigned RegOp = OpTbl2Addr[i][0];
 218     unsigned MemOp = OpTbl2Addr[i][1];
 219     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 220                                                std::make_pair(MemOp,0))).second)
 221       assert(false && "Duplicated entries?");
 222     // Index 0, folded load and store, no alignment requirement.
 223     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 224     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 225                                                 std::make_pair(RegOp,
 226                                                               AuxInfo))).second)
 227       AmbEntries.push_back(MemOp);
 228   }
 229
 230   // If the third value is 1, then it's folding either a load or a store.
 231   static const unsigned OpTbl0[][4] = {
 232     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 233     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 234     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 235     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 236     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 237     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 238     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 239     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 240     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 241     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 242     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 243     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 244     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 245     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 246     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 247     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 248     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 249     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 250     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 251     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 252     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 253     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 254     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 255     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 256     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 257     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 258     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 259     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 260     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 261     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 262     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 263     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 264     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 265     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 266     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 267     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 268     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 269     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 270     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 271     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 272     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 273     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 274     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 275     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 276     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 277     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 278     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 279     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0, 0 },
 280     { X86::MOVSDrr,     X86::MOVSDmr, 0, 0 },
 281     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 282     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 283     { X86::MOVSSrr,     X86::MOVSSmr, 0, 0 },
 284     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 285     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 286     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 287     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 288     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 289     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 290     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 291     { X86::SETAr,       X86::SETAm, 0, 0 },
 292     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 293     { X86::SETBr,       X86::SETBm, 0, 0 },
 294     { X86::SETEr,       X86::SETEm, 0, 0 },
 295     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 296     { X86::SETGr,       X86::SETGm, 0, 0 },
 297     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 298     { X86::SETLr,       X86::SETLm, 0, 0 },
 299     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 300     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 301     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 302     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 303     { X86::SETOr,       X86::SETOm, 0, 0 },
 304     { X86::SETPr,       X86::SETPm, 0, 0 },
 305     { X86::SETSr,       X86::SETSm, 0, 0 },
 306     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 307     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 308     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 309     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 310     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 311   };
 312
 313   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 314     unsigned RegOp = OpTbl0[i][0];
 315     unsigned MemOp = OpTbl0[i][1];
 316     unsigned Align = OpTbl0[i][3];
 317     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 318                                            std::make_pair(MemOp,Align))).second)
 319       assert(false && "Duplicated entries?");
 320     unsigned FoldedLoad = OpTbl0[i][2];
 321     // Index 0, folded load or store.
 322     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 323     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 324       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 325                                      std::make_pair(RegOp, AuxInfo))).second)
 326         AmbEntries.push_back(MemOp);
 327   }
 328
 329   static const unsigned OpTbl1[][3] = {
 330     { X86::CMP16rr,         X86::CMP16rm, 0 },
 331     { X86::CMP32rr,         X86::CMP32rm, 0 },
 332     { X86::CMP64rr,         X86::CMP64rm, 0 },
 333     { X86::CMP8rr,          X86::CMP8rm, 0 },
 334     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 335     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 336     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 337     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 338     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 339     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 340     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 341     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 342     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 343     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 344     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 345     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 346     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 347     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 348     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 349     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 350     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 351     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 352     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 353     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 354     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 355     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 356     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 357     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 358     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 359     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 360     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 361     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 362     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 363     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 364     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 365     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 366     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 367     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 368     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 369     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 370     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 371     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 372     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 373     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 374     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 375     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 376     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 377     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 378     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 379     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 380     { X86::MOV16rr,         X86::MOV16rm, 0 },
 381     { X86::MOV32rr,         X86::MOV32rm, 0 },
 382     { X86::MOV64rr,         X86::MOV64rm, 0 },
 383     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 384     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 385     { X86::MOV8rr,          X86::MOV8rm, 0 },
 386     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 387     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 388     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 389     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 390     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 391     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 392     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm, 0 },
 393     { X86::MOVSDrr,         X86::MOVSDrm, 0 },
 394     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 395     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 396     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm, 0 },
 397     { X86::MOVSSrr,         X86::MOVSSrm, 0 },
 398     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 399     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 400     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 401     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 402     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 403     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 404     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 405     { X86::MOVUPSrr,        X86::MOVUPSrm, 16 },
 406     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 407     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 408     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 409     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 410     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 411     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 412     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 413     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 414     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 415     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 416     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 417     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 418     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 419     { X86::RCPPSr,          X86::RCPPSm, 16 },
 420     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 421     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 422     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 423     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 424     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 425     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 426     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 427     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 428     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 429     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 430     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 431     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 432     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 433     { X86::TEST16rr,        X86::TEST16rm, 0 },
 434     { X86::TEST32rr,        X86::TEST32rm, 0 },
 435     { X86::TEST64rr,        X86::TEST64rm, 0 },
 436     { X86::TEST8rr,         X86::TEST8rm, 0 },
 437     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 438     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 439     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 440   };
 441
 442   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 443     unsigned RegOp = OpTbl1[i][0];
 444     unsigned MemOp = OpTbl1[i][1];
 445     unsigned Align = OpTbl1[i][2];
 446     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 447                                            std::make_pair(MemOp,Align))).second)
 448       assert(false && "Duplicated entries?");
 449     // Index 1, folded load
 450     unsigned AuxInfo = 1 | (1 << 4);
 451     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 452       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 453                                      std::make_pair(RegOp, AuxInfo))).second)
 454         AmbEntries.push_back(MemOp);
 455   }
 456
 457   static const unsigned OpTbl2[][3] = {
 458     { X86::ADC32rr,         X86::ADC32rm, 0 },
 459     { X86::ADC64rr,         X86::ADC64rm, 0 },
 460     { X86::ADD16rr,         X86::ADD16rm, 0 },
 461     { X86::ADD32rr,         X86::ADD32rm, 0 },
 462     { X86::ADD64rr,         X86::ADD64rm, 0 },
 463     { X86::ADD8rr,          X86::ADD8rm, 0 },
 464     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 465     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 466     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 467     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 468     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 469     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 470     { X86::AND16rr,         X86::AND16rm, 0 },
 471     { X86::AND32rr,         X86::AND32rm, 0 },
 472     { X86::AND64rr,         X86::AND64rm, 0 },
 473     { X86::AND8rr,          X86::AND8rm, 0 },
 474     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 475     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 476     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 477     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 478     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 479     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 480     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 481     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 482     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 483     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 484     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 485     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 486     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 487     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 488     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 489     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 490     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 491     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 492     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 493     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 494     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 495     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 496     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 497     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 498     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 499     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 500     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 501     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 502     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 503     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 504     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 505     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 506     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 507     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 508     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 509     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 510     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 511     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 512     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 513     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 514     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 515     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 516     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 517     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 518     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 519     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 520     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 521     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 522     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 523     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 524     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 525     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 526     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 527     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 528     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 529     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 530     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 531     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 532     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 533     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 534     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 535     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 536     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 537     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 538     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 539     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 540     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 541     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 542     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 543     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 544     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 545     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 546     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 547     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 548     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 549     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 550     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 551     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 552     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 553     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 554     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 555     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 556     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 557     { X86::MINPDrr,         X86::MINPDrm, 16 },
 558     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 559     { X86::MINPSrr,         X86::MINPSrm, 16 },
 560     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 561     { X86::MINSDrr,         X86::MINSDrm, 0 },
 562     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 563     { X86::MINSSrr,         X86::MINSSrm, 0 },
 564     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 565     { X86::MULPDrr,         X86::MULPDrm, 16 },
 566     { X86::MULPSrr,         X86::MULPSrm, 16 },
 567     { X86::MULSDrr,         X86::MULSDrm, 0 },
 568     { X86::MULSSrr,         X86::MULSSrm, 0 },
 569     { X86::OR16rr,          X86::OR16rm, 0 },
 570     { X86::OR32rr,          X86::OR32rm, 0 },
 571     { X86::OR64rr,          X86::OR64rm, 0 },
 572     { X86::OR8rr,           X86::OR8rm, 0 },
 573     { X86::ORPDrr,          X86::ORPDrm, 16 },
 574     { X86::ORPSrr,          X86::ORPSrm, 16 },
 575     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 576     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 577     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 578     { X86::PADDBrr,         X86::PADDBrm, 16 },
 579     { X86::PADDDrr,         X86::PADDDrm, 16 },
 580     { X86::PADDQrr,         X86::PADDQrm, 16 },
 581     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 582     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 583     { X86::PADDWrr,         X86::PADDWrm, 16 },
 584     { X86::PANDNrr,         X86::PANDNrm, 16 },
 585     { X86::PANDrr,          X86::PANDrm, 16 },
 586     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 587     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 588     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 589     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 590     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 591     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 592     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 593     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 594     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 595     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 596     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 597     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 598     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 599     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 600     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 601     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 602     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 603     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 604     { X86::PMULLDrr_int,    X86::PMULLDrm_int, 16 },
 605     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 606     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 607     { X86::PORrr,           X86::PORrm, 16 },
 608     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 609     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 610     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 611     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 612     { X86::PSRADrr,         X86::PSRADrm, 16 },
 613     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 614     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 615     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 616     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 617     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 618     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 619     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 620     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 621     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 622     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 623     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 624     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 625     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 626     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 627     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 628     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 629     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 630     { X86::PXORrr,          X86::PXORrm, 16 },
 631     { X86::SBB32rr,         X86::SBB32rm, 0 },
 632     { X86::SBB64rr,         X86::SBB64rm, 0 },
 633     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 634     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 635     { X86::SUB16rr,         X86::SUB16rm, 0 },
 636     { X86::SUB32rr,         X86::SUB32rm, 0 },
 637     { X86::SUB64rr,         X86::SUB64rm, 0 },
 638     { X86::SUB8rr,          X86::SUB8rm, 0 },
 639     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 640     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 641     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 642     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 643     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 644     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 645     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 646     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 647     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 648     { X86::XOR16rr,         X86::XOR16rm, 0 },
 649     { X86::XOR32rr,         X86::XOR32rm, 0 },
 650     { X86::XOR64rr,         X86::XOR64rm, 0 },
 651     { X86::XOR8rr,          X86::XOR8rm, 0 },
 652     { X86::XORPDrr,         X86::XORPDrm, 16 },
 653     { X86::XORPSrr,         X86::XORPSrm, 16 }
 654   };
 655
 656   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 657     unsigned RegOp = OpTbl2[i][0];
 658     unsigned MemOp = OpTbl2[i][1];
 659     unsigned Align = OpTbl2[i][2];
 660     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 661                                            std::make_pair(MemOp,Align))).second)
 662       assert(false && "Duplicated entries?");
 663     // Index 2, folded load
 664     unsigned AuxInfo = 2 | (1 << 4);
 665     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 666                                    std::make_pair(RegOp, AuxInfo))).second)
 667       AmbEntries.push_back(MemOp);
 668   }
 669
 670   // Remove ambiguous entries.
 671   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 672 }
 673
 674 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 675                                unsigned &SrcReg, unsigned &DstReg,
 676                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 677   switch (MI.getOpcode()) {
 678   default:
 679     return false;
 680   case X86::MOV8rr:
 681   case X86::MOV8rr_NOREX:
 682   case X86::MOV16rr:
 683   case X86::MOV32rr:
 684   case X86::MOV64rr:
 685   case X86::MOVSSrr:
 686   case X86::MOVSDrr:
 687
 688   // FP Stack register class copies
 689   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 690   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 691   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 692
 693   case X86::FsMOVAPSrr:
 694   case X86::FsMOVAPDrr:
 695   case X86::MOVAPSrr:
 696   case X86::MOVAPDrr:
 697   case X86::MOVDQArr:
 698   case X86::MOVSS2PSrr:
 699   case X86::MOVSD2PDrr:
 700   case X86::MOVPS2SSrr:
 701   case X86::MOVPD2SDrr:
 702   case X86::MMX_MOVQ64rr:
 703     assert(MI.getNumOperands() >= 2 &&
 704            MI.getOperand(0).isReg() &&
 705            MI.getOperand(1).isReg() &&
 706            "invalid register-register move instruction");
 707     SrcReg = MI.getOperand(1).getReg();
 708     DstReg = MI.getOperand(0).getReg();
 709     SrcSubIdx = MI.getOperand(1).getSubReg();
 710     DstSubIdx = MI.getOperand(0).getSubReg();
 711     return true;
 712   }
 713 }
 714
 715 bool
 716 X86InstrInfo::isCoalescableInstr(const MachineInstr &MI, bool &isCopy,
 717                                unsigned &SrcReg, unsigned &DstReg,
 718                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 719   switch (MI.getOpcode()) {
 720   default: break;
 721   case X86::MOVSX16rr8:
 722   case X86::MOVZX16rr8:
 723   case X86::MOVSX32rr8:
 724   case X86::MOVZX32rr8:
 725   case X86::MOVSX64rr8:
 726   case X86::MOVZX64rr8:
 727   case X86::MOVSX32rr16:
 728   case X86::MOVZX32rr16:
 729   case X86::MOVSX64rr16:
 730   case X86::MOVZX64rr16:
 731   case X86::MOVSX64rr32:
 732   case X86::MOVZX64rr32: {
 733     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 734       // Be conservative.
 735       return false;
 736     isCopy = false;
 737     SrcReg = MI.getOperand(1).getReg();
 738     DstReg = MI.getOperand(0).getReg();
 739     DstSubIdx = 0;
 740     switch (MI.getOpcode()) {
 741     default:
 742       llvm_unreachable(0);
 743       break;
 744     case X86::MOVSX16rr8:
 745     case X86::MOVZX16rr8:
 746     case X86::MOVSX32rr8:
 747     case X86::MOVZX32rr8:
 748     case X86::MOVSX64rr8:
 749     case X86::MOVZX64rr8:
 750       SrcSubIdx = 1;
 751       break;
 752     case X86::MOVSX32rr16:
 753     case X86::MOVZX32rr16:
 754     case X86::MOVSX64rr16:
 755     case X86::MOVZX64rr16:
 756       SrcSubIdx = 3;
 757       break;
 758     case X86::MOVSX64rr32:
 759     case X86::MOVZX64rr32:
 760       SrcSubIdx = 4;
 761       break;
 762     }
 763   }
 764   }
 765   return isMoveInstr(MI, SrcReg, DstReg, SrcSubIdx, DstSubIdx);
 766 }
 767
 768 /// isFrameOperand - Return true and the FrameIndex if the specified
 769 /// operand and follow operands form a reference to the stack frame.
 770 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 771                                   int &FrameIndex) const {
 772   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 773       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 774       MI->getOperand(Op+1).getImm() == 1 &&
 775       MI->getOperand(Op+2).getReg() == 0 &&
 776       MI->getOperand(Op+3).getImm() == 0) {
 777     FrameIndex = MI->getOperand(Op).getIndex();
 778     return true;
 779   }
 780   return false;
 781 }
 782
 783 static bool isFrameLoadOpcode(int Opcode) {
 784   switch (Opcode) {
 785   default: break;
 786   case X86::MOV8rm:
 787   case X86::MOV16rm:
 788   case X86::MOV32rm:
 789   case X86::MOV64rm:
 790   case X86::LD_Fp64m:
 791   case X86::MOVSSrm:
 792   case X86::MOVSDrm:
 793   case X86::MOVAPSrm:
 794   case X86::MOVAPDrm:
 795   case X86::MOVDQArm:
 796   case X86::MMX_MOVD64rm:
 797   case X86::MMX_MOVQ64rm:
 798     return true;
 799     break;
 800   }
 801   return false;
 802 }
 803
 804 static bool isFrameStoreOpcode(int Opcode) {
 805   switch (Opcode) {
 806   default: break;
 807   case X86::MOV8mr:
 808   case X86::MOV16mr:
 809   case X86::MOV32mr:
 810   case X86::MOV64mr:
 811   case X86::ST_FpP64m:
 812   case X86::MOVSSmr:
 813   case X86::MOVSDmr:
 814   case X86::MOVAPSmr:
 815   case X86::MOVAPDmr:
 816   case X86::MOVDQAmr:
 817   case X86::MMX_MOVD64mr:
 818   case X86::MMX_MOVQ64mr:
 819   case X86::MMX_MOVNTQmr:
 820     return true;
 821   }
 822   return false;
 823 }
 824
 825 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 826                                            int &FrameIndex) const {
 827   if (isFrameLoadOpcode(MI->getOpcode()))
 828     if (isFrameOperand(MI, 1, FrameIndex))
 829       return MI->getOperand(0).getReg();
 830   return 0;
 831 }
 832
 833 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 834                                                  int &FrameIndex) const {
 835   if (isFrameLoadOpcode(MI->getOpcode())) {
 836     unsigned Reg;
 837     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 838       return Reg;
 839     // Check for post-frame index elimination operations
 840     const MachineMemOperand *Dummy;
 841     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 842   }
 843   return 0;
 844 }
 845
 846 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 847                                         const MachineMemOperand *&MMO,
 848                                         int &FrameIndex) const {
 849   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 850          oe = MI->memoperands_end();
 851        o != oe;
 852        ++o) {
 853     if ((*o)->isLoad() && (*o)->getValue())
 854       if (const FixedStackPseudoSourceValue *Value =
 855           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 856         FrameIndex = Value->getFrameIndex();
 857         MMO = *o;
 858         return true;
 859       }
 860   }
 861   return false;
 862 }
 863
 864 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 865                                           int &FrameIndex) const {
 866   if (isFrameStoreOpcode(MI->getOpcode()))
 867     if (isFrameOperand(MI, 0, FrameIndex))
 868       return MI->getOperand(X86AddrNumOperands).getReg();
 869   return 0;
 870 }
 871
 872 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 873                                                 int &FrameIndex) const {
 874   if (isFrameStoreOpcode(MI->getOpcode())) {
 875     unsigned Reg;
 876     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 877       return Reg;
 878     // Check for post-frame index elimination operations
 879     const MachineMemOperand *Dummy;
 880     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 881   }
 882   return 0;
 883 }
 884
 885 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 886                                        const MachineMemOperand *&MMO,
 887                                        int &FrameIndex) const {
 888   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 889          oe = MI->memoperands_end();
 890        o != oe;
 891        ++o) {
 892     if ((*o)->isStore() && (*o)->getValue())
 893       if (const FixedStackPseudoSourceValue *Value =
 894           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 895         FrameIndex = Value->getFrameIndex();
 896         MMO = *o;
 897         return true;
 898       }
 899   }
 900   return false;
 901 }
 902
 903 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 904 /// X86::MOVPC32r.
 905 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 906   bool isPICBase = false;
 907   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 908          E = MRI.def_end(); I != E; ++I) {
 909     MachineInstr *DefMI = I.getOperand().getParent();
 910     if (DefMI->getOpcode() != X86::MOVPC32r)
 911       return false;
 912     assert(!isPICBase && "More than one PIC base?");
 913     isPICBase = true;
 914   }
 915   return isPICBase;
 916 }
 917
 918 bool
 919 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 920                                                 AliasAnalysis *AA) const {
 921   switch (MI->getOpcode()) {
 922   default: break;
 923     case X86::MOV8rm:
 924     case X86::MOV16rm:
 925     case X86::MOV32rm:
 926     case X86::MOV64rm:
 927     case X86::LD_Fp64m:
 928     case X86::MOVSSrm:
 929     case X86::MOVSDrm:
 930     case X86::MOVAPSrm:
 931     case X86::MOVUPSrm:
 932     case X86::MOVUPSrm_Int:
 933     case X86::MOVAPDrm:
 934     case X86::MOVDQArm:
 935     case X86::MMX_MOVD64rm:
 936     case X86::MMX_MOVQ64rm:
 937     case X86::FsMOVAPSrm:
 938     case X86::FsMOVAPDrm: {
 939       // Loads from constant pools are trivially rematerializable.
 940       if (MI->getOperand(1).isReg() &&
 941           MI->getOperand(2).isImm() &&
 942           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 943           MI->isInvariantLoad(AA)) {
 944         unsigned BaseReg = MI->getOperand(1).getReg();
 945         if (BaseReg == 0 || BaseReg == X86::RIP)
 946           return true;
 947         // Allow re-materialization of PIC load.
 948         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 949           return false;
 950         const MachineFunction &MF = *MI->getParent()->getParent();
 951         const MachineRegisterInfo &MRI = MF.getRegInfo();
 952         bool isPICBase = false;
 953         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 954                E = MRI.def_end(); I != E; ++I) {
 955           MachineInstr *DefMI = I.getOperand().getParent();
 956           if (DefMI->getOpcode() != X86::MOVPC32r)
 957             return false;
 958           assert(!isPICBase && "More than one PIC base?");
 959           isPICBase = true;
 960         }
 961         return isPICBase;
 962       }
 963       return false;
 964     }
 965
 966      case X86::LEA32r:
 967      case X86::LEA64r: {
 968        if (MI->getOperand(2).isImm() &&
 969            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 970            !MI->getOperand(4).isReg()) {
 971          // lea fi#, lea GV, etc. are all rematerializable.
 972          if (!MI->getOperand(1).isReg())
 973            return true;
 974          unsigned BaseReg = MI->getOperand(1).getReg();
 975          if (BaseReg == 0)
 976            return true;
 977          // Allow re-materialization of lea PICBase + x.
 978          const MachineFunction &MF = *MI->getParent()->getParent();
 979          const MachineRegisterInfo &MRI = MF.getRegInfo();
 980          return regIsPICBase(BaseReg, MRI);
 981        }
 982        return false;
 983      }
 984   }
 985
 986   // All other instructions marked M_REMATERIALIZABLE are always trivially
 987   // rematerializable.
 988   return true;
 989 }
 990
 991 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 992 /// would clobber the EFLAGS condition register. Note the result may be
 993 /// conservative. If it cannot definitely determine the safety after visiting
 994 /// a few instructions in each direction it assumes it's not safe.
 995 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 996                                   MachineBasicBlock::iterator I) {
 997   // It's always safe to clobber EFLAGS at the end of a block.
 998   if (I == MBB.end())
 999     return true;
1000
1001   // For compile time consideration, if we are not able to determine the
1002   // safety after visiting 4 instructions in each direction, we will assume
1003   // it's not safe.
1004   MachineBasicBlock::iterator Iter = I;
1005   for (unsigned i = 0; i < 4; ++i) {
1006     bool SeenDef = false;
1007     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1008       MachineOperand &MO = Iter->getOperand(j);
1009       if (!MO.isReg())
1010         continue;
1011       if (MO.getReg() == X86::EFLAGS) {
1012         if (MO.isUse())
1013           return false;
1014         SeenDef = true;
1015       }
1016     }
1017
1018     if (SeenDef)
1019       // This instruction defines EFLAGS, no need to look any further.
1020       return true;
1021     ++Iter;
1022
1023     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1024     if (Iter == MBB.end())
1025       return true;
1026   }
1027
1028   Iter = I;
1029   for (unsigned i = 0; i < 4; ++i) {
1030     // If we make it to the beginning of the block, it's safe to clobber
1031     // EFLAGS iff EFLAGS is not live-in.
1032     if (Iter == MBB.begin())
1033       return !MBB.isLiveIn(X86::EFLAGS);
1034
1035     --Iter;
1036     bool SawKill = false;
1037     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1038       MachineOperand &MO = Iter->getOperand(j);
1039       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1040         if (MO.isDef()) return MO.isDead();
1041         if (MO.isKill()) SawKill = true;
1042       }
1043     }
1044
1045     if (SawKill)
1046       // This instruction kills EFLAGS and doesn't redefine it, so
1047       // there's no need to look further.
1048       return true;
1049   }
1050
1051   // Conservative answer.
1052   return false;
1053 }
1054
1055 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1056                                  MachineBasicBlock::iterator I,
1057                                  unsigned DestReg, unsigned SubIdx,
1058                                  const MachineInstr *Orig,
1059                                  const TargetRegisterInfo *TRI) const {
1060   DebugLoc DL = DebugLoc::getUnknownLoc();
1061   if (I != MBB.end()) DL = I->getDebugLoc();
1062
1063   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1064     DestReg = TRI->getSubReg(DestReg, SubIdx);
1065     SubIdx = 0;
1066   }
1067
1068   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1069   // Re-materialize them as movri instructions to avoid side effects.
1070   bool Clone = true;
1071   unsigned Opc = Orig->getOpcode();
1072   switch (Opc) {
1073   default: break;
1074   case X86::MOV8r0:
1075   case X86::MOV16r0:
1076   case X86::MOV32r0:
1077   case X86::MOV64r0: {
1078     if (!isSafeToClobberEFLAGS(MBB, I)) {
1079       switch (Opc) {
1080       default: break;
1081       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1082       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1083       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1084       case X86::MOV64r0: Opc = X86::MOV64ri; break;
1085       }
1086       Clone = false;
1087     }
1088     break;
1089   }
1090   }
1091
1092   if (Clone) {
1093     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1094     MI->getOperand(0).setReg(DestReg);
1095     MBB.insert(I, MI);
1096   } else {
1097     BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
1098   }
1099
1100   MachineInstr *NewMI = prior(I);
1101   NewMI->getOperand(0).setSubReg(SubIdx);
1102 }
1103
1104 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1105 /// is not marked dead.
1106 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1107   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1108     MachineOperand &MO = MI->getOperand(i);
1109     if (MO.isReg() && MO.isDef() &&
1110         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1111       return true;
1112     }
1113   }
1114   return false;
1115 }
1116
1117 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1118 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1119 /// to a 32-bit superregister and then truncating back down to a 16-bit
1120 /// subregister.
1121 MachineInstr *
1122 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1123                                            MachineFunction::iterator &MFI,
1124                                            MachineBasicBlock::iterator &MBBI,
1125                                            LiveVariables *LV) const {
1126   MachineInstr *MI = MBBI;
1127   unsigned Dest = MI->getOperand(0).getReg();
1128   unsigned Src = MI->getOperand(1).getReg();
1129   bool isDead = MI->getOperand(0).isDead();
1130   bool isKill = MI->getOperand(1).isKill();
1131
1132   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1133     ? X86::LEA64_32r : X86::LEA32r;
1134   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1135   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1136   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1137
1138   // Build and insert into an implicit UNDEF value. This is OK because
1139   // well be shifting and then extracting the lower 16-bits.
1140   // This has the potential to cause partial register stall. e.g.
1141   //   movw    (%rbp,%rcx,2), %dx
1142   //   leal    -65(%rdx), %esi
1143   // But testing has shown this *does* help performance in 64-bit mode (at
1144   // least on modern x86 machines).
1145   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1146   MachineInstr *InsMI =
1147     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1148     .addReg(leaInReg)
1149     .addReg(Src, getKillRegState(isKill))
1150     .addImm(X86::SUBREG_16BIT);
1151
1152   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1153                                     get(Opc), leaOutReg);
1154   switch (MIOpc) {
1155   default:
1156     llvm_unreachable(0);
1157     break;
1158   case X86::SHL16ri: {
1159     unsigned ShAmt = MI->getOperand(2).getImm();
1160     MIB.addReg(0).addImm(1 << ShAmt)
1161        .addReg(leaInReg, RegState::Kill).addImm(0);
1162     break;
1163   }
1164   case X86::INC16r:
1165   case X86::INC64_16r:
1166     addLeaRegOffset(MIB, leaInReg, true, 1);
1167     break;
1168   case X86::DEC16r:
1169   case X86::DEC64_16r:
1170     addLeaRegOffset(MIB, leaInReg, true, -1);
1171     break;
1172   case X86::ADD16ri:
1173   case X86::ADD16ri8:
1174     addLeaRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1175     break;
1176   case X86::ADD16rr: {
1177     unsigned Src2 = MI->getOperand(2).getReg();
1178     bool isKill2 = MI->getOperand(2).isKill();
1179     unsigned leaInReg2 = 0;
1180     MachineInstr *InsMI2 = 0;
1181     if (Src == Src2) {
1182       // ADD16rr %reg1028<kill>, %reg1028
1183       // just a single insert_subreg.
1184       addRegReg(MIB, leaInReg, true, leaInReg, false);
1185     } else {
1186       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1187       // Build and insert into an implicit UNDEF value. This is OK because
1188       // well be shifting and then extracting the lower 16-bits.
1189       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1190       InsMI2 =
1191         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg2)
1192         .addReg(leaInReg2)
1193         .addReg(Src2, getKillRegState(isKill2))
1194         .addImm(X86::SUBREG_16BIT);
1195       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1196     }
1197     if (LV && isKill2 && InsMI2)
1198       LV->replaceKillInstruction(Src2, MI, InsMI2);
1199     break;
1200   }
1201   }
1202
1203   MachineInstr *NewMI = MIB;
1204   MachineInstr *ExtMI =
1205     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1206     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1207     .addReg(leaOutReg, RegState::Kill)
1208     .addImm(X86::SUBREG_16BIT);
1209
1210   if (LV) {
1211     // Update live variables
1212     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1213     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1214     if (isKill)
1215       LV->replaceKillInstruction(Src, MI, InsMI);
1216     if (isDead)
1217       LV->replaceKillInstruction(Dest, MI, ExtMI);
1218   }
1219
1220   return ExtMI;
1221 }
1222
1223 /// convertToThreeAddress - This method must be implemented by targets that
1224 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1225 /// may be able to convert a two-address instruction into a true
1226 /// three-address instruction on demand.  This allows the X86 target (for
1227 /// example) to convert ADD and SHL instructions into LEA instructions if they
1228 /// would require register copies due to two-addressness.
1229 ///
1230 /// This method returns a null pointer if the transformation cannot be
1231 /// performed, otherwise it returns the new instruction.
1232 ///
1233 MachineInstr *
1234 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1235                                     MachineBasicBlock::iterator &MBBI,
1236                                     LiveVariables *LV) const {
1237   MachineInstr *MI = MBBI;
1238   MachineFunction &MF = *MI->getParent()->getParent();
1239   // All instructions input are two-addr instructions.  Get the known operands.
1240   unsigned Dest = MI->getOperand(0).getReg();
1241   unsigned Src = MI->getOperand(1).getReg();
1242   bool isDead = MI->getOperand(0).isDead();
1243   bool isKill = MI->getOperand(1).isKill();
1244
1245   MachineInstr *NewMI = NULL;
1246   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1247   // we have better subtarget support, enable the 16-bit LEA generation here.
1248   // 16-bit LEA is also slow on Core2.
1249   bool DisableLEA16 = true;
1250   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1251
1252   unsigned MIOpc = MI->getOpcode();
1253   switch (MIOpc) {
1254   case X86::SHUFPSrri: {
1255     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1256     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1257
1258     unsigned B = MI->getOperand(1).getReg();
1259     unsigned C = MI->getOperand(2).getReg();
1260     if (B != C) return 0;
1261     unsigned A = MI->getOperand(0).getReg();
1262     unsigned M = MI->getOperand(3).getImm();
1263     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1264       .addReg(A, RegState::Define | getDeadRegState(isDead))
1265       .addReg(B, getKillRegState(isKill)).addImm(M);
1266     break;
1267   }
1268   case X86::SHL64ri: {
1269     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1270     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1271     // the flags produced by a shift yet, so this is safe.
1272     unsigned ShAmt = MI->getOperand(2).getImm();
1273     if (ShAmt == 0 || ShAmt >= 4) return 0;
1274
1275     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1276       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1277       .addReg(0).addImm(1 << ShAmt)
1278       .addReg(Src, getKillRegState(isKill))
1279       .addImm(0);
1280     break;
1281   }
1282   case X86::SHL32ri: {
1283     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1284     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1285     // the flags produced by a shift yet, so this is safe.
1286     unsigned ShAmt = MI->getOperand(2).getImm();
1287     if (ShAmt == 0 || ShAmt >= 4) return 0;
1288
1289     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1290     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1291       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1292       .addReg(0).addImm(1 << ShAmt)
1293       .addReg(Src, getKillRegState(isKill)).addImm(0);
1294     break;
1295   }
1296   case X86::SHL16ri: {
1297     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1298     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1299     // the flags produced by a shift yet, so this is safe.
1300     unsigned ShAmt = MI->getOperand(2).getImm();
1301     if (ShAmt == 0 || ShAmt >= 4) return 0;
1302
1303     if (DisableLEA16)
1304       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1305     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1306       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1307       .addReg(0).addImm(1 << ShAmt)
1308       .addReg(Src, getKillRegState(isKill))
1309       .addImm(0);
1310     break;
1311   }
1312   default: {
1313     // The following opcodes also sets the condition code register(s). Only
1314     // convert them to equivalent lea if the condition code register def's
1315     // are dead!
1316     if (hasLiveCondCodeDef(MI))
1317       return 0;
1318
1319     switch (MIOpc) {
1320     default: return 0;
1321     case X86::INC64r:
1322     case X86::INC32r:
1323     case X86::INC64_32r: {
1324       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1325       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1326         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1327       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1328                               .addReg(Dest, RegState::Define |
1329                                       getDeadRegState(isDead)),
1330                               Src, isKill, 1);
1331       break;
1332     }
1333     case X86::INC16r:
1334     case X86::INC64_16r:
1335       if (DisableLEA16)
1336         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1337       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1338       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1339                            .addReg(Dest, RegState::Define |
1340                                    getDeadRegState(isDead)),
1341                            Src, isKill, 1);
1342       break;
1343     case X86::DEC64r:
1344     case X86::DEC32r:
1345     case X86::DEC64_32r: {
1346       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1347       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1348         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1349       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1350                               .addReg(Dest, RegState::Define |
1351                                       getDeadRegState(isDead)),
1352                               Src, isKill, -1);
1353       break;
1354     }
1355     case X86::DEC16r:
1356     case X86::DEC64_16r:
1357       if (DisableLEA16)
1358         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1359       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1360       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1361                            .addReg(Dest, RegState::Define |
1362                                    getDeadRegState(isDead)),
1363                            Src, isKill, -1);
1364       break;
1365     case X86::ADD64rr:
1366     case X86::ADD32rr: {
1367       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1368       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1369         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1370       unsigned Src2 = MI->getOperand(2).getReg();
1371       bool isKill2 = MI->getOperand(2).isKill();
1372       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1373                         .addReg(Dest, RegState::Define |
1374                                 getDeadRegState(isDead)),
1375                         Src, isKill, Src2, isKill2);
1376       if (LV && isKill2)
1377         LV->replaceKillInstruction(Src2, MI, NewMI);
1378       break;
1379     }
1380     case X86::ADD16rr: {
1381       if (DisableLEA16)
1382         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1383       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1384       unsigned Src2 = MI->getOperand(2).getReg();
1385       bool isKill2 = MI->getOperand(2).isKill();
1386       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1387                         .addReg(Dest, RegState::Define |
1388                                 getDeadRegState(isDead)),
1389                         Src, isKill, Src2, isKill2);
1390       if (LV && isKill2)
1391         LV->replaceKillInstruction(Src2, MI, NewMI);
1392       break;
1393     }
1394     case X86::ADD64ri32:
1395     case X86::ADD64ri8:
1396       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1397       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1398                               .addReg(Dest, RegState::Define |
1399                                       getDeadRegState(isDead)),
1400                               Src, isKill, MI->getOperand(2).getImm());
1401       break;
1402     case X86::ADD32ri:
1403     case X86::ADD32ri8: {
1404       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1405       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1406       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1407                               .addReg(Dest, RegState::Define |
1408                                       getDeadRegState(isDead)),
1409                                 Src, isKill, MI->getOperand(2).getImm());
1410       break;
1411     }
1412     case X86::ADD16ri:
1413     case X86::ADD16ri8:
1414       if (DisableLEA16)
1415         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1416       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1417       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1418                               .addReg(Dest, RegState::Define |
1419                                       getDeadRegState(isDead)),
1420                               Src, isKill, MI->getOperand(2).getImm());
1421       break;
1422     }
1423   }
1424   }
1425
1426   if (!NewMI) return 0;
1427
1428   if (LV) {  // Update live variables
1429     if (isKill)
1430       LV->replaceKillInstruction(Src, MI, NewMI);
1431     if (isDead)
1432       LV->replaceKillInstruction(Dest, MI, NewMI);
1433   }
1434
1435   MFI->insert(MBBI, NewMI);          // Insert the new inst
1436   return NewMI;
1437 }
1438
1439 /// commuteInstruction - We have a few instructions that must be hacked on to
1440 /// commute them.
1441 ///
1442 MachineInstr *
1443 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1444   switch (MI->getOpcode()) {
1445   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1446   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1447   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1448   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1449   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1450   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1451     unsigned Opc;
1452     unsigned Size;
1453     switch (MI->getOpcode()) {
1454     default: llvm_unreachable("Unreachable!");
1455     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1456     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1457     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1458     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1459     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1460     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1461     }
1462     unsigned Amt = MI->getOperand(3).getImm();
1463     if (NewMI) {
1464       MachineFunction &MF = *MI->getParent()->getParent();
1465       MI = MF.CloneMachineInstr(MI);
1466       NewMI = false;
1467     }
1468     MI->setDesc(get(Opc));
1469     MI->getOperand(3).setImm(Size-Amt);
1470     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1471   }
1472   case X86::CMOVB16rr:
1473   case X86::CMOVB32rr:
1474   case X86::CMOVB64rr:
1475   case X86::CMOVAE16rr:
1476   case X86::CMOVAE32rr:
1477   case X86::CMOVAE64rr:
1478   case X86::CMOVE16rr:
1479   case X86::CMOVE32rr:
1480   case X86::CMOVE64rr:
1481   case X86::CMOVNE16rr:
1482   case X86::CMOVNE32rr:
1483   case X86::CMOVNE64rr:
1484   case X86::CMOVBE16rr:
1485   case X86::CMOVBE32rr:
1486   case X86::CMOVBE64rr:
1487   case X86::CMOVA16rr:
1488   case X86::CMOVA32rr:
1489   case X86::CMOVA64rr:
1490   case X86::CMOVL16rr:
1491   case X86::CMOVL32rr:
1492   case X86::CMOVL64rr:
1493   case X86::CMOVGE16rr:
1494   case X86::CMOVGE32rr:
1495   case X86::CMOVGE64rr:
1496   case X86::CMOVLE16rr:
1497   case X86::CMOVLE32rr:
1498   case X86::CMOVLE64rr:
1499   case X86::CMOVG16rr:
1500   case X86::CMOVG32rr:
1501   case X86::CMOVG64rr:
1502   case X86::CMOVS16rr:
1503   case X86::CMOVS32rr:
1504   case X86::CMOVS64rr:
1505   case X86::CMOVNS16rr:
1506   case X86::CMOVNS32rr:
1507   case X86::CMOVNS64rr:
1508   case X86::CMOVP16rr:
1509   case X86::CMOVP32rr:
1510   case X86::CMOVP64rr:
1511   case X86::CMOVNP16rr:
1512   case X86::CMOVNP32rr:
1513   case X86::CMOVNP64rr:
1514   case X86::CMOVO16rr:
1515   case X86::CMOVO32rr:
1516   case X86::CMOVO64rr:
1517   case X86::CMOVNO16rr:
1518   case X86::CMOVNO32rr:
1519   case X86::CMOVNO64rr: {
1520     unsigned Opc = 0;
1521     switch (MI->getOpcode()) {
1522     default: break;
1523     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1524     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1525     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1526     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1527     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1528     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1529     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1530     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1531     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1532     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1533     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1534     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1535     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1536     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1537     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1538     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1539     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1540     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1541     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1542     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1543     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1544     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1545     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1546     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1547     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1548     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1549     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1550     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1551     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1552     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1553     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1554     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1555     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1556     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1557     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1558     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1559     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1560     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1561     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1562     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1563     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1564     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1565     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1566     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1567     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1568     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1569     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1570     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1571     }
1572     if (NewMI) {
1573       MachineFunction &MF = *MI->getParent()->getParent();
1574       MI = MF.CloneMachineInstr(MI);
1575       NewMI = false;
1576     }
1577     MI->setDesc(get(Opc));
1578     // Fallthrough intended.
1579   }
1580   default:
1581     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1582   }
1583 }
1584
1585 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1586   switch (BrOpc) {
1587   default: return X86::COND_INVALID;
1588   case X86::JE:  return X86::COND_E;
1589   case X86::JNE: return X86::COND_NE;
1590   case X86::JL:  return X86::COND_L;
1591   case X86::JLE: return X86::COND_LE;
1592   case X86::JG:  return X86::COND_G;
1593   case X86::JGE: return X86::COND_GE;
1594   case X86::JB:  return X86::COND_B;
1595   case X86::JBE: return X86::COND_BE;
1596   case X86::JA:  return X86::COND_A;
1597   case X86::JAE: return X86::COND_AE;
1598   case X86::JS:  return X86::COND_S;
1599   case X86::JNS: return X86::COND_NS;
1600   case X86::JP:  return X86::COND_P;
1601   case X86::JNP: return X86::COND_NP;
1602   case X86::JO:  return X86::COND_O;
1603   case X86::JNO: return X86::COND_NO;
1604   }
1605 }
1606
1607 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1608   switch (CC) {
1609   default: llvm_unreachable("Illegal condition code!");
1610   case X86::COND_E:  return X86::JE;
1611   case X86::COND_NE: return X86::JNE;
1612   case X86::COND_L:  return X86::JL;
1613   case X86::COND_LE: return X86::JLE;
1614   case X86::COND_G:  return X86::JG;
1615   case X86::COND_GE: return X86::JGE;
1616   case X86::COND_B:  return X86::JB;
1617   case X86::COND_BE: return X86::JBE;
1618   case X86::COND_A:  return X86::JA;
1619   case X86::COND_AE: return X86::JAE;
1620   case X86::COND_S:  return X86::JS;
1621   case X86::COND_NS: return X86::JNS;
1622   case X86::COND_P:  return X86::JP;
1623   case X86::COND_NP: return X86::JNP;
1624   case X86::COND_O:  return X86::JO;
1625   case X86::COND_NO: return X86::JNO;
1626   }
1627 }
1628
1629 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1630 /// e.g. turning COND_E to COND_NE.
1631 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1632   switch (CC) {
1633   default: llvm_unreachable("Illegal condition code!");
1634   case X86::COND_E:  return X86::COND_NE;
1635   case X86::COND_NE: return X86::COND_E;
1636   case X86::COND_L:  return X86::COND_GE;
1637   case X86::COND_LE: return X86::COND_G;
1638   case X86::COND_G:  return X86::COND_LE;
1639   case X86::COND_GE: return X86::COND_L;
1640   case X86::COND_B:  return X86::COND_AE;
1641   case X86::COND_BE: return X86::COND_A;
1642   case X86::COND_A:  return X86::COND_BE;
1643   case X86::COND_AE: return X86::COND_B;
1644   case X86::COND_S:  return X86::COND_NS;
1645   case X86::COND_NS: return X86::COND_S;
1646   case X86::COND_P:  return X86::COND_NP;
1647   case X86::COND_NP: return X86::COND_P;
1648   case X86::COND_O:  return X86::COND_NO;
1649   case X86::COND_NO: return X86::COND_O;
1650   }
1651 }
1652
1653 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1654   const TargetInstrDesc &TID = MI->getDesc();
1655   if (!TID.isTerminator()) return false;
1656
1657   // Conditional branch is a special case.
1658   if (TID.isBranch() && !TID.isBarrier())
1659     return true;
1660   if (!TID.isPredicable())
1661     return true;
1662   return !isPredicated(MI);
1663 }
1664
1665 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1666 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1667                                                const X86InstrInfo &TII) {
1668   if (MI->getOpcode() == X86::FP_REG_KILL)
1669     return false;
1670   return TII.isUnpredicatedTerminator(MI);
1671 }
1672
1673 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1674                                  MachineBasicBlock *&TBB,
1675                                  MachineBasicBlock *&FBB,
1676                                  SmallVectorImpl<MachineOperand> &Cond,
1677                                  bool AllowModify) const {
1678   // Start from the bottom of the block and work up, examining the
1679   // terminator instructions.
1680   MachineBasicBlock::iterator I = MBB.end();
1681   while (I != MBB.begin()) {
1682     --I;
1683
1684     // Working from the bottom, when we see a non-terminator instruction, we're
1685     // done.
1686     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1687       break;
1688
1689     // A terminator that isn't a branch can't easily be handled by this
1690     // analysis.
1691     if (!I->getDesc().isBranch())
1692       return true;
1693
1694     // Handle unconditional branches.
1695     if (I->getOpcode() == X86::JMP) {
1696       if (!AllowModify) {
1697         TBB = I->getOperand(0).getMBB();
1698         continue;
1699       }
1700
1701       // If the block has any instructions after a JMP, delete them.
1702       while (llvm::next(I) != MBB.end())
1703         llvm::next(I)->eraseFromParent();
1704
1705       Cond.clear();
1706       FBB = 0;
1707
1708       // Delete the JMP if it's equivalent to a fall-through.
1709       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1710         TBB = 0;
1711         I->eraseFromParent();
1712         I = MBB.end();
1713         continue;
1714       }
1715
1716       // TBB is used to indicate the unconditinal destination.
1717       TBB = I->getOperand(0).getMBB();
1718       continue;
1719     }
1720
1721     // Handle conditional branches.
1722     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1723     if (BranchCode == X86::COND_INVALID)
1724       return true;  // Can't handle indirect branch.
1725
1726     // Working from the bottom, handle the first conditional branch.
1727     if (Cond.empty()) {
1728       FBB = TBB;
1729       TBB = I->getOperand(0).getMBB();
1730       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1731       continue;
1732     }
1733
1734     // Handle subsequent conditional branches. Only handle the case where all
1735     // conditional branches branch to the same destination and their condition
1736     // opcodes fit one of the special multi-branch idioms.
1737     assert(Cond.size() == 1);
1738     assert(TBB);
1739
1740     // Only handle the case where all conditional branches branch to the same
1741     // destination.
1742     if (TBB != I->getOperand(0).getMBB())
1743       return true;
1744
1745     // If the conditions are the same, we can leave them alone.
1746     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1747     if (OldBranchCode == BranchCode)
1748       continue;
1749
1750     // If they differ, see if they fit one of the known patterns. Theoretically,
1751     // we could handle more patterns here, but we shouldn't expect to see them
1752     // if instruction selection has done a reasonable job.
1753     if ((OldBranchCode == X86::COND_NP &&
1754          BranchCode == X86::COND_E) ||
1755         (OldBranchCode == X86::COND_E &&
1756          BranchCode == X86::COND_NP))
1757       BranchCode = X86::COND_NP_OR_E;
1758     else if ((OldBranchCode == X86::COND_P &&
1759               BranchCode == X86::COND_NE) ||
1760              (OldBranchCode == X86::COND_NE &&
1761               BranchCode == X86::COND_P))
1762       BranchCode = X86::COND_NE_OR_P;
1763     else
1764       return true;
1765
1766     // Update the MachineOperand.
1767     Cond[0].setImm(BranchCode);
1768   }
1769
1770   return false;
1771 }
1772
1773 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1774   MachineBasicBlock::iterator I = MBB.end();
1775   unsigned Count = 0;
1776
1777   while (I != MBB.begin()) {
1778     --I;
1779     if (I->getOpcode() != X86::JMP &&
1780         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1781       break;
1782     // Remove the branch.
1783     I->eraseFromParent();
1784     I = MBB.end();
1785     ++Count;
1786   }
1787
1788   return Count;
1789 }
1790
1791 unsigned
1792 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1793                            MachineBasicBlock *FBB,
1794                            const SmallVectorImpl<MachineOperand> &Cond) const {
1795   // FIXME this should probably have a DebugLoc operand
1796   DebugLoc dl = DebugLoc::getUnknownLoc();
1797   // Shouldn't be a fall through.
1798   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1799   assert((Cond.size() == 1 || Cond.size() == 0) &&
1800          "X86 branch conditions have one component!");
1801
1802   if (Cond.empty()) {
1803     // Unconditional branch?
1804     assert(!FBB && "Unconditional branch with multiple successors!");
1805     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1806     return 1;
1807   }
1808
1809   // Conditional branch.
1810   unsigned Count = 0;
1811   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1812   switch (CC) {
1813   case X86::COND_NP_OR_E:
1814     // Synthesize NP_OR_E with two branches.
1815     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1816     ++Count;
1817     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1818     ++Count;
1819     break;
1820   case X86::COND_NE_OR_P:
1821     // Synthesize NE_OR_P with two branches.
1822     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1823     ++Count;
1824     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1825     ++Count;
1826     break;
1827   default: {
1828     unsigned Opc = GetCondBranchFromCond(CC);
1829     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1830     ++Count;
1831   }
1832   }
1833   if (FBB) {
1834     // Two-way Conditional branch. Insert the second branch.
1835     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1836     ++Count;
1837   }
1838   return Count;
1839 }
1840
1841 /// isHReg - Test if the given register is a physical h register.
1842 static bool isHReg(unsigned Reg) {
1843   return X86::GR8_ABCD_HRegClass.contains(Reg);
1844 }
1845
1846 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1847                                 MachineBasicBlock::iterator MI,
1848                                 unsigned DestReg, unsigned SrcReg,
1849                                 const TargetRegisterClass *DestRC,
1850                                 const TargetRegisterClass *SrcRC) const {
1851   DebugLoc DL = DebugLoc::getUnknownLoc();
1852   if (MI != MBB.end()) DL = MI->getDebugLoc();
1853
1854   // Determine if DstRC and SrcRC have a common superclass in common.
1855   const TargetRegisterClass *CommonRC = DestRC;
1856   if (DestRC == SrcRC)
1857     /* Source and destination have the same register class. */;
1858   else if (CommonRC->hasSuperClass(SrcRC))
1859     CommonRC = SrcRC;
1860   else if (!DestRC->hasSubClass(SrcRC)) {
1861     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1862     // but we want to copy then as GR64. Similarly, for GR32_NOREX and
1863     // GR32_NOSP, copy as GR32.
1864     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1865         DestRC->hasSuperClass(&X86::GR64RegClass))
1866       CommonRC = &X86::GR64RegClass;
1867     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1868              DestRC->hasSuperClass(&X86::GR32RegClass))
1869       CommonRC = &X86::GR32RegClass;
1870     else
1871       CommonRC = 0;
1872   }
1873
1874   if (CommonRC) {
1875     unsigned Opc;
1876     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1877       Opc = X86::MOV64rr;
1878     } else if (CommonRC == &X86::GR32RegClass ||
1879                CommonRC == &X86::GR32_NOSPRegClass) {
1880       Opc = X86::MOV32rr;
1881     } else if (CommonRC == &X86::GR16RegClass) {
1882       Opc = X86::MOV16rr;
1883     } else if (CommonRC == &X86::GR8RegClass) {
1884       // Copying to or from a physical H register on x86-64 requires a NOREX
1885       // move.  Otherwise use a normal move.
1886       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1887           TM.getSubtarget<X86Subtarget>().is64Bit())
1888         Opc = X86::MOV8rr_NOREX;
1889       else
1890         Opc = X86::MOV8rr;
1891     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1892       Opc = X86::MOV64rr;
1893     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1894       Opc = X86::MOV32rr;
1895     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1896       Opc = X86::MOV16rr;
1897     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1898       Opc = X86::MOV8rr;
1899     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1900       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1901         Opc = X86::MOV8rr_NOREX;
1902       else
1903         Opc = X86::MOV8rr;
1904     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1905                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1906       Opc = X86::MOV64rr;
1907     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1908       Opc = X86::MOV32rr;
1909     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1910       Opc = X86::MOV16rr;
1911     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1912       Opc = X86::MOV8rr;
1913     } else if (CommonRC == &X86::RFP32RegClass) {
1914       Opc = X86::MOV_Fp3232;
1915     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1916       Opc = X86::MOV_Fp6464;
1917     } else if (CommonRC == &X86::RFP80RegClass) {
1918       Opc = X86::MOV_Fp8080;
1919     } else if (CommonRC == &X86::FR32RegClass) {
1920       Opc = X86::FsMOVAPSrr;
1921     } else if (CommonRC == &X86::FR64RegClass) {
1922       Opc = X86::FsMOVAPDrr;
1923     } else if (CommonRC == &X86::VR128RegClass) {
1924       Opc = X86::MOVAPSrr;
1925     } else if (CommonRC == &X86::VR64RegClass) {
1926       Opc = X86::MMX_MOVQ64rr;
1927     } else {
1928       return false;
1929     }
1930     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1931     return true;
1932   }
1933
1934   // Moving EFLAGS to / from another register requires a push and a pop.
1935   if (SrcRC == &X86::CCRRegClass) {
1936     if (SrcReg != X86::EFLAGS)
1937       return false;
1938     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1939       BuildMI(MBB, MI, DL, get(X86::PUSHFQ64));
1940       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1941       return true;
1942     } else if (DestRC == &X86::GR32RegClass ||
1943                DestRC == &X86::GR32_NOSPRegClass) {
1944       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1945       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1946       return true;
1947     }
1948   } else if (DestRC == &X86::CCRRegClass) {
1949     if (DestReg != X86::EFLAGS)
1950       return false;
1951     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1952       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1953       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1954       return true;
1955     } else if (SrcRC == &X86::GR32RegClass ||
1956                DestRC == &X86::GR32_NOSPRegClass) {
1957       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1958       BuildMI(MBB, MI, DL, get(X86::POPFD));
1959       return true;
1960     }
1961   }
1962
1963   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1964   if (SrcRC == &X86::RSTRegClass) {
1965     // Copying from ST(0)/ST(1).
1966     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1967       // Can only copy from ST(0)/ST(1) right now
1968       return false;
1969     bool isST0 = SrcReg == X86::ST0;
1970     unsigned Opc;
1971     if (DestRC == &X86::RFP32RegClass)
1972       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1973     else if (DestRC == &X86::RFP64RegClass)
1974       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1975     else {
1976       if (DestRC != &X86::RFP80RegClass)
1977         return false;
1978       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1979     }
1980     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1981     return true;
1982   }
1983
1984   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1985   if (DestRC == &X86::RSTRegClass) {
1986     // Copying to ST(0) / ST(1).
1987     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1988       // Can only copy to TOS right now
1989       return false;
1990     bool isST0 = DestReg == X86::ST0;
1991     unsigned Opc;
1992     if (SrcRC == &X86::RFP32RegClass)
1993       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1994     else if (SrcRC == &X86::RFP64RegClass)
1995       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1996     else {
1997       if (SrcRC != &X86::RFP80RegClass)
1998         return false;
1999       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
2000     }
2001     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
2002     return true;
2003   }
2004
2005   // Not yet supported!
2006   return false;
2007 }
2008
2009 static unsigned getStoreRegOpcode(unsigned SrcReg,
2010                                   const TargetRegisterClass *RC,
2011                                   bool isStackAligned,
2012                                   TargetMachine &TM) {
2013   unsigned Opc = 0;
2014   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
2015     Opc = X86::MOV64mr;
2016   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
2017     Opc = X86::MOV32mr;
2018   } else if (RC == &X86::GR16RegClass) {
2019     Opc = X86::MOV16mr;
2020   } else if (RC == &X86::GR8RegClass) {
2021     // Copying to or from a physical H register on x86-64 requires a NOREX
2022     // move.  Otherwise use a normal move.
2023     if (isHReg(SrcReg) &&
2024         TM.getSubtarget<X86Subtarget>().is64Bit())
2025       Opc = X86::MOV8mr_NOREX;
2026     else
2027       Opc = X86::MOV8mr;
2028   } else if (RC == &X86::GR64_ABCDRegClass) {
2029     Opc = X86::MOV64mr;
2030   } else if (RC == &X86::GR32_ABCDRegClass) {
2031     Opc = X86::MOV32mr;
2032   } else if (RC == &X86::GR16_ABCDRegClass) {
2033     Opc = X86::MOV16mr;
2034   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2035     Opc = X86::MOV8mr;
2036   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2037     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2038       Opc = X86::MOV8mr_NOREX;
2039     else
2040       Opc = X86::MOV8mr;
2041   } else if (RC == &X86::GR64_NOREXRegClass ||
2042              RC == &X86::GR64_NOREX_NOSPRegClass) {
2043     Opc = X86::MOV64mr;
2044   } else if (RC == &X86::GR32_NOREXRegClass) {
2045     Opc = X86::MOV32mr;
2046   } else if (RC == &X86::GR16_NOREXRegClass) {
2047     Opc = X86::MOV16mr;
2048   } else if (RC == &X86::GR8_NOREXRegClass) {
2049     Opc = X86::MOV8mr;
2050   } else if (RC == &X86::RFP80RegClass) {
2051     Opc = X86::ST_FpP80m;   // pops
2052   } else if (RC == &X86::RFP64RegClass) {
2053     Opc = X86::ST_Fp64m;
2054   } else if (RC == &X86::RFP32RegClass) {
2055     Opc = X86::ST_Fp32m;
2056   } else if (RC == &X86::FR32RegClass) {
2057     Opc = X86::MOVSSmr;
2058   } else if (RC == &X86::FR64RegClass) {
2059     Opc = X86::MOVSDmr;
2060   } else if (RC == &X86::VR128RegClass) {
2061     // If stack is realigned we can use aligned stores.
2062     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
2063   } else if (RC == &X86::VR64RegClass) {
2064     Opc = X86::MMX_MOVQ64mr;
2065   } else {
2066     llvm_unreachable("Unknown regclass");
2067   }
2068
2069   return Opc;
2070 }
2071
2072 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2073                                        MachineBasicBlock::iterator MI,
2074                                        unsigned SrcReg, bool isKill, int FrameIdx,
2075                                        const TargetRegisterClass *RC) const {
2076   const MachineFunction &MF = *MBB.getParent();
2077   bool isAligned = (RI.getStackAlignment() >= 16) ||
2078     RI.needsStackRealignment(MF);
2079   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2080   DebugLoc DL = DebugLoc::getUnknownLoc();
2081   if (MI != MBB.end()) DL = MI->getDebugLoc();
2082   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2083     .addReg(SrcReg, getKillRegState(isKill));
2084 }
2085
2086 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2087                                   bool isKill,
2088                                   SmallVectorImpl<MachineOperand> &Addr,
2089                                   const TargetRegisterClass *RC,
2090                                   MachineInstr::mmo_iterator MMOBegin,
2091                                   MachineInstr::mmo_iterator MMOEnd,
2092                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2093   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2094   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2095   DebugLoc DL = DebugLoc::getUnknownLoc();
2096   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2097   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2098     MIB.addOperand(Addr[i]);
2099   MIB.addReg(SrcReg, getKillRegState(isKill));
2100   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2101   NewMIs.push_back(MIB);
2102 }
2103
2104 static unsigned getLoadRegOpcode(unsigned DestReg,
2105                                  const TargetRegisterClass *RC,
2106                                  bool isStackAligned,
2107                                  const TargetMachine &TM) {
2108   unsigned Opc = 0;
2109   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
2110     Opc = X86::MOV64rm;
2111   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
2112     Opc = X86::MOV32rm;
2113   } else if (RC == &X86::GR16RegClass) {
2114     Opc = X86::MOV16rm;
2115   } else if (RC == &X86::GR8RegClass) {
2116     // Copying to or from a physical H register on x86-64 requires a NOREX
2117     // move.  Otherwise use a normal move.
2118     if (isHReg(DestReg) &&
2119         TM.getSubtarget<X86Subtarget>().is64Bit())
2120       Opc = X86::MOV8rm_NOREX;
2121     else
2122       Opc = X86::MOV8rm;
2123   } else if (RC == &X86::GR64_ABCDRegClass) {
2124     Opc = X86::MOV64rm;
2125   } else if (RC == &X86::GR32_ABCDRegClass) {
2126     Opc = X86::MOV32rm;
2127   } else if (RC == &X86::GR16_ABCDRegClass) {
2128     Opc = X86::MOV16rm;
2129   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2130     Opc = X86::MOV8rm;
2131   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2132     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2133       Opc = X86::MOV8rm_NOREX;
2134     else
2135       Opc = X86::MOV8rm;
2136   } else if (RC == &X86::GR64_NOREXRegClass ||
2137              RC == &X86::GR64_NOREX_NOSPRegClass) {
2138     Opc = X86::MOV64rm;
2139   } else if (RC == &X86::GR32_NOREXRegClass) {
2140     Opc = X86::MOV32rm;
2141   } else if (RC == &X86::GR16_NOREXRegClass) {
2142     Opc = X86::MOV16rm;
2143   } else if (RC == &X86::GR8_NOREXRegClass) {
2144     Opc = X86::MOV8rm;
2145   } else if (RC == &X86::RFP80RegClass) {
2146     Opc = X86::LD_Fp80m;
2147   } else if (RC == &X86::RFP64RegClass) {
2148     Opc = X86::LD_Fp64m;
2149   } else if (RC == &X86::RFP32RegClass) {
2150     Opc = X86::LD_Fp32m;
2151   } else if (RC == &X86::FR32RegClass) {
2152     Opc = X86::MOVSSrm;
2153   } else if (RC == &X86::FR64RegClass) {
2154     Opc = X86::MOVSDrm;
2155   } else if (RC == &X86::VR128RegClass) {
2156     // If stack is realigned we can use aligned loads.
2157     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
2158   } else if (RC == &X86::VR64RegClass) {
2159     Opc = X86::MMX_MOVQ64rm;
2160   } else {
2161     llvm_unreachable("Unknown regclass");
2162   }
2163
2164   return Opc;
2165 }
2166
2167 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2168                                         MachineBasicBlock::iterator MI,
2169                                         unsigned DestReg, int FrameIdx,
2170                                         const TargetRegisterClass *RC) const{
2171   const MachineFunction &MF = *MBB.getParent();
2172   bool isAligned = (RI.getStackAlignment() >= 16) ||
2173     RI.needsStackRealignment(MF);
2174   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2175   DebugLoc DL = DebugLoc::getUnknownLoc();
2176   if (MI != MBB.end()) DL = MI->getDebugLoc();
2177   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2178 }
2179
2180 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2181                                  SmallVectorImpl<MachineOperand> &Addr,
2182                                  const TargetRegisterClass *RC,
2183                                  MachineInstr::mmo_iterator MMOBegin,
2184                                  MachineInstr::mmo_iterator MMOEnd,
2185                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2186   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2187   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2188   DebugLoc DL = DebugLoc::getUnknownLoc();
2189   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2190   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2191     MIB.addOperand(Addr[i]);
2192   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2193   NewMIs.push_back(MIB);
2194 }
2195
2196 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2197                                              MachineBasicBlock::iterator MI,
2198                                 const std::vector<CalleeSavedInfo> &CSI) const {
2199   if (CSI.empty())
2200     return false;
2201
2202   DebugLoc DL = DebugLoc::getUnknownLoc();
2203   if (MI != MBB.end()) DL = MI->getDebugLoc();
2204
2205   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2206   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2207   unsigned SlotSize = is64Bit ? 8 : 4;
2208
2209   MachineFunction &MF = *MBB.getParent();
2210   unsigned FPReg = RI.getFrameRegister(MF);
2211   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2212   unsigned CalleeFrameSize = 0;
2213
2214   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2215   for (unsigned i = CSI.size(); i != 0; --i) {
2216     unsigned Reg = CSI[i-1].getReg();
2217     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
2218     // Add the callee-saved register as live-in. It's killed at the spill.
2219     MBB.addLiveIn(Reg);
2220     if (Reg == FPReg)
2221       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2222       continue;
2223     if (RegClass != &X86::VR128RegClass && !isWin64) {
2224       CalleeFrameSize += SlotSize;
2225       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2226     } else {
2227       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass);
2228     }
2229   }
2230
2231   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2232   return true;
2233 }
2234
2235 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2236                                                MachineBasicBlock::iterator MI,
2237                                 const std::vector<CalleeSavedInfo> &CSI) const {
2238   if (CSI.empty())
2239     return false;
2240
2241   DebugLoc DL = DebugLoc::getUnknownLoc();
2242   if (MI != MBB.end()) DL = MI->getDebugLoc();
2243
2244   MachineFunction &MF = *MBB.getParent();
2245   unsigned FPReg = RI.getFrameRegister(MF);
2246   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2247   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2248   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2249   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2250     unsigned Reg = CSI[i].getReg();
2251     if (Reg == FPReg)
2252       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2253       continue;
2254     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2255     if (RegClass != &X86::VR128RegClass && !isWin64) {
2256       BuildMI(MBB, MI, DL, get(Opc), Reg);
2257     } else {
2258       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass);
2259     }
2260   }
2261   return true;
2262 }
2263
2264 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2265                                      const SmallVectorImpl<MachineOperand> &MOs,
2266                                      MachineInstr *MI,
2267                                      const TargetInstrInfo &TII) {
2268   // Create the base instruction with the memory operand as the first part.
2269   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2270                                               MI->getDebugLoc(), true);
2271   MachineInstrBuilder MIB(NewMI);
2272   unsigned NumAddrOps = MOs.size();
2273   for (unsigned i = 0; i != NumAddrOps; ++i)
2274     MIB.addOperand(MOs[i]);
2275   if (NumAddrOps < 4)  // FrameIndex only
2276     addOffset(MIB, 0);
2277
2278   // Loop over the rest of the ri operands, converting them over.
2279   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2280   for (unsigned i = 0; i != NumOps; ++i) {
2281     MachineOperand &MO = MI->getOperand(i+2);
2282     MIB.addOperand(MO);
2283   }
2284   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2285     MachineOperand &MO = MI->getOperand(i);
2286     MIB.addOperand(MO);
2287   }
2288   return MIB;
2289 }
2290
2291 static MachineInstr *FuseInst(MachineFunction &MF,
2292                               unsigned Opcode, unsigned OpNo,
2293                               const SmallVectorImpl<MachineOperand> &MOs,
2294                               MachineInstr *MI, const TargetInstrInfo &TII) {
2295   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2296                                               MI->getDebugLoc(), true);
2297   MachineInstrBuilder MIB(NewMI);
2298
2299   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2300     MachineOperand &MO = MI->getOperand(i);
2301     if (i == OpNo) {
2302       assert(MO.isReg() && "Expected to fold into reg operand!");
2303       unsigned NumAddrOps = MOs.size();
2304       for (unsigned i = 0; i != NumAddrOps; ++i)
2305         MIB.addOperand(MOs[i]);
2306       if (NumAddrOps < 4)  // FrameIndex only
2307         addOffset(MIB, 0);
2308     } else {
2309       MIB.addOperand(MO);
2310     }
2311   }
2312   return MIB;
2313 }
2314
2315 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2316                                 const SmallVectorImpl<MachineOperand> &MOs,
2317                                 MachineInstr *MI) {
2318   MachineFunction &MF = *MI->getParent()->getParent();
2319   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2320
2321   unsigned NumAddrOps = MOs.size();
2322   for (unsigned i = 0; i != NumAddrOps; ++i)
2323     MIB.addOperand(MOs[i]);
2324   if (NumAddrOps < 4)  // FrameIndex only
2325     addOffset(MIB, 0);
2326   return MIB.addImm(0);
2327 }
2328
2329 MachineInstr*
2330 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2331                                     MachineInstr *MI, unsigned i,
2332                                     const SmallVectorImpl<MachineOperand> &MOs,
2333                                     unsigned Size, unsigned Align) const {
2334   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2335   bool isTwoAddrFold = false;
2336   unsigned NumOps = MI->getDesc().getNumOperands();
2337   bool isTwoAddr = NumOps > 1 &&
2338     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2339
2340   MachineInstr *NewMI = NULL;
2341   // Folding a memory location into the two-address part of a two-address
2342   // instruction is different than folding it other places.  It requires
2343   // replacing the *two* registers with the memory location.
2344   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2345       MI->getOperand(0).isReg() &&
2346       MI->getOperand(1).isReg() &&
2347       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2348     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2349     isTwoAddrFold = true;
2350   } else if (i == 0) { // If operand 0
2351     if (MI->getOpcode() == X86::MOV64r0)
2352       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2353     else if (MI->getOpcode() == X86::MOV32r0)
2354       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2355     else if (MI->getOpcode() == X86::MOV16r0)
2356       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2357     else if (MI->getOpcode() == X86::MOV8r0)
2358       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2359     if (NewMI)
2360       return NewMI;
2361
2362     OpcodeTablePtr = &RegOp2MemOpTable0;
2363   } else if (i == 1) {
2364     OpcodeTablePtr = &RegOp2MemOpTable1;
2365   } else if (i == 2) {
2366     OpcodeTablePtr = &RegOp2MemOpTable2;
2367   }
2368
2369   // If table selected...
2370   if (OpcodeTablePtr) {
2371     // Find the Opcode to fuse
2372     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2373       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2374     if (I != OpcodeTablePtr->end()) {
2375       unsigned Opcode = I->second.first;
2376       unsigned MinAlign = I->second.second;
2377       if (Align < MinAlign)
2378         return NULL;
2379       bool NarrowToMOV32rm = false;
2380       if (Size) {
2381         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2382         if (Size < RCSize) {
2383           // Check if it's safe to fold the load. If the size of the object is
2384           // narrower than the load width, then it's not.
2385           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2386             return NULL;
2387           // If this is a 64-bit load, but the spill slot is 32, then we can do
2388           // a 32-bit load which is implicitly zero-extended. This likely is due
2389           // to liveintervalanalysis remat'ing a load from stack slot.
2390           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2391             return NULL;
2392           Opcode = X86::MOV32rm;
2393           NarrowToMOV32rm = true;
2394         }
2395       }
2396
2397       if (isTwoAddrFold)
2398         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2399       else
2400         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2401
2402       if (NarrowToMOV32rm) {
2403         // If this is the special case where we use a MOV32rm to load a 32-bit
2404         // value and zero-extend the top bits. Change the destination register
2405         // to a 32-bit one.
2406         unsigned DstReg = NewMI->getOperand(0).getReg();
2407         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2408           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2409                                                    4/*x86_subreg_32bit*/));
2410         else
2411           NewMI->getOperand(0).setSubReg(4/*x86_subreg_32bit*/);
2412       }
2413       return NewMI;
2414     }
2415   }
2416
2417   // No fusion
2418   if (PrintFailedFusing)
2419     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2420   return NULL;
2421 }
2422
2423
2424 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2425                                                   MachineInstr *MI,
2426                                            const SmallVectorImpl<unsigned> &Ops,
2427                                                   int FrameIndex) const {
2428   // Check switch flag
2429   if (NoFusing) return NULL;
2430
2431   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2432     switch (MI->getOpcode()) {
2433     case X86::CVTSD2SSrr:
2434     case X86::Int_CVTSD2SSrr:
2435     case X86::CVTSS2SDrr:
2436     case X86::Int_CVTSS2SDrr:
2437     case X86::RCPSSr:
2438     case X86::RCPSSr_Int:
2439     case X86::ROUNDSDr_Int:
2440     case X86::ROUNDSSr_Int:
2441     case X86::RSQRTSSr:
2442     case X86::RSQRTSSr_Int:
2443     case X86::SQRTSSr:
2444     case X86::SQRTSSr_Int:
2445       return 0;
2446     }
2447
2448   const MachineFrameInfo *MFI = MF.getFrameInfo();
2449   unsigned Size = MFI->getObjectSize(FrameIndex);
2450   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2451   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2452     unsigned NewOpc = 0;
2453     unsigned RCSize = 0;
2454     switch (MI->getOpcode()) {
2455     default: return NULL;
2456     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2457     case X86::TEST16rr: NewOpc = X86::CMP16ri; RCSize = 2; break;
2458     case X86::TEST32rr: NewOpc = X86::CMP32ri; RCSize = 4; break;
2459     case X86::TEST64rr: NewOpc = X86::CMP64ri32; RCSize = 8; break;
2460     }
2461     // Check if it's safe to fold the load. If the size of the object is
2462     // narrower than the load width, then it's not.
2463     if (Size < RCSize)
2464       return NULL;
2465     // Change to CMPXXri r, 0 first.
2466     MI->setDesc(get(NewOpc));
2467     MI->getOperand(1).ChangeToImmediate(0);
2468   } else if (Ops.size() != 1)
2469     return NULL;
2470
2471   SmallVector<MachineOperand,4> MOs;
2472   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2473   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2474 }
2475
2476 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2477                                                   MachineInstr *MI,
2478                                            const SmallVectorImpl<unsigned> &Ops,
2479                                                   MachineInstr *LoadMI) const {
2480   // Check switch flag
2481   if (NoFusing) return NULL;
2482
2483   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2484     switch (MI->getOpcode()) {
2485     case X86::CVTSD2SSrr:
2486     case X86::Int_CVTSD2SSrr:
2487     case X86::CVTSS2SDrr:
2488     case X86::Int_CVTSS2SDrr:
2489     case X86::RCPSSr:
2490     case X86::RCPSSr_Int:
2491     case X86::ROUNDSDr_Int:
2492     case X86::ROUNDSSr_Int:
2493     case X86::RSQRTSSr:
2494     case X86::RSQRTSSr_Int:
2495     case X86::SQRTSSr:
2496     case X86::SQRTSSr_Int:
2497       return 0;
2498     }
2499
2500   // Determine the alignment of the load.
2501   unsigned Alignment = 0;
2502   if (LoadMI->hasOneMemOperand())
2503     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2504   else
2505     switch (LoadMI->getOpcode()) {
2506     case X86::V_SET0:
2507     case X86::V_SETALLONES:
2508       Alignment = 16;
2509       break;
2510     case X86::FsFLD0SD:
2511       Alignment = 8;
2512       break;
2513     case X86::FsFLD0SS:
2514       Alignment = 4;
2515       break;
2516     default:
2517       llvm_unreachable("Don't know how to fold this instruction!");
2518     }
2519   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2520     unsigned NewOpc = 0;
2521     switch (MI->getOpcode()) {
2522     default: return NULL;
2523     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2524     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2525     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2526     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2527     }
2528     // Change to CMPXXri r, 0 first.
2529     MI->setDesc(get(NewOpc));
2530     MI->getOperand(1).ChangeToImmediate(0);
2531   } else if (Ops.size() != 1)
2532     return NULL;
2533
2534   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2535   switch (LoadMI->getOpcode()) {
2536   case X86::V_SET0:
2537   case X86::V_SETALLONES:
2538   case X86::FsFLD0SD:
2539   case X86::FsFLD0SS: {
2540     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2541     // Create a constant-pool entry and operands to load from it.
2542
2543     // x86-32 PIC requires a PIC base register for constant pools.
2544     unsigned PICBase = 0;
2545     if (TM.getRelocationModel() == Reloc::PIC_) {
2546       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2547         PICBase = X86::RIP;
2548       else
2549         // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2550         // This doesn't work for several reasons.
2551         // 1. GlobalBaseReg may have been spilled.
2552         // 2. It may not be live at MI.
2553         return NULL;
2554     }
2555
2556     // Create a constant-pool entry.
2557     MachineConstantPool &MCP = *MF.getConstantPool();
2558     const Type *Ty;
2559     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2560       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2561     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2562       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2563     else
2564       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2565     Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2566                     Constant::getAllOnesValue(Ty) :
2567                     Constant::getNullValue(Ty);
2568     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2569
2570     // Create operands to load from the constant pool entry.
2571     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2572     MOs.push_back(MachineOperand::CreateImm(1));
2573     MOs.push_back(MachineOperand::CreateReg(0, false));
2574     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2575     MOs.push_back(MachineOperand::CreateReg(0, false));
2576     break;
2577   }
2578   default: {
2579     // Folding a normal load. Just copy the load's address operands.
2580     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2581     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2582       MOs.push_back(LoadMI->getOperand(i));
2583     break;
2584   }
2585   }
2586   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2587 }
2588
2589
2590 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2591                                   const SmallVectorImpl<unsigned> &Ops) const {
2592   // Check switch flag
2593   if (NoFusing) return 0;
2594
2595   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2596     switch (MI->getOpcode()) {
2597     default: return false;
2598     case X86::TEST8rr:
2599     case X86::TEST16rr:
2600     case X86::TEST32rr:
2601     case X86::TEST64rr:
2602       return true;
2603     }
2604   }
2605
2606   if (Ops.size() != 1)
2607     return false;
2608
2609   unsigned OpNum = Ops[0];
2610   unsigned Opc = MI->getOpcode();
2611   unsigned NumOps = MI->getDesc().getNumOperands();
2612   bool isTwoAddr = NumOps > 1 &&
2613     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2614
2615   // Folding a memory location into the two-address part of a two-address
2616   // instruction is different than folding it other places.  It requires
2617   // replacing the *two* registers with the memory location.
2618   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2619   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2620     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2621   } else if (OpNum == 0) { // If operand 0
2622     switch (Opc) {
2623     case X86::MOV8r0:
2624     case X86::MOV16r0:
2625     case X86::MOV32r0:
2626     case X86::MOV64r0:
2627       return true;
2628     default: break;
2629     }
2630     OpcodeTablePtr = &RegOp2MemOpTable0;
2631   } else if (OpNum == 1) {
2632     OpcodeTablePtr = &RegOp2MemOpTable1;
2633   } else if (OpNum == 2) {
2634     OpcodeTablePtr = &RegOp2MemOpTable2;
2635   }
2636
2637   if (OpcodeTablePtr) {
2638     // Find the Opcode to fuse
2639     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2640       OpcodeTablePtr->find((unsigned*)Opc);
2641     if (I != OpcodeTablePtr->end())
2642       return true;
2643   }
2644   return false;
2645 }
2646
2647 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2648                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2649                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2650   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2651     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2652   if (I == MemOp2RegOpTable.end())
2653     return false;
2654   unsigned Opc = I->second.first;
2655   unsigned Index = I->second.second & 0xf;
2656   bool FoldedLoad = I->second.second & (1 << 4);
2657   bool FoldedStore = I->second.second & (1 << 5);
2658   if (UnfoldLoad && !FoldedLoad)
2659     return false;
2660   UnfoldLoad &= FoldedLoad;
2661   if (UnfoldStore && !FoldedStore)
2662     return false;
2663   UnfoldStore &= FoldedStore;
2664
2665   const TargetInstrDesc &TID = get(Opc);
2666   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2667   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2668   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2669   SmallVector<MachineOperand,2> BeforeOps;
2670   SmallVector<MachineOperand,2> AfterOps;
2671   SmallVector<MachineOperand,4> ImpOps;
2672   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2673     MachineOperand &Op = MI->getOperand(i);
2674     if (i >= Index && i < Index + X86AddrNumOperands)
2675       AddrOps.push_back(Op);
2676     else if (Op.isReg() && Op.isImplicit())
2677       ImpOps.push_back(Op);
2678     else if (i < Index)
2679       BeforeOps.push_back(Op);
2680     else if (i > Index)
2681       AfterOps.push_back(Op);
2682   }
2683
2684   // Emit the load instruction.
2685   if (UnfoldLoad) {
2686     std::pair<MachineInstr::mmo_iterator,
2687               MachineInstr::mmo_iterator> MMOs =
2688       MF.extractLoadMemRefs(MI->memoperands_begin(),
2689                             MI->memoperands_end());
2690     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2691     if (UnfoldStore) {
2692       // Address operands cannot be marked isKill.
2693       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2694         MachineOperand &MO = NewMIs[0]->getOperand(i);
2695         if (MO.isReg())
2696           MO.setIsKill(false);
2697       }
2698     }
2699   }
2700
2701   // Emit the data processing instruction.
2702   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2703   MachineInstrBuilder MIB(DataMI);
2704
2705   if (FoldedStore)
2706     MIB.addReg(Reg, RegState::Define);
2707   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2708     MIB.addOperand(BeforeOps[i]);
2709   if (FoldedLoad)
2710     MIB.addReg(Reg);
2711   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2712     MIB.addOperand(AfterOps[i]);
2713   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2714     MachineOperand &MO = ImpOps[i];
2715     MIB.addReg(MO.getReg(),
2716                getDefRegState(MO.isDef()) |
2717                RegState::Implicit |
2718                getKillRegState(MO.isKill()) |
2719                getDeadRegState(MO.isDead()) |
2720                getUndefRegState(MO.isUndef()));
2721   }
2722   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2723   unsigned NewOpc = 0;
2724   switch (DataMI->getOpcode()) {
2725   default: break;
2726   case X86::CMP64ri32:
2727   case X86::CMP32ri:
2728   case X86::CMP16ri:
2729   case X86::CMP8ri: {
2730     MachineOperand &MO0 = DataMI->getOperand(0);
2731     MachineOperand &MO1 = DataMI->getOperand(1);
2732     if (MO1.getImm() == 0) {
2733       switch (DataMI->getOpcode()) {
2734       default: break;
2735       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2736       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2737       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2738       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2739       }
2740       DataMI->setDesc(get(NewOpc));
2741       MO1.ChangeToRegister(MO0.getReg(), false);
2742     }
2743   }
2744   }
2745   NewMIs.push_back(DataMI);
2746
2747   // Emit the store instruction.
2748   if (UnfoldStore) {
2749     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2750     std::pair<MachineInstr::mmo_iterator,
2751               MachineInstr::mmo_iterator> MMOs =
2752       MF.extractStoreMemRefs(MI->memoperands_begin(),
2753                              MI->memoperands_end());
2754     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2755   }
2756
2757   return true;
2758 }
2759
2760 bool
2761 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2762                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2763   if (!N->isMachineOpcode())
2764     return false;
2765
2766   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2767     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2768   if (I == MemOp2RegOpTable.end())
2769     return false;
2770   unsigned Opc = I->second.first;
2771   unsigned Index = I->second.second & 0xf;
2772   bool FoldedLoad = I->second.second & (1 << 4);
2773   bool FoldedStore = I->second.second & (1 << 5);
2774   const TargetInstrDesc &TID = get(Opc);
2775   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2776   unsigned NumDefs = TID.NumDefs;
2777   std::vector<SDValue> AddrOps;
2778   std::vector<SDValue> BeforeOps;
2779   std::vector<SDValue> AfterOps;
2780   DebugLoc dl = N->getDebugLoc();
2781   unsigned NumOps = N->getNumOperands();
2782   for (unsigned i = 0; i != NumOps-1; ++i) {
2783     SDValue Op = N->getOperand(i);
2784     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2785       AddrOps.push_back(Op);
2786     else if (i < Index-NumDefs)
2787       BeforeOps.push_back(Op);
2788     else if (i > Index-NumDefs)
2789       AfterOps.push_back(Op);
2790   }
2791   SDValue Chain = N->getOperand(NumOps-1);
2792   AddrOps.push_back(Chain);
2793
2794   // Emit the load instruction.
2795   SDNode *Load = 0;
2796   MachineFunction &MF = DAG.getMachineFunction();
2797   if (FoldedLoad) {
2798     EVT VT = *RC->vt_begin();
2799     std::pair<MachineInstr::mmo_iterator,
2800               MachineInstr::mmo_iterator> MMOs =
2801       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2802                             cast<MachineSDNode>(N)->memoperands_end());
2803     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2804     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2805                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2806     NewNodes.push_back(Load);
2807
2808     // Preserve memory reference information.
2809     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2810   }
2811
2812   // Emit the data processing instruction.
2813   std::vector<EVT> VTs;
2814   const TargetRegisterClass *DstRC = 0;
2815   if (TID.getNumDefs() > 0) {
2816     DstRC = TID.OpInfo[0].getRegClass(&RI);
2817     VTs.push_back(*DstRC->vt_begin());
2818   }
2819   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2820     EVT VT = N->getValueType(i);
2821     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2822       VTs.push_back(VT);
2823   }
2824   if (Load)
2825     BeforeOps.push_back(SDValue(Load, 0));
2826   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2827   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2828                                       BeforeOps.size());
2829   NewNodes.push_back(NewNode);
2830
2831   // Emit the store instruction.
2832   if (FoldedStore) {
2833     AddrOps.pop_back();
2834     AddrOps.push_back(SDValue(NewNode, 0));
2835     AddrOps.push_back(Chain);
2836     std::pair<MachineInstr::mmo_iterator,
2837               MachineInstr::mmo_iterator> MMOs =
2838       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2839                              cast<MachineSDNode>(N)->memoperands_end());
2840     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2841     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2842                                                          isAligned, TM),
2843                                        dl, MVT::Other,
2844                                        &AddrOps[0], AddrOps.size());
2845     NewNodes.push_back(Store);
2846
2847     // Preserve memory reference information.
2848     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2849   }
2850
2851   return true;
2852 }
2853
2854 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2855                                       bool UnfoldLoad, bool UnfoldStore,
2856                                       unsigned *LoadRegIndex) const {
2857   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2858     MemOp2RegOpTable.find((unsigned*)Opc);
2859   if (I == MemOp2RegOpTable.end())
2860     return 0;
2861   bool FoldedLoad = I->second.second & (1 << 4);
2862   bool FoldedStore = I->second.second & (1 << 5);
2863   if (UnfoldLoad && !FoldedLoad)
2864     return 0;
2865   if (UnfoldStore && !FoldedStore)
2866     return 0;
2867   if (LoadRegIndex)
2868     *LoadRegIndex = I->second.second & 0xf;
2869   return I->second.first;
2870 }
2871
2872 bool X86InstrInfo::
2873 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2874   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2875   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2876   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2877     return true;
2878   Cond[0].setImm(GetOppositeBranchCondition(CC));
2879   return false;
2880 }
2881
2882 bool X86InstrInfo::
2883 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2884   // FIXME: Return false for x87 stack register classes for now. We can't
2885   // allow any loads of these registers before FpGet_ST0_80.
2886   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2887            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2888 }
2889
2890 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2891   switch (Desc->TSFlags & X86II::ImmMask) {
2892   case X86II::Imm8:   return 1;
2893   case X86II::Imm16:  return 2;
2894   case X86II::Imm32:  return 4;
2895   case X86II::Imm64:  return 8;
2896   default: llvm_unreachable("Immediate size not set!");
2897     return 0;
2898   }
2899 }
2900
2901 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2902 /// e.g. r8, xmm8, etc.
2903 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2904   if (!MO.isReg()) return false;
2905   switch (MO.getReg()) {
2906   default: break;
2907   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2908   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2909   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2910   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2911   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2912   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2913   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2914   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2915   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2916   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2917     return true;
2918   }
2919   return false;
2920 }
2921
2922
2923 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2924 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2925 /// size, and 3) use of X86-64 extended registers.
2926 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2927   unsigned REX = 0;
2928   const TargetInstrDesc &Desc = MI.getDesc();
2929
2930   // Pseudo instructions do not need REX prefix byte.
2931   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2932     return 0;
2933   if (Desc.TSFlags & X86II::REX_W)
2934     REX |= 1 << 3;
2935
2936   unsigned NumOps = Desc.getNumOperands();
2937   if (NumOps) {
2938     bool isTwoAddr = NumOps > 1 &&
2939       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2940
2941     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2942     unsigned i = isTwoAddr ? 1 : 0;
2943     for (unsigned e = NumOps; i != e; ++i) {
2944       const MachineOperand& MO = MI.getOperand(i);
2945       if (MO.isReg()) {
2946         unsigned Reg = MO.getReg();
2947         if (isX86_64NonExtLowByteReg(Reg))
2948           REX |= 0x40;
2949       }
2950     }
2951
2952     switch (Desc.TSFlags & X86II::FormMask) {
2953     case X86II::MRMInitReg:
2954       if (isX86_64ExtendedReg(MI.getOperand(0)))
2955         REX |= (1 << 0) | (1 << 2);
2956       break;
2957     case X86II::MRMSrcReg: {
2958       if (isX86_64ExtendedReg(MI.getOperand(0)))
2959         REX |= 1 << 2;
2960       i = isTwoAddr ? 2 : 1;
2961       for (unsigned e = NumOps; i != e; ++i) {
2962         const MachineOperand& MO = MI.getOperand(i);
2963         if (isX86_64ExtendedReg(MO))
2964           REX |= 1 << 0;
2965       }
2966       break;
2967     }
2968     case X86II::MRMSrcMem: {
2969       if (isX86_64ExtendedReg(MI.getOperand(0)))
2970         REX |= 1 << 2;
2971       unsigned Bit = 0;
2972       i = isTwoAddr ? 2 : 1;
2973       for (; i != NumOps; ++i) {
2974         const MachineOperand& MO = MI.getOperand(i);
2975         if (MO.isReg()) {
2976           if (isX86_64ExtendedReg(MO))
2977             REX |= 1 << Bit;
2978           Bit++;
2979         }
2980       }
2981       break;
2982     }
2983     case X86II::MRM0m: case X86II::MRM1m:
2984     case X86II::MRM2m: case X86II::MRM3m:
2985     case X86II::MRM4m: case X86II::MRM5m:
2986     case X86II::MRM6m: case X86II::MRM7m:
2987     case X86II::MRMDestMem: {
2988       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2989       i = isTwoAddr ? 1 : 0;
2990       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2991         REX |= 1 << 2;
2992       unsigned Bit = 0;
2993       for (; i != e; ++i) {
2994         const MachineOperand& MO = MI.getOperand(i);
2995         if (MO.isReg()) {
2996           if (isX86_64ExtendedReg(MO))
2997             REX |= 1 << Bit;
2998           Bit++;
2999         }
3000       }
3001       break;
3002     }
3003     default: {
3004       if (isX86_64ExtendedReg(MI.getOperand(0)))
3005         REX |= 1 << 0;
3006       i = isTwoAddr ? 2 : 1;
3007       for (unsigned e = NumOps; i != e; ++i) {
3008         const MachineOperand& MO = MI.getOperand(i);
3009         if (isX86_64ExtendedReg(MO))
3010           REX |= 1 << 2;
3011       }
3012       break;
3013     }
3014     }
3015   }
3016   return REX;
3017 }
3018
3019 /// sizePCRelativeBlockAddress - This method returns the size of a PC
3020 /// relative block address instruction
3021 ///
3022 static unsigned sizePCRelativeBlockAddress() {
3023   return 4;
3024 }
3025
3026 /// sizeGlobalAddress - Give the size of the emission of this global address
3027 ///
3028 static unsigned sizeGlobalAddress(bool dword) {
3029   return dword ? 8 : 4;
3030 }
3031
3032 /// sizeConstPoolAddress - Give the size of the emission of this constant
3033 /// pool address
3034 ///
3035 static unsigned sizeConstPoolAddress(bool dword) {
3036   return dword ? 8 : 4;
3037 }
3038
3039 /// sizeExternalSymbolAddress - Give the size of the emission of this external
3040 /// symbol
3041 ///
3042 static unsigned sizeExternalSymbolAddress(bool dword) {
3043   return dword ? 8 : 4;
3044 }
3045
3046 /// sizeJumpTableAddress - Give the size of the emission of this jump
3047 /// table address
3048 ///
3049 static unsigned sizeJumpTableAddress(bool dword) {
3050   return dword ? 8 : 4;
3051 }
3052
3053 static unsigned sizeConstant(unsigned Size) {
3054   return Size;
3055 }
3056
3057 static unsigned sizeRegModRMByte(){
3058   return 1;
3059 }
3060
3061 static unsigned sizeSIBByte(){
3062   return 1;
3063 }
3064
3065 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
3066   unsigned FinalSize = 0;
3067   // If this is a simple integer displacement that doesn't require a relocation.
3068   if (!RelocOp) {
3069     FinalSize += sizeConstant(4);
3070     return FinalSize;
3071   }
3072
3073   // Otherwise, this is something that requires a relocation.
3074   if (RelocOp->isGlobal()) {
3075     FinalSize += sizeGlobalAddress(false);
3076   } else if (RelocOp->isCPI()) {
3077     FinalSize += sizeConstPoolAddress(false);
3078   } else if (RelocOp->isJTI()) {
3079     FinalSize += sizeJumpTableAddress(false);
3080   } else {
3081     llvm_unreachable("Unknown value to relocate!");
3082   }
3083   return FinalSize;
3084 }
3085
3086 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
3087                                     bool IsPIC, bool Is64BitMode) {
3088   const MachineOperand &Op3 = MI.getOperand(Op+3);
3089   int DispVal = 0;
3090   const MachineOperand *DispForReloc = 0;
3091   unsigned FinalSize = 0;
3092
3093   // Figure out what sort of displacement we have to handle here.
3094   if (Op3.isGlobal()) {
3095     DispForReloc = &Op3;
3096   } else if (Op3.isCPI()) {
3097     if (Is64BitMode || IsPIC) {
3098       DispForReloc = &Op3;
3099     } else {
3100       DispVal = 1;
3101     }
3102   } else if (Op3.isJTI()) {
3103     if (Is64BitMode || IsPIC) {
3104       DispForReloc = &Op3;
3105     } else {
3106       DispVal = 1;
3107     }
3108   } else {
3109     DispVal = 1;
3110   }
3111
3112   const MachineOperand &Base     = MI.getOperand(Op);
3113   const MachineOperand &IndexReg = MI.getOperand(Op+2);
3114
3115   unsigned BaseReg = Base.getReg();
3116
3117   // Is a SIB byte needed?
3118   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
3119       IndexReg.getReg() == 0 &&
3120       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
3121     if (BaseReg == 0) {  // Just a displacement?
3122       // Emit special case [disp32] encoding
3123       ++FinalSize;
3124       FinalSize += getDisplacementFieldSize(DispForReloc);
3125     } else {
3126       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
3127       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
3128         // Emit simple indirect register encoding... [EAX] f.e.
3129         ++FinalSize;
3130       // Be pessimistic and assume it's a disp32, not a disp8
3131       } else {
3132         // Emit the most general non-SIB encoding: [REG+disp32]
3133         ++FinalSize;
3134         FinalSize += getDisplacementFieldSize(DispForReloc);
3135       }
3136     }
3137
3138   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
3139     assert(IndexReg.getReg() != X86::ESP &&
3140            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
3141
3142     bool ForceDisp32 = false;
3143     if (BaseReg == 0 || DispForReloc) {
3144       // Emit the normal disp32 encoding.
3145       ++FinalSize;
3146       ForceDisp32 = true;
3147     } else {
3148       ++FinalSize;
3149     }
3150
3151     FinalSize += sizeSIBByte();
3152
3153     // Do we need to output a displacement?
3154     if (DispVal != 0 || ForceDisp32) {
3155       FinalSize += getDisplacementFieldSize(DispForReloc);
3156     }
3157   }
3158   return FinalSize;
3159 }
3160
3161
3162 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
3163                                     const TargetInstrDesc *Desc,
3164                                     bool IsPIC, bool Is64BitMode) {
3165
3166   unsigned Opcode = Desc->Opcode;
3167   unsigned FinalSize = 0;
3168
3169   // Emit the lock opcode prefix as needed.
3170   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3171
3172   // Emit segment override opcode prefix as needed.
3173   switch (Desc->TSFlags & X86II::SegOvrMask) {
3174   case X86II::FS:
3175   case X86II::GS:
3176    ++FinalSize;
3177    break;
3178   default: llvm_unreachable("Invalid segment!");
3179   case 0: break;  // No segment override!
3180   }
3181
3182   // Emit the repeat opcode prefix as needed.
3183   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3184
3185   // Emit the operand size opcode prefix as needed.
3186   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3187
3188   // Emit the address size opcode prefix as needed.
3189   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3190
3191   bool Need0FPrefix = false;
3192   switch (Desc->TSFlags & X86II::Op0Mask) {
3193   case X86II::TB:  // Two-byte opcode prefix
3194   case X86II::T8:  // 0F 38
3195   case X86II::TA:  // 0F 3A
3196     Need0FPrefix = true;
3197     break;
3198   case X86II::TF: // F2 0F 38
3199     ++FinalSize;
3200     Need0FPrefix = true;
3201     break;
3202   case X86II::REP: break; // already handled.
3203   case X86II::XS:   // F3 0F
3204     ++FinalSize;
3205     Need0FPrefix = true;
3206     break;
3207   case X86II::XD:   // F2 0F
3208     ++FinalSize;
3209     Need0FPrefix = true;
3210     break;
3211   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3212   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3213     ++FinalSize;
3214     break; // Two-byte opcode prefix
3215   default: llvm_unreachable("Invalid prefix!");
3216   case 0: break;  // No prefix!
3217   }
3218
3219   if (Is64BitMode) {
3220     // REX prefix
3221     unsigned REX = X86InstrInfo::determineREX(MI);
3222     if (REX)
3223       ++FinalSize;
3224   }
3225
3226   // 0x0F escape code must be emitted just before the opcode.
3227   if (Need0FPrefix)
3228     ++FinalSize;
3229
3230   switch (Desc->TSFlags & X86II::Op0Mask) {
3231   case X86II::T8:  // 0F 38
3232     ++FinalSize;
3233     break;
3234   case X86II::TA:  // 0F 3A
3235     ++FinalSize;
3236     break;
3237   case X86II::TF: // F2 0F 38
3238     ++FinalSize;
3239     break;
3240   }
3241
3242   // If this is a two-address instruction, skip one of the register operands.
3243   unsigned NumOps = Desc->getNumOperands();
3244   unsigned CurOp = 0;
3245   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3246     CurOp++;
3247   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3248     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3249     --NumOps;
3250
3251   switch (Desc->TSFlags & X86II::FormMask) {
3252   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3253   case X86II::Pseudo:
3254     // Remember the current PC offset, this is the PIC relocation
3255     // base address.
3256     switch (Opcode) {
3257     default:
3258       break;
3259     case TargetInstrInfo::INLINEASM: {
3260       const MachineFunction *MF = MI.getParent()->getParent();
3261       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3262       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3263                                           *MF->getTarget().getMCAsmInfo());
3264       break;
3265     }
3266     case TargetInstrInfo::DBG_LABEL:
3267     case TargetInstrInfo::EH_LABEL:
3268       break;
3269     case TargetInstrInfo::IMPLICIT_DEF:
3270     case TargetInstrInfo::KILL:
3271     case X86::FP_REG_KILL:
3272       break;
3273     case X86::MOVPC32r: {
3274       // This emits the "call" portion of this pseudo instruction.
3275       ++FinalSize;
3276       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3277       break;
3278     }
3279     }
3280     CurOp = NumOps;
3281     break;
3282   case X86II::RawFrm:
3283     ++FinalSize;
3284
3285     if (CurOp != NumOps) {
3286       const MachineOperand &MO = MI.getOperand(CurOp++);
3287       if (MO.isMBB()) {
3288         FinalSize += sizePCRelativeBlockAddress();
3289       } else if (MO.isGlobal()) {
3290         FinalSize += sizeGlobalAddress(false);
3291       } else if (MO.isSymbol()) {
3292         FinalSize += sizeExternalSymbolAddress(false);
3293       } else if (MO.isImm()) {
3294         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3295       } else {
3296         llvm_unreachable("Unknown RawFrm operand!");
3297       }
3298     }
3299     break;
3300
3301   case X86II::AddRegFrm:
3302     ++FinalSize;
3303     ++CurOp;
3304
3305     if (CurOp != NumOps) {
3306       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3307       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3308       if (MO1.isImm())
3309         FinalSize += sizeConstant(Size);
3310       else {
3311         bool dword = false;
3312         if (Opcode == X86::MOV64ri)
3313           dword = true;
3314         if (MO1.isGlobal()) {
3315           FinalSize += sizeGlobalAddress(dword);
3316         } else if (MO1.isSymbol())
3317           FinalSize += sizeExternalSymbolAddress(dword);
3318         else if (MO1.isCPI())
3319           FinalSize += sizeConstPoolAddress(dword);
3320         else if (MO1.isJTI())
3321           FinalSize += sizeJumpTableAddress(dword);
3322       }
3323     }
3324     break;
3325
3326   case X86II::MRMDestReg: {
3327     ++FinalSize;
3328     FinalSize += sizeRegModRMByte();
3329     CurOp += 2;
3330     if (CurOp != NumOps) {
3331       ++CurOp;
3332       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3333     }
3334     break;
3335   }
3336   case X86II::MRMDestMem: {
3337     ++FinalSize;
3338     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3339     CurOp +=  X86AddrNumOperands + 1;
3340     if (CurOp != NumOps) {
3341       ++CurOp;
3342       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3343     }
3344     break;
3345   }
3346
3347   case X86II::MRMSrcReg:
3348     ++FinalSize;
3349     FinalSize += sizeRegModRMByte();
3350     CurOp += 2;
3351     if (CurOp != NumOps) {
3352       ++CurOp;
3353       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3354     }
3355     break;
3356
3357   case X86II::MRMSrcMem: {
3358     int AddrOperands;
3359     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3360         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3361       AddrOperands = X86AddrNumOperands - 1; // No segment register
3362     else
3363       AddrOperands = X86AddrNumOperands;
3364
3365     ++FinalSize;
3366     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3367     CurOp += AddrOperands + 1;
3368     if (CurOp != NumOps) {
3369       ++CurOp;
3370       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3371     }
3372     break;
3373   }
3374
3375   case X86II::MRM0r: case X86II::MRM1r:
3376   case X86II::MRM2r: case X86II::MRM3r:
3377   case X86II::MRM4r: case X86II::MRM5r:
3378   case X86II::MRM6r: case X86II::MRM7r:
3379     ++FinalSize;
3380     if (Desc->getOpcode() == X86::LFENCE ||
3381         Desc->getOpcode() == X86::MFENCE) {
3382       // Special handling of lfence and mfence;
3383       FinalSize += sizeRegModRMByte();
3384     } else if (Desc->getOpcode() == X86::MONITOR ||
3385                Desc->getOpcode() == X86::MWAIT) {
3386       // Special handling of monitor and mwait.
3387       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3388     } else {
3389       ++CurOp;
3390       FinalSize += sizeRegModRMByte();
3391     }
3392
3393     if (CurOp != NumOps) {
3394       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3395       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3396       if (MO1.isImm())
3397         FinalSize += sizeConstant(Size);
3398       else {
3399         bool dword = false;
3400         if (Opcode == X86::MOV64ri32)
3401           dword = true;
3402         if (MO1.isGlobal()) {
3403           FinalSize += sizeGlobalAddress(dword);
3404         } else if (MO1.isSymbol())
3405           FinalSize += sizeExternalSymbolAddress(dword);
3406         else if (MO1.isCPI())
3407           FinalSize += sizeConstPoolAddress(dword);
3408         else if (MO1.isJTI())
3409           FinalSize += sizeJumpTableAddress(dword);
3410       }
3411     }
3412     break;
3413
3414   case X86II::MRM0m: case X86II::MRM1m:
3415   case X86II::MRM2m: case X86II::MRM3m:
3416   case X86II::MRM4m: case X86II::MRM5m:
3417   case X86II::MRM6m: case X86II::MRM7m: {
3418
3419     ++FinalSize;
3420     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3421     CurOp += X86AddrNumOperands;
3422
3423     if (CurOp != NumOps) {
3424       const MachineOperand &MO = MI.getOperand(CurOp++);
3425       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3426       if (MO.isImm())
3427         FinalSize += sizeConstant(Size);
3428       else {
3429         bool dword = false;
3430         if (Opcode == X86::MOV64mi32)
3431           dword = true;
3432         if (MO.isGlobal()) {
3433           FinalSize += sizeGlobalAddress(dword);
3434         } else if (MO.isSymbol())
3435           FinalSize += sizeExternalSymbolAddress(dword);
3436         else if (MO.isCPI())
3437           FinalSize += sizeConstPoolAddress(dword);
3438         else if (MO.isJTI())
3439           FinalSize += sizeJumpTableAddress(dword);
3440       }
3441     }
3442     break;
3443   }
3444
3445   case X86II::MRMInitReg:
3446     ++FinalSize;
3447     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3448     FinalSize += sizeRegModRMByte();
3449     ++CurOp;
3450     break;
3451   }
3452
3453   if (!Desc->isVariadic() && CurOp != NumOps) {
3454     std::string msg;
3455     raw_string_ostream Msg(msg);
3456     Msg << "Cannot determine size: " << MI;
3457     llvm_report_error(Msg.str());
3458   }
3459
3460
3461   return FinalSize;
3462 }
3463
3464
3465 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3466   const TargetInstrDesc &Desc = MI->getDesc();
3467   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3468   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3469   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3470   if (Desc.getOpcode() == X86::MOVPC32r)
3471     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3472   return Size;
3473 }
3474
3475 /// getGlobalBaseReg - Return a virtual register initialized with the
3476 /// the global base register value. Output instructions required to
3477 /// initialize the register in the function entry block, if necessary.
3478 ///
3479 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3480   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3481          "X86-64 PIC uses RIP relative addressing");
3482
3483   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3484   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3485   if (GlobalBaseReg != 0)
3486     return GlobalBaseReg;
3487
3488   // Insert the set of GlobalBaseReg into the first MBB of the function
3489   MachineBasicBlock &FirstMBB = MF->front();
3490   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3491   DebugLoc DL = DebugLoc::getUnknownLoc();
3492   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3493   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3494   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3495
3496   const TargetInstrInfo *TII = TM.getInstrInfo();
3497   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3498   // only used in JIT code emission as displacement to pc.
3499   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3500
3501   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3502   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3503   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3504     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3505     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3506     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3507       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3508                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3509   } else {
3510     GlobalBaseReg = PC;
3511   }
3512
3513   X86FI->setGlobalBaseReg(GlobalBaseReg);
3514   return GlobalBaseReg;
3515 }