lib/Target/X86/X86InstrInfo.h

   1 //===- X86InstrInfo.h - X86 Instruction Information ------------*- C++ -*- ===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef X86INSTRUCTIONINFO_H
  15 #define X86INSTRUCTIONINFO_H
  16
  17 #include "llvm/Target/TargetInstrInfo.h"
  18 #include "X86RegisterInfo.h"
  19
  20 namespace llvm {
  21   class X86RegisterInfo;
  22   class X86TargetMachine;
  23
  24 namespace X86 {
  25   // X86 specific condition code. These correspond to X86_*_COND in
  26   // X86InstrInfo.td. They must be kept in synch.
  27   enum CondCode {
  28     COND_A  = 0,
  29     COND_AE = 1,
  30     COND_B  = 2,
  31     COND_BE = 3,
  32     COND_E  = 4,
  33     COND_G  = 5,
  34     COND_GE = 6,
  35     COND_L  = 7,
  36     COND_LE = 8,
  37     COND_NE = 9,
  38     COND_NO = 10,
  39     COND_NP = 11,
  40     COND_NS = 12,
  41     COND_O  = 13,
  42     COND_P  = 14,
  43     COND_S  = 15,
  44     COND_INVALID
  45   };
  46
  47   // Turn condition code into conditional branch opcode.
  48   unsigned GetCondBranchFromCond(CondCode CC);
  49 }
  50
  51 /// X86II - This namespace holds all of the target specific flags that
  52 /// instruction info tracks.
  53 ///
  54 namespace X86II {
  55   enum {
  56     //===------------------------------------------------------------------===//
  57     // Instruction types.  These are the standard/most common forms for X86
  58     // instructions.
  59     //
  60
  61     // PseudoFrm - This represents an instruction that is a pseudo instruction
  62     // or one that has not been implemented yet.  It is illegal to code generate
  63     // it, but tolerated for intermediate implementation stages.
  64     Pseudo         = 0,
  65
  66     /// Raw - This form is for instructions that don't have any operands, so
  67     /// they are just a fixed opcode value, like 'leave'.
  68     RawFrm         = 1,
  69
  70     /// AddRegFrm - This form is used for instructions like 'push r32' that have
  71     /// their one register operand added to their opcode.
  72     AddRegFrm      = 2,
  73
  74     /// MRMDestReg - This form is used for instructions that use the Mod/RM byte
  75     /// to specify a destination, which in this case is a register.
  76     ///
  77     MRMDestReg     = 3,
  78
  79     /// MRMDestMem - This form is used for instructions that use the Mod/RM byte
  80     /// to specify a destination, which in this case is memory.
  81     ///
  82     MRMDestMem     = 4,
  83
  84     /// MRMSrcReg - This form is used for instructions that use the Mod/RM byte
  85     /// to specify a source, which in this case is a register.
  86     ///
  87     MRMSrcReg      = 5,
  88
  89     /// MRMSrcMem - This form is used for instructions that use the Mod/RM byte
  90     /// to specify a source, which in this case is memory.
  91     ///
  92     MRMSrcMem      = 6,
  93
  94     /// MRM[0-7][rm] - These forms are used to represent instructions that use
  95     /// a Mod/RM byte, and use the middle field to hold extended opcode
  96     /// information.  In the intel manual these are represented as /0, /1, ...
  97     ///
  98
  99     // First, instructions that operate on a register r/m operand...
 100     MRM0r = 16,  MRM1r = 17,  MRM2r = 18,  MRM3r = 19, // Format /0 /1 /2 /3
 101     MRM4r = 20,  MRM5r = 21,  MRM6r = 22,  MRM7r = 23, // Format /4 /5 /6 /7
 102
 103     // Next, instructions that operate on a memory r/m operand...
 104     MRM0m = 24,  MRM1m = 25,  MRM2m = 26,  MRM3m = 27, // Format /0 /1 /2 /3
 105     MRM4m = 28,  MRM5m = 29,  MRM6m = 30,  MRM7m = 31, // Format /4 /5 /6 /7
 106
 107     // MRMInitReg - This form is used for instructions whose source and
 108     // destinations are the same register.
 109     MRMInitReg = 32,
 110
 111     FormMask       = 63,
 112
 113     //===------------------------------------------------------------------===//
 114     // Actual flags...
 115
 116     // OpSize - Set if this instruction requires an operand size prefix (0x66),
 117     // which most often indicates that the instruction operates on 16 bit data
 118     // instead of 32 bit data.
 119     OpSize      = 1 << 6,
 120
 121     // AsSize - Set if this instruction requires an operand size prefix (0x67),
 122     // which most often indicates that the instruction address 16 bit address
 123     // instead of 32 bit address (or 32 bit address in 64 bit mode).
 124     AdSize      = 1 << 7,
 125
 126     //===------------------------------------------------------------------===//
 127     // Op0Mask - There are several prefix bytes that are used to form two byte
 128     // opcodes.  These are currently 0x0F, 0xF3, and 0xD8-0xDF.  This mask is
 129     // used to obtain the setting of this field.  If no bits in this field is
 130     // set, there is no prefix byte for obtaining a multibyte opcode.
 131     //
 132     Op0Shift    = 8,
 133     Op0Mask     = 0xF << Op0Shift,
 134
 135     // TB - TwoByte - Set if this instruction has a two byte opcode, which
 136     // starts with a 0x0F byte before the real opcode.
 137     TB          = 1 << Op0Shift,
 138
 139     // REP - The 0xF3 prefix byte indicating repetition of the following
 140     // instruction.
 141     REP         = 2 << Op0Shift,
 142
 143     // D8-DF - These escape opcodes are used by the floating point unit.  These
 144     // values must remain sequential.
 145     D8 = 3 << Op0Shift,   D9 = 4 << Op0Shift,
 146     DA = 5 << Op0Shift,   DB = 6 << Op0Shift,
 147     DC = 7 << Op0Shift,   DD = 8 << Op0Shift,
 148     DE = 9 << Op0Shift,   DF = 10 << Op0Shift,
 149
 150     // XS, XD - These prefix codes are for single and double precision scalar
 151     // floating point operations performed in the SSE registers.
 152     XD = 11 << Op0Shift,   XS = 12 << Op0Shift,
 153
 154     //===------------------------------------------------------------------===//
 155     // REX_W - REX prefixes are instruction prefixes used in 64-bit mode.
 156     // They are used to specify GPRs and SSE registers, 64-bit operand size,
 157     // etc. We only cares about REX.W and REX.R bits and only the former is
 158     // statically determined.
 159     //
 160     REXShift    = 12,
 161     REX_W       = 1 << REXShift,
 162
 163     //===------------------------------------------------------------------===//
 164     // This three-bit field describes the size of an immediate operand.  Zero is
 165     // unused so that we can tell if we forgot to set a value.
 166     ImmShift = 13,
 167     ImmMask  = 7 << ImmShift,
 168     Imm8     = 1 << ImmShift,
 169     Imm16    = 2 << ImmShift,
 170     Imm32    = 3 << ImmShift,
 171     Imm64    = 4 << ImmShift,
 172
 173     //===------------------------------------------------------------------===//
 174     // FP Instruction Classification...  Zero is non-fp instruction.
 175
 176     // FPTypeMask - Mask for all of the FP types...
 177     FPTypeShift = 16,
 178     FPTypeMask  = 7 << FPTypeShift,
 179
 180     // NotFP - The default, set for instructions that do not use FP registers.
 181     NotFP      = 0 << FPTypeShift,
 182
 183     // ZeroArgFP - 0 arg FP instruction which implicitly pushes ST(0), f.e. fld0
 184     ZeroArgFP  = 1 << FPTypeShift,
 185
 186     // OneArgFP - 1 arg FP instructions which implicitly read ST(0), such as fst
 187     OneArgFP   = 2 << FPTypeShift,
 188
 189     // OneArgFPRW - 1 arg FP instruction which implicitly read ST(0) and write a
 190     // result back to ST(0).  For example, fcos, fsqrt, etc.
 191     //
 192     OneArgFPRW = 3 << FPTypeShift,
 193
 194     // TwoArgFP - 2 arg FP instructions which implicitly read ST(0), and an
 195     // explicit argument, storing the result to either ST(0) or the implicit
 196     // argument.  For example: fadd, fsub, fmul, etc...
 197     TwoArgFP   = 4 << FPTypeShift,
 198
 199     // CompareFP - 2 arg FP instructions which implicitly read ST(0) and an
 200     // explicit argument, but have no destination.  Example: fucom, fucomi, ...
 201     CompareFP  = 5 << FPTypeShift,
 202
 203     // CondMovFP - "2 operand" floating point conditional move instructions.
 204     CondMovFP  = 6 << FPTypeShift,
 205
 206     // SpecialFP - Special instruction forms.  Dispatch by opcode explicitly.
 207     SpecialFP  = 7 << FPTypeShift,
 208
 209     // Bits 19 -> 23 are unused
 210     OpcodeShift   = 24,
 211     OpcodeMask    = 0xFF << OpcodeShift
 212   };
 213 }
 214
 215 class X86InstrInfo : public TargetInstrInfo {
 216   X86TargetMachine &TM;
 217   const X86RegisterInfo RI;
 218 public:
 219   X86InstrInfo(X86TargetMachine &tm);
 220
 221   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
 222   /// such, whenever a client has an instance of instruction info, it should
 223   /// always be able to get register info as well (through this method).
 224   ///
 225   virtual const MRegisterInfo &getRegisterInfo() const { return RI; }
 226
 227   // Return true if the instruction is a register to register move and
 228   // leave the source and dest operands in the passed parameters.
 229   //
 230   bool isMoveInstr(const MachineInstr& MI, unsigned& sourceReg,
 231                    unsigned& destReg) const;
 232   unsigned isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const;
 233   unsigned isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const;
 234
 235   /// getDWARF_LABELOpcode - Return the opcode of the target's DWARF_LABEL
 236   /// instruction if it has one.  This is used by codegen passes that update
 237   /// DWARF line number info as they modify the code.
 238   virtual unsigned getDWARF_LABELOpcode() const;
 239
 240   /// convertToThreeAddress - This method must be implemented by targets that
 241   /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 242   /// may be able to convert a two-address instruction into a true
 243   /// three-address instruction on demand.  This allows the X86 target (for
 244   /// example) to convert ADD and SHL instructions into LEA instructions if they
 245   /// would require register copies due to two-addressness.
 246   ///
 247   /// This method returns a null pointer if the transformation cannot be
 248   /// performed, otherwise it returns the new instruction.
 249   ///
 250   virtual MachineInstr *convertToThreeAddress(MachineInstr *TA) const;
 251
 252   /// commuteInstruction - We have a few instructions that must be hacked on to
 253   /// commute them.
 254   ///
 255   virtual MachineInstr *commuteInstruction(MachineInstr *MI) const;
 256
 257   // Branch analysis.
 258   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 259                              MachineBasicBlock *&FBB,
 260                              std::vector<MachineOperand> &Cond) const;
 261   virtual void RemoveBranch(MachineBasicBlock &MBB) const;
 262   virtual void InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 263                             MachineBasicBlock *FBB,
 264                             const std::vector<MachineOperand> &Cond) const;
 265   virtual bool ReverseBranchCondition(std::vector<MachineOperand> &Cond) const;
 266
 267   const TargetRegisterClass *getPointerRegClass() const;
 268
 269   // getBaseOpcodeFor - This function returns the "base" X86 opcode for the
 270   // specified opcode number.
 271   //
 272   unsigned char getBaseOpcodeFor(unsigned Opcode) const {
 273     return get(Opcode).TSFlags >> X86II::OpcodeShift;
 274   }
 275 };
 276
 277 } // End llvm namespace
 278
 279 #endif