lib/Target/X86/X86InstrInfo.h

   1 //===- X86InstrInfo.h - X86 Instruction Information ------------*- C++ -*- ===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef X86INSTRUCTIONINFO_H
  15 #define X86INSTRUCTIONINFO_H
  16
  17 #include "llvm/Target/TargetInstrInfo.h"
  18 #include "X86RegisterInfo.h"
  19
  20 namespace llvm {
  21   class X86TargetMachine;
  22
  23 /// X86II - This namespace holds all of the target specific flags that
  24 /// instruction info tracks.
  25 ///
  26 namespace X86II {
  27   enum {
  28     //===------------------------------------------------------------------===//
  29     // Instruction types.  These are the standard/most common forms for X86
  30     // instructions.
  31     //
  32
  33     // PseudoFrm - This represents an instruction that is a pseudo instruction
  34     // or one that has not been implemented yet.  It is illegal to code generate
  35     // it, but tolerated for intermediate implementation stages.
  36     Pseudo         = 0,
  37
  38     /// Raw - This form is for instructions that don't have any operands, so
  39     /// they are just a fixed opcode value, like 'leave'.
  40     RawFrm         = 1,
  41
  42     /// AddRegFrm - This form is used for instructions like 'push r32' that have
  43     /// their one register operand added to their opcode.
  44     AddRegFrm      = 2,
  45
  46     /// MRMDestReg - This form is used for instructions that use the Mod/RM byte
  47     /// to specify a destination, which in this case is a register.
  48     ///
  49     MRMDestReg     = 3,
  50
  51     /// MRMDestMem - This form is used for instructions that use the Mod/RM byte
  52     /// to specify a destination, which in this case is memory.
  53     ///
  54     MRMDestMem     = 4,
  55
  56     /// MRMSrcReg - This form is used for instructions that use the Mod/RM byte
  57     /// to specify a source, which in this case is a register.
  58     ///
  59     MRMSrcReg      = 5,
  60
  61     /// MRMSrcMem - This form is used for instructions that use the Mod/RM byte
  62     /// to specify a source, which in this case is memory.
  63     ///
  64     MRMSrcMem      = 6,
  65
  66     /// MRM[0-7][rm] - These forms are used to represent instructions that use
  67     /// a Mod/RM byte, and use the middle field to hold extended opcode
  68     /// information.  In the intel manual these are represented as /0, /1, ...
  69     ///
  70
  71     // First, instructions that operate on a register r/m operand...
  72     MRM0r = 16,  MRM1r = 17,  MRM2r = 18,  MRM3r = 19, // Format /0 /1 /2 /3
  73     MRM4r = 20,  MRM5r = 21,  MRM6r = 22,  MRM7r = 23, // Format /4 /5 /6 /7
  74
  75     // Next, instructions that operate on a memory r/m operand...
  76     MRM0m = 24,  MRM1m = 25,  MRM2m = 26,  MRM3m = 27, // Format /0 /1 /2 /3
  77     MRM4m = 28,  MRM5m = 29,  MRM6m = 30,  MRM7m = 31, // Format /4 /5 /6 /7
  78
  79     // MRMInitReg - This form is used for instructions whose source and
  80     // destinations are the same register.
  81     MRMInitReg = 32,
  82
  83     FormMask       = 63,
  84
  85     //===------------------------------------------------------------------===//
  86     // Actual flags...
  87
  88     // OpSize - Set if this instruction requires an operand size prefix (0x66),
  89     // which most often indicates that the instruction operates on 16 bit data
  90     // instead of 32 bit data.
  91     OpSize      = 1 << 6,
  92
  93     // Op0Mask - There are several prefix bytes that are used to form two byte
  94     // opcodes.  These are currently 0x0F, 0xF3, and 0xD8-0xDF.  This mask is
  95     // used to obtain the setting of this field.  If no bits in this field is
  96     // set, there is no prefix byte for obtaining a multibyte opcode.
  97     //
  98     Op0Shift    = 7,
  99     Op0Mask     = 0xF << Op0Shift,
 100
 101     // TB - TwoByte - Set if this instruction has a two byte opcode, which
 102     // starts with a 0x0F byte before the real opcode.
 103     TB          = 1 << Op0Shift,
 104
 105     // REP - The 0xF3 prefix byte indicating repetition of the following
 106     // instruction.
 107     REP         = 2 << Op0Shift,
 108
 109     // D8-DF - These escape opcodes are used by the floating point unit.  These
 110     // values must remain sequential.
 111     D8 = 3 << Op0Shift,   D9 = 4 << Op0Shift,
 112     DA = 5 << Op0Shift,   DB = 6 << Op0Shift,
 113     DC = 7 << Op0Shift,   DD = 8 << Op0Shift,
 114     DE = 9 << Op0Shift,   DF = 10 << Op0Shift,
 115
 116     // XS, XD - These prefix codes are for single and double precision scalar
 117     // floating point operations performed in the SSE registers.
 118     XD = 11 << Op0Shift,   XS = 12 << Op0Shift,
 119
 120     //===------------------------------------------------------------------===//
 121     // This two-bit field describes the size of an immediate operand.  Zero is
 122     // unused so that we can tell if we forgot to set a value.
 123     ImmShift = 11,
 124     ImmMask  = 3 << ImmShift,
 125     Imm8     = 1 << ImmShift,
 126     Imm16    = 2 << ImmShift,
 127     Imm32    = 3 << ImmShift,
 128
 129     //===------------------------------------------------------------------===//
 130     // FP Instruction Classification...  Zero is non-fp instruction.
 131
 132     // FPTypeMask - Mask for all of the FP types...
 133     FPTypeShift = 13,
 134     FPTypeMask  = 7 << FPTypeShift,
 135
 136     // NotFP - The default, set for instructions that do not use FP registers.
 137     NotFP      = 0 << FPTypeShift,
 138
 139     // ZeroArgFP - 0 arg FP instruction which implicitly pushes ST(0), f.e. fld0
 140     ZeroArgFP  = 1 << FPTypeShift,
 141
 142     // OneArgFP - 1 arg FP instructions which implicitly read ST(0), such as fst
 143     OneArgFP   = 2 << FPTypeShift,
 144
 145     // OneArgFPRW - 1 arg FP instruction which implicitly read ST(0) and write a
 146     // result back to ST(0).  For example, fcos, fsqrt, etc.
 147     //
 148     OneArgFPRW = 3 << FPTypeShift,
 149
 150     // TwoArgFP - 2 arg FP instructions which implicitly read ST(0), and an
 151     // explicit argument, storing the result to either ST(0) or the implicit
 152     // argument.  For example: fadd, fsub, fmul, etc...
 153     TwoArgFP   = 4 << FPTypeShift,
 154
 155     // CompareFP - 2 arg FP instructions which implicitly read ST(0) and an
 156     // explicit argument, but have no destination.  Example: fucom, fucomi, ...
 157     CompareFP  = 5 << FPTypeShift,
 158
 159     // CondMovFP - "2 operand" floating point conditional move instructions.
 160     CondMovFP  = 6 << FPTypeShift,
 161
 162     // SpecialFP - Special instruction forms.  Dispatch by opcode explicitly.
 163     SpecialFP  = 7 << FPTypeShift,
 164
 165     OpcodeShift   = 16,
 166     OpcodeMask    = 0xFF << OpcodeShift
 167     // Bits 25 -> 31 are unused
 168   };
 169 }
 170
 171 class X86InstrInfo : public TargetInstrInfo {
 172   X86TargetMachine &TM;
 173   const X86RegisterInfo RI;
 174 public:
 175   X86InstrInfo(X86TargetMachine &tm);
 176
 177   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
 178   /// such, whenever a client has an instance of instruction info, it should
 179   /// always be able to get register info as well (through this method).
 180   ///
 181   virtual const MRegisterInfo &getRegisterInfo() const { return RI; }
 182
 183   // Return true if the instruction is a register to register move and
 184   // leave the source and dest operands in the passed parameters.
 185   //
 186   bool isMoveInstr(const MachineInstr& MI, unsigned& sourceReg,
 187                    unsigned& destReg) const;
 188   unsigned isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const;
 189   unsigned isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const;
 190
 191   /// convertToThreeAddress - This method must be implemented by targets that
 192   /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 193   /// may be able to convert a two-address instruction into a true
 194   /// three-address instruction on demand.  This allows the X86 target (for
 195   /// example) to convert ADD and SHL instructions into LEA instructions if they
 196   /// would require register copies due to two-addressness.
 197   ///
 198   /// This method returns a null pointer if the transformation cannot be
 199   /// performed, otherwise it returns the new instruction.
 200   ///
 201   virtual MachineInstr *convertToThreeAddress(MachineInstr *TA) const;
 202
 203   /// commuteInstruction - We have a few instructions that must be hacked on to
 204   /// commute them.
 205   ///
 206   virtual MachineInstr *commuteInstruction(MachineInstr *MI) const;
 207
 208
 209   /// Insert a goto (unconditional branch) sequence to TMBB, at the
 210   /// end of MBB
 211   virtual void insertGoto(MachineBasicBlock& MBB,
 212                           MachineBasicBlock& TMBB) const;
 213
 214   /// Reverses the branch condition of the MachineInstr pointed by
 215   /// MI. The instruction is replaced and the new MI is returned.
 216   virtual MachineBasicBlock::iterator
 217   reverseBranchCondition(MachineBasicBlock::iterator MI) const;
 218
 219   // getBaseOpcodeFor - This function returns the "base" X86 opcode for the
 220   // specified opcode number.
 221   //
 222   unsigned char getBaseOpcodeFor(unsigned Opcode) const {
 223     return get(Opcode).TSFlags >> X86II::OpcodeShift;
 224   }
 225 };
 226
 227 } // End llvm namespace
 228
 229 #endif