lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  69                                      SDTCisVT<2, i8>]>;
  70 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  71
  72 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  73                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  74 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  75
  76 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  77 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  78                                         SDTCisVT<1, i32>]>;
  79
  80 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  81
  82 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  83                                                          SDTCisVT<1, iPTR>,
  84                                                          SDTCisVT<2, iPTR>]>;
  85
  86 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  87                                             SDTCisPtrTy<1>,
  88                                             SDTCisVT<2, i32>,
  89                                             SDTCisVT<3, i8>,
  90                                             SDTCisVT<4, i32>]>;
  91
  92 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  93
  94 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  95
  96 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  97
  98 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 105
 106 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 107
 108 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 109
 110 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 111
 112 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 113
 114 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 115                             [SDNPHasChain]>;
 116 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 117                         [SDNPHasChain]>;
 118 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122
 123
 124 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 125 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 126 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 127 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 128
 129 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 130 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 131
 132 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 133 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 134                         [SDNPHasChain]>;
 135 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 136 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 137
 138 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 139
 140 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 141                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 142                          SDNPMayLoad, SDNPMemOperand]>;
 143 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 144                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 145                          SDNPMayLoad, SDNPMemOperand]>;
 146 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 147                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 148                          SDNPMayLoad, SDNPMemOperand]>;
 149
 150 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 151                         [SDNPHasChain, SDNPMayStore,
 152                          SDNPMayLoad, SDNPMemOperand]>;
 153 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 154                         [SDNPHasChain, SDNPMayStore,
 155                          SDNPMayLoad, SDNPMemOperand]>;
 156 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 157                         [SDNPHasChain, SDNPMayStore,
 158                          SDNPMayLoad, SDNPMemOperand]>;
 159 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 160                         [SDNPHasChain, SDNPMayStore,
 161                          SDNPMayLoad, SDNPMemOperand]>;
 162 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 163                         [SDNPHasChain, SDNPMayStore,
 164                          SDNPMayLoad, SDNPMemOperand]>;
 165 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 166                         [SDNPHasChain, SDNPMayStore,
 167                          SDNPMayLoad, SDNPMemOperand]>;
 168 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 169                         [SDNPHasChain, SDNPMayStore,
 170                          SDNPMayLoad, SDNPMemOperand]>;
 171 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 172                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 173
 174 def X86vastart_save_xmm_regs :
 175                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 176                         SDT_X86VASTART_SAVE_XMM_REGS,
 177                         [SDNPHasChain, SDNPVariadic]>;
 178 def X86vaarg64 :
 179                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 180                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 181                          SDNPMemOperand]>;
 182 def X86callseq_start :
 183                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 184                         [SDNPHasChain, SDNPOutGlue]>;
 185 def X86callseq_end :
 186                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 187                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 188
 189 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 190                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 191                          SDNPVariadic]>;
 192
 193 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 194                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 195 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 196                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 197                          SDNPMayLoad]>;
 198
 199 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 200                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 201
 202 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 203 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 204
 205 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 206                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 207
 208 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 209                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 210
 211 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 212                         [SDNPHasChain]>;
 213
 214 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 215                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 216
 217 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 218                           [SDNPCommutative]>;
 219 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 220 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 221                           [SDNPCommutative]>;
 222 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 223                           [SDNPCommutative]>;
 224 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 225 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 226
 227 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 228 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 229 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 230                           [SDNPCommutative]>;
 231 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 232                           [SDNPCommutative]>;
 233 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 236
 237 def X86blsi_flag : SDNode<"X86ISD::BLSI",  SDTUnaryArithWithFlags>;
 238 def X86blsmsk_flag : SDNode<"X86ISD::BLSMSK",  SDTUnaryArithWithFlags>;
 239 def X86blsr_flag : SDNode<"X86ISD::BLSR",  SDTUnaryArithWithFlags>;
 240
 241 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 242
 243 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 244                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 245
 246 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 247                           [SDNPHasChain]>;
 248
 249 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 250                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 251
 252 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 253                         [SDNPHasChain, SDNPOutGlue]>;
 254
 255 //===----------------------------------------------------------------------===//
 256 // X86 Operand Definitions.
 257 //
 258
 259 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 260 // the index operand of an address, to conform to x86 encoding restrictions.
 261 def ptr_rc_nosp : PointerLikeRegClass<1>;
 262
 263 // *mem - Operand definitions for the funky X86 addressing mode operands.
 264 //
 265 def X86MemAsmOperand : AsmOperandClass {
 266  let Name = "Mem"; let PredicateMethod = "isMem";
 267 }
 268 def X86Mem8AsmOperand : AsmOperandClass {
 269   let Name = "Mem8"; let PredicateMethod = "isMem8";
 270 }
 271 def X86Mem16AsmOperand : AsmOperandClass {
 272   let Name = "Mem16"; let PredicateMethod = "isMem16";
 273 }
 274 def X86Mem32AsmOperand : AsmOperandClass {
 275   let Name = "Mem32"; let PredicateMethod = "isMem32";
 276 }
 277 def X86Mem64AsmOperand : AsmOperandClass {
 278   let Name = "Mem64"; let PredicateMethod = "isMem64";
 279 }
 280 def X86Mem80AsmOperand : AsmOperandClass {
 281   let Name = "Mem80"; let PredicateMethod = "isMem80";
 282 }
 283 def X86Mem128AsmOperand : AsmOperandClass {
 284   let Name = "Mem128"; let PredicateMethod = "isMem128";
 285 }
 286 def X86Mem256AsmOperand : AsmOperandClass {
 287   let Name = "Mem256"; let PredicateMethod = "isMem256";
 288 }
 289
 290 def X86AbsMemAsmOperand : AsmOperandClass {
 291   let Name = "AbsMem";
 292   let SuperClasses = [X86MemAsmOperand];
 293 }
 294 class X86MemOperand<string printMethod> : Operand<iPTR> {
 295   let PrintMethod = printMethod;
 296   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 297   let ParserMatchClass = X86MemAsmOperand;
 298 }
 299
 300 let OperandType = "OPERAND_MEMORY" in {
 301 def opaque32mem : X86MemOperand<"printopaquemem">;
 302 def opaque48mem : X86MemOperand<"printopaquemem">;
 303 def opaque80mem : X86MemOperand<"printopaquemem">;
 304 def opaque512mem : X86MemOperand<"printopaquemem">;
 305
 306 def i8mem   : X86MemOperand<"printi8mem"> {
 307   let ParserMatchClass = X86Mem8AsmOperand; }
 308 def i16mem  : X86MemOperand<"printi16mem"> {
 309   let ParserMatchClass = X86Mem16AsmOperand; }
 310 def i32mem  : X86MemOperand<"printi32mem"> {
 311   let ParserMatchClass = X86Mem32AsmOperand; }
 312 def i64mem  : X86MemOperand<"printi64mem"> {
 313   let ParserMatchClass = X86Mem64AsmOperand; }
 314 def i128mem : X86MemOperand<"printi128mem"> {
 315   let ParserMatchClass = X86Mem128AsmOperand; }
 316 def i256mem : X86MemOperand<"printi256mem"> {
 317   let ParserMatchClass = X86Mem256AsmOperand; }
 318 def f32mem  : X86MemOperand<"printf32mem"> {
 319   let ParserMatchClass = X86Mem32AsmOperand; }
 320 def f64mem  : X86MemOperand<"printf64mem"> {
 321   let ParserMatchClass = X86Mem64AsmOperand; }
 322 def f80mem  : X86MemOperand<"printf80mem"> {
 323   let ParserMatchClass = X86Mem80AsmOperand; }
 324 def f128mem : X86MemOperand<"printf128mem"> {
 325   let ParserMatchClass = X86Mem128AsmOperand; }
 326 def f256mem : X86MemOperand<"printf256mem">{
 327   let ParserMatchClass = X86Mem256AsmOperand; }
 328 def v128mem : X86MemOperand<"printf128mem"> {
 329   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 330   let ParserMatchClass = X86Mem128AsmOperand; }
 331 def v256mem : X86MemOperand<"printf256mem"> {
 332   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 333   let ParserMatchClass = X86Mem256AsmOperand; }
 334 }
 335
 336 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 337 // plain GR64, so that it doesn't potentially require a REX prefix.
 338 def i8mem_NOREX : Operand<i64> {
 339   let PrintMethod = "printi8mem";
 340   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 341   let ParserMatchClass = X86Mem8AsmOperand;
 342   let OperandType = "OPERAND_MEMORY";
 343 }
 344
 345 // GPRs available for tailcall.
 346 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 347 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 348
 349 // Special i32mem for addresses of load folding tail calls. These are not
 350 // allowed to use callee-saved registers since they must be scheduled
 351 // after callee-saved register are popped.
 352 def i32mem_TC : Operand<i32> {
 353   let PrintMethod = "printi32mem";
 354   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 355                        i32imm, i8imm);
 356   let ParserMatchClass = X86Mem32AsmOperand;
 357   let OperandType = "OPERAND_MEMORY";
 358 }
 359
 360 // Special i64mem for addresses of load folding tail calls. These are not
 361 // allowed to use callee-saved registers since they must be scheduled
 362 // after callee-saved register are popped.
 363 def i64mem_TC : Operand<i64> {
 364   let PrintMethod = "printi64mem";
 365   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 366                        ptr_rc_tailcall, i32imm, i8imm);
 367   let ParserMatchClass = X86Mem64AsmOperand;
 368   let OperandType = "OPERAND_MEMORY";
 369 }
 370
 371 let OperandType = "OPERAND_PCREL",
 372     ParserMatchClass = X86AbsMemAsmOperand,
 373     PrintMethod = "print_pcrel_imm" in {
 374 def i32imm_pcrel : Operand<i32>;
 375 def i16imm_pcrel : Operand<i16>;
 376
 377 def offset8 : Operand<i64>;
 378 def offset16 : Operand<i64>;
 379 def offset32 : Operand<i64>;
 380 def offset64 : Operand<i64>;
 381
 382 // Branch targets have OtherVT type and print as pc-relative values.
 383 def brtarget : Operand<OtherVT>;
 384 def brtarget8 : Operand<OtherVT>;
 385
 386 }
 387
 388 def SSECC : Operand<i8> {
 389   let PrintMethod = "printSSECC";
 390   let OperandType = "OPERAND_IMMEDIATE";
 391 }
 392
 393 def AVXCC : Operand<i8> {
 394   let PrintMethod = "printSSECC";
 395   let OperandType = "OPERAND_IMMEDIATE";
 396 }
 397
 398 class ImmSExtAsmOperandClass : AsmOperandClass {
 399   let SuperClasses = [ImmAsmOperand];
 400   let RenderMethod = "addImmOperands";
 401 }
 402
 403 class ImmZExtAsmOperandClass : AsmOperandClass {
 404   let SuperClasses = [ImmAsmOperand];
 405   let RenderMethod = "addImmOperands";
 406 }
 407
 408 // Sign-extended immediate classes. We don't need to define the full lattice
 409 // here because there is no instruction with an ambiguity between ImmSExti64i32
 410 // and ImmSExti32i8.
 411 //
 412 // The strange ranges come from the fact that the assembler always works with
 413 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 414 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 415
 416 // [0, 0x7FFFFFFF]                                            |
 417 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 418 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 419   let Name = "ImmSExti64i32";
 420 }
 421
 422 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 423 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 424 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 425   let Name = "ImmSExti16i8";
 426   let SuperClasses = [ImmSExti64i32AsmOperand];
 427 }
 428
 429 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 430 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 431 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 432   let Name = "ImmSExti32i8";
 433 }
 434
 435 // [0, 0x000000FF]
 436 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 437   let Name = "ImmZExtu32u8";
 438 }
 439
 440
 441 // [0, 0x0000007F]                                            |
 442 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 443 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 444   let Name = "ImmSExti64i8";
 445   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 446                       ImmSExti64i32AsmOperand];
 447 }
 448
 449 // A couple of more descriptive operand definitions.
 450 // 16-bits but only 8 bits are significant.
 451 def i16i8imm  : Operand<i16> {
 452   let ParserMatchClass = ImmSExti16i8AsmOperand;
 453   let OperandType = "OPERAND_IMMEDIATE";
 454 }
 455 // 32-bits but only 8 bits are significant.
 456 def i32i8imm  : Operand<i32> {
 457   let ParserMatchClass = ImmSExti32i8AsmOperand;
 458   let OperandType = "OPERAND_IMMEDIATE";
 459 }
 460 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 461 def u32u8imm  : Operand<i32> {
 462   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 463   let OperandType = "OPERAND_IMMEDIATE";
 464 }
 465
 466 // 64-bits but only 32 bits are significant.
 467 def i64i32imm  : Operand<i64> {
 468   let ParserMatchClass = ImmSExti64i32AsmOperand;
 469   let OperandType = "OPERAND_IMMEDIATE";
 470 }
 471
 472 // 64-bits but only 32 bits are significant, and those bits are treated as being
 473 // pc relative.
 474 def i64i32imm_pcrel : Operand<i64> {
 475   let PrintMethod = "print_pcrel_imm";
 476   let ParserMatchClass = X86AbsMemAsmOperand;
 477   let OperandType = "OPERAND_PCREL";
 478 }
 479
 480 // 64-bits but only 8 bits are significant.
 481 def i64i8imm   : Operand<i64> {
 482   let ParserMatchClass = ImmSExti64i8AsmOperand;
 483   let OperandType = "OPERAND_IMMEDIATE";
 484 }
 485
 486 def lea64_32mem : Operand<i32> {
 487   let PrintMethod = "printi32mem";
 488   let AsmOperandLowerMethod = "lower_lea64_32mem";
 489   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 490   let ParserMatchClass = X86MemAsmOperand;
 491 }
 492
 493
 494 //===----------------------------------------------------------------------===//
 495 // X86 Complex Pattern Definitions.
 496 //
 497
 498 // Define X86 specific addressing mode.
 499 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 500 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 501                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 502                                []>;
 503 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 504                                [tglobaltlsaddr], []>;
 505
 506 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 507                                [tglobaltlsaddr], []>;
 508
 509 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 510                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 511                          X86WrapperRIP], []>;
 512
 513 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 514                                [tglobaltlsaddr], []>;
 515
 516 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 517                                [tglobaltlsaddr], []>;
 518
 519 //===----------------------------------------------------------------------===//
 520 // X86 Instruction Predicate Definitions.
 521 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 522 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 523
 524 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 525 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 526 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 527 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 528 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 529 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 530 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 531 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 532 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 533 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 534 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 535 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 536
 537 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 538 def HasAES       : Predicate<"Subtarget->hasAES()">;
 539 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 540 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 541 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 542 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 543 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 544 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 545 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 546 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 547 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 548 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 549 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 550 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 551 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 552 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 553 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 554                              AssemblerPredicate<"!Mode64Bit">;
 555 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 556                              AssemblerPredicate<"Mode64Bit">;
 557 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 558 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 559 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 560 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 561 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 562 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 563                              "TM.getCodeModel() != CodeModel::Kernel">;
 564 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 565                              "TM.getCodeModel() == CodeModel::Kernel">;
 566 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 567 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 568 def OptForSize   : Predicate<"OptForSize">;
 569 def OptForSpeed  : Predicate<"!OptForSize">;
 570 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 571 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 572
 573 //===----------------------------------------------------------------------===//
 574 // X86 Instruction Format Definitions.
 575 //
 576
 577 include "X86InstrFormats.td"
 578
 579 //===----------------------------------------------------------------------===//
 580 // Pattern fragments.
 581 //
 582
 583 // X86 specific condition code. These correspond to CondCode in
 584 // X86InstrInfo.h. They must be kept in synch.
 585 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 586 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 587 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 588 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 589 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 590 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 591 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 592 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 593 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 594 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 595 def X86_COND_NO  : PatLeaf<(i8 10)>;
 596 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 597 def X86_COND_NS  : PatLeaf<(i8 12)>;
 598 def X86_COND_O   : PatLeaf<(i8 13)>;
 599 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 600 def X86_COND_S   : PatLeaf<(i8 15)>;
 601
 602 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 603   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 604   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 605   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 606 }
 607
 608 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 609
 610
 611 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 612 // unsigned field.
 613 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 614
 615 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 616   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 617 }]>;
 618
 619 // Helper fragments for loads.
 620 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 621 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 622 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 623   LoadSDNode *LD = cast<LoadSDNode>(N);
 624   ISD::LoadExtType ExtType = LD->getExtensionType();
 625   if (ExtType == ISD::NON_EXTLOAD)
 626     return true;
 627   if (ExtType == ISD::EXTLOAD)
 628     return LD->getAlignment() >= 2 && !LD->isVolatile();
 629   return false;
 630 }]>;
 631
 632 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 633   LoadSDNode *LD = cast<LoadSDNode>(N);
 634   ISD::LoadExtType ExtType = LD->getExtensionType();
 635   if (ExtType == ISD::EXTLOAD)
 636     return LD->getAlignment() >= 2 && !LD->isVolatile();
 637   return false;
 638 }]>;
 639
 640 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 641   LoadSDNode *LD = cast<LoadSDNode>(N);
 642   ISD::LoadExtType ExtType = LD->getExtensionType();
 643   if (ExtType == ISD::NON_EXTLOAD)
 644     return true;
 645   if (ExtType == ISD::EXTLOAD)
 646     return LD->getAlignment() >= 4 && !LD->isVolatile();
 647   return false;
 648 }]>;
 649
 650 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 651 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 652 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 653 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 654 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 655
 656 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 657 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 658 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 659 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 660 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 661 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 662
 663 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 664 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 665 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 666 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 667 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 668 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 669 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 670 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 671 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 672 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 673
 674 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 675 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 676 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 677 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 678 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 679 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 680 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 681 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 682 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 683 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 684
 685
 686 // An 'and' node with a single use.
 687 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 688   return N->hasOneUse();
 689 }]>;
 690 // An 'srl' node with a single use.
 691 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 692   return N->hasOneUse();
 693 }]>;
 694 // An 'trunc' node with a single use.
 695 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 696   return N->hasOneUse();
 697 }]>;
 698
 699 //===----------------------------------------------------------------------===//
 700 // Instruction list.
 701 //
 702
 703 // Nop
 704 let neverHasSideEffects = 1 in {
 705   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 706   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 707                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 708   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 709                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 710 }
 711
 712
 713 // Constructing a stack frame.
 714 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 715                  "enter\t$len, $lvl", [], IIC_ENTER>;
 716
 717 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 718 def LEAVE    : I<0xC9, RawFrm,
 719                  (outs), (ins), "leave", [], IIC_LEAVE>,
 720                  Requires<[In32BitMode]>;
 721
 722 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 723 def LEAVE64  : I<0xC9, RawFrm,
 724                  (outs), (ins), "leave", [], IIC_LEAVE>,
 725                  Requires<[In64BitMode]>;
 726
 727 //===----------------------------------------------------------------------===//
 728 //  Miscellaneous Instructions.
 729 //
 730
 731 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 732 let mayLoad = 1 in {
 733 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 734                 IIC_POP_REG16>, OpSize;
 735 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 736                 IIC_POP_REG>;
 737 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 738                 IIC_POP_REG>, OpSize;
 739 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 740                 IIC_POP_MEM>, OpSize;
 741 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 742                 IIC_POP_REG>;
 743 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 744                 IIC_POP_MEM>;
 745
 746 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 747 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 748                Requires<[In32BitMode]>;
 749 }
 750
 751 let mayStore = 1 in {
 752 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 753                  IIC_PUSH_REG>, OpSize;
 754 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 755                  IIC_PUSH_REG>;
 756 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 757                  IIC_PUSH_REG>, OpSize;
 758 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 759                  IIC_PUSH_MEM>,
 760   OpSize;
 761 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 762                  IIC_PUSH_REG>;
 763 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 764                  IIC_PUSH_MEM>;
 765
 766 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 767                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 768 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 769                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 770 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 771                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 772
 773 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 774                  OpSize;
 775 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 776                Requires<[In32BitMode]>;
 777
 778 }
 779 }
 780
 781 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 782 let mayLoad = 1 in {
 783 def POP64r   : I<0x58, AddRegFrm,
 784                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 785 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 786                 IIC_POP_REG>;
 787 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 788                 IIC_POP_MEM>;
 789 }
 790 let mayStore = 1 in {
 791 def PUSH64r  : I<0x50, AddRegFrm,
 792                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 793 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 794                  IIC_PUSH_REG>;
 795 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 796                  IIC_PUSH_MEM>;
 797 }
 798 }
 799
 800 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 801 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 802                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 803 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 804                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 805 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 806                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 807 }
 808
 809 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 810 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 811                Requires<[In64BitMode]>;
 812 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 813 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 814                  Requires<[In64BitMode]>;
 815
 816
 817
 818 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 819     mayLoad=1, neverHasSideEffects=1 in {
 820 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 821                Requires<[In32BitMode]>;
 822 }
 823 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 824     mayStore=1, neverHasSideEffects=1 in {
 825 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 826                Requires<[In32BitMode]>;
 827 }
 828
 829 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 830 def BSWAP32r : I<0xC8, AddRegFrm,
 831                  (outs GR32:$dst), (ins GR32:$src),
 832                  "bswap{l}\t$dst",
 833                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 834
 835 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 836                   "bswap{q}\t$dst",
 837                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 838 } // Constraints = "$src = $dst"
 839
 840 // Bit scan instructions.
 841 let Defs = [EFLAGS] in {
 842 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 843                  "bsf{w}\t{$src, $dst|$dst, $src}",
 844                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 845                   IIC_BSF>, TB, OpSize;
 846 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 847                  "bsf{w}\t{$src, $dst|$dst, $src}",
 848                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 849                   IIC_BSF>, TB, OpSize;
 850 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 851                  "bsf{l}\t{$src, $dst|$dst, $src}",
 852                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB;
 853 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 854                  "bsf{l}\t{$src, $dst|$dst, $src}",
 855                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 856                  IIC_BSF>, TB;
 857 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 858                   "bsf{q}\t{$src, $dst|$dst, $src}",
 859                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 860                   IIC_BSF>, TB;
 861 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 862                   "bsf{q}\t{$src, $dst|$dst, $src}",
 863                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 864                   IIC_BSF>, TB;
 865
 866 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 867                  "bsr{w}\t{$src, $dst|$dst, $src}",
 868                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 869                  TB, OpSize;
 870 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 871                  "bsr{w}\t{$src, $dst|$dst, $src}",
 872                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 873                  IIC_BSR>, TB,
 874                  OpSize;
 875 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 876                  "bsr{l}\t{$src, $dst|$dst, $src}",
 877                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB;
 878 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 879                  "bsr{l}\t{$src, $dst|$dst, $src}",
 880                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 881                  IIC_BSR>, TB;
 882 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 883                   "bsr{q}\t{$src, $dst|$dst, $src}",
 884                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB;
 885 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 886                   "bsr{q}\t{$src, $dst|$dst, $src}",
 887                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 888                   IIC_BSR>, TB;
 889 } // Defs = [EFLAGS]
 890
 891
 892 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 893 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 894 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 895 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 896 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 897 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 898 }
 899
 900 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 901 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 902 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 903 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 904 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 905 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 906 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 907 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 908 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 909
 910 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 911 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 912 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 913 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 914
 915 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 916 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 917 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 918 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 919
 920
 921 //===----------------------------------------------------------------------===//
 922 //  Move Instructions.
 923 //
 924
 925 let neverHasSideEffects = 1 in {
 926 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 927                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 928 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 929                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 930 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 931                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 932 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 933                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 934 }
 935 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 936 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 937                    "mov{b}\t{$src, $dst|$dst, $src}",
 938                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
 939 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 940                    "mov{w}\t{$src, $dst|$dst, $src}",
 941                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
 942 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 943                    "mov{l}\t{$src, $dst|$dst, $src}",
 944                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
 945 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 946                     "movabs{q}\t{$src, $dst|$dst, $src}",
 947                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
 948 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 949                       "mov{q}\t{$src, $dst|$dst, $src}",
 950                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
 951 }
 952
 953 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 954                    "mov{b}\t{$src, $dst|$dst, $src}",
 955                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 956 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 957                    "mov{w}\t{$src, $dst|$dst, $src}",
 958                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
 959 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 960                    "mov{l}\t{$src, $dst|$dst, $src}",
 961                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 962 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 963                       "mov{q}\t{$src, $dst|$dst, $src}",
 964                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
 965
 966 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 967 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 968 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 969                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
 970                    Requires<[In32BitMode]>;
 971 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 972                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
 973                      Requires<[In32BitMode]>;
 974 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 975                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
 976                      Requires<[In32BitMode]>;
 977 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 978                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
 979                   Requires<[In32BitMode]>;
 980 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 981                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
 982                      Requires<[In32BitMode]>;
 983 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 984                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
 985                      Requires<[In32BitMode]>;
 986
 987 // FIXME: These definitions are utterly broken
 988 // Just leave them commented out for now because they're useless outside
 989 // of the large code model, and most compilers won't generate the instructions
 990 // in question.
 991 /*
 992 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 993                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 994 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 995                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
 996 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 997                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 998 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 999                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1000 */
1001
1002
1003 let isCodeGenOnly = 1 in {
1004 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1005                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1006 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1007                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1008 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1009                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1010 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1011                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1012 }
1013
1014 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1015 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1016                 "mov{b}\t{$src, $dst|$dst, $src}",
1017                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1018 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1019                 "mov{w}\t{$src, $dst|$dst, $src}",
1020                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1021 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1022                 "mov{l}\t{$src, $dst|$dst, $src}",
1023                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1024 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1025                  "mov{q}\t{$src, $dst|$dst, $src}",
1026                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1027 }
1028
1029 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1030                 "mov{b}\t{$src, $dst|$dst, $src}",
1031                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1032 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1033                 "mov{w}\t{$src, $dst|$dst, $src}",
1034                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1035 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1036                 "mov{l}\t{$src, $dst|$dst, $src}",
1037                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1038 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1039                  "mov{q}\t{$src, $dst|$dst, $src}",
1040                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1041
1042 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1043 // that they can be used for copying and storing h registers, which can't be
1044 // encoded when a REX prefix is present.
1045 let isCodeGenOnly = 1 in {
1046 let neverHasSideEffects = 1 in
1047 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1048                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1049                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>;
1050 let mayStore = 1 in
1051 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1052                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1053                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1054                      IIC_MOV_MEM>;
1055 let mayLoad = 1, neverHasSideEffects = 1,
1056     canFoldAsLoad = 1, isReMaterializable = 1 in
1057 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1058                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1059                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1060                      IIC_MOV_MEM>;
1061 }
1062
1063
1064 // Condition code ops, incl. set if equal/not equal/...
1065 let Defs = [EFLAGS], Uses = [AH] in
1066 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1067                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1068 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1069 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1070                 IIC_AHF>;  // AH = flags
1071
1072
1073 //===----------------------------------------------------------------------===//
1074 // Bit tests instructions: BT, BTS, BTR, BTC.
1075
1076 let Defs = [EFLAGS] in {
1077 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1078                "bt{w}\t{$src2, $src1|$src1, $src2}",
1079                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1080                OpSize, TB;
1081 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1082                "bt{l}\t{$src2, $src1|$src1, $src2}",
1083                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1084 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1085                "bt{q}\t{$src2, $src1|$src1, $src2}",
1086                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1087
1088 // Unlike with the register+register form, the memory+register form of the
1089 // bt instruction does not ignore the high bits of the index. From ISel's
1090 // perspective, this is pretty bizarre. Make these instructions disassembly
1091 // only for now.
1092
1093 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1094                "bt{w}\t{$src2, $src1|$src1, $src2}",
1095 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1096 //                (implicit EFLAGS)]
1097                [], IIC_BT_MR
1098                >, OpSize, TB, Requires<[FastBTMem]>;
1099 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1100                "bt{l}\t{$src2, $src1|$src1, $src2}",
1101 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1102 //                (implicit EFLAGS)]
1103                [], IIC_BT_MR
1104                >, TB, Requires<[FastBTMem]>;
1105 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1106                "bt{q}\t{$src2, $src1|$src1, $src2}",
1107 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1108 //                (implicit EFLAGS)]
1109                 [], IIC_BT_MR
1110                 >, TB;
1111
1112 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1113                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1114                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1115                 IIC_BT_RI>, OpSize, TB;
1116 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1117                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1118                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1119                 IIC_BT_RI>, TB;
1120 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1121                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1122                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1123                 IIC_BT_RI>, TB;
1124
1125 // Note that these instructions don't need FastBTMem because that
1126 // only applies when the other operand is in a register. When it's
1127 // an immediate, bt is still fast.
1128 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1129                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1130                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1131                  ], IIC_BT_MI>, OpSize, TB;
1132 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1133                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1134                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1135                  ], IIC_BT_MI>, TB;
1136 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1137                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1138                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1139                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1140
1141
1142 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1143                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1144                 OpSize, TB;
1145 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1146                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1147 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1148                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1149 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1150                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1151                 OpSize, TB;
1152 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1153                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1154 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1155                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1156 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1157                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1158                     OpSize, TB;
1159 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1160                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1161 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1162                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1163 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1164                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1165                     OpSize, TB;
1166 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1167                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1168 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1169                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1170
1171 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1172                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1173                 OpSize, TB;
1174 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1175                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1176 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1177                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1178 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1179                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1180                 OpSize, TB;
1181 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1182                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1183 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1184                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1185 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1186                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1187                     OpSize, TB;
1188 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1189                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1190 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1191                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1192 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1193                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1194                     OpSize, TB;
1195 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1196                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1197 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1198                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1199
1200 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1201                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1202                 OpSize, TB;
1203 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1204                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1205 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1206                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1207 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1208                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1209                 OpSize, TB;
1210 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1211                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1212 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1213                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1214 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1215                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1216                     OpSize, TB;
1217 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1218                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1219 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1220                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1221 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1222                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1223                     OpSize, TB;
1224 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1225                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1226 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1227                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1228 } // Defs = [EFLAGS]
1229
1230
1231 //===----------------------------------------------------------------------===//
1232 // Atomic support
1233 //
1234
1235
1236 // Atomic swap. These are just normal xchg instructions. But since a memory
1237 // operand is referenced, the atomicity is ensured.
1238 let Constraints = "$val = $dst" in {
1239 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1240                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1241                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))],
1242                IIC_XCHG_MEM>;
1243 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1244                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1245                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))],
1246                IIC_XCHG_MEM>,
1247                 OpSize;
1248 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1249                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1250                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))],
1251                IIC_XCHG_MEM>;
1252 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1253                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1254                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))],
1255                   IIC_XCHG_MEM>;
1256
1257 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1258                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1259 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1260                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1261 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1262                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1263 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1264                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1265 }
1266
1267 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1268                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1269 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1270                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1271                   Requires<[In32BitMode]>;
1272 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1273 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1274 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1275                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1276                    Requires<[In64BitMode]>;
1277 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1278                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1279
1280
1281
1282 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1283                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1284 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1285                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1286                  OpSize;
1287 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1288                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1289 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1290                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1291
1292 let mayLoad = 1, mayStore = 1 in {
1293 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1294                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1295 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1296                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1297                  OpSize;
1298 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1299                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1300 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1301                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1302
1303 }
1304
1305 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1306                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1307                    IIC_CMPXCHG_REG8>, TB;
1308 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1309                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1310                     IIC_CMPXCHG_REG>, TB, OpSize;
1311 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1312                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1313                      IIC_CMPXCHG_REG>, TB;
1314 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1315                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1316                       IIC_CMPXCHG_REG>, TB;
1317
1318 let mayLoad = 1, mayStore = 1 in {
1319 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1320                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1321                      IIC_CMPXCHG_MEM8>, TB;
1322 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1323                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1324                      IIC_CMPXCHG_MEM>, TB, OpSize;
1325 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1326                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1327                      IIC_CMPXCHG_MEM>, TB;
1328 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1329                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1330                       IIC_CMPXCHG_MEM>, TB;
1331 }
1332
1333 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1334 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1335                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1336
1337 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1338 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1339                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1340                     TB, Requires<[HasCmpxchg16b]>;
1341
1342
1343
1344 // Lock instruction prefix
1345 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1346
1347 // Rex64 instruction prefix
1348 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1349
1350 // Data16 instruction prefix
1351 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1352
1353 // Repeat string operation instruction prefixes
1354 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1355 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1356 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1357 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1358 // Repeat while not equal (used with CMPS and SCAS)
1359 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1360 }
1361
1362
1363 // String manipulation instructions
1364 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1365 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1366 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1367 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1368
1369 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1370 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1371 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1372
1373
1374 // Flag instructions
1375 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1376 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1377 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1378 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1379 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1380 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1381 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1382
1383 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1384
1385 // Table lookup instructions
1386 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>;
1387
1388 // ASCII Adjust After Addition
1389 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1390 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1391             Requires<[In32BitMode]>;
1392
1393 // ASCII Adjust AX Before Division
1394 // sets AL, AH and EFLAGS and uses AL and AH
1395 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1396                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1397
1398 // ASCII Adjust AX After Multiply
1399 // sets AL, AH and EFLAGS and uses AL
1400 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1401                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1402
1403 // ASCII Adjust AL After Subtraction - sets
1404 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1405 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1406             Requires<[In32BitMode]>;
1407
1408 // Decimal Adjust AL after Addition
1409 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1410 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1411             Requires<[In32BitMode]>;
1412
1413 // Decimal Adjust AL after Subtraction
1414 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1415 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1416             Requires<[In32BitMode]>;
1417
1418 // Check Array Index Against Bounds
1419 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1420                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1421                    Requires<[In32BitMode]>;
1422 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1423                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1424                    Requires<[In32BitMode]>;
1425
1426 // Adjust RPL Field of Segment Selector
1427 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1428                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1429                  Requires<[In32BitMode]>;
1430 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1431                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1432                  Requires<[In32BitMode]>;
1433
1434 //===----------------------------------------------------------------------===//
1435 // MOVBE Instructions
1436 //
1437 let Predicates = [HasMOVBE] in {
1438   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1439                     "movbe{w}\t{$src, $dst|$dst, $src}",
1440                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1441                     OpSize, T8;
1442   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1443                     "movbe{l}\t{$src, $dst|$dst, $src}",
1444                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1445                     T8;
1446   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1447                      "movbe{q}\t{$src, $dst|$dst, $src}",
1448                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1449                      T8;
1450   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1451                     "movbe{w}\t{$src, $dst|$dst, $src}",
1452                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1453                     OpSize, T8;
1454   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1455                     "movbe{l}\t{$src, $dst|$dst, $src}",
1456                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1457                     T8;
1458   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1459                      "movbe{q}\t{$src, $dst|$dst, $src}",
1460                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1461                      T8;
1462 }
1463
1464 //===----------------------------------------------------------------------===//
1465 // RDRAND Instruction
1466 //
1467 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1468   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1469                     "rdrand{w}\t$dst", []>, OpSize, TB;
1470   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1471                     "rdrand{l}\t$dst", []>, TB;
1472   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1473                      "rdrand{q}\t$dst", []>, TB;
1474 }
1475
1476 //===----------------------------------------------------------------------===//
1477 // LZCNT Instruction
1478 //
1479 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1480   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1481                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1482                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1483                     OpSize;
1484   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1485                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1486                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1487                      (implicit EFLAGS)]>, XS, OpSize;
1488
1489   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1490                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1491                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1492   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1493                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1494                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1495                      (implicit EFLAGS)]>, XS;
1496
1497   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1498                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1499                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1500                      XS;
1501   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1502                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1503                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1504                       (implicit EFLAGS)]>, XS;
1505 }
1506
1507 //===----------------------------------------------------------------------===//
1508 // BMI Instructions
1509 //
1510 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1511   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1512                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1513                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1514                     OpSize;
1515   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1516                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1517                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1518                      (implicit EFLAGS)]>, XS, OpSize;
1519
1520   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1521                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1522                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1523   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1524                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1525                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1526                      (implicit EFLAGS)]>, XS;
1527
1528   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1529                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1530                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1531                      XS;
1532   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1533                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1534                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1535                       (implicit EFLAGS)]>, XS;
1536 }
1537
1538 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1539                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1540                   PatFrag ld_frag> {
1541   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1542              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1543              [(set RC:$dst, EFLAGS, (OpNode RC:$src))]>, T8, VEX_4V;
1544   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1545              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1546              [(set RC:$dst, EFLAGS, (OpNode (ld_frag addr:$src)))]>,
1547              T8, VEX_4V;
1548 }
1549
1550 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1551   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1552                         X86blsr_flag, loadi32>;
1553   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1554                         X86blsr_flag, loadi64>, VEX_W;
1555   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1556                           X86blsmsk_flag, loadi32>;
1557   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1558                           X86blsmsk_flag, loadi64>, VEX_W;
1559   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1560                         X86blsi_flag, loadi32>;
1561   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1562                         X86blsi_flag, loadi64>, VEX_W;
1563 }
1564
1565 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1566                           X86MemOperand x86memop, Intrinsic Int,
1567                           PatFrag ld_frag> {
1568   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1569              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1570              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1571              T8, VEX_4VOp3;
1572   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1573              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1574              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1575               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1576 }
1577
1578 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1579   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1580                                 int_x86_bmi_bextr_32, loadi32>;
1581   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1582                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1583 }
1584
1585 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1586   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1587                                int_x86_bmi_bzhi_32, loadi32>;
1588   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1589                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1590 }
1591
1592 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1593                          X86MemOperand x86memop, Intrinsic Int,
1594                          PatFrag ld_frag> {
1595   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1596              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1597              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1598              VEX_4V;
1599   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1600              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1601              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1602 }
1603
1604 let Predicates = [HasBMI2] in {
1605   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1606                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1607   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1608                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1609   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1610                                int_x86_bmi_pext_32, loadi32>, T8XS;
1611   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1612                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1613 }
1614
1615 //===----------------------------------------------------------------------===//
1616 // Subsystems.
1617 //===----------------------------------------------------------------------===//
1618
1619 include "X86InstrArithmetic.td"
1620 include "X86InstrCMovSetCC.td"
1621 include "X86InstrExtension.td"
1622 include "X86InstrControl.td"
1623 include "X86InstrShiftRotate.td"
1624
1625 // X87 Floating Point Stack.
1626 include "X86InstrFPStack.td"
1627
1628 // SIMD support (SSE, MMX and AVX)
1629 include "X86InstrFragmentsSIMD.td"
1630
1631 // FMA - Fused Multiply-Add support (requires FMA)
1632 include "X86InstrFMA.td"
1633
1634 // XOP
1635 include "X86InstrXOP.td"
1636
1637 // SSE, MMX and 3DNow! vector support.
1638 include "X86InstrSSE.td"
1639 include "X86InstrMMX.td"
1640 include "X86Instr3DNow.td"
1641
1642 include "X86InstrVMX.td"
1643 include "X86InstrSVM.td"
1644
1645 // System instructions.
1646 include "X86InstrSystem.td"
1647
1648 // Compiler Pseudo Instructions and Pat Patterns
1649 include "X86InstrCompiler.td"
1650
1651 //===----------------------------------------------------------------------===//
1652 // Assembler Mnemonic Aliases
1653 //===----------------------------------------------------------------------===//
1654
1655 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1656 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1657
1658 def : MnemonicAlias<"cbw",  "cbtw">;
1659 def : MnemonicAlias<"cwde", "cwtl">;
1660 def : MnemonicAlias<"cwd",  "cwtd">;
1661 def : MnemonicAlias<"cdq", "cltd">;
1662 def : MnemonicAlias<"cdqe", "cltq">;
1663 def : MnemonicAlias<"cqo", "cqto">;
1664
1665 // lret maps to lretl, it is not ambiguous with lretq.
1666 def : MnemonicAlias<"lret", "lretl">;
1667
1668 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1669 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1670
1671 def : MnemonicAlias<"loopz", "loope">;
1672 def : MnemonicAlias<"loopnz", "loopne">;
1673
1674 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1675 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1676 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1677 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1678 def : MnemonicAlias<"popfd",  "popfl">;
1679
1680 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1681 // all modes.  However: "push (addr)" and "push $42" should default to
1682 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1683 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1684 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1685 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1686 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1687 def : MnemonicAlias<"pushfd", "pushfl">;
1688
1689 def : MnemonicAlias<"repe", "rep">;
1690 def : MnemonicAlias<"repz", "rep">;
1691 def : MnemonicAlias<"repnz", "repne">;
1692
1693 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1694 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1695
1696 def : MnemonicAlias<"salb", "shlb">;
1697 def : MnemonicAlias<"salw", "shlw">;
1698 def : MnemonicAlias<"sall", "shll">;
1699 def : MnemonicAlias<"salq", "shlq">;
1700
1701 def : MnemonicAlias<"smovb", "movsb">;
1702 def : MnemonicAlias<"smovw", "movsw">;
1703 def : MnemonicAlias<"smovl", "movsl">;
1704 def : MnemonicAlias<"smovq", "movsq">;
1705
1706 def : MnemonicAlias<"ud2a", "ud2">;
1707 def : MnemonicAlias<"verrw", "verr">;
1708
1709 // System instruction aliases.
1710 def : MnemonicAlias<"iret", "iretl">;
1711 def : MnemonicAlias<"sysret", "sysretl">;
1712 def : MnemonicAlias<"sysexit", "sysexitl">;
1713
1714 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1715 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1716 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1717 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1718 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1719 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1720 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1721 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1722
1723
1724 // Floating point stack aliases.
1725 def : MnemonicAlias<"fcmovz",   "fcmove">;
1726 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1727 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1728 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1729 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1730 def : MnemonicAlias<"fcomip",   "fcompi">;
1731 def : MnemonicAlias<"fildq",    "fildll">;
1732 def : MnemonicAlias<"fistpq",   "fistpll">;
1733 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1734 def : MnemonicAlias<"fldcww",   "fldcw">;
1735 def : MnemonicAlias<"fnstcww", "fnstcw">;
1736 def : MnemonicAlias<"fnstsww", "fnstsw">;
1737 def : MnemonicAlias<"fucomip",  "fucompi">;
1738 def : MnemonicAlias<"fwait",    "wait">;
1739
1740
1741 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1742   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1743                   !strconcat(Prefix, NewCond, Suffix)>;
1744
1745 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1746 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1747 /// example "setz" -> "sete".
1748 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1749   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1750   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1751   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1752   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1753   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1754   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1755   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1756   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1757   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1758   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1759
1760   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1761   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1762   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1763   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1764 }
1765
1766 // Aliases for set<CC>
1767 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1768 // Aliases for j<CC>
1769 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1770 // Aliases for cmov<CC>{w,l,q}
1771 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1772 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1773 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1774
1775
1776 //===----------------------------------------------------------------------===//
1777 // Assembler Instruction Aliases
1778 //===----------------------------------------------------------------------===//
1779
1780 // aad/aam default to base 10 if no operand is specified.
1781 def : InstAlias<"aad", (AAD8i8 10)>;
1782 def : InstAlias<"aam", (AAM8i8 10)>;
1783
1784 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1785 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1786
1787 // clr aliases.
1788 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1789 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1790 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1791 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1792
1793 // div and idiv aliases for explicit A register.
1794 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1795 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1796 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1797 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1798 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1799 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1800 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1801 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1802 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1803 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1804 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1805 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1806 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1807 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1808 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1809 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1810
1811
1812
1813 // Various unary fpstack operations default to operating on on ST1.
1814 // For example, "fxch" -> "fxch %st(1)"
1815 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1816 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1817 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1818 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1819 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1820 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1821 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1822 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1823 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1824 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1825 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1826 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1827 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1828
1829 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1830 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1831 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1832 // gas.
1833 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1834  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1835                  (Inst RST:$op), EmitAlias>;
1836  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1837                  (Inst ST0), EmitAlias>;
1838 }
1839
1840 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1841 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1842 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1843 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1844 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1845 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1846 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1847 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1848 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1849 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1850 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1851 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1852 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1853 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1854 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1855 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1856
1857
1858 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1859 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1860 // solely because gas supports it.
1861 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1862 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1863 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1864 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1865 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1866 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1867
1868 // We accept "fnstsw %eax" even though it only writes %ax.
1869 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
1870 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
1871 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
1872
1873 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1874 // this is compatible with what GAS does.
1875 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1876 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1877 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1878 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1879
1880 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1881 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1882 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1883 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1884 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1885 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1886 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1887
1888 // inb %dx -> inb %al, %dx
1889 def : InstAlias<"inb %dx", (IN8rr)>;
1890 def : InstAlias<"inw %dx", (IN16rr)>;
1891 def : InstAlias<"inl %dx", (IN32rr)>;
1892 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1893 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1894 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1895
1896
1897 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1898 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1899 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1900 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1901 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1902 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1903 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1904
1905 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1906 // the move.  All segment/mem forms are equivalent, this has the shortest
1907 // encoding.
1908 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1909 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1910
1911 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1912 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1913
1914 // Match 'movq GR64, MMX' as an alias for movd.
1915 def : InstAlias<"movq $src, $dst",
1916                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1917 def : InstAlias<"movq $src, $dst",
1918                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1919
1920 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1921 // alias for movsl. (as in rep; movsd)
1922 def : InstAlias<"movsd", (MOVSD)>;
1923
1924 // movsx aliases
1925 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1926 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1927 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1928 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1929 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1930 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1931 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1932
1933 // movzx aliases
1934 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1935 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1936 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1937 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1938 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1939 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1940 // Note: No GR32->GR64 movzx form.
1941
1942 // outb %dx -> outb %al, %dx
1943 def : InstAlias<"outb %dx", (OUT8rr)>;
1944 def : InstAlias<"outw %dx", (OUT16rr)>;
1945 def : InstAlias<"outl %dx", (OUT32rr)>;
1946 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1947 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1948 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1949
1950 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1951 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1952 // errors, since its encoding is the most compact.
1953 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1954
1955 // shld/shrd op,op -> shld op, op, CL
1956 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
1957 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
1958 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
1959 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
1960 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
1961 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
1962
1963 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
1964 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
1965 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
1966 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
1967 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
1968 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
1969
1970 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1971  *  matching a fixed immediate like $1.
1972 // "shl X, $1" is an alias for "shl X".
1973 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1974  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1975                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1976  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1977                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1978  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1979                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1980  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1981                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1982  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1983                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1984  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1985                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1986  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1987                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1988  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1989                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1990 }
1991
1992 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1993 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1994 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1995 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1996 FIXME */
1997
1998 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1999 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2000 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
2001 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
2002 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
2003
2004 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2005 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2006 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
2007 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
2008 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
2009
2010 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2011 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
2012 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2013 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2014 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;