lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisSameAs<0, 2>,
  36                                             SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  39                                             [SDTCisSameAs<0, 2>,
  40                                              SDTCisSameAs<0, 3>,
  41                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  42
  43 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  44 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  45                                             [SDTCisSameAs<0, 2>,
  46                                              SDTCisSameAs<0, 3>,
  47                                              SDTCisInt<0>,
  48                                              SDTCisVT<1, i32>,
  49                                              SDTCisVT<4, i32>]>;
  50 // RES1, RES2, FLAGS = op LHS, RHS
  51 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  52                                             [SDTCisSameAs<0, 1>,
  53                                              SDTCisSameAs<0, 2>,
  54                                              SDTCisSameAs<0, 3>,
  55                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  56 def SDTX86BrCond  : SDTypeProfile<0, 3,
  57                                   [SDTCisVT<0, OtherVT>,
  58                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  59
  60 def SDTX86SetCC   : SDTypeProfile<1, 2,
  61                                   [SDTCisVT<0, i8>,
  62                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  63 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  64                                   [SDTCisInt<0>,
  65                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  66
  67 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  68
  69 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  70
  71 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  72                                      SDTCisVT<2, i8>]>;
  73 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  74
  75 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  76                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  77 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  78
  79 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  80 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  81                                         SDTCisVT<1, i32>]>;
  82
  83 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  84
  85 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  86                                                          SDTCisVT<1, iPTR>,
  87                                                          SDTCisVT<2, iPTR>]>;
  88
  89 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  90                                             SDTCisPtrTy<1>,
  91                                             SDTCisVT<2, i32>,
  92                                             SDTCisVT<3, i8>,
  93                                             SDTCisVT<4, i32>]>;
  94
  95 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  96
  97 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  98
  99 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
 100
 101 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 102
 103 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 104
 105 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 106
 107 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 108
 109 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 110
 111 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 112
 113 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 114
 115 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 116
 117 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 118                             [SDNPHasChain,SDNPSideEffect]>;
 119 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 120                         [SDNPHasChain]>;
 121 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 122                         [SDNPHasChain]>;
 123 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 124                         [SDNPHasChain]>;
 125
 126
 127 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 128 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 129 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 130 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 131
 132 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 133 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 134
 135 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 136 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 137                         [SDNPHasChain]>;
 138 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 139 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 140
 141 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 142
 143 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 144                         [SDNPHasChain, SDNPSideEffect]>;
 145
 146 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 147                         [SDNPHasChain, SDNPSideEffect]>;
 148
 149 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 150                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 151                          SDNPMayLoad, SDNPMemOperand]>;
 152 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 153                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 154                          SDNPMayLoad, SDNPMemOperand]>;
 155 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 156                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 157                          SDNPMayLoad, SDNPMemOperand]>;
 158
 159 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 160                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 161
 162 def X86vastart_save_xmm_regs :
 163                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 164                         SDT_X86VASTART_SAVE_XMM_REGS,
 165                         [SDNPHasChain, SDNPVariadic]>;
 166 def X86vaarg64 :
 167                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 168                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 169                          SDNPMemOperand]>;
 170 def X86callseq_start :
 171                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 172                         [SDNPHasChain, SDNPOutGlue]>;
 173 def X86callseq_end :
 174                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 175                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 176
 177 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 178                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 179                          SDNPVariadic]>;
 180
 181 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 182                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 183 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 184                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 185                          SDNPMayLoad]>;
 186
 187 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 188                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 189 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 190                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 191 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 192                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 193
 194 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 195 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 196
 197 def X86RecoverFrameAlloc : SDNode<"ISD::FRAME_ALLOC_RECOVER",
 198                                   SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
 199                                                        SDTCisInt<1>]>>;
 200
 201 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 202                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 203
 204 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 205                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 206
 207 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 208                         [SDNPHasChain]>;
 209
 210 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 211                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 212                                                      SDTCisPtrTy<1>]>,
 213                                 [SDNPHasChain, SDNPSideEffect]>;
 214 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 215                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 216                                 [SDNPHasChain, SDNPSideEffect]>;
 217
 218 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 219                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 220
 221 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 224 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 227                           [SDNPCommutative]>;
 228 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 229 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 230
 231 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 232 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 233 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 238                           [SDNPCommutative]>;
 239
 240 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 241
 242 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 243
 244 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 245                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 246
 247 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 248                           [SDNPHasChain]>;
 249
 250 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 251                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 252
 253 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 254                         [SDNPHasChain, SDNPOutGlue]>;
 255
 256 //===----------------------------------------------------------------------===//
 257 // X86 Operand Definitions.
 258 //
 259
 260 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 261 // the index operand of an address, to conform to x86 encoding restrictions.
 262 def ptr_rc_nosp : PointerLikeRegClass<1>;
 263
 264 // *mem - Operand definitions for the funky X86 addressing mode operands.
 265 //
 266 def X86MemAsmOperand : AsmOperandClass {
 267  let Name = "Mem";
 268 }
 269 let RenderMethod = "addMemOperands" in {
 270   def X86Mem8AsmOperand   : AsmOperandClass { let Name = "Mem8"; }
 271   def X86Mem16AsmOperand  : AsmOperandClass { let Name = "Mem16"; }
 272   def X86Mem32AsmOperand  : AsmOperandClass { let Name = "Mem32"; }
 273   def X86Mem64AsmOperand  : AsmOperandClass { let Name = "Mem64"; }
 274   def X86Mem80AsmOperand  : AsmOperandClass { let Name = "Mem80"; }
 275   def X86Mem128AsmOperand : AsmOperandClass { let Name = "Mem128"; }
 276   def X86Mem256AsmOperand : AsmOperandClass { let Name = "Mem256"; }
 277   def X86Mem512AsmOperand : AsmOperandClass { let Name = "Mem512"; }
 278   // Gather mem operands
 279   def X86MemVX32Operand : AsmOperandClass { let Name = "MemVX32"; }
 280   def X86MemVY32Operand : AsmOperandClass { let Name = "MemVY32"; }
 281   def X86MemVZ32Operand : AsmOperandClass { let Name = "MemVZ32"; }
 282   def X86MemVX64Operand : AsmOperandClass { let Name = "MemVX64"; }
 283   def X86MemVY64Operand : AsmOperandClass { let Name = "MemVY64"; }
 284   def X86MemVZ64Operand : AsmOperandClass { let Name = "MemVZ64"; }
 285 }
 286
 287 def X86AbsMemAsmOperand : AsmOperandClass {
 288   let Name = "AbsMem";
 289   let SuperClasses = [X86MemAsmOperand];
 290 }
 291
 292 class X86MemOperand<string printMethod,
 293           AsmOperandClass parserMatchClass = X86MemAsmOperand> : Operand<iPTR> {
 294   let PrintMethod = printMethod;
 295   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 296   let ParserMatchClass = parserMatchClass;
 297   let OperandType = "OPERAND_MEMORY";
 298 }
 299
 300 // Gather mem operands
 301 class X86VMemOperand<RegisterClass RC, string printMethod,
 302                      AsmOperandClass parserMatchClass>
 303     : X86MemOperand<printMethod, parserMatchClass> {
 304   let MIOperandInfo = (ops ptr_rc, i8imm, RC, i32imm, i8imm);
 305 }
 306
 307 def anymem : X86MemOperand<"printanymem">;
 308
 309 def opaque32mem : X86MemOperand<"printopaquemem">;
 310 def opaque48mem : X86MemOperand<"printopaquemem">;
 311 def opaque80mem : X86MemOperand<"printopaquemem">;
 312 def opaque512mem : X86MemOperand<"printopaquemem">;
 313
 314 def i8mem   : X86MemOperand<"printi8mem",   X86Mem8AsmOperand>;
 315 def i16mem  : X86MemOperand<"printi16mem",  X86Mem16AsmOperand>;
 316 def i32mem  : X86MemOperand<"printi32mem",  X86Mem32AsmOperand>;
 317 def i64mem  : X86MemOperand<"printi64mem",  X86Mem64AsmOperand>;
 318 def i128mem : X86MemOperand<"printi128mem", X86Mem128AsmOperand>;
 319 def i256mem : X86MemOperand<"printi256mem", X86Mem256AsmOperand>;
 320 def i512mem : X86MemOperand<"printi512mem", X86Mem512AsmOperand>;
 321 def f32mem  : X86MemOperand<"printf32mem",  X86Mem32AsmOperand>;
 322 def f64mem  : X86MemOperand<"printf64mem",  X86Mem64AsmOperand>;
 323 def f80mem  : X86MemOperand<"printf80mem",  X86Mem80AsmOperand>;
 324 def f128mem : X86MemOperand<"printf128mem", X86Mem128AsmOperand>;
 325 def f256mem : X86MemOperand<"printf256mem", X86Mem256AsmOperand>;
 326 def f512mem : X86MemOperand<"printf512mem", X86Mem512AsmOperand>;
 327
 328 def v512mem : X86VMemOperand<VR512, "printf512mem", X86Mem512AsmOperand>;
 329
 330 // Gather mem operands
 331 def vx32mem  : X86VMemOperand<VR128,  "printi32mem", X86MemVX32Operand>;
 332 def vy32mem  : X86VMemOperand<VR256,  "printi32mem", X86MemVY32Operand>;
 333 def vx64mem  : X86VMemOperand<VR128,  "printi64mem", X86MemVX64Operand>;
 334 def vy64mem  : X86VMemOperand<VR256,  "printi64mem", X86MemVY64Operand>;
 335 def vy64xmem : X86VMemOperand<VR256X, "printi64mem", X86MemVY64Operand>;
 336 def vz32mem  : X86VMemOperand<VR512,  "printi32mem", X86MemVZ32Operand>;
 337 def vz64mem  : X86VMemOperand<VR512,  "printi64mem", X86MemVZ64Operand>;
 338
 339 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 340 // plain GR64, so that it doesn't potentially require a REX prefix.
 341 def i8mem_NOREX : Operand<i64> {
 342   let PrintMethod = "printi8mem";
 343   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 344   let ParserMatchClass = X86Mem8AsmOperand;
 345   let OperandType = "OPERAND_MEMORY";
 346 }
 347
 348 // GPRs available for tailcall.
 349 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 350 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 351
 352 // Special i32mem for addresses of load folding tail calls. These are not
 353 // allowed to use callee-saved registers since they must be scheduled
 354 // after callee-saved register are popped.
 355 def i32mem_TC : Operand<i32> {
 356   let PrintMethod = "printi32mem";
 357   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 358                        i32imm, i8imm);
 359   let ParserMatchClass = X86Mem32AsmOperand;
 360   let OperandType = "OPERAND_MEMORY";
 361 }
 362
 363 // Special i64mem for addresses of load folding tail calls. These are not
 364 // allowed to use callee-saved registers since they must be scheduled
 365 // after callee-saved register are popped.
 366 def i64mem_TC : Operand<i64> {
 367   let PrintMethod = "printi64mem";
 368   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 369                        ptr_rc_tailcall, i32imm, i8imm);
 370   let ParserMatchClass = X86Mem64AsmOperand;
 371   let OperandType = "OPERAND_MEMORY";
 372 }
 373
 374 let OperandType = "OPERAND_PCREL",
 375     ParserMatchClass = X86AbsMemAsmOperand,
 376     PrintMethod = "printPCRelImm" in {
 377 def i32imm_pcrel : Operand<i32>;
 378 def i16imm_pcrel : Operand<i16>;
 379
 380 // Branch targets have OtherVT type and print as pc-relative values.
 381 def brtarget : Operand<OtherVT>;
 382 def brtarget8 : Operand<OtherVT>;
 383
 384 }
 385
 386 // Special parsers to detect mode to disambiguate.
 387 def X86AbsMem16AsmOperand : AsmOperandClass {
 388   let Name = "AbsMem16";
 389   let RenderMethod = "addAbsMemOperands";
 390   let SuperClasses = [X86AbsMemAsmOperand];
 391 }
 392
 393 def X86AbsMem32AsmOperand : AsmOperandClass {
 394   let Name = "AbsMem32";
 395   let RenderMethod = "addAbsMemOperands";
 396   let SuperClasses = [X86AbsMemAsmOperand];
 397 }
 398
 399 // Branch targets have OtherVT type and print as pc-relative values.
 400 let OperandType = "OPERAND_PCREL",
 401     PrintMethod = "printPCRelImm" in {
 402 let ParserMatchClass = X86AbsMem16AsmOperand in
 403   def brtarget16 : Operand<OtherVT>;
 404 let ParserMatchClass = X86AbsMem32AsmOperand in
 405   def brtarget32 : Operand<OtherVT>;
 406 }
 407
 408 let RenderMethod = "addSrcIdxOperands" in {
 409   def X86SrcIdx8Operand : AsmOperandClass {
 410     let Name = "SrcIdx8";
 411     let SuperClasses = [X86Mem8AsmOperand];
 412   }
 413   def X86SrcIdx16Operand : AsmOperandClass {
 414     let Name = "SrcIdx16";
 415     let SuperClasses = [X86Mem16AsmOperand];
 416   }
 417   def X86SrcIdx32Operand : AsmOperandClass {
 418     let Name = "SrcIdx32";
 419     let SuperClasses = [X86Mem32AsmOperand];
 420   }
 421   def X86SrcIdx64Operand : AsmOperandClass {
 422     let Name = "SrcIdx64";
 423     let SuperClasses = [X86Mem64AsmOperand];
 424   }
 425 } // RenderMethod = "addSrcIdxOperands"
 426
 427 let RenderMethod = "addDstIdxOperands" in {
 428  def X86DstIdx8Operand : AsmOperandClass {
 429    let Name = "DstIdx8";
 430    let SuperClasses = [X86Mem8AsmOperand];
 431  }
 432  def X86DstIdx16Operand : AsmOperandClass {
 433    let Name = "DstIdx16";
 434    let SuperClasses = [X86Mem16AsmOperand];
 435  }
 436  def X86DstIdx32Operand : AsmOperandClass {
 437    let Name = "DstIdx32";
 438    let SuperClasses = [X86Mem32AsmOperand];
 439  }
 440  def X86DstIdx64Operand : AsmOperandClass {
 441    let Name = "DstIdx64";
 442    let SuperClasses = [X86Mem64AsmOperand];
 443  }
 444 } // RenderMethod = "addDstIdxOperands"
 445
 446 let RenderMethod = "addMemOffsOperands" in {
 447   def X86MemOffs16_8AsmOperand : AsmOperandClass {
 448     let Name = "MemOffs16_8";
 449     let SuperClasses = [X86Mem8AsmOperand];
 450   }
 451   def X86MemOffs16_16AsmOperand : AsmOperandClass {
 452     let Name = "MemOffs16_16";
 453     let SuperClasses = [X86Mem16AsmOperand];
 454   }
 455   def X86MemOffs16_32AsmOperand : AsmOperandClass {
 456     let Name = "MemOffs16_32";
 457     let SuperClasses = [X86Mem32AsmOperand];
 458   }
 459   def X86MemOffs32_8AsmOperand : AsmOperandClass {
 460     let Name = "MemOffs32_8";
 461     let SuperClasses = [X86Mem8AsmOperand];
 462   }
 463   def X86MemOffs32_16AsmOperand : AsmOperandClass {
 464     let Name = "MemOffs32_16";
 465     let SuperClasses = [X86Mem16AsmOperand];
 466   }
 467   def X86MemOffs32_32AsmOperand : AsmOperandClass {
 468     let Name = "MemOffs32_32";
 469     let SuperClasses = [X86Mem32AsmOperand];
 470   }
 471   def X86MemOffs32_64AsmOperand : AsmOperandClass {
 472     let Name = "MemOffs32_64";
 473     let SuperClasses = [X86Mem64AsmOperand];
 474   }
 475   def X86MemOffs64_8AsmOperand : AsmOperandClass {
 476     let Name = "MemOffs64_8";
 477     let SuperClasses = [X86Mem8AsmOperand];
 478   }
 479   def X86MemOffs64_16AsmOperand : AsmOperandClass {
 480     let Name = "MemOffs64_16";
 481     let SuperClasses = [X86Mem16AsmOperand];
 482   }
 483   def X86MemOffs64_32AsmOperand : AsmOperandClass {
 484     let Name = "MemOffs64_32";
 485     let SuperClasses = [X86Mem32AsmOperand];
 486   }
 487   def X86MemOffs64_64AsmOperand : AsmOperandClass {
 488     let Name = "MemOffs64_64";
 489     let SuperClasses = [X86Mem64AsmOperand];
 490   }
 491 } // RenderMethod = "addMemOffsOperands"
 492
 493 class X86SrcIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 494     : X86MemOperand<printMethod, parserMatchClass> {
 495   let MIOperandInfo = (ops ptr_rc, i8imm);
 496 }
 497
 498 class X86DstIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 499     : X86MemOperand<printMethod, parserMatchClass> {
 500   let MIOperandInfo = (ops ptr_rc);
 501 }
 502
 503 def srcidx8  : X86SrcIdxOperand<"printSrcIdx8",  X86SrcIdx8Operand>;
 504 def srcidx16 : X86SrcIdxOperand<"printSrcIdx16", X86SrcIdx16Operand>;
 505 def srcidx32 : X86SrcIdxOperand<"printSrcIdx32", X86SrcIdx32Operand>;
 506 def srcidx64 : X86SrcIdxOperand<"printSrcIdx64", X86SrcIdx64Operand>;
 507 def dstidx8  : X86DstIdxOperand<"printDstIdx8",  X86DstIdx8Operand>;
 508 def dstidx16 : X86DstIdxOperand<"printDstIdx16", X86DstIdx16Operand>;
 509 def dstidx32 : X86DstIdxOperand<"printDstIdx32", X86DstIdx32Operand>;
 510 def dstidx64 : X86DstIdxOperand<"printDstIdx64", X86DstIdx64Operand>;
 511
 512 class X86MemOffsOperand<Operand immOperand, string printMethod,
 513                         AsmOperandClass parserMatchClass>
 514     : X86MemOperand<printMethod, parserMatchClass> {
 515   let MIOperandInfo = (ops immOperand, i8imm);
 516 }
 517
 518 def offset16_8  : X86MemOffsOperand<i16imm, "printMemOffs8",
 519                                     X86MemOffs16_8AsmOperand>;
 520 def offset16_16 : X86MemOffsOperand<i16imm, "printMemOffs16",
 521                                     X86MemOffs16_16AsmOperand>;
 522 def offset16_32 : X86MemOffsOperand<i16imm, "printMemOffs32",
 523                                     X86MemOffs16_32AsmOperand>;
 524 def offset32_8  : X86MemOffsOperand<i32imm, "printMemOffs8",
 525                                     X86MemOffs32_8AsmOperand>;
 526 def offset32_16 : X86MemOffsOperand<i32imm, "printMemOffs16",
 527                                     X86MemOffs32_16AsmOperand>;
 528 def offset32_32 : X86MemOffsOperand<i32imm, "printMemOffs32",
 529                                     X86MemOffs32_32AsmOperand>;
 530 def offset32_64 : X86MemOffsOperand<i32imm, "printMemOffs64",
 531                                     X86MemOffs32_64AsmOperand>;
 532 def offset64_8  : X86MemOffsOperand<i64imm, "printMemOffs8",
 533                                     X86MemOffs64_8AsmOperand>;
 534 def offset64_16 : X86MemOffsOperand<i64imm, "printMemOffs16",
 535                                     X86MemOffs64_16AsmOperand>;
 536 def offset64_32 : X86MemOffsOperand<i64imm, "printMemOffs32",
 537                                     X86MemOffs64_32AsmOperand>;
 538 def offset64_64 : X86MemOffsOperand<i64imm, "printMemOffs64",
 539                                     X86MemOffs64_64AsmOperand>;
 540
 541 def SSECC : Operand<i8> {
 542   let PrintMethod = "printSSEAVXCC";
 543   let OperandType = "OPERAND_IMMEDIATE";
 544 }
 545
 546 def i8immZExt3 : ImmLeaf<i8, [{
 547   return Imm >= 0 && Imm < 8;
 548 }]>;
 549
 550 def AVXCC : Operand<i8> {
 551   let PrintMethod = "printSSEAVXCC";
 552   let OperandType = "OPERAND_IMMEDIATE";
 553 }
 554
 555 def i8immZExt5 : ImmLeaf<i8, [{
 556   return Imm >= 0 && Imm < 32;
 557 }]>;
 558
 559 def AVX512ICC : Operand<i8> {
 560   let PrintMethod = "printSSEAVXCC";
 561   let OperandType = "OPERAND_IMMEDIATE";
 562 }
 563
 564 class ImmSExtAsmOperandClass : AsmOperandClass {
 565   let SuperClasses = [ImmAsmOperand];
 566   let RenderMethod = "addImmOperands";
 567 }
 568
 569 def X86GR32orGR64AsmOperand : AsmOperandClass {
 570   let Name = "GR32orGR64";
 571 }
 572
 573 def GR32orGR64 : RegisterOperand<GR32> {
 574   let ParserMatchClass = X86GR32orGR64AsmOperand;
 575 }
 576
 577 def AVX512RC : Operand<i32> {
 578   let PrintMethod = "printRoundingControl";
 579   let OperandType = "OPERAND_IMMEDIATE";
 580 }
 581
 582 // Sign-extended immediate classes. We don't need to define the full lattice
 583 // here because there is no instruction with an ambiguity between ImmSExti64i32
 584 // and ImmSExti32i8.
 585 //
 586 // The strange ranges come from the fact that the assembler always works with
 587 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 588 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 589
 590 // [0, 0x7FFFFFFF]                                            |
 591 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 592 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 593   let Name = "ImmSExti64i32";
 594 }
 595
 596 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 597 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 598 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 599   let Name = "ImmSExti16i8";
 600   let SuperClasses = [ImmSExti64i32AsmOperand];
 601 }
 602
 603 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 604 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 605 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 606   let Name = "ImmSExti32i8";
 607 }
 608
 609 // [0, 0x0000007F]                                            |
 610 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 611 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 612   let Name = "ImmSExti64i8";
 613   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 614                       ImmSExti64i32AsmOperand];
 615 }
 616
 617 // Unsigned immediate used by SSE/AVX instructions
 618 // [0, 0xFF]
 619 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 620 def ImmUnsignedi8AsmOperand : AsmOperandClass {
 621   let Name = "ImmUnsignedi8";
 622   let RenderMethod = "addImmOperands";
 623 }
 624
 625 // A couple of more descriptive operand definitions.
 626 // 16-bits but only 8 bits are significant.
 627 def i16i8imm  : Operand<i16> {
 628   let ParserMatchClass = ImmSExti16i8AsmOperand;
 629   let OperandType = "OPERAND_IMMEDIATE";
 630 }
 631 // 32-bits but only 8 bits are significant.
 632 def i32i8imm  : Operand<i32> {
 633   let ParserMatchClass = ImmSExti32i8AsmOperand;
 634   let OperandType = "OPERAND_IMMEDIATE";
 635 }
 636
 637 // 64-bits but only 32 bits are significant.
 638 def i64i32imm  : Operand<i64> {
 639   let ParserMatchClass = ImmSExti64i32AsmOperand;
 640   let OperandType = "OPERAND_IMMEDIATE";
 641 }
 642
 643 // 64-bits but only 8 bits are significant.
 644 def i64i8imm   : Operand<i64> {
 645   let ParserMatchClass = ImmSExti64i8AsmOperand;
 646   let OperandType = "OPERAND_IMMEDIATE";
 647 }
 648
 649 // Unsigned 8-bit immediate used by SSE/AVX instructions.
 650 def u8imm : Operand<i8> {
 651   let PrintMethod = "printU8Imm";
 652   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 653   let OperandType = "OPERAND_IMMEDIATE";
 654 }
 655
 656 // 32-bit immediate but only 8-bits are significant and they are unsigned.
 657 // Used by some SSE/AVX instructions that use intrinsics.
 658 def i32u8imm : Operand<i32> {
 659   let PrintMethod = "printU8Imm";
 660   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 661   let OperandType = "OPERAND_IMMEDIATE";
 662 }
 663
 664 // 64-bits but only 32 bits are significant, and those bits are treated as being
 665 // pc relative.
 666 def i64i32imm_pcrel : Operand<i64> {
 667   let PrintMethod = "printPCRelImm";
 668   let ParserMatchClass = X86AbsMemAsmOperand;
 669   let OperandType = "OPERAND_PCREL";
 670 }
 671
 672 def lea64_32mem : Operand<i32> {
 673   let PrintMethod = "printanymem";
 674   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 675   let ParserMatchClass = X86MemAsmOperand;
 676 }
 677
 678 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 679 def lea64mem : Operand<i64> {
 680   let PrintMethod = "printanymem";
 681   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 682   let ParserMatchClass = X86MemAsmOperand;
 683 }
 684
 685
 686 //===----------------------------------------------------------------------===//
 687 // X86 Complex Pattern Definitions.
 688 //
 689
 690 // Define X86 specific addressing mode.
 691 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 692 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 693                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 694                                []>;
 695 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 696 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 697                                   [add, sub, mul, X86mul_imm, shl, or,
 698                                    frameindex, X86WrapperRIP],
 699                                   []>;
 700
 701 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 702                                [tglobaltlsaddr], []>;
 703
 704 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 705                                [tglobaltlsaddr], []>;
 706
 707 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 708                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 709                          X86WrapperRIP], []>;
 710
 711 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 712                                [tglobaltlsaddr], []>;
 713
 714 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 715                                [tglobaltlsaddr], []>;
 716
 717 //===----------------------------------------------------------------------===//
 718 // X86 Instruction Predicate Definitions.
 719 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 720 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 721
 722 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 723 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 724 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 725 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 726 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 727 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 728 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 729 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 730 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 731 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 732 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 733 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 734 def NoSSE41      : Predicate<"!Subtarget->hasSSE41()">;
 735 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 736 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 737 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 738 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 739 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 740 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 741 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 742 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 743                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 744 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 745 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 746 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 747 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 748 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 749 def HasERI       : Predicate<"Subtarget->hasERI()">;
 750 def HasDQI       : Predicate<"Subtarget->hasDQI()">;
 751 def NoDQI        : Predicate<"!Subtarget->hasDQI()">;
 752 def HasBWI       : Predicate<"Subtarget->hasBWI()">;
 753 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 754                      AssemblerPredicate<"FeatureVLX", "AVX-512 VLX ISA">;
 755 def NoVLX        : Predicate<"!Subtarget->hasVLX()">;
 756
 757 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 758 def HasAES       : Predicate<"Subtarget->hasAES()">;
 759 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 760 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 761 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 762 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 763 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 764 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 765 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 766 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 767 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 768 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 769 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 770 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 771 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 772 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 773 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 774 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 775 def HasADX       : Predicate<"Subtarget->hasADX()">;
 776 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 777 def HasSGX       : Predicate<"Subtarget->hasSGX()">;
 778 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 779 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 780 def HasSMAP      : Predicate<"Subtarget->hasSMAP()">;
 781 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 782 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 783 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 784 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 785 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 786                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 787 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 788                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 789 def IsLP64  : Predicate<"Subtarget->isTarget64BitLP64()">;
 790 def NotLP64 : Predicate<"!Subtarget->isTarget64BitLP64()">;
 791 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 792                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 793 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 794                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 795 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 796                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 797 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 798 def IsPS4        : Predicate<"Subtarget->isTargetPS4()">;
 799 def NotPS4       : Predicate<"!Subtarget->isTargetPS4()">;
 800 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 801 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 802 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 803 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 804 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 805                              "TM.getCodeModel() != CodeModel::Kernel">;
 806 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 807                              "TM.getCodeModel() == CodeModel::Kernel">;
 808 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 809 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 810 def OptForSize   : Predicate<"OptForSize">;
 811 def OptForSpeed  : Predicate<"!OptForSize">;
 812 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 813 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 814 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 815 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 816 def HasFastMem32 : Predicate<"!Subtarget->isUnalignedMem32Slow()">;
 817
 818 //===----------------------------------------------------------------------===//
 819 // X86 Instruction Format Definitions.
 820 //
 821
 822 include "X86InstrFormats.td"
 823
 824 //===----------------------------------------------------------------------===//
 825 // Pattern fragments.
 826 //
 827
 828 // X86 specific condition code. These correspond to CondCode in
 829 // X86InstrInfo.h. They must be kept in synch.
 830 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 831 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 832 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 833 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 834 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 835 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 836 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 837 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 838 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 839 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 840 def X86_COND_NO  : PatLeaf<(i8 10)>;
 841 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 842 def X86_COND_NS  : PatLeaf<(i8 12)>;
 843 def X86_COND_O   : PatLeaf<(i8 13)>;
 844 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 845 def X86_COND_S   : PatLeaf<(i8 15)>;
 846
 847 // Predicate used to help when pattern matching LZCNT/TZCNT.
 848 def X86_COND_E_OR_NE : ImmLeaf<i8, [{
 849   return (Imm == X86::COND_E) || (Imm == X86::COND_NE);
 850 }]>;
 851
 852 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 853   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 854   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 855   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 856 }
 857
 858 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 859
 860
 861 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 862 // unsigned field.
 863 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 864
 865 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 866   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 867 }]>;
 868
 869 // Helper fragments for loads.
 870 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 871 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 872 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 873   LoadSDNode *LD = cast<LoadSDNode>(N);
 874   ISD::LoadExtType ExtType = LD->getExtensionType();
 875   if (ExtType == ISD::NON_EXTLOAD)
 876     return true;
 877   if (ExtType == ISD::EXTLOAD)
 878     return LD->getAlignment() >= 2 && !LD->isVolatile();
 879   return false;
 880 }]>;
 881
 882 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 883   LoadSDNode *LD = cast<LoadSDNode>(N);
 884   ISD::LoadExtType ExtType = LD->getExtensionType();
 885   if (ExtType == ISD::EXTLOAD)
 886     return LD->getAlignment() >= 2 && !LD->isVolatile();
 887   return false;
 888 }]>;
 889
 890 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 891   LoadSDNode *LD = cast<LoadSDNode>(N);
 892   ISD::LoadExtType ExtType = LD->getExtensionType();
 893   if (ExtType == ISD::NON_EXTLOAD)
 894     return true;
 895   if (ExtType == ISD::EXTLOAD)
 896     return LD->getAlignment() >= 4 && !LD->isVolatile();
 897   return false;
 898 }]>;
 899
 900 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 901 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 902 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 903 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 904 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 905
 906 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 907 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 908 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 909 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 910 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 911 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 912
 913 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 914 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 915 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 916 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 917 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 918 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 919 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 920 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 921 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 922 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 923
 924 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 925 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 926 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 927 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 928 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 929 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 930 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 931 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 932 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 933 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 934
 935
 936 // An 'and' node with a single use.
 937 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 938   return N->hasOneUse();
 939 }]>;
 940 // An 'srl' node with a single use.
 941 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 942   return N->hasOneUse();
 943 }]>;
 944 // An 'trunc' node with a single use.
 945 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 946   return N->hasOneUse();
 947 }]>;
 948
 949 //===----------------------------------------------------------------------===//
 950 // Instruction list.
 951 //
 952
 953 // Nop
 954 let hasSideEffects = 0, SchedRW = [WriteZero] in {
 955   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 956   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 957                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 958   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 959                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 960 }
 961
 962
 963 // Constructing a stack frame.
 964 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 965                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 966
 967 let SchedRW = [WriteALU] in {
 968 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, hasSideEffects=0 in
 969 def LEAVE    : I<0xC9, RawFrm,
 970                  (outs), (ins), "leave", [], IIC_LEAVE>,
 971                  Requires<[Not64BitMode]>;
 972
 973 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, hasSideEffects = 0 in
 974 def LEAVE64  : I<0xC9, RawFrm,
 975                  (outs), (ins), "leave", [], IIC_LEAVE>,
 976                  Requires<[In64BitMode]>;
 977 } // SchedRW
 978
 979 //===----------------------------------------------------------------------===//
 980 //  Miscellaneous Instructions.
 981 //
 982
 983 let Defs = [ESP], Uses = [ESP], hasSideEffects=0 in {
 984 let mayLoad = 1, SchedRW = [WriteLoad] in {
 985 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 986                 IIC_POP_REG16>, OpSize16;
 987 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 988                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 989 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 990                 IIC_POP_REG>, OpSize16;
 991 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 992                 IIC_POP_MEM>, OpSize16;
 993 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 994                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 995 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 996                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
 997 } // mayLoad, SchedRW
 998
 999 let mayStore = 1, SchedRW = [WriteStore] in {
1000 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
1001                  IIC_PUSH_REG>, OpSize16;
1002 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
1003                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
1004 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
1005                  IIC_PUSH_REG>, OpSize16;
1006 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
1007                  IIC_PUSH_MEM>, OpSize16;
1008 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
1009                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
1010 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
1011                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
1012
1013 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
1014                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1015                    Requires<[Not64BitMode]>;
1016 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
1017                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1018                    Requires<[Not64BitMode]>;
1019 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1020                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1021                    Requires<[Not64BitMode]>;
1022 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
1023                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1024                    Requires<[Not64BitMode]>;
1025 } // mayStore, SchedRW
1026 }
1027
1028 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, hasSideEffects=0,
1029     SchedRW = [WriteLoad] in {
1030 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
1031                 OpSize16;
1032 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
1033                 OpSize32, Requires<[Not64BitMode]>;
1034 }
1035
1036 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, hasSideEffects=0,
1037     SchedRW = [WriteStore] in {
1038 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
1039                  OpSize16;
1040 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
1041                OpSize32, Requires<[Not64BitMode]>;
1042 }
1043
1044 let Defs = [RSP], Uses = [RSP], hasSideEffects=0 in {
1045 let mayLoad = 1, SchedRW = [WriteLoad] in {
1046 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1047                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1048 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1049                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1050 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1051                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1052 } // mayLoad, SchedRW
1053 let mayStore = 1, SchedRW = [WriteStore] in {
1054 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1055                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1056 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1057                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1058 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1059                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1060 } // mayStore, SchedRW
1061 }
1062
1063 let Defs = [RSP], Uses = [RSP], hasSideEffects = 0, mayStore = 1,
1064     SchedRW = [WriteStore] in {
1065 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1066                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1067 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1068                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1069                     Requires<[In64BitMode]>;
1070 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1071                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1072                     Requires<[In64BitMode]>;
1073 }
1074
1075 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, hasSideEffects=0 in
1076 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1077                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1078 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, hasSideEffects=0 in
1079 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1080                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1081
1082 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1083     mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteLoad] in {
1084 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1085                OpSize32, Requires<[Not64BitMode]>;
1086 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1087                OpSize16, Requires<[Not64BitMode]>;
1088 }
1089 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1090     mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
1091 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1092                OpSize32, Requires<[Not64BitMode]>;
1093 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1094                OpSize16, Requires<[Not64BitMode]>;
1095 }
1096
1097 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1098 // GR32 = bswap GR32
1099 def BSWAP32r : I<0xC8, AddRegFrm,
1100                  (outs GR32:$dst), (ins GR32:$src),
1101                  "bswap{l}\t$dst",
1102                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1103
1104 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1105                   "bswap{q}\t$dst",
1106                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1107 } // Constraints = "$src = $dst", SchedRW
1108
1109 // Bit scan instructions.
1110 let Defs = [EFLAGS] in {
1111 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1112                  "bsf{w}\t{$src, $dst|$dst, $src}",
1113                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1114                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1115 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1116                  "bsf{w}\t{$src, $dst|$dst, $src}",
1117                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1118                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1119 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1120                  "bsf{l}\t{$src, $dst|$dst, $src}",
1121                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1122                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1123 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1124                  "bsf{l}\t{$src, $dst|$dst, $src}",
1125                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1126                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1127 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1128                   "bsf{q}\t{$src, $dst|$dst, $src}",
1129                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1130                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1131 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1132                   "bsf{q}\t{$src, $dst|$dst, $src}",
1133                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1134                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1135
1136 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1137                  "bsr{w}\t{$src, $dst|$dst, $src}",
1138                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1139                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1140 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1141                  "bsr{w}\t{$src, $dst|$dst, $src}",
1142                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1143                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1144 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1145                  "bsr{l}\t{$src, $dst|$dst, $src}",
1146                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1147                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1148 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1149                  "bsr{l}\t{$src, $dst|$dst, $src}",
1150                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1151                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1152 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1153                   "bsr{q}\t{$src, $dst|$dst, $src}",
1154                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1155                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1156 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1157                   "bsr{q}\t{$src, $dst|$dst, $src}",
1158                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1159                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1160 } // Defs = [EFLAGS]
1161
1162 let SchedRW = [WriteMicrocoded] in {
1163 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1164 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1165 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1166               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1167 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1168               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1169 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1170               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1171 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1172                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1173 }
1174
1175 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1176 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1177 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1178               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1179 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1180 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1181               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1182 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1183 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1184               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1185 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1186 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1187                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1188
1189 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1190 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1191 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1192               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1193 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1194 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1195               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1196 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1197 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1198               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1199 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1200 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1201                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1202
1203 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1204 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1205 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1206               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1207 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1208               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1209 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1210               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1211 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1212                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1213 }
1214 } // SchedRW
1215
1216 //===----------------------------------------------------------------------===//
1217 //  Move Instructions.
1218 //
1219 let SchedRW = [WriteMove] in {
1220 let hasSideEffects = 0 in {
1221 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1222                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1223 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1224                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1225 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1226                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1227 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1228                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1229 }
1230
1231 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1232 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1233                    "mov{b}\t{$src, $dst|$dst, $src}",
1234                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1235 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1236                    "mov{w}\t{$src, $dst|$dst, $src}",
1237                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1238 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1239                    "mov{l}\t{$src, $dst|$dst, $src}",
1240                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1241 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1242                        "mov{q}\t{$src, $dst|$dst, $src}",
1243                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1244 }
1245 let isReMaterializable = 1 in {
1246 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1247                     "movabs{q}\t{$src, $dst|$dst, $src}",
1248                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1249 }
1250
1251 // Longer forms that use a ModR/M byte. Needed for disassembler
1252 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1253 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1254                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1255 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1256                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1257 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1258                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1259 }
1260 } // SchedRW
1261
1262 let SchedRW = [WriteStore] in {
1263 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1264                    "mov{b}\t{$src, $dst|$dst, $src}",
1265                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1266 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1267                    "mov{w}\t{$src, $dst|$dst, $src}",
1268                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1269 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1270                    "mov{l}\t{$src, $dst|$dst, $src}",
1271                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1272 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1273                        "mov{q}\t{$src, $dst|$dst, $src}",
1274                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1275 } // SchedRW
1276
1277 let hasSideEffects = 0 in {
1278
1279 /// Memory offset versions of moves. The immediate is an address mode sized
1280 /// offset from the segment base.
1281 let SchedRW = [WriteALU] in {
1282 let mayLoad = 1 in {
1283 let Defs = [AL] in
1284 def MOV8ao32 : Ii32<0xA0, RawFrmMemOffs, (outs), (ins offset32_8:$src),
1285                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1286                     AdSize32;
1287 let Defs = [AX] in
1288 def MOV16ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_16:$src),
1289                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1290                      OpSize16, AdSize32;
1291 let Defs = [EAX] in
1292 def MOV32ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_32:$src),
1293                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1294                      OpSize32, AdSize32;
1295 let Defs = [RAX] in
1296 def MOV64ao32 : RIi32<0xA1, RawFrmMemOffs, (outs), (ins offset32_64:$src),
1297                       "mov{q}\t{$src, %rax|rax, $src}", [], IIC_MOV_MEM>,
1298                       AdSize32;
1299
1300 let Defs = [AL] in
1301 def MOV8ao16 : Ii16<0xA0, RawFrmMemOffs, (outs), (ins offset16_8:$src),
1302                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>, AdSize16;
1303 let Defs = [AX] in
1304 def MOV16ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_16:$src),
1305                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1306                      OpSize16, AdSize16;
1307 let Defs = [EAX] in
1308 def MOV32ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_32:$src),
1309                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1310                      AdSize16, OpSize32;
1311 }
1312 let mayStore = 1 in {
1313 let Uses = [AL] in
1314 def MOV8o32a : Ii32<0xA2, RawFrmMemOffs, (outs offset32_8:$dst), (ins),
1315                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize32;
1316 let Uses = [AX] in
1317 def MOV16o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_16:$dst), (ins),
1318                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1319                      OpSize16, AdSize32;
1320 let Uses = [EAX] in
1321 def MOV32o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_32:$dst), (ins),
1322                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1323                      OpSize32, AdSize32;
1324 let Uses = [RAX] in
1325 def MOV64o32a : RIi32<0xA3, RawFrmMemOffs, (outs offset32_64:$dst), (ins),
1326                       "mov{q}\t{%rax, $dst|$dst, rax}", [], IIC_MOV_MEM>,
1327                       AdSize32;
1328
1329 let Uses = [AL] in
1330 def MOV8o16a : Ii16<0xA2, RawFrmMemOffs, (outs offset16_8:$dst), (ins),
1331                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize16;
1332 let Uses = [AX] in
1333 def MOV16o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_16:$dst), (ins),
1334                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1335                      OpSize16, AdSize16;
1336 let Uses = [EAX] in
1337 def MOV32o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_32:$dst), (ins),
1338                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1339                      OpSize32, AdSize16;
1340 }
1341 }
1342
1343 // These forms all have full 64-bit absolute addresses in their instructions
1344 // and use the movabs mnemonic to indicate this specific form.
1345 let mayLoad = 1 in {
1346 let Defs = [AL] in
1347 def MOV8ao64 : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset64_8:$src),
1348                      "movabs{b}\t{$src, %al|al, $src}", []>, AdSize64;
1349 let Defs = [AX] in
1350 def MOV16ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_16:$src),
1351                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16, AdSize64;
1352 let Defs = [EAX] in
1353 def MOV32ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_32:$src),
1354                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1355                      AdSize64;
1356 let Defs = [RAX] in
1357 def MOV64ao64 : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64_64:$src),
1358                      "movabs{q}\t{$src, %rax|rax, $src}", []>, AdSize64;
1359 }
1360
1361 let mayStore = 1 in {
1362 let Uses = [AL] in
1363 def MOV8o64a : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset64_8:$dst), (ins),
1364                      "movabs{b}\t{%al, $dst|$dst, al}", []>, AdSize64;
1365 let Uses = [AX] in
1366 def MOV16o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_16:$dst), (ins),
1367                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16, AdSize64;
1368 let Uses = [EAX] in
1369 def MOV32o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_32:$dst), (ins),
1370                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1371                      AdSize64;
1372 let Uses = [RAX] in
1373 def MOV64o64a : RIi64<0xA3, RawFrmMemOffs, (outs offset64_64:$dst), (ins),
1374                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>, AdSize64;
1375 }
1376 } // hasSideEffects = 0
1377
1378 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1379     SchedRW = [WriteMove] in {
1380 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1381                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1382 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1383                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1384 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1385                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1386 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1387                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1388 }
1389
1390 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1391 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1392                 "mov{b}\t{$src, $dst|$dst, $src}",
1393                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1394 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1395                 "mov{w}\t{$src, $dst|$dst, $src}",
1396                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1397 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1398                 "mov{l}\t{$src, $dst|$dst, $src}",
1399                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1400 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1401                  "mov{q}\t{$src, $dst|$dst, $src}",
1402                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1403 }
1404
1405 let SchedRW = [WriteStore] in {
1406 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1407                 "mov{b}\t{$src, $dst|$dst, $src}",
1408                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1409 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1410                 "mov{w}\t{$src, $dst|$dst, $src}",
1411                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1412 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1413                 "mov{l}\t{$src, $dst|$dst, $src}",
1414                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1415 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1416                  "mov{q}\t{$src, $dst|$dst, $src}",
1417                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1418 } // SchedRW
1419
1420 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1421 // that they can be used for copying and storing h registers, which can't be
1422 // encoded when a REX prefix is present.
1423 let isCodeGenOnly = 1 in {
1424 let hasSideEffects = 0 in
1425 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1426                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1427                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1428                    Sched<[WriteMove]>;
1429 let mayStore = 1, hasSideEffects = 0 in
1430 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1431                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1432                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1433                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1434 let mayLoad = 1, hasSideEffects = 0,
1435     canFoldAsLoad = 1, isReMaterializable = 1 in
1436 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1437                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1438                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1439                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1440 }
1441
1442
1443 // Condition code ops, incl. set if equal/not equal/...
1444 let SchedRW = [WriteALU] in {
1445 let Defs = [EFLAGS], Uses = [AH] in
1446 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1447                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1448 let Defs = [AH], Uses = [EFLAGS], hasSideEffects = 0 in
1449 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1450                 IIC_AHF>;  // AH = flags
1451 } // SchedRW
1452
1453 //===----------------------------------------------------------------------===//
1454 // Bit tests instructions: BT, BTS, BTR, BTC.
1455
1456 let Defs = [EFLAGS] in {
1457 let SchedRW = [WriteALU] in {
1458 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1459                "bt{w}\t{$src2, $src1|$src1, $src2}",
1460                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1461                OpSize16, TB;
1462 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1463                "bt{l}\t{$src2, $src1|$src1, $src2}",
1464                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1465                OpSize32, TB;
1466 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1467                "bt{q}\t{$src2, $src1|$src1, $src2}",
1468                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1469 } // SchedRW
1470
1471 // Unlike with the register+register form, the memory+register form of the
1472 // bt instruction does not ignore the high bits of the index. From ISel's
1473 // perspective, this is pretty bizarre. Make these instructions disassembly
1474 // only for now.
1475
1476 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1477   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1478                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1479   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1480   //                (implicit EFLAGS)]
1481                  [], IIC_BT_MR
1482                  >, OpSize16, TB, Requires<[FastBTMem]>;
1483   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1484                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1485   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1486   //                (implicit EFLAGS)]
1487                  [], IIC_BT_MR
1488                  >, OpSize32, TB, Requires<[FastBTMem]>;
1489   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1490                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1491   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1492   //                (implicit EFLAGS)]
1493                   [], IIC_BT_MR
1494                   >, TB;
1495 }
1496
1497 let SchedRW = [WriteALU] in {
1498 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1499                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1500                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1501                 IIC_BT_RI>, OpSize16, TB;
1502 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1503                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1504                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1505                 IIC_BT_RI>, OpSize32, TB;
1506 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1507                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1508                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1509                 IIC_BT_RI>, TB;
1510 } // SchedRW
1511
1512 // Note that these instructions don't need FastBTMem because that
1513 // only applies when the other operand is in a register. When it's
1514 // an immediate, bt is still fast.
1515 let SchedRW = [WriteALU] in {
1516 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1517                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1518                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1519                  ], IIC_BT_MI>, OpSize16, TB;
1520 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1521                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1522                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1523                  ], IIC_BT_MI>, OpSize32, TB;
1524 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1525                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1526                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1527                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1528 } // SchedRW
1529
1530 let hasSideEffects = 0 in {
1531 let SchedRW = [WriteALU] in {
1532 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1533                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1534                 OpSize16, TB;
1535 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1536                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1537                 OpSize32, TB;
1538 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1539                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1540 } // SchedRW
1541
1542 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1543 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1544                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1545                 OpSize16, TB;
1546 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1547                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1548                 OpSize32, TB;
1549 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1550                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1551 }
1552
1553 let SchedRW = [WriteALU] in {
1554 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1555                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1556                     OpSize16, TB;
1557 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1558                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1559                     OpSize32, TB;
1560 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1561                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1562 } // SchedRW
1563
1564 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1565 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1566                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1567                     OpSize16, TB;
1568 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1569                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1570                     OpSize32, TB;
1571 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1572                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1573 }
1574
1575 let SchedRW = [WriteALU] in {
1576 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1577                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1578                 OpSize16, TB;
1579 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1580                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1581                 OpSize32, TB;
1582 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1583                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1584 } // SchedRW
1585
1586 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1587 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1588                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1589                 OpSize16, TB;
1590 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1591                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1592                 OpSize32, TB;
1593 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1594                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1595 }
1596
1597 let SchedRW = [WriteALU] in {
1598 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1599                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1600                     OpSize16, TB;
1601 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1602                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1603                     OpSize32, TB;
1604 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1605                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1606 } // SchedRW
1607
1608 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1609 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1610                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1611                     OpSize16, TB;
1612 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1613                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1614                     OpSize32, TB;
1615 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1616                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1617 }
1618
1619 let SchedRW = [WriteALU] in {
1620 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1621                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1622                 OpSize16, TB;
1623 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1624                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1625               OpSize32, TB;
1626 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1627                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1628 } // SchedRW
1629
1630 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1631 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1632               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1633               OpSize16, TB;
1634 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1635               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1636               OpSize32, TB;
1637 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1638                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1639 }
1640
1641 let SchedRW = [WriteALU] in {
1642 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1643                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1644                     OpSize16, TB;
1645 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1646                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1647                     OpSize32, TB;
1648 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1649                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1650 } // SchedRW
1651
1652 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1653 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1654                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1655                     OpSize16, TB;
1656 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1657                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1658                     OpSize32, TB;
1659 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1660                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1661 }
1662 } // hasSideEffects = 0
1663 } // Defs = [EFLAGS]
1664
1665
1666 //===----------------------------------------------------------------------===//
1667 // Atomic support
1668 //
1669
1670 // Atomic swap. These are just normal xchg instructions. But since a memory
1671 // operand is referenced, the atomicity is ensured.
1672 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1673                        InstrItinClass itin> {
1674   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1675     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1676                       (ins GR8:$val, i8mem:$ptr),
1677                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1678                       [(set
1679                          GR8:$dst,
1680                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1681                       itin>;
1682     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1683                       (ins GR16:$val, i16mem:$ptr),
1684                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1685                       [(set
1686                          GR16:$dst,
1687                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1688                       itin>, OpSize16;
1689     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1690                       (ins GR32:$val, i32mem:$ptr),
1691                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1692                       [(set
1693                          GR32:$dst,
1694                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1695                       itin>, OpSize32;
1696     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1697                        (ins GR64:$val, i64mem:$ptr),
1698                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1699                        [(set
1700                          GR64:$dst,
1701                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1702                        itin>;
1703   }
1704 }
1705
1706 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1707
1708 // Swap between registers.
1709 let SchedRW = [WriteALU] in {
1710 let Constraints = "$val = $dst" in {
1711 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1712                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1713 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1714                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1715                  OpSize16;
1716 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1717                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1718                  OpSize32;
1719 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1720                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1721 }
1722
1723 // Swap between EAX and other registers.
1724 let Uses = [AX], Defs = [AX] in
1725 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1726                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1727 let Uses = [EAX], Defs = [EAX] in
1728 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1729                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1730                   OpSize32, Requires<[Not64BitMode]>;
1731 let Uses = [EAX], Defs = [EAX] in
1732 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1733 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1734 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1735                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1736                    OpSize32, Requires<[In64BitMode]>;
1737 let Uses = [RAX], Defs = [RAX] in
1738 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1739                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1740 } // SchedRW
1741
1742 let SchedRW = [WriteALU] in {
1743 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1744                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1745 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1746                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1747                  OpSize16;
1748 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1749                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1750                  OpSize32;
1751 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1752                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1753 } // SchedRW
1754
1755 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1756 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1757                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1758 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1759                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1760                  OpSize16;
1761 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1762                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1763                  OpSize32;
1764 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1765                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1766
1767 }
1768
1769 let SchedRW = [WriteALU] in {
1770 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1771                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1772                    IIC_CMPXCHG_REG8>, TB;
1773 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1774                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1775                     IIC_CMPXCHG_REG>, TB, OpSize16;
1776 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1777                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1778                      IIC_CMPXCHG_REG>, TB, OpSize32;
1779 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1780                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1781                       IIC_CMPXCHG_REG>, TB;
1782 } // SchedRW
1783
1784 let SchedRW = [WriteALULd, WriteRMW] in {
1785 let mayLoad = 1, mayStore = 1 in {
1786 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1787                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1788                      IIC_CMPXCHG_MEM8>, TB;
1789 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1790                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1791                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1792 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1793                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1794                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1795 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1796                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1797                       IIC_CMPXCHG_MEM>, TB;
1798 }
1799
1800 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1801 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1802                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1803
1804 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1805 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1806                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1807                     TB, Requires<[HasCmpxchg16b]>;
1808 } // SchedRW
1809
1810
1811 // Lock instruction prefix
1812 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1813
1814 // Rex64 instruction prefix
1815 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1816                      Requires<[In64BitMode]>;
1817
1818 // Data16 instruction prefix
1819 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1820
1821 // Repeat string operation instruction prefixes
1822 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1823 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1824 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1825 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1826 // Repeat while not equal (used with CMPS and SCAS)
1827 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1828 }
1829
1830
1831 // String manipulation instructions
1832 let SchedRW = [WriteMicrocoded] in {
1833 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1834 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1835 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1836               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1837 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1838 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1839               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1840 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1841 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1842               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1843 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1844 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1845                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1846 }
1847
1848 let SchedRW = [WriteSystem] in {
1849 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1850 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1851 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1852              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1853 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1854               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1855 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1856               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1857 }
1858
1859 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1860 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1861 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1862              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1863 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1864              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1865 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1866              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1867 }
1868 }
1869
1870 // Flag instructions
1871 let SchedRW = [WriteALU] in {
1872 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1873 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1874 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1875 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1876 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1877 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1878 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1879
1880 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1881 }
1882
1883 // Table lookup instructions
1884 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1885            Sched<[WriteLoad]>;
1886
1887 let SchedRW = [WriteMicrocoded] in {
1888 // ASCII Adjust After Addition
1889 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1890 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1891             Requires<[Not64BitMode]>;
1892
1893 // ASCII Adjust AX Before Division
1894 // sets AL, AH and EFLAGS and uses AL and AH
1895 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1896                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1897
1898 // ASCII Adjust AX After Multiply
1899 // sets AL, AH and EFLAGS and uses AL
1900 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1901                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1902
1903 // ASCII Adjust AL After Subtraction - sets
1904 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1905 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1906             Requires<[Not64BitMode]>;
1907
1908 // Decimal Adjust AL after Addition
1909 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1910 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1911             Requires<[Not64BitMode]>;
1912
1913 // Decimal Adjust AL after Subtraction
1914 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1915 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1916             Requires<[Not64BitMode]>;
1917 } // SchedRW
1918
1919 let SchedRW = [WriteSystem] in {
1920 // Check Array Index Against Bounds
1921 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1922                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1923                    Requires<[Not64BitMode]>;
1924 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1925                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1926                    Requires<[Not64BitMode]>;
1927
1928 // Adjust RPL Field of Segment Selector
1929 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1930                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1931                  Requires<[Not64BitMode]>;
1932 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1933                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1934                  Requires<[Not64BitMode]>;
1935 } // SchedRW
1936
1937 //===----------------------------------------------------------------------===//
1938 // MOVBE Instructions
1939 //
1940 let Predicates = [HasMOVBE] in {
1941   let SchedRW = [WriteALULd] in {
1942   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1943                     "movbe{w}\t{$src, $dst|$dst, $src}",
1944                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1945                     OpSize16, T8PS;
1946   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1947                     "movbe{l}\t{$src, $dst|$dst, $src}",
1948                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1949                     OpSize32, T8PS;
1950   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1951                      "movbe{q}\t{$src, $dst|$dst, $src}",
1952                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1953                      T8PS;
1954   }
1955   let SchedRW = [WriteStore] in {
1956   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1957                     "movbe{w}\t{$src, $dst|$dst, $src}",
1958                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1959                     OpSize16, T8PS;
1960   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1961                     "movbe{l}\t{$src, $dst|$dst, $src}",
1962                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1963                     OpSize32, T8PS;
1964   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1965                      "movbe{q}\t{$src, $dst|$dst, $src}",
1966                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1967                      T8PS;
1968   }
1969 }
1970
1971 //===----------------------------------------------------------------------===//
1972 // RDRAND Instruction
1973 //
1974 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1975   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1976                     "rdrand{w}\t$dst",
1977                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1978   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1979                     "rdrand{l}\t$dst",
1980                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1981   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1982                      "rdrand{q}\t$dst",
1983                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1984 }
1985
1986 //===----------------------------------------------------------------------===//
1987 // RDSEED Instruction
1988 //
1989 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1990   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1991                     "rdseed{w}\t$dst",
1992                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1993   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1994                     "rdseed{l}\t$dst",
1995                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1996   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1997                      "rdseed{q}\t$dst",
1998                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1999 }
2000
2001 //===----------------------------------------------------------------------===//
2002 // LZCNT Instruction
2003 //
2004 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
2005   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2006                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2007                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
2008                     OpSize16;
2009   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2010                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2011                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
2012                      (implicit EFLAGS)]>, XS, OpSize16;
2013
2014   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2015                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2016                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
2017                     OpSize32;
2018   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2019                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2020                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
2021                      (implicit EFLAGS)]>, XS, OpSize32;
2022
2023   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2024                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2025                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
2026                      XS;
2027   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2028                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2029                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
2030                       (implicit EFLAGS)]>, XS;
2031 }
2032
2033 let Predicates = [HasLZCNT] in {
2034   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2035               (X86cmp GR16:$src, (i16 0))),
2036             (LZCNT16rr GR16:$src)>;
2037   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2038               (X86cmp GR32:$src, (i32 0))),
2039             (LZCNT32rr GR32:$src)>;
2040   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2041               (X86cmp GR64:$src, (i64 0))),
2042             (LZCNT64rr GR64:$src)>;
2043   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E_OR_NE),
2044               (X86cmp GR16:$src, (i16 0))),
2045             (LZCNT16rr GR16:$src)>;
2046   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E_OR_NE),
2047               (X86cmp GR32:$src, (i32 0))),
2048             (LZCNT32rr GR32:$src)>;
2049   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E_OR_NE),
2050               (X86cmp GR64:$src, (i64 0))),
2051             (LZCNT64rr GR64:$src)>;
2052
2053   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2054               (X86cmp (loadi16 addr:$src), (i16 0))),
2055             (LZCNT16rm addr:$src)>;
2056   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2057               (X86cmp (loadi32 addr:$src), (i32 0))),
2058             (LZCNT32rm addr:$src)>;
2059   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2060               (X86cmp (loadi64 addr:$src), (i64 0))),
2061             (LZCNT64rm addr:$src)>;
2062   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2063               (X86cmp (loadi16 addr:$src), (i16 0))),
2064             (LZCNT16rm addr:$src)>;
2065   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2066               (X86cmp (loadi32 addr:$src), (i32 0))),
2067             (LZCNT32rm addr:$src)>;
2068   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2069               (X86cmp (loadi64 addr:$src), (i64 0))),
2070             (LZCNT64rm addr:$src)>;
2071 }
2072
2073 //===----------------------------------------------------------------------===//
2074 // BMI Instructions
2075 //
2076 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2077   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2078                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2079                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2080                     OpSize16;
2081   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2082                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2083                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2084                      (implicit EFLAGS)]>, XS, OpSize16;
2085
2086   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2087                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2088                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2089                     OpSize32;
2090   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2091                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2092                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2093                      (implicit EFLAGS)]>, XS, OpSize32;
2094
2095   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2096                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2097                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2098                      XS;
2099   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2100                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2101                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2102                       (implicit EFLAGS)]>, XS;
2103 }
2104
2105 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2106                   RegisterClass RC, X86MemOperand x86memop> {
2107 let hasSideEffects = 0 in {
2108   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2109              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2110              []>, T8PS, VEX_4V;
2111   let mayLoad = 1 in
2112   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2113              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2114              []>, T8PS, VEX_4V;
2115 }
2116 }
2117
2118 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2119   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2120   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2121   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2122   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2123   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2124   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2125 }
2126
2127 //===----------------------------------------------------------------------===//
2128 // Pattern fragments to auto generate BMI instructions.
2129 //===----------------------------------------------------------------------===//
2130
2131 let Predicates = [HasBMI] in {
2132   // FIXME: patterns for the load versions are not implemented
2133   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2134             (BLSR32rr GR32:$src)>;
2135   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2136             (BLSR64rr GR64:$src)>;
2137
2138   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2139             (BLSMSK32rr GR32:$src)>;
2140   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2141             (BLSMSK64rr GR64:$src)>;
2142
2143   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2144             (BLSI32rr GR32:$src)>;
2145   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2146             (BLSI64rr GR64:$src)>;
2147 }
2148
2149 let Predicates = [HasBMI] in {
2150   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2151               (X86cmp GR16:$src, (i16 0))),
2152             (TZCNT16rr GR16:$src)>;
2153   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2154               (X86cmp GR32:$src, (i32 0))),
2155             (TZCNT32rr GR32:$src)>;
2156   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2157               (X86cmp GR64:$src, (i64 0))),
2158             (TZCNT64rr GR64:$src)>;
2159   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E_OR_NE),
2160               (X86cmp GR16:$src, (i16 0))),
2161             (TZCNT16rr GR16:$src)>;
2162   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E_OR_NE),
2163               (X86cmp GR32:$src, (i32 0))),
2164             (TZCNT32rr GR32:$src)>;
2165   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E_OR_NE),
2166               (X86cmp GR64:$src, (i64 0))),
2167             (TZCNT64rr GR64:$src)>;
2168
2169   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2170               (X86cmp (loadi16 addr:$src), (i16 0))),
2171             (TZCNT16rm addr:$src)>;
2172   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2173               (X86cmp (loadi32 addr:$src), (i32 0))),
2174             (TZCNT32rm addr:$src)>;
2175   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2176               (X86cmp (loadi64 addr:$src), (i64 0))),
2177             (TZCNT64rm addr:$src)>;
2178   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2179               (X86cmp (loadi16 addr:$src), (i16 0))),
2180             (TZCNT16rm addr:$src)>;
2181   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2182               (X86cmp (loadi32 addr:$src), (i32 0))),
2183             (TZCNT32rm addr:$src)>;
2184   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2185               (X86cmp (loadi64 addr:$src), (i64 0))),
2186             (TZCNT64rm addr:$src)>;
2187 }
2188
2189
2190 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2191                           X86MemOperand x86memop, Intrinsic Int,
2192                           PatFrag ld_frag> {
2193   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2194              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2195              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2196              T8PS, VEX_4VOp3;
2197   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2198              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2199              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2200               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2201 }
2202
2203 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2204   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2205                                 int_x86_bmi_bextr_32, loadi32>;
2206   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2207                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2208 }
2209
2210 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2211   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2212                                int_x86_bmi_bzhi_32, loadi32>;
2213   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2214                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2215 }
2216
2217
2218 def CountTrailingOnes : SDNodeXForm<imm, [{
2219   // Count the trailing ones in the immediate.
2220   return getI8Imm(CountTrailingOnes_64(N->getZExtValue()));
2221 }]>;
2222
2223 def BZHIMask : ImmLeaf<i64, [{
2224   return isMask_64(Imm) && (CountTrailingOnes_64(Imm) > 32);
2225 }]>;
2226
2227 let Predicates = [HasBMI2] in {
2228   def : Pat<(and GR64:$src, BZHIMask:$mask),
2229             (BZHI64rr GR64:$src,
2230               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2231                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2232
2233   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2234             (BZHI32rr GR32:$src,
2235               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2236
2237   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2238             (BZHI32rm addr:$src,
2239               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2240
2241   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2242             (BZHI64rr GR64:$src,
2243               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2244
2245   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2246             (BZHI64rm addr:$src,
2247               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2248 } // HasBMI2
2249
2250 let Predicates = [HasBMI] in {
2251   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2252             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2253   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2254             (BEXTR32rm addr:$src1, GR32:$src2)>;
2255   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2256             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2257   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2258             (BEXTR64rm addr:$src1, GR64:$src2)>;
2259 } // HasBMI
2260
2261 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2262                          X86MemOperand x86memop, Intrinsic Int,
2263                          PatFrag ld_frag> {
2264   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2265              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2266              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2267              VEX_4V;
2268   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2269              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2270              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2271 }
2272
2273 let Predicates = [HasBMI2] in {
2274   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2275                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2276   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2277                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2278   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2279                                int_x86_bmi_pext_32, loadi32>, T8XS;
2280   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2281                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2282 }
2283
2284 //===----------------------------------------------------------------------===//
2285 // TBM Instructions
2286 //
2287 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2288
2289 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2290                                 X86MemOperand x86memop, PatFrag ld_frag,
2291                                 Intrinsic Int, Operand immtype,
2292                                 SDPatternOperator immoperator> {
2293   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2294                 !strconcat(OpcodeStr,
2295                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2296                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2297            XOP, XOPA;
2298   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2299                 (ins x86memop:$src1, immtype:$cntl),
2300                 !strconcat(OpcodeStr,
2301                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2302                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2303            XOP, XOPA;
2304 }
2305
2306 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2307                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2308 let ImmT = Imm32S in
2309 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2310                                      int_x86_tbm_bextri_u64, i64i32imm,
2311                                      i64immSExt32>, VEX_W;
2312
2313 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2314                          RegisterClass RC, string OpcodeStr,
2315                          X86MemOperand x86memop, PatFrag ld_frag> {
2316 let hasSideEffects = 0 in {
2317   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2318              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2319              []>, XOP_4V, XOP9;
2320   let mayLoad = 1 in
2321   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2322              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2323              []>, XOP_4V, XOP9;
2324 }
2325 }
2326
2327 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2328                            Format FormReg, Format FormMem> {
2329   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2330                                loadi32>;
2331   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2332                                loadi64>, VEX_W;
2333 }
2334
2335 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2336 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2337 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2338 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2339 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2340 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2341 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2342 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2343 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2344 } // HasTBM, EFLAGS
2345
2346 //===----------------------------------------------------------------------===//
2347 // Pattern fragments to auto generate TBM instructions.
2348 //===----------------------------------------------------------------------===//
2349
2350 let Predicates = [HasTBM] in {
2351   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2352             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2353   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2354             (BEXTRI32mi addr:$src1, imm:$src2)>;
2355   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2356             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2357   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2358             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2359
2360   // FIXME: patterns for the load versions are not implemented
2361   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2362             (BLCFILL32rr GR32:$src)>;
2363   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2364             (BLCFILL64rr GR64:$src)>;
2365
2366   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2367             (BLCI32rr GR32:$src)>;
2368   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2369             (BLCI64rr GR64:$src)>;
2370
2371   // Extra patterns because opt can optimize the above patterns to this.
2372   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2373             (BLCI32rr GR32:$src)>;
2374   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2375             (BLCI64rr GR64:$src)>;
2376
2377   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2378             (BLCIC32rr GR32:$src)>;
2379   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2380             (BLCIC64rr GR64:$src)>;
2381
2382   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2383             (BLCMSK32rr GR32:$src)>;
2384   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2385             (BLCMSK64rr GR64:$src)>;
2386
2387   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2388             (BLCS32rr GR32:$src)>;
2389   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2390             (BLCS64rr GR64:$src)>;
2391
2392   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2393             (BLSFILL32rr GR32:$src)>;
2394   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2395             (BLSFILL64rr GR64:$src)>;
2396
2397   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2398             (BLSIC32rr GR32:$src)>;
2399   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2400             (BLSIC64rr GR64:$src)>;
2401
2402   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2403             (T1MSKC32rr GR32:$src)>;
2404   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2405             (T1MSKC64rr GR64:$src)>;
2406
2407   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2408             (TZMSK32rr GR32:$src)>;
2409   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2410             (TZMSK64rr GR64:$src)>;
2411 } // HasTBM
2412
2413 //===----------------------------------------------------------------------===//
2414 // Subsystems.
2415 //===----------------------------------------------------------------------===//
2416
2417 include "X86InstrArithmetic.td"
2418 include "X86InstrCMovSetCC.td"
2419 include "X86InstrExtension.td"
2420 include "X86InstrControl.td"
2421 include "X86InstrShiftRotate.td"
2422
2423 // X87 Floating Point Stack.
2424 include "X86InstrFPStack.td"
2425
2426 // SIMD support (SSE, MMX and AVX)
2427 include "X86InstrFragmentsSIMD.td"
2428
2429 // FMA - Fused Multiply-Add support (requires FMA)
2430 include "X86InstrFMA.td"
2431
2432 // XOP
2433 include "X86InstrXOP.td"
2434
2435 // SSE, MMX and 3DNow! vector support.
2436 include "X86InstrSSE.td"
2437 include "X86InstrAVX512.td"
2438 include "X86InstrMMX.td"
2439 include "X86Instr3DNow.td"
2440
2441 include "X86InstrVMX.td"
2442 include "X86InstrSVM.td"
2443
2444 include "X86InstrTSX.td"
2445 include "X86InstrSGX.td"
2446
2447 // System instructions.
2448 include "X86InstrSystem.td"
2449
2450 // Compiler Pseudo Instructions and Pat Patterns
2451 include "X86InstrCompiler.td"
2452
2453 //===----------------------------------------------------------------------===//
2454 // Assembler Mnemonic Aliases
2455 //===----------------------------------------------------------------------===//
2456
2457 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2458 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2459 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2460
2461 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2462 def : MnemonicAlias<"cwde", "cwtl", "att">;
2463 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2464 def : MnemonicAlias<"cdq",  "cltd", "att">;
2465 def : MnemonicAlias<"cdqe", "cltq", "att">;
2466 def : MnemonicAlias<"cqo",  "cqto", "att">;
2467
2468 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2469 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2470 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2471
2472 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2473 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2474
2475 def : MnemonicAlias<"loopz",  "loope",  "att">;
2476 def : MnemonicAlias<"loopnz", "loopne", "att">;
2477
2478 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2479 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2480 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2481 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2482 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2483 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2484 def : MnemonicAlias<"popfd", "popfl", "att">;
2485
2486 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2487 // all modes.  However: "push (addr)" and "push $42" should default to
2488 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2489 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2490 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2491 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2492 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2493 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2494 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2495 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2496
2497 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2498 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2499 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2500 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2501 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2502 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2503
2504 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2505 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2506 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2507 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2508
2509 def : MnemonicAlias<"repe",  "rep",   "att">;
2510 def : MnemonicAlias<"repz",  "rep",   "att">;
2511 def : MnemonicAlias<"repnz", "repne", "att">;
2512
2513 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2514 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2515 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2516
2517 def : MnemonicAlias<"salb", "shlb", "att">;
2518 def : MnemonicAlias<"salw", "shlw", "att">;
2519 def : MnemonicAlias<"sall", "shll", "att">;
2520 def : MnemonicAlias<"salq", "shlq", "att">;
2521
2522 def : MnemonicAlias<"smovb", "movsb", "att">;
2523 def : MnemonicAlias<"smovw", "movsw", "att">;
2524 def : MnemonicAlias<"smovl", "movsl", "att">;
2525 def : MnemonicAlias<"smovq", "movsq", "att">;
2526
2527 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2528 def : MnemonicAlias<"verrw", "verr", "att">;
2529
2530 // System instruction aliases.
2531 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2532 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2533 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2534 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2535
2536 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2537 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2538 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2539 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2540 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2541 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2542 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2543 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2544 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2545 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2546 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2547 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2548
2549
2550 // Floating point stack aliases.
2551 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2552 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2553 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2554 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2555 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2556 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2557 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2558 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2559 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2560 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2561 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2562 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2563 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2564 def : MnemonicAlias<"fwait",    "wait">;
2565
2566
2567 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2568                     string VariantName>
2569   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2570                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2571
2572 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2573 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2574 /// example "setz" -> "sete".
2575 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2576                                         string V = ""> {
2577   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2578   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2579   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2580   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2581   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2582   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2583   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2584   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2585   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2586   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2587
2588   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2589   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2590   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2591   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2592 }
2593
2594 // Aliases for set<CC>
2595 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2596 // Aliases for j<CC>
2597 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2598 // Aliases for cmov<CC>{w,l,q}
2599 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2600 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2601 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2602 // No size suffix for intel-style asm.
2603 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2604
2605
2606 //===----------------------------------------------------------------------===//
2607 // Assembler Instruction Aliases
2608 //===----------------------------------------------------------------------===//
2609
2610 // aad/aam default to base 10 if no operand is specified.
2611 def : InstAlias<"aad", (AAD8i8 10)>;
2612 def : InstAlias<"aam", (AAM8i8 10)>;
2613
2614 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2615 // Likewise for btc/btr/bts.
2616 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2617                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2618 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2619                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2620 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2621                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2622 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2623                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2624
2625 // clr aliases.
2626 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2627 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2628 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2629 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2630
2631 // lods aliases. Accept the destination being omitted because it's implicit
2632 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2633 // in the destination.
2634 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2635 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2636 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2637 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2638 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2639 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2640 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2641 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2642
2643 // stos aliases. Accept the source being omitted because it's implicit in
2644 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2645 // in the source.
2646 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2647 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2648 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2649 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2650 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2651 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2652 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2653 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2654
2655 // scas aliases. Accept the destination being omitted because it's implicit
2656 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2657 // in the destination.
2658 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2659 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2660 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2661 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2662 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2663 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2664 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2665 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2666
2667 // div and idiv aliases for explicit A register.
2668 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2669 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2670 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2671 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2672 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2673 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2674 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2675 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2676 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2677 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2678 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2679 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2680 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2681 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2682 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2683 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2684
2685
2686
2687 // Various unary fpstack operations default to operating on on ST1.
2688 // For example, "fxch" -> "fxch %st(1)"
2689 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2690 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2691 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2692 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2693 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2694 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2695 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2696 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2697 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2698 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2699 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2700 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2701 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2702 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2703 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2704
2705 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2706 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2707 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2708 // gas.
2709 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2710  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2711                  (Inst RST:$op), EmitAlias>;
2712  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2713                  (Inst ST0), EmitAlias>;
2714 }
2715
2716 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2717 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2718 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2719 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2720 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2721 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2722 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2723 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2724 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2725 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2726 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2727 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2728 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2729 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2730 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2731 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2732
2733
2734 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2735 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2736 // solely because gas supports it.
2737 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2738 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2739 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2740 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2741 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2742 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2743
2744 // We accept "fnstsw %eax" even though it only writes %ax.
2745 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2746 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2747 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2748
2749 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2750 // this is compatible with what GAS does.
2751 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2752 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2753 def : InstAlias<"lcall {*}$dst",    (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2754 def : InstAlias<"ljmp {*}$dst",     (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2755 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2756 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2757 def : InstAlias<"lcall {*}$dst",    (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2758 def : InstAlias<"ljmp {*}$dst",     (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2759
2760 def : InstAlias<"call {*}$dst",     (CALL64m i64mem:$dst), 0>, Requires<[In64BitMode]>;
2761 def : InstAlias<"jmp {*}$dst",      (JMP64m  i64mem:$dst), 0>, Requires<[In64BitMode]>;
2762 def : InstAlias<"call {*}$dst",     (CALL32m i32mem:$dst), 0>, Requires<[In32BitMode]>;
2763 def : InstAlias<"jmp {*}$dst",      (JMP32m  i32mem:$dst), 0>, Requires<[In32BitMode]>;
2764 def : InstAlias<"call {*}$dst",     (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2765 def : InstAlias<"jmp {*}$dst",      (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2766
2767
2768 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2769 def : InstAlias<"imulw {$imm, $r|$r, $imm}", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm), 0>;
2770 def : InstAlias<"imulw {$imm, $r|$r, $imm}", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm), 0>;
2771 def : InstAlias<"imull {$imm, $r|$r, $imm}", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm), 0>;
2772 def : InstAlias<"imull {$imm, $r|$r, $imm}", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm), 0>;
2773 def : InstAlias<"imulq {$imm, $r|$r, $imm}", (IMUL64rri32 GR64:$r, GR64:$r, i64i32imm:$imm), 0>;
2774 def : InstAlias<"imulq {$imm, $r|$r, $imm}", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm), 0>;
2775
2776 // inb %dx -> inb %al, %dx
2777 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2778 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2779 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2780 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2781 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2782 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2783
2784
2785 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2786 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2787 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2788 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2789 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2790 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2791 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2792 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2793 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2794
2795 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2796 // the move.  All segment/mem forms are equivalent, this has the shortest
2797 // encoding.
2798 def : InstAlias<"mov {$mem, $seg|$seg, $mem}", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2799 def : InstAlias<"mov {$seg, $mem|$mem, $seg}", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2800
2801 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2802 def : InstAlias<"movq {$imm, $reg|$reg, $imm}", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2803
2804 // Match 'movq GR64, MMX' as an alias for movd.
2805 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2806                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2807 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2808                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2809
2810 // movsx aliases
2811 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2812 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2813 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2814 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2815 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2816 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2817 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2818
2819 // movzx aliases
2820 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2821 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2822 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2823 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2824 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2825 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2826 // Note: No GR32->GR64 movzx form.
2827
2828 // outb %dx -> outb %al, %dx
2829 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2830 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2831 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2832 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2833 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2834 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2835
2836 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2837 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2838 // errors, since its encoding is the most compact.
2839 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2840
2841 // shld/shrd op,op -> shld op, op, CL
2842 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2843 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2844 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2845 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2846 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2847 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2848
2849 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2850 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2851 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2852 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2853 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2854 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2855
2856 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2857  *  matching a fixed immediate like $1.
2858 // "shl X, $1" is an alias for "shl X".
2859 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2860  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2861                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2862  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2863                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2864  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2865                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2866  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2867                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2868  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2869                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2870  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2871                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2872  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2873                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2874  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2875                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2876 }
2877
2878 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2879 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2880 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2881 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2882 FIXME */
2883
2884 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2885 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2886                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2887 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2888                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2889 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2890                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2891 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2892                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2893
2894 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2895 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2896                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2897 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2898                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2899 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2900                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2901 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2902                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2903
2904 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2905 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2906 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2907                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2908 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2909                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2910 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;