lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Main X86 Instruction Definition ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  67                                      SDTCisVT<2, i8>]>;
  68 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  71                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  72 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  73
  74 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  75 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  76                                         SDTCisVT<1, i32>]>;
  77
  78 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  79
  80 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  81                                                          SDTCisVT<1, iPTR>,
  82                                                          SDTCisVT<2, iPTR>]>;
  83
  84 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  85                                             SDTCisPtrTy<1>,
  86                                             SDTCisVT<2, i32>,
  87                                             SDTCisVT<3, i8>,
  88                                             SDTCisVT<4, i32>]>;
  89
  90 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  91
  92 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  93
  94 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  95
  96 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  97
  98 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 103
 104 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 105 def SDT_X86MEMBARRIERNoSSE : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 106
 107 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 108                             [SDNPHasChain]>;
 109 def X86MemBarrierNoSSE : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIERNoSSE,
 110                                 [SDNPHasChain]>;
 111 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 112                         [SDNPHasChain]>;
 113 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 114                         [SDNPHasChain]>;
 115 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 116                         [SDNPHasChain]>;
 117
 118
 119 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 120 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 121 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 122 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 123
 124 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 125 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 126
 127 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 128 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 129                         [SDNPHasChain]>;
 130 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 131 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 132
 133 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 134                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 135                          SDNPMayLoad, SDNPMemOperand]>;
 136 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 137                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 138                          SDNPMayLoad, SDNPMemOperand]>;
 139 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 140                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 141                          SDNPMayLoad, SDNPMemOperand]>;
 142
 143 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 144                         [SDNPHasChain, SDNPMayStore,
 145                          SDNPMayLoad, SDNPMemOperand]>;
 146 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 147                         [SDNPHasChain, SDNPMayStore,
 148                          SDNPMayLoad, SDNPMemOperand]>;
 149 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 150                         [SDNPHasChain, SDNPMayStore,
 151                          SDNPMayLoad, SDNPMemOperand]>;
 152 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 153                         [SDNPHasChain, SDNPMayStore,
 154                          SDNPMayLoad, SDNPMemOperand]>;
 155 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 156                         [SDNPHasChain, SDNPMayStore,
 157                          SDNPMayLoad, SDNPMemOperand]>;
 158 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 165                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 166
 167 def X86vastart_save_xmm_regs :
 168                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 169                         SDT_X86VASTART_SAVE_XMM_REGS,
 170                         [SDNPHasChain, SDNPVariadic]>;
 171 def X86vaarg64 :
 172                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 173                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 174                          SDNPMemOperand]>;
 175 def X86callseq_start :
 176                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 177                         [SDNPHasChain, SDNPOutGlue]>;
 178 def X86callseq_end :
 179                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 181
 182 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 183                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 184                          SDNPVariadic]>;
 185
 186 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 187                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 188 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 189                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 190                          SDNPMayLoad]>;
 191
 192 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 193                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 194
 195 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 196 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 197
 198 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 199                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 200
 201 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 202                         [SDNPHasChain]>;
 203
 204 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 205                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 206
 207 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 208                           [SDNPCommutative]>;
 209 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 210 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 211                           [SDNPCommutative]>;
 212 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 213                           [SDNPCommutative]>;
 214 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 215 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 216
 217 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 218 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 219 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 220                           [SDNPCommutative]>;
 221 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 224                           [SDNPCommutative]>;
 225
 226 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 227
 228 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 229                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 230
 231 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 232                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 233
 234 //===----------------------------------------------------------------------===//
 235 // X86 Operand Definitions.
 236 //
 237
 238 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 239 // the index operand of an address, to conform to x86 encoding restrictions.
 240 def ptr_rc_nosp : PointerLikeRegClass<1>;
 241
 242 // *mem - Operand definitions for the funky X86 addressing mode operands.
 243 //
 244 def X86MemAsmOperand : AsmOperandClass {
 245   let Name = "Mem";
 246   let SuperClasses = [];
 247 }
 248 def X86AbsMemAsmOperand : AsmOperandClass {
 249   let Name = "AbsMem";
 250   let SuperClasses = [X86MemAsmOperand];
 251 }
 252 class X86MemOperand<string printMethod> : Operand<iPTR> {
 253   let PrintMethod = printMethod;
 254   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 255   let ParserMatchClass = X86MemAsmOperand;
 256 }
 257
 258 let OperandType = "OPERAND_MEMORY" in {
 259 def opaque32mem : X86MemOperand<"printopaquemem">;
 260 def opaque48mem : X86MemOperand<"printopaquemem">;
 261 def opaque80mem : X86MemOperand<"printopaquemem">;
 262 def opaque512mem : X86MemOperand<"printopaquemem">;
 263
 264 def i8mem   : X86MemOperand<"printi8mem">;
 265 def i16mem  : X86MemOperand<"printi16mem">;
 266 def i32mem  : X86MemOperand<"printi32mem">;
 267 def i64mem  : X86MemOperand<"printi64mem">;
 268 def i128mem : X86MemOperand<"printi128mem">;
 269 def i256mem : X86MemOperand<"printi256mem">;
 270 def f32mem  : X86MemOperand<"printf32mem">;
 271 def f64mem  : X86MemOperand<"printf64mem">;
 272 def f80mem  : X86MemOperand<"printf80mem">;
 273 def f128mem : X86MemOperand<"printf128mem">;
 274 def f256mem : X86MemOperand<"printf256mem">;
 275 }
 276
 277 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 278 // plain GR64, so that it doesn't potentially require a REX prefix.
 279 def i8mem_NOREX : Operand<i64> {
 280   let PrintMethod = "printi8mem";
 281   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 282   let ParserMatchClass = X86MemAsmOperand;
 283   let OperandType = "OPERAND_MEMORY";
 284 }
 285
 286 // GPRs available for tailcall.
 287 // It represents GR64_TC or GR64_TCW64.
 288 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 289
 290 // Special i32mem for addresses of load folding tail calls. These are not
 291 // allowed to use callee-saved registers since they must be scheduled
 292 // after callee-saved register are popped.
 293 def i32mem_TC : Operand<i32> {
 294   let PrintMethod = "printi32mem";
 295   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 296   let ParserMatchClass = X86MemAsmOperand;
 297   let OperandType = "OPERAND_MEMORY";
 298 }
 299
 300 // Special i64mem for addresses of load folding tail calls. These are not
 301 // allowed to use callee-saved registers since they must be scheduled
 302 // after callee-saved register are popped.
 303 def i64mem_TC : Operand<i64> {
 304   let PrintMethod = "printi64mem";
 305   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 306                        ptr_rc_tailcall, i32imm, i8imm);
 307   let ParserMatchClass = X86MemAsmOperand;
 308   let OperandType = "OPERAND_MEMORY";
 309 }
 310
 311 let OperandType = "OPERAND_PCREL",
 312     ParserMatchClass = X86AbsMemAsmOperand,
 313     PrintMethod = "print_pcrel_imm" in {
 314 def i32imm_pcrel : Operand<i32>;
 315 def i16imm_pcrel : Operand<i16>;
 316
 317 def offset8 : Operand<i64>;
 318 def offset16 : Operand<i64>;
 319 def offset32 : Operand<i64>;
 320 def offset64 : Operand<i64>;
 321
 322 // Branch targets have OtherVT type and print as pc-relative values.
 323 def brtarget : Operand<OtherVT>;
 324 def brtarget8 : Operand<OtherVT>;
 325
 326 }
 327
 328 def SSECC : Operand<i8> {
 329   let PrintMethod = "printSSECC";
 330   let OperandType = "OPERAND_IMMEDIATE";
 331 }
 332
 333 class ImmSExtAsmOperandClass : AsmOperandClass {
 334   let SuperClasses = [ImmAsmOperand];
 335   let RenderMethod = "addImmOperands";
 336 }
 337
 338 class ImmZExtAsmOperandClass : AsmOperandClass {
 339   let SuperClasses = [ImmAsmOperand];
 340   let RenderMethod = "addImmOperands";
 341 }
 342
 343 // Sign-extended immediate classes. We don't need to define the full lattice
 344 // here because there is no instruction with an ambiguity between ImmSExti64i32
 345 // and ImmSExti32i8.
 346 //
 347 // The strange ranges come from the fact that the assembler always works with
 348 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 349 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 350
 351 // [0, 0x7FFFFFFF]                                            |
 352 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 353 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 354   let Name = "ImmSExti64i32";
 355 }
 356
 357 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 358 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 359 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 360   let Name = "ImmSExti16i8";
 361   let SuperClasses = [ImmSExti64i32AsmOperand];
 362 }
 363
 364 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 365 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 366 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 367   let Name = "ImmSExti32i8";
 368 }
 369
 370 // [0, 0x000000FF]
 371 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 372   let Name = "ImmZExtu32u8";
 373 }
 374
 375
 376 // [0, 0x0000007F]                                            |
 377 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 378 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 379   let Name = "ImmSExti64i8";
 380   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 381                       ImmSExti64i32AsmOperand];
 382 }
 383
 384 // A couple of more descriptive operand definitions.
 385 // 16-bits but only 8 bits are significant.
 386 def i16i8imm  : Operand<i16> {
 387   let ParserMatchClass = ImmSExti16i8AsmOperand;
 388   let OperandType = "OPERAND_IMMEDIATE";
 389 }
 390 // 32-bits but only 8 bits are significant.
 391 def i32i8imm  : Operand<i32> {
 392   let ParserMatchClass = ImmSExti32i8AsmOperand;
 393   let OperandType = "OPERAND_IMMEDIATE";
 394 }
 395 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 396 def u32u8imm  : Operand<i32> {
 397   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 398   let OperandType = "OPERAND_IMMEDIATE";
 399 }
 400
 401 // 64-bits but only 32 bits are significant.
 402 def i64i32imm  : Operand<i64> {
 403   let ParserMatchClass = ImmSExti64i32AsmOperand;
 404   let OperandType = "OPERAND_IMMEDIATE";
 405 }
 406
 407 // 64-bits but only 32 bits are significant, and those bits are treated as being
 408 // pc relative.
 409 def i64i32imm_pcrel : Operand<i64> {
 410   let PrintMethod = "print_pcrel_imm";
 411   let ParserMatchClass = X86AbsMemAsmOperand;
 412   let OperandType = "OPERAND_PCREL";
 413 }
 414
 415 // 64-bits but only 8 bits are significant.
 416 def i64i8imm   : Operand<i64> {
 417   let ParserMatchClass = ImmSExti64i8AsmOperand;
 418   let OperandType = "OPERAND_IMMEDIATE";
 419 }
 420
 421 def lea64_32mem : Operand<i32> {
 422   let PrintMethod = "printi32mem";
 423   let AsmOperandLowerMethod = "lower_lea64_32mem";
 424   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 425   let ParserMatchClass = X86MemAsmOperand;
 426 }
 427
 428
 429 //===----------------------------------------------------------------------===//
 430 // X86 Complex Pattern Definitions.
 431 //
 432
 433 // Define X86 specific addressing mode.
 434 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 435 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 436                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 437                                []>;
 438 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 439                                [tglobaltlsaddr], []>;
 440
 441 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 442                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 443                          X86WrapperRIP], []>;
 444
 445 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 446                                [tglobaltlsaddr], []>;
 447
 448 //===----------------------------------------------------------------------===//
 449 // X86 Instruction Predicate Definitions.
 450 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 451 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 452
 453 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 454 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 455 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 456 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 457 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 458 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 459 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 460 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 461 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 462 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 463
 464 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 465 def HasXMMInt    : Predicate<"Subtarget->hasXMMInt()">;
 466
 467 def HasAES       : Predicate<"Subtarget->hasAES()">;
 468 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 469 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 470 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 471 def FPStackf32   : Predicate<"!Subtarget->hasXMM()">;
 472 def FPStackf64   : Predicate<"!Subtarget->hasXMMInt()">;
 473 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 474 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 475                              AssemblerPredicate<"!Mode64Bit">;
 476 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 477                              AssemblerPredicate<"Mode64Bit">;
 478 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 479 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 480 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 481 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 482 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 483                              "TM.getCodeModel() != CodeModel::Kernel">;
 484 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 485                              "TM.getCodeModel() == CodeModel::Kernel">;
 486 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 487 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 488 def OptForSize   : Predicate<"OptForSize">;
 489 def OptForSpeed  : Predicate<"!OptForSize">;
 490 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 491 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 492
 493 //===----------------------------------------------------------------------===//
 494 // X86 Instruction Format Definitions.
 495 //
 496
 497 include "X86InstrFormats.td"
 498
 499 //===----------------------------------------------------------------------===//
 500 // Pattern fragments.
 501 //
 502
 503 // X86 specific condition code. These correspond to CondCode in
 504 // X86InstrInfo.h. They must be kept in synch.
 505 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 506 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 507 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 508 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 509 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 510 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 511 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 512 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 513 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 514 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 515 def X86_COND_NO  : PatLeaf<(i8 10)>;
 516 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 517 def X86_COND_NS  : PatLeaf<(i8 12)>;
 518 def X86_COND_O   : PatLeaf<(i8 13)>;
 519 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 520 def X86_COND_S   : PatLeaf<(i8 15)>;
 521
 522 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 523   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 524   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 525   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 526 }
 527
 528 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 529
 530
 531 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 532 // unsigned field.
 533 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 534
 535 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 536   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 537 }]>;
 538
 539 // Helper fragments for loads.
 540 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 541 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 542 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 543   LoadSDNode *LD = cast<LoadSDNode>(N);
 544   ISD::LoadExtType ExtType = LD->getExtensionType();
 545   if (ExtType == ISD::NON_EXTLOAD)
 546     return true;
 547   if (ExtType == ISD::EXTLOAD)
 548     return LD->getAlignment() >= 2 && !LD->isVolatile();
 549   return false;
 550 }]>;
 551
 552 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 553   LoadSDNode *LD = cast<LoadSDNode>(N);
 554   ISD::LoadExtType ExtType = LD->getExtensionType();
 555   if (ExtType == ISD::EXTLOAD)
 556     return LD->getAlignment() >= 2 && !LD->isVolatile();
 557   return false;
 558 }]>;
 559
 560 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 561   LoadSDNode *LD = cast<LoadSDNode>(N);
 562   ISD::LoadExtType ExtType = LD->getExtensionType();
 563   if (ExtType == ISD::NON_EXTLOAD)
 564     return true;
 565   if (ExtType == ISD::EXTLOAD)
 566     return LD->getAlignment() >= 4 && !LD->isVolatile();
 567   return false;
 568 }]>;
 569
 570 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 571 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 572 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 573 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 574 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 575
 576 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 577 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 578 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 579 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 580 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 581 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 582
 583 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 584 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 585 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 586 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 587 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 588 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 589 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 590 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 591 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 592 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 593
 594 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 595 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 596 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 597 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 598 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 599 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 600 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 601 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 602 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 603 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 604
 605
 606 // An 'and' node with a single use.
 607 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 608   return N->hasOneUse();
 609 }]>;
 610 // An 'srl' node with a single use.
 611 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 612   return N->hasOneUse();
 613 }]>;
 614 // An 'trunc' node with a single use.
 615 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 616   return N->hasOneUse();
 617 }]>;
 618
 619 //===----------------------------------------------------------------------===//
 620 // Instruction list.
 621 //
 622
 623 // Nop
 624 let neverHasSideEffects = 1 in {
 625   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 626   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 627                 "nop{w}\t$zero", []>, TB, OpSize;
 628   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 629                 "nop{l}\t$zero", []>, TB;
 630 }
 631
 632
 633 // Constructing a stack frame.
 634 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 635                  "enter\t$len, $lvl", []>;
 636
 637 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 638 def LEAVE    : I<0xC9, RawFrm,
 639                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 640
 641 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 642 def LEAVE64  : I<0xC9, RawFrm,
 643                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 644
 645 //===----------------------------------------------------------------------===//
 646 //  Miscellaneous Instructions.
 647 //
 648
 649 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 650 let mayLoad = 1 in {
 651 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 652   OpSize;
 653 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 654 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 655   OpSize;
 656 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 657   OpSize;
 658 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 659 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 660
 661 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 662 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 663                Requires<[In32BitMode]>;
 664 }
 665
 666 let mayStore = 1 in {
 667 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 668   OpSize;
 669 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 670 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 671   OpSize;
 672 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 673   OpSize;
 674 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 675 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 676
 677 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 678                       "push{l}\t$imm", []>;
 679 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 680                       "push{w}\t$imm", []>, OpSize;
 681 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 682                       "push{l}\t$imm", []>;
 683
 684 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 685 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 686                Requires<[In32BitMode]>;
 687
 688 }
 689 }
 690
 691 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 692 let mayLoad = 1 in {
 693 def POP64r   : I<0x58, AddRegFrm,
 694                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 695 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 696 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 697 }
 698 let mayStore = 1 in {
 699 def PUSH64r  : I<0x50, AddRegFrm,
 700                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 701 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 702 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 703 }
 704 }
 705
 706 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 707 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 708                      "push{q}\t$imm", []>;
 709 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 710                       "push{q}\t$imm", []>;
 711 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 712                       "push{q}\t$imm", []>;
 713 }
 714
 715 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 716 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 717                Requires<[In64BitMode]>;
 718 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 719 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 720                  Requires<[In64BitMode]>;
 721
 722
 723
 724 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 725     mayLoad=1, neverHasSideEffects=1 in {
 726 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 727                Requires<[In32BitMode]>;
 728 }
 729 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 730     mayStore=1, neverHasSideEffects=1 in {
 731 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 732                Requires<[In32BitMode]>;
 733 }
 734
 735 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 736 def BSWAP32r : I<0xC8, AddRegFrm,
 737                  (outs GR32:$dst), (ins GR32:$src),
 738                  "bswap{l}\t$dst",
 739                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 740
 741 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 742                   "bswap{q}\t$dst",
 743                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 744 } // Constraints = "$src = $dst"
 745
 746 // Bit scan instructions.
 747 let Defs = [EFLAGS] in {
 748 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 749                  "bsf{w}\t{$src, $dst|$dst, $src}",
 750                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 751 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 752                  "bsf{w}\t{$src, $dst|$dst, $src}",
 753                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 754                  OpSize;
 755 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 756                  "bsf{l}\t{$src, $dst|$dst, $src}",
 757                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 758 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 759                  "bsf{l}\t{$src, $dst|$dst, $src}",
 760                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 761 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 762                   "bsf{q}\t{$src, $dst|$dst, $src}",
 763                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 764 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 765                   "bsf{q}\t{$src, $dst|$dst, $src}",
 766                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 767
 768 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 769                  "bsr{w}\t{$src, $dst|$dst, $src}",
 770                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 771 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 772                  "bsr{w}\t{$src, $dst|$dst, $src}",
 773                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 774                  OpSize;
 775 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 776                  "bsr{l}\t{$src, $dst|$dst, $src}",
 777                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 778 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 779                  "bsr{l}\t{$src, $dst|$dst, $src}",
 780                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 781 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 782                   "bsr{q}\t{$src, $dst|$dst, $src}",
 783                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 784 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 785                   "bsr{q}\t{$src, $dst|$dst, $src}",
 786                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 787 } // Defs = [EFLAGS]
 788
 789
 790 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 791 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 792 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "{movsb}", []>;
 793 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "{movsw}", []>, OpSize;
 794 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "{movsl|movsd}", []>;
 795 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 796 }
 797
 798 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 799 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 800 def STOSB : I<0xAA, RawFrm, (outs), (ins), "{stosb}", []>;
 801 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 802 def STOSW : I<0xAB, RawFrm, (outs), (ins), "{stosw}", []>, OpSize;
 803 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 804 def STOSD : I<0xAB, RawFrm, (outs), (ins), "{stosl|stosd}", []>;
 805 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 806 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 807
 808 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scas{b}", []>;
 809 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scas{w}", []>, OpSize;
 810 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l}", []>;
 811 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 812
 813 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmps{b}", []>;
 814 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmps{w}", []>, OpSize;
 815 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l}", []>;
 816 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 817
 818
 819 //===----------------------------------------------------------------------===//
 820 //  Move Instructions.
 821 //
 822
 823 let neverHasSideEffects = 1 in {
 824 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 825                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 826 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 827                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 828 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 829                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 830 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 831                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 832 }
 833 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 834 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 835                    "mov{b}\t{$src, $dst|$dst, $src}",
 836                    [(set GR8:$dst, imm:$src)]>;
 837 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 838                    "mov{w}\t{$src, $dst|$dst, $src}",
 839                    [(set GR16:$dst, imm:$src)]>, OpSize;
 840 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 841                    "mov{l}\t{$src, $dst|$dst, $src}",
 842                    [(set GR32:$dst, imm:$src)]>;
 843 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 844                     "movabs{q}\t{$src, $dst|$dst, $src}",
 845                     [(set GR64:$dst, imm:$src)]>;
 846 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 847                       "mov{q}\t{$src, $dst|$dst, $src}",
 848                       [(set GR64:$dst, i64immSExt32:$src)]>;
 849 }
 850
 851 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 852                    "mov{b}\t{$src, $dst|$dst, $src}",
 853                    [(store (i8 imm:$src), addr:$dst)]>;
 854 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 855                    "mov{w}\t{$src, $dst|$dst, $src}",
 856                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 857 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 858                    "mov{l}\t{$src, $dst|$dst, $src}",
 859                    [(store (i32 imm:$src), addr:$dst)]>;
 860 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 861                       "mov{q}\t{$src, $dst|$dst, $src}",
 862                       [(store i64immSExt32:$src, addr:$dst)]>;
 863
 864 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 865 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 866 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 867                    "mov{b}\t{$src, %al|%al, $src}", []>,
 868                    Requires<[In32BitMode]>;
 869 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 870                       "mov{w}\t{$src, %ax|%ax, $src}", []>, OpSize,
 871                      Requires<[In32BitMode]>;
 872 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 873                       "mov{l}\t{$src, %eax|%eax, $src}", []>,
 874                      Requires<[In32BitMode]>;
 875 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 876                    "mov{b}\t{%al, $dst|$dst, %al}", []>,
 877                   Requires<[In32BitMode]>;
 878 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 879                       "mov{w}\t{%ax, $dst|$dst, %ax}", []>, OpSize,
 880                      Requires<[In32BitMode]>;
 881 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 882                       "mov{l}\t{%eax, $dst|$dst, %eax}", []>,
 883                      Requires<[In32BitMode]>;
 884
 885 // FIXME: These definitions are utterly broken
 886 // Just leave them commented out for now because they're useless outside
 887 // of the large code model, and most compilers won't generate the instructions
 888 // in question.
 889 /*
 890 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 891                       "mov{q}\t{$src, %rax|%rax, $src}", []>;
 892 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 893                        "mov{q}\t{$src, %rax|%rax, $src}", []>;
 894 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 895                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 896 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 897                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 898 */
 899
 900
 901 let isCodeGenOnly = 1 in {
 902 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 903                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 904 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 905                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 906 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 907                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 908 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 909                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 910 }
 911
 912 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 913 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 914                 "mov{b}\t{$src, $dst|$dst, $src}",
 915                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 916 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 917                 "mov{w}\t{$src, $dst|$dst, $src}",
 918                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 919 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 920                 "mov{l}\t{$src, $dst|$dst, $src}",
 921                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 922 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 923                  "mov{q}\t{$src, $dst|$dst, $src}",
 924                  [(set GR64:$dst, (load addr:$src))]>;
 925 }
 926
 927 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 928                 "mov{b}\t{$src, $dst|$dst, $src}",
 929                 [(store GR8:$src, addr:$dst)]>;
 930 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 931                 "mov{w}\t{$src, $dst|$dst, $src}",
 932                 [(store GR16:$src, addr:$dst)]>, OpSize;
 933 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 934                 "mov{l}\t{$src, $dst|$dst, $src}",
 935                 [(store GR32:$src, addr:$dst)]>;
 936 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 937                  "mov{q}\t{$src, $dst|$dst, $src}",
 938                  [(store GR64:$src, addr:$dst)]>;
 939
 940 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 941 // that they can be used for copying and storing h registers, which can't be
 942 // encoded when a REX prefix is present.
 943 let isCodeGenOnly = 1 in {
 944 let neverHasSideEffects = 1 in
 945 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 946                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 947                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 948 let mayStore = 1 in
 949 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 950                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 951                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 952 let mayLoad = 1,
 953     canFoldAsLoad = 1, isReMaterializable = 1 in
 954 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 955                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 956                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 957 }
 958
 959
 960 // Condition code ops, incl. set if equal/not equal/...
 961 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
 962 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
 963 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
 964 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
 965
 966
 967 //===----------------------------------------------------------------------===//
 968 // Bit tests instructions: BT, BTS, BTR, BTC.
 969
 970 let Defs = [EFLAGS] in {
 971 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 972                "bt{w}\t{$src2, $src1|$src1, $src2}",
 973                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
 974 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 975                "bt{l}\t{$src2, $src1|$src1, $src2}",
 976                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
 977 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 978                "bt{q}\t{$src2, $src1|$src1, $src2}",
 979                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
 980
 981 // Unlike with the register+register form, the memory+register form of the
 982 // bt instruction does not ignore the high bits of the index. From ISel's
 983 // perspective, this is pretty bizarre. Make these instructions disassembly
 984 // only for now.
 985
 986 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 987                "bt{w}\t{$src2, $src1|$src1, $src2}",
 988 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
 989 //                (implicit EFLAGS)]
 990                []
 991                >, OpSize, TB, Requires<[FastBTMem]>;
 992 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 993                "bt{l}\t{$src2, $src1|$src1, $src2}",
 994 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
 995 //                (implicit EFLAGS)]
 996                []
 997                >, TB, Requires<[FastBTMem]>;
 998 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 999                "bt{q}\t{$src2, $src1|$src1, $src2}",
1000 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1001 //                (implicit EFLAGS)]
1002                 []
1003                 >, TB;
1004
1005 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1006                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1007                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
1008                 OpSize, TB;
1009 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1010                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1011                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
1012 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1013                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1014                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
1015
1016 // Note that these instructions don't need FastBTMem because that
1017 // only applies when the other operand is in a register. When it's
1018 // an immediate, bt is still fast.
1019 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1020                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1021                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1022                  ]>, OpSize, TB;
1023 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1024                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1025                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1026                  ]>, TB;
1027 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1028                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1029                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1030                                      i64immSExt8:$src2))]>, TB;
1031
1032
1033 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1034                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1035 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1036                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1037 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1038                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1039 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1040                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1041 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1042                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1043 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1044                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1045 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1046                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1047 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1048                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1049 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1050                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1051 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1052                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1053 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1054                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1055 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1056                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1057
1058 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1059                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1060 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1061                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1062 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1063                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1064 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1065                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1066 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1067                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1068 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1069                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1070 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1071                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1072 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1073                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1074 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1075                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1076 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1077                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1078 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1079                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1080 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1081                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1082
1083 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1084                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1085 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1086                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1087 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1088                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1089 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1090                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1091 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1092                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1093 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1094                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1095 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1096                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1097 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1098                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1099 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1100                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1101 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1102                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1103 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1104                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1105 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1106                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1107 } // Defs = [EFLAGS]
1108
1109
1110 //===----------------------------------------------------------------------===//
1111 // Atomic support
1112 //
1113
1114
1115 // Atomic swap. These are just normal xchg instructions. But since a memory
1116 // operand is referenced, the atomicity is ensured.
1117 let Constraints = "$val = $dst" in {
1118 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1119                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1120                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1121 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1122                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1123                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1124                 OpSize;
1125 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1126                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1127                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1128 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1129                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1130                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1131
1132 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1133                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1134 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1135                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1136 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1137                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1138 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1139                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1140 }
1141
1142 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1143                   "xchg{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1144 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1145                   "xchg{l}\t{$src, %eax|%eax, $src}", []>;
1146 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1147                   "xchg{q}\t{$src, %rax|%rax, $src}", []>;
1148
1149
1150
1151 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1152                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1153 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1154                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1155 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1156                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1157 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1158                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1159
1160 let mayLoad = 1, mayStore = 1 in {
1161 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1162                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1163 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1164                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1165 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1166                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1167 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1168                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1169
1170 }
1171
1172 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1173                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1174 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1175                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1176 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1177                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1178 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1179                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1180
1181 let mayLoad = 1, mayStore = 1 in {
1182 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1183                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1184 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1185                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1186 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1187                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1188 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1189                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1190 }
1191
1192 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1193 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1194                   "cmpxchg8b\t$dst", []>, TB;
1195
1196 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1197 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1198                     "cmpxchg16b\t$dst", []>, TB, Requires<[HasCmpxchg16b]>;
1199
1200
1201
1202 // Lock instruction prefix
1203 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1204
1205 // Rex64 instruction prefix
1206 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1207
1208 // Data16 instruction prefix
1209 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1210
1211 // Repeat string operation instruction prefixes
1212 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1213 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1214 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1215 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1216 // Repeat while not equal (used with CMPS and SCAS)
1217 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1218 }
1219
1220
1221 // String manipulation instructions
1222 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1223 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1224 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1225 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1226
1227 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1228 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1229 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1230
1231
1232 // Flag instructions
1233 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1234 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1235 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1236 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1237 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1238 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1239 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1240
1241 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1242
1243 // Table lookup instructions
1244 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1245
1246 // ASCII Adjust After Addition
1247 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1248 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", []>, Requires<[In32BitMode]>;
1249
1250 // ASCII Adjust AX Before Division
1251 // sets AL, AH and EFLAGS and uses AL and AH
1252 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1253                  "aad\t$src", []>, Requires<[In32BitMode]>;
1254
1255 // ASCII Adjust AX After Multiply
1256 // sets AL, AH and EFLAGS and uses AL
1257 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1258                  "aam\t$src", []>, Requires<[In32BitMode]>;
1259
1260 // ASCII Adjust AL After Subtraction - sets
1261 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1262 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", []>, Requires<[In32BitMode]>;
1263
1264 // Decimal Adjust AL after Addition
1265 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1266 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", []>, Requires<[In32BitMode]>;
1267
1268 // Decimal Adjust AL after Subtraction
1269 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1270 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", []>, Requires<[In32BitMode]>;
1271
1272 // Check Array Index Against Bounds
1273 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1274                    "bound\t{$src, $dst|$dst, $src}", []>, OpSize,
1275                    Requires<[In32BitMode]>;
1276 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1277                    "bound\t{$src, $dst|$dst, $src}", []>,
1278                    Requires<[In32BitMode]>;
1279
1280 // Adjust RPL Field of Segment Selector
1281 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1282                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1283 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1284                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1285
1286 //===----------------------------------------------------------------------===//
1287 // Subsystems.
1288 //===----------------------------------------------------------------------===//
1289
1290 include "X86InstrArithmetic.td"
1291 include "X86InstrCMovSetCC.td"
1292 include "X86InstrExtension.td"
1293 include "X86InstrControl.td"
1294 include "X86InstrShiftRotate.td"
1295
1296 // X87 Floating Point Stack.
1297 include "X86InstrFPStack.td"
1298
1299 // SIMD support (SSE, MMX and AVX)
1300 include "X86InstrFragmentsSIMD.td"
1301
1302 // FMA - Fused Multiply-Add support (requires FMA)
1303 include "X86InstrFMA.td"
1304
1305 // SSE, MMX and 3DNow! vector support.
1306 include "X86InstrSSE.td"
1307 include "X86InstrMMX.td"
1308 include "X86Instr3DNow.td"
1309
1310 include "X86InstrVMX.td"
1311
1312 // System instructions.
1313 include "X86InstrSystem.td"
1314
1315 // Compiler Pseudo Instructions and Pat Patterns
1316 include "X86InstrCompiler.td"
1317
1318 //===----------------------------------------------------------------------===//
1319 // Assembler Mnemonic Aliases
1320 //===----------------------------------------------------------------------===//
1321
1322 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1323 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1324
1325 def : MnemonicAlias<"cbw",  "cbtw">;
1326 def : MnemonicAlias<"cwd",  "cwtd">;
1327 def : MnemonicAlias<"cdq", "cltd">;
1328 def : MnemonicAlias<"cwde", "cwtl">;
1329 def : MnemonicAlias<"cdqe", "cltq">;
1330
1331 // lret maps to lretl, it is not ambiguous with lretq.
1332 def : MnemonicAlias<"lret", "lretl">;
1333
1334 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1335 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1336
1337 def : MnemonicAlias<"loopz", "loope">;
1338 def : MnemonicAlias<"loopnz", "loopne">;
1339
1340 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1341 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1342 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1343 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1344 def : MnemonicAlias<"popfd",  "popfl">;
1345
1346 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1347 // all modes.  However: "push (addr)" and "push $42" should default to
1348 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1349 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1350 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1351 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1352 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1353 def : MnemonicAlias<"pushfd", "pushfl">;
1354
1355 def : MnemonicAlias<"repe", "rep">;
1356 def : MnemonicAlias<"repz", "rep">;
1357 def : MnemonicAlias<"repnz", "repne">;
1358
1359 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1360 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1361
1362 def : MnemonicAlias<"salb", "shlb">;
1363 def : MnemonicAlias<"salw", "shlw">;
1364 def : MnemonicAlias<"sall", "shll">;
1365 def : MnemonicAlias<"salq", "shlq">;
1366
1367 def : MnemonicAlias<"smovb", "movsb">;
1368 def : MnemonicAlias<"smovw", "movsw">;
1369 def : MnemonicAlias<"smovl", "movsl">;
1370 def : MnemonicAlias<"smovq", "movsq">;
1371
1372 def : MnemonicAlias<"ud2a", "ud2">;
1373 def : MnemonicAlias<"verrw", "verr">;
1374
1375 // System instruction aliases.
1376 def : MnemonicAlias<"iret", "iretl">;
1377 def : MnemonicAlias<"sysret", "sysretl">;
1378
1379 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1380 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1381 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1382 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1383 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1384 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1385 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1386 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1387
1388
1389 // Floating point stack aliases.
1390 def : MnemonicAlias<"fcmovz",   "fcmove">;
1391 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1392 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1393 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1394 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1395 def : MnemonicAlias<"fcomip",   "fcompi">;
1396 def : MnemonicAlias<"fildq",    "fildll">;
1397 def : MnemonicAlias<"fldcww",   "fldcw">;
1398 def : MnemonicAlias<"fnstcww", "fnstcw">;
1399 def : MnemonicAlias<"fnstsww", "fnstsw">;
1400 def : MnemonicAlias<"fucomip",  "fucompi">;
1401 def : MnemonicAlias<"fwait",    "wait">;
1402
1403
1404 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1405   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1406                   !strconcat(Prefix, NewCond, Suffix)>;
1407
1408 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1409 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1410 /// example "setz" -> "sete".
1411 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1412   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1413   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1414   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1415   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1416   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1417   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1418   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1419   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1420   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1421   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1422
1423   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1424   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1425   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1426   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1427 }
1428
1429 // Aliases for set<CC>
1430 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1431 // Aliases for j<CC>
1432 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1433 // Aliases for cmov<CC>{w,l,q}
1434 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1435 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1436 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1437
1438
1439 //===----------------------------------------------------------------------===//
1440 // Assembler Instruction Aliases
1441 //===----------------------------------------------------------------------===//
1442
1443 // aad/aam default to base 10 if no operand is specified.
1444 def : InstAlias<"aad", (AAD8i8 10)>;
1445 def : InstAlias<"aam", (AAM8i8 10)>;
1446
1447 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1448 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1449
1450 // clr aliases.
1451 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1452 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1453 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1454 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1455
1456 // div and idiv aliases for explicit A register.
1457 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1458 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1459 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1460 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1461 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1462 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1463 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1464 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1465 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1466 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1467 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1468 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1469 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1470 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1471 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1472 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1473
1474
1475
1476 // Various unary fpstack operations default to operating on on ST1.
1477 // For example, "fxch" -> "fxch %st(1)"
1478 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1479 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1480 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1481 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1482 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1483 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1484 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1485 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1486 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1487 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1488 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1489 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1490 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1491
1492 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1493 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1494 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1495 // gas.
1496 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1497  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1498                  (Inst RST:$op), EmitAlias>;
1499  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1500                  (Inst ST0), EmitAlias>;
1501 }
1502
1503 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1504 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1505 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1506 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1507 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1508 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1509 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1510 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1511 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1512 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1513 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1514 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1515 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1516 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1517 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1518 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1519
1520
1521 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1522 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1523 // solely because gas supports it.
1524 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1525 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1526 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1527 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1528 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1529 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1530
1531 // We accept "fnstsw %eax" even though it only writes %ax.
1532 def : InstAlias<"fnstsw %eax", (FNSTSW8r)>;
1533 def : InstAlias<"fnstsw %al" , (FNSTSW8r)>;
1534 def : InstAlias<"fnstsw"     , (FNSTSW8r)>;
1535
1536 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1537 // this is compatible with what GAS does.
1538 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1539 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1540 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1541 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1542
1543 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1544 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1545 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1546 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1547 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1548 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1549 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1550
1551 // inb %dx -> inb %al, %dx
1552 def : InstAlias<"inb %dx", (IN8rr)>;
1553 def : InstAlias<"inw %dx", (IN16rr)>;
1554 def : InstAlias<"inl %dx", (IN32rr)>;
1555 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1556 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1557 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1558
1559
1560 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1561 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1562 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1563 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1564 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1565 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1566 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1567
1568 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1569 // the move.  All segment/mem forms are equivalent, this has the shortest
1570 // encoding.
1571 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1572 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1573
1574 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1575 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1576
1577 // Match 'movq GR64, MMX' as an alias for movd.
1578 def : InstAlias<"movq $src, $dst",
1579                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1580 def : InstAlias<"movq $src, $dst",
1581                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1582
1583 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1584 // alias for movsl. (as in rep; movsd)
1585 def : InstAlias<"movsd", (MOVSD)>;
1586
1587 // movsx aliases
1588 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1589 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1590 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1591 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1592 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1593 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1594 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1595
1596 // movzx aliases
1597 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1598 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1599 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1600 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1601 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1602 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1603 // Note: No GR32->GR64 movzx form.
1604
1605 // outb %dx -> outb %al, %dx
1606 def : InstAlias<"outb %dx", (OUT8rr)>;
1607 def : InstAlias<"outw %dx", (OUT16rr)>;
1608 def : InstAlias<"outl %dx", (OUT32rr)>;
1609 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1610 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1611 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1612
1613 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1614 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1615 // errors, since its encoding is the most compact.
1616 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1617
1618 // shld/shrd op,op -> shld op, op, 1
1619 def : InstAlias<"shldw $r1, $r2", (SHLD16rri8 GR16:$r1, GR16:$r2, 1)>;
1620 def : InstAlias<"shldl $r1, $r2", (SHLD32rri8 GR32:$r1, GR32:$r2, 1)>;
1621 def : InstAlias<"shldq $r1, $r2", (SHLD64rri8 GR64:$r1, GR64:$r2, 1)>;
1622 def : InstAlias<"shrdw $r1, $r2", (SHRD16rri8 GR16:$r1, GR16:$r2, 1)>;
1623 def : InstAlias<"shrdl $r1, $r2", (SHRD32rri8 GR32:$r1, GR32:$r2, 1)>;
1624 def : InstAlias<"shrdq $r1, $r2", (SHRD64rri8 GR64:$r1, GR64:$r2, 1)>;
1625
1626 def : InstAlias<"shldw $mem, $reg", (SHLD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1627 def : InstAlias<"shldl $mem, $reg", (SHLD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1628 def : InstAlias<"shldq $mem, $reg", (SHLD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1629 def : InstAlias<"shrdw $mem, $reg", (SHRD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1630 def : InstAlias<"shrdl $mem, $reg", (SHRD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1631 def : InstAlias<"shrdq $mem, $reg", (SHRD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1632
1633 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1634  *  matching a fixed immediate like $1.
1635 // "shl X, $1" is an alias for "shl X".
1636 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1637  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1638                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1639  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1640                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1641  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1642                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1643  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1644                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1645  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1646                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1647  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1648                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1649  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1650                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1651  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1652                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1653 }
1654
1655 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1656 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1657 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1658 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1659 FIXME */
1660
1661 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1662 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1663 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1664 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1665 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1666
1667 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1668 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1669 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1670 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1671 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;