lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  69                                      SDTCisVT<2, i8>]>;
  70 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  71
  72 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  73                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  74 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  75
  76 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  77 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  78                                         SDTCisVT<1, i32>]>;
  79
  80 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  81
  82 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  83                                                          SDTCisVT<1, iPTR>,
  84                                                          SDTCisVT<2, iPTR>]>;
  85
  86 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  87                                             SDTCisPtrTy<1>,
  88                                             SDTCisVT<2, i32>,
  89                                             SDTCisVT<3, i8>,
  90                                             SDTCisVT<4, i32>]>;
  91
  92 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  93
  94 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  95
  96 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  97
  98 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 105
 106 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 107
 108 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 109
 110 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 111
 112 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 113
 114 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 115                             [SDNPHasChain]>;
 116 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 117                         [SDNPHasChain]>;
 118 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122
 123
 124 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 125 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 126 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 127 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 128
 129 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 130 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 131
 132 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 133 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 134                         [SDNPHasChain]>;
 135 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 136 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 137
 138 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 139
 140 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 141                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 142                          SDNPMayLoad, SDNPMemOperand]>;
 143 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 144                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 145                          SDNPMayLoad, SDNPMemOperand]>;
 146 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 147                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 148                          SDNPMayLoad, SDNPMemOperand]>;
 149
 150 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 151                         [SDNPHasChain, SDNPMayStore,
 152                          SDNPMayLoad, SDNPMemOperand]>;
 153 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 154                         [SDNPHasChain, SDNPMayStore,
 155                          SDNPMayLoad, SDNPMemOperand]>;
 156 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 157                         [SDNPHasChain, SDNPMayStore,
 158                          SDNPMayLoad, SDNPMemOperand]>;
 159 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 160                         [SDNPHasChain, SDNPMayStore,
 161                          SDNPMayLoad, SDNPMemOperand]>;
 162 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 163                         [SDNPHasChain, SDNPMayStore,
 164                          SDNPMayLoad, SDNPMemOperand]>;
 165 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 166                         [SDNPHasChain, SDNPMayStore,
 167                          SDNPMayLoad, SDNPMemOperand]>;
 168 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 169                         [SDNPHasChain, SDNPMayStore,
 170                          SDNPMayLoad, SDNPMemOperand]>;
 171 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 172                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 173
 174 def X86vastart_save_xmm_regs :
 175                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 176                         SDT_X86VASTART_SAVE_XMM_REGS,
 177                         [SDNPHasChain, SDNPVariadic]>;
 178 def X86vaarg64 :
 179                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 180                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 181                          SDNPMemOperand]>;
 182 def X86callseq_start :
 183                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 184                         [SDNPHasChain, SDNPOutGlue]>;
 185 def X86callseq_end :
 186                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 187                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 188
 189 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 190                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 191                          SDNPVariadic]>;
 192
 193 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 194                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 195 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 196                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 197                          SDNPMayLoad]>;
 198
 199 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 200                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 201
 202 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 203 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 204
 205 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 206                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 207
 208 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 209                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 210
 211 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 212                         [SDNPHasChain]>;
 213
 214 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 215                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 216
 217 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 218                           [SDNPCommutative]>;
 219 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 220 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 221                           [SDNPCommutative]>;
 222 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 223                           [SDNPCommutative]>;
 224 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 225 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 226
 227 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 228 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 229 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 230                           [SDNPCommutative]>;
 231 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 232                           [SDNPCommutative]>;
 233 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 236
 237 def X86blsi_flag : SDNode<"X86ISD::BLSI",  SDTUnaryArithWithFlags>;
 238 def X86blsmsk_flag : SDNode<"X86ISD::BLSMSK",  SDTUnaryArithWithFlags>;
 239 def X86blsr_flag : SDNode<"X86ISD::BLSR",  SDTUnaryArithWithFlags>;
 240
 241 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 242
 243 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 244                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 245
 246 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 247                           [SDNPHasChain]>;
 248
 249 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 250                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 251
 252 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 253                         [SDNPHasChain, SDNPOutGlue]>;
 254
 255 //===----------------------------------------------------------------------===//
 256 // X86 Operand Definitions.
 257 //
 258
 259 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 260 // the index operand of an address, to conform to x86 encoding restrictions.
 261 def ptr_rc_nosp : PointerLikeRegClass<1>;
 262
 263 // *mem - Operand definitions for the funky X86 addressing mode operands.
 264 //
 265 def X86MemAsmOperand : AsmOperandClass {
 266  let Name = "Mem"; let PredicateMethod = "isMem";
 267 }
 268 def X86Mem8AsmOperand : AsmOperandClass {
 269   let Name = "Mem8"; let PredicateMethod = "isMem8";
 270 }
 271 def X86Mem16AsmOperand : AsmOperandClass {
 272   let Name = "Mem16"; let PredicateMethod = "isMem16";
 273 }
 274 def X86Mem32AsmOperand : AsmOperandClass {
 275   let Name = "Mem32"; let PredicateMethod = "isMem32";
 276 }
 277 def X86Mem64AsmOperand : AsmOperandClass {
 278   let Name = "Mem64"; let PredicateMethod = "isMem64";
 279 }
 280 def X86Mem80AsmOperand : AsmOperandClass {
 281   let Name = "Mem80"; let PredicateMethod = "isMem80";
 282 }
 283 def X86Mem128AsmOperand : AsmOperandClass {
 284   let Name = "Mem128"; let PredicateMethod = "isMem128";
 285 }
 286 def X86Mem256AsmOperand : AsmOperandClass {
 287   let Name = "Mem256"; let PredicateMethod = "isMem256";
 288 }
 289
 290 def X86AbsMemAsmOperand : AsmOperandClass {
 291   let Name = "AbsMem";
 292   let SuperClasses = [X86MemAsmOperand];
 293 }
 294 class X86MemOperand<string printMethod> : Operand<iPTR> {
 295   let PrintMethod = printMethod;
 296   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 297   let ParserMatchClass = X86MemAsmOperand;
 298 }
 299
 300 let OperandType = "OPERAND_MEMORY" in {
 301 def opaque32mem : X86MemOperand<"printopaquemem">;
 302 def opaque48mem : X86MemOperand<"printopaquemem">;
 303 def opaque80mem : X86MemOperand<"printopaquemem">;
 304 def opaque512mem : X86MemOperand<"printopaquemem">;
 305
 306 def i8mem   : X86MemOperand<"printi8mem"> {
 307   let ParserMatchClass = X86Mem8AsmOperand; }
 308 def i16mem  : X86MemOperand<"printi16mem"> {
 309   let ParserMatchClass = X86Mem16AsmOperand; }
 310 def i32mem  : X86MemOperand<"printi32mem"> {
 311   let ParserMatchClass = X86Mem32AsmOperand; }
 312 def i64mem  : X86MemOperand<"printi64mem"> {
 313   let ParserMatchClass = X86Mem64AsmOperand; }
 314 def i128mem : X86MemOperand<"printi128mem"> {
 315   let ParserMatchClass = X86Mem128AsmOperand; }
 316 def i256mem : X86MemOperand<"printi256mem"> {
 317   let ParserMatchClass = X86Mem256AsmOperand; }
 318 def f32mem  : X86MemOperand<"printf32mem"> {
 319   let ParserMatchClass = X86Mem32AsmOperand; }
 320 def f64mem  : X86MemOperand<"printf64mem"> {
 321   let ParserMatchClass = X86Mem64AsmOperand; }
 322 def f80mem  : X86MemOperand<"printf80mem"> {
 323   let ParserMatchClass = X86Mem80AsmOperand; }
 324 def f128mem : X86MemOperand<"printf128mem"> {
 325   let ParserMatchClass = X86Mem128AsmOperand; }
 326 def f256mem : X86MemOperand<"printf256mem">{
 327   let ParserMatchClass = X86Mem256AsmOperand; }
 328 def v128mem : Operand<iPTR> {
 329   let PrintMethod = "printf128mem";
 330   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 331   let ParserMatchClass = X86Mem128AsmOperand; }
 332 def v256mem : Operand<iPTR> {
 333   let PrintMethod = "printf256mem";
 334   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 335   let ParserMatchClass = X86Mem256AsmOperand; }
 336 }
 337
 338 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 339 // plain GR64, so that it doesn't potentially require a REX prefix.
 340 def i8mem_NOREX : Operand<i64> {
 341   let PrintMethod = "printi8mem";
 342   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 343   let ParserMatchClass = X86Mem8AsmOperand;
 344   let OperandType = "OPERAND_MEMORY";
 345 }
 346
 347 // GPRs available for tailcall.
 348 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 349 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 350
 351 // Special i32mem for addresses of load folding tail calls. These are not
 352 // allowed to use callee-saved registers since they must be scheduled
 353 // after callee-saved register are popped.
 354 def i32mem_TC : Operand<i32> {
 355   let PrintMethod = "printi32mem";
 356   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 357                        i32imm, i8imm);
 358   let ParserMatchClass = X86Mem32AsmOperand;
 359   let OperandType = "OPERAND_MEMORY";
 360 }
 361
 362 // Special i64mem for addresses of load folding tail calls. These are not
 363 // allowed to use callee-saved registers since they must be scheduled
 364 // after callee-saved register are popped.
 365 def i64mem_TC : Operand<i64> {
 366   let PrintMethod = "printi64mem";
 367   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 368                        ptr_rc_tailcall, i32imm, i8imm);
 369   let ParserMatchClass = X86Mem64AsmOperand;
 370   let OperandType = "OPERAND_MEMORY";
 371 }
 372
 373 let OperandType = "OPERAND_PCREL",
 374     ParserMatchClass = X86AbsMemAsmOperand,
 375     PrintMethod = "print_pcrel_imm" in {
 376 def i32imm_pcrel : Operand<i32>;
 377 def i16imm_pcrel : Operand<i16>;
 378
 379 def offset8 : Operand<i64>;
 380 def offset16 : Operand<i64>;
 381 def offset32 : Operand<i64>;
 382 def offset64 : Operand<i64>;
 383
 384 // Branch targets have OtherVT type and print as pc-relative values.
 385 def brtarget : Operand<OtherVT>;
 386 def brtarget8 : Operand<OtherVT>;
 387
 388 }
 389
 390 def SSECC : Operand<i8> {
 391   let PrintMethod = "printSSECC";
 392   let OperandType = "OPERAND_IMMEDIATE";
 393 }
 394
 395 def AVXCC : Operand<i8> {
 396   let PrintMethod = "printSSECC";
 397   let OperandType = "OPERAND_IMMEDIATE";
 398 }
 399
 400 class ImmSExtAsmOperandClass : AsmOperandClass {
 401   let SuperClasses = [ImmAsmOperand];
 402   let RenderMethod = "addImmOperands";
 403 }
 404
 405 class ImmZExtAsmOperandClass : AsmOperandClass {
 406   let SuperClasses = [ImmAsmOperand];
 407   let RenderMethod = "addImmOperands";
 408 }
 409
 410 // Sign-extended immediate classes. We don't need to define the full lattice
 411 // here because there is no instruction with an ambiguity between ImmSExti64i32
 412 // and ImmSExti32i8.
 413 //
 414 // The strange ranges come from the fact that the assembler always works with
 415 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 416 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 417
 418 // [0, 0x7FFFFFFF]                                            |
 419 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 420 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 421   let Name = "ImmSExti64i32";
 422 }
 423
 424 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 425 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 426 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 427   let Name = "ImmSExti16i8";
 428   let SuperClasses = [ImmSExti64i32AsmOperand];
 429 }
 430
 431 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 432 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 433 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 434   let Name = "ImmSExti32i8";
 435 }
 436
 437 // [0, 0x000000FF]
 438 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 439   let Name = "ImmZExtu32u8";
 440 }
 441
 442
 443 // [0, 0x0000007F]                                            |
 444 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 445 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 446   let Name = "ImmSExti64i8";
 447   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 448                       ImmSExti64i32AsmOperand];
 449 }
 450
 451 // A couple of more descriptive operand definitions.
 452 // 16-bits but only 8 bits are significant.
 453 def i16i8imm  : Operand<i16> {
 454   let ParserMatchClass = ImmSExti16i8AsmOperand;
 455   let OperandType = "OPERAND_IMMEDIATE";
 456 }
 457 // 32-bits but only 8 bits are significant.
 458 def i32i8imm  : Operand<i32> {
 459   let ParserMatchClass = ImmSExti32i8AsmOperand;
 460   let OperandType = "OPERAND_IMMEDIATE";
 461 }
 462 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 463 def u32u8imm  : Operand<i32> {
 464   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 465   let OperandType = "OPERAND_IMMEDIATE";
 466 }
 467
 468 // 64-bits but only 32 bits are significant.
 469 def i64i32imm  : Operand<i64> {
 470   let ParserMatchClass = ImmSExti64i32AsmOperand;
 471   let OperandType = "OPERAND_IMMEDIATE";
 472 }
 473
 474 // 64-bits but only 32 bits are significant, and those bits are treated as being
 475 // pc relative.
 476 def i64i32imm_pcrel : Operand<i64> {
 477   let PrintMethod = "print_pcrel_imm";
 478   let ParserMatchClass = X86AbsMemAsmOperand;
 479   let OperandType = "OPERAND_PCREL";
 480 }
 481
 482 // 64-bits but only 8 bits are significant.
 483 def i64i8imm   : Operand<i64> {
 484   let ParserMatchClass = ImmSExti64i8AsmOperand;
 485   let OperandType = "OPERAND_IMMEDIATE";
 486 }
 487
 488 def lea64_32mem : Operand<i32> {
 489   let PrintMethod = "printi32mem";
 490   let AsmOperandLowerMethod = "lower_lea64_32mem";
 491   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 492   let ParserMatchClass = X86MemAsmOperand;
 493 }
 494
 495
 496 //===----------------------------------------------------------------------===//
 497 // X86 Complex Pattern Definitions.
 498 //
 499
 500 // Define X86 specific addressing mode.
 501 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 502 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 503                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 504                                []>;
 505 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 506                                [tglobaltlsaddr], []>;
 507
 508 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 509                                [tglobaltlsaddr], []>;
 510
 511 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 512                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 513                          X86WrapperRIP], []>;
 514
 515 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 516                                [tglobaltlsaddr], []>;
 517
 518 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 519                                [tglobaltlsaddr], []>;
 520
 521 //===----------------------------------------------------------------------===//
 522 // X86 Instruction Predicate Definitions.
 523 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 524 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 525
 526 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 527 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 528 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 529 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 530 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 531 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 532 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 533 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 534 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 535 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 536 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 537 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 538
 539 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 540 def HasAES       : Predicate<"Subtarget->hasAES()">;
 541 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 542 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 543 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 544 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 545 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 546 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 547 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 548 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 549 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 550 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 551 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 552 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 553 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 554 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 555 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 556                              AssemblerPredicate<"!Mode64Bit">;
 557 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 558                              AssemblerPredicate<"Mode64Bit">;
 559 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 560 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 561 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 562 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 563 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 564 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 565                              "TM.getCodeModel() != CodeModel::Kernel">;
 566 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 567                              "TM.getCodeModel() == CodeModel::Kernel">;
 568 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 569 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 570 def OptForSize   : Predicate<"OptForSize">;
 571 def OptForSpeed  : Predicate<"!OptForSize">;
 572 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 573 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 574
 575 //===----------------------------------------------------------------------===//
 576 // X86 Instruction Format Definitions.
 577 //
 578
 579 include "X86InstrFormats.td"
 580
 581 //===----------------------------------------------------------------------===//
 582 // Pattern fragments.
 583 //
 584
 585 // X86 specific condition code. These correspond to CondCode in
 586 // X86InstrInfo.h. They must be kept in synch.
 587 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 588 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 589 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 590 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 591 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 592 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 593 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 594 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 595 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 596 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 597 def X86_COND_NO  : PatLeaf<(i8 10)>;
 598 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 599 def X86_COND_NS  : PatLeaf<(i8 12)>;
 600 def X86_COND_O   : PatLeaf<(i8 13)>;
 601 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 602 def X86_COND_S   : PatLeaf<(i8 15)>;
 603
 604 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 605   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 606   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 607   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 608 }
 609
 610 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 611
 612
 613 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 614 // unsigned field.
 615 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 616
 617 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 618   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 619 }]>;
 620
 621 // Helper fragments for loads.
 622 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 623 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 624 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 625   LoadSDNode *LD = cast<LoadSDNode>(N);
 626   ISD::LoadExtType ExtType = LD->getExtensionType();
 627   if (ExtType == ISD::NON_EXTLOAD)
 628     return true;
 629   if (ExtType == ISD::EXTLOAD)
 630     return LD->getAlignment() >= 2 && !LD->isVolatile();
 631   return false;
 632 }]>;
 633
 634 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 635   LoadSDNode *LD = cast<LoadSDNode>(N);
 636   ISD::LoadExtType ExtType = LD->getExtensionType();
 637   if (ExtType == ISD::EXTLOAD)
 638     return LD->getAlignment() >= 2 && !LD->isVolatile();
 639   return false;
 640 }]>;
 641
 642 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 643   LoadSDNode *LD = cast<LoadSDNode>(N);
 644   ISD::LoadExtType ExtType = LD->getExtensionType();
 645   if (ExtType == ISD::NON_EXTLOAD)
 646     return true;
 647   if (ExtType == ISD::EXTLOAD)
 648     return LD->getAlignment() >= 4 && !LD->isVolatile();
 649   return false;
 650 }]>;
 651
 652 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 653 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 654 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 655 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 656 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 657
 658 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 659 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 660 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 661 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 662 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 663 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 664
 665 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 666 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 667 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 668 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 669 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 670 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 671 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 672 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 673 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 674 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 675
 676 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 677 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 678 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 679 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 680 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 681 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 682 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 683 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 684 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 685 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 686
 687
 688 // An 'and' node with a single use.
 689 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 690   return N->hasOneUse();
 691 }]>;
 692 // An 'srl' node with a single use.
 693 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 694   return N->hasOneUse();
 695 }]>;
 696 // An 'trunc' node with a single use.
 697 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 698   return N->hasOneUse();
 699 }]>;
 700
 701 //===----------------------------------------------------------------------===//
 702 // Instruction list.
 703 //
 704
 705 // Nop
 706 let neverHasSideEffects = 1 in {
 707   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 708   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 709                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 710   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 711                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 712 }
 713
 714
 715 // Constructing a stack frame.
 716 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 717                  "enter\t$len, $lvl", [], IIC_ENTER>;
 718
 719 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 720 def LEAVE    : I<0xC9, RawFrm,
 721                  (outs), (ins), "leave", [], IIC_LEAVE>,
 722                  Requires<[In32BitMode]>;
 723
 724 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 725 def LEAVE64  : I<0xC9, RawFrm,
 726                  (outs), (ins), "leave", [], IIC_LEAVE>,
 727                  Requires<[In64BitMode]>;
 728
 729 //===----------------------------------------------------------------------===//
 730 //  Miscellaneous Instructions.
 731 //
 732
 733 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 734 let mayLoad = 1 in {
 735 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 736                 IIC_POP_REG16>, OpSize;
 737 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 738                 IIC_POP_REG>;
 739 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 740                 IIC_POP_REG>, OpSize;
 741 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 742                 IIC_POP_MEM>, OpSize;
 743 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 744                 IIC_POP_REG>;
 745 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 746                 IIC_POP_MEM>;
 747
 748 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 749 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 750                Requires<[In32BitMode]>;
 751 }
 752
 753 let mayStore = 1 in {
 754 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 755                  IIC_PUSH_REG>, OpSize;
 756 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 757                  IIC_PUSH_REG>;
 758 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 759                  IIC_PUSH_REG>, OpSize;
 760 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 761                  IIC_PUSH_MEM>,
 762   OpSize;
 763 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 764                  IIC_PUSH_REG>;
 765 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 766                  IIC_PUSH_MEM>;
 767
 768 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 769                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 770 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 771                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 772 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 773                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 774
 775 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 776                  OpSize;
 777 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 778                Requires<[In32BitMode]>;
 779
 780 }
 781 }
 782
 783 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 784 let mayLoad = 1 in {
 785 def POP64r   : I<0x58, AddRegFrm,
 786                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 787 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 788                 IIC_POP_REG>;
 789 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 790                 IIC_POP_MEM>;
 791 }
 792 let mayStore = 1 in {
 793 def PUSH64r  : I<0x50, AddRegFrm,
 794                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 795 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 796                  IIC_PUSH_REG>;
 797 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 798                  IIC_PUSH_MEM>;
 799 }
 800 }
 801
 802 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 803 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 804                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 805 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 806                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 807 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 808                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 809 }
 810
 811 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 812 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 813                Requires<[In64BitMode]>;
 814 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 815 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 816                  Requires<[In64BitMode]>;
 817
 818
 819
 820 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 821     mayLoad=1, neverHasSideEffects=1 in {
 822 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 823                Requires<[In32BitMode]>;
 824 }
 825 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 826     mayStore=1, neverHasSideEffects=1 in {
 827 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 828                Requires<[In32BitMode]>;
 829 }
 830
 831 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 832 def BSWAP32r : I<0xC8, AddRegFrm,
 833                  (outs GR32:$dst), (ins GR32:$src),
 834                  "bswap{l}\t$dst",
 835                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 836
 837 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 838                   "bswap{q}\t$dst",
 839                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 840 } // Constraints = "$src = $dst"
 841
 842 // Bit scan instructions.
 843 let Defs = [EFLAGS] in {
 844 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 845                  "bsf{w}\t{$src, $dst|$dst, $src}",
 846                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 847                   IIC_BSF>, TB, OpSize;
 848 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 849                  "bsf{w}\t{$src, $dst|$dst, $src}",
 850                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 851                   IIC_BSF>, TB, OpSize;
 852 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 853                  "bsf{l}\t{$src, $dst|$dst, $src}",
 854                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB;
 855 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 856                  "bsf{l}\t{$src, $dst|$dst, $src}",
 857                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 858                  IIC_BSF>, TB;
 859 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 860                   "bsf{q}\t{$src, $dst|$dst, $src}",
 861                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 862                   IIC_BSF>, TB;
 863 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 864                   "bsf{q}\t{$src, $dst|$dst, $src}",
 865                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 866                   IIC_BSF>, TB;
 867
 868 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 869                  "bsr{w}\t{$src, $dst|$dst, $src}",
 870                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 871                  TB, OpSize;
 872 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 873                  "bsr{w}\t{$src, $dst|$dst, $src}",
 874                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 875                  IIC_BSR>, TB,
 876                  OpSize;
 877 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 878                  "bsr{l}\t{$src, $dst|$dst, $src}",
 879                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB;
 880 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 881                  "bsr{l}\t{$src, $dst|$dst, $src}",
 882                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 883                  IIC_BSR>, TB;
 884 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 885                   "bsr{q}\t{$src, $dst|$dst, $src}",
 886                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB;
 887 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 888                   "bsr{q}\t{$src, $dst|$dst, $src}",
 889                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 890                   IIC_BSR>, TB;
 891 } // Defs = [EFLAGS]
 892
 893
 894 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 895 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 896 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 897 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 898 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 899 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 900 }
 901
 902 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 903 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 904 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 905 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 906 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 907 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 908 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 909 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 910 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 911
 912 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 913 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 914 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 915 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 916
 917 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 918 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 919 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 920 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 921
 922
 923 //===----------------------------------------------------------------------===//
 924 //  Move Instructions.
 925 //
 926
 927 let neverHasSideEffects = 1 in {
 928 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 929                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 930 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 931                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 932 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 933                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 934 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 935                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 936 }
 937 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 938 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 939                    "mov{b}\t{$src, $dst|$dst, $src}",
 940                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
 941 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 942                    "mov{w}\t{$src, $dst|$dst, $src}",
 943                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
 944 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 945                    "mov{l}\t{$src, $dst|$dst, $src}",
 946                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
 947 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 948                     "movabs{q}\t{$src, $dst|$dst, $src}",
 949                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
 950 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 951                       "mov{q}\t{$src, $dst|$dst, $src}",
 952                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
 953 }
 954
 955 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 956                    "mov{b}\t{$src, $dst|$dst, $src}",
 957                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 958 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 959                    "mov{w}\t{$src, $dst|$dst, $src}",
 960                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
 961 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 962                    "mov{l}\t{$src, $dst|$dst, $src}",
 963                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 964 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 965                       "mov{q}\t{$src, $dst|$dst, $src}",
 966                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
 967
 968 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 969 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 970 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 971                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
 972                    Requires<[In32BitMode]>;
 973 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 974                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
 975                      Requires<[In32BitMode]>;
 976 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 977                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
 978                      Requires<[In32BitMode]>;
 979 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 980                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
 981                   Requires<[In32BitMode]>;
 982 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 983                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
 984                      Requires<[In32BitMode]>;
 985 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 986                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
 987                      Requires<[In32BitMode]>;
 988
 989 // FIXME: These definitions are utterly broken
 990 // Just leave them commented out for now because they're useless outside
 991 // of the large code model, and most compilers won't generate the instructions
 992 // in question.
 993 /*
 994 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 995                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 996 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 997                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
 998 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 999                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1000 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
1001                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1002 */
1003
1004
1005 let isCodeGenOnly = 1 in {
1006 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1007                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1008 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1009                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1010 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1011                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1012 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1013                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1014 }
1015
1016 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1017 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1018                 "mov{b}\t{$src, $dst|$dst, $src}",
1019                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1020 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1021                 "mov{w}\t{$src, $dst|$dst, $src}",
1022                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1023 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1024                 "mov{l}\t{$src, $dst|$dst, $src}",
1025                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1026 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1027                  "mov{q}\t{$src, $dst|$dst, $src}",
1028                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1029 }
1030
1031 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1032                 "mov{b}\t{$src, $dst|$dst, $src}",
1033                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1034 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1035                 "mov{w}\t{$src, $dst|$dst, $src}",
1036                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1037 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1038                 "mov{l}\t{$src, $dst|$dst, $src}",
1039                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1040 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1041                  "mov{q}\t{$src, $dst|$dst, $src}",
1042                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1043
1044 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1045 // that they can be used for copying and storing h registers, which can't be
1046 // encoded when a REX prefix is present.
1047 let isCodeGenOnly = 1 in {
1048 let neverHasSideEffects = 1 in
1049 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1050                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1051                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>;
1052 let mayStore = 1 in
1053 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1054                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1055                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1056                      IIC_MOV_MEM>;
1057 let mayLoad = 1, neverHasSideEffects = 1,
1058     canFoldAsLoad = 1, isReMaterializable = 1 in
1059 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1060                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1061                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1062                      IIC_MOV_MEM>;
1063 }
1064
1065
1066 // Condition code ops, incl. set if equal/not equal/...
1067 let Defs = [EFLAGS], Uses = [AH] in
1068 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1069                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1070 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1071 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1072                 IIC_AHF>;  // AH = flags
1073
1074
1075 //===----------------------------------------------------------------------===//
1076 // Bit tests instructions: BT, BTS, BTR, BTC.
1077
1078 let Defs = [EFLAGS] in {
1079 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1080                "bt{w}\t{$src2, $src1|$src1, $src2}",
1081                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1082                OpSize, TB;
1083 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1084                "bt{l}\t{$src2, $src1|$src1, $src2}",
1085                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1086 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1087                "bt{q}\t{$src2, $src1|$src1, $src2}",
1088                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1089
1090 // Unlike with the register+register form, the memory+register form of the
1091 // bt instruction does not ignore the high bits of the index. From ISel's
1092 // perspective, this is pretty bizarre. Make these instructions disassembly
1093 // only for now.
1094
1095 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1096                "bt{w}\t{$src2, $src1|$src1, $src2}",
1097 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1098 //                (implicit EFLAGS)]
1099                [], IIC_BT_MR
1100                >, OpSize, TB, Requires<[FastBTMem]>;
1101 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1102                "bt{l}\t{$src2, $src1|$src1, $src2}",
1103 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1104 //                (implicit EFLAGS)]
1105                [], IIC_BT_MR
1106                >, TB, Requires<[FastBTMem]>;
1107 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1108                "bt{q}\t{$src2, $src1|$src1, $src2}",
1109 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1110 //                (implicit EFLAGS)]
1111                 [], IIC_BT_MR
1112                 >, TB;
1113
1114 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1115                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1116                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1117                 IIC_BT_RI>, OpSize, TB;
1118 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1119                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1120                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1121                 IIC_BT_RI>, TB;
1122 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1123                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1124                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1125                 IIC_BT_RI>, TB;
1126
1127 // Note that these instructions don't need FastBTMem because that
1128 // only applies when the other operand is in a register. When it's
1129 // an immediate, bt is still fast.
1130 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1131                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1132                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1133                  ], IIC_BT_MI>, OpSize, TB;
1134 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1135                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1136                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1137                  ], IIC_BT_MI>, TB;
1138 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1139                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1140                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1141                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1142
1143
1144 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1145                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1146                 OpSize, TB;
1147 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1148                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1149 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1150                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1151 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1152                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1153                 OpSize, TB;
1154 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1155                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1156 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1157                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1158 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1159                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1160                     OpSize, TB;
1161 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1162                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1163 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1164                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1165 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1166                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1167                     OpSize, TB;
1168 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1169                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1170 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1171                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1172
1173 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1174                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1175                 OpSize, TB;
1176 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1177                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1178 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1179                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1180 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1181                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1182                 OpSize, TB;
1183 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1184                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1185 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1186                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1187 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1188                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1189                     OpSize, TB;
1190 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1191                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1192 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1193                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1194 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1195                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1196                     OpSize, TB;
1197 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1198                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1199 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1200                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1201
1202 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1203                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1204                 OpSize, TB;
1205 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1206                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1207 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1208                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1209 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1210                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1211                 OpSize, TB;
1212 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1213                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1214 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1215                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1216 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1217                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1218                     OpSize, TB;
1219 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1220                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1221 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1222                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1223 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1224                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1225                     OpSize, TB;
1226 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1227                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1228 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1229                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1230 } // Defs = [EFLAGS]
1231
1232
1233 //===----------------------------------------------------------------------===//
1234 // Atomic support
1235 //
1236
1237
1238 // Atomic swap. These are just normal xchg instructions. But since a memory
1239 // operand is referenced, the atomicity is ensured.
1240 let Constraints = "$val = $dst" in {
1241 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1242                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1243                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))],
1244                IIC_XCHG_MEM>;
1245 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1246                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1247                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))],
1248                IIC_XCHG_MEM>,
1249                 OpSize;
1250 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1251                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1252                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))],
1253                IIC_XCHG_MEM>;
1254 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1255                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1256                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))],
1257                   IIC_XCHG_MEM>;
1258
1259 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1260                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1261 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1262                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1263 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1264                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1265 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1266                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1267 }
1268
1269 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1270                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1271 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1272                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1273                   Requires<[In32BitMode]>;
1274 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1275 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1276 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1277                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1278                    Requires<[In64BitMode]>;
1279 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1280                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1281
1282
1283
1284 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1285                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1286 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1287                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1288                  OpSize;
1289 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1290                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1291 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1292                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1293
1294 let mayLoad = 1, mayStore = 1 in {
1295 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1296                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1297 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1298                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1299                  OpSize;
1300 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1301                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1302 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1303                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1304
1305 }
1306
1307 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1308                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1309                    IIC_CMPXCHG_REG8>, TB;
1310 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1311                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1312                     IIC_CMPXCHG_REG>, TB, OpSize;
1313 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1314                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1315                      IIC_CMPXCHG_REG>, TB;
1316 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1317                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1318                       IIC_CMPXCHG_REG>, TB;
1319
1320 let mayLoad = 1, mayStore = 1 in {
1321 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1322                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1323                      IIC_CMPXCHG_MEM8>, TB;
1324 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1325                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1326                      IIC_CMPXCHG_MEM>, TB, OpSize;
1327 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1328                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1329                      IIC_CMPXCHG_MEM>, TB;
1330 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1331                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1332                       IIC_CMPXCHG_MEM>, TB;
1333 }
1334
1335 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1336 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1337                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1338
1339 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1340 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1341                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1342                     TB, Requires<[HasCmpxchg16b]>;
1343
1344
1345
1346 // Lock instruction prefix
1347 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1348
1349 // Rex64 instruction prefix
1350 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1351
1352 // Data16 instruction prefix
1353 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1354
1355 // Repeat string operation instruction prefixes
1356 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1357 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1358 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1359 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1360 // Repeat while not equal (used with CMPS and SCAS)
1361 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1362 }
1363
1364
1365 // String manipulation instructions
1366 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1367 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1368 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1369 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1370
1371 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1372 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1373 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1374
1375
1376 // Flag instructions
1377 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1378 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1379 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1380 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1381 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1382 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1383 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1384
1385 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1386
1387 // Table lookup instructions
1388 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>;
1389
1390 // ASCII Adjust After Addition
1391 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1392 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1393             Requires<[In32BitMode]>;
1394
1395 // ASCII Adjust AX Before Division
1396 // sets AL, AH and EFLAGS and uses AL and AH
1397 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1398                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1399
1400 // ASCII Adjust AX After Multiply
1401 // sets AL, AH and EFLAGS and uses AL
1402 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1403                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1404
1405 // ASCII Adjust AL After Subtraction - sets
1406 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1407 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1408             Requires<[In32BitMode]>;
1409
1410 // Decimal Adjust AL after Addition
1411 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1412 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1413             Requires<[In32BitMode]>;
1414
1415 // Decimal Adjust AL after Subtraction
1416 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1417 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1418             Requires<[In32BitMode]>;
1419
1420 // Check Array Index Against Bounds
1421 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1422                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1423                    Requires<[In32BitMode]>;
1424 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1425                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1426                    Requires<[In32BitMode]>;
1427
1428 // Adjust RPL Field of Segment Selector
1429 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1430                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1431                  Requires<[In32BitMode]>;
1432 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1433                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1434                  Requires<[In32BitMode]>;
1435
1436 //===----------------------------------------------------------------------===//
1437 // MOVBE Instructions
1438 //
1439 let Predicates = [HasMOVBE] in {
1440   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1441                     "movbe{w}\t{$src, $dst|$dst, $src}",
1442                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1443                     OpSize, T8;
1444   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1445                     "movbe{l}\t{$src, $dst|$dst, $src}",
1446                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1447                     T8;
1448   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1449                      "movbe{q}\t{$src, $dst|$dst, $src}",
1450                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1451                      T8;
1452   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1453                     "movbe{w}\t{$src, $dst|$dst, $src}",
1454                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1455                     OpSize, T8;
1456   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1457                     "movbe{l}\t{$src, $dst|$dst, $src}",
1458                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1459                     T8;
1460   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1461                      "movbe{q}\t{$src, $dst|$dst, $src}",
1462                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1463                      T8;
1464 }
1465
1466 //===----------------------------------------------------------------------===//
1467 // RDRAND Instruction
1468 //
1469 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1470   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1471                     "rdrand{w}\t$dst", []>, OpSize, TB;
1472   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1473                     "rdrand{l}\t$dst", []>, TB;
1474   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1475                      "rdrand{q}\t$dst", []>, TB;
1476 }
1477
1478 //===----------------------------------------------------------------------===//
1479 // LZCNT Instruction
1480 //
1481 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1482   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1483                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1484                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1485                     OpSize;
1486   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1487                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1488                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1489                      (implicit EFLAGS)]>, XS, OpSize;
1490
1491   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1492                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1493                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1494   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1495                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1496                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1497                      (implicit EFLAGS)]>, XS;
1498
1499   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1500                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1501                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1502                      XS;
1503   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1504                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1505                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1506                       (implicit EFLAGS)]>, XS;
1507 }
1508
1509 //===----------------------------------------------------------------------===//
1510 // BMI Instructions
1511 //
1512 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1513   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1514                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1515                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1516                     OpSize;
1517   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1518                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1519                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1520                      (implicit EFLAGS)]>, XS, OpSize;
1521
1522   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1523                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1524                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1525   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1526                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1527                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1528                      (implicit EFLAGS)]>, XS;
1529
1530   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1531                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1532                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1533                      XS;
1534   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1535                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1536                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1537                       (implicit EFLAGS)]>, XS;
1538 }
1539
1540 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1541                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1542                   PatFrag ld_frag> {
1543   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1544              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1545              [(set RC:$dst, EFLAGS, (OpNode RC:$src))]>, T8, VEX_4V;
1546   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1547              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1548              [(set RC:$dst, EFLAGS, (OpNode (ld_frag addr:$src)))]>,
1549              T8, VEX_4V;
1550 }
1551
1552 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1553   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1554                         X86blsr_flag, loadi32>;
1555   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1556                         X86blsr_flag, loadi64>, VEX_W;
1557   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1558                           X86blsmsk_flag, loadi32>;
1559   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1560                           X86blsmsk_flag, loadi64>, VEX_W;
1561   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1562                         X86blsi_flag, loadi32>;
1563   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1564                         X86blsi_flag, loadi64>, VEX_W;
1565 }
1566
1567 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1568                           X86MemOperand x86memop, Intrinsic Int,
1569                           PatFrag ld_frag> {
1570   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1571              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1572              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1573              T8, VEX_4VOp3;
1574   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1575              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1576              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1577               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1578 }
1579
1580 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1581   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1582                                 int_x86_bmi_bextr_32, loadi32>;
1583   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1584                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1585 }
1586
1587 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1588   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1589                                int_x86_bmi_bzhi_32, loadi32>;
1590   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1591                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1592 }
1593
1594 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1595                          X86MemOperand x86memop, Intrinsic Int,
1596                          PatFrag ld_frag> {
1597   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1598              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1599              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1600              VEX_4V;
1601   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1602              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1603              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1604 }
1605
1606 let Predicates = [HasBMI2] in {
1607   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1608                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1609   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1610                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1611   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1612                                int_x86_bmi_pext_32, loadi32>, T8XS;
1613   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1614                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1615 }
1616
1617 //===----------------------------------------------------------------------===//
1618 // Subsystems.
1619 //===----------------------------------------------------------------------===//
1620
1621 include "X86InstrArithmetic.td"
1622 include "X86InstrCMovSetCC.td"
1623 include "X86InstrExtension.td"
1624 include "X86InstrControl.td"
1625 include "X86InstrShiftRotate.td"
1626
1627 // X87 Floating Point Stack.
1628 include "X86InstrFPStack.td"
1629
1630 // SIMD support (SSE, MMX and AVX)
1631 include "X86InstrFragmentsSIMD.td"
1632
1633 // FMA - Fused Multiply-Add support (requires FMA)
1634 include "X86InstrFMA.td"
1635
1636 // XOP
1637 include "X86InstrXOP.td"
1638
1639 // SSE, MMX and 3DNow! vector support.
1640 include "X86InstrSSE.td"
1641 include "X86InstrMMX.td"
1642 include "X86Instr3DNow.td"
1643
1644 include "X86InstrVMX.td"
1645 include "X86InstrSVM.td"
1646
1647 // System instructions.
1648 include "X86InstrSystem.td"
1649
1650 // Compiler Pseudo Instructions and Pat Patterns
1651 include "X86InstrCompiler.td"
1652
1653 //===----------------------------------------------------------------------===//
1654 // Assembler Mnemonic Aliases
1655 //===----------------------------------------------------------------------===//
1656
1657 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1658 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1659
1660 def : MnemonicAlias<"cbw",  "cbtw">;
1661 def : MnemonicAlias<"cwde", "cwtl">;
1662 def : MnemonicAlias<"cwd",  "cwtd">;
1663 def : MnemonicAlias<"cdq", "cltd">;
1664 def : MnemonicAlias<"cdqe", "cltq">;
1665 def : MnemonicAlias<"cqo", "cqto">;
1666
1667 // lret maps to lretl, it is not ambiguous with lretq.
1668 def : MnemonicAlias<"lret", "lretl">;
1669
1670 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1671 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1672
1673 def : MnemonicAlias<"loopz", "loope">;
1674 def : MnemonicAlias<"loopnz", "loopne">;
1675
1676 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1677 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1678 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1679 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1680 def : MnemonicAlias<"popfd",  "popfl">;
1681
1682 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1683 // all modes.  However: "push (addr)" and "push $42" should default to
1684 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1685 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1686 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1687 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1688 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1689 def : MnemonicAlias<"pushfd", "pushfl">;
1690
1691 def : MnemonicAlias<"repe", "rep">;
1692 def : MnemonicAlias<"repz", "rep">;
1693 def : MnemonicAlias<"repnz", "repne">;
1694
1695 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1696 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1697
1698 def : MnemonicAlias<"salb", "shlb">;
1699 def : MnemonicAlias<"salw", "shlw">;
1700 def : MnemonicAlias<"sall", "shll">;
1701 def : MnemonicAlias<"salq", "shlq">;
1702
1703 def : MnemonicAlias<"smovb", "movsb">;
1704 def : MnemonicAlias<"smovw", "movsw">;
1705 def : MnemonicAlias<"smovl", "movsl">;
1706 def : MnemonicAlias<"smovq", "movsq">;
1707
1708 def : MnemonicAlias<"ud2a", "ud2">;
1709 def : MnemonicAlias<"verrw", "verr">;
1710
1711 // System instruction aliases.
1712 def : MnemonicAlias<"iret", "iretl">;
1713 def : MnemonicAlias<"sysret", "sysretl">;
1714 def : MnemonicAlias<"sysexit", "sysexitl">;
1715
1716 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1717 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1718 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1719 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1720 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1721 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1722 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1723 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1724
1725
1726 // Floating point stack aliases.
1727 def : MnemonicAlias<"fcmovz",   "fcmove">;
1728 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1729 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1730 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1731 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1732 def : MnemonicAlias<"fcomip",   "fcompi">;
1733 def : MnemonicAlias<"fildq",    "fildll">;
1734 def : MnemonicAlias<"fistpq",   "fistpll">;
1735 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1736 def : MnemonicAlias<"fldcww",   "fldcw">;
1737 def : MnemonicAlias<"fnstcww", "fnstcw">;
1738 def : MnemonicAlias<"fnstsww", "fnstsw">;
1739 def : MnemonicAlias<"fucomip",  "fucompi">;
1740 def : MnemonicAlias<"fwait",    "wait">;
1741
1742
1743 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1744   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1745                   !strconcat(Prefix, NewCond, Suffix)>;
1746
1747 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1748 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1749 /// example "setz" -> "sete".
1750 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1751   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1752   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1753   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1754   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1755   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1756   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1757   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1758   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1759   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1760   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1761
1762   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1763   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1764   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1765   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1766 }
1767
1768 // Aliases for set<CC>
1769 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1770 // Aliases for j<CC>
1771 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1772 // Aliases for cmov<CC>{w,l,q}
1773 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1774 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1775 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1776
1777
1778 //===----------------------------------------------------------------------===//
1779 // Assembler Instruction Aliases
1780 //===----------------------------------------------------------------------===//
1781
1782 // aad/aam default to base 10 if no operand is specified.
1783 def : InstAlias<"aad", (AAD8i8 10)>;
1784 def : InstAlias<"aam", (AAM8i8 10)>;
1785
1786 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1787 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1788
1789 // clr aliases.
1790 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1791 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1792 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1793 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1794
1795 // div and idiv aliases for explicit A register.
1796 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1797 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1798 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1799 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1800 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1801 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1802 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1803 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1804 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1805 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1806 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1807 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1808 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1809 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1810 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1811 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1812
1813
1814
1815 // Various unary fpstack operations default to operating on on ST1.
1816 // For example, "fxch" -> "fxch %st(1)"
1817 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1818 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1819 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1820 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1821 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1822 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1823 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1824 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1825 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1826 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1827 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1828 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1829 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1830
1831 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1832 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1833 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1834 // gas.
1835 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1836  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1837                  (Inst RST:$op), EmitAlias>;
1838  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1839                  (Inst ST0), EmitAlias>;
1840 }
1841
1842 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1843 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1844 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1845 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1846 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1847 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1848 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1849 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1850 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1851 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1852 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1853 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1854 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1855 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1856 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1857 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1858
1859
1860 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1861 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1862 // solely because gas supports it.
1863 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1864 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1865 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1866 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1867 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1868 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1869
1870 // We accept "fnstsw %eax" even though it only writes %ax.
1871 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
1872 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
1873 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
1874
1875 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1876 // this is compatible with what GAS does.
1877 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1878 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1879 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1880 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1881
1882 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1883 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1884 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1885 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1886 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1887 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1888 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1889
1890 // inb %dx -> inb %al, %dx
1891 def : InstAlias<"inb %dx", (IN8rr)>;
1892 def : InstAlias<"inw %dx", (IN16rr)>;
1893 def : InstAlias<"inl %dx", (IN32rr)>;
1894 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1895 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1896 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1897
1898
1899 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1900 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1901 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1902 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1903 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1904 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1905 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1906
1907 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1908 // the move.  All segment/mem forms are equivalent, this has the shortest
1909 // encoding.
1910 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1911 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1912
1913 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1914 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1915
1916 // Match 'movq GR64, MMX' as an alias for movd.
1917 def : InstAlias<"movq $src, $dst",
1918                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1919 def : InstAlias<"movq $src, $dst",
1920                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1921
1922 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1923 // alias for movsl. (as in rep; movsd)
1924 def : InstAlias<"movsd", (MOVSD)>;
1925
1926 // movsx aliases
1927 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1928 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1929 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1930 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1931 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1932 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1933 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1934
1935 // movzx aliases
1936 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1937 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1938 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1939 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1940 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1941 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1942 // Note: No GR32->GR64 movzx form.
1943
1944 // outb %dx -> outb %al, %dx
1945 def : InstAlias<"outb %dx", (OUT8rr)>;
1946 def : InstAlias<"outw %dx", (OUT16rr)>;
1947 def : InstAlias<"outl %dx", (OUT32rr)>;
1948 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1949 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1950 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1951
1952 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1953 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1954 // errors, since its encoding is the most compact.
1955 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1956
1957 // shld/shrd op,op -> shld op, op, CL
1958 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
1959 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
1960 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
1961 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
1962 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
1963 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
1964
1965 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
1966 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
1967 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
1968 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
1969 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
1970 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
1971
1972 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1973  *  matching a fixed immediate like $1.
1974 // "shl X, $1" is an alias for "shl X".
1975 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1976  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1977                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1978  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1979                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1980  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1981                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1982  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1983                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1984  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1985                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1986  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1987                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1988  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1989                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1990  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1991                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1992 }
1993
1994 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1995 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1996 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1997 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1998 FIXME */
1999
2000 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2001 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2002 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
2003 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
2004 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
2005
2006 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2007 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2008 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
2009 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
2010 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
2011
2012 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2013 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
2014 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2015 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2016 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;