lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Main X86 Instruction Definition ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  31 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  32                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  33
  34 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  35                                             [SDTCisSameAs<0, 2>,
  36                                              SDTCisSameAs<0, 3>,
  37                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38 def SDTX86BrCond  : SDTypeProfile<0, 3,
  39                                   [SDTCisVT<0, OtherVT>,
  40                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  41
  42 def SDTX86SetCC   : SDTypeProfile<1, 2,
  43                                   [SDTCisVT<0, i8>,
  44                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  45 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  46                                   [SDTCisInt<0>,
  47                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  48
  49 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  50                                      SDTCisVT<2, i8>]>;
  51 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  52
  53 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  54                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  55 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  56
  57 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  58 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  59                                         SDTCisVT<1, i32>]>;
  60
  61 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  62
  63 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  64                                                          SDTCisVT<1, iPTR>,
  65                                                          SDTCisVT<2, iPTR>]>;
  66
  67 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  68                                             SDTCisPtrTy<1>,
  69                                             SDTCisVT<2, i32>,
  70                                             SDTCisVT<3, i8>,
  71                                             SDTCisVT<4, i32>]>;
  72
  73 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  74
  75 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  76
  77 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  78
  79 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  80
  81 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  82
  83 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  84
  85 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  86
  87 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
  88 def SDT_X86MEMBARRIERNoSSE : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  89
  90 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
  91                             [SDNPHasChain]>;
  92 def X86MemBarrierNoSSE : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIERNoSSE,
  93                                 [SDNPHasChain]>;
  94 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
  95                         [SDNPHasChain]>;
  96 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
  97                         [SDNPHasChain]>;
  98 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
  99                         [SDNPHasChain]>;
 100
 101
 102 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 103 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 104 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 105 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 106
 107 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 108 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 109
 110 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 111 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 112                         [SDNPHasChain]>;
 113 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 114 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 115
 116 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 117                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 118                          SDNPMayLoad, SDNPMemOperand]>;
 119 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
 120                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 121                          SDNPMayLoad, SDNPMemOperand]>;
 122 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 123                         [SDNPHasChain, SDNPMayStore,
 124                          SDNPMayLoad, SDNPMemOperand]>;
 125 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 126                         [SDNPHasChain, SDNPMayStore,
 127                          SDNPMayLoad, SDNPMemOperand]>;
 128 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 129                         [SDNPHasChain, SDNPMayStore,
 130                          SDNPMayLoad, SDNPMemOperand]>;
 131 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 132                         [SDNPHasChain, SDNPMayStore,
 133                          SDNPMayLoad, SDNPMemOperand]>;
 134 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 135                         [SDNPHasChain, SDNPMayStore,
 136                          SDNPMayLoad, SDNPMemOperand]>;
 137 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 138                         [SDNPHasChain, SDNPMayStore,
 139                          SDNPMayLoad, SDNPMemOperand]>;
 140 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 141                         [SDNPHasChain, SDNPMayStore,
 142                          SDNPMayLoad, SDNPMemOperand]>;
 143 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 144                         [SDNPHasChain, SDNPOptInFlag, SDNPVariadic]>;
 145
 146 def X86vastart_save_xmm_regs :
 147                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 148                         SDT_X86VASTART_SAVE_XMM_REGS,
 149                         [SDNPHasChain, SDNPVariadic]>;
 150 def X86vaarg64 :
 151                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 152                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 153                          SDNPMemOperand]>;
 154 def X86callseq_start :
 155                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 156                         [SDNPHasChain, SDNPOutFlag]>;
 157 def X86callseq_end :
 158                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 159                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 160
 161 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 162                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag,
 163                          SDNPVariadic]>;
 164
 165 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 166                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 167 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 168                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 169                          SDNPMayLoad]>;
 170
 171 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 172                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 173
 174 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 175 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 176
 177 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 178                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 179
 180 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 181                         [SDNPHasChain]>;
 182
 183 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 184                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 185
 186 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 187                           [SDNPCommutative]>;
 188 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 189 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 190                           [SDNPCommutative]>;
 191 def X86umul_flag : SDNode<"X86ISD::UMUL", SDTUnaryArithWithFlags,
 192                           [SDNPCommutative]>;
 193
 194 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 195 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 196 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 197                           [SDNPCommutative]>;
 198 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 199                           [SDNPCommutative]>;
 200 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 201                           [SDNPCommutative]>;
 202
 203 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 204
 205 def X86MingwAlloca : SDNode<"X86ISD::MINGW_ALLOCA", SDTX86Void,
 206                             [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 207
 208 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 209                         []>;
 210
 211 //===----------------------------------------------------------------------===//
 212 // X86 Operand Definitions.
 213 //
 214
 215 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 216 // the index operand of an address, to conform to x86 encoding restrictions.
 217 def ptr_rc_nosp : PointerLikeRegClass<1>;
 218
 219 // *mem - Operand definitions for the funky X86 addressing mode operands.
 220 //
 221 def X86MemAsmOperand : AsmOperandClass {
 222   let Name = "Mem";
 223   let SuperClasses = [];
 224 }
 225 def X86AbsMemAsmOperand : AsmOperandClass {
 226   let Name = "AbsMem";
 227   let SuperClasses = [X86MemAsmOperand];
 228 }
 229 class X86MemOperand<string printMethod> : Operand<iPTR> {
 230   let PrintMethod = printMethod;
 231   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 232   let ParserMatchClass = X86MemAsmOperand;
 233 }
 234
 235 def opaque32mem : X86MemOperand<"printopaquemem">;
 236 def opaque48mem : X86MemOperand<"printopaquemem">;
 237 def opaque80mem : X86MemOperand<"printopaquemem">;
 238 def opaque512mem : X86MemOperand<"printopaquemem">;
 239
 240 def i8mem   : X86MemOperand<"printi8mem">;
 241 def i16mem  : X86MemOperand<"printi16mem">;
 242 def i32mem  : X86MemOperand<"printi32mem">;
 243 def i64mem  : X86MemOperand<"printi64mem">;
 244 def i128mem : X86MemOperand<"printi128mem">;
 245 def i256mem : X86MemOperand<"printi256mem">;
 246 def f32mem  : X86MemOperand<"printf32mem">;
 247 def f64mem  : X86MemOperand<"printf64mem">;
 248 def f80mem  : X86MemOperand<"printf80mem">;
 249 def f128mem : X86MemOperand<"printf128mem">;
 250 def f256mem : X86MemOperand<"printf256mem">;
 251
 252 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 253 // plain GR64, so that it doesn't potentially require a REX prefix.
 254 def i8mem_NOREX : Operand<i64> {
 255   let PrintMethod = "printi8mem";
 256   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 257   let ParserMatchClass = X86MemAsmOperand;
 258 }
 259
 260 // Special i32mem for addresses of load folding tail calls. These are not
 261 // allowed to use callee-saved registers since they must be scheduled
 262 // after callee-saved register are popped.
 263 def i32mem_TC : Operand<i32> {
 264   let PrintMethod = "printi32mem";
 265   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 266   let ParserMatchClass = X86MemAsmOperand;
 267 }
 268
 269 // Special i64mem for addresses of load folding tail calls. These are not
 270 // allowed to use callee-saved registers since they must be scheduled
 271 // after callee-saved register are popped.
 272 def i64mem_TC : Operand<i64> {
 273   let PrintMethod = "printi64mem";
 274   let MIOperandInfo = (ops GR64_TC, i8imm, GR64_TC, i32imm, i8imm);
 275   let ParserMatchClass = X86MemAsmOperand;
 276 }
 277
 278 let ParserMatchClass = X86AbsMemAsmOperand,
 279     PrintMethod = "print_pcrel_imm" in {
 280 def i32imm_pcrel : Operand<i32>;
 281 def i16imm_pcrel : Operand<i16>;
 282
 283 def offset8 : Operand<i64>;
 284 def offset16 : Operand<i64>;
 285 def offset32 : Operand<i64>;
 286 def offset64 : Operand<i64>;
 287
 288 // Branch targets have OtherVT type and print as pc-relative values.
 289 def brtarget : Operand<OtherVT>;
 290 def brtarget8 : Operand<OtherVT>;
 291
 292 }
 293
 294 def SSECC : Operand<i8> {
 295   let PrintMethod = "printSSECC";
 296 }
 297
 298 class ImmSExtAsmOperandClass : AsmOperandClass {
 299   let SuperClasses = [ImmAsmOperand];
 300   let RenderMethod = "addImmOperands";
 301 }
 302
 303 // Sign-extended immediate classes. We don't need to define the full lattice
 304 // here because there is no instruction with an ambiguity between ImmSExti64i32
 305 // and ImmSExti32i8.
 306 //
 307 // The strange ranges come from the fact that the assembler always works with
 308 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 309 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 310
 311 // [0, 0x7FFFFFFF]                                            |
 312 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 313 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 314   let Name = "ImmSExti64i32";
 315 }
 316
 317 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 318 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 319 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 320   let Name = "ImmSExti16i8";
 321   let SuperClasses = [ImmSExti64i32AsmOperand];
 322 }
 323
 324 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 325 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 326 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 327   let Name = "ImmSExti32i8";
 328 }
 329
 330 // [0, 0x0000007F]                                            |
 331 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 332 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 333   let Name = "ImmSExti64i8";
 334   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 335                       ImmSExti64i32AsmOperand];
 336 }
 337
 338 // A couple of more descriptive operand definitions.
 339 // 16-bits but only 8 bits are significant.
 340 def i16i8imm  : Operand<i16> {
 341   let ParserMatchClass = ImmSExti16i8AsmOperand;
 342 }
 343 // 32-bits but only 8 bits are significant.
 344 def i32i8imm  : Operand<i32> {
 345   let ParserMatchClass = ImmSExti32i8AsmOperand;
 346 }
 347
 348 // 64-bits but only 32 bits are significant.
 349 def i64i32imm  : Operand<i64> {
 350   let ParserMatchClass = ImmSExti64i32AsmOperand;
 351 }
 352
 353 // 64-bits but only 32 bits are significant, and those bits are treated as being
 354 // pc relative.
 355 def i64i32imm_pcrel : Operand<i64> {
 356   let PrintMethod = "print_pcrel_imm";
 357   let ParserMatchClass = X86AbsMemAsmOperand;
 358 }
 359
 360 // 64-bits but only 8 bits are significant.
 361 def i64i8imm   : Operand<i64> {
 362   let ParserMatchClass = ImmSExti64i8AsmOperand;
 363 }
 364
 365 def lea64_32mem : Operand<i32> {
 366   let PrintMethod = "printi32mem";
 367   let AsmOperandLowerMethod = "lower_lea64_32mem";
 368   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 369   let ParserMatchClass = X86MemAsmOperand;
 370 }
 371
 372
 373 //===----------------------------------------------------------------------===//
 374 // X86 Complex Pattern Definitions.
 375 //
 376
 377 // Define X86 specific addressing mode.
 378 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 379 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 380                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 381                                []>;
 382 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 383                                [tglobaltlsaddr], []>;
 384
 385 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 386                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 387                          X86WrapperRIP], []>;
 388
 389 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 390                                [tglobaltlsaddr], []>;
 391
 392 //===----------------------------------------------------------------------===//
 393 // X86 Instruction Predicate Definitions.
 394 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 395 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 396
 397 // FIXME: temporary hack to let codegen assert or generate poor code in case
 398 // no AVX version of the desired intructions is present, this is better for
 399 // incremental dev (without fallbacks it's easier to spot what's missing)
 400 def HasMMX       : Predicate<"Subtarget->hasMMX() && !Subtarget->hasAVX()">;
 401 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 402 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 403 def HasSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 404 def HasSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 405 def HasSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 406 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 407 def HasSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 408 def HasSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 409 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A() && !Subtarget->hasAVX()">;
 410
 411 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 412 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 413 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 414 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 415 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 416 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 417 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 418 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 419 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 420 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 421 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 422 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 423 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 424                              "TM.getCodeModel() != CodeModel::Kernel">;
 425 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 426                              "TM.getCodeModel() == CodeModel::Kernel">;
 427 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 428 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 429 def OptForSize   : Predicate<"OptForSize">;
 430 def OptForSpeed  : Predicate<"!OptForSize">;
 431 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 432 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 433 def HasAES       : Predicate<"Subtarget->hasAES()">;
 434
 435 //===----------------------------------------------------------------------===//
 436 // X86 Instruction Format Definitions.
 437 //
 438
 439 include "X86InstrFormats.td"
 440
 441 //===----------------------------------------------------------------------===//
 442 // Pattern fragments...
 443 //
 444
 445 // X86 specific condition code. These correspond to CondCode in
 446 // X86InstrInfo.h. They must be kept in synch.
 447 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 448 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 449 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 450 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 451 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 452 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 453 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 454 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 455 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 456 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 457 def X86_COND_NO  : PatLeaf<(i8 10)>;
 458 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 459 def X86_COND_NS  : PatLeaf<(i8 12)>;
 460 def X86_COND_O   : PatLeaf<(i8 13)>;
 461 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 462 def X86_COND_S   : PatLeaf<(i8 15)>;
 463
 464 def immSext8 : PatLeaf<(imm), [{ return immSext8(N); }]>;
 465
 466 def i16immSExt8  : PatLeaf<(i16 immSext8)>;
 467 def i32immSExt8  : PatLeaf<(i32 immSext8)>;
 468 def i64immSExt8  : PatLeaf<(i64 immSext8)>;
 469 def i64immSExt32  : PatLeaf<(i64 imm), [{ return i64immSExt32(N); }]>;
 470 def i64immZExt32  : PatLeaf<(i64 imm), [{
 471   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 472   // unsignedsign extended field.
 473   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
 474 }]>;
 475
 476 // Helper fragments for loads.
 477 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 478 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 479 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 480   LoadSDNode *LD = cast<LoadSDNode>(N);
 481   ISD::LoadExtType ExtType = LD->getExtensionType();
 482   if (ExtType == ISD::NON_EXTLOAD)
 483     return true;
 484   if (ExtType == ISD::EXTLOAD)
 485     return LD->getAlignment() >= 2 && !LD->isVolatile();
 486   return false;
 487 }]>;
 488
 489 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 490   LoadSDNode *LD = cast<LoadSDNode>(N);
 491   ISD::LoadExtType ExtType = LD->getExtensionType();
 492   if (ExtType == ISD::EXTLOAD)
 493     return LD->getAlignment() >= 2 && !LD->isVolatile();
 494   return false;
 495 }]>;
 496
 497 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 498   LoadSDNode *LD = cast<LoadSDNode>(N);
 499   ISD::LoadExtType ExtType = LD->getExtensionType();
 500   if (ExtType == ISD::NON_EXTLOAD)
 501     return true;
 502   if (ExtType == ISD::EXTLOAD)
 503     return LD->getAlignment() >= 4 && !LD->isVolatile();
 504   return false;
 505 }]>;
 506
 507 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 508 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 509 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 510 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 511 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 512
 513 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 514 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 515 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 516 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 517 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 518 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 519
 520 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 521 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 522 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 523 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 524 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 525 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 526 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 527 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 528 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 529 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 530
 531 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 532 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 533 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 534 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 535 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 536 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 537 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 538 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 539 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 540 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 541
 542
 543 // An 'and' node with a single use.
 544 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 545   return N->hasOneUse();
 546 }]>;
 547 // An 'srl' node with a single use.
 548 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 549   return N->hasOneUse();
 550 }]>;
 551 // An 'trunc' node with a single use.
 552 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 553   return N->hasOneUse();
 554 }]>;
 555
 556 //===----------------------------------------------------------------------===//
 557 // Instruction list.
 558 //
 559
 560 // Nop
 561 let neverHasSideEffects = 1 in {
 562   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 563   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 564                 "nop{w}\t$zero", []>, TB, OpSize;
 565   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 566                 "nop{l}\t$zero", []>, TB;
 567 }
 568
 569
 570 // Constructing a stack frame.
 571 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 572                  "enter\t$len, $lvl", []>;
 573
 574 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 575 def LEAVE    : I<0xC9, RawFrm,
 576                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 577
 578 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 579 def LEAVE64  : I<0xC9, RawFrm,
 580                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 581
 582 //===----------------------------------------------------------------------===//
 583 //  Miscellaneous Instructions.
 584 //
 585
 586 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 587 let mayLoad = 1 in {
 588 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 589   OpSize;
 590 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 591 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 592   OpSize;
 593 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 594   OpSize;
 595 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 596 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 597
 598 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 599 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 600                Requires<[In32BitMode]>;
 601 }
 602
 603 let mayStore = 1 in {
 604 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 605   OpSize;
 606 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 607 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 608   OpSize;
 609 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 610   OpSize;
 611 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 612 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 613
 614 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 615                       "push{l}\t$imm", []>;
 616 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 617                       "push{w}\t$imm", []>, OpSize;
 618 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 619                       "push{l}\t$imm", []>;
 620
 621 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 622 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 623                Requires<[In32BitMode]>;
 624
 625 }
 626 }
 627
 628 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 629 let mayLoad = 1 in {
 630 def POP64r   : I<0x58, AddRegFrm,
 631                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 632 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 633 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 634 }
 635 let mayStore = 1 in {
 636 def PUSH64r  : I<0x50, AddRegFrm,
 637                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 638 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 639 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 640 }
 641 }
 642
 643 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 644 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 645                      "push{q}\t$imm", []>;
 646 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 647                       "push{q}\t$imm", []>;
 648 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 649                       "push{q}\t$imm", []>;
 650 }
 651
 652 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 653 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 654                Requires<[In64BitMode]>;
 655 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 656 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 657                  Requires<[In64BitMode]>;
 658
 659
 660
 661 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 662     mayLoad=1, neverHasSideEffects=1 in {
 663 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 664                Requires<[In32BitMode]>;
 665 }
 666 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 667     mayStore=1, neverHasSideEffects=1 in {
 668 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 669                Requires<[In32BitMode]>;
 670 }
 671
 672 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 673 def BSWAP32r : I<0xC8, AddRegFrm,
 674                  (outs GR32:$dst), (ins GR32:$src),
 675                  "bswap{l}\t$dst",
 676                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 677
 678 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 679                   "bswap{q}\t$dst",
 680                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 681 } // Constraints = "$src = $dst"
 682
 683 // Bit scan instructions.
 684 let Defs = [EFLAGS] in {
 685 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 686                  "bsf{w}\t{$src, $dst|$dst, $src}",
 687                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 688 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 689                  "bsf{w}\t{$src, $dst|$dst, $src}",
 690                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 691                  OpSize;
 692 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 693                  "bsf{l}\t{$src, $dst|$dst, $src}",
 694                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 695 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 696                  "bsf{l}\t{$src, $dst|$dst, $src}",
 697                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 698 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 699                   "bsf{q}\t{$src, $dst|$dst, $src}",
 700                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 701 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 702                   "bsf{q}\t{$src, $dst|$dst, $src}",
 703                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 704
 705 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 706                  "bsr{w}\t{$src, $dst|$dst, $src}",
 707                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 708 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 709                  "bsr{w}\t{$src, $dst|$dst, $src}",
 710                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 711                  OpSize;
 712 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 713                  "bsr{l}\t{$src, $dst|$dst, $src}",
 714                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 715 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 716                  "bsr{l}\t{$src, $dst|$dst, $src}",
 717                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 718 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 719                   "bsr{q}\t{$src, $dst|$dst, $src}",
 720                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 721 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 722                   "bsr{q}\t{$src, $dst|$dst, $src}",
 723                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 724 } // Defs = [EFLAGS]
 725
 726
 727 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 728 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 729 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "{movsb}", []>;
 730 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "{movsw}", []>, OpSize;
 731 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "{movsl|movsd}", []>;
 732 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 733 }
 734
 735 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 736 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 737 def STOSB : I<0xAA, RawFrm, (outs), (ins), "{stosb}", []>;
 738 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 739 def STOSW : I<0xAB, RawFrm, (outs), (ins), "{stosw}", []>, OpSize;
 740 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 741 def STOSD : I<0xAB, RawFrm, (outs), (ins), "{stosl|stosd}", []>;
 742 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 743 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 744
 745 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scas{b}", []>;
 746 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scas{w}", []>, OpSize;
 747 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l}", []>;
 748 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 749
 750 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmps{b}", []>;
 751 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmps{w}", []>, OpSize;
 752 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l}", []>;
 753 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 754
 755
 756 //===----------------------------------------------------------------------===//
 757 //  Move Instructions.
 758 //
 759
 760 let neverHasSideEffects = 1 in {
 761 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 762                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 763 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 764                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 765 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 766                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 767 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 768                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 769 }
 770 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 771 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 772                    "mov{b}\t{$src, $dst|$dst, $src}",
 773                    [(set GR8:$dst, imm:$src)]>;
 774 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 775                    "mov{w}\t{$src, $dst|$dst, $src}",
 776                    [(set GR16:$dst, imm:$src)]>, OpSize;
 777 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 778                    "mov{l}\t{$src, $dst|$dst, $src}",
 779                    [(set GR32:$dst, imm:$src)]>;
 780 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 781                     "movabs{q}\t{$src, $dst|$dst, $src}",
 782                     [(set GR64:$dst, imm:$src)]>;
 783 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 784                       "mov{q}\t{$src, $dst|$dst, $src}",
 785                       [(set GR64:$dst, i64immSExt32:$src)]>;
 786 }
 787
 788 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 789                    "mov{b}\t{$src, $dst|$dst, $src}",
 790                    [(store (i8 imm:$src), addr:$dst)]>;
 791 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 792                    "mov{w}\t{$src, $dst|$dst, $src}",
 793                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 794 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 795                    "mov{l}\t{$src, $dst|$dst, $src}",
 796                    [(store (i32 imm:$src), addr:$dst)]>;
 797 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 798                       "mov{q}\t{$src, $dst|$dst, $src}",
 799                       [(store i64immSExt32:$src, addr:$dst)]>;
 800
 801 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 802 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 803 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 804                    "mov{b}\t{$src, %al|%al, $src}", []>,
 805                    Requires<[In32BitMode]>;
 806 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 807                       "mov{w}\t{$src, %ax|%ax, $src}", []>, OpSize,
 808                      Requires<[In32BitMode]>;
 809 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 810                       "mov{l}\t{$src, %eax|%eax, $src}", []>,
 811                      Requires<[In32BitMode]>;
 812 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 813                    "mov{b}\t{%al, $dst|$dst, %al}", []>,
 814                   Requires<[In32BitMode]>;
 815 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 816                       "mov{w}\t{%ax, $dst|$dst, %ax}", []>, OpSize,
 817                      Requires<[In32BitMode]>;
 818 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 819                       "mov{l}\t{%eax, $dst|$dst, %eax}", []>,
 820                      Requires<[In32BitMode]>;
 821
 822 // FIXME: These definitions are utterly broken
 823 // Just leave them commented out for now because they're useless outside
 824 // of the large code model, and most compilers won't generate the instructions
 825 // in question.
 826 /*
 827 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 828                       "mov{q}\t{$src, %rax|%rax, $src}", []>;
 829 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 830                        "mov{q}\t{$src, %rax|%rax, $src}", []>;
 831 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 832                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 833 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 834                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 835 */
 836
 837
 838 let isCodeGenOnly = 1 in {
 839 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 840                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 841 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 842                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 843 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 844                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 845 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 846                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 847 }
 848
 849 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 850 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 851                 "mov{b}\t{$src, $dst|$dst, $src}",
 852                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 853 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 854                 "mov{w}\t{$src, $dst|$dst, $src}",
 855                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 856 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 857                 "mov{l}\t{$src, $dst|$dst, $src}",
 858                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 859 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 860                  "mov{q}\t{$src, $dst|$dst, $src}",
 861                  [(set GR64:$dst, (load addr:$src))]>;
 862 }
 863
 864 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 865                 "mov{b}\t{$src, $dst|$dst, $src}",
 866                 [(store GR8:$src, addr:$dst)]>;
 867 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 868                 "mov{w}\t{$src, $dst|$dst, $src}",
 869                 [(store GR16:$src, addr:$dst)]>, OpSize;
 870 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 871                 "mov{l}\t{$src, $dst|$dst, $src}",
 872                 [(store GR32:$src, addr:$dst)]>;
 873 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 874                  "mov{q}\t{$src, $dst|$dst, $src}",
 875                  [(store GR64:$src, addr:$dst)]>;
 876
 877 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 878 // that they can be used for copying and storing h registers, which can't be
 879 // encoded when a REX prefix is present.
 880 let isCodeGenOnly = 1 in {
 881 let neverHasSideEffects = 1 in
 882 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 883                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 884                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 885 let mayStore = 1 in
 886 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 887                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 888                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 889 let mayLoad = 1,
 890     canFoldAsLoad = 1, isReMaterializable = 1 in
 891 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 892                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 893                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 894 }
 895
 896
 897 // Condition code ops, incl. set if equal/not equal/...
 898 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
 899 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
 900 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
 901 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
 902
 903
 904 //===----------------------------------------------------------------------===//
 905 // Bit tests instructions: BT, BTS, BTR, BTC.
 906
 907 let Defs = [EFLAGS] in {
 908 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 909                "bt{w}\t{$src2, $src1|$src1, $src2}",
 910                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
 911 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 912                "bt{l}\t{$src2, $src1|$src1, $src2}",
 913                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
 914 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 915                "bt{q}\t{$src2, $src1|$src1, $src2}",
 916                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
 917
 918 // Unlike with the register+register form, the memory+register form of the
 919 // bt instruction does not ignore the high bits of the index. From ISel's
 920 // perspective, this is pretty bizarre. Make these instructions disassembly
 921 // only for now.
 922
 923 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 924                "bt{w}\t{$src2, $src1|$src1, $src2}",
 925 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
 926 //                (implicit EFLAGS)]
 927                []
 928                >, OpSize, TB, Requires<[FastBTMem]>;
 929 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 930                "bt{l}\t{$src2, $src1|$src1, $src2}",
 931 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
 932 //                (implicit EFLAGS)]
 933                []
 934                >, TB, Requires<[FastBTMem]>;
 935 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 936                "bt{q}\t{$src2, $src1|$src1, $src2}",
 937 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
 938 //                (implicit EFLAGS)]
 939                 []
 940                 >, TB;
 941
 942 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
 943                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 944                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
 945                 OpSize, TB;
 946 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
 947                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 948                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
 949 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
 950                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 951                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
 952
 953 // Note that these instructions don't need FastBTMem because that
 954 // only applies when the other operand is in a register. When it's
 955 // an immediate, bt is still fast.
 956 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
 957                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 958                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
 959                  ]>, OpSize, TB;
 960 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
 961                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 962                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
 963                  ]>, TB;
 964 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
 965                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 966                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
 967                                      i64immSExt8:$src2))]>, TB;
 968
 969
 970 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 971                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 972 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 973                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 974 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 975                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 976 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 977                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 978 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 979                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 980 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 981                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 982 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
 983                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 984 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
 985                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 986 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
 987                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 988 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
 989                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 990 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
 991                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 992 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
 993                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 994
 995 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 996                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 997 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 998                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 999 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1000                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1001 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1002                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1003 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1004                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1005 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1006                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1007 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1008                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1009 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1010                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1011 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1012                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1013 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1014                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1015 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1016                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1017 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1018                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1019
1020 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1021                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1022 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1023                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1024 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1025                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1026 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1027                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1028 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1029                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1030 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1031                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1032 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1033                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1034 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1035                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1036 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1037                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1038 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1039                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1040 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1041                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1042 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1043                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1044 } // Defs = [EFLAGS]
1045
1046
1047 //===----------------------------------------------------------------------===//
1048 // Atomic support
1049 //
1050
1051
1052 // Atomic swap. These are just normal xchg instructions. But since a memory
1053 // operand is referenced, the atomicity is ensured.
1054 let Constraints = "$val = $dst" in {
1055 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1056                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1057                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1058 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),
1059                  (ins GR16:$val, i16mem:$ptr),
1060                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1061                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1062                 OpSize;
1063 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),
1064                  (ins GR32:$val, i32mem:$ptr),
1065                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1066                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1067 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),
1068                   (ins GR64:$val,i64mem:$ptr),
1069                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1070                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1071
1072 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1073                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1074 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1075                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1076 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1077                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1078 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1079                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1080 }
1081
1082 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1083                   "xchg{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1084 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1085                   "xchg{l}\t{$src, %eax|%eax, $src}", []>;
1086 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1087                   "xchg{q}\t{$src, %rax|%rax, $src}", []>;
1088
1089
1090
1091 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1092                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1093 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1094                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1095 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1096                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1097 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1098                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1099
1100 let mayLoad = 1, mayStore = 1 in {
1101 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1102                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1103 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1104                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1105 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1106                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1107 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1108                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1109
1110 }
1111
1112 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1113                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1114 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1115                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1116 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1117                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1118 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1119                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1120
1121 let mayLoad = 1, mayStore = 1 in {
1122 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1123                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1124 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1125                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1126 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1127                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1128 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1129                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1130 }
1131
1132 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1133 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1134                   "cmpxchg8b\t$dst", []>, TB;
1135
1136 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1137 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1138                     "cmpxchg16b\t$dst", []>, TB;
1139
1140
1141
1142 // Lock instruction prefix
1143 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1144
1145 // Repeat string operation instruction prefixes
1146 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1147 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1148 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1149 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1150 // Repeat while not equal (used with CMPS and SCAS)
1151 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1152 }
1153
1154
1155 // String manipulation instructions
1156 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1157 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1158 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1159 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1160
1161 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1162 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1163 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1164
1165
1166 // Flag instructions
1167 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1168 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1169 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1170 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1171 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1172 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1173 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1174
1175 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1176
1177 // Table lookup instructions
1178 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1179
1180
1181
1182 //===----------------------------------------------------------------------===//
1183 // Subsystems.
1184 //===----------------------------------------------------------------------===//
1185
1186 include "X86InstrArithmetic.td"
1187 include "X86InstrCMovSetCC.td"
1188 include "X86InstrExtension.td"
1189 include "X86InstrControl.td"
1190 include "X86InstrShiftRotate.td"
1191
1192 // X87 Floating Point Stack.
1193 include "X86InstrFPStack.td"
1194
1195 // SIMD support (SSE, MMX and AVX)
1196 include "X86InstrFragmentsSIMD.td"
1197
1198 // FMA - Fused Multiply-Add support (requires FMA)
1199 include "X86InstrFMA.td"
1200
1201 // SSE, MMX and 3DNow! vector support.
1202 include "X86InstrSSE.td"
1203 include "X86InstrMMX.td"
1204 include "X86Instr3DNow.td"
1205
1206 include "X86InstrVMX.td"
1207
1208 // System instructions.
1209 include "X86InstrSystem.td"
1210
1211 // Compiler Pseudo Instructions and Pat Patterns
1212 include "X86InstrCompiler.td"
1213