lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  31 def SDTUnaryArithWithFlags  : SDTypeProfile<1, 1,
  32                                             [SDTCisInt<0>]>;
  33 def SDTBinaryArithWithFlags : SDTypeProfile<1, 2,
  34                                             [SDTCisSameAs<0, 1>,
  35                                              SDTCisSameAs<0, 2>,
  36                                              SDTCisInt<0>]>;
  37
  38 def SDTX86BrCond  : SDTypeProfile<0, 3,
  39                                   [SDTCisVT<0, OtherVT>,
  40                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  41
  42 def SDTX86SetCC   : SDTypeProfile<1, 2,
  43                                   [SDTCisVT<0, i8>,
  44                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  45
  46 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  47                                      SDTCisVT<2, i8>]>;
  48 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  49
  50 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  51                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  52 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  53
  54 def SDT_X86CallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  55 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  56                                          SDTCisVT<1, i32> ]>;
  57
  58 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  59
  60 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  61
  62 def SDTX86RdTsc   : SDTypeProfile<0, 0, []>;
  63
  64 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  65
  66 def SDT_X86TLSADDR : SDTypeProfile<1, 1, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  67
  68 def SDT_X86SegmentBaseAddress : SDTypeProfile<1, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  71
  72 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  73
  74 def X86bsf     : SDNode<"X86ISD::BSF",      SDTIntUnaryOp>;
  75 def X86bsr     : SDNode<"X86ISD::BSR",      SDTIntUnaryOp>;
  76 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
  77 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
  78
  79 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
  80
  81 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
  82
  83 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
  84 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
  85                         [SDNPHasChain]>;
  86 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
  87
  88 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
  89                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  90                          SDNPMayLoad]>;
  91 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
  92                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  93                          SDNPMayLoad]>;
  94 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
  95                         [SDNPHasChain, SDNPMayStore,
  96                          SDNPMayLoad, SDNPMemOperand]>;
  97 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
  98                         [SDNPHasChain, SDNPMayStore,
  99                          SDNPMayLoad, SDNPMemOperand]>;
 100 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 101                         [SDNPHasChain, SDNPMayStore,
 102                          SDNPMayLoad, SDNPMemOperand]>;
 103 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 104                         [SDNPHasChain, SDNPMayStore,
 105                          SDNPMayLoad, SDNPMemOperand]>;
 106 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 107                         [SDNPHasChain, SDNPMayStore,
 108                          SDNPMayLoad, SDNPMemOperand]>;
 109 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 110                         [SDNPHasChain, SDNPMayStore,
 111                          SDNPMayLoad, SDNPMemOperand]>;
 112 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 113                         [SDNPHasChain, SDNPMayStore,
 114                          SDNPMayLoad, SDNPMemOperand]>;
 115 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 116                         [SDNPHasChain, SDNPOptInFlag]>;
 117
 118 def X86callseq_start :
 119                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 120                         [SDNPHasChain, SDNPOutFlag]>;
 121 def X86callseq_end :
 122                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 123                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 124
 125 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 126                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 127
 128 def X86tailcall: SDNode<"X86ISD::TAILCALL",     SDT_X86Call,
 129                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 130
 131 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 132                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 133 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 134                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 135                          SDNPMayLoad]>;
 136
 137 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG",SDTX86RdTsc,
 138                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 139
 140 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 141 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 142
 143 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 144                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 145 def X86SegmentBaseAddress : SDNode<"X86ISD::SegmentBaseAddress",
 146                                  SDT_X86SegmentBaseAddress, []>;
 147
 148 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 149                         [SDNPHasChain]>;
 150
 151 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 152                         [SDNPHasChain,  SDNPOptInFlag]>;
 153
 154 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags>;
 155 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 156 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags>;
 157 def X86umul_flag : SDNode<"X86ISD::UMUL", SDTUnaryArithWithFlags>;
 158 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 159 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 160
 161 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 162
 163 //===----------------------------------------------------------------------===//
 164 // X86 Operand Definitions.
 165 //
 166
 167 // *mem - Operand definitions for the funky X86 addressing mode operands.
 168 //
 169 class X86MemOperand<string printMethod> : Operand<iPTR> {
 170   let PrintMethod = printMethod;
 171   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm, i8imm);
 172 }
 173
 174 def i8mem   : X86MemOperand<"printi8mem">;
 175 def i16mem  : X86MemOperand<"printi16mem">;
 176 def i32mem  : X86MemOperand<"printi32mem">;
 177 def i64mem  : X86MemOperand<"printi64mem">;
 178 def i128mem : X86MemOperand<"printi128mem">;
 179 def f32mem  : X86MemOperand<"printf32mem">;
 180 def f64mem  : X86MemOperand<"printf64mem">;
 181 def f80mem  : X86MemOperand<"printf80mem">;
 182 def f128mem : X86MemOperand<"printf128mem">;
 183
 184 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 185 // plain GR64, so that it doesn't potentially require a REX prefix.
 186 def i8mem_NOREX : Operand<i64> {
 187   let PrintMethod = "printi8mem";
 188   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX, i32imm, i8imm);
 189 }
 190
 191 def lea32mem : Operand<i32> {
 192   let PrintMethod = "printlea32mem";
 193   let MIOperandInfo = (ops GR32, i8imm, GR32, i32imm);
 194 }
 195
 196 def SSECC : Operand<i8> {
 197   let PrintMethod = "printSSECC";
 198 }
 199
 200 def piclabel: Operand<i32> {
 201   let PrintMethod = "printPICLabel";
 202 }
 203
 204 // A couple of more descriptive operand definitions.
 205 // 16-bits but only 8 bits are significant.
 206 def i16i8imm  : Operand<i16>;
 207 // 32-bits but only 8 bits are significant.
 208 def i32i8imm  : Operand<i32>;
 209
 210 // Branch targets have OtherVT type.
 211 def brtarget : Operand<OtherVT>;
 212
 213 //===----------------------------------------------------------------------===//
 214 // X86 Complex Pattern Definitions.
 215 //
 216
 217 // Define X86 specific addressing mode.
 218 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], []>;
 219 def lea32addr : ComplexPattern<i32, 4, "SelectLEAAddr",
 220                                [add, mul, shl, or, frameindex], []>;
 221
 222 //===----------------------------------------------------------------------===//
 223 // X86 Instruction Predicate Definitions.
 224 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 225 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 226 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 227 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 228 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 229 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 230 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 231 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 232 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 233 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 234 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 235 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 236 def NotSmallCode : Predicate<"TM.getCodeModel() != CodeModel::Small">;
 237 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 238 def OptForSpeed  : Predicate<"!OptForSize">;
 239 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 240
 241 //===----------------------------------------------------------------------===//
 242 // X86 Instruction Format Definitions.
 243 //
 244
 245 include "X86InstrFormats.td"
 246
 247 //===----------------------------------------------------------------------===//
 248 // Pattern fragments...
 249 //
 250
 251 // X86 specific condition code. These correspond to CondCode in
 252 // X86InstrInfo.h. They must be kept in synch.
 253 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 254 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 255 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 256 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 257 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 258 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 259 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 260 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 261 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 262 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 263 def X86_COND_NO  : PatLeaf<(i8 10)>;
 264 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 265 def X86_COND_NS  : PatLeaf<(i8 12)>;
 266 def X86_COND_O   : PatLeaf<(i8 13)>;
 267 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 268 def X86_COND_S   : PatLeaf<(i8 15)>;
 269
 270 def i16immSExt8  : PatLeaf<(i16 imm), [{
 271   // i16immSExt8 predicate - True if the 16-bit immediate fits in a 8-bit
 272   // sign extended field.
 273   return (int16_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 274 }]>;
 275
 276 def i32immSExt8  : PatLeaf<(i32 imm), [{
 277   // i32immSExt8 predicate - True if the 32-bit immediate fits in a 8-bit
 278   // sign extended field.
 279   return (int32_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 280 }]>;
 281
 282 // Helper fragments for loads.
 283 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 284 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 285 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 286   LoadSDNode *LD = cast<LoadSDNode>(N);
 287   if (const Value *Src = LD->getSrcValue())
 288     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 289       if (PT->getAddressSpace() != 0)
 290         return false;
 291   ISD::LoadExtType ExtType = LD->getExtensionType();
 292   if (ExtType == ISD::NON_EXTLOAD)
 293     return true;
 294   if (ExtType == ISD::EXTLOAD)
 295     return LD->getAlignment() >= 2 && !LD->isVolatile();
 296   return false;
 297 }]>;
 298
 299 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 300   LoadSDNode *LD = cast<LoadSDNode>(N);
 301   if (const Value *Src = LD->getSrcValue())
 302     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 303       if (PT->getAddressSpace() != 0)
 304         return false;
 305   ISD::LoadExtType ExtType = LD->getExtensionType();
 306   if (ExtType == ISD::EXTLOAD)
 307     return LD->getAlignment() >= 2 && !LD->isVolatile();
 308   return false;
 309 }]>;
 310
 311 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 312   LoadSDNode *LD = cast<LoadSDNode>(N);
 313   if (const Value *Src = LD->getSrcValue())
 314     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 315       if (PT->getAddressSpace() != 0)
 316         return false;
 317   ISD::LoadExtType ExtType = LD->getExtensionType();
 318   if (ExtType == ISD::NON_EXTLOAD)
 319     return true;
 320   if (ExtType == ISD::EXTLOAD)
 321     return LD->getAlignment() >= 4 && !LD->isVolatile();
 322   return false;
 323 }]>;
 324
 325 def nvloadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 326   LoadSDNode *LD = cast<LoadSDNode>(N);
 327   if (const Value *Src = LD->getSrcValue())
 328     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 329       if (PT->getAddressSpace() != 0)
 330         return false;
 331   if (LD->isVolatile())
 332     return false;
 333   ISD::LoadExtType ExtType = LD->getExtensionType();
 334   if (ExtType == ISD::NON_EXTLOAD)
 335     return true;
 336   if (ExtType == ISD::EXTLOAD)
 337     return LD->getAlignment() >= 4;
 338   return false;
 339 }]>;
 340
 341 def gsload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 342   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 343     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 344       return PT->getAddressSpace() == 256;
 345   return false;
 346 }]>;
 347
 348 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr)), [{
 349   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 350     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 351       if (PT->getAddressSpace() != 0)
 352         return false;
 353   return true;
 354 }]>;
 355 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr)), [{
 356   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 357     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 358       if (PT->getAddressSpace() != 0)
 359         return false;
 360   return true;
 361 }]>;
 362
 363 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr)), [{
 364   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 365     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 366       if (PT->getAddressSpace() != 0)
 367         return false;
 368   return true;
 369 }]>;
 370 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr)), [{
 371   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 372     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 373       if (PT->getAddressSpace() != 0)
 374         return false;
 375   return true;
 376 }]>;
 377 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr)), [{
 378   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 379     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 380       if (PT->getAddressSpace() != 0)
 381         return false;
 382   return true;
 383 }]>;
 384
 385 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 386 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 387 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 388
 389 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 390 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 391 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 392 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 393 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 394 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 395
 396 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 397 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 398 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 399 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 400 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 401 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 402
 403
 404 // An 'and' node with a single use.
 405 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 406   return N->hasOneUse();
 407 }]>;
 408 // An 'srl' node with a single use.
 409 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 410   return N->hasOneUse();
 411 }]>;
 412 // An 'trunc' node with a single use.
 413 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 414   return N->hasOneUse();
 415 }]>;
 416
 417 // 'shld' and 'shrd' instruction patterns. Note that even though these have
 418 // the srl and shl in their patterns, the C++ code must still check for them,
 419 // because predicates are tested before children nodes are explored.
 420
 421 def shrd : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 422                    (or (srl node:$src1, node:$amt1),
 423                        (shl node:$src2, node:$amt2)), [{
 424   assert(N->getOpcode() == ISD::OR);
 425   return N->getOperand(0).getOpcode() == ISD::SRL &&
 426          N->getOperand(1).getOpcode() == ISD::SHL &&
 427          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 428          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 429          N->getOperand(0).getConstantOperandVal(1) ==
 430          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 431 }]>;
 432
 433 def shld : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 434                    (or (shl node:$src1, node:$amt1),
 435                        (srl node:$src2, node:$amt2)), [{
 436   assert(N->getOpcode() == ISD::OR);
 437   return N->getOperand(0).getOpcode() == ISD::SHL &&
 438          N->getOperand(1).getOpcode() == ISD::SRL &&
 439          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 440          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 441          N->getOperand(0).getConstantOperandVal(1) ==
 442          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 443 }]>;
 444
 445 //===----------------------------------------------------------------------===//
 446 // Instruction list...
 447 //
 448
 449 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
 450 // a stack adjustment and the codegen must know that they may modify the stack
 451 // pointer before prolog-epilog rewriting occurs.
 452 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 453 // sub / add which can clobber EFLAGS.
 454 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
 455 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 456                            "#ADJCALLSTACKDOWN",
 457                            [(X86callseq_start timm:$amt)]>,
 458                           Requires<[In32BitMode]>;
 459 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 460                            "#ADJCALLSTACKUP",
 461                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 462                           Requires<[In32BitMode]>;
 463 }
 464
 465 // Nop
 466 let neverHasSideEffects = 1 in
 467   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 468
 469 // PIC base
 470 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
 471   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins piclabel:$label),
 472                       "call\t$label\n\tpop{l}\t$reg", []>;
 473
 474 //===----------------------------------------------------------------------===//
 475 //  Control Flow Instructions...
 476 //
 477
 478 // Return instructions.
 479 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 480     hasCtrlDep = 1, FPForm = SpecialFP, FPFormBits = SpecialFP.Value in {
 481   def RET    : I   <0xC3, RawFrm, (outs), (ins variable_ops),
 482                     "ret",
 483                     [(X86retflag 0)]>;
 484   def RETI   : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt, variable_ops),
 485                     "ret\t$amt",
 486                     [(X86retflag imm:$amt)]>;
 487 }
 488
 489 // All branches are RawFrm, Void, Branch, and Terminators
 490 let isBranch = 1, isTerminator = 1 in
 491   class IBr<bits<8> opcode, dag ins, string asm, list<dag> pattern> :
 492         I<opcode, RawFrm, (outs), ins, asm, pattern>;
 493
 494 let isBranch = 1, isBarrier = 1 in
 495   def JMP : IBr<0xE9, (ins brtarget:$dst), "jmp\t$dst", [(br bb:$dst)]>;
 496
 497 // Indirect branches
 498 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 499   def JMP32r     : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst",
 500                      [(brind GR32:$dst)]>;
 501   def JMP32m     : I<0xFF, MRM4m, (outs), (ins i32mem:$dst), "jmp{l}\t{*}$dst",
 502                      [(brind (loadi32 addr:$dst))]>;
 503 }
 504
 505 // Conditional branches
 506 let Uses = [EFLAGS] in {
 507 def JE  : IBr<0x84, (ins brtarget:$dst), "je\t$dst",
 508               [(X86brcond bb:$dst, X86_COND_E, EFLAGS)]>, TB;
 509 def JNE : IBr<0x85, (ins brtarget:$dst), "jne\t$dst",
 510               [(X86brcond bb:$dst, X86_COND_NE, EFLAGS)]>, TB;
 511 def JL  : IBr<0x8C, (ins brtarget:$dst), "jl\t$dst",
 512               [(X86brcond bb:$dst, X86_COND_L, EFLAGS)]>, TB;
 513 def JLE : IBr<0x8E, (ins brtarget:$dst), "jle\t$dst",
 514               [(X86brcond bb:$dst, X86_COND_LE, EFLAGS)]>, TB;
 515 def JG  : IBr<0x8F, (ins brtarget:$dst), "jg\t$dst",
 516               [(X86brcond bb:$dst, X86_COND_G, EFLAGS)]>, TB;
 517 def JGE : IBr<0x8D, (ins brtarget:$dst), "jge\t$dst",
 518               [(X86brcond bb:$dst, X86_COND_GE, EFLAGS)]>, TB;
 519
 520 def JB  : IBr<0x82, (ins brtarget:$dst), "jb\t$dst",
 521               [(X86brcond bb:$dst, X86_COND_B, EFLAGS)]>, TB;
 522 def JBE : IBr<0x86, (ins brtarget:$dst), "jbe\t$dst",
 523               [(X86brcond bb:$dst, X86_COND_BE, EFLAGS)]>, TB;
 524 def JA  : IBr<0x87, (ins brtarget:$dst), "ja\t$dst",
 525               [(X86brcond bb:$dst, X86_COND_A, EFLAGS)]>, TB;
 526 def JAE : IBr<0x83, (ins brtarget:$dst), "jae\t$dst",
 527               [(X86brcond bb:$dst, X86_COND_AE, EFLAGS)]>, TB;
 528
 529 def JS  : IBr<0x88, (ins brtarget:$dst), "js\t$dst",
 530               [(X86brcond bb:$dst, X86_COND_S, EFLAGS)]>, TB;
 531 def JNS : IBr<0x89, (ins brtarget:$dst), "jns\t$dst",
 532               [(X86brcond bb:$dst, X86_COND_NS, EFLAGS)]>, TB;
 533 def JP  : IBr<0x8A, (ins brtarget:$dst), "jp\t$dst",
 534               [(X86brcond bb:$dst, X86_COND_P, EFLAGS)]>, TB;
 535 def JNP : IBr<0x8B, (ins brtarget:$dst), "jnp\t$dst",
 536               [(X86brcond bb:$dst, X86_COND_NP, EFLAGS)]>, TB;
 537 def JO  : IBr<0x80, (ins brtarget:$dst), "jo\t$dst",
 538               [(X86brcond bb:$dst, X86_COND_O, EFLAGS)]>, TB;
 539 def JNO : IBr<0x81, (ins brtarget:$dst), "jno\t$dst",
 540               [(X86brcond bb:$dst, X86_COND_NO, EFLAGS)]>, TB;
 541 } // Uses = [EFLAGS]
 542
 543 //===----------------------------------------------------------------------===//
 544 //  Call Instructions...
 545 //
 546 let isCall = 1 in
 547   // All calls clobber the non-callee saved registers. ESP is marked as
 548   // a use to prevent stack-pointer assignments that appear immediately
 549   // before calls from potentially appearing dead. Uses for argument
 550   // registers are added manually.
 551   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 552               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 553               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 554               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 555       Uses = [ESP] in {
 556     def CALLpcrel32 : Ii32<0xE8, RawFrm, (outs), (ins i32imm:$dst,variable_ops),
 557                            "call\t${dst:call}", [(X86call imm:$dst)]>,
 558                       Requires<[In32BitMode]>;
 559     def CALL32r     : I<0xFF, MRM2r, (outs), (ins GR32:$dst, variable_ops),
 560                         "call\t{*}$dst", [(X86call GR32:$dst)]>;
 561     def CALL32m     : I<0xFF, MRM2m, (outs), (ins i32mem:$dst, variable_ops),
 562                         "call\t{*}$dst", [(X86call (loadi32 addr:$dst))]>;
 563   }
 564
 565 // Tail call stuff.
 566
 567 def TAILCALL : I<0, Pseudo, (outs), (ins),
 568                          "#TAILCALL",
 569                          []>;
 570
 571 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 572 def TCRETURNdi : I<0, Pseudo, (outs), (ins i32imm:$dst, i32imm:$offset, variable_ops),
 573                  "#TC_RETURN $dst $offset",
 574                  []>;
 575
 576 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 577 def TCRETURNri : I<0, Pseudo, (outs), (ins GR32:$dst, i32imm:$offset, variable_ops),
 578                  "#TC_RETURN $dst $offset",
 579                  []>;
 580
 581 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 582
 583   def TAILJMPd : IBr<0xE9, (ins i32imm:$dst), "jmp\t${dst:call}  # TAILCALL",
 584                  []>;
 585 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 586   def TAILJMPr : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst  # TAILCALL",
 587                  []>;
 588 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 589   def TAILJMPm : I<0xFF, MRM4m, (outs), (ins i32mem:$dst),
 590                    "jmp\t{*}$dst  # TAILCALL", []>;
 591
 592 //===----------------------------------------------------------------------===//
 593 //  Miscellaneous Instructions...
 594 //
 595 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 596 def LEAVE    : I<0xC9, RawFrm,
 597                  (outs), (ins), "leave", []>;
 598
 599 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 600 let mayLoad = 1 in
 601 def POP32r   : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 602
 603 let mayStore = 1 in
 604 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 605 }
 606
 607 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, neverHasSideEffects=1 in
 608 def POPFD    : I<0x9D, RawFrm, (outs), (ins), "popf", []>;
 609 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 610 def PUSHFD   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 611
 612 let isTwoAddress = 1 in                               // GR32 = bswap GR32
 613   def BSWAP32r : I<0xC8, AddRegFrm,
 614                    (outs GR32:$dst), (ins GR32:$src),
 615                    "bswap{l}\t$dst",
 616                    [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 617
 618
 619 // Bit scan instructions.
 620 let Defs = [EFLAGS] in {
 621 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 622                  "bsf{w}\t{$src, $dst|$dst, $src}",
 623                  [(set GR16:$dst, (X86bsf GR16:$src)), (implicit EFLAGS)]>, TB;
 624 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 625                  "bsf{w}\t{$src, $dst|$dst, $src}",
 626                  [(set GR16:$dst, (X86bsf (loadi16 addr:$src))),
 627                   (implicit EFLAGS)]>, TB;
 628 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 629                  "bsf{l}\t{$src, $dst|$dst, $src}",
 630                  [(set GR32:$dst, (X86bsf GR32:$src)), (implicit EFLAGS)]>, TB;
 631 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 632                  "bsf{l}\t{$src, $dst|$dst, $src}",
 633                  [(set GR32:$dst, (X86bsf (loadi32 addr:$src))),
 634                   (implicit EFLAGS)]>, TB;
 635
 636 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 637                  "bsr{w}\t{$src, $dst|$dst, $src}",
 638                  [(set GR16:$dst, (X86bsr GR16:$src)), (implicit EFLAGS)]>, TB;
 639 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 640                  "bsr{w}\t{$src, $dst|$dst, $src}",
 641                  [(set GR16:$dst, (X86bsr (loadi16 addr:$src))),
 642                   (implicit EFLAGS)]>, TB;
 643 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 644                  "bsr{l}\t{$src, $dst|$dst, $src}",
 645                  [(set GR32:$dst, (X86bsr GR32:$src)), (implicit EFLAGS)]>, TB;
 646 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 647                  "bsr{l}\t{$src, $dst|$dst, $src}",
 648                  [(set GR32:$dst, (X86bsr (loadi32 addr:$src))),
 649                   (implicit EFLAGS)]>, TB;
 650 } // Defs = [EFLAGS]
 651
 652 let neverHasSideEffects = 1 in
 653 def LEA16r   : I<0x8D, MRMSrcMem,
 654                  (outs GR16:$dst), (ins i32mem:$src),
 655                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
 656 let isReMaterializable = 1 in
 657 def LEA32r   : I<0x8D, MRMSrcMem,
 658                  (outs GR32:$dst), (ins lea32mem:$src),
 659                  "lea{l}\t{$src|$dst}, {$dst|$src}",
 660                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
 661
 662 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI] in {
 663 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 664                   [(X86rep_movs i8)]>, REP;
 665 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 666                   [(X86rep_movs i16)]>, REP, OpSize;
 667 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 668                   [(X86rep_movs i32)]>, REP;
 669 }
 670
 671 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI] in
 672 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 673                   [(X86rep_stos i8)]>, REP;
 674 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI] in
 675 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 676                   [(X86rep_stos i16)]>, REP, OpSize;
 677 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI] in
 678 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 679                   [(X86rep_stos i32)]>, REP;
 680
 681 let Defs = [RAX, RDX] in
 682 def RDTSC : I<0x31, RawFrm, (outs), (ins), "rdtsc", [(X86rdtsc)]>,
 683             TB;
 684
 685 let isBarrier = 1, hasCtrlDep = 1 in {
 686 def TRAP    : I<0x0B, RawFrm, (outs), (ins), "ud2", [(trap)]>, TB;
 687 }
 688
 689 //===----------------------------------------------------------------------===//
 690 //  Input/Output Instructions...
 691 //
 692 let Defs = [AL], Uses = [DX] in
 693 def IN8rr  : I<0xEC, RawFrm, (outs), (ins),
 694                "in{b}\t{%dx, %al|%AL, %DX}", []>;
 695 let Defs = [AX], Uses = [DX] in
 696 def IN16rr : I<0xED, RawFrm, (outs), (ins),
 697                "in{w}\t{%dx, %ax|%AX, %DX}", []>,  OpSize;
 698 let Defs = [EAX], Uses = [DX] in
 699 def IN32rr : I<0xED, RawFrm, (outs), (ins),
 700                "in{l}\t{%dx, %eax|%EAX, %DX}", []>;
 701
 702 let Defs = [AL] in
 703 def IN8ri  : Ii8<0xE4, RawFrm, (outs), (ins i16i8imm:$port),
 704                   "in{b}\t{$port, %al|%AL, $port}", []>;
 705 let Defs = [AX] in
 706 def IN16ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 707                   "in{w}\t{$port, %ax|%AX, $port}", []>, OpSize;
 708 let Defs = [EAX] in
 709 def IN32ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 710                   "in{l}\t{$port, %eax|%EAX, $port}", []>;
 711
 712 let Uses = [DX, AL] in
 713 def OUT8rr  : I<0xEE, RawFrm, (outs), (ins),
 714                 "out{b}\t{%al, %dx|%DX, %AL}", []>;
 715 let Uses = [DX, AX] in
 716 def OUT16rr : I<0xEF, RawFrm, (outs), (ins),
 717                 "out{w}\t{%ax, %dx|%DX, %AX}", []>, OpSize;
 718 let Uses = [DX, EAX] in
 719 def OUT32rr : I<0xEF, RawFrm, (outs), (ins),
 720                 "out{l}\t{%eax, %dx|%DX, %EAX}", []>;
 721
 722 let Uses = [AL] in
 723 def OUT8ir  : Ii8<0xE6, RawFrm, (outs), (ins i16i8imm:$port),
 724                    "out{b}\t{%al, $port|$port, %AL}", []>;
 725 let Uses = [AX] in
 726 def OUT16ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 727                    "out{w}\t{%ax, $port|$port, %AX}", []>, OpSize;
 728 let Uses = [EAX] in
 729 def OUT32ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 730                    "out{l}\t{%eax, $port|$port, %EAX}", []>;
 731
 732 //===----------------------------------------------------------------------===//
 733 //  Move Instructions...
 734 //
 735 let neverHasSideEffects = 1 in {
 736 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 737                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 738 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 739                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 740 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 741                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 742 }
 743 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 744 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 745                    "mov{b}\t{$src, $dst|$dst, $src}",
 746                    [(set GR8:$dst, imm:$src)]>;
 747 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 748                    "mov{w}\t{$src, $dst|$dst, $src}",
 749                    [(set GR16:$dst, imm:$src)]>, OpSize;
 750 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 751                    "mov{l}\t{$src, $dst|$dst, $src}",
 752                    [(set GR32:$dst, imm:$src)]>;
 753 }
 754 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 755                    "mov{b}\t{$src, $dst|$dst, $src}",
 756                    [(store (i8 imm:$src), addr:$dst)]>;
 757 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 758                    "mov{w}\t{$src, $dst|$dst, $src}",
 759                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 760 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 761                    "mov{l}\t{$src, $dst|$dst, $src}",
 762                    [(store (i32 imm:$src), addr:$dst)]>;
 763
 764 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
 765 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 766                 "mov{b}\t{$src, $dst|$dst, $src}",
 767                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 768 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 769                 "mov{w}\t{$src, $dst|$dst, $src}",
 770                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 771 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 772                 "mov{l}\t{$src, $dst|$dst, $src}",
 773                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 774 }
 775
 776 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 777                 "mov{b}\t{$src, $dst|$dst, $src}",
 778                 [(store GR8:$src, addr:$dst)]>;
 779 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 780                 "mov{w}\t{$src, $dst|$dst, $src}",
 781                 [(store GR16:$src, addr:$dst)]>, OpSize;
 782 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 783                 "mov{l}\t{$src, $dst|$dst, $src}",
 784                 [(store GR32:$src, addr:$dst)]>;
 785
 786 // A version of MOV8mr that uses i8mem_NOREX so that it can be used for
 787 // storing h registers, which can't be encoded when a REX prefix is present.
 788 def MOV8mr_NOREX : I<0x88, MRMDestMem, (outs), (ins i8mem_NOREX:$dst, GR8:$src),
 789                    "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 790
 791 //===----------------------------------------------------------------------===//
 792 //  Fixed-Register Multiplication and Division Instructions...
 793 //
 794
 795 // Extra precision multiplication
 796 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 797 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
 798                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 799                // This probably ought to be moved to a def : Pat<> if the
 800                // syntax can be accepted.
 801                [(set AL, (mul AL, GR8:$src)),
 802                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
 803
 804 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
 805 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
 806                "mul{w}\t$src",
 807                []>, OpSize;    // AX,DX = AX*GR16
 808
 809 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
 810 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
 811                "mul{l}\t$src",
 812                []>; // EAX,EDX = EAX*GR32
 813
 814 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 815 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
 816                "mul{b}\t$src",
 817                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 818                // This probably ought to be moved to a def : Pat<> if the
 819                // syntax can be accepted.
 820                [(set AL, (mul AL, (loadi8 addr:$src))),
 821                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
 822
 823 let mayLoad = 1, neverHasSideEffects = 1 in {
 824 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 825 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
 826                "mul{w}\t$src",
 827                []>, OpSize; // AX,DX = AX*[mem16]
 828
 829 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 830 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
 831               "mul{l}\t$src",
 832               []>;          // EAX,EDX = EAX*[mem32]
 833 }
 834
 835 let neverHasSideEffects = 1 in {
 836 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 837 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
 838               // AL,AH = AL*GR8
 839 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 840 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
 841               OpSize;    // AX,DX = AX*GR16
 842 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 843 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 844               // EAX,EDX = EAX*GR32
 845 let mayLoad = 1 in {
 846 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 847 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 848                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 849 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 850 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 851                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 852 let Defs = [EAX,EDX], Uses = [EAX] in
 853 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 854                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 855 }
 856 } // neverHasSideEffects
 857
 858 // unsigned division/remainder
 859 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 860 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 861                "div{b}\t$src", []>;
 862 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 863 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 864                "div{w}\t$src", []>, OpSize;
 865 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 866 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 867                "div{l}\t$src", []>;
 868 let mayLoad = 1 in {
 869 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 870 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),       // AX/[mem8] = AL,AH
 871                "div{b}\t$src", []>;
 872 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 873 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),      // DX:AX/[mem16] = AX,DX
 874                "div{w}\t$src", []>, OpSize;
 875 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 876 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),      // EDX:EAX/[mem32] = EAX,EDX
 877                "div{l}\t$src", []>;
 878 }
 879
 880 // Signed division/remainder.
 881 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 882 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 883                "idiv{b}\t$src", []>;
 884 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 885 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 886                "idiv{w}\t$src", []>, OpSize;
 887 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 888 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 889                "idiv{l}\t$src", []>;
 890 let mayLoad = 1, mayLoad = 1 in {
 891 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 892 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),      // AX/[mem8] = AL,AH
 893                "idiv{b}\t$src", []>;
 894 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 895 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),     // DX:AX/[mem16] = AX,DX
 896                "idiv{w}\t$src", []>, OpSize;
 897 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 898 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),     // EDX:EAX/[mem32] = EAX,EDX
 899                "idiv{l}\t$src", []>;
 900 }
 901
 902 //===----------------------------------------------------------------------===//
 903 //  Two address Instructions.
 904 //
 905 let isTwoAddress = 1 in {
 906
 907 // Conditional moves
 908 let Uses = [EFLAGS] in {
 909 let isCommutable = 1 in {
 910 def CMOVB16rr : I<0x42, MRMSrcReg,       // if <u, GR16 = GR16
 911                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 912                   "cmovb\t{$src2, $dst|$dst, $src2}",
 913                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 914                                    X86_COND_B, EFLAGS))]>,
 915                   TB, OpSize;
 916 def CMOVB32rr : I<0x42, MRMSrcReg,       // if <u, GR32 = GR32
 917                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 918                   "cmovb\t{$src2, $dst|$dst, $src2}",
 919                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 920                                    X86_COND_B, EFLAGS))]>,
 921                    TB;
 922 def CMOVAE16rr: I<0x43, MRMSrcReg,       // if >=u, GR16 = GR16
 923                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 924                   "cmovae\t{$src2, $dst|$dst, $src2}",
 925                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 926                                    X86_COND_AE, EFLAGS))]>,
 927                    TB, OpSize;
 928 def CMOVAE32rr: I<0x43, MRMSrcReg,       // if >=u, GR32 = GR32
 929                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 930                   "cmovae\t{$src2, $dst|$dst, $src2}",
 931                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 932                                    X86_COND_AE, EFLAGS))]>,
 933                    TB;
 934 def CMOVE16rr : I<0x44, MRMSrcReg,       // if ==, GR16 = GR16
 935                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 936                   "cmove\t{$src2, $dst|$dst, $src2}",
 937                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 938                                    X86_COND_E, EFLAGS))]>,
 939                    TB, OpSize;
 940 def CMOVE32rr : I<0x44, MRMSrcReg,       // if ==, GR32 = GR32
 941                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 942                   "cmove\t{$src2, $dst|$dst, $src2}",
 943                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 944                                    X86_COND_E, EFLAGS))]>,
 945                    TB;
 946 def CMOVNE16rr: I<0x45, MRMSrcReg,       // if !=, GR16 = GR16
 947                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 948                   "cmovne\t{$src2, $dst|$dst, $src2}",
 949                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 950                                    X86_COND_NE, EFLAGS))]>,
 951                    TB, OpSize;
 952 def CMOVNE32rr: I<0x45, MRMSrcReg,       // if !=, GR32 = GR32
 953                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 954                   "cmovne\t{$src2, $dst|$dst, $src2}",
 955                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 956                                    X86_COND_NE, EFLAGS))]>,
 957                    TB;
 958 def CMOVBE16rr: I<0x46, MRMSrcReg,       // if <=u, GR16 = GR16
 959                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 960                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 961                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 962                                    X86_COND_BE, EFLAGS))]>,
 963                    TB, OpSize;
 964 def CMOVBE32rr: I<0x46, MRMSrcReg,       // if <=u, GR32 = GR32
 965                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 966                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 967                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 968                                    X86_COND_BE, EFLAGS))]>,
 969                    TB;
 970 def CMOVA16rr : I<0x47, MRMSrcReg,       // if >u, GR16 = GR16
 971                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 972                   "cmova\t{$src2, $dst|$dst, $src2}",
 973                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 974                                    X86_COND_A, EFLAGS))]>,
 975                    TB, OpSize;
 976 def CMOVA32rr : I<0x47, MRMSrcReg,       // if >u, GR32 = GR32
 977                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 978                   "cmova\t{$src2, $dst|$dst, $src2}",
 979                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 980                                    X86_COND_A, EFLAGS))]>,
 981                    TB;
 982 def CMOVL16rr : I<0x4C, MRMSrcReg,       // if <s, GR16 = GR16
 983                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 984                   "cmovl\t{$src2, $dst|$dst, $src2}",
 985                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 986                                    X86_COND_L, EFLAGS))]>,
 987                    TB, OpSize;
 988 def CMOVL32rr : I<0x4C, MRMSrcReg,       // if <s, GR32 = GR32
 989                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 990                   "cmovl\t{$src2, $dst|$dst, $src2}",
 991                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 992                                    X86_COND_L, EFLAGS))]>,
 993                    TB;
 994 def CMOVGE16rr: I<0x4D, MRMSrcReg,       // if >=s, GR16 = GR16
 995                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 996                   "cmovge\t{$src2, $dst|$dst, $src2}",
 997                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 998                                    X86_COND_GE, EFLAGS))]>,
 999                    TB, OpSize;
1000 def CMOVGE32rr: I<0x4D, MRMSrcReg,       // if >=s, GR32 = GR32
1001                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1002                   "cmovge\t{$src2, $dst|$dst, $src2}",
1003                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1004                                    X86_COND_GE, EFLAGS))]>,
1005                    TB;
1006 def CMOVLE16rr: I<0x4E, MRMSrcReg,       // if <=s, GR16 = GR16
1007                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1008                   "cmovle\t{$src2, $dst|$dst, $src2}",
1009                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1010                                    X86_COND_LE, EFLAGS))]>,
1011                    TB, OpSize;
1012 def CMOVLE32rr: I<0x4E, MRMSrcReg,       // if <=s, GR32 = GR32
1013                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1014                   "cmovle\t{$src2, $dst|$dst, $src2}",
1015                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1016                                    X86_COND_LE, EFLAGS))]>,
1017                    TB;
1018 def CMOVG16rr : I<0x4F, MRMSrcReg,       // if >s, GR16 = GR16
1019                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1020                   "cmovg\t{$src2, $dst|$dst, $src2}",
1021                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1022                                    X86_COND_G, EFLAGS))]>,
1023                    TB, OpSize;
1024 def CMOVG32rr : I<0x4F, MRMSrcReg,       // if >s, GR32 = GR32
1025                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1026                   "cmovg\t{$src2, $dst|$dst, $src2}",
1027                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1028                                    X86_COND_G, EFLAGS))]>,
1029                    TB;
1030 def CMOVS16rr : I<0x48, MRMSrcReg,       // if signed, GR16 = GR16
1031                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1032                   "cmovs\t{$src2, $dst|$dst, $src2}",
1033                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1034                                    X86_COND_S, EFLAGS))]>,
1035                   TB, OpSize;
1036 def CMOVS32rr : I<0x48, MRMSrcReg,       // if signed, GR32 = GR32
1037                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1038                   "cmovs\t{$src2, $dst|$dst, $src2}",
1039                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1040                                    X86_COND_S, EFLAGS))]>,
1041                   TB;
1042 def CMOVNS16rr: I<0x49, MRMSrcReg,       // if !signed, GR16 = GR16
1043                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1044                   "cmovns\t{$src2, $dst|$dst, $src2}",
1045                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1046                                    X86_COND_NS, EFLAGS))]>,
1047                   TB, OpSize;
1048 def CMOVNS32rr: I<0x49, MRMSrcReg,       // if !signed, GR32 = GR32
1049                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1050                   "cmovns\t{$src2, $dst|$dst, $src2}",
1051                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1052                                    X86_COND_NS, EFLAGS))]>,
1053                   TB;
1054 def CMOVP16rr : I<0x4A, MRMSrcReg,       // if parity, GR16 = GR16
1055                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1056                   "cmovp\t{$src2, $dst|$dst, $src2}",
1057                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1058                                    X86_COND_P, EFLAGS))]>,
1059                   TB, OpSize;
1060 def CMOVP32rr : I<0x4A, MRMSrcReg,       // if parity, GR32 = GR32
1061                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1062                   "cmovp\t{$src2, $dst|$dst, $src2}",
1063                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1064                                    X86_COND_P, EFLAGS))]>,
1065                   TB;
1066 def CMOVNP16rr : I<0x4B, MRMSrcReg,       // if !parity, GR16 = GR16
1067                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1068                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1069                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1070                                     X86_COND_NP, EFLAGS))]>,
1071                   TB, OpSize;
1072 def CMOVNP32rr : I<0x4B, MRMSrcReg,       // if !parity, GR32 = GR32
1073                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1074                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1075                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1076                                     X86_COND_NP, EFLAGS))]>,
1077                   TB;
1078 def CMOVO16rr : I<0x40, MRMSrcReg,       // if overflow, GR16 = GR16
1079                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1080                   "cmovo\t{$src2, $dst|$dst, $src2}",
1081                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1082                                    X86_COND_O, EFLAGS))]>,
1083                   TB, OpSize;
1084 def CMOVO32rr : I<0x40, MRMSrcReg,       // if overflow, GR32 = GR32
1085                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1086                   "cmovo\t{$src2, $dst|$dst, $src2}",
1087                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1088                                    X86_COND_O, EFLAGS))]>,
1089                   TB;
1090 def CMOVNO16rr : I<0x41, MRMSrcReg,       // if !overflow, GR16 = GR16
1091                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1092                   "cmovno\t{$src2, $dst|$dst, $src2}",
1093                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1094                                     X86_COND_NO, EFLAGS))]>,
1095                   TB, OpSize;
1096 def CMOVNO32rr : I<0x41, MRMSrcReg,       // if !overflow, GR32 = GR32
1097                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1098                   "cmovno\t{$src2, $dst|$dst, $src2}",
1099                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1100                                     X86_COND_NO, EFLAGS))]>,
1101                   TB;
1102 } // isCommutable = 1
1103
1104 def CMOVB16rm : I<0x42, MRMSrcMem,       // if <u, GR16 = [mem16]
1105                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1106                   "cmovb\t{$src2, $dst|$dst, $src2}",
1107                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1108                                    X86_COND_B, EFLAGS))]>,
1109                   TB, OpSize;
1110 def CMOVB32rm : I<0x42, MRMSrcMem,       // if <u, GR32 = [mem32]
1111                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1112                   "cmovb\t{$src2, $dst|$dst, $src2}",
1113                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1114                                    X86_COND_B, EFLAGS))]>,
1115                    TB;
1116 def CMOVAE16rm: I<0x43, MRMSrcMem,       // if >=u, GR16 = [mem16]
1117                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1118                   "cmovae\t{$src2, $dst|$dst, $src2}",
1119                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1120                                    X86_COND_AE, EFLAGS))]>,
1121                    TB, OpSize;
1122 def CMOVAE32rm: I<0x43, MRMSrcMem,       // if >=u, GR32 = [mem32]
1123                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1124                   "cmovae\t{$src2, $dst|$dst, $src2}",
1125                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1126                                    X86_COND_AE, EFLAGS))]>,
1127                    TB;
1128 def CMOVE16rm : I<0x44, MRMSrcMem,       // if ==, GR16 = [mem16]
1129                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1130                   "cmove\t{$src2, $dst|$dst, $src2}",
1131                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1132                                    X86_COND_E, EFLAGS))]>,
1133                    TB, OpSize;
1134 def CMOVE32rm : I<0x44, MRMSrcMem,       // if ==, GR32 = [mem32]
1135                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1136                   "cmove\t{$src2, $dst|$dst, $src2}",
1137                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1138                                    X86_COND_E, EFLAGS))]>,
1139                    TB;
1140 def CMOVNE16rm: I<0x45, MRMSrcMem,       // if !=, GR16 = [mem16]
1141                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1142                   "cmovne\t{$src2, $dst|$dst, $src2}",
1143                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1144                                    X86_COND_NE, EFLAGS))]>,
1145                    TB, OpSize;
1146 def CMOVNE32rm: I<0x45, MRMSrcMem,       // if !=, GR32 = [mem32]
1147                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1148                   "cmovne\t{$src2, $dst|$dst, $src2}",
1149                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1150                                    X86_COND_NE, EFLAGS))]>,
1151                    TB;
1152 def CMOVBE16rm: I<0x46, MRMSrcMem,       // if <=u, GR16 = [mem16]
1153                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1154                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1155                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1156                                    X86_COND_BE, EFLAGS))]>,
1157                    TB, OpSize;
1158 def CMOVBE32rm: I<0x46, MRMSrcMem,       // if <=u, GR32 = [mem32]
1159                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1160                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1161                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1162                                    X86_COND_BE, EFLAGS))]>,
1163                    TB;
1164 def CMOVA16rm : I<0x47, MRMSrcMem,       // if >u, GR16 = [mem16]
1165                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1166                   "cmova\t{$src2, $dst|$dst, $src2}",
1167                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1168                                    X86_COND_A, EFLAGS))]>,
1169                    TB, OpSize;
1170 def CMOVA32rm : I<0x47, MRMSrcMem,       // if >u, GR32 = [mem32]
1171                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1172                   "cmova\t{$src2, $dst|$dst, $src2}",
1173                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1174                                    X86_COND_A, EFLAGS))]>,
1175                    TB;
1176 def CMOVL16rm : I<0x4C, MRMSrcMem,       // if <s, GR16 = [mem16]
1177                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1178                   "cmovl\t{$src2, $dst|$dst, $src2}",
1179                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1180                                    X86_COND_L, EFLAGS))]>,
1181                    TB, OpSize;
1182 def CMOVL32rm : I<0x4C, MRMSrcMem,       // if <s, GR32 = [mem32]
1183                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1184                   "cmovl\t{$src2, $dst|$dst, $src2}",
1185                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1186                                    X86_COND_L, EFLAGS))]>,
1187                    TB;
1188 def CMOVGE16rm: I<0x4D, MRMSrcMem,       // if >=s, GR16 = [mem16]
1189                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1190                   "cmovge\t{$src2, $dst|$dst, $src2}",
1191                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1192                                    X86_COND_GE, EFLAGS))]>,
1193                    TB, OpSize;
1194 def CMOVGE32rm: I<0x4D, MRMSrcMem,       // if >=s, GR32 = [mem32]
1195                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1196                   "cmovge\t{$src2, $dst|$dst, $src2}",
1197                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1198                                    X86_COND_GE, EFLAGS))]>,
1199                    TB;
1200 def CMOVLE16rm: I<0x4E, MRMSrcMem,       // if <=s, GR16 = [mem16]
1201                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1202                   "cmovle\t{$src2, $dst|$dst, $src2}",
1203                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1204                                    X86_COND_LE, EFLAGS))]>,
1205                    TB, OpSize;
1206 def CMOVLE32rm: I<0x4E, MRMSrcMem,       // if <=s, GR32 = [mem32]
1207                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1208                   "cmovle\t{$src2, $dst|$dst, $src2}",
1209                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1210                                    X86_COND_LE, EFLAGS))]>,
1211                    TB;
1212 def CMOVG16rm : I<0x4F, MRMSrcMem,       // if >s, GR16 = [mem16]
1213                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1214                   "cmovg\t{$src2, $dst|$dst, $src2}",
1215                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1216                                    X86_COND_G, EFLAGS))]>,
1217                    TB, OpSize;
1218 def CMOVG32rm : I<0x4F, MRMSrcMem,       // if >s, GR32 = [mem32]
1219                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1220                   "cmovg\t{$src2, $dst|$dst, $src2}",
1221                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1222                                    X86_COND_G, EFLAGS))]>,
1223                    TB;
1224 def CMOVS16rm : I<0x48, MRMSrcMem,       // if signed, GR16 = [mem16]
1225                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1226                   "cmovs\t{$src2, $dst|$dst, $src2}",
1227                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1228                                    X86_COND_S, EFLAGS))]>,
1229                   TB, OpSize;
1230 def CMOVS32rm : I<0x48, MRMSrcMem,       // if signed, GR32 = [mem32]
1231                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1232                   "cmovs\t{$src2, $dst|$dst, $src2}",
1233                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1234                                    X86_COND_S, EFLAGS))]>,
1235                   TB;
1236 def CMOVNS16rm: I<0x49, MRMSrcMem,       // if !signed, GR16 = [mem16]
1237                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1238                   "cmovns\t{$src2, $dst|$dst, $src2}",
1239                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1240                                    X86_COND_NS, EFLAGS))]>,
1241                   TB, OpSize;
1242 def CMOVNS32rm: I<0x49, MRMSrcMem,       // if !signed, GR32 = [mem32]
1243                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1244                   "cmovns\t{$src2, $dst|$dst, $src2}",
1245                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1246                                    X86_COND_NS, EFLAGS))]>,
1247                   TB;
1248 def CMOVP16rm : I<0x4A, MRMSrcMem,       // if parity, GR16 = [mem16]
1249                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1250                   "cmovp\t{$src2, $dst|$dst, $src2}",
1251                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1252                                    X86_COND_P, EFLAGS))]>,
1253                   TB, OpSize;
1254 def CMOVP32rm : I<0x4A, MRMSrcMem,       // if parity, GR32 = [mem32]
1255                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1256                   "cmovp\t{$src2, $dst|$dst, $src2}",
1257                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1258                                    X86_COND_P, EFLAGS))]>,
1259                   TB;
1260 def CMOVNP16rm : I<0x4B, MRMSrcMem,       // if !parity, GR16 = [mem16]
1261                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1262                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1263                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1264                                     X86_COND_NP, EFLAGS))]>,
1265                   TB, OpSize;
1266 def CMOVNP32rm : I<0x4B, MRMSrcMem,       // if !parity, GR32 = [mem32]
1267                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1268                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1269                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1270                                     X86_COND_NP, EFLAGS))]>,
1271                   TB;
1272 def CMOVO16rm : I<0x40, MRMSrcMem,       // if overflow, GR16 = [mem16]
1273                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1274                   "cmovo\t{$src2, $dst|$dst, $src2}",
1275                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1276                                    X86_COND_O, EFLAGS))]>,
1277                   TB, OpSize;
1278 def CMOVO32rm : I<0x40, MRMSrcMem,       // if overflow, GR32 = [mem32]
1279                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1280                   "cmovo\t{$src2, $dst|$dst, $src2}",
1281                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1282                                    X86_COND_O, EFLAGS))]>,
1283                   TB;
1284 def CMOVNO16rm : I<0x41, MRMSrcMem,       // if !overflow, GR16 = [mem16]
1285                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1286                   "cmovno\t{$src2, $dst|$dst, $src2}",
1287                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1288                                     X86_COND_NO, EFLAGS))]>,
1289                   TB, OpSize;
1290 def CMOVNO32rm : I<0x41, MRMSrcMem,       // if !overflow, GR32 = [mem32]
1291                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1292                   "cmovno\t{$src2, $dst|$dst, $src2}",
1293                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1294                                     X86_COND_NO, EFLAGS))]>,
1295                   TB;
1296 } // Uses = [EFLAGS]
1297
1298
1299 // unary instructions
1300 let CodeSize = 2 in {
1301 let Defs = [EFLAGS] in {
1302 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src), "neg{b}\t$dst",
1303                [(set GR8:$dst, (ineg GR8:$src)),
1304                 (implicit EFLAGS)]>;
1305 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src), "neg{w}\t$dst",
1306                [(set GR16:$dst, (ineg GR16:$src)),
1307                 (implicit EFLAGS)]>, OpSize;
1308 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src), "neg{l}\t$dst",
1309                [(set GR32:$dst, (ineg GR32:$src)),
1310                 (implicit EFLAGS)]>;
1311 let isTwoAddress = 0 in {
1312   def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst), "neg{b}\t$dst",
1313                  [(store (ineg (loadi8 addr:$dst)), addr:$dst),
1314                   (implicit EFLAGS)]>;
1315   def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst), "neg{w}\t$dst",
1316                  [(store (ineg (loadi16 addr:$dst)), addr:$dst),
1317                   (implicit EFLAGS)]>, OpSize;
1318   def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst), "neg{l}\t$dst",
1319                  [(store (ineg (loadi32 addr:$dst)), addr:$dst),
1320                   (implicit EFLAGS)]>;
1321 }
1322 } // Defs = [EFLAGS]
1323
1324 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
1325 let AddedComplexity = 15 in {
1326 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src), "not{b}\t$dst",
1327                [(set GR8:$dst, (not GR8:$src))]>;
1328 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src), "not{w}\t$dst",
1329                [(set GR16:$dst, (not GR16:$src))]>, OpSize;
1330 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src), "not{l}\t$dst",
1331                [(set GR32:$dst, (not GR32:$src))]>;
1332 }
1333 let isTwoAddress = 0 in {
1334   def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst), "not{b}\t$dst",
1335                  [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
1336   def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst), "not{w}\t$dst",
1337                  [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1338   def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst), "not{l}\t$dst",
1339                  [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
1340 }
1341 } // CodeSize
1342
1343 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
1344 let Defs = [EFLAGS] in {
1345 let CodeSize = 2 in
1346 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src), "inc{b}\t$dst",
1347                [(set GR8:$dst, (add GR8:$src, 1)),
1348                 (implicit EFLAGS)]>;
1349 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
1350 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
1351                [(set GR16:$dst, (add GR16:$src, 1)),
1352                 (implicit EFLAGS)]>,
1353              OpSize, Requires<[In32BitMode]>;
1354 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
1355                [(set GR32:$dst, (add GR32:$src, 1)),
1356                 (implicit EFLAGS)]>, Requires<[In32BitMode]>;
1357 }
1358 let isTwoAddress = 0, CodeSize = 2 in {
1359   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
1360                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
1361                 (implicit EFLAGS)]>;
1362   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
1363                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
1364                 (implicit EFLAGS)]>,
1365                OpSize, Requires<[In32BitMode]>;
1366   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
1367                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
1368                 (implicit EFLAGS)]>,
1369                Requires<[In32BitMode]>;
1370 }
1371
1372 let CodeSize = 2 in
1373 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src), "dec{b}\t$dst",
1374                [(set GR8:$dst, (add GR8:$src, -1)),
1375                 (implicit EFLAGS)]>;
1376 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
1377 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
1378                [(set GR16:$dst, (add GR16:$src, -1)),
1379                 (implicit EFLAGS)]>,
1380              OpSize, Requires<[In32BitMode]>;
1381 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
1382                [(set GR32:$dst, (add GR32:$src, -1)),
1383                 (implicit EFLAGS)]>, Requires<[In32BitMode]>;
1384 }
1385
1386 let isTwoAddress = 0, CodeSize = 2 in {
1387   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
1388                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
1389                 (implicit EFLAGS)]>;
1390   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
1391                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
1392                 (implicit EFLAGS)]>,
1393                OpSize, Requires<[In32BitMode]>;
1394   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
1395                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
1396                 (implicit EFLAGS)]>,
1397                Requires<[In32BitMode]>;
1398 }
1399 } // Defs = [EFLAGS]
1400
1401 // Logical operators...
1402 let Defs = [EFLAGS] in {
1403 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
1404 def AND8rr   : I<0x20, MRMDestReg,
1405                 (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1406                 "and{b}\t{$src2, $dst|$dst, $src2}",
1407                 [(set GR8:$dst, (and GR8:$src1, GR8:$src2)),
1408                  (implicit EFLAGS)]>;
1409 def AND16rr  : I<0x21, MRMDestReg,
1410                  (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1411                  "and{w}\t{$src2, $dst|$dst, $src2}",
1412                  [(set GR16:$dst, (and GR16:$src1, GR16:$src2)),
1413                   (implicit EFLAGS)]>, OpSize;
1414 def AND32rr  : I<0x21, MRMDestReg,
1415                  (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1416                  "and{l}\t{$src2, $dst|$dst, $src2}",
1417                  [(set GR32:$dst, (and GR32:$src1, GR32:$src2)),
1418                   (implicit EFLAGS)]>;
1419 }
1420
1421 def AND8rm   : I<0x22, MRMSrcMem,
1422                  (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1423                  "and{b}\t{$src2, $dst|$dst, $src2}",
1424                 [(set GR8:$dst, (and GR8:$src1, (loadi8 addr:$src2))),
1425                  (implicit EFLAGS)]>;
1426 def AND16rm  : I<0x23, MRMSrcMem,
1427                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1428                  "and{w}\t{$src2, $dst|$dst, $src2}",
1429                 [(set GR16:$dst, (and GR16:$src1, (loadi16 addr:$src2))),
1430                  (implicit EFLAGS)]>, OpSize;
1431 def AND32rm  : I<0x23, MRMSrcMem,
1432                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1433                  "and{l}\t{$src2, $dst|$dst, $src2}",
1434                 [(set GR32:$dst, (and GR32:$src1, (loadi32 addr:$src2))),
1435                  (implicit EFLAGS)]>;
1436
1437 def AND8ri   : Ii8<0x80, MRM4r,
1438                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
1439                    "and{b}\t{$src2, $dst|$dst, $src2}",
1440                    [(set GR8:$dst, (and GR8:$src1, imm:$src2)),
1441                     (implicit EFLAGS)]>;
1442 def AND16ri  : Ii16<0x81, MRM4r,
1443                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1444                     "and{w}\t{$src2, $dst|$dst, $src2}",
1445                     [(set GR16:$dst, (and GR16:$src1, imm:$src2)),
1446                      (implicit EFLAGS)]>, OpSize;
1447 def AND32ri  : Ii32<0x81, MRM4r,
1448                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1449                     "and{l}\t{$src2, $dst|$dst, $src2}",
1450                     [(set GR32:$dst, (and GR32:$src1, imm:$src2)),
1451                      (implicit EFLAGS)]>;
1452 def AND16ri8 : Ii8<0x83, MRM4r,
1453                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1454                    "and{w}\t{$src2, $dst|$dst, $src2}",
1455                    [(set GR16:$dst, (and GR16:$src1, i16immSExt8:$src2)),
1456                     (implicit EFLAGS)]>,
1457                    OpSize;
1458 def AND32ri8 : Ii8<0x83, MRM4r,
1459                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1460                    "and{l}\t{$src2, $dst|$dst, $src2}",
1461                    [(set GR32:$dst, (and GR32:$src1, i32immSExt8:$src2)),
1462                     (implicit EFLAGS)]>;
1463
1464 let isTwoAddress = 0 in {
1465   def AND8mr   : I<0x20, MRMDestMem,
1466                    (outs), (ins i8mem :$dst, GR8 :$src),
1467                    "and{b}\t{$src, $dst|$dst, $src}",
1468                    [(store (and (load addr:$dst), GR8:$src), addr:$dst),
1469                     (implicit EFLAGS)]>;
1470   def AND16mr  : I<0x21, MRMDestMem,
1471                    (outs), (ins i16mem:$dst, GR16:$src),
1472                    "and{w}\t{$src, $dst|$dst, $src}",
1473                    [(store (and (load addr:$dst), GR16:$src), addr:$dst),
1474                     (implicit EFLAGS)]>,
1475                    OpSize;
1476   def AND32mr  : I<0x21, MRMDestMem,
1477                    (outs), (ins i32mem:$dst, GR32:$src),
1478                    "and{l}\t{$src, $dst|$dst, $src}",
1479                    [(store (and (load addr:$dst), GR32:$src), addr:$dst),
1480                     (implicit EFLAGS)]>;
1481   def AND8mi   : Ii8<0x80, MRM4m,
1482                      (outs), (ins i8mem :$dst, i8imm :$src),
1483                      "and{b}\t{$src, $dst|$dst, $src}",
1484                       [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst),
1485                        (implicit EFLAGS)]>;
1486   def AND16mi  : Ii16<0x81, MRM4m,
1487                       (outs), (ins i16mem:$dst, i16imm:$src),
1488                       "and{w}\t{$src, $dst|$dst, $src}",
1489                       [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst),
1490                        (implicit EFLAGS)]>,
1491                       OpSize;
1492   def AND32mi  : Ii32<0x81, MRM4m,
1493                       (outs), (ins i32mem:$dst, i32imm:$src),
1494                       "and{l}\t{$src, $dst|$dst, $src}",
1495                       [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst),
1496                        (implicit EFLAGS)]>;
1497   def AND16mi8 : Ii8<0x83, MRM4m,
1498                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1499                      "and{w}\t{$src, $dst|$dst, $src}",
1500                 [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst),
1501                  (implicit EFLAGS)]>,
1502                      OpSize;
1503   def AND32mi8 : Ii8<0x83, MRM4m,
1504                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1505                      "and{l}\t{$src, $dst|$dst, $src}",
1506                 [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst),
1507                  (implicit EFLAGS)]>;
1508 }
1509
1510
1511 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
1512 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1513                  "or{b}\t{$src2, $dst|$dst, $src2}",
1514                  [(set GR8:$dst, (or GR8:$src1, GR8:$src2)),
1515                   (implicit EFLAGS)]>;
1516 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1517                  "or{w}\t{$src2, $dst|$dst, $src2}",
1518                  [(set GR16:$dst, (or GR16:$src1, GR16:$src2)),
1519                   (implicit EFLAGS)]>, OpSize;
1520 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1521                  "or{l}\t{$src2, $dst|$dst, $src2}",
1522                  [(set GR32:$dst, (or GR32:$src1, GR32:$src2)),
1523                   (implicit EFLAGS)]>;
1524 }
1525 def OR8rm    : I<0x0A, MRMSrcMem , (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1526                  "or{b}\t{$src2, $dst|$dst, $src2}",
1527                 [(set GR8:$dst, (or GR8:$src1, (load addr:$src2))),
1528                  (implicit EFLAGS)]>;
1529 def OR16rm   : I<0x0B, MRMSrcMem , (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1530                  "or{w}\t{$src2, $dst|$dst, $src2}",
1531                 [(set GR16:$dst, (or GR16:$src1, (load addr:$src2))),
1532                  (implicit EFLAGS)]>, OpSize;
1533 def OR32rm   : I<0x0B, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1534                  "or{l}\t{$src2, $dst|$dst, $src2}",
1535                 [(set GR32:$dst, (or GR32:$src1, (load addr:$src2))),
1536                  (implicit EFLAGS)]>;
1537
1538 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1539                     "or{b}\t{$src2, $dst|$dst, $src2}",
1540                     [(set GR8:$dst, (or GR8:$src1, imm:$src2)),
1541                      (implicit EFLAGS)]>;
1542 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1543                     "or{w}\t{$src2, $dst|$dst, $src2}",
1544                     [(set GR16:$dst, (or GR16:$src1, imm:$src2)),
1545                      (implicit EFLAGS)]>, OpSize;
1546 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1547                     "or{l}\t{$src2, $dst|$dst, $src2}",
1548                     [(set GR32:$dst, (or GR32:$src1, imm:$src2)),
1549                      (implicit EFLAGS)]>;
1550
1551 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1552                    "or{w}\t{$src2, $dst|$dst, $src2}",
1553                    [(set GR16:$dst, (or GR16:$src1, i16immSExt8:$src2)),
1554                     (implicit EFLAGS)]>, OpSize;
1555 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1556                    "or{l}\t{$src2, $dst|$dst, $src2}",
1557                    [(set GR32:$dst, (or GR32:$src1, i32immSExt8:$src2)),
1558                     (implicit EFLAGS)]>;
1559 let isTwoAddress = 0 in {
1560   def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1561                  "or{b}\t{$src, $dst|$dst, $src}",
1562                  [(store (or (load addr:$dst), GR8:$src), addr:$dst),
1563                   (implicit EFLAGS)]>;
1564   def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1565                  "or{w}\t{$src, $dst|$dst, $src}",
1566                  [(store (or (load addr:$dst), GR16:$src), addr:$dst),
1567                   (implicit EFLAGS)]>, OpSize;
1568   def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1569                  "or{l}\t{$src, $dst|$dst, $src}",
1570                  [(store (or (load addr:$dst), GR32:$src), addr:$dst),
1571                   (implicit EFLAGS)]>;
1572   def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1573                  "or{b}\t{$src, $dst|$dst, $src}",
1574                  [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst),
1575                   (implicit EFLAGS)]>;
1576   def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
1577                  "or{w}\t{$src, $dst|$dst, $src}",
1578                  [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst),
1579                   (implicit EFLAGS)]>,
1580                  OpSize;
1581   def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
1582                  "or{l}\t{$src, $dst|$dst, $src}",
1583                  [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst),
1584                   (implicit EFLAGS)]>;
1585   def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
1586                  "or{w}\t{$src, $dst|$dst, $src}",
1587                  [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst),
1588                   (implicit EFLAGS)]>,
1589                      OpSize;
1590   def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
1591                  "or{l}\t{$src, $dst|$dst, $src}",
1592                  [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst),
1593                   (implicit EFLAGS)]>;
1594 } // isTwoAddress = 0
1595
1596
1597 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
1598   def XOR8rr   : I<0x30, MRMDestReg,
1599                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1600                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1601                    [(set GR8:$dst, (xor GR8:$src1, GR8:$src2)),
1602                     (implicit EFLAGS)]>;
1603   def XOR16rr  : I<0x31, MRMDestReg,
1604                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1605                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1606                    [(set GR16:$dst, (xor GR16:$src1, GR16:$src2)),
1607                     (implicit EFLAGS)]>, OpSize;
1608   def XOR32rr  : I<0x31, MRMDestReg,
1609                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1610                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1611                    [(set GR32:$dst, (xor GR32:$src1, GR32:$src2)),
1612                     (implicit EFLAGS)]>;
1613 } // isCommutable = 1
1614
1615 def XOR8rm   : I<0x32, MRMSrcMem ,
1616                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
1617                  "xor{b}\t{$src2, $dst|$dst, $src2}",
1618                  [(set GR8:$dst, (xor GR8:$src1, (load addr:$src2))),
1619                   (implicit EFLAGS)]>;
1620 def XOR16rm  : I<0x33, MRMSrcMem ,
1621                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1622                  "xor{w}\t{$src2, $dst|$dst, $src2}",
1623                  [(set GR16:$dst, (xor GR16:$src1, (load addr:$src2))),
1624                   (implicit EFLAGS)]>,
1625                  OpSize;
1626 def XOR32rm  : I<0x33, MRMSrcMem ,
1627                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1628                  "xor{l}\t{$src2, $dst|$dst, $src2}",
1629                  [(set GR32:$dst, (xor GR32:$src1, (load addr:$src2))),
1630                   (implicit EFLAGS)]>;
1631
1632 def XOR8ri   : Ii8<0x80, MRM6r,
1633                    (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1634                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1635                    [(set GR8:$dst, (xor GR8:$src1, imm:$src2)),
1636                     (implicit EFLAGS)]>;
1637 def XOR16ri  : Ii16<0x81, MRM6r,
1638                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1639                     "xor{w}\t{$src2, $dst|$dst, $src2}",
1640                     [(set GR16:$dst, (xor GR16:$src1, imm:$src2)),
1641                      (implicit EFLAGS)]>, OpSize;
1642 def XOR32ri  : Ii32<0x81, MRM6r,
1643                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1644                     "xor{l}\t{$src2, $dst|$dst, $src2}",
1645                     [(set GR32:$dst, (xor GR32:$src1, imm:$src2)),
1646                      (implicit EFLAGS)]>;
1647 def XOR16ri8 : Ii8<0x83, MRM6r,
1648                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1649                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1650                    [(set GR16:$dst, (xor GR16:$src1, i16immSExt8:$src2)),
1651                     (implicit EFLAGS)]>,
1652                    OpSize;
1653 def XOR32ri8 : Ii8<0x83, MRM6r,
1654                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1655                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1656                    [(set GR32:$dst, (xor GR32:$src1, i32immSExt8:$src2)),
1657                     (implicit EFLAGS)]>;
1658
1659 let isTwoAddress = 0 in {
1660   def XOR8mr   : I<0x30, MRMDestMem,
1661                    (outs), (ins i8mem :$dst, GR8 :$src),
1662                    "xor{b}\t{$src, $dst|$dst, $src}",
1663                    [(store (xor (load addr:$dst), GR8:$src), addr:$dst),
1664                     (implicit EFLAGS)]>;
1665   def XOR16mr  : I<0x31, MRMDestMem,
1666                    (outs), (ins i16mem:$dst, GR16:$src),
1667                    "xor{w}\t{$src, $dst|$dst, $src}",
1668                    [(store (xor (load addr:$dst), GR16:$src), addr:$dst),
1669                     (implicit EFLAGS)]>,
1670                    OpSize;
1671   def XOR32mr  : I<0x31, MRMDestMem,
1672                    (outs), (ins i32mem:$dst, GR32:$src),
1673                    "xor{l}\t{$src, $dst|$dst, $src}",
1674                    [(store (xor (load addr:$dst), GR32:$src), addr:$dst),
1675                     (implicit EFLAGS)]>;
1676   def XOR8mi   : Ii8<0x80, MRM6m,
1677                      (outs), (ins i8mem :$dst, i8imm :$src),
1678                      "xor{b}\t{$src, $dst|$dst, $src}",
1679                     [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst),
1680                      (implicit EFLAGS)]>;
1681   def XOR16mi  : Ii16<0x81, MRM6m,
1682                       (outs), (ins i16mem:$dst, i16imm:$src),
1683                       "xor{w}\t{$src, $dst|$dst, $src}",
1684                    [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst),
1685                     (implicit EFLAGS)]>,
1686                       OpSize;
1687   def XOR32mi  : Ii32<0x81, MRM6m,
1688                       (outs), (ins i32mem:$dst, i32imm:$src),
1689                       "xor{l}\t{$src, $dst|$dst, $src}",
1690                    [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst),
1691                     (implicit EFLAGS)]>;
1692   def XOR16mi8 : Ii8<0x83, MRM6m,
1693                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1694                      "xor{w}\t{$src, $dst|$dst, $src}",
1695                  [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst),
1696                   (implicit EFLAGS)]>,
1697                      OpSize;
1698   def XOR32mi8 : Ii8<0x83, MRM6m,
1699                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1700                      "xor{l}\t{$src, $dst|$dst, $src}",
1701                  [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst),
1702                   (implicit EFLAGS)]>;
1703 } // isTwoAddress = 0
1704 } // Defs = [EFLAGS]
1705
1706 // Shift instructions
1707 let Defs = [EFLAGS] in {
1708 let Uses = [CL] in {
1709 def SHL8rCL  : I<0xD2, MRM4r, (outs GR8 :$dst), (ins GR8 :$src),
1710                  "shl{b}\t{%cl, $dst|$dst, %CL}",
1711                  [(set GR8:$dst, (shl GR8:$src, CL))]>;
1712 def SHL16rCL : I<0xD3, MRM4r, (outs GR16:$dst), (ins GR16:$src),
1713                  "shl{w}\t{%cl, $dst|$dst, %CL}",
1714                  [(set GR16:$dst, (shl GR16:$src, CL))]>, OpSize;
1715 def SHL32rCL : I<0xD3, MRM4r, (outs GR32:$dst), (ins GR32:$src),
1716                  "shl{l}\t{%cl, $dst|$dst, %CL}",
1717                  [(set GR32:$dst, (shl GR32:$src, CL))]>;
1718 } // Uses = [CL]
1719
1720 def SHL8ri   : Ii8<0xC0, MRM4r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1721                    "shl{b}\t{$src2, $dst|$dst, $src2}",
1722                    [(set GR8:$dst, (shl GR8:$src1, (i8 imm:$src2)))]>;
1723 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1724 def SHL16ri  : Ii8<0xC1, MRM4r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1725                    "shl{w}\t{$src2, $dst|$dst, $src2}",
1726                    [(set GR16:$dst, (shl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1727 def SHL32ri  : Ii8<0xC1, MRM4r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1728                    "shl{l}\t{$src2, $dst|$dst, $src2}",
1729                    [(set GR32:$dst, (shl GR32:$src1, (i8 imm:$src2)))]>;
1730 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
1731 // cheaper.
1732 } // isConvertibleToThreeAddress = 1
1733
1734 let isTwoAddress = 0 in {
1735   let Uses = [CL] in {
1736   def SHL8mCL  : I<0xD2, MRM4m, (outs), (ins i8mem :$dst),
1737                    "shl{b}\t{%cl, $dst|$dst, %CL}",
1738                    [(store (shl (loadi8 addr:$dst), CL), addr:$dst)]>;
1739   def SHL16mCL : I<0xD3, MRM4m, (outs), (ins i16mem:$dst),
1740                    "shl{w}\t{%cl, $dst|$dst, %CL}",
1741                    [(store (shl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1742   def SHL32mCL : I<0xD3, MRM4m, (outs), (ins i32mem:$dst),
1743                    "shl{l}\t{%cl, $dst|$dst, %CL}",
1744                    [(store (shl (loadi32 addr:$dst), CL), addr:$dst)]>;
1745   }
1746   def SHL8mi   : Ii8<0xC0, MRM4m, (outs), (ins i8mem :$dst, i8imm:$src),
1747                      "shl{b}\t{$src, $dst|$dst, $src}",
1748                   [(store (shl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1749   def SHL16mi  : Ii8<0xC1, MRM4m, (outs), (ins i16mem:$dst, i8imm:$src),
1750                      "shl{w}\t{$src, $dst|$dst, $src}",
1751                  [(store (shl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1752                      OpSize;
1753   def SHL32mi  : Ii8<0xC1, MRM4m, (outs), (ins i32mem:$dst, i8imm:$src),
1754                      "shl{l}\t{$src, $dst|$dst, $src}",
1755                  [(store (shl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1756
1757   // Shift by 1
1758   def SHL8m1   : I<0xD0, MRM4m, (outs), (ins i8mem :$dst),
1759                    "shl{b}\t$dst",
1760                   [(store (shl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1761   def SHL16m1  : I<0xD1, MRM4m, (outs), (ins i16mem:$dst),
1762                    "shl{w}\t$dst",
1763                  [(store (shl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1764                      OpSize;
1765   def SHL32m1  : I<0xD1, MRM4m, (outs), (ins i32mem:$dst),
1766                    "shl{l}\t$dst",
1767                  [(store (shl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1768 }
1769
1770 let Uses = [CL] in {
1771 def SHR8rCL  : I<0xD2, MRM5r, (outs GR8 :$dst), (ins GR8 :$src),
1772                  "shr{b}\t{%cl, $dst|$dst, %CL}",
1773                  [(set GR8:$dst, (srl GR8:$src, CL))]>;
1774 def SHR16rCL : I<0xD3, MRM5r, (outs GR16:$dst), (ins GR16:$src),
1775                  "shr{w}\t{%cl, $dst|$dst, %CL}",
1776                  [(set GR16:$dst, (srl GR16:$src, CL))]>, OpSize;
1777 def SHR32rCL : I<0xD3, MRM5r, (outs GR32:$dst), (ins GR32:$src),
1778                  "shr{l}\t{%cl, $dst|$dst, %CL}",
1779                  [(set GR32:$dst, (srl GR32:$src, CL))]>;
1780 }
1781
1782 def SHR8ri   : Ii8<0xC0, MRM5r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1783                    "shr{b}\t{$src2, $dst|$dst, $src2}",
1784                    [(set GR8:$dst, (srl GR8:$src1, (i8 imm:$src2)))]>;
1785 def SHR16ri  : Ii8<0xC1, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1786                    "shr{w}\t{$src2, $dst|$dst, $src2}",
1787                    [(set GR16:$dst, (srl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1788 def SHR32ri  : Ii8<0xC1, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1789                    "shr{l}\t{$src2, $dst|$dst, $src2}",
1790                    [(set GR32:$dst, (srl GR32:$src1, (i8 imm:$src2)))]>;
1791
1792 // Shift by 1
1793 def SHR8r1   : I<0xD0, MRM5r, (outs GR8:$dst), (ins GR8:$src1),
1794                  "shr{b}\t$dst",
1795                  [(set GR8:$dst, (srl GR8:$src1, (i8 1)))]>;
1796 def SHR16r1  : I<0xD1, MRM5r, (outs GR16:$dst), (ins GR16:$src1),
1797                  "shr{w}\t$dst",
1798                  [(set GR16:$dst, (srl GR16:$src1, (i8 1)))]>, OpSize;
1799 def SHR32r1  : I<0xD1, MRM5r, (outs GR32:$dst), (ins GR32:$src1),
1800                  "shr{l}\t$dst",
1801                  [(set GR32:$dst, (srl GR32:$src1, (i8 1)))]>;
1802
1803 let isTwoAddress = 0 in {
1804   let Uses = [CL] in {
1805   def SHR8mCL  : I<0xD2, MRM5m, (outs), (ins i8mem :$dst),
1806                    "shr{b}\t{%cl, $dst|$dst, %CL}",
1807                    [(store (srl (loadi8 addr:$dst), CL), addr:$dst)]>;
1808   def SHR16mCL : I<0xD3, MRM5m, (outs), (ins i16mem:$dst),
1809                    "shr{w}\t{%cl, $dst|$dst, %CL}",
1810                    [(store (srl (loadi16 addr:$dst), CL), addr:$dst)]>,
1811                    OpSize;
1812   def SHR32mCL : I<0xD3, MRM5m, (outs), (ins i32mem:$dst),
1813                    "shr{l}\t{%cl, $dst|$dst, %CL}",
1814                    [(store (srl (loadi32 addr:$dst), CL), addr:$dst)]>;
1815   }
1816   def SHR8mi   : Ii8<0xC0, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src),
1817                      "shr{b}\t{$src, $dst|$dst, $src}",
1818                   [(store (srl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1819   def SHR16mi  : Ii8<0xC1, MRM5m, (outs), (ins i16mem:$dst, i8imm:$src),
1820                      "shr{w}\t{$src, $dst|$dst, $src}",
1821                  [(store (srl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1822                      OpSize;
1823   def SHR32mi  : Ii8<0xC1, MRM5m, (outs), (ins i32mem:$dst, i8imm:$src),
1824                      "shr{l}\t{$src, $dst|$dst, $src}",
1825                  [(store (srl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1826
1827   // Shift by 1
1828   def SHR8m1   : I<0xD0, MRM5m, (outs), (ins i8mem :$dst),
1829                    "shr{b}\t$dst",
1830                   [(store (srl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1831   def SHR16m1  : I<0xD1, MRM5m, (outs), (ins i16mem:$dst),
1832                    "shr{w}\t$dst",
1833                  [(store (srl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,OpSize;
1834   def SHR32m1  : I<0xD1, MRM5m, (outs), (ins i32mem:$dst),
1835                    "shr{l}\t$dst",
1836                  [(store (srl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1837 }
1838
1839 let Uses = [CL] in {
1840 def SAR8rCL  : I<0xD2, MRM7r, (outs GR8 :$dst), (ins GR8 :$src),
1841                  "sar{b}\t{%cl, $dst|$dst, %CL}",
1842                  [(set GR8:$dst, (sra GR8:$src, CL))]>;
1843 def SAR16rCL : I<0xD3, MRM7r, (outs GR16:$dst), (ins GR16:$src),
1844                  "sar{w}\t{%cl, $dst|$dst, %CL}",
1845                  [(set GR16:$dst, (sra GR16:$src, CL))]>, OpSize;
1846 def SAR32rCL : I<0xD3, MRM7r, (outs GR32:$dst), (ins GR32:$src),
1847                  "sar{l}\t{%cl, $dst|$dst, %CL}",
1848                  [(set GR32:$dst, (sra GR32:$src, CL))]>;
1849 }
1850
1851 def SAR8ri   : Ii8<0xC0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1852                    "sar{b}\t{$src2, $dst|$dst, $src2}",
1853                    [(set GR8:$dst, (sra GR8:$src1, (i8 imm:$src2)))]>;
1854 def SAR16ri  : Ii8<0xC1, MRM7r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1855                    "sar{w}\t{$src2, $dst|$dst, $src2}",
1856                    [(set GR16:$dst, (sra GR16:$src1, (i8 imm:$src2)))]>,
1857                    OpSize;
1858 def SAR32ri  : Ii8<0xC1, MRM7r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1859                    "sar{l}\t{$src2, $dst|$dst, $src2}",
1860                    [(set GR32:$dst, (sra GR32:$src1, (i8 imm:$src2)))]>;
1861
1862 // Shift by 1
1863 def SAR8r1   : I<0xD0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1),
1864                  "sar{b}\t$dst",
1865                  [(set GR8:$dst, (sra GR8:$src1, (i8 1)))]>;
1866 def SAR16r1  : I<0xD1, MRM7r, (outs GR16:$dst), (ins GR16:$src1),
1867                  "sar{w}\t$dst",
1868                  [(set GR16:$dst, (sra GR16:$src1, (i8 1)))]>, OpSize;
1869 def SAR32r1  : I<0xD1, MRM7r, (outs GR32:$dst), (ins GR32:$src1),
1870                  "sar{l}\t$dst",
1871                  [(set GR32:$dst, (sra GR32:$src1, (i8 1)))]>;
1872
1873 let isTwoAddress = 0 in {
1874   let Uses = [CL] in {
1875   def SAR8mCL  : I<0xD2, MRM7m, (outs), (ins i8mem :$dst),
1876                    "sar{b}\t{%cl, $dst|$dst, %CL}",
1877                    [(store (sra (loadi8 addr:$dst), CL), addr:$dst)]>;
1878   def SAR16mCL : I<0xD3, MRM7m, (outs), (ins i16mem:$dst),
1879                    "sar{w}\t{%cl, $dst|$dst, %CL}",
1880                    [(store (sra (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1881   def SAR32mCL : I<0xD3, MRM7m, (outs), (ins i32mem:$dst),
1882                    "sar{l}\t{%cl, $dst|$dst, %CL}",
1883                    [(store (sra (loadi32 addr:$dst), CL), addr:$dst)]>;
1884   }
1885   def SAR8mi   : Ii8<0xC0, MRM7m, (outs), (ins i8mem :$dst, i8imm:$src),
1886                      "sar{b}\t{$src, $dst|$dst, $src}",
1887                   [(store (sra (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1888   def SAR16mi  : Ii8<0xC1, MRM7m, (outs), (ins i16mem:$dst, i8imm:$src),
1889                      "sar{w}\t{$src, $dst|$dst, $src}",
1890                  [(store (sra (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1891                      OpSize;
1892   def SAR32mi  : Ii8<0xC1, MRM7m, (outs), (ins i32mem:$dst, i8imm:$src),
1893                      "sar{l}\t{$src, $dst|$dst, $src}",
1894                  [(store (sra (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1895
1896   // Shift by 1
1897   def SAR8m1   : I<0xD0, MRM7m, (outs), (ins i8mem :$dst),
1898                    "sar{b}\t$dst",
1899                   [(store (sra (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1900   def SAR16m1  : I<0xD1, MRM7m, (outs), (ins i16mem:$dst),
1901                    "sar{w}\t$dst",
1902                  [(store (sra (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1903                      OpSize;
1904   def SAR32m1  : I<0xD1, MRM7m, (outs), (ins i32mem:$dst),
1905                    "sar{l}\t$dst",
1906                  [(store (sra (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1907 }
1908
1909 // Rotate instructions
1910 // FIXME: provide shorter instructions when imm8 == 1
1911 let Uses = [CL] in {
1912 def ROL8rCL  : I<0xD2, MRM0r, (outs GR8 :$dst), (ins GR8 :$src),
1913                  "rol{b}\t{%cl, $dst|$dst, %CL}",
1914                  [(set GR8:$dst, (rotl GR8:$src, CL))]>;
1915 def ROL16rCL : I<0xD3, MRM0r, (outs GR16:$dst), (ins GR16:$src),
1916                  "rol{w}\t{%cl, $dst|$dst, %CL}",
1917                  [(set GR16:$dst, (rotl GR16:$src, CL))]>, OpSize;
1918 def ROL32rCL : I<0xD3, MRM0r, (outs GR32:$dst), (ins GR32:$src),
1919                  "rol{l}\t{%cl, $dst|$dst, %CL}",
1920                  [(set GR32:$dst, (rotl GR32:$src, CL))]>;
1921 }
1922
1923 def ROL8ri   : Ii8<0xC0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1924                    "rol{b}\t{$src2, $dst|$dst, $src2}",
1925                    [(set GR8:$dst, (rotl GR8:$src1, (i8 imm:$src2)))]>;
1926 def ROL16ri  : Ii8<0xC1, MRM0r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1927                    "rol{w}\t{$src2, $dst|$dst, $src2}",
1928                    [(set GR16:$dst, (rotl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1929 def ROL32ri  : Ii8<0xC1, MRM0r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1930                    "rol{l}\t{$src2, $dst|$dst, $src2}",
1931                    [(set GR32:$dst, (rotl GR32:$src1, (i8 imm:$src2)))]>;
1932
1933 // Rotate by 1
1934 def ROL8r1   : I<0xD0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
1935                  "rol{b}\t$dst",
1936                  [(set GR8:$dst, (rotl GR8:$src1, (i8 1)))]>;
1937 def ROL16r1  : I<0xD1, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
1938                  "rol{w}\t$dst",
1939                  [(set GR16:$dst, (rotl GR16:$src1, (i8 1)))]>, OpSize;
1940 def ROL32r1  : I<0xD1, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
1941                  "rol{l}\t$dst",
1942                  [(set GR32:$dst, (rotl GR32:$src1, (i8 1)))]>;
1943
1944 let isTwoAddress = 0 in {
1945   let Uses = [CL] in {
1946   def ROL8mCL  : I<0xD2, MRM0m, (outs), (ins i8mem :$dst),
1947                    "rol{b}\t{%cl, $dst|$dst, %CL}",
1948                    [(store (rotl (loadi8 addr:$dst), CL), addr:$dst)]>;
1949   def ROL16mCL : I<0xD3, MRM0m, (outs), (ins i16mem:$dst),
1950                    "rol{w}\t{%cl, $dst|$dst, %CL}",
1951                    [(store (rotl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1952   def ROL32mCL : I<0xD3, MRM0m, (outs), (ins i32mem:$dst),
1953                    "rol{l}\t{%cl, $dst|$dst, %CL}",
1954                    [(store (rotl (loadi32 addr:$dst), CL), addr:$dst)]>;
1955   }
1956   def ROL8mi   : Ii8<0xC0, MRM0m, (outs), (ins i8mem :$dst, i8imm:$src),
1957                      "rol{b}\t{$src, $dst|$dst, $src}",
1958                  [(store (rotl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1959   def ROL16mi  : Ii8<0xC1, MRM0m, (outs), (ins i16mem:$dst, i8imm:$src),
1960                      "rol{w}\t{$src, $dst|$dst, $src}",
1961                 [(store (rotl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1962                      OpSize;
1963   def ROL32mi  : Ii8<0xC1, MRM0m, (outs), (ins i32mem:$dst, i8imm:$src),
1964                      "rol{l}\t{$src, $dst|$dst, $src}",
1965                 [(store (rotl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1966
1967   // Rotate by 1
1968   def ROL8m1   : I<0xD0, MRM0m, (outs), (ins i8mem :$dst),
1969                    "rol{b}\t$dst",
1970                  [(store (rotl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1971   def ROL16m1  : I<0xD1, MRM0m, (outs), (ins i16mem:$dst),
1972                    "rol{w}\t$dst",
1973                 [(store (rotl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1974                      OpSize;
1975   def ROL32m1  : I<0xD1, MRM0m, (outs), (ins i32mem:$dst),
1976                    "rol{l}\t$dst",
1977                 [(store (rotl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1978 }
1979
1980 let Uses = [CL] in {
1981 def ROR8rCL  : I<0xD2, MRM1r, (outs GR8 :$dst), (ins GR8 :$src),
1982                  "ror{b}\t{%cl, $dst|$dst, %CL}",
1983                  [(set GR8:$dst, (rotr GR8:$src, CL))]>;
1984 def ROR16rCL : I<0xD3, MRM1r, (outs GR16:$dst), (ins GR16:$src),
1985                  "ror{w}\t{%cl, $dst|$dst, %CL}",
1986                  [(set GR16:$dst, (rotr GR16:$src, CL))]>, OpSize;
1987 def ROR32rCL : I<0xD3, MRM1r, (outs GR32:$dst), (ins GR32:$src),
1988                  "ror{l}\t{%cl, $dst|$dst, %CL}",
1989                  [(set GR32:$dst, (rotr GR32:$src, CL))]>;
1990 }
1991
1992 def ROR8ri   : Ii8<0xC0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1993                    "ror{b}\t{$src2, $dst|$dst, $src2}",
1994                    [(set GR8:$dst, (rotr GR8:$src1, (i8 imm:$src2)))]>;
1995 def ROR16ri  : Ii8<0xC1, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1996                    "ror{w}\t{$src2, $dst|$dst, $src2}",
1997                    [(set GR16:$dst, (rotr GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1998 def ROR32ri  : Ii8<0xC1, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1999                    "ror{l}\t{$src2, $dst|$dst, $src2}",
2000                    [(set GR32:$dst, (rotr GR32:$src1, (i8 imm:$src2)))]>;
2001
2002 // Rotate by 1
2003 def ROR8r1   : I<0xD0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
2004                  "ror{b}\t$dst",
2005                  [(set GR8:$dst, (rotr GR8:$src1, (i8 1)))]>;
2006 def ROR16r1  : I<0xD1, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
2007                  "ror{w}\t$dst",
2008                  [(set GR16:$dst, (rotr GR16:$src1, (i8 1)))]>, OpSize;
2009 def ROR32r1  : I<0xD1, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
2010                  "ror{l}\t$dst",
2011                  [(set GR32:$dst, (rotr GR32:$src1, (i8 1)))]>;
2012
2013 let isTwoAddress = 0 in {
2014   let Uses = [CL] in {
2015   def ROR8mCL  : I<0xD2, MRM1m, (outs), (ins i8mem :$dst),
2016                    "ror{b}\t{%cl, $dst|$dst, %CL}",
2017                    [(store (rotr (loadi8 addr:$dst), CL), addr:$dst)]>;
2018   def ROR16mCL : I<0xD3, MRM1m, (outs), (ins i16mem:$dst),
2019                    "ror{w}\t{%cl, $dst|$dst, %CL}",
2020                    [(store (rotr (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
2021   def ROR32mCL : I<0xD3, MRM1m, (outs), (ins i32mem:$dst),
2022                    "ror{l}\t{%cl, $dst|$dst, %CL}",
2023                    [(store (rotr (loadi32 addr:$dst), CL), addr:$dst)]>;
2024   }
2025   def ROR8mi   : Ii8<0xC0, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
2026                      "ror{b}\t{$src, $dst|$dst, $src}",
2027                  [(store (rotr (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2028   def ROR16mi  : Ii8<0xC1, MRM1m, (outs), (ins i16mem:$dst, i8imm:$src),
2029                      "ror{w}\t{$src, $dst|$dst, $src}",
2030                 [(store (rotr (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
2031                      OpSize;
2032   def ROR32mi  : Ii8<0xC1, MRM1m, (outs), (ins i32mem:$dst, i8imm:$src),
2033                      "ror{l}\t{$src, $dst|$dst, $src}",
2034                 [(store (rotr (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2035
2036   // Rotate by 1
2037   def ROR8m1   : I<0xD0, MRM1m, (outs), (ins i8mem :$dst),
2038                    "ror{b}\t$dst",
2039                  [(store (rotr (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
2040   def ROR16m1  : I<0xD1, MRM1m, (outs), (ins i16mem:$dst),
2041                    "ror{w}\t$dst",
2042                 [(store (rotr (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
2043                      OpSize;
2044   def ROR32m1  : I<0xD1, MRM1m, (outs), (ins i32mem:$dst),
2045                    "ror{l}\t$dst",
2046                 [(store (rotr (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
2047 }
2048
2049
2050
2051 // Double shift instructions (generalizations of rotate)
2052 let Uses = [CL] in {
2053 def SHLD32rrCL : I<0xA5, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2054                    "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2055                    [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2, CL))]>, TB;
2056 def SHRD32rrCL : I<0xAD, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2057                    "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2058                    [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2, CL))]>, TB;
2059 def SHLD16rrCL : I<0xA5, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
2060                    "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2061                    [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2, CL))]>,
2062                    TB, OpSize;
2063 def SHRD16rrCL : I<0xAD, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
2064                    "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2065                    [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2, CL))]>,
2066                    TB, OpSize;
2067 }
2068
2069 let isCommutable = 1 in {  // These instructions commute to each other.
2070 def SHLD32rri8 : Ii8<0xA4, MRMDestReg,
2071                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
2072                      "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2073                      [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2,
2074                                       (i8 imm:$src3)))]>,
2075                  TB;
2076 def SHRD32rri8 : Ii8<0xAC, MRMDestReg,
2077                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
2078                      "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2079                      [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2,
2080                                       (i8 imm:$src3)))]>,
2081                  TB;
2082 def SHLD16rri8 : Ii8<0xA4, MRMDestReg,
2083                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
2084                      "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2085                      [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2,
2086                                       (i8 imm:$src3)))]>,
2087                      TB, OpSize;
2088 def SHRD16rri8 : Ii8<0xAC, MRMDestReg,
2089                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
2090                      "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2091                      [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2,
2092                                       (i8 imm:$src3)))]>,
2093                      TB, OpSize;
2094 }
2095
2096 let isTwoAddress = 0 in {
2097   let Uses = [CL] in {
2098   def SHLD32mrCL : I<0xA5, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2099                      "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2100                      [(store (X86shld (loadi32 addr:$dst), GR32:$src2, CL),
2101                        addr:$dst)]>, TB;
2102   def SHRD32mrCL : I<0xAD, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2103                     "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2104                     [(store (X86shrd (loadi32 addr:$dst), GR32:$src2, CL),
2105                       addr:$dst)]>, TB;
2106   }
2107   def SHLD32mri8 : Ii8<0xA4, MRMDestMem,
2108                       (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
2109                       "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2110                       [(store (X86shld (loadi32 addr:$dst), GR32:$src2,
2111                                         (i8 imm:$src3)), addr:$dst)]>,
2112                       TB;
2113   def SHRD32mri8 : Ii8<0xAC, MRMDestMem,
2114                        (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
2115                        "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2116                        [(store (X86shrd (loadi32 addr:$dst), GR32:$src2,
2117                                          (i8 imm:$src3)), addr:$dst)]>,
2118                        TB;
2119
2120   let Uses = [CL] in {
2121   def SHLD16mrCL : I<0xA5, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2122                      "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2123                      [(store (X86shld (loadi16 addr:$dst), GR16:$src2, CL),
2124                        addr:$dst)]>, TB, OpSize;
2125   def SHRD16mrCL : I<0xAD, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2126                     "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2127                     [(store (X86shrd (loadi16 addr:$dst), GR16:$src2, CL),
2128                       addr:$dst)]>, TB, OpSize;
2129   }
2130   def SHLD16mri8 : Ii8<0xA4, MRMDestMem,
2131                       (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
2132                       "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2133                       [(store (X86shld (loadi16 addr:$dst), GR16:$src2,
2134                                         (i8 imm:$src3)), addr:$dst)]>,
2135                       TB, OpSize;
2136   def SHRD16mri8 : Ii8<0xAC, MRMDestMem,
2137                        (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
2138                        "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2139                       [(store (X86shrd (loadi16 addr:$dst), GR16:$src2,
2140                                         (i8 imm:$src3)), addr:$dst)]>,
2141                        TB, OpSize;
2142 }
2143 } // Defs = [EFLAGS]
2144
2145
2146 // Arithmetic.
2147 let Defs = [EFLAGS] in {
2148 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
2149 // Register-Register Addition
2150 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
2151                                     (ins GR8 :$src1, GR8 :$src2),
2152                   "add{b}\t{$src2, $dst|$dst, $src2}",
2153                   [(set GR8:$dst, (add GR8:$src1, GR8:$src2)),
2154                    (implicit EFLAGS)]>;
2155
2156 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
2157 // Register-Register Addition
2158 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
2159                                    (ins GR16:$src1, GR16:$src2),
2160                  "add{w}\t{$src2, $dst|$dst, $src2}",
2161                  [(set GR16:$dst, (add GR16:$src1, GR16:$src2)),
2162                   (implicit EFLAGS)]>, OpSize;
2163 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
2164                                    (ins GR32:$src1, GR32:$src2),
2165                  "add{l}\t{$src2, $dst|$dst, $src2}",
2166                  [(set GR32:$dst, (add GR32:$src1, GR32:$src2)),
2167                   (implicit EFLAGS)]>;
2168 } // end isConvertibleToThreeAddress
2169 } // end isCommutable
2170
2171 // Register-Memory Addition
2172 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
2173                                   (ins GR8 :$src1, i8mem :$src2),
2174                  "add{b}\t{$src2, $dst|$dst, $src2}",
2175                  [(set GR8:$dst, (add GR8:$src1, (load addr:$src2))),
2176                   (implicit EFLAGS)]>;
2177 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
2178                                   (ins GR16:$src1, i16mem:$src2),
2179                  "add{w}\t{$src2, $dst|$dst, $src2}",
2180                  [(set GR16:$dst, (add GR16:$src1, (load addr:$src2))),
2181                   (implicit EFLAGS)]>, OpSize;
2182 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
2183                                   (ins GR32:$src1, i32mem:$src2),
2184                  "add{l}\t{$src2, $dst|$dst, $src2}",
2185                  [(set GR32:$dst, (add GR32:$src1, (load addr:$src2))),
2186                   (implicit EFLAGS)]>;
2187
2188 // Register-Integer Addition
2189 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
2190                     "add{b}\t{$src2, $dst|$dst, $src2}",
2191                     [(set GR8:$dst, (add GR8:$src1, imm:$src2)),
2192                      (implicit EFLAGS)]>;
2193
2194 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
2195 // Register-Integer Addition
2196 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
2197                                  (ins GR16:$src1, i16imm:$src2),
2198                     "add{w}\t{$src2, $dst|$dst, $src2}",
2199                     [(set GR16:$dst, (add GR16:$src1, imm:$src2)),
2200                      (implicit EFLAGS)]>, OpSize;
2201 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
2202                                  (ins GR32:$src1, i32imm:$src2),
2203                     "add{l}\t{$src2, $dst|$dst, $src2}",
2204                     [(set GR32:$dst, (add GR32:$src1, imm:$src2)),
2205                      (implicit EFLAGS)]>;
2206 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
2207                                 (ins GR16:$src1, i16i8imm:$src2),
2208                    "add{w}\t{$src2, $dst|$dst, $src2}",
2209                    [(set GR16:$dst, (add GR16:$src1, i16immSExt8:$src2)),
2210                     (implicit EFLAGS)]>, OpSize;
2211 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
2212                                 (ins GR32:$src1, i32i8imm:$src2),
2213                    "add{l}\t{$src2, $dst|$dst, $src2}",
2214                    [(set GR32:$dst, (add GR32:$src1, i32immSExt8:$src2)),
2215                     (implicit EFLAGS)]>;
2216 }
2217
2218 let isTwoAddress = 0 in {
2219   // Memory-Register Addition
2220   def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
2221                    "add{b}\t{$src2, $dst|$dst, $src2}",
2222                    [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
2223                     (implicit EFLAGS)]>;
2224   def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2225                    "add{w}\t{$src2, $dst|$dst, $src2}",
2226                    [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
2227                     (implicit EFLAGS)]>, OpSize;
2228   def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2229                    "add{l}\t{$src2, $dst|$dst, $src2}",
2230                    [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
2231                     (implicit EFLAGS)]>;
2232   def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
2233                      "add{b}\t{$src2, $dst|$dst, $src2}",
2234                    [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
2235                     (implicit EFLAGS)]>;
2236   def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
2237                       "add{w}\t{$src2, $dst|$dst, $src2}",
2238                   [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
2239                    (implicit EFLAGS)]>, OpSize;
2240   def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
2241                       "add{l}\t{$src2, $dst|$dst, $src2}",
2242                       [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
2243                        (implicit EFLAGS)]>;
2244   def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2245                      "add{w}\t{$src2, $dst|$dst, $src2}",
2246                      [(store (add (load addr:$dst), i16immSExt8:$src2),
2247                                   addr:$dst),
2248                       (implicit EFLAGS)]>, OpSize;
2249   def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2250                      "add{l}\t{$src2, $dst|$dst, $src2}",
2251                   [(store (add (load addr:$dst), i32immSExt8:$src2),
2252                                addr:$dst),
2253                    (implicit EFLAGS)]>;
2254 }
2255
2256 let Uses = [EFLAGS] in {
2257 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
2258 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2259                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2260                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
2261 }
2262 def ADC32rm  : I<0x13, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2263                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2264                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
2265 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2266                     "adc{l}\t{$src2, $dst|$dst, $src2}",
2267                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
2268 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2269                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2270                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
2271
2272 let isTwoAddress = 0 in {
2273   def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2274                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2275                    [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
2276   def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
2277                       "adc{l}\t{$src2, $dst|$dst, $src2}",
2278                   [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2279   def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2280                      "adc{l}\t{$src2, $dst|$dst, $src2}",
2281                [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2282 }
2283 } // Uses = [EFLAGS]
2284
2285 // Register-Register Subtraction
2286 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2287                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2288                 [(set GR8:$dst, (sub GR8:$src1, GR8:$src2)),
2289                  (implicit EFLAGS)]>;
2290 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2291                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2292                 [(set GR16:$dst, (sub GR16:$src1, GR16:$src2)),
2293                  (implicit EFLAGS)]>, OpSize;
2294 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2295                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2296                 [(set GR32:$dst, (sub GR32:$src1, GR32:$src2)),
2297                  (implicit EFLAGS)]>;
2298
2299 // Register-Memory Subtraction
2300 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
2301                                  (ins GR8 :$src1, i8mem :$src2),
2302                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2303                 [(set GR8:$dst, (sub GR8:$src1, (load addr:$src2))),
2304                  (implicit EFLAGS)]>;
2305 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
2306                                  (ins GR16:$src1, i16mem:$src2),
2307                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2308                 [(set GR16:$dst, (sub GR16:$src1, (load addr:$src2))),
2309                  (implicit EFLAGS)]>, OpSize;
2310 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
2311                                  (ins GR32:$src1, i32mem:$src2),
2312                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2313                 [(set GR32:$dst, (sub GR32:$src1, (load addr:$src2))),
2314                  (implicit EFLAGS)]>;
2315
2316 // Register-Integer Subtraction
2317 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
2318                                  (ins GR8:$src1, i8imm:$src2),
2319                     "sub{b}\t{$src2, $dst|$dst, $src2}",
2320                     [(set GR8:$dst, (sub GR8:$src1, imm:$src2)),
2321                      (implicit EFLAGS)]>;
2322 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
2323                                  (ins GR16:$src1, i16imm:$src2),
2324                     "sub{w}\t{$src2, $dst|$dst, $src2}",
2325                     [(set GR16:$dst, (sub GR16:$src1, imm:$src2)),
2326                      (implicit EFLAGS)]>, OpSize;
2327 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
2328                                  (ins GR32:$src1, i32imm:$src2),
2329                     "sub{l}\t{$src2, $dst|$dst, $src2}",
2330                     [(set GR32:$dst, (sub GR32:$src1, imm:$src2)),
2331                      (implicit EFLAGS)]>;
2332 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
2333                                 (ins GR16:$src1, i16i8imm:$src2),
2334                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2335                    [(set GR16:$dst, (sub GR16:$src1, i16immSExt8:$src2)),
2336                     (implicit EFLAGS)]>, OpSize;
2337 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
2338                                 (ins GR32:$src1, i32i8imm:$src2),
2339                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2340                    [(set GR32:$dst, (sub GR32:$src1, i32immSExt8:$src2)),
2341                     (implicit EFLAGS)]>;
2342
2343 let isTwoAddress = 0 in {
2344   // Memory-Register Subtraction
2345   def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
2346                    "sub{b}\t{$src2, $dst|$dst, $src2}",
2347                    [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
2348                     (implicit EFLAGS)]>;
2349   def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2350                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2351                    [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
2352                     (implicit EFLAGS)]>, OpSize;
2353   def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2354                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2355                    [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
2356                     (implicit EFLAGS)]>;
2357
2358   // Memory-Integer Subtraction
2359   def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
2360                      "sub{b}\t{$src2, $dst|$dst, $src2}",
2361                      [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
2362                       (implicit EFLAGS)]>;
2363   def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
2364                       "sub{w}\t{$src2, $dst|$dst, $src2}",
2365                       [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
2366                        (implicit EFLAGS)]>, OpSize;
2367   def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
2368                       "sub{l}\t{$src2, $dst|$dst, $src2}",
2369                       [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
2370                        (implicit EFLAGS)]>;
2371   def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2372                      "sub{w}\t{$src2, $dst|$dst, $src2}",
2373                      [(store (sub (load addr:$dst), i16immSExt8:$src2),
2374                              addr:$dst),
2375                       (implicit EFLAGS)]>, OpSize;
2376   def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2377                      "sub{l}\t{$src2, $dst|$dst, $src2}",
2378                      [(store (sub (load addr:$dst), i32immSExt8:$src2),
2379                              addr:$dst),
2380                       (implicit EFLAGS)]>;
2381 }
2382
2383 let Uses = [EFLAGS] in {
2384 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2385                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
2386                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
2387
2388 let isTwoAddress = 0 in {
2389   def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2390                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2391                    [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
2392   def SBB8mi  : Ii32<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
2393                       "sbb{b}\t{$src2, $dst|$dst, $src2}",
2394                    [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
2395   def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
2396                       "sbb{l}\t{$src2, $dst|$dst, $src2}",
2397                   [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2398   def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2399                      "sbb{l}\t{$src2, $dst|$dst, $src2}",
2400                [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2401 }
2402 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2403                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2404                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
2405 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2406                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2407                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
2408 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2409                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2410                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
2411 } // Uses = [EFLAGS]
2412 } // Defs = [EFLAGS]
2413
2414 let Defs = [EFLAGS] in {
2415 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
2416 // Register-Register Signed Integer Multiply
2417 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2418                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2419                  [(set GR16:$dst, (mul GR16:$src1, GR16:$src2)),
2420                   (implicit EFLAGS)]>, TB, OpSize;
2421 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2422                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2423                  [(set GR32:$dst, (mul GR32:$src1, GR32:$src2)),
2424                   (implicit EFLAGS)]>, TB;
2425 }
2426
2427 // Register-Memory Signed Integer Multiply
2428 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
2429                                   (ins GR16:$src1, i16mem:$src2),
2430                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2431                  [(set GR16:$dst, (mul GR16:$src1, (load addr:$src2))),
2432                   (implicit EFLAGS)]>, TB, OpSize;
2433 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2434                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2435                  [(set GR32:$dst, (mul GR32:$src1, (load addr:$src2))),
2436                   (implicit EFLAGS)]>, TB;
2437 } // Defs = [EFLAGS]
2438 } // end Two Address instructions
2439
2440 // Suprisingly enough, these are not two address instructions!
2441 let Defs = [EFLAGS] in {
2442 // Register-Integer Signed Integer Multiply
2443 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
2444                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
2445                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2446                       [(set GR16:$dst, (mul GR16:$src1, imm:$src2)),
2447                        (implicit EFLAGS)]>, OpSize;
2448 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
2449                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2450                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2451                       [(set GR32:$dst, (mul GR32:$src1, imm:$src2)),
2452                        (implicit EFLAGS)]>;
2453 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
2454                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
2455                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                      [(set GR16:$dst, (mul GR16:$src1, i16immSExt8:$src2)),
2457                       (implicit EFLAGS)]>, OpSize;
2458 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
2459                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2460                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2461                      [(set GR32:$dst, (mul GR32:$src1, i32immSExt8:$src2)),
2462                       (implicit EFLAGS)]>;
2463
2464 // Memory-Integer Signed Integer Multiply
2465 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                      // GR16 = [mem16]*I16
2466                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
2467                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2468                       [(set GR16:$dst, (mul (load addr:$src1), imm:$src2)),
2469                        (implicit EFLAGS)]>, OpSize;
2470 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                      // GR32 = [mem32]*I32
2471                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
2472                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2473                       [(set GR32:$dst, (mul (load addr:$src1), imm:$src2)),
2474                        (implicit EFLAGS)]>;
2475 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
2476                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
2477                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2478                      [(set GR16:$dst, (mul (load addr:$src1),
2479                                        i16immSExt8:$src2)),
2480                       (implicit EFLAGS)]>, OpSize;
2481 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
2482                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
2483                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2484                      [(set GR32:$dst, (mul (load addr:$src1),
2485                                            i32immSExt8:$src2)),
2486                       (implicit EFLAGS)]>;
2487 } // Defs = [EFLAGS]
2488
2489 //===----------------------------------------------------------------------===//
2490 // Test instructions are just like AND, except they don't generate a result.
2491 //
2492 let Defs = [EFLAGS] in {
2493 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
2494 def TEST8rr  : I<0x84, MRMDestReg, (outs),  (ins GR8:$src1, GR8:$src2),
2495                      "test{b}\t{$src2, $src1|$src1, $src2}",
2496                      [(X86cmp (and_su GR8:$src1, GR8:$src2), 0),
2497                       (implicit EFLAGS)]>;
2498 def TEST16rr : I<0x85, MRMDestReg, (outs),  (ins GR16:$src1, GR16:$src2),
2499                      "test{w}\t{$src2, $src1|$src1, $src2}",
2500                      [(X86cmp (and_su GR16:$src1, GR16:$src2), 0),
2501                       (implicit EFLAGS)]>,
2502                  OpSize;
2503 def TEST32rr : I<0x85, MRMDestReg, (outs),  (ins GR32:$src1, GR32:$src2),
2504                      "test{l}\t{$src2, $src1|$src1, $src2}",
2505                      [(X86cmp (and_su GR32:$src1, GR32:$src2), 0),
2506                       (implicit EFLAGS)]>;
2507 }
2508
2509 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
2510                      "test{b}\t{$src2, $src1|$src1, $src2}",
2511                      [(X86cmp (and GR8:$src1, (loadi8 addr:$src2)), 0),
2512                       (implicit EFLAGS)]>;
2513 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
2514                      "test{w}\t{$src2, $src1|$src1, $src2}",
2515                      [(X86cmp (and GR16:$src1, (loadi16 addr:$src2)), 0),
2516                       (implicit EFLAGS)]>, OpSize;
2517 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
2518                      "test{l}\t{$src2, $src1|$src1, $src2}",
2519                      [(X86cmp (and GR32:$src1, (loadi32 addr:$src2)), 0),
2520                       (implicit EFLAGS)]>;
2521
2522 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
2523                     (outs),  (ins GR8:$src1, i8imm:$src2),
2524                     "test{b}\t{$src2, $src1|$src1, $src2}",
2525                     [(X86cmp (and_su GR8:$src1, imm:$src2), 0),
2526                      (implicit EFLAGS)]>;
2527 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
2528                     (outs),  (ins GR16:$src1, i16imm:$src2),
2529                     "test{w}\t{$src2, $src1|$src1, $src2}",
2530                     [(X86cmp (and_su GR16:$src1, imm:$src2), 0),
2531                      (implicit EFLAGS)]>, OpSize;
2532 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
2533                     (outs),  (ins GR32:$src1, i32imm:$src2),
2534                     "test{l}\t{$src2, $src1|$src1, $src2}",
2535                     [(X86cmp (and_su GR32:$src1, imm:$src2), 0),
2536                      (implicit EFLAGS)]>;
2537
2538 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
2539                     (outs), (ins i8mem:$src1, i8imm:$src2),
2540                     "test{b}\t{$src2, $src1|$src1, $src2}",
2541                     [(X86cmp (and (loadi8 addr:$src1), imm:$src2), 0),
2542                      (implicit EFLAGS)]>;
2543 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
2544                     (outs), (ins i16mem:$src1, i16imm:$src2),
2545                     "test{w}\t{$src2, $src1|$src1, $src2}",
2546                     [(X86cmp (and (loadi16 addr:$src1), imm:$src2), 0),
2547                      (implicit EFLAGS)]>, OpSize;
2548 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
2549                     (outs), (ins i32mem:$src1, i32imm:$src2),
2550                     "test{l}\t{$src2, $src1|$src1, $src2}",
2551                     [(X86cmp (and (loadi32 addr:$src1), imm:$src2), 0),
2552                      (implicit EFLAGS)]>;
2553 } // Defs = [EFLAGS]
2554
2555
2556 // Condition code ops, incl. set if equal/not equal/...
2557 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
2558 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
2559 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
2560 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
2561
2562 let Uses = [EFLAGS] in {
2563 def SETEr    : I<0x94, MRM0r,
2564                  (outs GR8   :$dst), (ins),
2565                  "sete\t$dst",
2566                  [(set GR8:$dst, (X86setcc X86_COND_E, EFLAGS))]>,
2567                TB;                        // GR8 = ==
2568 def SETEm    : I<0x94, MRM0m,
2569                  (outs), (ins i8mem:$dst),
2570                  "sete\t$dst",
2571                  [(store (X86setcc X86_COND_E, EFLAGS), addr:$dst)]>,
2572                TB;                        // [mem8] = ==
2573
2574 def SETNEr   : I<0x95, MRM0r,
2575                  (outs GR8   :$dst), (ins),
2576                  "setne\t$dst",
2577                  [(set GR8:$dst, (X86setcc X86_COND_NE, EFLAGS))]>,
2578                TB;                        // GR8 = !=
2579 def SETNEm   : I<0x95, MRM0m,
2580                  (outs), (ins i8mem:$dst),
2581                  "setne\t$dst",
2582                  [(store (X86setcc X86_COND_NE, EFLAGS), addr:$dst)]>,
2583                TB;                        // [mem8] = !=
2584
2585 def SETLr    : I<0x9C, MRM0r,
2586                  (outs GR8   :$dst), (ins),
2587                  "setl\t$dst",
2588                  [(set GR8:$dst, (X86setcc X86_COND_L, EFLAGS))]>,
2589                TB;                        // GR8 = <  signed
2590 def SETLm    : I<0x9C, MRM0m,
2591                  (outs), (ins i8mem:$dst),
2592                  "setl\t$dst",
2593                  [(store (X86setcc X86_COND_L, EFLAGS), addr:$dst)]>,
2594                TB;                        // [mem8] = <  signed
2595
2596 def SETGEr   : I<0x9D, MRM0r,
2597                  (outs GR8   :$dst), (ins),
2598                  "setge\t$dst",
2599                  [(set GR8:$dst, (X86setcc X86_COND_GE, EFLAGS))]>,
2600                TB;                        // GR8 = >= signed
2601 def SETGEm   : I<0x9D, MRM0m,
2602                  (outs), (ins i8mem:$dst),
2603                  "setge\t$dst",
2604                  [(store (X86setcc X86_COND_GE, EFLAGS), addr:$dst)]>,
2605                TB;                        // [mem8] = >= signed
2606
2607 def SETLEr   : I<0x9E, MRM0r,
2608                  (outs GR8   :$dst), (ins),
2609                  "setle\t$dst",
2610                  [(set GR8:$dst, (X86setcc X86_COND_LE, EFLAGS))]>,
2611                TB;                        // GR8 = <= signed
2612 def SETLEm   : I<0x9E, MRM0m,
2613                  (outs), (ins i8mem:$dst),
2614                  "setle\t$dst",
2615                  [(store (X86setcc X86_COND_LE, EFLAGS), addr:$dst)]>,
2616                TB;                        // [mem8] = <= signed
2617
2618 def SETGr    : I<0x9F, MRM0r,
2619                  (outs GR8   :$dst), (ins),
2620                  "setg\t$dst",
2621                  [(set GR8:$dst, (X86setcc X86_COND_G, EFLAGS))]>,
2622                TB;                        // GR8 = >  signed
2623 def SETGm    : I<0x9F, MRM0m,
2624                  (outs), (ins i8mem:$dst),
2625                  "setg\t$dst",
2626                  [(store (X86setcc X86_COND_G, EFLAGS), addr:$dst)]>,
2627                TB;                        // [mem8] = >  signed
2628
2629 def SETBr    : I<0x92, MRM0r,
2630                  (outs GR8   :$dst), (ins),
2631                  "setb\t$dst",
2632                  [(set GR8:$dst, (X86setcc X86_COND_B, EFLAGS))]>,
2633                TB;                        // GR8 = <  unsign
2634 def SETBm    : I<0x92, MRM0m,
2635                  (outs), (ins i8mem:$dst),
2636                  "setb\t$dst",
2637                  [(store (X86setcc X86_COND_B, EFLAGS), addr:$dst)]>,
2638                TB;                        // [mem8] = <  unsign
2639
2640 def SETAEr   : I<0x93, MRM0r,
2641                  (outs GR8   :$dst), (ins),
2642                  "setae\t$dst",
2643                  [(set GR8:$dst, (X86setcc X86_COND_AE, EFLAGS))]>,
2644                TB;                        // GR8 = >= unsign
2645 def SETAEm   : I<0x93, MRM0m,
2646                  (outs), (ins i8mem:$dst),
2647                  "setae\t$dst",
2648                  [(store (X86setcc X86_COND_AE, EFLAGS), addr:$dst)]>,
2649                TB;                        // [mem8] = >= unsign
2650
2651 def SETBEr   : I<0x96, MRM0r,
2652                  (outs GR8   :$dst), (ins),
2653                  "setbe\t$dst",
2654                  [(set GR8:$dst, (X86setcc X86_COND_BE, EFLAGS))]>,
2655                TB;                        // GR8 = <= unsign
2656 def SETBEm   : I<0x96, MRM0m,
2657                  (outs), (ins i8mem:$dst),
2658                  "setbe\t$dst",
2659                  [(store (X86setcc X86_COND_BE, EFLAGS), addr:$dst)]>,
2660                TB;                        // [mem8] = <= unsign
2661
2662 def SETAr    : I<0x97, MRM0r,
2663                  (outs GR8   :$dst), (ins),
2664                  "seta\t$dst",
2665                  [(set GR8:$dst, (X86setcc X86_COND_A, EFLAGS))]>,
2666                TB;                        // GR8 = >  signed
2667 def SETAm    : I<0x97, MRM0m,
2668                  (outs), (ins i8mem:$dst),
2669                  "seta\t$dst",
2670                  [(store (X86setcc X86_COND_A, EFLAGS), addr:$dst)]>,
2671                TB;                        // [mem8] = >  signed
2672
2673 def SETSr    : I<0x98, MRM0r,
2674                  (outs GR8   :$dst), (ins),
2675                  "sets\t$dst",
2676                  [(set GR8:$dst, (X86setcc X86_COND_S, EFLAGS))]>,
2677                TB;                        // GR8 = <sign bit>
2678 def SETSm    : I<0x98, MRM0m,
2679                  (outs), (ins i8mem:$dst),
2680                  "sets\t$dst",
2681                  [(store (X86setcc X86_COND_S, EFLAGS), addr:$dst)]>,
2682                TB;                        // [mem8] = <sign bit>
2683 def SETNSr   : I<0x99, MRM0r,
2684                  (outs GR8   :$dst), (ins),
2685                  "setns\t$dst",
2686                  [(set GR8:$dst, (X86setcc X86_COND_NS, EFLAGS))]>,
2687                TB;                        // GR8 = !<sign bit>
2688 def SETNSm   : I<0x99, MRM0m,
2689                  (outs), (ins i8mem:$dst),
2690                  "setns\t$dst",
2691                  [(store (X86setcc X86_COND_NS, EFLAGS), addr:$dst)]>,
2692                TB;                        // [mem8] = !<sign bit>
2693
2694 def SETPr    : I<0x9A, MRM0r,
2695                  (outs GR8   :$dst), (ins),
2696                  "setp\t$dst",
2697                  [(set GR8:$dst, (X86setcc X86_COND_P, EFLAGS))]>,
2698                TB;                        // GR8 = parity
2699 def SETPm    : I<0x9A, MRM0m,
2700                  (outs), (ins i8mem:$dst),
2701                  "setp\t$dst",
2702                  [(store (X86setcc X86_COND_P, EFLAGS), addr:$dst)]>,
2703                TB;                        // [mem8] = parity
2704 def SETNPr   : I<0x9B, MRM0r,
2705                  (outs GR8   :$dst), (ins),
2706                  "setnp\t$dst",
2707                  [(set GR8:$dst, (X86setcc X86_COND_NP, EFLAGS))]>,
2708                TB;                        // GR8 = not parity
2709 def SETNPm   : I<0x9B, MRM0m,
2710                  (outs), (ins i8mem:$dst),
2711                  "setnp\t$dst",
2712                  [(store (X86setcc X86_COND_NP, EFLAGS), addr:$dst)]>,
2713                TB;                        // [mem8] = not parity
2714
2715 def SETOr    : I<0x90, MRM0r,
2716                  (outs GR8   :$dst), (ins),
2717                  "seto\t$dst",
2718                  [(set GR8:$dst, (X86setcc X86_COND_O, EFLAGS))]>,
2719                TB;                        // GR8 = overflow
2720 def SETOm    : I<0x90, MRM0m,
2721                  (outs), (ins i8mem:$dst),
2722                  "seto\t$dst",
2723                  [(store (X86setcc X86_COND_O, EFLAGS), addr:$dst)]>,
2724                TB;                        // [mem8] = overflow
2725 def SETNOr   : I<0x91, MRM0r,
2726                  (outs GR8   :$dst), (ins),
2727                  "setno\t$dst",
2728                  [(set GR8:$dst, (X86setcc X86_COND_NO, EFLAGS))]>,
2729                TB;                        // GR8 = not overflow
2730 def SETNOm   : I<0x91, MRM0m,
2731                  (outs), (ins i8mem:$dst),
2732                  "setno\t$dst",
2733                  [(store (X86setcc X86_COND_NO, EFLAGS), addr:$dst)]>,
2734                TB;                        // [mem8] = not overflow
2735 } // Uses = [EFLAGS]
2736
2737
2738 // Integer comparisons
2739 let Defs = [EFLAGS] in {
2740 def CMP8rr  : I<0x38, MRMDestReg,
2741                 (outs), (ins GR8 :$src1, GR8 :$src2),
2742                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2743                 [(X86cmp GR8:$src1, GR8:$src2), (implicit EFLAGS)]>;
2744 def CMP16rr : I<0x39, MRMDestReg,
2745                 (outs), (ins GR16:$src1, GR16:$src2),
2746                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2747                 [(X86cmp GR16:$src1, GR16:$src2), (implicit EFLAGS)]>, OpSize;
2748 def CMP32rr : I<0x39, MRMDestReg,
2749                 (outs), (ins GR32:$src1, GR32:$src2),
2750                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2751                 [(X86cmp GR32:$src1, GR32:$src2), (implicit EFLAGS)]>;
2752 def CMP8mr  : I<0x38, MRMDestMem,
2753                 (outs), (ins i8mem :$src1, GR8 :$src2),
2754                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2755                 [(X86cmp (loadi8 addr:$src1), GR8:$src2),
2756                  (implicit EFLAGS)]>;
2757 def CMP16mr : I<0x39, MRMDestMem,
2758                 (outs), (ins i16mem:$src1, GR16:$src2),
2759                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2760                 [(X86cmp (loadi16 addr:$src1), GR16:$src2),
2761                  (implicit EFLAGS)]>, OpSize;
2762 def CMP32mr : I<0x39, MRMDestMem,
2763                 (outs), (ins i32mem:$src1, GR32:$src2),
2764                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2765                 [(X86cmp (loadi32 addr:$src1), GR32:$src2),
2766                  (implicit EFLAGS)]>;
2767 def CMP8rm  : I<0x3A, MRMSrcMem,
2768                 (outs), (ins GR8 :$src1, i8mem :$src2),
2769                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2770                 [(X86cmp GR8:$src1, (loadi8 addr:$src2)),
2771                  (implicit EFLAGS)]>;
2772 def CMP16rm : I<0x3B, MRMSrcMem,
2773                 (outs), (ins GR16:$src1, i16mem:$src2),
2774                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2775                 [(X86cmp GR16:$src1, (loadi16 addr:$src2)),
2776                  (implicit EFLAGS)]>, OpSize;
2777 def CMP32rm : I<0x3B, MRMSrcMem,
2778                 (outs), (ins GR32:$src1, i32mem:$src2),
2779                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2780                 [(X86cmp GR32:$src1, (loadi32 addr:$src2)),
2781                  (implicit EFLAGS)]>;
2782 def CMP8ri  : Ii8<0x80, MRM7r,
2783                   (outs), (ins GR8:$src1, i8imm:$src2),
2784                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
2785                   [(X86cmp GR8:$src1, imm:$src2), (implicit EFLAGS)]>;
2786 def CMP16ri : Ii16<0x81, MRM7r,
2787                    (outs), (ins GR16:$src1, i16imm:$src2),
2788                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2789                    [(X86cmp GR16:$src1, imm:$src2),
2790                     (implicit EFLAGS)]>, OpSize;
2791 def CMP32ri : Ii32<0x81, MRM7r,
2792                    (outs), (ins GR32:$src1, i32imm:$src2),
2793                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2794                    [(X86cmp GR32:$src1, imm:$src2), (implicit EFLAGS)]>;
2795 def CMP8mi  : Ii8 <0x80, MRM7m,
2796                    (outs), (ins i8mem :$src1, i8imm :$src2),
2797                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
2798                    [(X86cmp (loadi8 addr:$src1), imm:$src2),
2799                     (implicit EFLAGS)]>;
2800 def CMP16mi : Ii16<0x81, MRM7m,
2801                    (outs), (ins i16mem:$src1, i16imm:$src2),
2802                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2803                    [(X86cmp (loadi16 addr:$src1), imm:$src2),
2804                     (implicit EFLAGS)]>, OpSize;
2805 def CMP32mi : Ii32<0x81, MRM7m,
2806                    (outs), (ins i32mem:$src1, i32imm:$src2),
2807                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2808                    [(X86cmp (loadi32 addr:$src1), imm:$src2),
2809                     (implicit EFLAGS)]>;
2810 def CMP16ri8 : Ii8<0x83, MRM7r,
2811                    (outs), (ins GR16:$src1, i16i8imm:$src2),
2812                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2813                    [(X86cmp GR16:$src1, i16immSExt8:$src2),
2814                     (implicit EFLAGS)]>, OpSize;
2815 def CMP16mi8 : Ii8<0x83, MRM7m,
2816                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
2817                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2818                    [(X86cmp (loadi16 addr:$src1), i16immSExt8:$src2),
2819                     (implicit EFLAGS)]>, OpSize;
2820 def CMP32mi8 : Ii8<0x83, MRM7m,
2821                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
2822                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2823                    [(X86cmp (loadi32 addr:$src1), i32immSExt8:$src2),
2824                     (implicit EFLAGS)]>;
2825 def CMP32ri8 : Ii8<0x83, MRM7r,
2826                    (outs), (ins GR32:$src1, i32i8imm:$src2),
2827                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2828                    [(X86cmp GR32:$src1, i32immSExt8:$src2),
2829                     (implicit EFLAGS)]>;
2830 } // Defs = [EFLAGS]
2831
2832 // Bit tests.
2833 // TODO: BTC, BTR, and BTS
2834 let Defs = [EFLAGS] in {
2835 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
2836                "bt{w}\t{$src2, $src1|$src1, $src2}",
2837                [(X86bt GR16:$src1, GR16:$src2),
2838                 (implicit EFLAGS)]>, OpSize, TB;
2839 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
2840                "bt{l}\t{$src2, $src1|$src1, $src2}",
2841                [(X86bt GR32:$src1, GR32:$src2),
2842                 (implicit EFLAGS)]>, TB;
2843
2844 // Unlike with the register+register form, the memory+register form of the
2845 // bt instruction does not ignore the high bits of the index. From ISel's
2846 // perspective, this is pretty bizarre. Disable these instructions for now.
2847 //def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
2848 //               "bt{w}\t{$src2, $src1|$src1, $src2}",
2849 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
2850 //                (implicit EFLAGS)]>, OpSize, TB, Requires<[FastBTMem]>;
2851 //def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
2852 //               "bt{l}\t{$src2, $src1|$src1, $src2}",
2853 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
2854 //                (implicit EFLAGS)]>, TB, Requires<[FastBTMem]>;
2855
2856 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
2857                 "bt{w}\t{$src2, $src1|$src1, $src2}",
2858                 [(X86bt GR16:$src1, i16immSExt8:$src2),
2859                  (implicit EFLAGS)]>, OpSize, TB;
2860 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
2861                 "bt{l}\t{$src2, $src1|$src1, $src2}",
2862                 [(X86bt GR32:$src1, i32immSExt8:$src2),
2863                  (implicit EFLAGS)]>, TB;
2864 // Note that these instructions don't need FastBTMem because that
2865 // only applies when the other operand is in a register. When it's
2866 // an immediate, bt is still fast.
2867 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
2868                 "bt{w}\t{$src2, $src1|$src1, $src2}",
2869                 [(X86bt (loadi16 addr:$src1), i16immSExt8:$src2),
2870                  (implicit EFLAGS)]>, OpSize, TB;
2871 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
2872                 "bt{l}\t{$src2, $src1|$src1, $src2}",
2873                 [(X86bt (loadi32 addr:$src1), i32immSExt8:$src2),
2874                  (implicit EFLAGS)]>, TB;
2875 } // Defs = [EFLAGS]
2876
2877 // Sign/Zero extenders
2878 // Use movsbl intead of movsbw; we don't care about the high 16 bits
2879 // of the register here. This has a smaller encoding and avoids a
2880 // partial-register update.
2881 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2882                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2883                    [(set GR16:$dst, (sext GR8:$src))]>, TB;
2884 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2885                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2886                    [(set GR16:$dst, (sextloadi16i8 addr:$src))]>, TB;
2887 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2888                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2889                    [(set GR32:$dst, (sext GR8:$src))]>, TB;
2890 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2891                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2892                    [(set GR32:$dst, (sextloadi32i8 addr:$src))]>, TB;
2893 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2894                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2895                    [(set GR32:$dst, (sext GR16:$src))]>, TB;
2896 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2897                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2898                    [(set GR32:$dst, (sextloadi32i16 addr:$src))]>, TB;
2899
2900 // Use movzbl intead of movzbw; we don't care about the high 16 bits
2901 // of the register here. This has a smaller encoding and avoids a
2902 // partial-register update.
2903 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2904                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2905                    [(set GR16:$dst, (zext GR8:$src))]>, TB;
2906 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2907                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2908                    [(set GR16:$dst, (zextloadi16i8 addr:$src))]>, TB;
2909 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2910                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2911                    [(set GR32:$dst, (zext GR8:$src))]>, TB;
2912 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2913                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2914                    [(set GR32:$dst, (zextloadi32i8 addr:$src))]>, TB;
2915 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2916                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2917                    [(set GR32:$dst, (zext GR16:$src))]>, TB;
2918 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2919                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2920                    [(set GR32:$dst, (zextloadi32i16 addr:$src))]>, TB;
2921
2922 // These are the same as the regular regular MOVZX32rr8 and MOVZX32rm8
2923 // except that they use GR32_NOREX for the output operand register class
2924 // instead of GR32. This allows them to operate on h registers on x86-64.
2925 def MOVZX32_NOREXrr8 : I<0xB6, MRMSrcReg,
2926                          (outs GR32_NOREX:$dst), (ins GR8:$src),
2927                          "movz{bl|x}\t{$src, $dst|$dst, $src}  # NOREX",
2928                          []>, TB;
2929 def MOVZX32_NOREXrm8 : I<0xB6, MRMSrcMem,
2930                          (outs GR32_NOREX:$dst), (ins i8mem:$src),
2931                          "movz{bl|x}\t{$src, $dst|$dst, $src}  # NOREX",
2932                          []>, TB;
2933
2934 let neverHasSideEffects = 1 in {
2935   let Defs = [AX], Uses = [AL] in
2936   def CBW : I<0x98, RawFrm, (outs), (ins),
2937               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
2938   let Defs = [EAX], Uses = [AX] in
2939   def CWDE : I<0x98, RawFrm, (outs), (ins),
2940               "{cwtl|cwde}", []>;   // EAX = signext(AX)
2941
2942   let Defs = [AX,DX], Uses = [AX] in
2943   def CWD : I<0x99, RawFrm, (outs), (ins),
2944               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
2945   let Defs = [EAX,EDX], Uses = [EAX] in
2946   def CDQ : I<0x99, RawFrm, (outs), (ins),
2947               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
2948 }
2949
2950 //===----------------------------------------------------------------------===//
2951 // Alias Instructions
2952 //===----------------------------------------------------------------------===//
2953
2954 // Alias instructions that map movr0 to xor.
2955 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
2956 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1 in {
2957 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins),
2958                  "xor{b}\t$dst, $dst",
2959                  [(set GR8:$dst, 0)]>;
2960 // Use xorl instead of xorw since we don't care about the high 16 bits,
2961 // it's smaller, and it avoids a partial-register update.
2962 def MOV16r0  : I<0x31, MRMInitReg,  (outs GR16:$dst), (ins),
2963                  "xor{l}\t${dst:subreg32}, ${dst:subreg32}",
2964                  [(set GR16:$dst, 0)]>;
2965 def MOV32r0  : I<0x31, MRMInitReg,  (outs GR32:$dst), (ins),
2966                  "xor{l}\t$dst, $dst",
2967                  [(set GR32:$dst, 0)]>;
2968 }
2969
2970 //===----------------------------------------------------------------------===//
2971 // Thread Local Storage Instructions
2972 //
2973
2974 let Uses = [EBX] in
2975 def TLS_addr32 : I<0, Pseudo, (outs GR32:$dst), (ins i32imm:$sym),
2976                   "leal\t${sym:mem}(,%ebx,1), $dst",
2977                   [(set GR32:$dst, (X86tlsaddr tglobaltlsaddr:$sym))]>;
2978
2979 let AddedComplexity = 5 in
2980 def GS_MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2981                    "movl\t%gs:$src, $dst",
2982                    [(set GR32:$dst, (gsload addr:$src))]>, SegGS;
2983
2984 //===----------------------------------------------------------------------===//
2985 // DWARF Pseudo Instructions
2986 //
2987
2988 def DWARF_LOC   : I<0, Pseudo, (outs),
2989                     (ins i32imm:$line, i32imm:$col, i32imm:$file),
2990                     ".loc\t${file:debug} ${line:debug} ${col:debug}",
2991                     [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
2992                       (i32 imm:$file))]>;
2993
2994 //===----------------------------------------------------------------------===//
2995 // EH Pseudo Instructions
2996 //
2997 let isTerminator = 1, isReturn = 1, isBarrier = 1,
2998     hasCtrlDep = 1 in {
2999 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
3000                     "ret\t#eh_return, addr: $addr",
3001                     [(X86ehret GR32:$addr)]>;
3002
3003 }
3004
3005 //===----------------------------------------------------------------------===//
3006 // Atomic support
3007 //
3008
3009 // Atomic swap. These are just normal xchg instructions. But since a memory
3010 // operand is referenced, the atomicity is ensured.
3011 let Constraints = "$val = $dst" in {
3012 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
3013                "xchg{l}\t{$val, $ptr|$ptr, $val}",
3014                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
3015 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
3016                "xchg{w}\t{$val, $ptr|$ptr, $val}",
3017                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
3018                 OpSize;
3019 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
3020                "xchg{b}\t{$val, $ptr|$ptr, $val}",
3021                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
3022 }
3023
3024 // Atomic compare and swap.
3025 let Defs = [EAX, EFLAGS], Uses = [EAX] in {
3026 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
3027                "lock\n\tcmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
3028                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
3029 }
3030 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in {
3031 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i32mem:$ptr),
3032                "lock\n\tcmpxchg8b\t$ptr",
3033                [(X86cas8 addr:$ptr)]>, TB, LOCK;
3034 }
3035
3036 let Defs = [AX, EFLAGS], Uses = [AX] in {
3037 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
3038                "lock\n\tcmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
3039                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
3040 }
3041 let Defs = [AL, EFLAGS], Uses = [AL] in {
3042 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
3043                "lock\n\tcmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
3044                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
3045 }
3046
3047 // Atomic exchange and add
3048 let Constraints = "$val = $dst", Defs = [EFLAGS] in {
3049 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
3050                "lock\n\txadd{l}\t{$val, $ptr|$ptr, $val}",
3051                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
3052                 TB, LOCK;
3053 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
3054                "lock\n\txadd{w}\t{$val, $ptr|$ptr, $val}",
3055                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
3056                 TB, OpSize, LOCK;
3057 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
3058                "lock\n\txadd{b}\t{$val, $ptr|$ptr, $val}",
3059                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
3060                 TB, LOCK;
3061 }
3062
3063 // Atomic exchange, and, or, xor
3064 let Constraints = "$val = $dst", Defs = [EFLAGS],
3065                   usesCustomDAGSchedInserter = 1 in {
3066 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3067                "#ATOMAND32 PSEUDO!",
3068                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
3069 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3070                "#ATOMOR32 PSEUDO!",
3071                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
3072 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3073                "#ATOMXOR32 PSEUDO!",
3074                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
3075 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3076                "#ATOMNAND32 PSEUDO!",
3077                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
3078 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
3079                "#ATOMMIN32 PSEUDO!",
3080                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
3081 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3082                "#ATOMMAX32 PSEUDO!",
3083                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
3084 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3085                "#ATOMUMIN32 PSEUDO!",
3086                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
3087 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3088                "#ATOMUMAX32 PSEUDO!",
3089                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
3090
3091 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3092                "#ATOMAND16 PSEUDO!",
3093                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
3094 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3095                "#ATOMOR16 PSEUDO!",
3096                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
3097 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3098                "#ATOMXOR16 PSEUDO!",
3099                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
3100 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3101                "#ATOMNAND16 PSEUDO!",
3102                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
3103 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
3104                "#ATOMMIN16 PSEUDO!",
3105                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
3106 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3107                "#ATOMMAX16 PSEUDO!",
3108                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
3109 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3110                "#ATOMUMIN16 PSEUDO!",
3111                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
3112 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3113                "#ATOMUMAX16 PSEUDO!",
3114                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
3115
3116 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3117                "#ATOMAND8 PSEUDO!",
3118                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
3119 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3120                "#ATOMOR8 PSEUDO!",
3121                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
3122 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3123                "#ATOMXOR8 PSEUDO!",
3124                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
3125 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3126                "#ATOMNAND8 PSEUDO!",
3127                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
3128 }
3129
3130 let Constraints = "$val1 = $dst1, $val2 = $dst2",
3131                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
3132                   Uses = [EAX, EBX, ECX, EDX],
3133                   mayLoad = 1, mayStore = 1,
3134                   usesCustomDAGSchedInserter = 1 in {
3135 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3136                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3137                "#ATOMAND6432 PSEUDO!", []>;
3138 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3139                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3140                "#ATOMOR6432 PSEUDO!", []>;
3141 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3142                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3143                "#ATOMXOR6432 PSEUDO!", []>;
3144 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3145                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3146                "#ATOMNAND6432 PSEUDO!", []>;
3147 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3148                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3149                "#ATOMADD6432 PSEUDO!", []>;
3150 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3151                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3152                "#ATOMSUB6432 PSEUDO!", []>;
3153 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3154                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3155                "#ATOMSWAP6432 PSEUDO!", []>;
3156 }
3157
3158 //===----------------------------------------------------------------------===//
3159 // Non-Instruction Patterns
3160 //===----------------------------------------------------------------------===//
3161
3162 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
3163 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
3164 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
3165 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
3166 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
3167 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
3168
3169 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
3170           (ADD32ri GR32:$src1, tconstpool:$src2)>;
3171 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
3172           (ADD32ri GR32:$src1, tjumptable:$src2)>;
3173 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
3174           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
3175 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
3176           (ADD32ri GR32:$src1, texternalsym:$src2)>;
3177
3178 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
3179           (MOV32mi addr:$dst, tglobaladdr:$src)>;
3180 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
3181           (MOV32mi addr:$dst, texternalsym:$src)>;
3182
3183 // Calls
3184 // tailcall stuff
3185 def : Pat<(X86tailcall GR32:$dst),
3186           (TAILCALL)>;
3187
3188 def : Pat<(X86tailcall (i32 tglobaladdr:$dst)),
3189           (TAILCALL)>;
3190 def : Pat<(X86tailcall (i32 texternalsym:$dst)),
3191           (TAILCALL)>;
3192
3193 def : Pat<(X86tcret GR32:$dst, imm:$off),
3194           (TCRETURNri GR32:$dst, imm:$off)>;
3195
3196 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
3197           (TCRETURNdi texternalsym:$dst, imm:$off)>;
3198
3199 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
3200           (TCRETURNdi texternalsym:$dst, imm:$off)>;
3201
3202 def : Pat<(X86call (i32 tglobaladdr:$dst)),
3203           (CALLpcrel32 tglobaladdr:$dst)>;
3204 def : Pat<(X86call (i32 texternalsym:$dst)),
3205           (CALLpcrel32 texternalsym:$dst)>;
3206
3207 // X86 specific add which produces a flag.
3208 def : Pat<(addc GR32:$src1, GR32:$src2),
3209           (ADD32rr GR32:$src1, GR32:$src2)>;
3210 def : Pat<(addc GR32:$src1, (load addr:$src2)),
3211           (ADD32rm GR32:$src1, addr:$src2)>;
3212 def : Pat<(addc GR32:$src1, imm:$src2),
3213           (ADD32ri GR32:$src1, imm:$src2)>;
3214 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
3215           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3216
3217 def : Pat<(subc GR32:$src1, GR32:$src2),
3218           (SUB32rr GR32:$src1, GR32:$src2)>;
3219 def : Pat<(subc GR32:$src1, (load addr:$src2)),
3220           (SUB32rm GR32:$src1, addr:$src2)>;
3221 def : Pat<(subc GR32:$src1, imm:$src2),
3222           (SUB32ri GR32:$src1, imm:$src2)>;
3223 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
3224           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3225
3226 // Comparisons.
3227
3228 // TEST R,R is smaller than CMP R,0
3229 def : Pat<(parallel (X86cmp GR8:$src1, 0), (implicit EFLAGS)),
3230           (TEST8rr GR8:$src1, GR8:$src1)>;
3231 def : Pat<(parallel (X86cmp GR16:$src1, 0), (implicit EFLAGS)),
3232           (TEST16rr GR16:$src1, GR16:$src1)>;
3233 def : Pat<(parallel (X86cmp GR32:$src1, 0), (implicit EFLAGS)),
3234           (TEST32rr GR32:$src1, GR32:$src1)>;
3235
3236 // Conditional moves with folded loads with operands swapped and conditions
3237 // inverted.
3238 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_B, EFLAGS),
3239           (CMOVAE16rm GR16:$src2, addr:$src1)>;
3240 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_B, EFLAGS),
3241           (CMOVAE32rm GR32:$src2, addr:$src1)>;
3242 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_AE, EFLAGS),
3243           (CMOVB16rm GR16:$src2, addr:$src1)>;
3244 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_AE, EFLAGS),
3245           (CMOVB32rm GR32:$src2, addr:$src1)>;
3246 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_E, EFLAGS),
3247           (CMOVNE16rm GR16:$src2, addr:$src1)>;
3248 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_E, EFLAGS),
3249           (CMOVNE32rm GR32:$src2, addr:$src1)>;
3250 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NE, EFLAGS),
3251           (CMOVE16rm GR16:$src2, addr:$src1)>;
3252 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NE, EFLAGS),
3253           (CMOVE32rm GR32:$src2, addr:$src1)>;
3254 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_BE, EFLAGS),
3255           (CMOVA16rm GR16:$src2, addr:$src1)>;
3256 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_BE, EFLAGS),
3257           (CMOVA32rm GR32:$src2, addr:$src1)>;
3258 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_A, EFLAGS),
3259           (CMOVBE16rm GR16:$src2, addr:$src1)>;
3260 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_A, EFLAGS),
3261           (CMOVBE32rm GR32:$src2, addr:$src1)>;
3262 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_L, EFLAGS),
3263           (CMOVGE16rm GR16:$src2, addr:$src1)>;
3264 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_L, EFLAGS),
3265           (CMOVGE32rm GR32:$src2, addr:$src1)>;
3266 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_GE, EFLAGS),
3267           (CMOVL16rm GR16:$src2, addr:$src1)>;
3268 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_GE, EFLAGS),
3269           (CMOVL32rm GR32:$src2, addr:$src1)>;
3270 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_LE, EFLAGS),
3271           (CMOVG16rm GR16:$src2, addr:$src1)>;
3272 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_LE, EFLAGS),
3273           (CMOVG32rm GR32:$src2, addr:$src1)>;
3274 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_G, EFLAGS),
3275           (CMOVLE16rm GR16:$src2, addr:$src1)>;
3276 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_G, EFLAGS),
3277           (CMOVLE32rm GR32:$src2, addr:$src1)>;
3278 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_P, EFLAGS),
3279           (CMOVNP16rm GR16:$src2, addr:$src1)>;
3280 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_P, EFLAGS),
3281           (CMOVNP32rm GR32:$src2, addr:$src1)>;
3282 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NP, EFLAGS),
3283           (CMOVP16rm GR16:$src2, addr:$src1)>;
3284 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NP, EFLAGS),
3285           (CMOVP32rm GR32:$src2, addr:$src1)>;
3286 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_S, EFLAGS),
3287           (CMOVNS16rm GR16:$src2, addr:$src1)>;
3288 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_S, EFLAGS),
3289           (CMOVNS32rm GR32:$src2, addr:$src1)>;
3290 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NS, EFLAGS),
3291           (CMOVS16rm GR16:$src2, addr:$src1)>;
3292 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NS, EFLAGS),
3293           (CMOVS32rm GR32:$src2, addr:$src1)>;
3294 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_O, EFLAGS),
3295           (CMOVNO16rm GR16:$src2, addr:$src1)>;
3296 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_O, EFLAGS),
3297           (CMOVNO32rm GR32:$src2, addr:$src1)>;
3298 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NO, EFLAGS),
3299           (CMOVO16rm GR16:$src2, addr:$src1)>;
3300 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NO, EFLAGS),
3301           (CMOVO32rm GR32:$src2, addr:$src1)>;
3302
3303 // zextload bool -> zextload byte
3304 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
3305 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
3306 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
3307
3308 // extload bool -> extload byte
3309 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
3310 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>,
3311          Requires<[In32BitMode]>;
3312 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
3313 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>,
3314          Requires<[In32BitMode]>;
3315 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
3316 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
3317
3318 // anyext
3319 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>,
3320          Requires<[In32BitMode]>;
3321 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>,
3322          Requires<[In32BitMode]>;
3323 def : Pat<(i32 (anyext GR16:$src)),
3324           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, x86_subreg_16bit)>;
3325
3326 // (and (i32 load), 255) -> (zextload i8)
3327 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 255))),
3328           (MOVZX32rm8 addr:$src)>;
3329 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 65535))),
3330           (MOVZX32rm16 addr:$src)>;
3331
3332 //===----------------------------------------------------------------------===//
3333 // Some peepholes
3334 //===----------------------------------------------------------------------===//
3335
3336 // Odd encoding trick: -128 fits into an 8-bit immediate field while
3337 // +128 doesn't, so in this special case use a sub instead of an add.
3338 def : Pat<(add GR16:$src1, 128),
3339           (SUB16ri8 GR16:$src1, -128)>;
3340 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
3341           (SUB16mi8 addr:$dst, -128)>;
3342 def : Pat<(add GR32:$src1, 128),
3343           (SUB32ri8 GR32:$src1, -128)>;
3344 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
3345           (SUB32mi8 addr:$dst, -128)>;
3346
3347 // r & (2^16-1) ==> movz
3348 def : Pat<(and GR32:$src1, 0xffff),
3349           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, x86_subreg_16bit))>;
3350 // r & (2^8-1) ==> movz
3351 def : Pat<(and GR32:$src1, 0xff),
3352           (MOVZX32rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src1, GR32_),
3353                                       x86_subreg_8bit))>,
3354       Requires<[In32BitMode]>;
3355 // r & (2^8-1) ==> movz
3356 def : Pat<(and GR16:$src1, 0xff),
3357           (MOVZX16rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src1, GR16_),
3358                                       x86_subreg_8bit))>,
3359       Requires<[In32BitMode]>;
3360
3361 // sext_inreg patterns
3362 def : Pat<(sext_inreg GR32:$src, i16),
3363           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit))>;
3364 def : Pat<(sext_inreg GR32:$src, i8),
3365           (MOVSX32rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_),
3366                                       x86_subreg_8bit))>,
3367       Requires<[In32BitMode]>;
3368 def : Pat<(sext_inreg GR16:$src, i8),
3369           (MOVSX16rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_),
3370                                       x86_subreg_8bit))>,
3371       Requires<[In32BitMode]>;
3372
3373 // trunc patterns
3374 def : Pat<(i16 (trunc GR32:$src)),
3375           (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit)>;
3376 def : Pat<(i8 (trunc GR32:$src)),
3377           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_),
3378                           x86_subreg_8bit)>,
3379       Requires<[In32BitMode]>;
3380 def : Pat<(i8 (trunc GR16:$src)),
3381           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_),
3382                           x86_subreg_8bit)>,
3383       Requires<[In32BitMode]>;
3384
3385 // h-register tricks
3386 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
3387           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_),
3388                           x86_subreg_8bit_hi)>,
3389       Requires<[In32BitMode]>;
3390 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
3391           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_),
3392                           x86_subreg_8bit_hi)>,
3393       Requires<[In32BitMode]>;
3394 def : Pat<(srl_su GR16:$src, (i8 8)),
3395           (EXTRACT_SUBREG
3396             (MOVZX32rr8
3397               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_),
3398                               x86_subreg_8bit_hi)),
3399             x86_subreg_16bit)>,
3400       Requires<[In32BitMode]>;
3401 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
3402           (MOVZX32rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_),
3403                                       x86_subreg_8bit_hi))>,
3404       Requires<[In32BitMode]>;
3405
3406 // (shl x, 1) ==> (add x, x)
3407 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
3408 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
3409 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
3410
3411 // (shl x (and y, 31)) ==> (shl x, y)
3412 def : Pat<(shl GR8:$src1, (and CL:$amt, 31)),
3413           (SHL8rCL GR8:$src1)>;
3414 def : Pat<(shl GR16:$src1, (and CL:$amt, 31)),
3415           (SHL16rCL GR16:$src1)>;
3416 def : Pat<(shl GR32:$src1, (and CL:$amt, 31)),
3417           (SHL32rCL GR32:$src1)>;
3418 def : Pat<(store (shl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3419           (SHL8mCL addr:$dst)>;
3420 def : Pat<(store (shl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3421           (SHL16mCL addr:$dst)>;
3422 def : Pat<(store (shl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3423           (SHL32mCL addr:$dst)>;
3424
3425 def : Pat<(srl GR8:$src1, (and CL:$amt, 31)),
3426           (SHR8rCL GR8:$src1)>;
3427 def : Pat<(srl GR16:$src1, (and CL:$amt, 31)),
3428           (SHR16rCL GR16:$src1)>;
3429 def : Pat<(srl GR32:$src1, (and CL:$amt, 31)),
3430           (SHR32rCL GR32:$src1)>;
3431 def : Pat<(store (srl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3432           (SHR8mCL addr:$dst)>;
3433 def : Pat<(store (srl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3434           (SHR16mCL addr:$dst)>;
3435 def : Pat<(store (srl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3436           (SHR32mCL addr:$dst)>;
3437
3438 def : Pat<(sra GR8:$src1, (and CL:$amt, 31)),
3439           (SAR8rCL GR8:$src1)>;
3440 def : Pat<(sra GR16:$src1, (and CL:$amt, 31)),
3441           (SAR16rCL GR16:$src1)>;
3442 def : Pat<(sra GR32:$src1, (and CL:$amt, 31)),
3443           (SAR32rCL GR32:$src1)>;
3444 def : Pat<(store (sra (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3445           (SAR8mCL addr:$dst)>;
3446 def : Pat<(store (sra (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3447           (SAR16mCL addr:$dst)>;
3448 def : Pat<(store (sra (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3449           (SAR32mCL addr:$dst)>;
3450
3451 // (or (x >> c) | (y << (32 - c))) ==> (shrd32 x, y, c)
3452 def : Pat<(or (srl GR32:$src1, CL:$amt),
3453               (shl GR32:$src2, (sub 32, CL:$amt))),
3454           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3455
3456 def : Pat<(store (or (srl (loadi32 addr:$dst), CL:$amt),
3457                      (shl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3458           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3459
3460 def : Pat<(or (srl GR32:$src1, (i8 (trunc ECX:$amt))),
3461               (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3462           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3463
3464 def : Pat<(store (or (srl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3465                      (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3466                  addr:$dst),
3467           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3468
3469 def : Pat<(shrd GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3470           (SHRD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3471
3472 def : Pat<(store (shrd (loadi32 addr:$dst), (i8 imm:$amt1),
3473                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3474           (SHRD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3475
3476 // (or (x << c) | (y >> (32 - c))) ==> (shld32 x, y, c)
3477 def : Pat<(or (shl GR32:$src1, CL:$amt),
3478               (srl GR32:$src2, (sub 32, CL:$amt))),
3479           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3480
3481 def : Pat<(store (or (shl (loadi32 addr:$dst), CL:$amt),
3482                      (srl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3483           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3484
3485 def : Pat<(or (shl GR32:$src1, (i8 (trunc ECX:$amt))),
3486               (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3487           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3488
3489 def : Pat<(store (or (shl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3490                      (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3491                  addr:$dst),
3492           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3493
3494 def : Pat<(shld GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3495           (SHLD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3496
3497 def : Pat<(store (shld (loadi32 addr:$dst), (i8 imm:$amt1),
3498                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3499           (SHLD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3500
3501 // (or (x >> c) | (y << (16 - c))) ==> (shrd16 x, y, c)
3502 def : Pat<(or (srl GR16:$src1, CL:$amt),
3503               (shl GR16:$src2, (sub 16, CL:$amt))),
3504           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3505
3506 def : Pat<(store (or (srl (loadi16 addr:$dst), CL:$amt),
3507                      (shl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3508           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3509
3510 def : Pat<(or (srl GR16:$src1, (i8 (trunc CX:$amt))),
3511               (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3512           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3513
3514 def : Pat<(store (or (srl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3515                      (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3516                  addr:$dst),
3517           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3518
3519 def : Pat<(shrd GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3520           (SHRD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3521
3522 def : Pat<(store (shrd (loadi16 addr:$dst), (i8 imm:$amt1),
3523                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3524           (SHRD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3525
3526 // (or (x << c) | (y >> (16 - c))) ==> (shld16 x, y, c)
3527 def : Pat<(or (shl GR16:$src1, CL:$amt),
3528               (srl GR16:$src2, (sub 16, CL:$amt))),
3529           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3530
3531 def : Pat<(store (or (shl (loadi16 addr:$dst), CL:$amt),
3532                      (srl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3533           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3534
3535 def : Pat<(or (shl GR16:$src1, (i8 (trunc CX:$amt))),
3536               (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3537           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3538
3539 def : Pat<(store (or (shl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3540                      (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3541                  addr:$dst),
3542           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3543
3544 def : Pat<(shld GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3545           (SHLD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3546
3547 def : Pat<(store (shld (loadi16 addr:$dst), (i8 imm:$amt1),
3548                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3549           (SHLD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3550
3551 //===----------------------------------------------------------------------===//
3552 // EFLAGS-defining Patterns
3553 //===----------------------------------------------------------------------===//
3554
3555 // Register-Register Addition with EFLAGS result
3556 def : Pat<(parallel (X86add_flag GR8:$src1, GR8:$src2),
3557                     (implicit EFLAGS)),
3558           (ADD8rr GR8:$src1, GR8:$src2)>;
3559
3560 // Register-Register Addition with EFLAGS result
3561 def : Pat<(parallel (X86add_flag GR16:$src1, GR16:$src2),
3562                     (implicit EFLAGS)),
3563           (ADD16rr GR16:$src1, GR16:$src2)>;
3564 def : Pat<(parallel (X86add_flag GR32:$src1, GR32:$src2),
3565                     (implicit EFLAGS)),
3566           (ADD32rr GR32:$src1, GR32:$src2)>;
3567
3568 // Register-Memory Addition with EFLAGS result
3569 def : Pat<(parallel (X86add_flag GR8:$src1, (loadi8 addr:$src2)),
3570                     (implicit EFLAGS)),
3571           (ADD8rm GR8:$src1, addr:$src2)>;
3572 def : Pat<(parallel (X86add_flag GR16:$src1, (loadi16 addr:$src2)),
3573                     (implicit EFLAGS)),
3574           (ADD16rm GR16:$src1, addr:$src2)>;
3575 def : Pat<(parallel (X86add_flag GR32:$src1, (loadi32 addr:$src2)),
3576                     (implicit EFLAGS)),
3577           (ADD32rm GR32:$src1, addr:$src2)>;
3578
3579 // Register-Integer Addition with EFLAGS result
3580 def : Pat<(parallel (X86add_flag GR8:$src1, imm:$src2),
3581                     (implicit EFLAGS)),
3582           (ADD8ri GR8:$src1, imm:$src2)>;
3583
3584 // Register-Integer Addition with EFLAGS result
3585 def : Pat<(parallel (X86add_flag GR16:$src1, imm:$src2),
3586                     (implicit EFLAGS)),
3587           (ADD16ri GR16:$src1, imm:$src2)>;
3588 def : Pat<(parallel (X86add_flag GR32:$src1, imm:$src2),
3589                     (implicit EFLAGS)),
3590           (ADD32ri GR32:$src1, imm:$src2)>;
3591 def : Pat<(parallel (X86add_flag GR16:$src1, i16immSExt8:$src2),
3592                     (implicit EFLAGS)),
3593           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
3594 def : Pat<(parallel (X86add_flag GR32:$src1, i32immSExt8:$src2),
3595                     (implicit EFLAGS)),
3596           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3597
3598 // Memory-Register Addition with EFLAGS result
3599 def : Pat<(parallel (store (X86add_flag (loadi8 addr:$dst), GR8:$src2),
3600                            addr:$dst),
3601                     (implicit EFLAGS)),
3602           (ADD8mr addr:$dst, GR8:$src2)>;
3603 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), GR16:$src2),
3604                            addr:$dst),
3605                     (implicit EFLAGS)),
3606           (ADD16mr addr:$dst, GR16:$src2)>;
3607 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), GR32:$src2),
3608                            addr:$dst),
3609                     (implicit EFLAGS)),
3610           (ADD32mr addr:$dst, GR32:$src2)>;
3611 def : Pat<(parallel (store (X86add_flag (loadi8 addr:$dst), imm:$src2),
3612                            addr:$dst),
3613                     (implicit EFLAGS)),
3614           (ADD8mi addr:$dst, imm:$src2)>;
3615 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), imm:$src2),
3616                            addr:$dst),
3617                     (implicit EFLAGS)),
3618           (ADD16mi addr:$dst, imm:$src2)>;
3619 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), imm:$src2),
3620                            addr:$dst),
3621                     (implicit EFLAGS)),
3622           (ADD32mi addr:$dst, imm:$src2)>;
3623 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), i16immSExt8:$src2),
3624                            addr:$dst),
3625                     (implicit EFLAGS)),
3626           (ADD16mi8 addr:$dst, i16immSExt8:$src2)>;
3627 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), i32immSExt8:$src2),
3628                            addr:$dst),
3629                     (implicit EFLAGS)),
3630           (ADD32mi8 addr:$dst, i32immSExt8:$src2)>;
3631
3632 // Register-Register Subtraction with EFLAGS result
3633 def : Pat<(parallel (X86sub_flag GR8:$src1, GR8:$src2),
3634                     (implicit EFLAGS)),
3635           (SUB8rr GR8:$src1, GR8:$src2)>;
3636 def : Pat<(parallel (X86sub_flag GR16:$src1, GR16:$src2),
3637                     (implicit EFLAGS)),
3638           (SUB16rr GR16:$src1, GR16:$src2)>;
3639 def : Pat<(parallel (X86sub_flag GR32:$src1, GR32:$src2),
3640                     (implicit EFLAGS)),
3641           (SUB32rr GR32:$src1, GR32:$src2)>;
3642
3643 // Register-Memory Subtraction with EFLAGS result
3644 def : Pat<(parallel (X86sub_flag GR8:$src1, (loadi8 addr:$src2)),
3645                     (implicit EFLAGS)),
3646           (SUB8rm GR8:$src1, addr:$src2)>;
3647 def : Pat<(parallel (X86sub_flag GR16:$src1, (loadi16 addr:$src2)),
3648                     (implicit EFLAGS)),
3649           (SUB16rm GR16:$src1, addr:$src2)>;
3650 def : Pat<(parallel (X86sub_flag GR32:$src1, (loadi32 addr:$src2)),
3651                     (implicit EFLAGS)),
3652           (SUB32rm GR32:$src1, addr:$src2)>;
3653
3654 // Register-Integer Subtraction with EFLAGS result
3655 def : Pat<(parallel (X86sub_flag GR8:$src1, imm:$src2),
3656                     (implicit EFLAGS)),
3657           (SUB8ri GR8:$src1, imm:$src2)>;
3658 def : Pat<(parallel (X86sub_flag GR16:$src1, imm:$src2),
3659                     (implicit EFLAGS)),
3660           (SUB16ri GR16:$src1, imm:$src2)>;
3661 def : Pat<(parallel (X86sub_flag GR32:$src1, imm:$src2),
3662                     (implicit EFLAGS)),
3663           (SUB32ri GR32:$src1, imm:$src2)>;
3664 def : Pat<(parallel (X86sub_flag GR16:$src1, i16immSExt8:$src2),
3665                     (implicit EFLAGS)),
3666           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
3667 def : Pat<(parallel (X86sub_flag GR32:$src1, i32immSExt8:$src2),
3668                     (implicit EFLAGS)),
3669           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3670
3671 // Memory-Register Subtraction with EFLAGS result
3672 def : Pat<(parallel (store (X86sub_flag (loadi8 addr:$dst), GR8:$src2),
3673                            addr:$dst),
3674                     (implicit EFLAGS)),
3675           (SUB8mr addr:$dst, GR8:$src2)>;
3676 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), GR16:$src2),
3677                            addr:$dst),
3678                     (implicit EFLAGS)),
3679           (SUB16mr addr:$dst, GR16:$src2)>;
3680 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), GR32:$src2),
3681                            addr:$dst),
3682                     (implicit EFLAGS)),
3683           (SUB32mr addr:$dst, GR32:$src2)>;
3684
3685 // Memory-Integer Subtraction with EFLAGS result
3686 def : Pat<(parallel (store (X86sub_flag (loadi8 addr:$dst), imm:$src2),
3687                            addr:$dst),
3688                     (implicit EFLAGS)),
3689           (SUB8mi addr:$dst, imm:$src2)>;
3690 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), imm:$src2),
3691                            addr:$dst),
3692                     (implicit EFLAGS)),
3693           (SUB16mi addr:$dst, imm:$src2)>;
3694 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), imm:$src2),
3695                            addr:$dst),
3696                     (implicit EFLAGS)),
3697           (SUB32mi addr:$dst, imm:$src2)>;
3698 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), i16immSExt8:$src2),
3699                            addr:$dst),
3700                     (implicit EFLAGS)),
3701           (SUB16mi8 addr:$dst, i16immSExt8:$src2)>;
3702 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), i32immSExt8:$src2),
3703                            addr:$dst),
3704                     (implicit EFLAGS)),
3705           (SUB32mi8 addr:$dst, i32immSExt8:$src2)>;
3706
3707
3708 // Register-Register Signed Integer Multiply with EFLAGS result
3709 def : Pat<(parallel (X86smul_flag GR16:$src1, GR16:$src2),
3710                     (implicit EFLAGS)),
3711           (IMUL16rr GR16:$src1, GR16:$src2)>;
3712 def : Pat<(parallel (X86smul_flag GR32:$src1, GR32:$src2),
3713                     (implicit EFLAGS)),
3714           (IMUL32rr GR32:$src1, GR32:$src2)>;
3715
3716 // Register-Memory Signed Integer Multiply with EFLAGS result
3717 def : Pat<(parallel (X86smul_flag GR16:$src1, (loadi16 addr:$src2)),
3718                     (implicit EFLAGS)),
3719           (IMUL16rm GR16:$src1, addr:$src2)>;
3720 def : Pat<(parallel (X86smul_flag GR32:$src1, (loadi32 addr:$src2)),
3721                     (implicit EFLAGS)),
3722           (IMUL32rm GR32:$src1, addr:$src2)>;
3723
3724 // Register-Integer Signed Integer Multiply with EFLAGS result
3725 def : Pat<(parallel (X86smul_flag GR16:$src1, imm:$src2),
3726                     (implicit EFLAGS)),
3727           (IMUL16rri GR16:$src1, imm:$src2)>;
3728 def : Pat<(parallel (X86smul_flag GR32:$src1, imm:$src2),
3729                     (implicit EFLAGS)),
3730           (IMUL32rri GR32:$src1, imm:$src2)>;
3731 def : Pat<(parallel (X86smul_flag GR16:$src1, i16immSExt8:$src2),
3732                     (implicit EFLAGS)),
3733           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
3734 def : Pat<(parallel (X86smul_flag GR32:$src1, i32immSExt8:$src2),
3735                     (implicit EFLAGS)),
3736           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
3737
3738 // Memory-Integer Signed Integer Multiply with EFLAGS result
3739 def : Pat<(parallel (X86smul_flag (loadi16 addr:$src1), imm:$src2),
3740                     (implicit EFLAGS)),
3741           (IMUL16rmi addr:$src1, imm:$src2)>;
3742 def : Pat<(parallel (X86smul_flag (loadi32 addr:$src1), imm:$src2),
3743                     (implicit EFLAGS)),
3744           (IMUL32rmi addr:$src1, imm:$src2)>;
3745 def : Pat<(parallel (X86smul_flag (loadi16 addr:$src1), i16immSExt8:$src2),
3746                     (implicit EFLAGS)),
3747           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
3748 def : Pat<(parallel (X86smul_flag (loadi32 addr:$src1), i32immSExt8:$src2),
3749                     (implicit EFLAGS)),
3750           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
3751
3752 // Optimize multiply by 2 with EFLAGS result.
3753 let AddedComplexity = 2 in {
3754 def : Pat<(parallel (X86smul_flag GR16:$src1, 2),
3755                     (implicit EFLAGS)),
3756           (ADD16rr GR16:$src1, GR16:$src1)>;
3757
3758 def : Pat<(parallel (X86smul_flag GR32:$src1, 2),
3759                     (implicit EFLAGS)),
3760           (ADD32rr GR32:$src1, GR32:$src1)>;
3761 }
3762
3763 // INC and DEC with EFLAGS result. Note that these do not set CF.
3764 def : Pat<(parallel (X86inc_flag GR8:$src), (implicit EFLAGS)),
3765           (INC8r GR8:$src)>;
3766 def : Pat<(parallel (store (i8 (X86inc_flag (loadi8 addr:$dst))), addr:$dst),
3767                     (implicit EFLAGS)),
3768           (INC8m addr:$dst)>;
3769 def : Pat<(parallel (X86dec_flag GR8:$src), (implicit EFLAGS)),
3770           (DEC8r GR8:$src)>;
3771 def : Pat<(parallel (store (i8 (X86dec_flag (loadi8 addr:$dst))), addr:$dst),
3772                     (implicit EFLAGS)),
3773           (DEC8m addr:$dst)>;
3774
3775 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
3776           (INC16r GR16:$src)>, Requires<[In32BitMode]>;
3777 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
3778                     (implicit EFLAGS)),
3779           (INC16m addr:$dst)>, Requires<[In32BitMode]>;
3780 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
3781           (DEC16r GR16:$src)>, Requires<[In32BitMode]>;
3782 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
3783                     (implicit EFLAGS)),
3784           (DEC16m addr:$dst)>, Requires<[In32BitMode]>;
3785
3786 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
3787           (INC32r GR32:$src)>, Requires<[In32BitMode]>;
3788 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
3789                     (implicit EFLAGS)),
3790           (INC32m addr:$dst)>, Requires<[In32BitMode]>;
3791 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
3792           (DEC32r GR32:$src)>, Requires<[In32BitMode]>;
3793 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
3794                     (implicit EFLAGS)),
3795           (DEC32m addr:$dst)>, Requires<[In32BitMode]>;
3796
3797 //===----------------------------------------------------------------------===//
3798 // Floating Point Stack Support
3799 //===----------------------------------------------------------------------===//
3800
3801 include "X86InstrFPStack.td"
3802
3803 //===----------------------------------------------------------------------===//
3804 // X86-64 Support
3805 //===----------------------------------------------------------------------===//
3806
3807 include "X86Instr64bit.td"
3808
3809 //===----------------------------------------------------------------------===//
3810 // XMM Floating point support (requires SSE / SSE2)
3811 //===----------------------------------------------------------------------===//
3812
3813 include "X86InstrSSE.td"
3814
3815 //===----------------------------------------------------------------------===//
3816 // MMX and XMM Packed Integer support (requires MMX, SSE, and SSE2)
3817 //===----------------------------------------------------------------------===//
3818
3819 include "X86InstrMMX.td"