lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Main X86 Instruction Definition ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  31 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  32                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  33
  34 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  35                                             [SDTCisSameAs<0, 2>,
  36                                              SDTCisSameAs<0, 3>,
  37                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38 def SDTX86BrCond  : SDTypeProfile<0, 3,
  39                                   [SDTCisVT<0, OtherVT>,
  40                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  41
  42 def SDTX86SetCC   : SDTypeProfile<1, 2,
  43                                   [SDTCisVT<0, i8>,
  44                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  45 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  46                                   [SDTCisInt<0>,
  47                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  48
  49 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  50                                      SDTCisVT<2, i8>]>;
  51 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  52
  53 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  54                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  55 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  56
  57 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  58 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  59                                         SDTCisVT<1, i32>]>;
  60
  61 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  62
  63 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  64                                                          SDTCisVT<1, iPTR>,
  65                                                          SDTCisVT<2, iPTR>]>;
  66
  67 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  68
  69 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  70
  71 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  72
  73 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  74
  75 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  76
  77 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  78
  79 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  80
  81 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
  82 def SDT_X86MEMBARRIERNoSSE : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  83
  84 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
  85                             [SDNPHasChain]>;
  86 def X86MemBarrierNoSSE : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIERNoSSE,
  87                                 [SDNPHasChain]>;
  88 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
  89                         [SDNPHasChain]>;
  90 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
  91                         [SDNPHasChain]>;
  92 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
  93                         [SDNPHasChain]>;
  94
  95
  96 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
  97 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
  98 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
  99 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 100
 101 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 102 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 103
 104 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 105 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 106                         [SDNPHasChain]>;
 107 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 108 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 109
 110 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 111                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 112                          SDNPMayLoad, SDNPMemOperand]>;
 113 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
 114                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 115                          SDNPMayLoad, SDNPMemOperand]>;
 116 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 117                         [SDNPHasChain, SDNPMayStore,
 118                          SDNPMayLoad, SDNPMemOperand]>;
 119 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 120                         [SDNPHasChain, SDNPMayStore,
 121                          SDNPMayLoad, SDNPMemOperand]>;
 122 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 123                         [SDNPHasChain, SDNPMayStore,
 124                          SDNPMayLoad, SDNPMemOperand]>;
 125 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 126                         [SDNPHasChain, SDNPMayStore,
 127                          SDNPMayLoad, SDNPMemOperand]>;
 128 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 129                         [SDNPHasChain, SDNPMayStore,
 130                          SDNPMayLoad, SDNPMemOperand]>;
 131 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 132                         [SDNPHasChain, SDNPMayStore,
 133                          SDNPMayLoad, SDNPMemOperand]>;
 134 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 135                         [SDNPHasChain, SDNPMayStore,
 136                          SDNPMayLoad, SDNPMemOperand]>;
 137 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 138                         [SDNPHasChain, SDNPOptInFlag, SDNPVariadic]>;
 139
 140 def X86vastart_save_xmm_regs :
 141                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 142                         SDT_X86VASTART_SAVE_XMM_REGS,
 143                         [SDNPHasChain, SDNPVariadic]>;
 144
 145 def X86callseq_start :
 146                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 147                         [SDNPHasChain, SDNPOutFlag]>;
 148 def X86callseq_end :
 149                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 150                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 151
 152 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 153                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag,
 154                          SDNPVariadic]>;
 155
 156 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 157                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 158 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 159                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 160                          SDNPMayLoad]>;
 161
 162 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 163                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 164
 165 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 166 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 167
 168 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 169                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 170
 171 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 172                         [SDNPHasChain]>;
 173
 174 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 175                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 176
 177 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 178                           [SDNPCommutative]>;
 179 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 180 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 181                           [SDNPCommutative]>;
 182 def X86umul_flag : SDNode<"X86ISD::UMUL", SDTUnaryArithWithFlags,
 183                           [SDNPCommutative]>;
 184
 185 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 186 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 187 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 188                           [SDNPCommutative]>;
 189 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 190                           [SDNPCommutative]>;
 191 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 192                           [SDNPCommutative]>;
 193
 194 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 195
 196 def X86MingwAlloca : SDNode<"X86ISD::MINGW_ALLOCA", SDTX86Void,
 197                             [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 198
 199 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 200                         []>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // X86 Operand Definitions.
 204 //
 205
 206 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 207 // the index operand of an address, to conform to x86 encoding restrictions.
 208 def ptr_rc_nosp : PointerLikeRegClass<1>;
 209
 210 // *mem - Operand definitions for the funky X86 addressing mode operands.
 211 //
 212 def X86MemAsmOperand : AsmOperandClass {
 213   let Name = "Mem";
 214   let SuperClasses = [];
 215 }
 216 def X86AbsMemAsmOperand : AsmOperandClass {
 217   let Name = "AbsMem";
 218   let SuperClasses = [X86MemAsmOperand];
 219 }
 220 class X86MemOperand<string printMethod> : Operand<iPTR> {
 221   let PrintMethod = printMethod;
 222   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 223   let ParserMatchClass = X86MemAsmOperand;
 224 }
 225
 226 def opaque32mem : X86MemOperand<"printopaquemem">;
 227 def opaque48mem : X86MemOperand<"printopaquemem">;
 228 def opaque80mem : X86MemOperand<"printopaquemem">;
 229 def opaque512mem : X86MemOperand<"printopaquemem">;
 230
 231 def i8mem   : X86MemOperand<"printi8mem">;
 232 def i16mem  : X86MemOperand<"printi16mem">;
 233 def i32mem  : X86MemOperand<"printi32mem">;
 234 def i64mem  : X86MemOperand<"printi64mem">;
 235 def i128mem : X86MemOperand<"printi128mem">;
 236 def i256mem : X86MemOperand<"printi256mem">;
 237 def f32mem  : X86MemOperand<"printf32mem">;
 238 def f64mem  : X86MemOperand<"printf64mem">;
 239 def f80mem  : X86MemOperand<"printf80mem">;
 240 def f128mem : X86MemOperand<"printf128mem">;
 241 def f256mem : X86MemOperand<"printf256mem">;
 242
 243 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 244 // plain GR64, so that it doesn't potentially require a REX prefix.
 245 def i8mem_NOREX : Operand<i64> {
 246   let PrintMethod = "printi8mem";
 247   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 248   let ParserMatchClass = X86MemAsmOperand;
 249 }
 250
 251 // Special i32mem for addresses of load folding tail calls. These are not
 252 // allowed to use callee-saved registers since they must be scheduled
 253 // after callee-saved register are popped.
 254 def i32mem_TC : Operand<i32> {
 255   let PrintMethod = "printi32mem";
 256   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 257   let ParserMatchClass = X86MemAsmOperand;
 258 }
 259
 260 // Special i64mem for addresses of load folding tail calls. These are not
 261 // allowed to use callee-saved registers since they must be scheduled
 262 // after callee-saved register are popped.
 263 def i64mem_TC : Operand<i64> {
 264   let PrintMethod = "printi64mem";
 265   let MIOperandInfo = (ops GR64_TC, i8imm, GR64_TC, i32imm, i8imm);
 266   let ParserMatchClass = X86MemAsmOperand;
 267 }
 268
 269 let ParserMatchClass = X86AbsMemAsmOperand,
 270     PrintMethod = "print_pcrel_imm" in {
 271 def i32imm_pcrel : Operand<i32>;
 272 def i16imm_pcrel : Operand<i16>;
 273
 274 def offset8 : Operand<i64>;
 275 def offset16 : Operand<i64>;
 276 def offset32 : Operand<i64>;
 277 def offset64 : Operand<i64>;
 278
 279 // Branch targets have OtherVT type and print as pc-relative values.
 280 def brtarget : Operand<OtherVT>;
 281 def brtarget8 : Operand<OtherVT>;
 282
 283 }
 284
 285 def SSECC : Operand<i8> {
 286   let PrintMethod = "printSSECC";
 287 }
 288
 289 class ImmSExtAsmOperandClass : AsmOperandClass {
 290   let SuperClasses = [ImmAsmOperand];
 291   let RenderMethod = "addImmOperands";
 292 }
 293
 294 // Sign-extended immediate classes. We don't need to define the full lattice
 295 // here because there is no instruction with an ambiguity between ImmSExti64i32
 296 // and ImmSExti32i8.
 297 //
 298 // The strange ranges come from the fact that the assembler always works with
 299 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 300 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 301
 302 // [0, 0x7FFFFFFF]                                            |
 303 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 304 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 305   let Name = "ImmSExti64i32";
 306 }
 307
 308 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 309 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 310 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 311   let Name = "ImmSExti16i8";
 312   let SuperClasses = [ImmSExti64i32AsmOperand];
 313 }
 314
 315 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 316 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 317 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 318   let Name = "ImmSExti32i8";
 319 }
 320
 321 // [0, 0x0000007F]                                            |
 322 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 323 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 324   let Name = "ImmSExti64i8";
 325   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 326                       ImmSExti64i32AsmOperand];
 327 }
 328
 329 // A couple of more descriptive operand definitions.
 330 // 16-bits but only 8 bits are significant.
 331 def i16i8imm  : Operand<i16> {
 332   let ParserMatchClass = ImmSExti16i8AsmOperand;
 333 }
 334 // 32-bits but only 8 bits are significant.
 335 def i32i8imm  : Operand<i32> {
 336   let ParserMatchClass = ImmSExti32i8AsmOperand;
 337 }
 338
 339 // 64-bits but only 32 bits are significant.
 340 def i64i32imm  : Operand<i64> {
 341   let ParserMatchClass = ImmSExti64i32AsmOperand;
 342 }
 343
 344 // 64-bits but only 32 bits are significant, and those bits are treated as being
 345 // pc relative.
 346 def i64i32imm_pcrel : Operand<i64> {
 347   let PrintMethod = "print_pcrel_imm";
 348   let ParserMatchClass = X86AbsMemAsmOperand;
 349 }
 350
 351 // 64-bits but only 8 bits are significant.
 352 def i64i8imm   : Operand<i64> {
 353   let ParserMatchClass = ImmSExti64i8AsmOperand;
 354 }
 355
 356 def lea64_32mem : Operand<i32> {
 357   let PrintMethod = "printi32mem";
 358   let AsmOperandLowerMethod = "lower_lea64_32mem";
 359   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 360   let ParserMatchClass = X86MemAsmOperand;
 361 }
 362
 363
 364 //===----------------------------------------------------------------------===//
 365 // X86 Complex Pattern Definitions.
 366 //
 367
 368 // Define X86 specific addressing mode.
 369 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 370 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 371                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 372                                []>;
 373 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 374                                [tglobaltlsaddr], []>;
 375
 376 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 377                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 378                          X86WrapperRIP], []>;
 379
 380 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 381                                [tglobaltlsaddr], []>;
 382
 383 //===----------------------------------------------------------------------===//
 384 // X86 Instruction Predicate Definitions.
 385 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 386 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 387
 388 // FIXME: temporary hack to let codegen assert or generate poor code in case
 389 // no AVX version of the desired intructions is present, this is better for
 390 // incremental dev (without fallbacks it's easier to spot what's missing)
 391 def HasMMX       : Predicate<"Subtarget->hasMMX() && !Subtarget->hasAVX()">;
 392 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 393 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 394 def HasSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 395 def HasSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 396 def HasSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 397 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 398 def HasSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 399 def HasSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 400 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A() && !Subtarget->hasAVX()">;
 401
 402 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 403 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 404 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 405 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 406 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 407 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 408 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 409 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 410 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 411 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 412 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 413 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 414 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 415                              "TM.getCodeModel() != CodeModel::Kernel">;
 416 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 417                              "TM.getCodeModel() == CodeModel::Kernel">;
 418 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 419 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 420 def OptForSize   : Predicate<"OptForSize">;
 421 def OptForSpeed  : Predicate<"!OptForSize">;
 422 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 423 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 424 def HasAES       : Predicate<"Subtarget->hasAES()">;
 425
 426 //===----------------------------------------------------------------------===//
 427 // X86 Instruction Format Definitions.
 428 //
 429
 430 include "X86InstrFormats.td"
 431
 432 //===----------------------------------------------------------------------===//
 433 // Pattern fragments...
 434 //
 435
 436 // X86 specific condition code. These correspond to CondCode in
 437 // X86InstrInfo.h. They must be kept in synch.
 438 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 439 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 440 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 441 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 442 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 443 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 444 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 445 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 446 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 447 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 448 def X86_COND_NO  : PatLeaf<(i8 10)>;
 449 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 450 def X86_COND_NS  : PatLeaf<(i8 12)>;
 451 def X86_COND_O   : PatLeaf<(i8 13)>;
 452 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 453 def X86_COND_S   : PatLeaf<(i8 15)>;
 454
 455 def immSext8 : PatLeaf<(imm), [{ return immSext8(N); }]>;
 456
 457 def i16immSExt8  : PatLeaf<(i16 immSext8)>;
 458 def i32immSExt8  : PatLeaf<(i32 immSext8)>;
 459 def i64immSExt8  : PatLeaf<(i64 immSext8)>;
 460 def i64immSExt32  : PatLeaf<(i64 imm), [{ return i64immSExt32(N); }]>;
 461 def i64immZExt32  : PatLeaf<(i64 imm), [{
 462   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 463   // unsignedsign extended field.
 464   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
 465 }]>;
 466
 467 // Helper fragments for loads.
 468 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 469 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 470 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 471   LoadSDNode *LD = cast<LoadSDNode>(N);
 472   ISD::LoadExtType ExtType = LD->getExtensionType();
 473   if (ExtType == ISD::NON_EXTLOAD)
 474     return true;
 475   if (ExtType == ISD::EXTLOAD)
 476     return LD->getAlignment() >= 2 && !LD->isVolatile();
 477   return false;
 478 }]>;
 479
 480 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 481   LoadSDNode *LD = cast<LoadSDNode>(N);
 482   ISD::LoadExtType ExtType = LD->getExtensionType();
 483   if (ExtType == ISD::EXTLOAD)
 484     return LD->getAlignment() >= 2 && !LD->isVolatile();
 485   return false;
 486 }]>;
 487
 488 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 489   LoadSDNode *LD = cast<LoadSDNode>(N);
 490   ISD::LoadExtType ExtType = LD->getExtensionType();
 491   if (ExtType == ISD::NON_EXTLOAD)
 492     return true;
 493   if (ExtType == ISD::EXTLOAD)
 494     return LD->getAlignment() >= 4 && !LD->isVolatile();
 495   return false;
 496 }]>;
 497
 498 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 499 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 500 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 501 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 502 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 503
 504 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 505 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 506 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 507 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 508 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 509 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 510
 511 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 512 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 513 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 514 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 515 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 516 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 517 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 518 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 519 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 520 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 521
 522 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 523 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 524 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 525 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 526 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 527 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 528 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 529 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 530 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 531 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 532
 533
 534 // An 'and' node with a single use.
 535 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 536   return N->hasOneUse();
 537 }]>;
 538 // An 'srl' node with a single use.
 539 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 540   return N->hasOneUse();
 541 }]>;
 542 // An 'trunc' node with a single use.
 543 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 544   return N->hasOneUse();
 545 }]>;
 546
 547 //===----------------------------------------------------------------------===//
 548 // Instruction list.
 549 //
 550
 551 // Nop
 552 let neverHasSideEffects = 1 in {
 553   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 554   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 555                 "nop{w}\t$zero", []>, TB, OpSize;
 556   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 557                 "nop{l}\t$zero", []>, TB;
 558 }
 559
 560
 561 // Constructing a stack frame.
 562 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 563                  "enter\t$len, $lvl", []>;
 564
 565 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 566 def LEAVE    : I<0xC9, RawFrm,
 567                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 568
 569 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 570 def LEAVE64  : I<0xC9, RawFrm,
 571                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 572
 573 //===----------------------------------------------------------------------===//
 574 //  Miscellaneous Instructions.
 575 //
 576
 577 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 578 let mayLoad = 1 in {
 579 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 580   OpSize;
 581 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 582 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 583   OpSize;
 584 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 585   OpSize;
 586 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 587 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 588
 589 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 590 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 591                Requires<[In32BitMode]>;
 592 }
 593
 594 let mayStore = 1 in {
 595 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 596   OpSize;
 597 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 598 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 599   OpSize;
 600 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 601   OpSize;
 602 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 603 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 604
 605 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 606                       "push{l}\t$imm", []>;
 607 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 608                       "push{w}\t$imm", []>, OpSize;
 609 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 610                       "push{l}\t$imm", []>;
 611
 612 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 613 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 614                Requires<[In32BitMode]>;
 615
 616 }
 617 }
 618
 619 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 620 let mayLoad = 1 in {
 621 def POP64r   : I<0x58, AddRegFrm,
 622                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 623 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 624 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 625 }
 626 let mayStore = 1 in {
 627 def PUSH64r  : I<0x50, AddRegFrm,
 628                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 629 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 630 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 631 }
 632 }
 633
 634 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 635 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 636                      "push{q}\t$imm", []>;
 637 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 638                       "push{q}\t$imm", []>;
 639 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 640                       "push{q}\t$imm", []>;
 641 }
 642
 643 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 644 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 645                Requires<[In64BitMode]>;
 646 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 647 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 648                  Requires<[In64BitMode]>;
 649
 650
 651
 652 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 653     mayLoad=1, neverHasSideEffects=1 in {
 654 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 655                Requires<[In32BitMode]>;
 656 }
 657 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 658     mayStore=1, neverHasSideEffects=1 in {
 659 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 660                Requires<[In32BitMode]>;
 661 }
 662
 663 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 664 def BSWAP32r : I<0xC8, AddRegFrm,
 665                  (outs GR32:$dst), (ins GR32:$src),
 666                  "bswap{l}\t$dst",
 667                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 668
 669 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 670                   "bswap{q}\t$dst",
 671                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 672 } // Constraints = "$src = $dst"
 673
 674 // Bit scan instructions.
 675 let Defs = [EFLAGS] in {
 676 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 677                  "bsf{w}\t{$src, $dst|$dst, $src}",
 678                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 679 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 680                  "bsf{w}\t{$src, $dst|$dst, $src}",
 681                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 682                  OpSize;
 683 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 684                  "bsf{l}\t{$src, $dst|$dst, $src}",
 685                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 686 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 687                  "bsf{l}\t{$src, $dst|$dst, $src}",
 688                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 689 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 690                   "bsf{q}\t{$src, $dst|$dst, $src}",
 691                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 692 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 693                   "bsf{q}\t{$src, $dst|$dst, $src}",
 694                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 695
 696 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 697                  "bsr{w}\t{$src, $dst|$dst, $src}",
 698                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 699 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 700                  "bsr{w}\t{$src, $dst|$dst, $src}",
 701                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 702                  OpSize;
 703 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 704                  "bsr{l}\t{$src, $dst|$dst, $src}",
 705                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 706 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 707                  "bsr{l}\t{$src, $dst|$dst, $src}",
 708                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 709 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 710                   "bsr{q}\t{$src, $dst|$dst, $src}",
 711                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 712 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 713                   "bsr{q}\t{$src, $dst|$dst, $src}",
 714                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 715 } // Defs = [EFLAGS]
 716
 717
 718 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 719 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 720 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "{movsb}", []>;
 721 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "{movsw}", []>, OpSize;
 722 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "{movsl|movsd}", []>;
 723 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 724 }
 725
 726 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 727 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 728 def STOSB : I<0xAA, RawFrm, (outs), (ins), "{stosb}", []>;
 729 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 730 def STOSW : I<0xAB, RawFrm, (outs), (ins), "{stosw}", []>, OpSize;
 731 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 732 def STOSD : I<0xAB, RawFrm, (outs), (ins), "{stosl|stosd}", []>;
 733 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 734 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 735
 736 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scas{b}", []>;
 737 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scas{w}", []>, OpSize;
 738 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l}", []>;
 739 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 740
 741 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmps{b}", []>;
 742 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmps{w}", []>, OpSize;
 743 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l}", []>;
 744 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 745
 746
 747 //===----------------------------------------------------------------------===//
 748 //  Move Instructions.
 749 //
 750
 751 let neverHasSideEffects = 1 in {
 752 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 753                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 754 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 755                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 756 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 757                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 758 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 759                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 760 }
 761 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 762 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 763                    "mov{b}\t{$src, $dst|$dst, $src}",
 764                    [(set GR8:$dst, imm:$src)]>;
 765 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 766                    "mov{w}\t{$src, $dst|$dst, $src}",
 767                    [(set GR16:$dst, imm:$src)]>, OpSize;
 768 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 769                    "mov{l}\t{$src, $dst|$dst, $src}",
 770                    [(set GR32:$dst, imm:$src)]>;
 771 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 772                     "movabs{q}\t{$src, $dst|$dst, $src}",
 773                     [(set GR64:$dst, imm:$src)]>;
 774 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 775                       "mov{q}\t{$src, $dst|$dst, $src}",
 776                       [(set GR64:$dst, i64immSExt32:$src)]>;
 777 }
 778
 779 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 780                    "mov{b}\t{$src, $dst|$dst, $src}",
 781                    [(store (i8 imm:$src), addr:$dst)]>;
 782 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 783                    "mov{w}\t{$src, $dst|$dst, $src}",
 784                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 785 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 786                    "mov{l}\t{$src, $dst|$dst, $src}",
 787                    [(store (i32 imm:$src), addr:$dst)]>;
 788 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 789                       "mov{q}\t{$src, $dst|$dst, $src}",
 790                       [(store i64immSExt32:$src, addr:$dst)]>;
 791
 792 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 793 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 794 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 795                    "mov{b}\t{$src, %al|%al, $src}", []>,
 796                    Requires<[In32BitMode]>;
 797 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 798                       "mov{w}\t{$src, %ax|%ax, $src}", []>, OpSize,
 799                      Requires<[In32BitMode]>;
 800 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 801                       "mov{l}\t{$src, %eax|%eax, $src}", []>,
 802                      Requires<[In32BitMode]>;
 803 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 804                    "mov{b}\t{%al, $dst|$dst, %al}", []>,
 805                   Requires<[In32BitMode]>;
 806 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 807                       "mov{w}\t{%ax, $dst|$dst, %ax}", []>, OpSize,
 808                      Requires<[In32BitMode]>;
 809 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 810                       "mov{l}\t{%eax, $dst|$dst, %eax}", []>,
 811                      Requires<[In32BitMode]>;
 812
 813 // FIXME: These definitions are utterly broken
 814 // Just leave them commented out for now because they're useless outside
 815 // of the large code model, and most compilers won't generate the instructions
 816 // in question.
 817 /*
 818 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 819                       "mov{q}\t{$src, %rax|%rax, $src}", []>;
 820 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 821                        "mov{q}\t{$src, %rax|%rax, $src}", []>;
 822 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 823                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 824 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 825                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 826 */
 827
 828
 829 let isCodeGenOnly = 1 in {
 830 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 831                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 832 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 833                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 834 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 835                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 836 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 837                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 838 }
 839
 840 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 841 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 842                 "mov{b}\t{$src, $dst|$dst, $src}",
 843                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 844 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 845                 "mov{w}\t{$src, $dst|$dst, $src}",
 846                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 847 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 848                 "mov{l}\t{$src, $dst|$dst, $src}",
 849                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 850 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 851                  "mov{q}\t{$src, $dst|$dst, $src}",
 852                  [(set GR64:$dst, (load addr:$src))]>;
 853 }
 854
 855 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 856                 "mov{b}\t{$src, $dst|$dst, $src}",
 857                 [(store GR8:$src, addr:$dst)]>;
 858 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 859                 "mov{w}\t{$src, $dst|$dst, $src}",
 860                 [(store GR16:$src, addr:$dst)]>, OpSize;
 861 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 862                 "mov{l}\t{$src, $dst|$dst, $src}",
 863                 [(store GR32:$src, addr:$dst)]>;
 864 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 865                  "mov{q}\t{$src, $dst|$dst, $src}",
 866                  [(store GR64:$src, addr:$dst)]>;
 867
 868 /// Versions of MOV32rr, MOV32rm, and MOV32mr for i32mem_TC and GR32_TC.
 869 let isCodeGenOnly = 1 in {
 870 let neverHasSideEffects = 1 in {
 871 def MOV32rr_TC : I<0x89, MRMDestReg, (outs GR32_TC:$dst), (ins GR32_TC:$src),
 872                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 873 def MOV64rr_TC : RI<0x89, MRMDestReg, (outs GR64_TC:$dst), (ins GR64_TC:$src),
 874                 "mov{q}\t{$src, $dst|$dst, $src}", []>;
 875 }
 876
 877 let mayLoad = 1, canFoldAsLoad = 1, isReMaterializable = 1 in {
 878 def MOV32rm_TC : I<0x8B, MRMSrcMem, (outs GR32_TC:$dst), (ins i32mem_TC:$src),
 879                 "mov{l}\t{$src, $dst|$dst, $src}",
 880                 []>;
 881 def MOV64rm_TC : RI<0x8B, MRMSrcMem, (outs GR64_TC:$dst), (ins i64mem_TC:$src),
 882                 "mov{q}\t{$src, $dst|$dst, $src}",
 883                 []>;
 884 }
 885
 886 let mayStore = 1 in {
 887 def MOV32mr_TC : I<0x89, MRMDestMem, (outs), (ins i32mem_TC:$dst, GR32_TC:$src),
 888                 "mov{l}\t{$src, $dst|$dst, $src}",
 889                 []>;
 890 def MOV64mr_TC : RI<0x89, MRMDestMem, (outs), (ins i64mem_TC:$dst, GR64_TC:$src),
 891                 "mov{q}\t{$src, $dst|$dst, $src}",
 892                 []>;
 893 }
 894 } // isCodeGenOnly
 895
 896 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 897 // that they can be used for copying and storing h registers, which can't be
 898 // encoded when a REX prefix is present.
 899 let isCodeGenOnly = 1 in {
 900 let neverHasSideEffects = 1 in
 901 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 902                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 903                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 904 let mayStore = 1 in
 905 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 906                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 907                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 908 let mayLoad = 1,
 909     canFoldAsLoad = 1, isReMaterializable = 1 in
 910 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 911                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 912                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 913 }
 914
 915
 916 // Condition code ops, incl. set if equal/not equal/...
 917 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
 918 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
 919 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
 920 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
 921
 922
 923 //===----------------------------------------------------------------------===//
 924 // Bit tests instructions: BT, BTS, BTR, BTC.
 925
 926 let Defs = [EFLAGS] in {
 927 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 928                "bt{w}\t{$src2, $src1|$src1, $src2}",
 929                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
 930 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 931                "bt{l}\t{$src2, $src1|$src1, $src2}",
 932                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
 933 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 934                "bt{q}\t{$src2, $src1|$src1, $src2}",
 935                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
 936
 937 // Unlike with the register+register form, the memory+register form of the
 938 // bt instruction does not ignore the high bits of the index. From ISel's
 939 // perspective, this is pretty bizarre. Make these instructions disassembly
 940 // only for now.
 941
 942 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 943                "bt{w}\t{$src2, $src1|$src1, $src2}",
 944 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
 945 //                (implicit EFLAGS)]
 946                []
 947                >, OpSize, TB, Requires<[FastBTMem]>;
 948 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 949                "bt{l}\t{$src2, $src1|$src1, $src2}",
 950 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
 951 //                (implicit EFLAGS)]
 952                []
 953                >, TB, Requires<[FastBTMem]>;
 954 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 955                "bt{q}\t{$src2, $src1|$src1, $src2}",
 956 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
 957 //                (implicit EFLAGS)]
 958                 []
 959                 >, TB;
 960
 961 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
 962                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 963                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
 964                 OpSize, TB;
 965 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
 966                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 967                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
 968 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
 969                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 970                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
 971
 972 // Note that these instructions don't need FastBTMem because that
 973 // only applies when the other operand is in a register. When it's
 974 // an immediate, bt is still fast.
 975 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
 976                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 977                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
 978                  ]>, OpSize, TB;
 979 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
 980                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 981                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
 982                  ]>, TB;
 983 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
 984                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 985                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
 986                                      i64immSExt8:$src2))]>, TB;
 987
 988
 989 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 990                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 991 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 992                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 993 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 994                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 995 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 996                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 997 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 998                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 999 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1000                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1001 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1002                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1003 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1004                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1005 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1006                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1007 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1008                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1009 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1010                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1011 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1012                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1013
1014 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1015                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1016 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1017                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1018 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1019                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1020 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1021                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1022 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1023                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1024 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1025                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1026 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1027                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1028 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1029                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1030 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1031                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1032 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1033                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1034 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1035                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1036 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1037                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1038
1039 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1040                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1041 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1042                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1043 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1044                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1045 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1046                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1047 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1048                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1049 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1050                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1051 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1052                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1053 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1054                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1055 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1056                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1057 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1058                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1059 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1060                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1061 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1062                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1063 } // Defs = [EFLAGS]
1064
1065
1066 //===----------------------------------------------------------------------===//
1067 // Atomic support
1068 //
1069
1070
1071 // Atomic swap. These are just normal xchg instructions. But since a memory
1072 // operand is referenced, the atomicity is ensured.
1073 let Constraints = "$val = $dst" in {
1074 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1075                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1076                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1077 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),
1078                  (ins GR16:$val, i16mem:$ptr),
1079                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1080                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1081                 OpSize;
1082 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),
1083                  (ins GR32:$val, i32mem:$ptr),
1084                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1085                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1086 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),
1087                   (ins GR64:$val,i64mem:$ptr),
1088                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1089                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1090
1091 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1092                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1093 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1094                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1095 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1096                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1097 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1098                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1099 }
1100
1101 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1102                   "xchg{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1103 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1104                   "xchg{l}\t{$src, %eax|%eax, $src}", []>;
1105 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1106                   "xchg{q}\t{$src, %rax|%rax, $src}", []>;
1107
1108
1109
1110 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1111                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1112 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1113                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1114 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1115                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1116 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1117                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1118
1119 let mayLoad = 1, mayStore = 1 in {
1120 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1121                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1122 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1123                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1124 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1125                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1126 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1127                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1128
1129 }
1130
1131 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1132                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1133 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1134                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1135 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1136                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1137 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1138                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1139
1140 let mayLoad = 1, mayStore = 1 in {
1141 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1142                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1143 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1144                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1145 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1146                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1147 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1148                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1149 }
1150
1151 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1152 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1153                   "cmpxchg8b\t$dst", []>, TB;
1154
1155 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1156 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1157                     "cmpxchg16b\t$dst", []>, TB;
1158
1159
1160
1161 // Lock instruction prefix
1162 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1163
1164 // Repeat string operation instruction prefixes
1165 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1166 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1167 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1168 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1169 // Repeat while not equal (used with CMPS and SCAS)
1170 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1171 }
1172
1173
1174 // String manipulation instructions
1175 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1176 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1177 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1178 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1179
1180 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1181 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1182 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1183
1184
1185 // Flag instructions
1186 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1187 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1188 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1189 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1190 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1191 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1192 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1193
1194 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1195
1196 // Table lookup instructions
1197 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1198
1199
1200
1201 //===----------------------------------------------------------------------===//
1202 // Subsystems.
1203 //===----------------------------------------------------------------------===//
1204
1205 include "X86InstrArithmetic.td"
1206 include "X86InstrCMovSetCC.td"
1207 include "X86InstrExtension.td"
1208 include "X86InstrControl.td"
1209 include "X86InstrShiftRotate.td"
1210
1211 // X87 Floating Point Stack.
1212 include "X86InstrFPStack.td"
1213
1214 // SIMD support (SSE, MMX and AVX)
1215 include "X86InstrFragmentsSIMD.td"
1216
1217 // FMA - Fused Multiply-Add support (requires FMA)
1218 include "X86InstrFMA.td"
1219
1220 // SSE, MMX and 3DNow! vector support.
1221 include "X86InstrSSE.td"
1222 include "X86InstrMMX.td"
1223 include "X86Instr3DNow.td"
1224
1225 include "X86InstrVMX.td"
1226
1227 // System instructions.
1228 include "X86InstrSystem.td"
1229
1230 // Compiler Pseudo Instructions and Pat Patterns
1231 include "X86InstrCompiler.td"
1232