lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Main X86 Instruction Definition ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  67                                      SDTCisVT<2, i8>]>;
  68 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  71                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  72 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  73
  74 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  75 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  76                                         SDTCisVT<1, i32>]>;
  77
  78 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  79
  80 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  81                                                          SDTCisVT<1, iPTR>,
  82                                                          SDTCisVT<2, iPTR>]>;
  83
  84 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  85                                             SDTCisPtrTy<1>,
  86                                             SDTCisVT<2, i32>,
  87                                             SDTCisVT<3, i8>,
  88                                             SDTCisVT<4, i32>]>;
  89
  90 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  91
  92 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  93
  94 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  95
  96 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  97
  98 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 101
 102 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 105
 106 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 107 def SDT_X86MEMBARRIERNoSSE : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 108
 109 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 110                             [SDNPHasChain]>;
 111 def X86MemBarrierNoSSE : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIERNoSSE,
 112                                 [SDNPHasChain]>;
 113 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 114                         [SDNPHasChain]>;
 115 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 116                         [SDNPHasChain]>;
 117 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 118                         [SDNPHasChain]>;
 119
 120
 121 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 122 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 123 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 124 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 125
 126 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 127 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 128
 129 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 130 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 131                         [SDNPHasChain]>;
 132 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 133 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 134
 135 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 136                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 137                          SDNPMayLoad, SDNPMemOperand]>;
 138 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 139                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 140                          SDNPMayLoad, SDNPMemOperand]>;
 141 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 142                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 143                          SDNPMayLoad, SDNPMemOperand]>;
 144
 145 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 146                         [SDNPHasChain, SDNPMayStore,
 147                          SDNPMayLoad, SDNPMemOperand]>;
 148 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 149                         [SDNPHasChain, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 152                         [SDNPHasChain, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 155                         [SDNPHasChain, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 158                         [SDNPHasChain, SDNPMayStore,
 159                          SDNPMayLoad, SDNPMemOperand]>;
 160 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 161                         [SDNPHasChain, SDNPMayStore,
 162                          SDNPMayLoad, SDNPMemOperand]>;
 163 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 164                         [SDNPHasChain, SDNPMayStore,
 165                          SDNPMayLoad, SDNPMemOperand]>;
 166 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 167                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 168
 169 def X86vastart_save_xmm_regs :
 170                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 171                         SDT_X86VASTART_SAVE_XMM_REGS,
 172                         [SDNPHasChain, SDNPVariadic]>;
 173 def X86vaarg64 :
 174                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 175                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 176                          SDNPMemOperand]>;
 177 def X86callseq_start :
 178                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 179                         [SDNPHasChain, SDNPOutGlue]>;
 180 def X86callseq_end :
 181                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 182                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183
 184 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 185                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 186                          SDNPVariadic]>;
 187
 188 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 189                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 190 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 191                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 192                          SDNPMayLoad]>;
 193
 194 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 195                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 196
 197 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 198 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 199
 200 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 201                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 202
 203 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 204                         [SDNPHasChain]>;
 205
 206 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 207                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 210                           [SDNPCommutative]>;
 211 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 212 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 213                           [SDNPCommutative]>;
 214 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 215                           [SDNPCommutative]>;
 216 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 217 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 218
 219 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 220 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 221 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 224                           [SDNPCommutative]>;
 225 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 226                           [SDNPCommutative]>;
 227 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 228
 229 def X86blsi_flag : SDNode<"X86ISD::BLSI",  SDTUnaryArithWithFlags>;
 230 def X86blsmsk_flag : SDNode<"X86ISD::BLSMSK",  SDTUnaryArithWithFlags>;
 231 def X86blsr_flag : SDNode<"X86ISD::BLSR",  SDTUnaryArithWithFlags>;
 232
 233 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 234
 235 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 236                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 237
 238 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 239                           [SDNPHasChain]>;
 240
 241 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 242                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 243
 244 //===----------------------------------------------------------------------===//
 245 // X86 Operand Definitions.
 246 //
 247
 248 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 249 // the index operand of an address, to conform to x86 encoding restrictions.
 250 def ptr_rc_nosp : PointerLikeRegClass<1>;
 251
 252 // *mem - Operand definitions for the funky X86 addressing mode operands.
 253 //
 254 def X86MemAsmOperand : AsmOperandClass {
 255   let Name = "Mem";
 256   let SuperClasses = [];
 257 }
 258 def X86AbsMemAsmOperand : AsmOperandClass {
 259   let Name = "AbsMem";
 260   let SuperClasses = [X86MemAsmOperand];
 261 }
 262 class X86MemOperand<string printMethod> : Operand<iPTR> {
 263   let PrintMethod = printMethod;
 264   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 265   let ParserMatchClass = X86MemAsmOperand;
 266 }
 267
 268 let OperandType = "OPERAND_MEMORY" in {
 269 def opaque32mem : X86MemOperand<"printopaquemem">;
 270 def opaque48mem : X86MemOperand<"printopaquemem">;
 271 def opaque80mem : X86MemOperand<"printopaquemem">;
 272 def opaque512mem : X86MemOperand<"printopaquemem">;
 273
 274 def i8mem   : X86MemOperand<"printi8mem">;
 275 def i16mem  : X86MemOperand<"printi16mem">;
 276 def i32mem  : X86MemOperand<"printi32mem">;
 277 def i64mem  : X86MemOperand<"printi64mem">;
 278 def i128mem : X86MemOperand<"printi128mem">;
 279 def i256mem : X86MemOperand<"printi256mem">;
 280 def f32mem  : X86MemOperand<"printf32mem">;
 281 def f64mem  : X86MemOperand<"printf64mem">;
 282 def f80mem  : X86MemOperand<"printf80mem">;
 283 def f128mem : X86MemOperand<"printf128mem">;
 284 def f256mem : X86MemOperand<"printf256mem">;
 285 }
 286
 287 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 288 // plain GR64, so that it doesn't potentially require a REX prefix.
 289 def i8mem_NOREX : Operand<i64> {
 290   let PrintMethod = "printi8mem";
 291   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 292   let ParserMatchClass = X86MemAsmOperand;
 293   let OperandType = "OPERAND_MEMORY";
 294 }
 295
 296 // GPRs available for tailcall.
 297 // It represents GR64_TC or GR64_TCW64.
 298 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 299
 300 // Special i32mem for addresses of load folding tail calls. These are not
 301 // allowed to use callee-saved registers since they must be scheduled
 302 // after callee-saved register are popped.
 303 def i32mem_TC : Operand<i32> {
 304   let PrintMethod = "printi32mem";
 305   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 306   let ParserMatchClass = X86MemAsmOperand;
 307   let OperandType = "OPERAND_MEMORY";
 308 }
 309
 310 // Special i64mem for addresses of load folding tail calls. These are not
 311 // allowed to use callee-saved registers since they must be scheduled
 312 // after callee-saved register are popped.
 313 def i64mem_TC : Operand<i64> {
 314   let PrintMethod = "printi64mem";
 315   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 316                        ptr_rc_tailcall, i32imm, i8imm);
 317   let ParserMatchClass = X86MemAsmOperand;
 318   let OperandType = "OPERAND_MEMORY";
 319 }
 320
 321 let OperandType = "OPERAND_PCREL",
 322     ParserMatchClass = X86AbsMemAsmOperand,
 323     PrintMethod = "print_pcrel_imm" in {
 324 def i32imm_pcrel : Operand<i32>;
 325 def i16imm_pcrel : Operand<i16>;
 326
 327 def offset8 : Operand<i64>;
 328 def offset16 : Operand<i64>;
 329 def offset32 : Operand<i64>;
 330 def offset64 : Operand<i64>;
 331
 332 // Branch targets have OtherVT type and print as pc-relative values.
 333 def brtarget : Operand<OtherVT>;
 334 def brtarget8 : Operand<OtherVT>;
 335
 336 }
 337
 338 def SSECC : Operand<i8> {
 339   let PrintMethod = "printSSECC";
 340   let OperandType = "OPERAND_IMMEDIATE";
 341 }
 342
 343 class ImmSExtAsmOperandClass : AsmOperandClass {
 344   let SuperClasses = [ImmAsmOperand];
 345   let RenderMethod = "addImmOperands";
 346 }
 347
 348 class ImmZExtAsmOperandClass : AsmOperandClass {
 349   let SuperClasses = [ImmAsmOperand];
 350   let RenderMethod = "addImmOperands";
 351 }
 352
 353 // Sign-extended immediate classes. We don't need to define the full lattice
 354 // here because there is no instruction with an ambiguity between ImmSExti64i32
 355 // and ImmSExti32i8.
 356 //
 357 // The strange ranges come from the fact that the assembler always works with
 358 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 359 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 360
 361 // [0, 0x7FFFFFFF]                                            |
 362 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 363 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 364   let Name = "ImmSExti64i32";
 365 }
 366
 367 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 368 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 369 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 370   let Name = "ImmSExti16i8";
 371   let SuperClasses = [ImmSExti64i32AsmOperand];
 372 }
 373
 374 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 375 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 376 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 377   let Name = "ImmSExti32i8";
 378 }
 379
 380 // [0, 0x000000FF]
 381 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 382   let Name = "ImmZExtu32u8";
 383 }
 384
 385
 386 // [0, 0x0000007F]                                            |
 387 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 388 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 389   let Name = "ImmSExti64i8";
 390   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 391                       ImmSExti64i32AsmOperand];
 392 }
 393
 394 // A couple of more descriptive operand definitions.
 395 // 16-bits but only 8 bits are significant.
 396 def i16i8imm  : Operand<i16> {
 397   let ParserMatchClass = ImmSExti16i8AsmOperand;
 398   let OperandType = "OPERAND_IMMEDIATE";
 399 }
 400 // 32-bits but only 8 bits are significant.
 401 def i32i8imm  : Operand<i32> {
 402   let ParserMatchClass = ImmSExti32i8AsmOperand;
 403   let OperandType = "OPERAND_IMMEDIATE";
 404 }
 405 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 406 def u32u8imm  : Operand<i32> {
 407   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 408   let OperandType = "OPERAND_IMMEDIATE";
 409 }
 410
 411 // 64-bits but only 32 bits are significant.
 412 def i64i32imm  : Operand<i64> {
 413   let ParserMatchClass = ImmSExti64i32AsmOperand;
 414   let OperandType = "OPERAND_IMMEDIATE";
 415 }
 416
 417 // 64-bits but only 32 bits are significant, and those bits are treated as being
 418 // pc relative.
 419 def i64i32imm_pcrel : Operand<i64> {
 420   let PrintMethod = "print_pcrel_imm";
 421   let ParserMatchClass = X86AbsMemAsmOperand;
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 // 64-bits but only 8 bits are significant.
 426 def i64i8imm   : Operand<i64> {
 427   let ParserMatchClass = ImmSExti64i8AsmOperand;
 428   let OperandType = "OPERAND_IMMEDIATE";
 429 }
 430
 431 def lea64_32mem : Operand<i32> {
 432   let PrintMethod = "printi32mem";
 433   let AsmOperandLowerMethod = "lower_lea64_32mem";
 434   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 435   let ParserMatchClass = X86MemAsmOperand;
 436 }
 437
 438
 439 //===----------------------------------------------------------------------===//
 440 // X86 Complex Pattern Definitions.
 441 //
 442
 443 // Define X86 specific addressing mode.
 444 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 445 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 446                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 447                                []>;
 448 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 449                                [tglobaltlsaddr], []>;
 450
 451 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 452                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 453                          X86WrapperRIP], []>;
 454
 455 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 456                                [tglobaltlsaddr], []>;
 457
 458 //===----------------------------------------------------------------------===//
 459 // X86 Instruction Predicate Definitions.
 460 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 461 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 462
 463 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 464 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 465 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 466 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 467 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 468 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 469 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 470 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 471 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 472 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 473
 474 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 475 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 476 def HasXMM       : Predicate<"Subtarget->hasXMM()">;
 477 def HasXMMInt    : Predicate<"Subtarget->hasXMMInt()">;
 478 def HasSSE3orAVX : Predicate<"Subtarget->hasSSE3orAVX()">;
 479 def HasSSE42orAVX : Predicate<"Subtarget->hasSSE42orAVX()">;
 480
 481 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 482 def HasAES       : Predicate<"Subtarget->hasAES()">;
 483 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 484 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 485 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 486 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 487 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 488 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 489 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 490 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 491 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 492 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 493 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 494 def FPStackf32   : Predicate<"!Subtarget->hasXMM()">;
 495 def FPStackf64   : Predicate<"!Subtarget->hasXMMInt()">;
 496 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 497 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 498                              AssemblerPredicate<"!Mode64Bit">;
 499 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 500                              AssemblerPredicate<"Mode64Bit">;
 501 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 502 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 503 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 504 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 505 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 506 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 507 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 508                              "TM.getCodeModel() != CodeModel::Kernel">;
 509 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 510                              "TM.getCodeModel() == CodeModel::Kernel">;
 511 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 512 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 513 def OptForSize   : Predicate<"OptForSize">;
 514 def OptForSpeed  : Predicate<"!OptForSize">;
 515 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 516 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 517
 518 //===----------------------------------------------------------------------===//
 519 // X86 Instruction Format Definitions.
 520 //
 521
 522 include "X86InstrFormats.td"
 523
 524 //===----------------------------------------------------------------------===//
 525 // Pattern fragments.
 526 //
 527
 528 // X86 specific condition code. These correspond to CondCode in
 529 // X86InstrInfo.h. They must be kept in synch.
 530 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 531 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 532 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 533 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 534 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 535 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 536 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 537 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 538 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 539 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 540 def X86_COND_NO  : PatLeaf<(i8 10)>;
 541 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 542 def X86_COND_NS  : PatLeaf<(i8 12)>;
 543 def X86_COND_O   : PatLeaf<(i8 13)>;
 544 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 545 def X86_COND_S   : PatLeaf<(i8 15)>;
 546
 547 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 548   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 549   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 550   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 551 }
 552
 553 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 554
 555
 556 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 557 // unsigned field.
 558 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 559
 560 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 561   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 562 }]>;
 563
 564 // Helper fragments for loads.
 565 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 566 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 567 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 568   LoadSDNode *LD = cast<LoadSDNode>(N);
 569   ISD::LoadExtType ExtType = LD->getExtensionType();
 570   if (ExtType == ISD::NON_EXTLOAD)
 571     return true;
 572   if (ExtType == ISD::EXTLOAD)
 573     return LD->getAlignment() >= 2 && !LD->isVolatile();
 574   return false;
 575 }]>;
 576
 577 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 578   LoadSDNode *LD = cast<LoadSDNode>(N);
 579   ISD::LoadExtType ExtType = LD->getExtensionType();
 580   if (ExtType == ISD::EXTLOAD)
 581     return LD->getAlignment() >= 2 && !LD->isVolatile();
 582   return false;
 583 }]>;
 584
 585 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 586   LoadSDNode *LD = cast<LoadSDNode>(N);
 587   ISD::LoadExtType ExtType = LD->getExtensionType();
 588   if (ExtType == ISD::NON_EXTLOAD)
 589     return true;
 590   if (ExtType == ISD::EXTLOAD)
 591     return LD->getAlignment() >= 4 && !LD->isVolatile();
 592   return false;
 593 }]>;
 594
 595 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 596 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 597 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 598 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 599 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 600
 601 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 602 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 603 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 604 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 605 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 606 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 607
 608 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 609 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 610 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 611 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 612 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 613 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 614 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 615 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 616 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 617 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 618
 619 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 620 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 621 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 622 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 623 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 624 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 625 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 626 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 627 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 628 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 629
 630
 631 // An 'and' node with a single use.
 632 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 633   return N->hasOneUse();
 634 }]>;
 635 // An 'srl' node with a single use.
 636 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 637   return N->hasOneUse();
 638 }]>;
 639 // An 'trunc' node with a single use.
 640 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 641   return N->hasOneUse();
 642 }]>;
 643
 644 //===----------------------------------------------------------------------===//
 645 // Instruction list.
 646 //
 647
 648 // Nop
 649 let neverHasSideEffects = 1 in {
 650   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 651   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 652                 "nop{w}\t$zero", []>, TB, OpSize;
 653   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 654                 "nop{l}\t$zero", []>, TB;
 655 }
 656
 657
 658 // Constructing a stack frame.
 659 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 660                  "enter\t$len, $lvl", []>;
 661
 662 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 663 def LEAVE    : I<0xC9, RawFrm,
 664                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 665
 666 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 667 def LEAVE64  : I<0xC9, RawFrm,
 668                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 669
 670 //===----------------------------------------------------------------------===//
 671 //  Miscellaneous Instructions.
 672 //
 673
 674 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 675 let mayLoad = 1 in {
 676 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 677   OpSize;
 678 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 679 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 680   OpSize;
 681 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 682   OpSize;
 683 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 684 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 685
 686 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 687 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 688                Requires<[In32BitMode]>;
 689 }
 690
 691 let mayStore = 1 in {
 692 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 693   OpSize;
 694 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 695 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 696   OpSize;
 697 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 698   OpSize;
 699 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 700 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 701
 702 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 703                       "push{l}\t$imm", []>;
 704 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 705                       "push{w}\t$imm", []>, OpSize;
 706 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 707                       "push{l}\t$imm", []>;
 708
 709 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 710 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 711                Requires<[In32BitMode]>;
 712
 713 }
 714 }
 715
 716 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 717 let mayLoad = 1 in {
 718 def POP64r   : I<0x58, AddRegFrm,
 719                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 720 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 721 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 722 }
 723 let mayStore = 1 in {
 724 def PUSH64r  : I<0x50, AddRegFrm,
 725                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 726 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 727 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 728 }
 729 }
 730
 731 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 732 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 733                      "push{q}\t$imm", []>;
 734 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 735                       "push{q}\t$imm", []>;
 736 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 737                       "push{q}\t$imm", []>;
 738 }
 739
 740 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 741 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 742                Requires<[In64BitMode]>;
 743 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 744 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 745                  Requires<[In64BitMode]>;
 746
 747
 748
 749 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 750     mayLoad=1, neverHasSideEffects=1 in {
 751 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 752                Requires<[In32BitMode]>;
 753 }
 754 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 755     mayStore=1, neverHasSideEffects=1 in {
 756 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 757                Requires<[In32BitMode]>;
 758 }
 759
 760 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 761 def BSWAP32r : I<0xC8, AddRegFrm,
 762                  (outs GR32:$dst), (ins GR32:$src),
 763                  "bswap{l}\t$dst",
 764                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 765
 766 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 767                   "bswap{q}\t$dst",
 768                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 769 } // Constraints = "$src = $dst"
 770
 771 // Bit scan instructions.
 772 let Defs = [EFLAGS] in {
 773 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 774                  "bsf{w}\t{$src, $dst|$dst, $src}",
 775                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 776 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 777                  "bsf{w}\t{$src, $dst|$dst, $src}",
 778                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 779                  OpSize;
 780 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 781                  "bsf{l}\t{$src, $dst|$dst, $src}",
 782                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 783 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 784                  "bsf{l}\t{$src, $dst|$dst, $src}",
 785                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 786 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 787                   "bsf{q}\t{$src, $dst|$dst, $src}",
 788                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 789 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 790                   "bsf{q}\t{$src, $dst|$dst, $src}",
 791                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 792
 793 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 794                  "bsr{w}\t{$src, $dst|$dst, $src}",
 795                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 796 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 797                  "bsr{w}\t{$src, $dst|$dst, $src}",
 798                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 799                  OpSize;
 800 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 801                  "bsr{l}\t{$src, $dst|$dst, $src}",
 802                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 803 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 804                  "bsr{l}\t{$src, $dst|$dst, $src}",
 805                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 806 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 807                   "bsr{q}\t{$src, $dst|$dst, $src}",
 808                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 809 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 810                   "bsr{q}\t{$src, $dst|$dst, $src}",
 811                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 812 } // Defs = [EFLAGS]
 813
 814
 815 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 816 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 817 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", []>;
 818 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", []>, OpSize;
 819 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", []>;
 820 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 821 }
 822
 823 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 824 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 825 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", []>;
 826 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 827 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", []>, OpSize;
 828 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 829 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", []>;
 830 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 831 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 832
 833 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", []>;
 834 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", []>, OpSize;
 835 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", []>;
 836 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 837
 838 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", []>;
 839 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", []>, OpSize;
 840 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", []>;
 841 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 842
 843
 844 //===----------------------------------------------------------------------===//
 845 //  Move Instructions.
 846 //
 847
 848 let neverHasSideEffects = 1 in {
 849 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 850                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 851 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 852                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 853 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 854                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 855 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 856                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 857 }
 858 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 859 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 860                    "mov{b}\t{$src, $dst|$dst, $src}",
 861                    [(set GR8:$dst, imm:$src)]>;
 862 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 863                    "mov{w}\t{$src, $dst|$dst, $src}",
 864                    [(set GR16:$dst, imm:$src)]>, OpSize;
 865 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 866                    "mov{l}\t{$src, $dst|$dst, $src}",
 867                    [(set GR32:$dst, imm:$src)]>;
 868 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 869                     "movabs{q}\t{$src, $dst|$dst, $src}",
 870                     [(set GR64:$dst, imm:$src)]>;
 871 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 872                       "mov{q}\t{$src, $dst|$dst, $src}",
 873                       [(set GR64:$dst, i64immSExt32:$src)]>;
 874 }
 875
 876 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 877                    "mov{b}\t{$src, $dst|$dst, $src}",
 878                    [(store (i8 imm:$src), addr:$dst)]>;
 879 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 880                    "mov{w}\t{$src, $dst|$dst, $src}",
 881                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 882 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 883                    "mov{l}\t{$src, $dst|$dst, $src}",
 884                    [(store (i32 imm:$src), addr:$dst)]>;
 885 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 886                       "mov{q}\t{$src, $dst|$dst, $src}",
 887                       [(store i64immSExt32:$src, addr:$dst)]>;
 888
 889 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 890 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 891 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 892                    "mov{b}\t{$src, %al|AL, $src}", []>,
 893                    Requires<[In32BitMode]>;
 894 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 895                       "mov{w}\t{$src, %ax|AL, $src}", []>, OpSize,
 896                      Requires<[In32BitMode]>;
 897 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 898                       "mov{l}\t{$src, %eax|EAX, $src}", []>,
 899                      Requires<[In32BitMode]>;
 900 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 901                    "mov{b}\t{%al, $dst|$dst, AL}", []>,
 902                   Requires<[In32BitMode]>;
 903 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 904                       "mov{w}\t{%ax, $dst|$dst, AL}", []>, OpSize,
 905                      Requires<[In32BitMode]>;
 906 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 907                       "mov{l}\t{%eax, $dst|$dst, EAX}", []>,
 908                      Requires<[In32BitMode]>;
 909
 910 // FIXME: These definitions are utterly broken
 911 // Just leave them commented out for now because they're useless outside
 912 // of the large code model, and most compilers won't generate the instructions
 913 // in question.
 914 /*
 915 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 916                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 917 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 918                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
 919 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 920                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 921 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 922                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 923 */
 924
 925
 926 let isCodeGenOnly = 1 in {
 927 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 928                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 929 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 930                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 931 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 932                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 933 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 934                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 935 }
 936
 937 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 938 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 939                 "mov{b}\t{$src, $dst|$dst, $src}",
 940                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 941 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 942                 "mov{w}\t{$src, $dst|$dst, $src}",
 943                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 944 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 945                 "mov{l}\t{$src, $dst|$dst, $src}",
 946                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 947 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 948                  "mov{q}\t{$src, $dst|$dst, $src}",
 949                  [(set GR64:$dst, (load addr:$src))]>;
 950 }
 951
 952 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 953                 "mov{b}\t{$src, $dst|$dst, $src}",
 954                 [(store GR8:$src, addr:$dst)]>;
 955 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 956                 "mov{w}\t{$src, $dst|$dst, $src}",
 957                 [(store GR16:$src, addr:$dst)]>, OpSize;
 958 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 959                 "mov{l}\t{$src, $dst|$dst, $src}",
 960                 [(store GR32:$src, addr:$dst)]>;
 961 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 962                  "mov{q}\t{$src, $dst|$dst, $src}",
 963                  [(store GR64:$src, addr:$dst)]>;
 964
 965 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 966 // that they can be used for copying and storing h registers, which can't be
 967 // encoded when a REX prefix is present.
 968 let isCodeGenOnly = 1 in {
 969 let neverHasSideEffects = 1 in
 970 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 971                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 972                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 973 let mayStore = 1 in
 974 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 975                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 976                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 977 let mayLoad = 1, neverHasSideEffects = 1,
 978     canFoldAsLoad = 1, isReMaterializable = 1 in
 979 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 980                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 981                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 982 }
 983
 984
 985 // Condition code ops, incl. set if equal/not equal/...
 986 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
 987 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
 988 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
 989 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
 990
 991
 992 //===----------------------------------------------------------------------===//
 993 // Bit tests instructions: BT, BTS, BTR, BTC.
 994
 995 let Defs = [EFLAGS] in {
 996 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 997                "bt{w}\t{$src2, $src1|$src1, $src2}",
 998                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
 999 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1000                "bt{l}\t{$src2, $src1|$src1, $src2}",
1001                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
1002 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1003                "bt{q}\t{$src2, $src1|$src1, $src2}",
1004                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
1005
1006 // Unlike with the register+register form, the memory+register form of the
1007 // bt instruction does not ignore the high bits of the index. From ISel's
1008 // perspective, this is pretty bizarre. Make these instructions disassembly
1009 // only for now.
1010
1011 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1012                "bt{w}\t{$src2, $src1|$src1, $src2}",
1013 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1014 //                (implicit EFLAGS)]
1015                []
1016                >, OpSize, TB, Requires<[FastBTMem]>;
1017 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1018                "bt{l}\t{$src2, $src1|$src1, $src2}",
1019 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1020 //                (implicit EFLAGS)]
1021                []
1022                >, TB, Requires<[FastBTMem]>;
1023 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1024                "bt{q}\t{$src2, $src1|$src1, $src2}",
1025 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1026 //                (implicit EFLAGS)]
1027                 []
1028                 >, TB;
1029
1030 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1031                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1032                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
1033                 OpSize, TB;
1034 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1035                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1036                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
1037 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1038                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1039                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
1040
1041 // Note that these instructions don't need FastBTMem because that
1042 // only applies when the other operand is in a register. When it's
1043 // an immediate, bt is still fast.
1044 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1045                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1046                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1047                  ]>, OpSize, TB;
1048 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1049                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1050                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1051                  ]>, TB;
1052 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1053                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1054                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1055                                      i64immSExt8:$src2))]>, TB;
1056
1057
1058 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1059                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1060 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1061                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1062 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1063                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1064 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1065                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1066 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1067                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1068 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1069                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1070 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1071                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1072 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1073                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1074 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1075                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1076 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1077                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1078 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1079                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1080 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1081                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1082
1083 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1084                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1085 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1086                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1087 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1088                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1089 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1090                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1091 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1092                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1093 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1094                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1095 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1096                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1097 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1098                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1099 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1100                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1101 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1102                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1103 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1104                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1105 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1106                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1107
1108 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1109                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1110 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1111                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1112 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1113                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1114 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1115                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1116 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1117                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1118 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1119                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1120 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1121                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1122 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1123                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1124 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1125                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1126 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1127                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1128 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1129                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1130 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1131                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1132 } // Defs = [EFLAGS]
1133
1134
1135 //===----------------------------------------------------------------------===//
1136 // Atomic support
1137 //
1138
1139
1140 // Atomic swap. These are just normal xchg instructions. But since a memory
1141 // operand is referenced, the atomicity is ensured.
1142 let Constraints = "$val = $dst" in {
1143 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1144                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1145                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1146 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1147                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1148                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1149                 OpSize;
1150 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1151                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1152                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1153 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1154                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1155                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1156
1157 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1158                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1159 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1160                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1161 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1162                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1163 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1164                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1165 }
1166
1167 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1168                   "xchg{w}\t{$src, %ax|AX, $src}", []>, OpSize;
1169 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1170                   "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In32BitMode]>;
1171 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1172 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1173 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1174                    "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In64BitMode]>;
1175 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1176                   "xchg{q}\t{$src, %rax|RAX, $src}", []>;
1177
1178
1179
1180 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1181                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1182 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1183                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1184 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1185                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1186 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1187                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1188
1189 let mayLoad = 1, mayStore = 1 in {
1190 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1191                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1192 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1193                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1194 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1195                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1196 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1197                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1198
1199 }
1200
1201 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1202                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1203 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1204                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1205 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1206                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1207 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1208                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1209
1210 let mayLoad = 1, mayStore = 1 in {
1211 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1212                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1213 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1214                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1215 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1216                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1217 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1218                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1219 }
1220
1221 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1222 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1223                   "cmpxchg8b\t$dst", []>, TB;
1224
1225 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1226 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1227                     "cmpxchg16b\t$dst", []>, TB, Requires<[HasCmpxchg16b]>;
1228
1229
1230
1231 // Lock instruction prefix
1232 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1233
1234 // Rex64 instruction prefix
1235 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1236
1237 // Data16 instruction prefix
1238 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1239
1240 // Repeat string operation instruction prefixes
1241 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1242 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1243 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1244 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1245 // Repeat while not equal (used with CMPS and SCAS)
1246 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1247 }
1248
1249
1250 // String manipulation instructions
1251 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1252 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1253 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1254 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1255
1256 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1257 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1258 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1259
1260
1261 // Flag instructions
1262 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1263 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1264 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1265 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1266 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1267 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1268 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1269
1270 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1271
1272 // Table lookup instructions
1273 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1274
1275 // ASCII Adjust After Addition
1276 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1277 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", []>, Requires<[In32BitMode]>;
1278
1279 // ASCII Adjust AX Before Division
1280 // sets AL, AH and EFLAGS and uses AL and AH
1281 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1282                  "aad\t$src", []>, Requires<[In32BitMode]>;
1283
1284 // ASCII Adjust AX After Multiply
1285 // sets AL, AH and EFLAGS and uses AL
1286 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1287                  "aam\t$src", []>, Requires<[In32BitMode]>;
1288
1289 // ASCII Adjust AL After Subtraction - sets
1290 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1291 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", []>, Requires<[In32BitMode]>;
1292
1293 // Decimal Adjust AL after Addition
1294 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1295 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", []>, Requires<[In32BitMode]>;
1296
1297 // Decimal Adjust AL after Subtraction
1298 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1299 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", []>, Requires<[In32BitMode]>;
1300
1301 // Check Array Index Against Bounds
1302 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1303                    "bound\t{$src, $dst|$dst, $src}", []>, OpSize,
1304                    Requires<[In32BitMode]>;
1305 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1306                    "bound\t{$src, $dst|$dst, $src}", []>,
1307                    Requires<[In32BitMode]>;
1308
1309 // Adjust RPL Field of Segment Selector
1310 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1311                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1312 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1313                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1314
1315 //===----------------------------------------------------------------------===//
1316 // MOVBE Instructions
1317 //
1318 let Predicates = [HasMOVBE] in {
1319   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1320                     "movbe{w}\t{$src, $dst|$dst, $src}",
1321                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))]>, OpSize, T8;
1322   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1323                     "movbe{l}\t{$src, $dst|$dst, $src}",
1324                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))]>, T8;
1325   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1326                      "movbe{q}\t{$src, $dst|$dst, $src}",
1327                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))]>, T8;
1328   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1329                     "movbe{w}\t{$src, $dst|$dst, $src}",
1330                     [(store (bswap GR16:$src), addr:$dst)]>, OpSize, T8;
1331   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1332                     "movbe{l}\t{$src, $dst|$dst, $src}",
1333                     [(store (bswap GR32:$src), addr:$dst)]>, T8;
1334   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1335                      "movbe{q}\t{$src, $dst|$dst, $src}",
1336                      [(store (bswap GR64:$src), addr:$dst)]>, T8;
1337 }
1338
1339 //===----------------------------------------------------------------------===//
1340 // RDRAND Instruction
1341 //
1342 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1343   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1344                     "rdrand{w}\t$dst", []>, OpSize, TB;
1345   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1346                     "rdrand{l}\t$dst", []>, TB;
1347   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1348                      "rdrand{q}\t$dst", []>, TB;
1349 }
1350
1351 //===----------------------------------------------------------------------===//
1352 // LZCNT Instruction
1353 //
1354 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1355   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1356                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1357                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1358                     OpSize;
1359   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1360                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1361                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1362                      (implicit EFLAGS)]>, XS, OpSize;
1363
1364   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1365                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1366                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1367   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1368                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1369                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1370                      (implicit EFLAGS)]>, XS;
1371
1372   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1373                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1374                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1375                      XS;
1376   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1377                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1378                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1379                       (implicit EFLAGS)]>, XS;
1380 }
1381
1382 //===----------------------------------------------------------------------===//
1383 // BMI Instructions
1384 //
1385 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1386   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1387                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1388                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1389                     OpSize;
1390   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1391                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1392                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1393                      (implicit EFLAGS)]>, XS, OpSize;
1394
1395   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1396                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1397                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1398   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1399                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1400                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1401                      (implicit EFLAGS)]>, XS;
1402
1403   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1404                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1405                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1406                      XS;
1407   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1408                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1409                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1410                       (implicit EFLAGS)]>, XS;
1411 }
1412
1413 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1414                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1415                   PatFrag ld_frag> {
1416   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1417              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1418              [(set RC:$dst, EFLAGS, (OpNode RC:$src))]>, T8, VEX_4V;
1419   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1420              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1421              [(set RC:$dst, EFLAGS, (OpNode (ld_frag addr:$src)))]>,
1422              T8, VEX_4V;
1423 }
1424
1425 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1426   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1427                         X86blsr_flag, loadi32>;
1428   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1429                         X86blsr_flag, loadi64>, VEX_W;
1430   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1431                           X86blsmsk_flag, loadi32>;
1432   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1433                           X86blsmsk_flag, loadi64>, VEX_W;
1434   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1435                         X86blsi_flag, loadi32>;
1436   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1437                         X86blsi_flag, loadi64>, VEX_W;
1438 }
1439
1440 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1441                           X86MemOperand x86memop, Intrinsic Int,
1442                           PatFrag ld_frag> {
1443   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1444              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1445              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1446              T8, VEX_4VOp3;
1447   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1448              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1449              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1450               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1451 }
1452
1453 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1454   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1455                                 int_x86_bmi_bextr_32, loadi32>;
1456   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1457                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1458 }
1459
1460 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1461   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1462                                int_x86_bmi_bzhi_32, loadi32>;
1463   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1464                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1465 }
1466
1467 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1468                          X86MemOperand x86memop, Intrinsic Int,
1469                          PatFrag ld_frag> {
1470   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1471              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1472              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1473              VEX_4V;
1474   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1475              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1476              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1477 }
1478
1479 let Predicates = [HasBMI2] in {
1480   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1481                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1482   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1483                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1484   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1485                                int_x86_bmi_pext_32, loadi32>, T8XS;
1486   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1487                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1488 }
1489
1490 //===----------------------------------------------------------------------===//
1491 // Subsystems.
1492 //===----------------------------------------------------------------------===//
1493
1494 include "X86InstrArithmetic.td"
1495 include "X86InstrCMovSetCC.td"
1496 include "X86InstrExtension.td"
1497 include "X86InstrControl.td"
1498 include "X86InstrShiftRotate.td"
1499
1500 // X87 Floating Point Stack.
1501 include "X86InstrFPStack.td"
1502
1503 // SIMD support (SSE, MMX and AVX)
1504 include "X86InstrFragmentsSIMD.td"
1505
1506 // FMA - Fused Multiply-Add support (requires FMA)
1507 include "X86InstrFMA.td"
1508
1509 // XOP
1510 include "X86InstrXOP.td"
1511
1512 // SSE, MMX and 3DNow! vector support.
1513 include "X86InstrSSE.td"
1514 include "X86InstrMMX.td"
1515 include "X86Instr3DNow.td"
1516
1517 include "X86InstrVMX.td"
1518
1519 // System instructions.
1520 include "X86InstrSystem.td"
1521
1522 // Compiler Pseudo Instructions and Pat Patterns
1523 include "X86InstrCompiler.td"
1524
1525 //===----------------------------------------------------------------------===//
1526 // Assembler Mnemonic Aliases
1527 //===----------------------------------------------------------------------===//
1528
1529 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1530 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1531
1532 def : MnemonicAlias<"cbw",  "cbtw">;
1533 def : MnemonicAlias<"cwde", "cwtl">;
1534 def : MnemonicAlias<"cwd",  "cwtd">;
1535 def : MnemonicAlias<"cdq", "cltd">;
1536 def : MnemonicAlias<"cdqe", "cltq">;
1537 def : MnemonicAlias<"cqo", "cqto">;
1538
1539 // lret maps to lretl, it is not ambiguous with lretq.
1540 def : MnemonicAlias<"lret", "lretl">;
1541
1542 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1543 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1544
1545 def : MnemonicAlias<"loopz", "loope">;
1546 def : MnemonicAlias<"loopnz", "loopne">;
1547
1548 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1549 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1550 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1551 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1552 def : MnemonicAlias<"popfd",  "popfl">;
1553
1554 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1555 // all modes.  However: "push (addr)" and "push $42" should default to
1556 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1557 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1558 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1559 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1560 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1561 def : MnemonicAlias<"pushfd", "pushfl">;
1562
1563 def : MnemonicAlias<"repe", "rep">;
1564 def : MnemonicAlias<"repz", "rep">;
1565 def : MnemonicAlias<"repnz", "repne">;
1566
1567 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1568 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1569
1570 def : MnemonicAlias<"salb", "shlb">;
1571 def : MnemonicAlias<"salw", "shlw">;
1572 def : MnemonicAlias<"sall", "shll">;
1573 def : MnemonicAlias<"salq", "shlq">;
1574
1575 def : MnemonicAlias<"smovb", "movsb">;
1576 def : MnemonicAlias<"smovw", "movsw">;
1577 def : MnemonicAlias<"smovl", "movsl">;
1578 def : MnemonicAlias<"smovq", "movsq">;
1579
1580 def : MnemonicAlias<"ud2a", "ud2">;
1581 def : MnemonicAlias<"verrw", "verr">;
1582
1583 // System instruction aliases.
1584 def : MnemonicAlias<"iret", "iretl">;
1585 def : MnemonicAlias<"sysret", "sysretl">;
1586 def : MnemonicAlias<"sysexit", "sysexitl">;
1587
1588 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1589 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1590 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1591 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1592 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1593 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1594 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1595 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1596
1597
1598 // Floating point stack aliases.
1599 def : MnemonicAlias<"fcmovz",   "fcmove">;
1600 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1601 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1602 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1603 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1604 def : MnemonicAlias<"fcomip",   "fcompi">;
1605 def : MnemonicAlias<"fildq",    "fildll">;
1606 def : MnemonicAlias<"fldcww",   "fldcw">;
1607 def : MnemonicAlias<"fnstcww", "fnstcw">;
1608 def : MnemonicAlias<"fnstsww", "fnstsw">;
1609 def : MnemonicAlias<"fucomip",  "fucompi">;
1610 def : MnemonicAlias<"fwait",    "wait">;
1611
1612
1613 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1614   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1615                   !strconcat(Prefix, NewCond, Suffix)>;
1616
1617 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1618 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1619 /// example "setz" -> "sete".
1620 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1621   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1622   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1623   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1624   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1625   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1626   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1627   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1628   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1629   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1630   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1631
1632   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1633   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1634   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1635   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1636 }
1637
1638 // Aliases for set<CC>
1639 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1640 // Aliases for j<CC>
1641 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1642 // Aliases for cmov<CC>{w,l,q}
1643 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1644 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1645 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1646
1647
1648 //===----------------------------------------------------------------------===//
1649 // Assembler Instruction Aliases
1650 //===----------------------------------------------------------------------===//
1651
1652 // aad/aam default to base 10 if no operand is specified.
1653 def : InstAlias<"aad", (AAD8i8 10)>;
1654 def : InstAlias<"aam", (AAM8i8 10)>;
1655
1656 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1657 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1658
1659 // clr aliases.
1660 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1661 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1662 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1663 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1664
1665 // div and idiv aliases for explicit A register.
1666 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1667 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1668 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1669 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1670 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1671 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1672 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1673 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1674 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1675 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1676 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1677 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1678 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1679 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1680 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1681 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1682
1683
1684
1685 // Various unary fpstack operations default to operating on on ST1.
1686 // For example, "fxch" -> "fxch %st(1)"
1687 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1688 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1689 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1690 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1691 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1692 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1693 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1694 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1695 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1696 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1697 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1698 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1699 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1700
1701 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1702 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1703 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1704 // gas.
1705 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1706  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1707                  (Inst RST:$op), EmitAlias>;
1708  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1709                  (Inst ST0), EmitAlias>;
1710 }
1711
1712 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1713 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1714 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1715 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1716 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1717 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1718 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1719 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1720 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1721 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1722 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1723 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1724 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1725 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1726 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1727 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1728
1729
1730 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1731 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1732 // solely because gas supports it.
1733 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1734 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1735 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1736 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1737 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1738 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1739
1740 // We accept "fnstsw %eax" even though it only writes %ax.
1741 def : InstAlias<"fnstsw %eax", (FNSTSW8r)>;
1742 def : InstAlias<"fnstsw %al" , (FNSTSW8r)>;
1743 def : InstAlias<"fnstsw"     , (FNSTSW8r)>;
1744
1745 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1746 // this is compatible with what GAS does.
1747 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1748 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1749 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1750 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1751
1752 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1753 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1754 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1755 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1756 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1757 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1758 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1759
1760 // inb %dx -> inb %al, %dx
1761 def : InstAlias<"inb %dx", (IN8rr)>;
1762 def : InstAlias<"inw %dx", (IN16rr)>;
1763 def : InstAlias<"inl %dx", (IN32rr)>;
1764 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1765 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1766 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1767
1768
1769 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1770 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1771 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1772 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1773 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1774 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1775 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1776
1777 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1778 // the move.  All segment/mem forms are equivalent, this has the shortest
1779 // encoding.
1780 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1781 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1782
1783 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1784 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1785
1786 // Match 'movq GR64, MMX' as an alias for movd.
1787 def : InstAlias<"movq $src, $dst",
1788                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1789 def : InstAlias<"movq $src, $dst",
1790                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1791
1792 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1793 // alias for movsl. (as in rep; movsd)
1794 def : InstAlias<"movsd", (MOVSD)>;
1795
1796 // movsx aliases
1797 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1798 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1799 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1800 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1801 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1802 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1803 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1804
1805 // movzx aliases
1806 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1807 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1808 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1809 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1810 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1811 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1812 // Note: No GR32->GR64 movzx form.
1813
1814 // outb %dx -> outb %al, %dx
1815 def : InstAlias<"outb %dx", (OUT8rr)>;
1816 def : InstAlias<"outw %dx", (OUT16rr)>;
1817 def : InstAlias<"outl %dx", (OUT32rr)>;
1818 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1819 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1820 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1821
1822 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1823 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1824 // errors, since its encoding is the most compact.
1825 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1826
1827 // shld/shrd op,op -> shld op, op, 1
1828 def : InstAlias<"shldw $r1, $r2", (SHLD16rri8 GR16:$r1, GR16:$r2, 1)>;
1829 def : InstAlias<"shldl $r1, $r2", (SHLD32rri8 GR32:$r1, GR32:$r2, 1)>;
1830 def : InstAlias<"shldq $r1, $r2", (SHLD64rri8 GR64:$r1, GR64:$r2, 1)>;
1831 def : InstAlias<"shrdw $r1, $r2", (SHRD16rri8 GR16:$r1, GR16:$r2, 1)>;
1832 def : InstAlias<"shrdl $r1, $r2", (SHRD32rri8 GR32:$r1, GR32:$r2, 1)>;
1833 def : InstAlias<"shrdq $r1, $r2", (SHRD64rri8 GR64:$r1, GR64:$r2, 1)>;
1834
1835 def : InstAlias<"shldw $mem, $reg", (SHLD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1836 def : InstAlias<"shldl $mem, $reg", (SHLD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1837 def : InstAlias<"shldq $mem, $reg", (SHLD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1838 def : InstAlias<"shrdw $mem, $reg", (SHRD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1839 def : InstAlias<"shrdl $mem, $reg", (SHRD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1840 def : InstAlias<"shrdq $mem, $reg", (SHRD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1841
1842 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1843  *  matching a fixed immediate like $1.
1844 // "shl X, $1" is an alias for "shl X".
1845 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1846  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1847                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1848  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1849                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1850  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1851                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1852  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1853                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1854  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1855                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1856  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1857                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1858  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1859                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1860  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1861                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1862 }
1863
1864 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1865 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1866 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1867 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1868 FIXME */
1869
1870 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1871 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1872 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1873 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1874 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1875
1876 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1877 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1878 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1879 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1880 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
1881
1882 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
1883 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
1884 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
1885 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
1886 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;