lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",     SDTX86rdrand>;
 143
 144 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 145                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 146                          SDNPMayLoad, SDNPMemOperand]>;
 147 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 148                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 149                          SDNPMayLoad, SDNPMemOperand]>;
 150 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 151                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 152                          SDNPMayLoad, SDNPMemOperand]>;
 153
 154 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 155                         [SDNPHasChain, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 158                         [SDNPHasChain, SDNPMayStore,
 159                          SDNPMayLoad, SDNPMemOperand]>;
 160 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 161                         [SDNPHasChain, SDNPMayStore,
 162                          SDNPMayLoad, SDNPMemOperand]>;
 163 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 164                         [SDNPHasChain, SDNPMayStore,
 165                          SDNPMayLoad, SDNPMemOperand]>;
 166 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 167                         [SDNPHasChain, SDNPMayStore,
 168                          SDNPMayLoad, SDNPMemOperand]>;
 169 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 170                         [SDNPHasChain, SDNPMayStore,
 171                          SDNPMayLoad, SDNPMemOperand]>;
 172 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 173                         [SDNPHasChain, SDNPMayStore,
 174                          SDNPMayLoad, SDNPMemOperand]>;
 175 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 176                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def X86vastart_save_xmm_regs :
 179                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 180                         SDT_X86VASTART_SAVE_XMM_REGS,
 181                         [SDNPHasChain, SDNPVariadic]>;
 182 def X86vaarg64 :
 183                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 184                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 185                          SDNPMemOperand]>;
 186 def X86callseq_start :
 187                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 188                         [SDNPHasChain, SDNPOutGlue]>;
 189 def X86callseq_end :
 190                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 191                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 192
 193 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 194                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 195                          SDNPVariadic]>;
 196
 197 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 198                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 199 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 200                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 201                          SDNPMayLoad]>;
 202
 203 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 204                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 205
 206 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 207 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 208
 209 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 210                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 211
 212 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 213                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 214
 215 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 216                         [SDNPHasChain]>;
 217
 218 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 219                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 220
 221 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 224 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 227                           [SDNPCommutative]>;
 228 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 229 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 230
 231 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 232 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 233 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 238                           [SDNPCommutative]>;
 239 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 240
 241 def X86blsi_flag : SDNode<"X86ISD::BLSI",  SDTUnaryArithWithFlags>;
 242 def X86blsmsk_flag : SDNode<"X86ISD::BLSMSK",  SDTUnaryArithWithFlags>;
 243 def X86blsr_flag : SDNode<"X86ISD::BLSR",  SDTUnaryArithWithFlags>;
 244
 245 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 246
 247 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 248                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 249
 250 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 251                           [SDNPHasChain]>;
 252
 253 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 254                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 255
 256 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 257                         [SDNPHasChain, SDNPOutGlue]>;
 258
 259 //===----------------------------------------------------------------------===//
 260 // X86 Operand Definitions.
 261 //
 262
 263 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 264 // the index operand of an address, to conform to x86 encoding restrictions.
 265 def ptr_rc_nosp : PointerLikeRegClass<1>;
 266
 267 // *mem - Operand definitions for the funky X86 addressing mode operands.
 268 //
 269 def X86MemAsmOperand : AsmOperandClass {
 270  let Name = "Mem"; let PredicateMethod = "isMem";
 271 }
 272 def X86Mem8AsmOperand : AsmOperandClass {
 273   let Name = "Mem8"; let PredicateMethod = "isMem8";
 274 }
 275 def X86Mem16AsmOperand : AsmOperandClass {
 276   let Name = "Mem16"; let PredicateMethod = "isMem16";
 277 }
 278 def X86Mem32AsmOperand : AsmOperandClass {
 279   let Name = "Mem32"; let PredicateMethod = "isMem32";
 280 }
 281 def X86Mem64AsmOperand : AsmOperandClass {
 282   let Name = "Mem64"; let PredicateMethod = "isMem64";
 283 }
 284 def X86Mem80AsmOperand : AsmOperandClass {
 285   let Name = "Mem80"; let PredicateMethod = "isMem80";
 286 }
 287 def X86Mem128AsmOperand : AsmOperandClass {
 288   let Name = "Mem128"; let PredicateMethod = "isMem128";
 289 }
 290 def X86Mem256AsmOperand : AsmOperandClass {
 291   let Name = "Mem256"; let PredicateMethod = "isMem256";
 292 }
 293
 294 def X86AbsMemAsmOperand : AsmOperandClass {
 295   let Name = "AbsMem";
 296   let SuperClasses = [X86MemAsmOperand];
 297 }
 298 class X86MemOperand<string printMethod> : Operand<iPTR> {
 299   let PrintMethod = printMethod;
 300   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 301   let ParserMatchClass = X86MemAsmOperand;
 302 }
 303
 304 let OperandType = "OPERAND_MEMORY" in {
 305 def opaque32mem : X86MemOperand<"printopaquemem">;
 306 def opaque48mem : X86MemOperand<"printopaquemem">;
 307 def opaque80mem : X86MemOperand<"printopaquemem">;
 308 def opaque512mem : X86MemOperand<"printopaquemem">;
 309
 310 def i8mem   : X86MemOperand<"printi8mem"> {
 311   let ParserMatchClass = X86Mem8AsmOperand; }
 312 def i16mem  : X86MemOperand<"printi16mem"> {
 313   let ParserMatchClass = X86Mem16AsmOperand; }
 314 def i32mem  : X86MemOperand<"printi32mem"> {
 315   let ParserMatchClass = X86Mem32AsmOperand; }
 316 def i64mem  : X86MemOperand<"printi64mem"> {
 317   let ParserMatchClass = X86Mem64AsmOperand; }
 318 def i128mem : X86MemOperand<"printi128mem"> {
 319   let ParserMatchClass = X86Mem128AsmOperand; }
 320 def i256mem : X86MemOperand<"printi256mem"> {
 321   let ParserMatchClass = X86Mem256AsmOperand; }
 322 def f32mem  : X86MemOperand<"printf32mem"> {
 323   let ParserMatchClass = X86Mem32AsmOperand; }
 324 def f64mem  : X86MemOperand<"printf64mem"> {
 325   let ParserMatchClass = X86Mem64AsmOperand; }
 326 def f80mem  : X86MemOperand<"printf80mem"> {
 327   let ParserMatchClass = X86Mem80AsmOperand; }
 328 def f128mem : X86MemOperand<"printf128mem"> {
 329   let ParserMatchClass = X86Mem128AsmOperand; }
 330 def f256mem : X86MemOperand<"printf256mem">{
 331   let ParserMatchClass = X86Mem256AsmOperand; }
 332 def v128mem : X86MemOperand<"printf128mem"> {
 333   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 334   let ParserMatchClass = X86Mem128AsmOperand; }
 335 def v256mem : X86MemOperand<"printf256mem"> {
 336   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 337   let ParserMatchClass = X86Mem256AsmOperand; }
 338 }
 339
 340 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 341 // plain GR64, so that it doesn't potentially require a REX prefix.
 342 def i8mem_NOREX : Operand<i64> {
 343   let PrintMethod = "printi8mem";
 344   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 345   let ParserMatchClass = X86Mem8AsmOperand;
 346   let OperandType = "OPERAND_MEMORY";
 347 }
 348
 349 // GPRs available for tailcall.
 350 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 351 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 352
 353 // Special i32mem for addresses of load folding tail calls. These are not
 354 // allowed to use callee-saved registers since they must be scheduled
 355 // after callee-saved register are popped.
 356 def i32mem_TC : Operand<i32> {
 357   let PrintMethod = "printi32mem";
 358   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 359                        i32imm, i8imm);
 360   let ParserMatchClass = X86Mem32AsmOperand;
 361   let OperandType = "OPERAND_MEMORY";
 362 }
 363
 364 // Special i64mem for addresses of load folding tail calls. These are not
 365 // allowed to use callee-saved registers since they must be scheduled
 366 // after callee-saved register are popped.
 367 def i64mem_TC : Operand<i64> {
 368   let PrintMethod = "printi64mem";
 369   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 370                        ptr_rc_tailcall, i32imm, i8imm);
 371   let ParserMatchClass = X86Mem64AsmOperand;
 372   let OperandType = "OPERAND_MEMORY";
 373 }
 374
 375 let OperandType = "OPERAND_PCREL",
 376     ParserMatchClass = X86AbsMemAsmOperand,
 377     PrintMethod = "print_pcrel_imm" in {
 378 def i32imm_pcrel : Operand<i32>;
 379 def i16imm_pcrel : Operand<i16>;
 380
 381 def offset8 : Operand<i64>;
 382 def offset16 : Operand<i64>;
 383 def offset32 : Operand<i64>;
 384 def offset64 : Operand<i64>;
 385
 386 // Branch targets have OtherVT type and print as pc-relative values.
 387 def brtarget : Operand<OtherVT>;
 388 def brtarget8 : Operand<OtherVT>;
 389
 390 }
 391
 392 def SSECC : Operand<i8> {
 393   let PrintMethod = "printSSECC";
 394   let OperandType = "OPERAND_IMMEDIATE";
 395 }
 396
 397 def AVXCC : Operand<i8> {
 398   let PrintMethod = "printSSECC";
 399   let OperandType = "OPERAND_IMMEDIATE";
 400 }
 401
 402 class ImmSExtAsmOperandClass : AsmOperandClass {
 403   let SuperClasses = [ImmAsmOperand];
 404   let RenderMethod = "addImmOperands";
 405 }
 406
 407 class ImmZExtAsmOperandClass : AsmOperandClass {
 408   let SuperClasses = [ImmAsmOperand];
 409   let RenderMethod = "addImmOperands";
 410 }
 411
 412 // Sign-extended immediate classes. We don't need to define the full lattice
 413 // here because there is no instruction with an ambiguity between ImmSExti64i32
 414 // and ImmSExti32i8.
 415 //
 416 // The strange ranges come from the fact that the assembler always works with
 417 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 418 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 419
 420 // [0, 0x7FFFFFFF]                                            |
 421 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 422 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 423   let Name = "ImmSExti64i32";
 424 }
 425
 426 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 427 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 428 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 429   let Name = "ImmSExti16i8";
 430   let SuperClasses = [ImmSExti64i32AsmOperand];
 431 }
 432
 433 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 434 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 435 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 436   let Name = "ImmSExti32i8";
 437 }
 438
 439 // [0, 0x000000FF]
 440 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 441   let Name = "ImmZExtu32u8";
 442 }
 443
 444
 445 // [0, 0x0000007F]                                            |
 446 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 447 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 448   let Name = "ImmSExti64i8";
 449   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 450                       ImmSExti64i32AsmOperand];
 451 }
 452
 453 // A couple of more descriptive operand definitions.
 454 // 16-bits but only 8 bits are significant.
 455 def i16i8imm  : Operand<i16> {
 456   let ParserMatchClass = ImmSExti16i8AsmOperand;
 457   let OperandType = "OPERAND_IMMEDIATE";
 458 }
 459 // 32-bits but only 8 bits are significant.
 460 def i32i8imm  : Operand<i32> {
 461   let ParserMatchClass = ImmSExti32i8AsmOperand;
 462   let OperandType = "OPERAND_IMMEDIATE";
 463 }
 464 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 465 def u32u8imm  : Operand<i32> {
 466   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 467   let OperandType = "OPERAND_IMMEDIATE";
 468 }
 469
 470 // 64-bits but only 32 bits are significant.
 471 def i64i32imm  : Operand<i64> {
 472   let ParserMatchClass = ImmSExti64i32AsmOperand;
 473   let OperandType = "OPERAND_IMMEDIATE";
 474 }
 475
 476 // 64-bits but only 32 bits are significant, and those bits are treated as being
 477 // pc relative.
 478 def i64i32imm_pcrel : Operand<i64> {
 479   let PrintMethod = "print_pcrel_imm";
 480   let ParserMatchClass = X86AbsMemAsmOperand;
 481   let OperandType = "OPERAND_PCREL";
 482 }
 483
 484 // 64-bits but only 8 bits are significant.
 485 def i64i8imm   : Operand<i64> {
 486   let ParserMatchClass = ImmSExti64i8AsmOperand;
 487   let OperandType = "OPERAND_IMMEDIATE";
 488 }
 489
 490 def lea64_32mem : Operand<i32> {
 491   let PrintMethod = "printi32mem";
 492   let AsmOperandLowerMethod = "lower_lea64_32mem";
 493   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 494   let ParserMatchClass = X86MemAsmOperand;
 495 }
 496
 497
 498 //===----------------------------------------------------------------------===//
 499 // X86 Complex Pattern Definitions.
 500 //
 501
 502 // Define X86 specific addressing mode.
 503 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 504 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 505                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 506                                []>;
 507 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 508                                [tglobaltlsaddr], []>;
 509
 510 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 511                                [tglobaltlsaddr], []>;
 512
 513 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 514                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 515                          X86WrapperRIP], []>;
 516
 517 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 518                                [tglobaltlsaddr], []>;
 519
 520 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 521                                [tglobaltlsaddr], []>;
 522
 523 //===----------------------------------------------------------------------===//
 524 // X86 Instruction Predicate Definitions.
 525 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 526 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 527
 528 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 529 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 530 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 531 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 532 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 533 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 534 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 535 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 536 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 537 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 538 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 539 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 540
 541 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 542 def HasAES       : Predicate<"Subtarget->hasAES()">;
 543 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 544 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 545 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 546 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 547 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 548 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 549 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 550 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 551 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 552 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 553 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 554 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 555 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 556 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 557 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 558                              AssemblerPredicate<"!Mode64Bit">;
 559 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 560                              AssemblerPredicate<"Mode64Bit">;
 561 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 562 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 563 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 564 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 565 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 566 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 567                              "TM.getCodeModel() != CodeModel::Kernel">;
 568 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 569                              "TM.getCodeModel() == CodeModel::Kernel">;
 570 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 571 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 572 def OptForSize   : Predicate<"OptForSize">;
 573 def OptForSpeed  : Predicate<"!OptForSize">;
 574 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 575 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 576
 577 //===----------------------------------------------------------------------===//
 578 // X86 Instruction Format Definitions.
 579 //
 580
 581 include "X86InstrFormats.td"
 582
 583 //===----------------------------------------------------------------------===//
 584 // Pattern fragments.
 585 //
 586
 587 // X86 specific condition code. These correspond to CondCode in
 588 // X86InstrInfo.h. They must be kept in synch.
 589 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 590 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 591 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 592 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 593 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 594 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 595 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 596 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 597 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 598 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 599 def X86_COND_NO  : PatLeaf<(i8 10)>;
 600 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 601 def X86_COND_NS  : PatLeaf<(i8 12)>;
 602 def X86_COND_O   : PatLeaf<(i8 13)>;
 603 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 604 def X86_COND_S   : PatLeaf<(i8 15)>;
 605
 606 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 607   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 608   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 609   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 610 }
 611
 612 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 613
 614
 615 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 616 // unsigned field.
 617 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 618
 619 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 620   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 621 }]>;
 622
 623 // Helper fragments for loads.
 624 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 625 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 626 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 627   LoadSDNode *LD = cast<LoadSDNode>(N);
 628   ISD::LoadExtType ExtType = LD->getExtensionType();
 629   if (ExtType == ISD::NON_EXTLOAD)
 630     return true;
 631   if (ExtType == ISD::EXTLOAD)
 632     return LD->getAlignment() >= 2 && !LD->isVolatile();
 633   return false;
 634 }]>;
 635
 636 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 637   LoadSDNode *LD = cast<LoadSDNode>(N);
 638   ISD::LoadExtType ExtType = LD->getExtensionType();
 639   if (ExtType == ISD::EXTLOAD)
 640     return LD->getAlignment() >= 2 && !LD->isVolatile();
 641   return false;
 642 }]>;
 643
 644 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 645   LoadSDNode *LD = cast<LoadSDNode>(N);
 646   ISD::LoadExtType ExtType = LD->getExtensionType();
 647   if (ExtType == ISD::NON_EXTLOAD)
 648     return true;
 649   if (ExtType == ISD::EXTLOAD)
 650     return LD->getAlignment() >= 4 && !LD->isVolatile();
 651   return false;
 652 }]>;
 653
 654 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 655 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 656 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 657 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 658 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 659
 660 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 661 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 662 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 663 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 664 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 665 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 666
 667 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 668 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 669 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 670 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 671 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 672 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 673 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 674 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 675 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 676 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 677
 678 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 679 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 680 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 681 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 682 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 683 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 684 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 685 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 686 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 687 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 688
 689
 690 // An 'and' node with a single use.
 691 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 692   return N->hasOneUse();
 693 }]>;
 694 // An 'srl' node with a single use.
 695 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 696   return N->hasOneUse();
 697 }]>;
 698 // An 'trunc' node with a single use.
 699 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 700   return N->hasOneUse();
 701 }]>;
 702
 703 //===----------------------------------------------------------------------===//
 704 // Instruction list.
 705 //
 706
 707 // Nop
 708 let neverHasSideEffects = 1 in {
 709   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 710   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 711                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 712   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 713                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 714 }
 715
 716
 717 // Constructing a stack frame.
 718 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 719                  "enter\t$len, $lvl", [], IIC_ENTER>;
 720
 721 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 722 def LEAVE    : I<0xC9, RawFrm,
 723                  (outs), (ins), "leave", [], IIC_LEAVE>,
 724                  Requires<[In32BitMode]>;
 725
 726 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 727 def LEAVE64  : I<0xC9, RawFrm,
 728                  (outs), (ins), "leave", [], IIC_LEAVE>,
 729                  Requires<[In64BitMode]>;
 730
 731 //===----------------------------------------------------------------------===//
 732 //  Miscellaneous Instructions.
 733 //
 734
 735 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 736 let mayLoad = 1 in {
 737 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 738                 IIC_POP_REG16>, OpSize;
 739 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 740                 IIC_POP_REG>;
 741 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 742                 IIC_POP_REG>, OpSize;
 743 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 744                 IIC_POP_MEM>, OpSize;
 745 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 746                 IIC_POP_REG>;
 747 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 748                 IIC_POP_MEM>;
 749
 750 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 751 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 752                Requires<[In32BitMode]>;
 753 }
 754
 755 let mayStore = 1 in {
 756 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 757                  IIC_PUSH_REG>, OpSize;
 758 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 759                  IIC_PUSH_REG>;
 760 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 761                  IIC_PUSH_REG>, OpSize;
 762 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 763                  IIC_PUSH_MEM>,
 764   OpSize;
 765 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 766                  IIC_PUSH_REG>;
 767 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 768                  IIC_PUSH_MEM>;
 769
 770 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 771                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 772 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 773                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 774 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 775                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 776
 777 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 778                  OpSize;
 779 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 780                Requires<[In32BitMode]>;
 781
 782 }
 783 }
 784
 785 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 786 let mayLoad = 1 in {
 787 def POP64r   : I<0x58, AddRegFrm,
 788                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 789 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 790                 IIC_POP_REG>;
 791 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 792                 IIC_POP_MEM>;
 793 }
 794 let mayStore = 1 in {
 795 def PUSH64r  : I<0x50, AddRegFrm,
 796                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 797 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 798                  IIC_PUSH_REG>;
 799 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 800                  IIC_PUSH_MEM>;
 801 }
 802 }
 803
 804 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 805 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 806                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 807 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 808                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 809 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 810                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 811 }
 812
 813 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 814 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 815                Requires<[In64BitMode]>;
 816 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 817 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 818                  Requires<[In64BitMode]>;
 819
 820
 821
 822 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 823     mayLoad=1, neverHasSideEffects=1 in {
 824 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 825                Requires<[In32BitMode]>;
 826 }
 827 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 828     mayStore=1, neverHasSideEffects=1 in {
 829 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 830                Requires<[In32BitMode]>;
 831 }
 832
 833 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 834 def BSWAP32r : I<0xC8, AddRegFrm,
 835                  (outs GR32:$dst), (ins GR32:$src),
 836                  "bswap{l}\t$dst",
 837                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 838
 839 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 840                   "bswap{q}\t$dst",
 841                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 842 } // Constraints = "$src = $dst"
 843
 844 // Bit scan instructions.
 845 let Defs = [EFLAGS] in {
 846 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 847                  "bsf{w}\t{$src, $dst|$dst, $src}",
 848                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 849                   IIC_BSF>, TB, OpSize;
 850 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 851                  "bsf{w}\t{$src, $dst|$dst, $src}",
 852                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 853                   IIC_BSF>, TB, OpSize;
 854 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 855                  "bsf{l}\t{$src, $dst|$dst, $src}",
 856                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB;
 857 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 858                  "bsf{l}\t{$src, $dst|$dst, $src}",
 859                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 860                  IIC_BSF>, TB;
 861 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 862                   "bsf{q}\t{$src, $dst|$dst, $src}",
 863                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 864                   IIC_BSF>, TB;
 865 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 866                   "bsf{q}\t{$src, $dst|$dst, $src}",
 867                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 868                   IIC_BSF>, TB;
 869
 870 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 871                  "bsr{w}\t{$src, $dst|$dst, $src}",
 872                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 873                  TB, OpSize;
 874 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 875                  "bsr{w}\t{$src, $dst|$dst, $src}",
 876                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 877                  IIC_BSR>, TB,
 878                  OpSize;
 879 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 880                  "bsr{l}\t{$src, $dst|$dst, $src}",
 881                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB;
 882 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 883                  "bsr{l}\t{$src, $dst|$dst, $src}",
 884                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 885                  IIC_BSR>, TB;
 886 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 887                   "bsr{q}\t{$src, $dst|$dst, $src}",
 888                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB;
 889 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 890                   "bsr{q}\t{$src, $dst|$dst, $src}",
 891                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 892                   IIC_BSR>, TB;
 893 } // Defs = [EFLAGS]
 894
 895
 896 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 897 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 898 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 899 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 900 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 901 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 902 }
 903
 904 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 905 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 906 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 907 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 908 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 909 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 910 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 911 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 912 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 913
 914 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 915 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 916 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 917 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 918
 919 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 920 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 921 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 922 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 923
 924
 925 //===----------------------------------------------------------------------===//
 926 //  Move Instructions.
 927 //
 928
 929 let neverHasSideEffects = 1 in {
 930 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 931                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 932 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 933                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 934 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 935                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 936 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 937                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 938 }
 939 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 940 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 941                    "mov{b}\t{$src, $dst|$dst, $src}",
 942                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
 943 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 944                    "mov{w}\t{$src, $dst|$dst, $src}",
 945                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
 946 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 947                    "mov{l}\t{$src, $dst|$dst, $src}",
 948                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
 949 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 950                     "movabs{q}\t{$src, $dst|$dst, $src}",
 951                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
 952 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 953                       "mov{q}\t{$src, $dst|$dst, $src}",
 954                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
 955 }
 956
 957 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 958                    "mov{b}\t{$src, $dst|$dst, $src}",
 959                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 960 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 961                    "mov{w}\t{$src, $dst|$dst, $src}",
 962                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
 963 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 964                    "mov{l}\t{$src, $dst|$dst, $src}",
 965                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 966 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 967                       "mov{q}\t{$src, $dst|$dst, $src}",
 968                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
 969
 970 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 971 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 972 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 973                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
 974                    Requires<[In32BitMode]>;
 975 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 976                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
 977                      Requires<[In32BitMode]>;
 978 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 979                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
 980                      Requires<[In32BitMode]>;
 981 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 982                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
 983                   Requires<[In32BitMode]>;
 984 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 985                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
 986                      Requires<[In32BitMode]>;
 987 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 988                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
 989                      Requires<[In32BitMode]>;
 990
 991 // FIXME: These definitions are utterly broken
 992 // Just leave them commented out for now because they're useless outside
 993 // of the large code model, and most compilers won't generate the instructions
 994 // in question.
 995 /*
 996 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 997                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 998 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 999                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
1000 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
1001                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1002 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
1003                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1004 */
1005
1006
1007 let isCodeGenOnly = 1 in {
1008 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1009                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1010 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1011                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1012 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1013                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1014 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1015                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1016 }
1017
1018 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1019 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1020                 "mov{b}\t{$src, $dst|$dst, $src}",
1021                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1022 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1023                 "mov{w}\t{$src, $dst|$dst, $src}",
1024                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1025 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1026                 "mov{l}\t{$src, $dst|$dst, $src}",
1027                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1028 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1029                  "mov{q}\t{$src, $dst|$dst, $src}",
1030                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1031 }
1032
1033 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1034                 "mov{b}\t{$src, $dst|$dst, $src}",
1035                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1036 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1037                 "mov{w}\t{$src, $dst|$dst, $src}",
1038                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1039 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1040                 "mov{l}\t{$src, $dst|$dst, $src}",
1041                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1042 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1043                  "mov{q}\t{$src, $dst|$dst, $src}",
1044                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1045
1046 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1047 // that they can be used for copying and storing h registers, which can't be
1048 // encoded when a REX prefix is present.
1049 let isCodeGenOnly = 1 in {
1050 let neverHasSideEffects = 1 in
1051 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1052                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1053                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>;
1054 let mayStore = 1 in
1055 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1056                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1057                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1058                      IIC_MOV_MEM>;
1059 let mayLoad = 1, neverHasSideEffects = 1,
1060     canFoldAsLoad = 1, isReMaterializable = 1 in
1061 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1062                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1063                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1064                      IIC_MOV_MEM>;
1065 }
1066
1067
1068 // Condition code ops, incl. set if equal/not equal/...
1069 let Defs = [EFLAGS], Uses = [AH] in
1070 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1071                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1072 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1073 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1074                 IIC_AHF>;  // AH = flags
1075
1076
1077 //===----------------------------------------------------------------------===//
1078 // Bit tests instructions: BT, BTS, BTR, BTC.
1079
1080 let Defs = [EFLAGS] in {
1081 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1082                "bt{w}\t{$src2, $src1|$src1, $src2}",
1083                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1084                OpSize, TB;
1085 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1086                "bt{l}\t{$src2, $src1|$src1, $src2}",
1087                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1088 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1089                "bt{q}\t{$src2, $src1|$src1, $src2}",
1090                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1091
1092 // Unlike with the register+register form, the memory+register form of the
1093 // bt instruction does not ignore the high bits of the index. From ISel's
1094 // perspective, this is pretty bizarre. Make these instructions disassembly
1095 // only for now.
1096
1097 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1098                "bt{w}\t{$src2, $src1|$src1, $src2}",
1099 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1100 //                (implicit EFLAGS)]
1101                [], IIC_BT_MR
1102                >, OpSize, TB, Requires<[FastBTMem]>;
1103 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1104                "bt{l}\t{$src2, $src1|$src1, $src2}",
1105 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1106 //                (implicit EFLAGS)]
1107                [], IIC_BT_MR
1108                >, TB, Requires<[FastBTMem]>;
1109 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1110                "bt{q}\t{$src2, $src1|$src1, $src2}",
1111 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1112 //                (implicit EFLAGS)]
1113                 [], IIC_BT_MR
1114                 >, TB;
1115
1116 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1117                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1118                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1119                 IIC_BT_RI>, OpSize, TB;
1120 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1121                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1122                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1123                 IIC_BT_RI>, TB;
1124 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1125                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1126                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1127                 IIC_BT_RI>, TB;
1128
1129 // Note that these instructions don't need FastBTMem because that
1130 // only applies when the other operand is in a register. When it's
1131 // an immediate, bt is still fast.
1132 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1133                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1134                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1135                  ], IIC_BT_MI>, OpSize, TB;
1136 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1137                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1138                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1139                  ], IIC_BT_MI>, TB;
1140 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1141                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1142                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1143                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1144
1145
1146 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1147                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1148                 OpSize, TB;
1149 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1150                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1151 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1152                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1153 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1154                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1155                 OpSize, TB;
1156 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1157                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1158 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1159                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1160 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1161                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1162                     OpSize, TB;
1163 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1164                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1165 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1166                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1167 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1168                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1169                     OpSize, TB;
1170 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1171                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1172 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1173                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1174
1175 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1176                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1177                 OpSize, TB;
1178 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1179                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1180 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1181                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1182 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1183                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1184                 OpSize, TB;
1185 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1186                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1187 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1188                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1189 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1190                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1191                     OpSize, TB;
1192 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1193                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1194 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1195                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1196 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1197                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1198                     OpSize, TB;
1199 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1200                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1201 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1202                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1203
1204 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1205                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1206                 OpSize, TB;
1207 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1208                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1209 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1210                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1211 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1212                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1213                 OpSize, TB;
1214 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1215                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1216 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1217                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1218 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1219                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1220                     OpSize, TB;
1221 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1222                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1223 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1224                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1225 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1226                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1227                     OpSize, TB;
1228 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1229                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1230 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1231                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1232 } // Defs = [EFLAGS]
1233
1234
1235 //===----------------------------------------------------------------------===//
1236 // Atomic support
1237 //
1238
1239
1240 // Atomic swap. These are just normal xchg instructions. But since a memory
1241 // operand is referenced, the atomicity is ensured.
1242 let Constraints = "$val = $dst" in {
1243 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1244                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1245                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))],
1246                IIC_XCHG_MEM>;
1247 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1248                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1249                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))],
1250                IIC_XCHG_MEM>,
1251                 OpSize;
1252 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1253                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1254                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))],
1255                IIC_XCHG_MEM>;
1256 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1257                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1258                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))],
1259                   IIC_XCHG_MEM>;
1260
1261 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1262                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1263 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1264                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1265 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1266                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1267 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1268                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1269 }
1270
1271 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1272                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1273 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1274                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1275                   Requires<[In32BitMode]>;
1276 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1277 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1278 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1279                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1280                    Requires<[In64BitMode]>;
1281 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1282                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1283
1284
1285
1286 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1287                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1288 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1289                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1290                  OpSize;
1291 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1292                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1293 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1294                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1295
1296 let mayLoad = 1, mayStore = 1 in {
1297 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1298                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1299 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1300                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1301                  OpSize;
1302 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1303                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1304 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1305                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1306
1307 }
1308
1309 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1310                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1311                    IIC_CMPXCHG_REG8>, TB;
1312 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1313                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1314                     IIC_CMPXCHG_REG>, TB, OpSize;
1315 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1316                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1317                      IIC_CMPXCHG_REG>, TB;
1318 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1319                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1320                       IIC_CMPXCHG_REG>, TB;
1321
1322 let mayLoad = 1, mayStore = 1 in {
1323 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1324                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1325                      IIC_CMPXCHG_MEM8>, TB;
1326 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1327                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1328                      IIC_CMPXCHG_MEM>, TB, OpSize;
1329 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1330                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1331                      IIC_CMPXCHG_MEM>, TB;
1332 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1333                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1334                       IIC_CMPXCHG_MEM>, TB;
1335 }
1336
1337 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1338 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1339                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1340
1341 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1342 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1343                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1344                     TB, Requires<[HasCmpxchg16b]>;
1345
1346
1347
1348 // Lock instruction prefix
1349 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1350
1351 // Rex64 instruction prefix
1352 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1353
1354 // Data16 instruction prefix
1355 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1356
1357 // Repeat string operation instruction prefixes
1358 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1359 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1360 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1361 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1362 // Repeat while not equal (used with CMPS and SCAS)
1363 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1364 }
1365
1366
1367 // String manipulation instructions
1368 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1369 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1370 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1371 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1372
1373 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1374 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1375 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1376
1377
1378 // Flag instructions
1379 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1380 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1381 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1382 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1383 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1384 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1385 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1386
1387 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1388
1389 // Table lookup instructions
1390 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>;
1391
1392 // ASCII Adjust After Addition
1393 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1394 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1395             Requires<[In32BitMode]>;
1396
1397 // ASCII Adjust AX Before Division
1398 // sets AL, AH and EFLAGS and uses AL and AH
1399 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1400                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1401
1402 // ASCII Adjust AX After Multiply
1403 // sets AL, AH and EFLAGS and uses AL
1404 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1405                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1406
1407 // ASCII Adjust AL After Subtraction - sets
1408 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1409 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1410             Requires<[In32BitMode]>;
1411
1412 // Decimal Adjust AL after Addition
1413 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1414 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1415             Requires<[In32BitMode]>;
1416
1417 // Decimal Adjust AL after Subtraction
1418 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1419 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1420             Requires<[In32BitMode]>;
1421
1422 // Check Array Index Against Bounds
1423 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1424                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1425                    Requires<[In32BitMode]>;
1426 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1427                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1428                    Requires<[In32BitMode]>;
1429
1430 // Adjust RPL Field of Segment Selector
1431 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1432                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1433                  Requires<[In32BitMode]>;
1434 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1435                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1436                  Requires<[In32BitMode]>;
1437
1438 //===----------------------------------------------------------------------===//
1439 // MOVBE Instructions
1440 //
1441 let Predicates = [HasMOVBE] in {
1442   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1443                     "movbe{w}\t{$src, $dst|$dst, $src}",
1444                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1445                     OpSize, T8;
1446   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1447                     "movbe{l}\t{$src, $dst|$dst, $src}",
1448                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1449                     T8;
1450   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1451                      "movbe{q}\t{$src, $dst|$dst, $src}",
1452                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1453                      T8;
1454   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1455                     "movbe{w}\t{$src, $dst|$dst, $src}",
1456                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1457                     OpSize, T8;
1458   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1459                     "movbe{l}\t{$src, $dst|$dst, $src}",
1460                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1461                     T8;
1462   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1463                      "movbe{q}\t{$src, $dst|$dst, $src}",
1464                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1465                      T8;
1466 }
1467
1468 //===----------------------------------------------------------------------===//
1469 // RDRAND Instruction
1470 //
1471 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1472   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1473                     "rdrand{w}\t$dst",
1474                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1475   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1476                     "rdrand{l}\t$dst",
1477                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1478   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1479                      "rdrand{q}\t$dst",
1480                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1481 }
1482
1483 //===----------------------------------------------------------------------===//
1484 // LZCNT Instruction
1485 //
1486 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1487   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1488                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1489                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1490                     OpSize;
1491   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1492                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1493                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1494                      (implicit EFLAGS)]>, XS, OpSize;
1495
1496   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1497                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1498                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1499   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1500                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1501                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1502                      (implicit EFLAGS)]>, XS;
1503
1504   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1505                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1506                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1507                      XS;
1508   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1509                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1510                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1511                       (implicit EFLAGS)]>, XS;
1512 }
1513
1514 //===----------------------------------------------------------------------===//
1515 // BMI Instructions
1516 //
1517 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1518   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1519                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1520                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1521                     OpSize;
1522   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1523                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1524                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1525                      (implicit EFLAGS)]>, XS, OpSize;
1526
1527   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1528                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1529                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1530   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1531                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1532                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1533                      (implicit EFLAGS)]>, XS;
1534
1535   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1536                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1537                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1538                      XS;
1539   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1540                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1541                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1542                       (implicit EFLAGS)]>, XS;
1543 }
1544
1545 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1546                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1547                   PatFrag ld_frag> {
1548   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1549              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1550              [(set RC:$dst, EFLAGS, (OpNode RC:$src))]>, T8, VEX_4V;
1551   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1552              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1553              [(set RC:$dst, EFLAGS, (OpNode (ld_frag addr:$src)))]>,
1554              T8, VEX_4V;
1555 }
1556
1557 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1558   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1559                         X86blsr_flag, loadi32>;
1560   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1561                         X86blsr_flag, loadi64>, VEX_W;
1562   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1563                           X86blsmsk_flag, loadi32>;
1564   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1565                           X86blsmsk_flag, loadi64>, VEX_W;
1566   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1567                         X86blsi_flag, loadi32>;
1568   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1569                         X86blsi_flag, loadi64>, VEX_W;
1570 }
1571
1572 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1573                           X86MemOperand x86memop, Intrinsic Int,
1574                           PatFrag ld_frag> {
1575   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1576              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1577              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1578              T8, VEX_4VOp3;
1579   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1580              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1581              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1582               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1583 }
1584
1585 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1586   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1587                                 int_x86_bmi_bextr_32, loadi32>;
1588   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1589                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1590 }
1591
1592 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1593   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1594                                int_x86_bmi_bzhi_32, loadi32>;
1595   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1596                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1597 }
1598
1599 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1600                          X86MemOperand x86memop, Intrinsic Int,
1601                          PatFrag ld_frag> {
1602   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1603              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1604              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1605              VEX_4V;
1606   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1607              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1608              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1609 }
1610
1611 let Predicates = [HasBMI2] in {
1612   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1613                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1614   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1615                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1616   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1617                                int_x86_bmi_pext_32, loadi32>, T8XS;
1618   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1619                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1620 }
1621
1622 //===----------------------------------------------------------------------===//
1623 // Subsystems.
1624 //===----------------------------------------------------------------------===//
1625
1626 include "X86InstrArithmetic.td"
1627 include "X86InstrCMovSetCC.td"
1628 include "X86InstrExtension.td"
1629 include "X86InstrControl.td"
1630 include "X86InstrShiftRotate.td"
1631
1632 // X87 Floating Point Stack.
1633 include "X86InstrFPStack.td"
1634
1635 // SIMD support (SSE, MMX and AVX)
1636 include "X86InstrFragmentsSIMD.td"
1637
1638 // FMA - Fused Multiply-Add support (requires FMA)
1639 include "X86InstrFMA.td"
1640
1641 // XOP
1642 include "X86InstrXOP.td"
1643
1644 // SSE, MMX and 3DNow! vector support.
1645 include "X86InstrSSE.td"
1646 include "X86InstrMMX.td"
1647 include "X86Instr3DNow.td"
1648
1649 include "X86InstrVMX.td"
1650 include "X86InstrSVM.td"
1651
1652 // System instructions.
1653 include "X86InstrSystem.td"
1654
1655 // Compiler Pseudo Instructions and Pat Patterns
1656 include "X86InstrCompiler.td"
1657
1658 //===----------------------------------------------------------------------===//
1659 // Assembler Mnemonic Aliases
1660 //===----------------------------------------------------------------------===//
1661
1662 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1663 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1664
1665 def : MnemonicAlias<"cbw",  "cbtw">;
1666 def : MnemonicAlias<"cwde", "cwtl">;
1667 def : MnemonicAlias<"cwd",  "cwtd">;
1668 def : MnemonicAlias<"cdq", "cltd">;
1669 def : MnemonicAlias<"cdqe", "cltq">;
1670 def : MnemonicAlias<"cqo", "cqto">;
1671
1672 // lret maps to lretl, it is not ambiguous with lretq.
1673 def : MnemonicAlias<"lret", "lretl">;
1674
1675 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1676 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1677
1678 def : MnemonicAlias<"loopz", "loope">;
1679 def : MnemonicAlias<"loopnz", "loopne">;
1680
1681 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1682 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1683 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1684 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1685 def : MnemonicAlias<"popfd",  "popfl">;
1686
1687 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1688 // all modes.  However: "push (addr)" and "push $42" should default to
1689 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1690 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1691 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1692 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1693 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1694 def : MnemonicAlias<"pushfd", "pushfl">;
1695
1696 def : MnemonicAlias<"repe", "rep">;
1697 def : MnemonicAlias<"repz", "rep">;
1698 def : MnemonicAlias<"repnz", "repne">;
1699
1700 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1701 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1702
1703 def : MnemonicAlias<"salb", "shlb">;
1704 def : MnemonicAlias<"salw", "shlw">;
1705 def : MnemonicAlias<"sall", "shll">;
1706 def : MnemonicAlias<"salq", "shlq">;
1707
1708 def : MnemonicAlias<"smovb", "movsb">;
1709 def : MnemonicAlias<"smovw", "movsw">;
1710 def : MnemonicAlias<"smovl", "movsl">;
1711 def : MnemonicAlias<"smovq", "movsq">;
1712
1713 def : MnemonicAlias<"ud2a", "ud2">;
1714 def : MnemonicAlias<"verrw", "verr">;
1715
1716 // System instruction aliases.
1717 def : MnemonicAlias<"iret", "iretl">;
1718 def : MnemonicAlias<"sysret", "sysretl">;
1719 def : MnemonicAlias<"sysexit", "sysexitl">;
1720
1721 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1722 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1723 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1724 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1725 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1726 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1727 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1728 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1729
1730
1731 // Floating point stack aliases.
1732 def : MnemonicAlias<"fcmovz",   "fcmove">;
1733 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1734 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1735 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1736 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1737 def : MnemonicAlias<"fcomip",   "fcompi">;
1738 def : MnemonicAlias<"fildq",    "fildll">;
1739 def : MnemonicAlias<"fistpq",   "fistpll">;
1740 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1741 def : MnemonicAlias<"fldcww",   "fldcw">;
1742 def : MnemonicAlias<"fnstcww", "fnstcw">;
1743 def : MnemonicAlias<"fnstsww", "fnstsw">;
1744 def : MnemonicAlias<"fucomip",  "fucompi">;
1745 def : MnemonicAlias<"fwait",    "wait">;
1746
1747
1748 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1749   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1750                   !strconcat(Prefix, NewCond, Suffix)>;
1751
1752 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1753 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1754 /// example "setz" -> "sete".
1755 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1756   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1757   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1758   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1759   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1760   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1761   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1762   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1763   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1764   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1765   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1766
1767   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1768   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1769   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1770   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1771 }
1772
1773 // Aliases for set<CC>
1774 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1775 // Aliases for j<CC>
1776 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1777 // Aliases for cmov<CC>{w,l,q}
1778 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1779 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1780 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1781
1782
1783 //===----------------------------------------------------------------------===//
1784 // Assembler Instruction Aliases
1785 //===----------------------------------------------------------------------===//
1786
1787 // aad/aam default to base 10 if no operand is specified.
1788 def : InstAlias<"aad", (AAD8i8 10)>;
1789 def : InstAlias<"aam", (AAM8i8 10)>;
1790
1791 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1792 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1793
1794 // clr aliases.
1795 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1796 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1797 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1798 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1799
1800 // div and idiv aliases for explicit A register.
1801 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1802 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1803 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1804 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1805 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1806 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1807 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1808 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1809 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1810 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1811 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1812 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1813 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1814 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1815 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1816 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1817
1818
1819
1820 // Various unary fpstack operations default to operating on on ST1.
1821 // For example, "fxch" -> "fxch %st(1)"
1822 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1823 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1824 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1825 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1826 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1827 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1828 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1829 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1830 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1831 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1832 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1833 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1834 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1835
1836 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1837 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1838 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1839 // gas.
1840 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1841  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1842                  (Inst RST:$op), EmitAlias>;
1843  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1844                  (Inst ST0), EmitAlias>;
1845 }
1846
1847 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1848 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1849 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1850 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1851 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1852 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1853 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1854 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1855 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1856 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1857 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1858 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1859 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1860 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1861 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1862 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1863
1864
1865 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1866 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1867 // solely because gas supports it.
1868 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1869 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1870 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1871 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1872 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1873 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1874
1875 // We accept "fnstsw %eax" even though it only writes %ax.
1876 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
1877 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
1878 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
1879
1880 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1881 // this is compatible with what GAS does.
1882 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1883 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1884 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1885 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1886
1887 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1888 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1889 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1890 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1891 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1892 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1893 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1894
1895 // inb %dx -> inb %al, %dx
1896 def : InstAlias<"inb %dx", (IN8rr)>;
1897 def : InstAlias<"inw %dx", (IN16rr)>;
1898 def : InstAlias<"inl %dx", (IN32rr)>;
1899 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1900 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1901 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1902
1903
1904 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1905 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1906 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1907 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1908 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1909 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1910 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1911
1912 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1913 // the move.  All segment/mem forms are equivalent, this has the shortest
1914 // encoding.
1915 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1916 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1917
1918 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1919 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1920
1921 // Match 'movq GR64, MMX' as an alias for movd.
1922 def : InstAlias<"movq $src, $dst",
1923                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1924 def : InstAlias<"movq $src, $dst",
1925                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1926
1927 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1928 // alias for movsl. (as in rep; movsd)
1929 def : InstAlias<"movsd", (MOVSD)>;
1930
1931 // movsx aliases
1932 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1933 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1934 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1935 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1936 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1937 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1938 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1939
1940 // movzx aliases
1941 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1942 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1943 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1944 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1945 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1946 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1947 // Note: No GR32->GR64 movzx form.
1948
1949 // outb %dx -> outb %al, %dx
1950 def : InstAlias<"outb %dx", (OUT8rr)>;
1951 def : InstAlias<"outw %dx", (OUT16rr)>;
1952 def : InstAlias<"outl %dx", (OUT32rr)>;
1953 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1954 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1955 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1956
1957 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1958 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1959 // errors, since its encoding is the most compact.
1960 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1961
1962 // shld/shrd op,op -> shld op, op, CL
1963 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
1964 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
1965 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
1966 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
1967 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
1968 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
1969
1970 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
1971 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
1972 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
1973 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
1974 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
1975 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
1976
1977 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1978  *  matching a fixed immediate like $1.
1979 // "shl X, $1" is an alias for "shl X".
1980 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1981  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1982                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1983  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1984                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1985  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1986                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1987  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1988                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1989  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1990                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1991  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1992                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1993  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1994                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1995  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1996                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1997 }
1998
1999 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2000 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2001 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2002 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2003 FIXME */
2004
2005 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2006 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2007 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
2008 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
2009 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
2010
2011 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2012 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2013 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
2014 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
2015 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
2016
2017 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2018 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
2019 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2020 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2021 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;