lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  69                                      SDTCisVT<2, i8>]>;
  70 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  71
  72 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  73                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  74 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  75
  76 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  77 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  78                                         SDTCisVT<1, i32>]>;
  79
  80 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  81
  82 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  83                                                          SDTCisVT<1, iPTR>,
  84                                                          SDTCisVT<2, iPTR>]>;
  85
  86 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  87                                             SDTCisPtrTy<1>,
  88                                             SDTCisVT<2, i32>,
  89                                             SDTCisVT<3, i8>,
  90                                             SDTCisVT<4, i32>]>;
  91
  92 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  93
  94 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  95
  96 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  97
  98 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 103
 104 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 105
 106 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 107
 108 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 109
 110 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 111
 112 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 113                             [SDNPHasChain]>;
 114 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 115                         [SDNPHasChain]>;
 116 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 117                         [SDNPHasChain]>;
 118 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120
 121
 122 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 123 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 124 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 125 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 126
 127 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 128 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 129
 130 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 131 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 132                         [SDNPHasChain]>;
 133 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 134 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 135
 136 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 137
 138 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 139                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 140                          SDNPMayLoad, SDNPMemOperand]>;
 141 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 142                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 143                          SDNPMayLoad, SDNPMemOperand]>;
 144 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 145                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 146                          SDNPMayLoad, SDNPMemOperand]>;
 147
 148 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 149                         [SDNPHasChain, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 152                         [SDNPHasChain, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 155                         [SDNPHasChain, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 158                         [SDNPHasChain, SDNPMayStore,
 159                          SDNPMayLoad, SDNPMemOperand]>;
 160 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 161                         [SDNPHasChain, SDNPMayStore,
 162                          SDNPMayLoad, SDNPMemOperand]>;
 163 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 164                         [SDNPHasChain, SDNPMayStore,
 165                          SDNPMayLoad, SDNPMemOperand]>;
 166 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 167                         [SDNPHasChain, SDNPMayStore,
 168                          SDNPMayLoad, SDNPMemOperand]>;
 169 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 170                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 171
 172 def X86vastart_save_xmm_regs :
 173                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 174                         SDT_X86VASTART_SAVE_XMM_REGS,
 175                         [SDNPHasChain, SDNPVariadic]>;
 176 def X86vaarg64 :
 177                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 178                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 179                          SDNPMemOperand]>;
 180 def X86callseq_start :
 181                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 182                         [SDNPHasChain, SDNPOutGlue]>;
 183 def X86callseq_end :
 184                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 185                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 186
 187 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 188                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 189                          SDNPVariadic]>;
 190
 191 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 192                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 193 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 194                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 195                          SDNPMayLoad]>;
 196
 197 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 199
 200 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 201 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 202
 203 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 204                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 205
 206 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 207                         [SDNPHasChain]>;
 208
 209 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 210                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 211
 212 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 213                           [SDNPCommutative]>;
 214 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 215 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 216                           [SDNPCommutative]>;
 217 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 218                           [SDNPCommutative]>;
 219 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 220 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 221
 222 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 223 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 224 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 227                           [SDNPCommutative]>;
 228 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 229                           [SDNPCommutative]>;
 230 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 231
 232 def X86blsi_flag : SDNode<"X86ISD::BLSI",  SDTUnaryArithWithFlags>;
 233 def X86blsmsk_flag : SDNode<"X86ISD::BLSMSK",  SDTUnaryArithWithFlags>;
 234 def X86blsr_flag : SDNode<"X86ISD::BLSR",  SDTUnaryArithWithFlags>;
 235
 236 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 237
 238 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 239                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 240
 241 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 242                           [SDNPHasChain]>;
 243
 244 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 245                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 246
 247 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 248                         [SDNPHasChain, SDNPOutGlue]>;
 249
 250 //===----------------------------------------------------------------------===//
 251 // X86 Operand Definitions.
 252 //
 253
 254 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 255 // the index operand of an address, to conform to x86 encoding restrictions.
 256 def ptr_rc_nosp : PointerLikeRegClass<1>;
 257
 258 // *mem - Operand definitions for the funky X86 addressing mode operands.
 259 //
 260 def X86MemAsmOperand : AsmOperandClass {
 261  let Name = "Mem"; let PredicateMethod = "isMem";
 262 }
 263 def X86Mem8AsmOperand : AsmOperandClass {
 264   let Name = "Mem8"; let PredicateMethod = "isMem8";
 265 }
 266 def X86Mem16AsmOperand : AsmOperandClass {
 267   let Name = "Mem16"; let PredicateMethod = "isMem16";
 268 }
 269 def X86Mem32AsmOperand : AsmOperandClass {
 270   let Name = "Mem32"; let PredicateMethod = "isMem32";
 271 }
 272 def X86Mem64AsmOperand : AsmOperandClass {
 273   let Name = "Mem64"; let PredicateMethod = "isMem64";
 274 }
 275 def X86Mem80AsmOperand : AsmOperandClass {
 276   let Name = "Mem80"; let PredicateMethod = "isMem80";
 277 }
 278 def X86Mem128AsmOperand : AsmOperandClass {
 279   let Name = "Mem128"; let PredicateMethod = "isMem128";
 280 }
 281 def X86Mem256AsmOperand : AsmOperandClass {
 282   let Name = "Mem256"; let PredicateMethod = "isMem256";
 283 }
 284
 285 def X86AbsMemAsmOperand : AsmOperandClass {
 286   let Name = "AbsMem";
 287   let SuperClasses = [X86MemAsmOperand];
 288 }
 289 class X86MemOperand<string printMethod> : Operand<iPTR> {
 290   let PrintMethod = printMethod;
 291   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 292   let ParserMatchClass = X86MemAsmOperand;
 293 }
 294
 295 let OperandType = "OPERAND_MEMORY" in {
 296 def opaque32mem : X86MemOperand<"printopaquemem">;
 297 def opaque48mem : X86MemOperand<"printopaquemem">;
 298 def opaque80mem : X86MemOperand<"printopaquemem">;
 299 def opaque512mem : X86MemOperand<"printopaquemem">;
 300
 301 def i8mem   : X86MemOperand<"printi8mem"> {
 302   let ParserMatchClass = X86Mem8AsmOperand; }
 303 def i16mem  : X86MemOperand<"printi16mem"> {
 304   let ParserMatchClass = X86Mem16AsmOperand; }
 305 def i32mem  : X86MemOperand<"printi32mem"> {
 306   let ParserMatchClass = X86Mem32AsmOperand; }
 307 def i64mem  : X86MemOperand<"printi64mem"> {
 308   let ParserMatchClass = X86Mem64AsmOperand; }
 309 def i128mem : X86MemOperand<"printi128mem"> {
 310   let ParserMatchClass = X86Mem128AsmOperand; }
 311 def i256mem : X86MemOperand<"printi256mem"> {
 312   let ParserMatchClass = X86Mem256AsmOperand; }
 313 def f32mem  : X86MemOperand<"printf32mem"> {
 314   let ParserMatchClass = X86Mem32AsmOperand; }
 315 def f64mem  : X86MemOperand<"printf64mem"> {
 316   let ParserMatchClass = X86Mem64AsmOperand; }
 317 def f80mem  : X86MemOperand<"printf80mem"> {
 318   let ParserMatchClass = X86Mem80AsmOperand; }
 319 def f128mem : X86MemOperand<"printf128mem"> {
 320   let ParserMatchClass = X86Mem128AsmOperand; }
 321 def f256mem : X86MemOperand<"printf256mem">{
 322   let ParserMatchClass = X86Mem256AsmOperand; }
 323 }
 324
 325 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 326 // plain GR64, so that it doesn't potentially require a REX prefix.
 327 def i8mem_NOREX : Operand<i64> {
 328   let PrintMethod = "printi8mem";
 329   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 330   let ParserMatchClass = X86Mem8AsmOperand;
 331   let OperandType = "OPERAND_MEMORY";
 332 }
 333
 334 // GPRs available for tailcall.
 335 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 336 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 337
 338 // Special i32mem for addresses of load folding tail calls. These are not
 339 // allowed to use callee-saved registers since they must be scheduled
 340 // after callee-saved register are popped.
 341 def i32mem_TC : Operand<i32> {
 342   let PrintMethod = "printi32mem";
 343   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 344                        i32imm, i8imm);
 345   let ParserMatchClass = X86Mem32AsmOperand;
 346   let OperandType = "OPERAND_MEMORY";
 347 }
 348
 349 // Special i64mem for addresses of load folding tail calls. These are not
 350 // allowed to use callee-saved registers since they must be scheduled
 351 // after callee-saved register are popped.
 352 def i64mem_TC : Operand<i64> {
 353   let PrintMethod = "printi64mem";
 354   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 355                        ptr_rc_tailcall, i32imm, i8imm);
 356   let ParserMatchClass = X86Mem64AsmOperand;
 357   let OperandType = "OPERAND_MEMORY";
 358 }
 359
 360 let OperandType = "OPERAND_PCREL",
 361     ParserMatchClass = X86AbsMemAsmOperand,
 362     PrintMethod = "print_pcrel_imm" in {
 363 def i32imm_pcrel : Operand<i32>;
 364 def i16imm_pcrel : Operand<i16>;
 365
 366 def offset8 : Operand<i64>;
 367 def offset16 : Operand<i64>;
 368 def offset32 : Operand<i64>;
 369 def offset64 : Operand<i64>;
 370
 371 // Branch targets have OtherVT type and print as pc-relative values.
 372 def brtarget : Operand<OtherVT>;
 373 def brtarget8 : Operand<OtherVT>;
 374
 375 }
 376
 377 def SSECC : Operand<i8> {
 378   let PrintMethod = "printSSECC";
 379   let OperandType = "OPERAND_IMMEDIATE";
 380 }
 381
 382 def AVXCC : Operand<i8> {
 383   let PrintMethod = "printSSECC";
 384   let OperandType = "OPERAND_IMMEDIATE";
 385 }
 386
 387 class ImmSExtAsmOperandClass : AsmOperandClass {
 388   let SuperClasses = [ImmAsmOperand];
 389   let RenderMethod = "addImmOperands";
 390 }
 391
 392 class ImmZExtAsmOperandClass : AsmOperandClass {
 393   let SuperClasses = [ImmAsmOperand];
 394   let RenderMethod = "addImmOperands";
 395 }
 396
 397 // Sign-extended immediate classes. We don't need to define the full lattice
 398 // here because there is no instruction with an ambiguity between ImmSExti64i32
 399 // and ImmSExti32i8.
 400 //
 401 // The strange ranges come from the fact that the assembler always works with
 402 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 403 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 404
 405 // [0, 0x7FFFFFFF]                                            |
 406 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 407 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 408   let Name = "ImmSExti64i32";
 409 }
 410
 411 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 412 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 413 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 414   let Name = "ImmSExti16i8";
 415   let SuperClasses = [ImmSExti64i32AsmOperand];
 416 }
 417
 418 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 419 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 420 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 421   let Name = "ImmSExti32i8";
 422 }
 423
 424 // [0, 0x000000FF]
 425 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 426   let Name = "ImmZExtu32u8";
 427 }
 428
 429
 430 // [0, 0x0000007F]                                            |
 431 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 432 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 433   let Name = "ImmSExti64i8";
 434   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 435                       ImmSExti64i32AsmOperand];
 436 }
 437
 438 // A couple of more descriptive operand definitions.
 439 // 16-bits but only 8 bits are significant.
 440 def i16i8imm  : Operand<i16> {
 441   let ParserMatchClass = ImmSExti16i8AsmOperand;
 442   let OperandType = "OPERAND_IMMEDIATE";
 443 }
 444 // 32-bits but only 8 bits are significant.
 445 def i32i8imm  : Operand<i32> {
 446   let ParserMatchClass = ImmSExti32i8AsmOperand;
 447   let OperandType = "OPERAND_IMMEDIATE";
 448 }
 449 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 450 def u32u8imm  : Operand<i32> {
 451   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 452   let OperandType = "OPERAND_IMMEDIATE";
 453 }
 454
 455 // 64-bits but only 32 bits are significant.
 456 def i64i32imm  : Operand<i64> {
 457   let ParserMatchClass = ImmSExti64i32AsmOperand;
 458   let OperandType = "OPERAND_IMMEDIATE";
 459 }
 460
 461 // 64-bits but only 32 bits are significant, and those bits are treated as being
 462 // pc relative.
 463 def i64i32imm_pcrel : Operand<i64> {
 464   let PrintMethod = "print_pcrel_imm";
 465   let ParserMatchClass = X86AbsMemAsmOperand;
 466   let OperandType = "OPERAND_PCREL";
 467 }
 468
 469 // 64-bits but only 8 bits are significant.
 470 def i64i8imm   : Operand<i64> {
 471   let ParserMatchClass = ImmSExti64i8AsmOperand;
 472   let OperandType = "OPERAND_IMMEDIATE";
 473 }
 474
 475 def lea64_32mem : Operand<i32> {
 476   let PrintMethod = "printi32mem";
 477   let AsmOperandLowerMethod = "lower_lea64_32mem";
 478   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 479   let ParserMatchClass = X86MemAsmOperand;
 480 }
 481
 482
 483 //===----------------------------------------------------------------------===//
 484 // X86 Complex Pattern Definitions.
 485 //
 486
 487 // Define X86 specific addressing mode.
 488 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 489 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 490                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 491                                []>;
 492 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 493                                [tglobaltlsaddr], []>;
 494
 495 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 496                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 497                          X86WrapperRIP], []>;
 498
 499 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 500                                [tglobaltlsaddr], []>;
 501
 502 //===----------------------------------------------------------------------===//
 503 // X86 Instruction Predicate Definitions.
 504 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 505 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 506
 507 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 508 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 509 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 510 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 511 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 512 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 513 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 514 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 515 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 516 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 517 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 518 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 519
 520 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 521 def HasAES       : Predicate<"Subtarget->hasAES()">;
 522 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 523 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 524 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 525 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 526 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 527 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 528 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 529 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 530 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 531 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 532 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 533 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 534 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 535 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 536 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 537                              AssemblerPredicate<"!Mode64Bit">;
 538 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 539                              AssemblerPredicate<"Mode64Bit">;
 540 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 541 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 542 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 543 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 544 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 545 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 546                              "TM.getCodeModel() != CodeModel::Kernel">;
 547 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 548                              "TM.getCodeModel() == CodeModel::Kernel">;
 549 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 550 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 551 def OptForSize   : Predicate<"OptForSize">;
 552 def OptForSpeed  : Predicate<"!OptForSize">;
 553 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 554 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 555
 556 //===----------------------------------------------------------------------===//
 557 // X86 Instruction Format Definitions.
 558 //
 559
 560 include "X86InstrFormats.td"
 561
 562 //===----------------------------------------------------------------------===//
 563 // Pattern fragments.
 564 //
 565
 566 // X86 specific condition code. These correspond to CondCode in
 567 // X86InstrInfo.h. They must be kept in synch.
 568 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 569 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 570 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 571 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 572 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 573 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 574 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 575 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 576 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 577 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 578 def X86_COND_NO  : PatLeaf<(i8 10)>;
 579 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 580 def X86_COND_NS  : PatLeaf<(i8 12)>;
 581 def X86_COND_O   : PatLeaf<(i8 13)>;
 582 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 583 def X86_COND_S   : PatLeaf<(i8 15)>;
 584
 585 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 586   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 587   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 588   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 589 }
 590
 591 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 592
 593
 594 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 595 // unsigned field.
 596 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 597
 598 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 599   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 600 }]>;
 601
 602 // Helper fragments for loads.
 603 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 604 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 605 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 606   LoadSDNode *LD = cast<LoadSDNode>(N);
 607   ISD::LoadExtType ExtType = LD->getExtensionType();
 608   if (ExtType == ISD::NON_EXTLOAD)
 609     return true;
 610   if (ExtType == ISD::EXTLOAD)
 611     return LD->getAlignment() >= 2 && !LD->isVolatile();
 612   return false;
 613 }]>;
 614
 615 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 616   LoadSDNode *LD = cast<LoadSDNode>(N);
 617   ISD::LoadExtType ExtType = LD->getExtensionType();
 618   if (ExtType == ISD::EXTLOAD)
 619     return LD->getAlignment() >= 2 && !LD->isVolatile();
 620   return false;
 621 }]>;
 622
 623 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 624   LoadSDNode *LD = cast<LoadSDNode>(N);
 625   ISD::LoadExtType ExtType = LD->getExtensionType();
 626   if (ExtType == ISD::NON_EXTLOAD)
 627     return true;
 628   if (ExtType == ISD::EXTLOAD)
 629     return LD->getAlignment() >= 4 && !LD->isVolatile();
 630   return false;
 631 }]>;
 632
 633 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 634 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 635 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 636 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 637 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 638
 639 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 640 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 641 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 642 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 643 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 644 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 645
 646 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 647 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 648 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 649 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 650 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 651 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 652 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 653 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 654 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 655 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 656
 657 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 658 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 659 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 660 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 661 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 662 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 663 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 664 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 665 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 666 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 667
 668
 669 // An 'and' node with a single use.
 670 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 671   return N->hasOneUse();
 672 }]>;
 673 // An 'srl' node with a single use.
 674 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 675   return N->hasOneUse();
 676 }]>;
 677 // An 'trunc' node with a single use.
 678 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 679   return N->hasOneUse();
 680 }]>;
 681
 682 //===----------------------------------------------------------------------===//
 683 // Instruction list.
 684 //
 685
 686 // Nop
 687 let neverHasSideEffects = 1 in {
 688   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 689   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 690                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 691   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 692                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 693 }
 694
 695
 696 // Constructing a stack frame.
 697 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 698                  "enter\t$len, $lvl", [], IIC_ENTER>;
 699
 700 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 701 def LEAVE    : I<0xC9, RawFrm,
 702                  (outs), (ins), "leave", [], IIC_LEAVE>,
 703                  Requires<[In32BitMode]>;
 704
 705 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 706 def LEAVE64  : I<0xC9, RawFrm,
 707                  (outs), (ins), "leave", [], IIC_LEAVE>,
 708                  Requires<[In64BitMode]>;
 709
 710 //===----------------------------------------------------------------------===//
 711 //  Miscellaneous Instructions.
 712 //
 713
 714 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 715 let mayLoad = 1 in {
 716 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 717                 IIC_POP_REG16>, OpSize;
 718 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 719                 IIC_POP_REG>;
 720 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 721                 IIC_POP_REG>, OpSize;
 722 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 723                 IIC_POP_MEM>, OpSize;
 724 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 725                 IIC_POP_REG>;
 726 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 727                 IIC_POP_MEM>;
 728
 729 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 730 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 731                Requires<[In32BitMode]>;
 732 }
 733
 734 let mayStore = 1 in {
 735 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 736                  IIC_PUSH_REG>, OpSize;
 737 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 738                  IIC_PUSH_REG>;
 739 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 740                  IIC_PUSH_REG>, OpSize;
 741 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 742                  IIC_PUSH_MEM>,
 743   OpSize;
 744 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 745                  IIC_PUSH_REG>;
 746 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 747                  IIC_PUSH_MEM>;
 748
 749 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 750                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 751 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 752                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 753 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 754                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 755
 756 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 757                  OpSize;
 758 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 759                Requires<[In32BitMode]>;
 760
 761 }
 762 }
 763
 764 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 765 let mayLoad = 1 in {
 766 def POP64r   : I<0x58, AddRegFrm,
 767                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 768 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 769                 IIC_POP_REG>;
 770 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 771                 IIC_POP_MEM>;
 772 }
 773 let mayStore = 1 in {
 774 def PUSH64r  : I<0x50, AddRegFrm,
 775                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 776 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 777                  IIC_PUSH_REG>;
 778 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 779                  IIC_PUSH_MEM>;
 780 }
 781 }
 782
 783 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 784 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 785                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 786 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 787                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 788 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 789                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 790 }
 791
 792 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 793 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 794                Requires<[In64BitMode]>;
 795 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 796 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 797                  Requires<[In64BitMode]>;
 798
 799
 800
 801 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 802     mayLoad=1, neverHasSideEffects=1 in {
 803 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 804                Requires<[In32BitMode]>;
 805 }
 806 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 807     mayStore=1, neverHasSideEffects=1 in {
 808 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 809                Requires<[In32BitMode]>;
 810 }
 811
 812 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 813 def BSWAP32r : I<0xC8, AddRegFrm,
 814                  (outs GR32:$dst), (ins GR32:$src),
 815                  "bswap{l}\t$dst",
 816                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 817
 818 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 819                   "bswap{q}\t$dst",
 820                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 821 } // Constraints = "$src = $dst"
 822
 823 // Bit scan instructions.
 824 let Defs = [EFLAGS] in {
 825 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 826                  "bsf{w}\t{$src, $dst|$dst, $src}",
 827                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 828                   IIC_BSF>, TB, OpSize;
 829 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 830                  "bsf{w}\t{$src, $dst|$dst, $src}",
 831                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 832                   IIC_BSF>, TB, OpSize;
 833 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 834                  "bsf{l}\t{$src, $dst|$dst, $src}",
 835                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB;
 836 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 837                  "bsf{l}\t{$src, $dst|$dst, $src}",
 838                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 839                  IIC_BSF>, TB;
 840 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 841                   "bsf{q}\t{$src, $dst|$dst, $src}",
 842                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 843                   IIC_BSF>, TB;
 844 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 845                   "bsf{q}\t{$src, $dst|$dst, $src}",
 846                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 847                   IIC_BSF>, TB;
 848
 849 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 850                  "bsr{w}\t{$src, $dst|$dst, $src}",
 851                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 852                  TB, OpSize;
 853 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 854                  "bsr{w}\t{$src, $dst|$dst, $src}",
 855                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 856                  IIC_BSR>, TB,
 857                  OpSize;
 858 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 859                  "bsr{l}\t{$src, $dst|$dst, $src}",
 860                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB;
 861 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 862                  "bsr{l}\t{$src, $dst|$dst, $src}",
 863                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 864                  IIC_BSR>, TB;
 865 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 866                   "bsr{q}\t{$src, $dst|$dst, $src}",
 867                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB;
 868 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 869                   "bsr{q}\t{$src, $dst|$dst, $src}",
 870                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 871                   IIC_BSR>, TB;
 872 } // Defs = [EFLAGS]
 873
 874
 875 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 876 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 877 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 878 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 879 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 880 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 881 }
 882
 883 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 884 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 885 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 886 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 887 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 888 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 889 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 890 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 891 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 892
 893 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 894 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 895 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 896 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 897
 898 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 899 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 900 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 901 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 902
 903
 904 //===----------------------------------------------------------------------===//
 905 //  Move Instructions.
 906 //
 907
 908 let neverHasSideEffects = 1 in {
 909 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 910                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 911 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 912                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 913 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 914                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 915 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 916                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 917 }
 918 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 919 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 920                    "mov{b}\t{$src, $dst|$dst, $src}",
 921                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
 922 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 923                    "mov{w}\t{$src, $dst|$dst, $src}",
 924                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
 925 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 926                    "mov{l}\t{$src, $dst|$dst, $src}",
 927                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
 928 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 929                     "movabs{q}\t{$src, $dst|$dst, $src}",
 930                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
 931 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 932                       "mov{q}\t{$src, $dst|$dst, $src}",
 933                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
 934 }
 935
 936 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 937                    "mov{b}\t{$src, $dst|$dst, $src}",
 938                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 939 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 940                    "mov{w}\t{$src, $dst|$dst, $src}",
 941                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
 942 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 943                    "mov{l}\t{$src, $dst|$dst, $src}",
 944                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 945 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 946                       "mov{q}\t{$src, $dst|$dst, $src}",
 947                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
 948
 949 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 950 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 951 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 952                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
 953                    Requires<[In32BitMode]>;
 954 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 955                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
 956                      Requires<[In32BitMode]>;
 957 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 958                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
 959                      Requires<[In32BitMode]>;
 960 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 961                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
 962                   Requires<[In32BitMode]>;
 963 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 964                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
 965                      Requires<[In32BitMode]>;
 966 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 967                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
 968                      Requires<[In32BitMode]>;
 969
 970 // FIXME: These definitions are utterly broken
 971 // Just leave them commented out for now because they're useless outside
 972 // of the large code model, and most compilers won't generate the instructions
 973 // in question.
 974 /*
 975 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 976                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 977 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 978                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
 979 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 980                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 981 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 982                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 983 */
 984
 985
 986 let isCodeGenOnly = 1 in {
 987 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 988                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 989 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 990                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 991 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 992                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 993 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 994                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 995 }
 996
 997 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 998 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 999                 "mov{b}\t{$src, $dst|$dst, $src}",
1000                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1001 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1002                 "mov{w}\t{$src, $dst|$dst, $src}",
1003                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1004 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1005                 "mov{l}\t{$src, $dst|$dst, $src}",
1006                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1007 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1008                  "mov{q}\t{$src, $dst|$dst, $src}",
1009                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1010 }
1011
1012 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1013                 "mov{b}\t{$src, $dst|$dst, $src}",
1014                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1015 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1016                 "mov{w}\t{$src, $dst|$dst, $src}",
1017                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1018 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1019                 "mov{l}\t{$src, $dst|$dst, $src}",
1020                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1021 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1022                  "mov{q}\t{$src, $dst|$dst, $src}",
1023                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1024
1025 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1026 // that they can be used for copying and storing h registers, which can't be
1027 // encoded when a REX prefix is present.
1028 let isCodeGenOnly = 1 in {
1029 let neverHasSideEffects = 1 in
1030 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1031                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1032                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>;
1033 let mayStore = 1 in
1034 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1035                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1036                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1037                      IIC_MOV_MEM>;
1038 let mayLoad = 1, neverHasSideEffects = 1,
1039     canFoldAsLoad = 1, isReMaterializable = 1 in
1040 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1041                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1042                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1043                      IIC_MOV_MEM>;
1044 }
1045
1046
1047 // Condition code ops, incl. set if equal/not equal/...
1048 let Defs = [EFLAGS], Uses = [AH] in
1049 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1050                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1051 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1052 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1053                 IIC_AHF>;  // AH = flags
1054
1055
1056 //===----------------------------------------------------------------------===//
1057 // Bit tests instructions: BT, BTS, BTR, BTC.
1058
1059 let Defs = [EFLAGS] in {
1060 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1061                "bt{w}\t{$src2, $src1|$src1, $src2}",
1062                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1063                OpSize, TB;
1064 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1065                "bt{l}\t{$src2, $src1|$src1, $src2}",
1066                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1067 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1068                "bt{q}\t{$src2, $src1|$src1, $src2}",
1069                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1070
1071 // Unlike with the register+register form, the memory+register form of the
1072 // bt instruction does not ignore the high bits of the index. From ISel's
1073 // perspective, this is pretty bizarre. Make these instructions disassembly
1074 // only for now.
1075
1076 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1077                "bt{w}\t{$src2, $src1|$src1, $src2}",
1078 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1079 //                (implicit EFLAGS)]
1080                [], IIC_BT_MR
1081                >, OpSize, TB, Requires<[FastBTMem]>;
1082 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1083                "bt{l}\t{$src2, $src1|$src1, $src2}",
1084 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1085 //                (implicit EFLAGS)]
1086                [], IIC_BT_MR
1087                >, TB, Requires<[FastBTMem]>;
1088 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1089                "bt{q}\t{$src2, $src1|$src1, $src2}",
1090 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1091 //                (implicit EFLAGS)]
1092                 [], IIC_BT_MR
1093                 >, TB;
1094
1095 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1096                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1097                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1098                 IIC_BT_RI>, OpSize, TB;
1099 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1100                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1101                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1102                 IIC_BT_RI>, TB;
1103 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1104                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1105                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1106                 IIC_BT_RI>, TB;
1107
1108 // Note that these instructions don't need FastBTMem because that
1109 // only applies when the other operand is in a register. When it's
1110 // an immediate, bt is still fast.
1111 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1112                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1113                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1114                  ], IIC_BT_MI>, OpSize, TB;
1115 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1116                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1117                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1118                  ], IIC_BT_MI>, TB;
1119 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1120                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1121                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1122                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1123
1124
1125 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1126                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1127                 OpSize, TB;
1128 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1129                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1130 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1131                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1132 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1133                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1134                 OpSize, TB;
1135 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1136                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1137 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1138                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1139 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1140                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1141                     OpSize, TB;
1142 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1143                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1144 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1145                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1146 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1147                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1148                     OpSize, TB;
1149 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1150                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1151 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1152                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1153
1154 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1155                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1156                 OpSize, TB;
1157 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1158                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1159 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1160                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1161 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1162                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1163                 OpSize, TB;
1164 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1165                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1166 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1167                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1168 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1169                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1170                     OpSize, TB;
1171 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1172                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1173 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1174                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1175 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1176                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1177                     OpSize, TB;
1178 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1179                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1180 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1181                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1182
1183 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1184                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1185                 OpSize, TB;
1186 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1187                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1188 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1189                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1190 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1191                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1192                 OpSize, TB;
1193 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1194                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1195 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1196                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1197 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1198                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1199                     OpSize, TB;
1200 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1201                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1202 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1203                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1204 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1205                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1206                     OpSize, TB;
1207 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1208                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1209 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1210                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1211 } // Defs = [EFLAGS]
1212
1213
1214 //===----------------------------------------------------------------------===//
1215 // Atomic support
1216 //
1217
1218
1219 // Atomic swap. These are just normal xchg instructions. But since a memory
1220 // operand is referenced, the atomicity is ensured.
1221 let Constraints = "$val = $dst" in {
1222 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1223                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1224                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))],
1225                IIC_XCHG_MEM>;
1226 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1227                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1228                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))],
1229                IIC_XCHG_MEM>,
1230                 OpSize;
1231 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1232                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1233                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))],
1234                IIC_XCHG_MEM>;
1235 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1236                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1237                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))],
1238                   IIC_XCHG_MEM>;
1239
1240 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1241                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1242 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1243                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1244 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1245                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1246 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1247                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1248 }
1249
1250 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1251                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1252 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1253                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1254                   Requires<[In32BitMode]>;
1255 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1256 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1257 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1258                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1259                    Requires<[In64BitMode]>;
1260 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1261                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1262
1263
1264
1265 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1266                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1267 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1268                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1269                  OpSize;
1270 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1271                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1272 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1273                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1274
1275 let mayLoad = 1, mayStore = 1 in {
1276 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1277                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1278 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1279                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1280                  OpSize;
1281 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1282                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1283 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1284                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1285
1286 }
1287
1288 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1289                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1290                    IIC_CMPXCHG_REG8>, TB;
1291 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1292                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1293                     IIC_CMPXCHG_REG>, TB, OpSize;
1294 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1295                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1296                      IIC_CMPXCHG_REG>, TB;
1297 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1298                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1299                       IIC_CMPXCHG_REG>, TB;
1300
1301 let mayLoad = 1, mayStore = 1 in {
1302 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1303                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1304                      IIC_CMPXCHG_MEM8>, TB;
1305 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1306                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1307                      IIC_CMPXCHG_MEM>, TB, OpSize;
1308 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1309                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1310                      IIC_CMPXCHG_MEM>, TB;
1311 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1312                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1313                       IIC_CMPXCHG_MEM>, TB;
1314 }
1315
1316 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1317 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1318                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1319
1320 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1321 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1322                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1323                     TB, Requires<[HasCmpxchg16b]>;
1324
1325
1326
1327 // Lock instruction prefix
1328 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1329
1330 // Rex64 instruction prefix
1331 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1332
1333 // Data16 instruction prefix
1334 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1335
1336 // Repeat string operation instruction prefixes
1337 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1338 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1339 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1340 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1341 // Repeat while not equal (used with CMPS and SCAS)
1342 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1343 }
1344
1345
1346 // String manipulation instructions
1347 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1348 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1349 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1350 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1351
1352 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1353 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1354 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1355
1356
1357 // Flag instructions
1358 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1359 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1360 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1361 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1362 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1363 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1364 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1365
1366 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1367
1368 // Table lookup instructions
1369 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>;
1370
1371 // ASCII Adjust After Addition
1372 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1373 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1374             Requires<[In32BitMode]>;
1375
1376 // ASCII Adjust AX Before Division
1377 // sets AL, AH and EFLAGS and uses AL and AH
1378 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1379                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1380
1381 // ASCII Adjust AX After Multiply
1382 // sets AL, AH and EFLAGS and uses AL
1383 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1384                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1385
1386 // ASCII Adjust AL After Subtraction - sets
1387 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1388 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1389             Requires<[In32BitMode]>;
1390
1391 // Decimal Adjust AL after Addition
1392 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1393 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1394             Requires<[In32BitMode]>;
1395
1396 // Decimal Adjust AL after Subtraction
1397 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1398 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1399             Requires<[In32BitMode]>;
1400
1401 // Check Array Index Against Bounds
1402 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1403                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1404                    Requires<[In32BitMode]>;
1405 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1406                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1407                    Requires<[In32BitMode]>;
1408
1409 // Adjust RPL Field of Segment Selector
1410 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1411                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1412                  Requires<[In32BitMode]>;
1413 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1414                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1415                  Requires<[In32BitMode]>;
1416
1417 //===----------------------------------------------------------------------===//
1418 // MOVBE Instructions
1419 //
1420 let Predicates = [HasMOVBE] in {
1421   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1422                     "movbe{w}\t{$src, $dst|$dst, $src}",
1423                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1424                     OpSize, T8;
1425   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1426                     "movbe{l}\t{$src, $dst|$dst, $src}",
1427                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1428                     T8;
1429   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1430                      "movbe{q}\t{$src, $dst|$dst, $src}",
1431                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1432                      T8;
1433   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1434                     "movbe{w}\t{$src, $dst|$dst, $src}",
1435                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1436                     OpSize, T8;
1437   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1438                     "movbe{l}\t{$src, $dst|$dst, $src}",
1439                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1440                     T8;
1441   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1442                      "movbe{q}\t{$src, $dst|$dst, $src}",
1443                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1444                      T8;
1445 }
1446
1447 //===----------------------------------------------------------------------===//
1448 // RDRAND Instruction
1449 //
1450 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1451   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1452                     "rdrand{w}\t$dst", []>, OpSize, TB;
1453   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1454                     "rdrand{l}\t$dst", []>, TB;
1455   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1456                      "rdrand{q}\t$dst", []>, TB;
1457 }
1458
1459 //===----------------------------------------------------------------------===//
1460 // LZCNT Instruction
1461 //
1462 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1463   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1464                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1465                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1466                     OpSize;
1467   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1468                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1469                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1470                      (implicit EFLAGS)]>, XS, OpSize;
1471
1472   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1473                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1474                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1475   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1476                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1477                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1478                      (implicit EFLAGS)]>, XS;
1479
1480   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1481                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1482                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1483                      XS;
1484   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1485                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1486                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1487                       (implicit EFLAGS)]>, XS;
1488 }
1489
1490 //===----------------------------------------------------------------------===//
1491 // BMI Instructions
1492 //
1493 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1494   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1495                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1496                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1497                     OpSize;
1498   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1499                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1500                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1501                      (implicit EFLAGS)]>, XS, OpSize;
1502
1503   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1504                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1505                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1506   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1507                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1508                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1509                      (implicit EFLAGS)]>, XS;
1510
1511   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1512                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1513                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1514                      XS;
1515   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1516                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1517                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1518                       (implicit EFLAGS)]>, XS;
1519 }
1520
1521 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1522                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1523                   PatFrag ld_frag> {
1524   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1525              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1526              [(set RC:$dst, EFLAGS, (OpNode RC:$src))]>, T8, VEX_4V;
1527   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1528              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1529              [(set RC:$dst, EFLAGS, (OpNode (ld_frag addr:$src)))]>,
1530              T8, VEX_4V;
1531 }
1532
1533 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1534   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1535                         X86blsr_flag, loadi32>;
1536   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1537                         X86blsr_flag, loadi64>, VEX_W;
1538   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1539                           X86blsmsk_flag, loadi32>;
1540   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1541                           X86blsmsk_flag, loadi64>, VEX_W;
1542   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1543                         X86blsi_flag, loadi32>;
1544   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1545                         X86blsi_flag, loadi64>, VEX_W;
1546 }
1547
1548 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1549                           X86MemOperand x86memop, Intrinsic Int,
1550                           PatFrag ld_frag> {
1551   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1552              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1553              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1554              T8, VEX_4VOp3;
1555   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1556              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1557              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1558               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1559 }
1560
1561 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1562   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1563                                 int_x86_bmi_bextr_32, loadi32>;
1564   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1565                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1566 }
1567
1568 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1569   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1570                                int_x86_bmi_bzhi_32, loadi32>;
1571   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1572                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1573 }
1574
1575 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1576                          X86MemOperand x86memop, Intrinsic Int,
1577                          PatFrag ld_frag> {
1578   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1579              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1580              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1581              VEX_4V;
1582   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1583              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1584              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1585 }
1586
1587 let Predicates = [HasBMI2] in {
1588   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1589                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1590   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1591                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1592   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1593                                int_x86_bmi_pext_32, loadi32>, T8XS;
1594   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1595                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1596 }
1597
1598 //===----------------------------------------------------------------------===//
1599 // Subsystems.
1600 //===----------------------------------------------------------------------===//
1601
1602 include "X86InstrArithmetic.td"
1603 include "X86InstrCMovSetCC.td"
1604 include "X86InstrExtension.td"
1605 include "X86InstrControl.td"
1606 include "X86InstrShiftRotate.td"
1607
1608 // X87 Floating Point Stack.
1609 include "X86InstrFPStack.td"
1610
1611 // SIMD support (SSE, MMX and AVX)
1612 include "X86InstrFragmentsSIMD.td"
1613
1614 // FMA - Fused Multiply-Add support (requires FMA)
1615 include "X86InstrFMA.td"
1616
1617 // XOP
1618 include "X86InstrXOP.td"
1619
1620 // SSE, MMX and 3DNow! vector support.
1621 include "X86InstrSSE.td"
1622 include "X86InstrMMX.td"
1623 include "X86Instr3DNow.td"
1624
1625 include "X86InstrVMX.td"
1626 include "X86InstrSVM.td"
1627
1628 // System instructions.
1629 include "X86InstrSystem.td"
1630
1631 // Compiler Pseudo Instructions and Pat Patterns
1632 include "X86InstrCompiler.td"
1633
1634 //===----------------------------------------------------------------------===//
1635 // Assembler Mnemonic Aliases
1636 //===----------------------------------------------------------------------===//
1637
1638 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1639 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1640
1641 def : MnemonicAlias<"cbw",  "cbtw">;
1642 def : MnemonicAlias<"cwde", "cwtl">;
1643 def : MnemonicAlias<"cwd",  "cwtd">;
1644 def : MnemonicAlias<"cdq", "cltd">;
1645 def : MnemonicAlias<"cdqe", "cltq">;
1646 def : MnemonicAlias<"cqo", "cqto">;
1647
1648 // lret maps to lretl, it is not ambiguous with lretq.
1649 def : MnemonicAlias<"lret", "lretl">;
1650
1651 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1652 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1653
1654 def : MnemonicAlias<"loopz", "loope">;
1655 def : MnemonicAlias<"loopnz", "loopne">;
1656
1657 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1658 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1659 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1660 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1661 def : MnemonicAlias<"popfd",  "popfl">;
1662
1663 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1664 // all modes.  However: "push (addr)" and "push $42" should default to
1665 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1666 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1667 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1668 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1669 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1670 def : MnemonicAlias<"pushfd", "pushfl">;
1671
1672 def : MnemonicAlias<"repe", "rep">;
1673 def : MnemonicAlias<"repz", "rep">;
1674 def : MnemonicAlias<"repnz", "repne">;
1675
1676 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1677 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1678
1679 def : MnemonicAlias<"salb", "shlb">;
1680 def : MnemonicAlias<"salw", "shlw">;
1681 def : MnemonicAlias<"sall", "shll">;
1682 def : MnemonicAlias<"salq", "shlq">;
1683
1684 def : MnemonicAlias<"smovb", "movsb">;
1685 def : MnemonicAlias<"smovw", "movsw">;
1686 def : MnemonicAlias<"smovl", "movsl">;
1687 def : MnemonicAlias<"smovq", "movsq">;
1688
1689 def : MnemonicAlias<"ud2a", "ud2">;
1690 def : MnemonicAlias<"verrw", "verr">;
1691
1692 // System instruction aliases.
1693 def : MnemonicAlias<"iret", "iretl">;
1694 def : MnemonicAlias<"sysret", "sysretl">;
1695 def : MnemonicAlias<"sysexit", "sysexitl">;
1696
1697 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1698 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1699 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1700 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1701 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1702 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1703 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1704 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1705
1706
1707 // Floating point stack aliases.
1708 def : MnemonicAlias<"fcmovz",   "fcmove">;
1709 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1710 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1711 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1712 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1713 def : MnemonicAlias<"fcomip",   "fcompi">;
1714 def : MnemonicAlias<"fildq",    "fildll">;
1715 def : MnemonicAlias<"fistpq",   "fistpll">;
1716 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1717 def : MnemonicAlias<"fldcww",   "fldcw">;
1718 def : MnemonicAlias<"fnstcww", "fnstcw">;
1719 def : MnemonicAlias<"fnstsww", "fnstsw">;
1720 def : MnemonicAlias<"fucomip",  "fucompi">;
1721 def : MnemonicAlias<"fwait",    "wait">;
1722
1723
1724 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1725   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1726                   !strconcat(Prefix, NewCond, Suffix)>;
1727
1728 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1729 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1730 /// example "setz" -> "sete".
1731 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1732   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1733   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1734   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1735   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1736   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1737   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1738   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1739   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1740   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1741   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1742
1743   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1744   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1745   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1746   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1747 }
1748
1749 // Aliases for set<CC>
1750 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1751 // Aliases for j<CC>
1752 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1753 // Aliases for cmov<CC>{w,l,q}
1754 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1755 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1756 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1757
1758
1759 //===----------------------------------------------------------------------===//
1760 // Assembler Instruction Aliases
1761 //===----------------------------------------------------------------------===//
1762
1763 // aad/aam default to base 10 if no operand is specified.
1764 def : InstAlias<"aad", (AAD8i8 10)>;
1765 def : InstAlias<"aam", (AAM8i8 10)>;
1766
1767 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1768 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1769
1770 // clr aliases.
1771 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1772 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1773 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1774 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1775
1776 // div and idiv aliases for explicit A register.
1777 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1778 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1779 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1780 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1781 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1782 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1783 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1784 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1785 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1786 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1787 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1788 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1789 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1790 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1791 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1792 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1793
1794
1795
1796 // Various unary fpstack operations default to operating on on ST1.
1797 // For example, "fxch" -> "fxch %st(1)"
1798 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1799 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1800 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1801 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1802 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1803 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1804 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1805 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1806 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1807 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1808 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1809 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1810 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1811
1812 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1813 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1814 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1815 // gas.
1816 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1817  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1818                  (Inst RST:$op), EmitAlias>;
1819  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1820                  (Inst ST0), EmitAlias>;
1821 }
1822
1823 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1824 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1825 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1826 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1827 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1828 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1829 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1830 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1831 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1832 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1833 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1834 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1835 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1836 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1837 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1838 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1839
1840
1841 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1842 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1843 // solely because gas supports it.
1844 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1845 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1846 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1847 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1848 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1849 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1850
1851 // We accept "fnstsw %eax" even though it only writes %ax.
1852 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
1853 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
1854 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
1855
1856 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1857 // this is compatible with what GAS does.
1858 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1859 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1860 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1861 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1862
1863 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1864 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1865 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1866 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1867 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1868 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1869 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1870
1871 // inb %dx -> inb %al, %dx
1872 def : InstAlias<"inb %dx", (IN8rr)>;
1873 def : InstAlias<"inw %dx", (IN16rr)>;
1874 def : InstAlias<"inl %dx", (IN32rr)>;
1875 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1876 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1877 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1878
1879
1880 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1881 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1882 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1883 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1884 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1885 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1886 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1887
1888 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1889 // the move.  All segment/mem forms are equivalent, this has the shortest
1890 // encoding.
1891 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1892 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1893
1894 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1895 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1896
1897 // Match 'movq GR64, MMX' as an alias for movd.
1898 def : InstAlias<"movq $src, $dst",
1899                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1900 def : InstAlias<"movq $src, $dst",
1901                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1902
1903 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1904 // alias for movsl. (as in rep; movsd)
1905 def : InstAlias<"movsd", (MOVSD)>;
1906
1907 // movsx aliases
1908 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1909 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1910 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1911 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1912 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1913 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1914 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1915
1916 // movzx aliases
1917 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1918 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1919 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1920 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1921 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1922 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1923 // Note: No GR32->GR64 movzx form.
1924
1925 // outb %dx -> outb %al, %dx
1926 def : InstAlias<"outb %dx", (OUT8rr)>;
1927 def : InstAlias<"outw %dx", (OUT16rr)>;
1928 def : InstAlias<"outl %dx", (OUT32rr)>;
1929 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1930 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1931 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1932
1933 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1934 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1935 // errors, since its encoding is the most compact.
1936 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1937
1938 // shld/shrd op,op -> shld op, op, CL
1939 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
1940 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
1941 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
1942 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
1943 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
1944 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
1945
1946 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
1947 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
1948 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
1949 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
1950 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
1951 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
1952
1953 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1954  *  matching a fixed immediate like $1.
1955 // "shl X, $1" is an alias for "shl X".
1956 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1957  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1958                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1959  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1960                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1961  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1962                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1963  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1964                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1965  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1966                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1967  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1968                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1969  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1970                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1971  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1972                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1973 }
1974
1975 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1976 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1977 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1978 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1979 FIXME */
1980
1981 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1982 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1983 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1984 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1985 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1986
1987 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1988 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1989 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1990 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1991 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
1992
1993 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
1994 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
1995 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
1996 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
1997 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;