lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Evan Cheng and is distributed under the University
   6 // of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86loadp   : SDNode<"X86ISD::LOAD_PACK", SDTLoad, [SDNPHasChain]>;
  25 def X86loadu   : SDNode<"X86ISD::LOAD_UA",   SDTLoad, [SDNPHasChain]>;
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest,
  36                         [SDNPHasChain, SDNPOutFlag]>;
  37 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest,
  38                         [SDNPHasChain, SDNPOutFlag]>;
  39 def X86s2vec   : SDNode<"X86ISD::S2VEC",  SDTypeProfile<1, 1, []>, []>;
  40 def X86pextrw  : SDNode<"X86ISD::PEXTRW", SDTypeProfile<1, 2, []>, []>;
  41 def X86pinsrw  : SDNode<"X86ISD::PINSRW", SDTypeProfile<1, 3, []>, []>;
  42
  43 //===----------------------------------------------------------------------===//
  44 // SSE 'Special' Instructions
  45 //===----------------------------------------------------------------------===//
  46
  47 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (ops VR128:$dst),
  48                            "#IMPLICIT_DEF $dst",
  49                            [(set VR128:$dst, (v4f32 (undef)))]>,
  50                          Requires<[HasSSE1]>;
  51 def IMPLICIT_DEF_FR32  : I<0, Pseudo, (ops FR32:$dst),
  52                            "#IMPLICIT_DEF $dst",
  53                            [(set FR32:$dst, (undef))]>, Requires<[HasSSE2]>;
  54 def IMPLICIT_DEF_FR64  : I<0, Pseudo, (ops FR64:$dst),
  55                            "#IMPLICIT_DEF $dst",
  56                            [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // SSE Complex Patterns
  60 //===----------------------------------------------------------------------===//
  61
  62 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  63 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  64 // forms.
  65 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  66                                   [SDNPHasChain]>;
  67 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  68                                   [SDNPHasChain]>;
  69
  70 def ssmem : Operand<v4f32> {
  71   let PrintMethod = "printf32mem";
  72   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  73 }
  74 def sdmem : Operand<v2f64> {
  75   let PrintMethod = "printf64mem";
  76   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  77 }
  78
  79 //===----------------------------------------------------------------------===//
  80 // SSE pattern fragments
  81 //===----------------------------------------------------------------------===//
  82
  83 def X86loadpf32  : PatFrag<(ops node:$ptr), (f32   (X86loadp node:$ptr))>;
  84 def X86loadpf64  : PatFrag<(ops node:$ptr), (f64   (X86loadp node:$ptr))>;
  85
  86 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  87 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  88 def loadv2i32    : PatFrag<(ops node:$ptr), (v2i32 (load node:$ptr))>;
  89 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  90
  91 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
  92 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
  93 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
  94 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
  95 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
  96 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
  97
  98 def fp32imm0 : PatLeaf<(f32 fpimm), [{
  99   return N->isExactlyValue(+0.0);
 100 }]>;
 101
 102 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 103   // Transformation function: imm >> 3
 104   return getI32Imm(N->getValue() >> 3);
 105 }]>;
 106
 107 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 108 // SHUFP* etc. imm.
 109 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 110   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 111 }]>;
 112
 113 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 114 // PSHUFHW imm.
 115 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 116   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 117 }]>;
 118
 119 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 120 // PSHUFLW imm.
 121 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 122   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 123 }]>;
 124
 125 def SSE_splat_mask : PatLeaf<(build_vector), [{
 126   return X86::isSplatMask(N);
 127 }], SHUFFLE_get_shuf_imm>;
 128
 129 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 130   return X86::isSplatLoMask(N);
 131 }]>;
 132
 133 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 134   return X86::isMOVHLPSMask(N);
 135 }]>;
 136
 137 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 138   return X86::isMOVHLPS_v_undef_Mask(N);
 139 }]>;
 140
 141 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 142   return X86::isMOVHPMask(N);
 143 }]>;
 144
 145 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 146   return X86::isMOVLPMask(N);
 147 }]>;
 148
 149 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 150   return X86::isMOVLMask(N);
 151 }]>;
 152
 153 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 154   return X86::isMOVSHDUPMask(N);
 155 }]>;
 156
 157 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 158   return X86::isMOVSLDUPMask(N);
 159 }]>;
 160
 161 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 162   return X86::isUNPCKLMask(N);
 163 }]>;
 164
 165 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 166   return X86::isUNPCKHMask(N);
 167 }]>;
 168
 169 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 170   return X86::isUNPCKL_v_undef_Mask(N);
 171 }]>;
 172
 173 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 174   return X86::isPSHUFDMask(N);
 175 }], SHUFFLE_get_shuf_imm>;
 176
 177 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 178   return X86::isPSHUFHWMask(N);
 179 }], SHUFFLE_get_pshufhw_imm>;
 180
 181 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 182   return X86::isPSHUFLWMask(N);
 183 }], SHUFFLE_get_pshuflw_imm>;
 184
 185 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 186   return X86::isPSHUFDMask(N);
 187 }], SHUFFLE_get_shuf_imm>;
 188
 189 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 190   return X86::isSHUFPMask(N);
 191 }], SHUFFLE_get_shuf_imm>;
 192
 193 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 194   return X86::isSHUFPMask(N);
 195 }], SHUFFLE_get_shuf_imm>;
 196
 197 //===----------------------------------------------------------------------===//
 198 // SSE scalar FP Instructions
 199 //===----------------------------------------------------------------------===//
 200
 201 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 202 // scheduler into a branch sequence.
 203 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 204   def CMOV_FR32 : I<0, Pseudo,
 205                     (ops FR32:$dst, FR32:$t, FR32:$f, i8imm:$cond),
 206                     "#CMOV_FR32 PSEUDO!",
 207                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond))]>;
 208   def CMOV_FR64 : I<0, Pseudo,
 209                     (ops FR64:$dst, FR64:$t, FR64:$f, i8imm:$cond),
 210                     "#CMOV_FR64 PSEUDO!",
 211                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond))]>;
 212   def CMOV_V4F32 : I<0, Pseudo,
 213                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 214                     "#CMOV_V4F32 PSEUDO!",
 215                     [(set VR128:$dst,
 216                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 217   def CMOV_V2F64 : I<0, Pseudo,
 218                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 219                     "#CMOV_V2F64 PSEUDO!",
 220                     [(set VR128:$dst,
 221                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 222   def CMOV_V2I64 : I<0, Pseudo,
 223                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 224                     "#CMOV_V2I64 PSEUDO!",
 225                     [(set VR128:$dst,
 226                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 227 }
 228
 229 //===----------------------------------------------------------------------===//
 230 // SSE1 Instructions
 231 //===----------------------------------------------------------------------===//
 232
 233 // SSE1 Instruction Templates:
 234 //
 235 //   SSI   - SSE1 instructions with XS prefix.
 236 //   PSI   - SSE1 instructions with TB prefix.
 237 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 238
 239 class SSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 240       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE1]>;
 241 class PSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 242       : I<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 243 class PSIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 244       : Ii8<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 245
 246 // Helpers for defining instructions that directly correspond to intrinsics.
 247 multiclass SS_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 248   def r : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 249               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 250               [(set VR128:$dst, (v4f32 (IntId VR128:$src)))]>;
 251   def m : SSI<o, MRMSrcMem, (ops VR128:$dst, ssmem:$src),
 252               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 253               [(set VR128:$dst, (v4f32 (IntId sse_load_f32:$src)))]>;
 254 }
 255
 256 // Move Instructions
 257 def MOVSSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 258                   "movss {$src, $dst|$dst, $src}", []>;
 259 def MOVSSrm : SSI<0x10, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 260                   "movss {$src, $dst|$dst, $src}",
 261                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 262 def MOVSSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, FR32:$src),
 263                   "movss {$src, $dst|$dst, $src}",
 264                   [(store FR32:$src, addr:$dst)]>;
 265
 266 def SQRTSSr : SSI<0x51, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 267                   "sqrtss {$src, $dst|$dst, $src}",
 268                   [(set FR32:$dst, (fsqrt FR32:$src))]>;
 269 def SQRTSSm : SSI<0x51, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 270                   "sqrtss {$src, $dst|$dst, $src}",
 271                   [(set FR32:$dst, (fsqrt (loadf32 addr:$src)))]>;
 272
 273 // Aliases to match intrinsics which expect XMM operand(s).
 274 defm SQRTSS_Int  : SS_IntUnary<0x51, "sqrtss" , int_x86_sse_sqrt_ss>;
 275 defm RSQRTSS_Int : SS_IntUnary<0x52, "rsqrtss", int_x86_sse_rsqrt_ss>;
 276 defm RCPSS_Int   : SS_IntUnary<0x53, "rcpss"  , int_x86_sse_rcp_ss>;
 277
 278 // Conversion instructions
 279 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (ops GR32:$dst, FR32:$src),
 280                       "cvttss2si {$src, $dst|$dst, $src}",
 281                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 282 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 283                       "cvttss2si {$src, $dst|$dst, $src}",
 284                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 285 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (ops FR32:$dst, GR32:$src),
 286                       "cvtsi2ss {$src, $dst|$dst, $src}",
 287                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 288 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
 289                       "cvtsi2ss {$src, $dst|$dst, $src}",
 290                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 291
 292 // Match intrinsics which expect XMM operand(s).
 293 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 294                          "cvtss2si {$src, $dst|$dst, $src}",
 295                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 296 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 297                          "cvtss2si {$src, $dst|$dst, $src}",
 298                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 299                                            (load addr:$src)))]>;
 300
 301 // Aliases for intrinsics
 302 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 303                           "cvttss2si {$src, $dst|$dst, $src}",
 304                           [(set GR32:$dst,
 305                             (int_x86_sse_cvttss2si VR128:$src))]>;
 306 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 307                           "cvttss2si {$src, $dst|$dst, $src}",
 308                           [(set GR32:$dst,
 309                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 310
 311 let isTwoAddress = 1 in {
 312   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 313                            (ops VR128:$dst, VR128:$src1, GR32:$src2),
 314                            "cvtsi2ss {$src2, $dst|$dst, $src2}",
 315                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 316                                               GR32:$src2))]>;
 317   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 318                            (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 319                            "cvtsi2ss {$src2, $dst|$dst, $src2}",
 320                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 321                                               (loadi32 addr:$src2)))]>;
 322 }
 323
 324 // Comparison instructions
 325 let isTwoAddress = 1 in {
 326   def CMPSSrr : SSI<0xC2, MRMSrcReg,
 327                     (ops FR32:$dst, FR32:$src1, FR32:$src, SSECC:$cc),
 328                     "cmp${cc}ss {$src, $dst|$dst, $src}",
 329                     []>;
 330   def CMPSSrm : SSI<0xC2, MRMSrcMem,
 331                     (ops FR32:$dst, FR32:$src1, f32mem:$src, SSECC:$cc),
 332                     "cmp${cc}ss {$src, $dst|$dst, $src}", []>;
 333 }
 334
 335 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops FR32:$src1, FR32:$src2),
 336                    "ucomiss {$src2, $src1|$src1, $src2}",
 337                    [(X86cmp FR32:$src1, FR32:$src2)]>;
 338 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops FR32:$src1, f32mem:$src2),
 339                    "ucomiss {$src2, $src1|$src1, $src2}",
 340                    [(X86cmp FR32:$src1, (loadf32 addr:$src2))]>;
 341
 342 // Aliases to match intrinsics which expect XMM operand(s).
 343 let isTwoAddress = 1 in {
 344   def Int_CMPSSrr : SSI<0xC2, MRMSrcReg,
 345                         (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 346                         "cmp${cc}ss {$src, $dst|$dst, $src}",
 347                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 348                                            VR128:$src, imm:$cc))]>;
 349   def Int_CMPSSrm : SSI<0xC2, MRMSrcMem,
 350                         (ops VR128:$dst, VR128:$src1, f32mem:$src, SSECC:$cc),
 351                         "cmp${cc}ss {$src, $dst|$dst, $src}",
 352                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 353                                            (load addr:$src), imm:$cc))]>;
 354 }
 355
 356 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 357                        "ucomiss {$src2, $src1|$src1, $src2}",
 358                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2)]>;
 359 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 360                        "ucomiss {$src2, $src1|$src1, $src2}",
 361                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2))]>;
 362
 363 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 364                       "comiss {$src2, $src1|$src1, $src2}",
 365                       [(X86comi (v4f32 VR128:$src1), VR128:$src2)]>;
 366 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 367                       "comiss {$src2, $src1|$src1, $src2}",
 368                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2))]>;
 369
 370 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 371 // start with 'Fs'.
 372
 373 // Alias instructions that map fld0 to pxor for sse.
 374 def FsFLD0SS : I<0xEF, MRMInitReg, (ops FR32:$dst),
 375                  "pxor $dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 376                Requires<[HasSSE1]>, TB, OpSize;
 377
 378 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 379 // disregarded.
 380 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 381                      "movaps {$src, $dst|$dst, $src}", []>;
 382
 383 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 384 // disregarded.
 385 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (ops FR32:$dst, f128mem:$src),
 386                      "movaps {$src, $dst|$dst, $src}",
 387                      [(set FR32:$dst, (X86loadpf32 addr:$src))]>;
 388
 389 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 390 let isTwoAddress = 1 in {
 391
 392 let isCommutable = 1 in {
 393   def FsANDPSrr : PSI<0x54, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 394                       "andps {$src2, $dst|$dst, $src2}",
 395                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 396   def FsORPSrr  : PSI<0x56, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 397                       "orps {$src2, $dst|$dst, $src2}",
 398                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 399   def FsXORPSrr : PSI<0x57, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 400                       "xorps {$src2, $dst|$dst, $src2}",
 401                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 402 }
 403
 404 def FsANDPSrm : PSI<0x54, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 405                     "andps {$src2, $dst|$dst, $src2}",
 406                     [(set FR32:$dst, (X86fand FR32:$src1,
 407                                       (X86loadpf32 addr:$src2)))]>;
 408 def FsORPSrm  : PSI<0x56, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 409                     "orps {$src2, $dst|$dst, $src2}",
 410                     [(set FR32:$dst, (X86for FR32:$src1,
 411                                       (X86loadpf32 addr:$src2)))]>;
 412 def FsXORPSrm : PSI<0x57, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 413                     "xorps {$src2, $dst|$dst, $src2}",
 414                     [(set FR32:$dst, (X86fxor FR32:$src1,
 415                                       (X86loadpf32 addr:$src2)))]>;
 416
 417 def FsANDNPSrr : PSI<0x55, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 418                      "andnps {$src2, $dst|$dst, $src2}", []>;
 419 def FsANDNPSrm : PSI<0x55, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 420                      "andnps {$src2, $dst|$dst, $src2}", []>;
 421 }
 422
 423 /// scalar_sse1_fp_binop_rm - Scalar SSE1 binops come in three basic forms:
 424 ///
 425 ///  1. f32 - This comes in SSE1 form for floats.
 426 ///  2. rr vs rm - They include a reg+reg form and a reg+mem form.
 427 ///
 428 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
 429 /// normal form, in that they take an entire vector (instead of a scalar) and
 430 /// leave the top elements undefined.  This adds another two variants of the
 431 /// above permutations, giving us 8 forms for 'instruction'.
 432 ///
 433 let isTwoAddress = 1 in {
 434 multiclass scalar_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 435                                    SDNode OpNode, Intrinsic F32Int,
 436                                    bit Commutable = 0> {
 437   // Scalar operation, reg+reg.
 438   def SSrr : SSI<opc, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 439                !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 440                [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 441     let isCommutable = Commutable;
 442   }
 443
 444   // Scalar operation, reg+mem.
 445   def SSrm : SSI<opc, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 446                  !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 447                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 448
 449   // Vector intrinsic operation, reg+reg.
 450   def SSrr_Int : SSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 451                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 452                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 453     let isCommutable = Commutable;
 454   }
 455
 456   // Vector intrinsic operation, reg+mem.
 457   def SSrm_Int : SSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, ssmem:$src2),
 458                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 459                      [(set VR128:$dst, (F32Int VR128:$src1,
 460                                                sse_load_f32:$src2))]>;
 461 }
 462 }
 463
 464 // Arithmetic instructions
 465 defm ADD : scalar_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 466 defm MUL : scalar_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 467 defm SUB : scalar_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 468 defm DIV : scalar_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 469
 470 defm MAX : scalar_sse1_fp_binop_rm<0x5F, "max", X86fmax, int_x86_sse_max_ss>;
 471 defm MIN : scalar_sse1_fp_binop_rm<0x5D, "min", X86fmin, int_x86_sse_min_ss>;
 472
 473 //===----------------------------------------------------------------------===//
 474 // SSE packed FP Instructions
 475
 476 // Move Instructions
 477 def MOVAPSrr : PSI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 478                    "movaps {$src, $dst|$dst, $src}", []>;
 479 def MOVAPSrm : PSI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 480                    "movaps {$src, $dst|$dst, $src}",
 481                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 482
 483 def MOVAPSmr : PSI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 484                    "movaps {$src, $dst|$dst, $src}",
 485                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 486
 487 def MOVUPSrr : PSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 488                    "movups {$src, $dst|$dst, $src}", []>;
 489 def MOVUPSrm : PSI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 490                    "movups {$src, $dst|$dst, $src}",
 491                    [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 492 def MOVUPSmr : PSI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 493                    "movups {$src, $dst|$dst, $src}",
 494                    [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 495
 496 let isTwoAddress = 1 in {
 497 let AddedComplexity = 20 in {
 498 def MOVLPSrm : PSI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 499                    "movlps {$src2, $dst|$dst, $src2}",
 500                    [(set VR128:$dst,
 501                      (v4f32 (vector_shuffle VR128:$src1,
 502                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 503                              MOVLP_shuffle_mask)))]>;
 504 def MOVHPSrm : PSI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 505                    "movhps {$src2, $dst|$dst, $src2}",
 506                    [(set VR128:$dst,
 507                      (v4f32 (vector_shuffle VR128:$src1,
 508                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 509                              MOVHP_shuffle_mask)))]>;
 510 } // AddedComplexity
 511 } // isTwoAddress
 512
 513 def MOVLPSmr : PSI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 514                    "movlps {$src, $dst|$dst, $src}",
 515                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 516                                  (iPTR 0))), addr:$dst)]>;
 517
 518 // v2f64 extract element 1 is always custom lowered to unpack high to low
 519 // and extract element 0 so the non-store version isn't too horrible.
 520 def MOVHPSmr : PSI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 521                    "movhps {$src, $dst|$dst, $src}",
 522                    [(store (f64 (vector_extract
 523                                  (v2f64 (vector_shuffle
 524                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 525                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 526                      addr:$dst)]>;
 527
 528 let isTwoAddress = 1 in {
 529 let AddedComplexity = 15 in {
 530 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 531                     "movlhps {$src2, $dst|$dst, $src2}",
 532                     [(set VR128:$dst,
 533                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 534                               MOVHP_shuffle_mask)))]>;
 535
 536 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 537                     "movhlps {$src2, $dst|$dst, $src2}",
 538                     [(set VR128:$dst,
 539                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 540                               MOVHLPS_shuffle_mask)))]>;
 541 } // AddedComplexity
 542 } // isTwoAddress
 543
 544
 545
 546 /// packed_sse1_fp_binop_rm - Packed SSE binops come in three basic forms:
 547 ///  1. v4f32    - This comes in SSE1 form for float.
 548 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 549 ///
 550 let isTwoAddress = 1 in {
 551 multiclass packed_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 552                                    SDNode OpNode, bit Commutable = 0> {
 553   // Packed operation, reg+reg.
 554   def PSrr : PSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 555                !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2}"),
 556                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 557     let isCommutable = Commutable;
 558   }
 559
 560   // Packed operation, reg+mem.
 561   def PSrm : PSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 562                  !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2}"),
 563                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv4f32 addr:$src2)))]>;
 564 }
 565 }
 566
 567 defm ADD : packed_sse1_fp_binop_rm<0x58, "add", fadd, 1>;
 568 defm MUL : packed_sse1_fp_binop_rm<0x59, "mul", fmul, 1>;
 569 defm DIV : packed_sse1_fp_binop_rm<0x5E, "div", fdiv>;
 570 defm SUB : packed_sse1_fp_binop_rm<0x5C, "sub", fsub>;
 571
 572 // Arithmetic
 573
 574 class PS_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 575   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 576         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 577         [(set VR128:$dst, (IntId VR128:$src))]>;
 578 class PS_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 579   : PSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 580         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 581         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 582
 583 class PS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 584   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 585         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 586         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 587 class PS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 588   : PSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 589         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 590         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 591
 592 def SQRTPSr  : PS_Intr<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 593 def SQRTPSm  : PS_Intm<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 594
 595 def RSQRTPSr : PS_Intr<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 596 def RSQRTPSm : PS_Intm<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 597 def RCPPSr   : PS_Intr<0x53, "rcpps", int_x86_sse_rcp_ps>;
 598 def RCPPSm   : PS_Intm<0x53, "rcpps", int_x86_sse_rcp_ps>;
 599
 600 let isTwoAddress = 1 in {
 601   let isCommutable = 1 in {
 602     def MAXPSrr  : PS_Intrr<0x5F, "maxps", int_x86_sse_max_ps>;
 603     def MINPSrr  : PS_Intrr<0x5D, "minps", int_x86_sse_min_ps>;
 604   }
 605
 606   def MAXPSrm  : PS_Intrm<0x5F, "maxps", int_x86_sse_max_ps>;
 607   def MINPSrm  : PS_Intrm<0x5D, "minps", int_x86_sse_min_ps>;
 608 }
 609
 610 // Logical
 611 let isTwoAddress = 1 in {
 612   let isCommutable = 1 in {
 613     def ANDPSrr : PSI<0x54, MRMSrcReg,
 614                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 615                       "andps {$src2, $dst|$dst, $src2}",
 616                       [(set VR128:$dst, (v2i64
 617                                          (and VR128:$src1, VR128:$src2)))]>;
 618     def ORPSrr  : PSI<0x56, MRMSrcReg,
 619                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 620                       "orps {$src2, $dst|$dst, $src2}",
 621                       [(set VR128:$dst, (v2i64
 622                                          (or VR128:$src1, VR128:$src2)))]>;
 623     def XORPSrr : PSI<0x57, MRMSrcReg,
 624                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 625                       "xorps {$src2, $dst|$dst, $src2}",
 626                       [(set VR128:$dst, (v2i64
 627                                          (xor VR128:$src1, VR128:$src2)))]>;
 628   }
 629
 630   def ANDPSrm : PSI<0x54, MRMSrcMem,
 631                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 632                     "andps {$src2, $dst|$dst, $src2}",
 633                     [(set VR128:$dst, (and VR128:$src1,
 634                                        (bc_v2i64 (loadv4f32 addr:$src2))))]>;
 635   def ORPSrm  : PSI<0x56, MRMSrcMem,
 636                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 637                     "orps {$src2, $dst|$dst, $src2}",
 638                     [(set VR128:$dst, (or VR128:$src1,
 639                                        (bc_v2i64 (loadv4f32 addr:$src2))))]>;
 640   def XORPSrm : PSI<0x57, MRMSrcMem,
 641                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 642                     "xorps {$src2, $dst|$dst, $src2}",
 643                     [(set VR128:$dst, (xor VR128:$src1,
 644                                        (bc_v2i64 (loadv4f32 addr:$src2))))]>;
 645   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 646                      (ops VR128:$dst, VR128:$src1, VR128:$src2),
 647                      "andnps {$src2, $dst|$dst, $src2}",
 648                      [(set VR128:$dst,
 649                        (v2i64 (and (xor VR128:$src1,
 650                                     (bc_v2i64 (v4i32 immAllOnesV))),
 651                                VR128:$src2)))]>;
 652   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 653                      (ops VR128:$dst, VR128:$src1,f128mem:$src2),
 654                      "andnps {$src2, $dst|$dst, $src2}",
 655                      [(set VR128:$dst,
 656                        (v2i64 (and (xor VR128:$src1,
 657                                     (bc_v2i64 (v4i32 immAllOnesV))),
 658                                (bc_v2i64 (loadv4f32 addr:$src2)))))]>;
 659 }
 660
 661 let isTwoAddress = 1 in {
 662   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 663                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 664                       "cmp${cc}ps {$src, $dst|$dst, $src}",
 665                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 666                                          VR128:$src, imm:$cc))]>;
 667   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 668                       (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
 669                       "cmp${cc}ps {$src, $dst|$dst, $src}",
 670                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 671                                          (load addr:$src), imm:$cc))]>;
 672 }
 673
 674 // Shuffle and unpack instructions
 675 let isTwoAddress = 1 in {
 676   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 677     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 678                           (ops VR128:$dst, VR128:$src1,
 679                            VR128:$src2, i32i8imm:$src3),
 680                           "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
 681                           [(set VR128:$dst,
 682                             (v4f32 (vector_shuffle
 683                                     VR128:$src1, VR128:$src2,
 684                                     SHUFP_shuffle_mask:$src3)))]>;
 685   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 686                         (ops VR128:$dst, VR128:$src1,
 687                          f128mem:$src2, i32i8imm:$src3),
 688                         "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
 689                         [(set VR128:$dst,
 690                           (v4f32 (vector_shuffle
 691                                   VR128:$src1, (load addr:$src2),
 692                                   SHUFP_shuffle_mask:$src3)))]>;
 693
 694   let AddedComplexity = 10 in {
 695     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 696                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
 697                          "unpckhps {$src2, $dst|$dst, $src2}",
 698                          [(set VR128:$dst,
 699                            (v4f32 (vector_shuffle
 700                                    VR128:$src1, VR128:$src2,
 701                                    UNPCKH_shuffle_mask)))]>;
 702     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 703                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 704                          "unpckhps {$src2, $dst|$dst, $src2}",
 705                          [(set VR128:$dst,
 706                            (v4f32 (vector_shuffle
 707                                    VR128:$src1, (load addr:$src2),
 708                                    UNPCKH_shuffle_mask)))]>;
 709
 710     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 711                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
 712                          "unpcklps {$src2, $dst|$dst, $src2}",
 713                          [(set VR128:$dst,
 714                            (v4f32 (vector_shuffle
 715                                    VR128:$src1, VR128:$src2,
 716                                    UNPCKL_shuffle_mask)))]>;
 717     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 718                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 719                          "unpcklps {$src2, $dst|$dst, $src2}",
 720                          [(set VR128:$dst,
 721                            (v4f32 (vector_shuffle
 722                                    VR128:$src1, (load addr:$src2),
 723                                    UNPCKL_shuffle_mask)))]>;
 724   } // AddedComplexity
 725 } // isTwoAddress
 726
 727 // Mask creation
 728 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 729                      "movmskps {$src, $dst|$dst, $src}",
 730                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 731 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 732                      "movmskpd {$src, $dst|$dst, $src}",
 733                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 734
 735 // Prefetching loads.
 736 // TODO: no intrinsics for these?
 737 def PREFETCHT0   : PSI<0x18, MRM1m, (ops i8mem:$src), "prefetcht0 $src", []>;
 738 def PREFETCHT1   : PSI<0x18, MRM2m, (ops i8mem:$src), "prefetcht1 $src", []>;
 739 def PREFETCHT2   : PSI<0x18, MRM3m, (ops i8mem:$src), "prefetcht2 $src", []>;
 740 def PREFETCHNTA  : PSI<0x18, MRM0m, (ops i8mem:$src), "prefetchnta $src", []>;
 741
 742 // Non-temporal stores
 743 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
 744                     "movntps {$src, $dst|$dst, $src}",
 745                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 746
 747 // Load, store, and memory fence
 748 def SFENCE : PSI<0xAE, MRM7m, (ops), "sfence", [(int_x86_sse_sfence)]>;
 749
 750 // MXCSR register
 751 def LDMXCSR : PSI<0xAE, MRM2m, (ops i32mem:$src),
 752                   "ldmxcsr $src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 753 def STMXCSR : PSI<0xAE, MRM3m, (ops i32mem:$dst),
 754                   "stmxcsr $dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 755
 756 // Alias instructions that map zero vector to pxor / xorp* for sse.
 757 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 758 let isReMaterializable = 1 in
 759 def V_SET0 : PSI<0x57, MRMInitReg, (ops VR128:$dst),
 760                  "xorps $dst, $dst",
 761                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 762
 763 // FR32 to 128-bit vector conversion.
 764 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, FR32:$src),
 765                       "movss {$src, $dst|$dst, $src}",
 766                       [(set VR128:$dst,
 767                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 768 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 769                      "movss {$src, $dst|$dst, $src}",
 770                      [(set VR128:$dst,
 771                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 772
 773 // FIXME: may not be able to eliminate this movss with coalescing the src and
 774 // dest register classes are different. We really want to write this pattern
 775 // like this:
 776 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 777 //           (f32 FR32:$src)>;
 778 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, VR128:$src),
 779                      "movss {$src, $dst|$dst, $src}",
 780                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
 781                                        (iPTR 0)))]>;
 782 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, VR128:$src),
 783                      "movss {$src, $dst|$dst, $src}",
 784                      [(store (f32 (vector_extract (v4f32 VR128:$src),
 785                                    (iPTR 0))), addr:$dst)]>;
 786
 787
 788 // Move to lower bits of a VR128, leaving upper bits alone.
 789 // Three operand (but two address) aliases.
 790 let isTwoAddress = 1 in {
 791   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
 792                         (ops VR128:$dst, VR128:$src1, FR32:$src2),
 793                         "movss {$src2, $dst|$dst, $src2}", []>;
 794
 795   let AddedComplexity = 15 in
 796     def MOVLPSrr : SSI<0x10, MRMSrcReg,
 797                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
 798                        "movss {$src2, $dst|$dst, $src2}",
 799                        [(set VR128:$dst,
 800                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 801                                  MOVL_shuffle_mask)))]>;
 802 }
 803
 804 // Move to lower bits of a VR128 and zeroing upper bits.
 805 // Loading from memory automatically zeroing upper bits.
 806 let AddedComplexity = 20 in
 807 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 808                       "movss {$src, $dst|$dst, $src}",
 809                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV,
 810                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
 811                                                 MOVL_shuffle_mask)))]>;
 812
 813
 814 //===----------------------------------------------------------------------===//
 815 // SSE2 Instructions
 816 //===----------------------------------------------------------------------===//
 817
 818 // SSE2 Instruction Templates:
 819 //
 820 //   SDI   - SSE2 instructions with XD prefix.
 821 //   PDI   - SSE2 instructions with TB and OpSize prefixes.
 822 //   PDIi8 - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 823
 824 class SDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 825       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE2]>;
 826 class PDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 827       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 828 class PDIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 829       : Ii8<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 830
 831 // Helpers for defining instructions that directly correspond to intrinsics.
 832 multiclass SD_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 833   def r : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 834               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 835               [(set VR128:$dst, (v2f64 (IntId VR128:$src)))]>;
 836   def m : SDI<o, MRMSrcMem, (ops VR128:$dst, sdmem:$src),
 837               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 838               [(set VR128:$dst, (v2f64 (IntId sse_load_f64:$src)))]>;
 839 }
 840
 841 // Move Instructions
 842 def MOVSDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 843                   "movsd {$src, $dst|$dst, $src}", []>;
 844 def MOVSDrm : SDI<0x10, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 845                   "movsd {$src, $dst|$dst, $src}",
 846                   [(set FR64:$dst, (loadf64 addr:$src))]>;
 847 def MOVSDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, FR64:$src),
 848                   "movsd {$src, $dst|$dst, $src}",
 849                   [(store FR64:$src, addr:$dst)]>;
 850
 851 def SQRTSDr : SDI<0x51, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 852                   "sqrtsd {$src, $dst|$dst, $src}",
 853                   [(set FR64:$dst, (fsqrt FR64:$src))]>;
 854 def SQRTSDm : SDI<0x51, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 855                   "sqrtsd {$src, $dst|$dst, $src}",
 856                   [(set FR64:$dst, (fsqrt (loadf64 addr:$src)))]>;
 857
 858 // Aliases to match intrinsics which expect XMM operand(s).
 859 defm SQRTSD_Int : SD_IntUnary<0x51, "sqrtsd" , int_x86_sse2_sqrt_sd>;
 860
 861 // Conversion instructions
 862 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (ops GR32:$dst, FR64:$src),
 863                       "cvttsd2si {$src, $dst|$dst, $src}",
 864                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
 865 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f64mem:$src),
 866                       "cvttsd2si {$src, $dst|$dst, $src}",
 867                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
 868 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (ops FR32:$dst, FR64:$src),
 869                       "cvtsd2ss {$src, $dst|$dst, $src}",
 870                       [(set FR32:$dst, (fround FR64:$src))]>;
 871 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (ops FR32:$dst, f64mem:$src),
 872                       "cvtsd2ss {$src, $dst|$dst, $src}",
 873                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
 874 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (ops FR64:$dst, GR32:$src),
 875                       "cvtsi2sd {$src, $dst|$dst, $src}",
 876                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
 877 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (ops FR64:$dst, i32mem:$src),
 878                       "cvtsi2sd {$src, $dst|$dst, $src}",
 879                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 880
 881 // SSE2 instructions with XS prefix
 882 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (ops FR64:$dst, FR32:$src),
 883                    "cvtss2sd {$src, $dst|$dst, $src}",
 884                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 885                  Requires<[HasSSE2]>;
 886 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (ops FR64:$dst, f32mem:$src),
 887                    "cvtss2sd {$src, $dst|$dst, $src}",
 888                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 889                  Requires<[HasSSE2]>;
 890
 891 // Match intrinsics which expect XMM operand(s).
 892 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 893                          "cvtsd2si {$src, $dst|$dst, $src}",
 894                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
 895 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 896                          "cvtsd2si {$src, $dst|$dst, $src}",
 897                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
 898                                            (load addr:$src)))]>;
 899
 900 // Aliases for intrinsics
 901 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 902                           "cvttsd2si {$src, $dst|$dst, $src}",
 903                           [(set GR32:$dst,
 904                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
 905 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 906                           "cvttsd2si {$src, $dst|$dst, $src}",
 907                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
 908                                             (load addr:$src)))]>;
 909
 910 // Comparison instructions
 911 let isTwoAddress = 1 in {
 912   def CMPSDrr : SDI<0xC2, MRMSrcReg,
 913                     (ops FR64:$dst, FR64:$src1, FR64:$src, SSECC:$cc),
 914                     "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 915   def CMPSDrm : SDI<0xC2, MRMSrcMem,
 916                     (ops FR64:$dst, FR64:$src1, f64mem:$src, SSECC:$cc),
 917                     "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 918 }
 919
 920 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops FR64:$src1, FR64:$src2),
 921                    "ucomisd {$src2, $src1|$src1, $src2}",
 922                    [(X86cmp FR64:$src1, FR64:$src2)]>;
 923 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops FR64:$src1, f64mem:$src2),
 924                    "ucomisd {$src2, $src1|$src1, $src2}",
 925                    [(X86cmp FR64:$src1, (loadf64 addr:$src2))]>;
 926
 927 // Aliases to match intrinsics which expect XMM operand(s).
 928 let isTwoAddress = 1 in {
 929   def Int_CMPSDrr : SDI<0xC2, MRMSrcReg,
 930                         (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 931                         "cmp${cc}sd {$src, $dst|$dst, $src}",
 932                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
 933                                            VR128:$src, imm:$cc))]>;
 934   def Int_CMPSDrm : SDI<0xC2, MRMSrcMem,
 935                         (ops VR128:$dst, VR128:$src1, f64mem:$src, SSECC:$cc),
 936                         "cmp${cc}sd {$src, $dst|$dst, $src}",
 937                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
 938                                            (load addr:$src), imm:$cc))]>;
 939 }
 940
 941 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 942                        "ucomisd {$src2, $src1|$src1, $src2}",
 943                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 944 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 945                        "ucomisd {$src2, $src1|$src1, $src2}",
 946                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2))]>;
 947
 948 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 949                       "comisd {$src2, $src1|$src1, $src2}",
 950                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 951 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 952                       "comisd {$src2, $src1|$src1, $src2}",
 953                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2))]>;
 954
 955 // Aliases of packed instructions for scalar use. These all have names that
 956 // start with 'Fs'.
 957
 958 // Alias instructions that map fld0 to pxor for sse.
 959 def FsFLD0SD : I<0xEF, MRMInitReg, (ops FR64:$dst),
 960                  "pxor $dst, $dst", [(set FR64:$dst, fp64imm0)]>,
 961                Requires<[HasSSE2]>, TB, OpSize;
 962
 963 // Alias instructions to do FR64 reg-to-reg copy using movapd. Upper bits are
 964 // disregarded.
 965 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 966                    "movapd {$src, $dst|$dst, $src}", []>;
 967
 968 // Alias instructions to load FR64 from f128mem using movapd. Upper bits are
 969 // disregarded.
 970 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (ops FR64:$dst, f128mem:$src),
 971                   "movapd {$src, $dst|$dst, $src}",
 972                   [(set FR64:$dst, (X86loadpf64 addr:$src))]>;
 973
 974 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 975 let isTwoAddress = 1 in {
 976 let isCommutable = 1 in {
 977   def FsANDPDrr : PDI<0x54, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 978                       "andpd {$src2, $dst|$dst, $src2}",
 979                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
 980   def FsORPDrr  : PDI<0x56, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 981                       "orpd {$src2, $dst|$dst, $src2}",
 982                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
 983   def FsXORPDrr : PDI<0x57, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 984                       "xorpd {$src2, $dst|$dst, $src2}",
 985                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
 986 }
 987
 988 def FsANDPDrm : PDI<0x54, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 989                     "andpd {$src2, $dst|$dst, $src2}",
 990                     [(set FR64:$dst, (X86fand FR64:$src1,
 991                                       (X86loadpf64 addr:$src2)))]>;
 992 def FsORPDrm  : PDI<0x56, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 993                     "orpd {$src2, $dst|$dst, $src2}",
 994                     [(set FR64:$dst, (X86for FR64:$src1,
 995                                       (X86loadpf64 addr:$src2)))]>;
 996 def FsXORPDrm : PDI<0x57, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 997                     "xorpd {$src2, $dst|$dst, $src2}",
 998                     [(set FR64:$dst, (X86fxor FR64:$src1,
 999                                       (X86loadpf64 addr:$src2)))]>;
1000
1001 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1002                      (ops FR64:$dst, FR64:$src1, FR64:$src2),
1003                      "andnpd {$src2, $dst|$dst, $src2}", []>;
1004 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1005                      (ops FR64:$dst, FR64:$src1, f128mem:$src2),
1006                      "andnpd {$src2, $dst|$dst, $src2}", []>;
1007 }
1008
1009 /// scalar_sse2_fp_binop_rm - Scalar SSE2 binops come in three basic forms:
1010 ///
1011 ///  1. f64 - This comes in SSE2 form for doubles.
1012 ///  2. rr vs rm - They include a reg+reg form and a reg+mem form.
1013 ///
1014 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
1015 /// normal form, in that they take an entire vector (instead of a scalar) and
1016 /// leave the top elements undefined.  This adds another two variants of the
1017 /// above permutations, giving us 8 forms for 'instruction'.
1018 ///
1019 let isTwoAddress = 1 in {
1020 multiclass scalar_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1021                                    SDNode OpNode, Intrinsic F64Int,
1022                                    bit Commutable = 0> {
1023   // Scalar operation, reg+reg.
1024   def SDrr : SDI<opc, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
1025                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1026                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1027     let isCommutable = Commutable;
1028   }
1029
1030   // Scalar operation, reg+mem.
1031   def SDrm : SDI<opc, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
1032                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1033                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1034
1035   // Vector intrinsic operation, reg+reg.
1036   def SDrr_Int : SDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1037                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1038                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1039     let isCommutable = Commutable;
1040   }
1041
1042   // Vector intrinsic operation, reg+mem.
1043   def SDrm_Int : SDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, sdmem:$src2),
1044                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1045                      [(set VR128:$dst, (F64Int VR128:$src1,
1046                                                sse_load_f64:$src2))]>;
1047 }
1048 }
1049
1050 // Arithmetic instructions
1051 defm ADD : scalar_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1052 defm MUL : scalar_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1053 defm SUB : scalar_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1054 defm DIV : scalar_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1055
1056 defm MAX : scalar_sse2_fp_binop_rm<0x5F, "max", X86fmax, int_x86_sse2_max_sd>;
1057 defm MIN : scalar_sse2_fp_binop_rm<0x5D, "min", X86fmin, int_x86_sse2_min_sd>;
1058
1059 //===----------------------------------------------------------------------===//
1060 // SSE packed FP Instructions
1061
1062 // Move Instructions
1063 def MOVAPDrr : PDI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1064                    "movapd {$src, $dst|$dst, $src}", []>;
1065 def MOVAPDrm : PDI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1066                    "movapd {$src, $dst|$dst, $src}",
1067                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1068
1069 def MOVAPDmr : PDI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1070                    "movapd {$src, $dst|$dst, $src}",
1071                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1072
1073 def MOVUPDrr : PDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1074                    "movupd {$src, $dst|$dst, $src}", []>;
1075 def MOVUPDrm : PDI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1076                    "movupd {$src, $dst|$dst, $src}",
1077                    [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1078 def MOVUPDmr : PDI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1079                    "movupd {$src, $dst|$dst, $src}",
1080                    [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1081
1082 let isTwoAddress = 1 in {
1083   let AddedComplexity = 20 in {
1084     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1085                        (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1086                        "movlpd {$src2, $dst|$dst, $src2}",
1087                        [(set VR128:$dst,
1088                          (v2f64 (vector_shuffle VR128:$src1,
1089                                  (scalar_to_vector (loadf64 addr:$src2)),
1090                                  MOVLP_shuffle_mask)))]>;
1091     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1092                        (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1093                        "movhpd {$src2, $dst|$dst, $src2}",
1094                        [(set VR128:$dst,
1095                          (v2f64 (vector_shuffle VR128:$src1,
1096                                  (scalar_to_vector (loadf64 addr:$src2)),
1097                                  MOVHP_shuffle_mask)))]>;
1098   } // AddedComplexity
1099 } // isTwoAddress
1100
1101 def MOVLPDmr : PDI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1102                    "movlpd {$src, $dst|$dst, $src}",
1103                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1104                                  (iPTR 0))), addr:$dst)]>;
1105
1106 // v2f64 extract element 1 is always custom lowered to unpack high to low
1107 // and extract element 0 so the non-store version isn't too horrible.
1108 def MOVHPDmr : PDI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1109                    "movhpd {$src, $dst|$dst, $src}",
1110                    [(store (f64 (vector_extract
1111                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1112                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1113                      addr:$dst)]>;
1114
1115 // SSE2 instructions without OpSize prefix
1116 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1117                        "cvtdq2ps {$src, $dst|$dst, $src}",
1118                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1119                      TB, Requires<[HasSSE2]>;
1120 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1121                        "cvtdq2ps {$src, $dst|$dst, $src}",
1122                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1123                                          (bitconvert (loadv2i64 addr:$src))))]>,
1124                      TB, Requires<[HasSSE2]>;
1125
1126 // SSE2 instructions with XS prefix
1127 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1128                        "cvtdq2pd {$src, $dst|$dst, $src}",
1129                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1130                      XS, Requires<[HasSSE2]>;
1131 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1132                        "cvtdq2pd {$src, $dst|$dst, $src}",
1133                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1134                                           (bitconvert (loadv2i64 addr:$src))))]>,
1135                      XS, Requires<[HasSSE2]>;
1136
1137 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1138                          "cvtps2dq {$src, $dst|$dst, $src}",
1139                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1140 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1141                          "cvtps2dq {$src, $dst|$dst, $src}",
1142                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1143                                             (load addr:$src)))]>;
1144 // SSE2 packed instructions with XS prefix
1145 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1146                         "cvttps2dq {$src, $dst|$dst, $src}",
1147                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1148                       XS, Requires<[HasSSE2]>;
1149 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1150                         "cvttps2dq {$src, $dst|$dst, $src}",
1151                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1152                                            (load addr:$src)))]>,
1153                       XS, Requires<[HasSSE2]>;
1154
1155 // SSE2 packed instructions with XD prefix
1156 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1157                        "cvtpd2dq {$src, $dst|$dst, $src}",
1158                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1159                      XD, Requires<[HasSSE2]>;
1160 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1161                        "cvtpd2dq {$src, $dst|$dst, $src}",
1162                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1163                                           (load addr:$src)))]>,
1164                      XD, Requires<[HasSSE2]>;
1165
1166 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1167                           "cvttpd2dq {$src, $dst|$dst, $src}",
1168                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1169 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1170                           "cvttpd2dq {$src, $dst|$dst, $src}",
1171                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1172                                              (load addr:$src)))]>;
1173
1174 // SSE2 instructions without OpSize prefix
1175 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1176                        "cvtps2pd {$src, $dst|$dst, $src}",
1177                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1178                      TB, Requires<[HasSSE2]>;
1179 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (ops VR128:$dst, f64mem:$src),
1180                        "cvtps2pd {$src, $dst|$dst, $src}",
1181                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1182                                           (load addr:$src)))]>,
1183                      TB, Requires<[HasSSE2]>;
1184
1185 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1186                          "cvtpd2ps {$src, $dst|$dst, $src}",
1187                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1188 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, f128mem:$src),
1189                          "cvtpd2ps {$src, $dst|$dst, $src}",
1190                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1191                                             (load addr:$src)))]>;
1192
1193 // Match intrinsics which expect XMM operand(s).
1194 // Aliases for intrinsics
1195 let isTwoAddress = 1 in {
1196 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1197                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
1198                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
1199                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1200                                            GR32:$src2))]>;
1201 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1202                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
1203                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
1204                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1205                                            (loadi32 addr:$src2)))]>;
1206 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1207                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1208                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
1209                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1210                                       VR128:$src2))]>;
1211 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1212                         (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1213                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
1214                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1215                                       (load addr:$src2)))]>;
1216 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1217                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1218                     "cvtss2sd {$src2, $dst|$dst, $src2}",
1219                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1220                                        VR128:$src2))]>, XS,
1221                     Requires<[HasSSE2]>;
1222 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1223                       (ops VR128:$dst, VR128:$src1, f32mem:$src2),
1224                     "cvtss2sd {$src2, $dst|$dst, $src2}",
1225                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1226                                        (load addr:$src2)))]>, XS,
1227                     Requires<[HasSSE2]>;
1228 }
1229
1230 /// packed_sse2_fp_binop_rm - Packed SSE binops come in three basic forms:
1231 ///  1. v2f64    - This comes in SSE2 form for doubles.
1232 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
1233 ///
1234 let isTwoAddress = 1 in {
1235 multiclass packed_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1236                                    SDNode OpNode, bit Commutable = 0> {
1237   // Packed operation, reg+reg.
1238   def PDrr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1239                !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2}"),
1240                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1241     let isCommutable = Commutable;
1242   }
1243
1244   // Packed operation, reg+mem.
1245   def PDrm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1246                  !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2}"),
1247                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv2f64 addr:$src2)))]>;
1248 }
1249 }
1250
1251 defm ADD : packed_sse2_fp_binop_rm<0x58, "add", fadd, 1>;
1252 defm MUL : packed_sse2_fp_binop_rm<0x59, "mul", fmul, 1>;
1253 defm DIV : packed_sse2_fp_binop_rm<0x5E, "div", fdiv>;
1254 defm SUB : packed_sse2_fp_binop_rm<0x5C, "sub", fsub>;
1255
1256 // Arithmetic
1257
1258 class PD_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1259   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1260         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
1261         [(set VR128:$dst, (IntId VR128:$src))]>;
1262 class PD_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1263   : PDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1264         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
1265         [(set VR128:$dst, (IntId (load addr:$src)))]>;
1266
1267 class PD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1268   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1269         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1270         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1271 class PD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1272   : PDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1273         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1274         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
1275
1276 def SQRTPDr  : PD_Intr<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1277 def SQRTPDm  : PD_Intm<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1278
1279 let isTwoAddress = 1 in {
1280   let isCommutable = 1 in {
1281     def MAXPDrr  : PD_Intrr<0x5F, "maxpd", int_x86_sse2_max_pd>;
1282     def MINPDrr  : PD_Intrr<0x5D, "minpd", int_x86_sse2_min_pd>;
1283   }
1284
1285   def MAXPDrm  : PD_Intrm<0x5F, "maxpd", int_x86_sse2_max_pd>;
1286   def MINPDrm  : PD_Intrm<0x5D, "minpd", int_x86_sse2_min_pd>;
1287 }
1288
1289 // Logical
1290 let isTwoAddress = 1 in {
1291   let isCommutable = 1 in {
1292     def ANDPDrr : PDI<0x54, MRMSrcReg,
1293                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1294                       "andpd {$src2, $dst|$dst, $src2}",
1295                       [(set VR128:$dst,
1296                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1297                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1298     def ORPDrr  : PDI<0x56, MRMSrcReg,
1299                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1300                       "orpd {$src2, $dst|$dst, $src2}",
1301                       [(set VR128:$dst,
1302                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1303                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1304     def XORPDrr : PDI<0x57, MRMSrcReg,
1305                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1306                       "xorpd {$src2, $dst|$dst, $src2}",
1307                       [(set VR128:$dst,
1308                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1309                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1310   }
1311
1312   def ANDPDrm : PDI<0x54, MRMSrcMem,
1313                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1314                     "andpd {$src2, $dst|$dst, $src2}",
1315                     [(set VR128:$dst,
1316                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1317                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1318   def ORPDrm  : PDI<0x56, MRMSrcMem,
1319                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1320                     "orpd {$src2, $dst|$dst, $src2}",
1321                     [(set VR128:$dst,
1322                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1323                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1324   def XORPDrm : PDI<0x57, MRMSrcMem,
1325                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1326                     "xorpd {$src2, $dst|$dst, $src2}",
1327                     [(set VR128:$dst,
1328                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1329                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1330   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1331                      (ops VR128:$dst, VR128:$src1, VR128:$src2),
1332                      "andnpd {$src2, $dst|$dst, $src2}",
1333                      [(set VR128:$dst,
1334                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1335                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1336   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1337                      (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1338                      "andnpd {$src2, $dst|$dst, $src2}",
1339                      [(set VR128:$dst,
1340                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1341                         (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1342 }
1343
1344 let isTwoAddress = 1 in {
1345   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1346                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1347                       "cmp${cc}pd {$src, $dst|$dst, $src}",
1348                       [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1349                                          VR128:$src, imm:$cc))]>;
1350   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1351                       (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1352                       "cmp${cc}pd {$src, $dst|$dst, $src}",
1353                       [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1354                                          (load addr:$src), imm:$cc))]>;
1355 }
1356
1357 // Shuffle and unpack instructions
1358 let isTwoAddress = 1 in {
1359   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1360                         (ops VR128:$dst, VR128:$src1, VR128:$src2, i8imm:$src3),
1361                         "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1362                         [(set VR128:$dst, (v2f64 (vector_shuffle
1363                                                   VR128:$src1, VR128:$src2,
1364                                                   SHUFP_shuffle_mask:$src3)))]>;
1365   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1366                         (ops VR128:$dst, VR128:$src1,
1367                          f128mem:$src2, i8imm:$src3),
1368                         "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1369                         [(set VR128:$dst,
1370                           (v2f64 (vector_shuffle
1371                                   VR128:$src1, (load addr:$src2),
1372                                   SHUFP_shuffle_mask:$src3)))]>;
1373
1374   let AddedComplexity = 10 in {
1375     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1376                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1377                          "unpckhpd {$src2, $dst|$dst, $src2}",
1378                          [(set VR128:$dst,
1379                            (v2f64 (vector_shuffle
1380                                    VR128:$src1, VR128:$src2,
1381                                    UNPCKH_shuffle_mask)))]>;
1382     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1383                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1384                          "unpckhpd {$src2, $dst|$dst, $src2}",
1385                          [(set VR128:$dst,
1386                            (v2f64 (vector_shuffle
1387                                    VR128:$src1, (load addr:$src2),
1388                                    UNPCKH_shuffle_mask)))]>;
1389
1390     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1391                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1392                          "unpcklpd {$src2, $dst|$dst, $src2}",
1393                          [(set VR128:$dst,
1394                            (v2f64 (vector_shuffle
1395                                    VR128:$src1, VR128:$src2,
1396                                    UNPCKL_shuffle_mask)))]>;
1397     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1398                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1399                          "unpcklpd {$src2, $dst|$dst, $src2}",
1400                          [(set VR128:$dst,
1401                            (v2f64 (vector_shuffle
1402                                    VR128:$src1, (load addr:$src2),
1403                                    UNPCKL_shuffle_mask)))]>;
1404   } // AddedComplexity
1405 } // isTwoAddress
1406
1407
1408 //===----------------------------------------------------------------------===//
1409 // SSE integer instructions
1410
1411 // Move Instructions
1412 def MOVDQArr : PDI<0x6F, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1413                    "movdqa {$src, $dst|$dst, $src}", []>;
1414 def MOVDQArm : PDI<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1415                    "movdqa {$src, $dst|$dst, $src}",
1416                    [(set VR128:$dst, (loadv2i64 addr:$src))]>;
1417 def MOVDQAmr : PDI<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1418                    "movdqa {$src, $dst|$dst, $src}",
1419                    [(store (v2i64 VR128:$src), addr:$dst)]>;
1420 def MOVDQUrm :   I<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1421                    "movdqu {$src, $dst|$dst, $src}",
1422                    [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1423                  XS, Requires<[HasSSE2]>;
1424 def MOVDQUmr :   I<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1425                    "movdqu {$src, $dst|$dst, $src}",
1426                    [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1427                  XS, Requires<[HasSSE2]>;
1428
1429
1430 let isTwoAddress = 1 in {
1431
1432 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1433                             bit Commutable = 0> {
1434   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1435                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1436                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1437     let isCommutable = Commutable;
1438   }
1439   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1440                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1441                [(set VR128:$dst, (IntId VR128:$src1,
1442                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1443 }
1444
1445 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1446                              string OpcodeStr, Intrinsic IntId> {
1447   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1448                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1449                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1450   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1451                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1452                [(set VR128:$dst, (IntId VR128:$src1,
1453                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1454   def ri : PDIi8<opc2, ImmForm, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1455                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1456                [(set VR128:$dst, (IntId VR128:$src1,
1457                                         (scalar_to_vector (i32 imm:$src2))))]>;
1458 }
1459
1460
1461 /// PDI_binop_rm - Simple SSE2 binary operator.
1462 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1463                         ValueType OpVT, bit Commutable = 0> {
1464   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1465                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1466                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1467     let isCommutable = Commutable;
1468   }
1469   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1470                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1471                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1472                                        (bitconvert (loadv2i64 addr:$src2)))))]>;
1473 }
1474
1475 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1476 ///
1477 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1478 /// to collapse (bitconvert VT to VT) into its operand.
1479 ///
1480 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1481                               bit Commutable = 0> {
1482   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1483                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1484                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1485     let isCommutable = Commutable;
1486   }
1487   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1488                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1489                [(set VR128:$dst, (OpNode VR128:$src1,(loadv2i64 addr:$src2)))]>;
1490 }
1491
1492 } // isTwoAddress
1493
1494 // 128-bit Integer Arithmetic
1495
1496 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1497 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1498 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1499 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1500
1501 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1502 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1503 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1504 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1505
1506 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1507 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1508 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1509 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1510
1511 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1512 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1513 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1514 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1515
1516 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1517
1518 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1519 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1520 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1521
1522 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1523
1524 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1525 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1526
1527
1528 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1529 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1530 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1531 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1532 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1533
1534
1535 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw", int_x86_sse2_psll_w>;
1536 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld", int_x86_sse2_psll_d>;
1537 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq", int_x86_sse2_psll_q>;
1538
1539 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw", int_x86_sse2_psrl_w>;
1540 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld", int_x86_sse2_psrl_d>;
1541 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq", int_x86_sse2_psrl_q>;
1542
1543 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw", int_x86_sse2_psra_w>;
1544 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad", int_x86_sse2_psra_d>;
1545 // PSRAQ doesn't exist in SSE[1-3].
1546
1547 // 128-bit logical shifts.
1548 let isTwoAddress = 1 in {
1549   def PSLLDQri : PDIi8<0x73, MRM7r,
1550                        (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1551                        "pslldq {$src2, $dst|$dst, $src2}", []>;
1552   def PSRLDQri : PDIi8<0x73, MRM3r,
1553                        (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1554                        "psrldq {$src2, $dst|$dst, $src2}", []>;
1555   // PSRADQri doesn't exist in SSE[1-3].
1556 }
1557
1558 let Predicates = [HasSSE2] in {
1559   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1560             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1561   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1562             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1563   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1564             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1565 }
1566
1567 // Logical
1568 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1569 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1570 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1571
1572 let isTwoAddress = 1 in {
1573   def PANDNrr : PDI<0xDF, MRMSrcReg,
1574                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1575                     "pandn {$src2, $dst|$dst, $src2}",
1576                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1577                                               VR128:$src2)))]>;
1578
1579   def PANDNrm : PDI<0xDF, MRMSrcMem,
1580                     (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1581                     "pandn {$src2, $dst|$dst, $src2}",
1582                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1583                                               (load addr:$src2))))]>;
1584 }
1585
1586 // SSE2 Integer comparison
1587 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1588 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1589 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1590 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1591 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1592 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1593
1594 // Pack instructions
1595 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1596 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1597 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1598
1599 // Shuffle and unpack instructions
1600 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1601                      (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1602                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1603                      [(set VR128:$dst, (v4i32 (vector_shuffle
1604                                                VR128:$src1, (undef),
1605                                                PSHUFD_shuffle_mask:$src2)))]>;
1606 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1607                      (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1608                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1609                      [(set VR128:$dst, (v4i32 (vector_shuffle
1610                                                (bc_v4i32(loadv2i64 addr:$src1)),
1611                                                (undef),
1612                                                PSHUFD_shuffle_mask:$src2)))]>;
1613
1614 // SSE2 with ImmT == Imm8 and XS prefix.
1615 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1616                     (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1617                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1618                     [(set VR128:$dst, (v8i16 (vector_shuffle
1619                                               VR128:$src1, (undef),
1620                                               PSHUFHW_shuffle_mask:$src2)))]>,
1621                 XS, Requires<[HasSSE2]>;
1622 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1623                     (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1624                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1625                     [(set VR128:$dst, (v8i16 (vector_shuffle
1626                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1627                                               (undef),
1628                                               PSHUFHW_shuffle_mask:$src2)))]>,
1629                 XS, Requires<[HasSSE2]>;
1630
1631 // SSE2 with ImmT == Imm8 and XD prefix.
1632 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1633                     (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1634                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1635                     [(set VR128:$dst, (v8i16 (vector_shuffle
1636                                               VR128:$src1, (undef),
1637                                               PSHUFLW_shuffle_mask:$src2)))]>,
1638                 XD, Requires<[HasSSE2]>;
1639 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1640                     (ops VR128:$dst, i128mem:$src1, i32i8imm:$src2),
1641                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1642                     [(set VR128:$dst, (v8i16 (vector_shuffle
1643                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1644                                               (undef),
1645                                               PSHUFLW_shuffle_mask:$src2)))]>,
1646                 XD, Requires<[HasSSE2]>;
1647
1648
1649 let isTwoAddress = 1 in {
1650   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1651                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1652                         "punpcklbw {$src2, $dst|$dst, $src2}",
1653                         [(set VR128:$dst,
1654                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1655                                   UNPCKL_shuffle_mask)))]>;
1656   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
1657                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1658                         "punpcklbw {$src2, $dst|$dst, $src2}",
1659                         [(set VR128:$dst,
1660                           (v16i8 (vector_shuffle VR128:$src1,
1661                                   (bc_v16i8 (loadv2i64 addr:$src2)),
1662                                   UNPCKL_shuffle_mask)))]>;
1663   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
1664                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1665                         "punpcklwd {$src2, $dst|$dst, $src2}",
1666                         [(set VR128:$dst,
1667                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1668                                   UNPCKL_shuffle_mask)))]>;
1669   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
1670                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1671                         "punpcklwd {$src2, $dst|$dst, $src2}",
1672                         [(set VR128:$dst,
1673                           (v8i16 (vector_shuffle VR128:$src1,
1674                                   (bc_v8i16 (loadv2i64 addr:$src2)),
1675                                   UNPCKL_shuffle_mask)))]>;
1676   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
1677                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1678                         "punpckldq {$src2, $dst|$dst, $src2}",
1679                         [(set VR128:$dst,
1680                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1681                                   UNPCKL_shuffle_mask)))]>;
1682   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
1683                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1684                         "punpckldq {$src2, $dst|$dst, $src2}",
1685                         [(set VR128:$dst,
1686                           (v4i32 (vector_shuffle VR128:$src1,
1687                                   (bc_v4i32 (loadv2i64 addr:$src2)),
1688                                   UNPCKL_shuffle_mask)))]>;
1689   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
1690                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1691                          "punpcklqdq {$src2, $dst|$dst, $src2}",
1692                         [(set VR128:$dst,
1693                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1694                                   UNPCKL_shuffle_mask)))]>;
1695   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
1696                          (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1697                          "punpcklqdq {$src2, $dst|$dst, $src2}",
1698                         [(set VR128:$dst,
1699                           (v2i64 (vector_shuffle VR128:$src1,
1700                                   (loadv2i64 addr:$src2),
1701                                   UNPCKL_shuffle_mask)))]>;
1702
1703   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
1704                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1705                         "punpckhbw {$src2, $dst|$dst, $src2}",
1706                         [(set VR128:$dst,
1707                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1708                                   UNPCKH_shuffle_mask)))]>;
1709   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
1710                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1711                         "punpckhbw {$src2, $dst|$dst, $src2}",
1712                         [(set VR128:$dst,
1713                           (v16i8 (vector_shuffle VR128:$src1,
1714                                   (bc_v16i8 (loadv2i64 addr:$src2)),
1715                                   UNPCKH_shuffle_mask)))]>;
1716   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
1717                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1718                         "punpckhwd {$src2, $dst|$dst, $src2}",
1719                         [(set VR128:$dst,
1720                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1721                                   UNPCKH_shuffle_mask)))]>;
1722   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
1723                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1724                         "punpckhwd {$src2, $dst|$dst, $src2}",
1725                         [(set VR128:$dst,
1726                           (v8i16 (vector_shuffle VR128:$src1,
1727                                   (bc_v8i16 (loadv2i64 addr:$src2)),
1728                                   UNPCKH_shuffle_mask)))]>;
1729   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
1730                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1731                         "punpckhdq {$src2, $dst|$dst, $src2}",
1732                         [(set VR128:$dst,
1733                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1734                                   UNPCKH_shuffle_mask)))]>;
1735   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
1736                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1737                         "punpckhdq {$src2, $dst|$dst, $src2}",
1738                         [(set VR128:$dst,
1739                           (v4i32 (vector_shuffle VR128:$src1,
1740                                   (bc_v4i32 (loadv2i64 addr:$src2)),
1741                                   UNPCKH_shuffle_mask)))]>;
1742   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
1743                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1744                          "punpckhqdq {$src2, $dst|$dst, $src2}",
1745                         [(set VR128:$dst,
1746                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1747                                   UNPCKH_shuffle_mask)))]>;
1748   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
1749                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1750                         "punpckhqdq {$src2, $dst|$dst, $src2}",
1751                         [(set VR128:$dst,
1752                           (v2i64 (vector_shuffle VR128:$src1,
1753                                   (loadv2i64 addr:$src2),
1754                                   UNPCKH_shuffle_mask)))]>;
1755 }
1756
1757 // Extract / Insert
1758 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
1759                     (ops GR32:$dst, VR128:$src1, i32i8imm:$src2),
1760                     "pextrw {$src2, $src1, $dst|$dst, $src1, $src2}",
1761                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
1762                                      (iPTR imm:$src2)))]>;
1763 let isTwoAddress = 1 in {
1764   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
1765                        (ops VR128:$dst, VR128:$src1,
1766                         GR32:$src2, i32i8imm:$src3),
1767                        "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1768                        [(set VR128:$dst,
1769                          (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1770                                  GR32:$src2, (iPTR imm:$src3))))]>;
1771   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
1772                        (ops VR128:$dst, VR128:$src1,
1773                         i16mem:$src2, i32i8imm:$src3),
1774                        "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1775                        [(set VR128:$dst,
1776                          (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1777                                  (i32 (anyext (loadi16 addr:$src2))),
1778                                  (iPTR imm:$src3))))]>;
1779 }
1780
1781 // Mask creation
1782 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1783                      "pmovmskb {$src, $dst|$dst, $src}",
1784                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
1785
1786 // Conditional store
1787 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (ops VR128:$src, VR128:$mask),
1788                      "maskmovdqu {$mask, $src|$src, $mask}",
1789                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>,
1790                  Imp<[EDI],[]>;
1791
1792 // Non-temporal stores
1793 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1794                     "movntpd {$src, $dst|$dst, $src}",
1795                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1796 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1797                     "movntdq {$src, $dst|$dst, $src}",
1798                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1799 def MOVNTImr  :   I<0xC3, MRMDestMem, (ops i32mem:$dst, GR32:$src),
1800                     "movnti {$src, $dst|$dst, $src}",
1801                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1802                   TB, Requires<[HasSSE2]>;
1803
1804 // Flush cache
1805 def CLFLUSH : I<0xAE, MRM7m, (ops i8mem:$src),
1806                "clflush $src", [(int_x86_sse2_clflush addr:$src)]>,
1807               TB, Requires<[HasSSE2]>;
1808
1809 // Load, store, and memory fence
1810 def LFENCE : I<0xAE, MRM5m, (ops),
1811                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
1812 def MFENCE : I<0xAE, MRM6m, (ops),
1813                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
1814
1815
1816 // Alias instructions that map zero vector to pxor / xorp* for sse.
1817 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
1818 let isReMaterializable = 1 in
1819   def V_SETALLONES : PDI<0x76, MRMInitReg, (ops VR128:$dst),
1820                          "pcmpeqd $dst, $dst",
1821                          [(set VR128:$dst, (v2f64 immAllOnesV))]>;
1822
1823 // FR64 to 128-bit vector conversion.
1824 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, FR64:$src),
1825                       "movsd {$src, $dst|$dst, $src}",
1826                       [(set VR128:$dst,
1827                         (v2f64 (scalar_to_vector FR64:$src)))]>;
1828 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1829                      "movsd {$src, $dst|$dst, $src}",
1830                      [(set VR128:$dst,
1831                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
1832
1833 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1834                       "movd {$src, $dst|$dst, $src}",
1835                       [(set VR128:$dst,
1836                         (v4i32 (scalar_to_vector GR32:$src)))]>;
1837 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1838                       "movd {$src, $dst|$dst, $src}",
1839                       [(set VR128:$dst,
1840                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
1841
1842 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (ops FR32:$dst, GR32:$src),
1843                       "movd {$src, $dst|$dst, $src}",
1844                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
1845
1846 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
1847                       "movd {$src, $dst|$dst, $src}",
1848                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
1849
1850 // SSE2 instructions with XS prefix
1851 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1852                     "movq {$src, $dst|$dst, $src}",
1853                     [(set VR128:$dst,
1854                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
1855                   Requires<[HasSSE2]>;
1856 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1857                       "movq {$src, $dst|$dst, $src}",
1858                       [(store (i64 (vector_extract (v2i64 VR128:$src),
1859                                     (iPTR 0))), addr:$dst)]>;
1860
1861 // FIXME: may not be able to eliminate this movss with coalescing the src and
1862 // dest register classes are different. We really want to write this pattern
1863 // like this:
1864 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1865 //           (f32 FR32:$src)>;
1866 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, VR128:$src),
1867                      "movsd {$src, $dst|$dst, $src}",
1868                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
1869                                        (iPTR 0)))]>;
1870 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1871                      "movsd {$src, $dst|$dst, $src}",
1872                      [(store (f64 (vector_extract (v2f64 VR128:$src),
1873                                    (iPTR 0))), addr:$dst)]>;
1874 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, VR128:$src),
1875                        "movd {$src, $dst|$dst, $src}",
1876                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
1877                                         (iPTR 0)))]>;
1878 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, VR128:$src),
1879                        "movd {$src, $dst|$dst, $src}",
1880                        [(store (i32 (vector_extract (v4i32 VR128:$src),
1881                                      (iPTR 0))), addr:$dst)]>;
1882
1883 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, FR32:$src),
1884                       "movd {$src, $dst|$dst, $src}",
1885                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
1886 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, FR32:$src),
1887                       "movd {$src, $dst|$dst, $src}",
1888                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
1889
1890
1891 // Move to lower bits of a VR128, leaving upper bits alone.
1892 // Three operand (but two address) aliases.
1893 let isTwoAddress = 1 in {
1894   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
1895                         (ops VR128:$dst, VR128:$src1, FR64:$src2),
1896                         "movsd {$src2, $dst|$dst, $src2}", []>;
1897
1898   let AddedComplexity = 15 in
1899     def MOVLPDrr : SDI<0x10, MRMSrcReg,
1900                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1901                        "movsd {$src2, $dst|$dst, $src2}",
1902                        [(set VR128:$dst,
1903                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
1904                                  MOVL_shuffle_mask)))]>;
1905 }
1906
1907 // Store / copy lower 64-bits of a XMM register.
1908 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1909                      "movq {$src, $dst|$dst, $src}",
1910                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
1911
1912 // Move to lower bits of a VR128 and zeroing upper bits.
1913 // Loading from memory automatically zeroing upper bits.
1914 let AddedComplexity = 20 in
1915   def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1916                         "movsd {$src, $dst|$dst, $src}",
1917                         [(set VR128:$dst,
1918                           (v2f64 (vector_shuffle immAllZerosV,
1919                                   (v2f64 (scalar_to_vector
1920                                           (loadf64 addr:$src))),
1921                                   MOVL_shuffle_mask)))]>;
1922
1923 let AddedComplexity = 15 in
1924 // movd / movq to XMM register zero-extends
1925 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1926                        "movd {$src, $dst|$dst, $src}",
1927                        [(set VR128:$dst,
1928                          (v4i32 (vector_shuffle immAllZerosV,
1929                                  (v4i32 (scalar_to_vector GR32:$src)),
1930                                  MOVL_shuffle_mask)))]>;
1931 let AddedComplexity = 20 in
1932 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1933                        "movd {$src, $dst|$dst, $src}",
1934                        [(set VR128:$dst,
1935                          (v4i32 (vector_shuffle immAllZerosV,
1936                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
1937                                  MOVL_shuffle_mask)))]>;
1938
1939 // Moving from XMM to XMM but still clear upper 64 bits.
1940 let AddedComplexity = 15 in
1941 def MOVZQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1942                      "movq {$src, $dst|$dst, $src}",
1943                      [(set VR128:$dst, (int_x86_sse2_movl_dq VR128:$src))]>,
1944                    XS, Requires<[HasSSE2]>;
1945 let AddedComplexity = 20 in
1946 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1947                      "movq {$src, $dst|$dst, $src}",
1948                      [(set VR128:$dst, (int_x86_sse2_movl_dq
1949                                         (bitconvert (loadv2i64 addr:$src))))]>,
1950                    XS, Requires<[HasSSE2]>;
1951
1952
1953 //===----------------------------------------------------------------------===//
1954 // SSE3 Instructions
1955 //===----------------------------------------------------------------------===//
1956
1957 // SSE3 Instruction Templates:
1958 //
1959 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
1960 //   S3SI  - SSE3 instructions with XS prefix.
1961 //   S3DI  - SSE3 instructions with XD prefix.
1962
1963 class S3SI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
1964       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE3]>;
1965 class S3DI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
1966       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE3]>;
1967 class S3I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
1968       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE3]>;
1969
1970 // Move Instructions
1971 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1972                       "movshdup {$src, $dst|$dst, $src}",
1973                       [(set VR128:$dst, (v4f32 (vector_shuffle
1974                                                 VR128:$src, (undef),
1975                                                 MOVSHDUP_shuffle_mask)))]>;
1976 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1977                       "movshdup {$src, $dst|$dst, $src}",
1978                       [(set VR128:$dst, (v4f32 (vector_shuffle
1979                                                 (loadv4f32 addr:$src), (undef),
1980                                                 MOVSHDUP_shuffle_mask)))]>;
1981
1982 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1983                       "movsldup {$src, $dst|$dst, $src}",
1984                       [(set VR128:$dst, (v4f32 (vector_shuffle
1985                                                 VR128:$src, (undef),
1986                                                 MOVSLDUP_shuffle_mask)))]>;
1987 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1988                       "movsldup {$src, $dst|$dst, $src}",
1989                       [(set VR128:$dst, (v4f32 (vector_shuffle
1990                                                 (loadv4f32 addr:$src), (undef),
1991                                                 MOVSLDUP_shuffle_mask)))]>;
1992
1993 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1994                       "movddup {$src, $dst|$dst, $src}",
1995                       [(set VR128:$dst, (v2f64 (vector_shuffle
1996                                                 VR128:$src, (undef),
1997                                                 SSE_splat_lo_mask)))]>;
1998 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1999                       "movddup {$src, $dst|$dst, $src}",
2000                       [(set VR128:$dst,
2001                         (v2f64 (vector_shuffle
2002                                 (scalar_to_vector (loadf64 addr:$src)),
2003                                 (undef),
2004                                 SSE_splat_lo_mask)))]>;
2005
2006 // Arithmetic
2007 let isTwoAddress = 1 in {
2008   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2009                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
2010                         "addsubps {$src2, $dst|$dst, $src2}",
2011                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2012                                            VR128:$src2))]>;
2013   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2014                         (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2015                         "addsubps {$src2, $dst|$dst, $src2}",
2016                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2017                                            (load addr:$src2)))]>;
2018   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2019                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
2020                        "addsubpd {$src2, $dst|$dst, $src2}",
2021                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2022                                           VR128:$src2))]>;
2023   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2024                        (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2025                        "addsubpd {$src2, $dst|$dst, $src2}",
2026                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2027                                           (load addr:$src2)))]>;
2028 }
2029
2030 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
2031                    "lddqu {$src, $dst|$dst, $src}",
2032                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2033
2034 // Horizontal ops
2035 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2036   : S3DI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
2037          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2038          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2039 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2040   : S3DI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2041          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2042          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2043 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2044   : S3I<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
2045         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2046         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2047 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2048   : S3I<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2049         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2050         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2051
2052 let isTwoAddress = 1 in {
2053   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2054   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2055   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2056   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2057   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2058   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2059   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2060   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2061 }
2062
2063 // Thread synchronization
2064 def MONITOR : I<0xC8, RawFrm, (ops), "monitor",
2065                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2066 def MWAIT   : I<0xC9, RawFrm, (ops), "mwait",
2067                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2068
2069 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2070 let AddedComplexity = 15 in
2071 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2072                   MOVSHDUP_shuffle_mask)),
2073           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2074 let AddedComplexity = 20 in
2075 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
2076                   MOVSHDUP_shuffle_mask)),
2077           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2078
2079 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2080 let AddedComplexity = 15 in
2081   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2082                     MOVSLDUP_shuffle_mask)),
2083             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2084 let AddedComplexity = 20 in
2085   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
2086                     MOVSLDUP_shuffle_mask)),
2087             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2088
2089 //===----------------------------------------------------------------------===//
2090 // SSSE3 Instructions
2091 //===----------------------------------------------------------------------===//
2092
2093 // SSE3 Instruction Templates:
2094 //
2095 //   SS38I - SSSE3 instructions with T8 and OpSize prefixes.
2096 //   SS3AI - SSSE3 instructions with TA and OpSize prefixes.
2097
2098 class SS38I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
2099       : I<o, F, ops, asm, pattern>, T8, OpSize, Requires<[HasSSSE3]>;
2100 class SS3AI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
2101       : I<o, F, ops, asm, pattern>, TA, OpSize, Requires<[HasSSSE3]>;
2102
2103 /// SS3I_binop_rm_int - Simple SSSE3 binary operatr whose type is v2i64.
2104 let isTwoAddress = 1 in {
2105   multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2106                                bit Commutable = 0> {
2107     def rr : SS38I<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
2108                    !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2109                    [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
2110       let isCommutable = Commutable;
2111     }
2112     def rm : SS38I<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
2113                    !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2114                    [(set VR128:$dst,
2115                      (IntId VR128:$src1,
2116                       (bitconvert (loadv2i64 addr:$src2))))]>;
2117   }
2118 }
2119
2120 defm PMULHRSW128 : SS3I_binop_rm_int<0x0B, "pmulhrsw",
2121                                      int_x86_ssse3_pmulhrsw_128, 1>;
2122
2123 //===----------------------------------------------------------------------===//
2124 // Non-Instruction Patterns
2125 //===----------------------------------------------------------------------===//
2126
2127 // 128-bit vector undef's.
2128 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2129 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2130 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2131 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2132 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2133
2134 // 128-bit vector all zero's.
2135 def : Pat<(v16i8 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2136 def : Pat<(v8i16 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2137 def : Pat<(v4i32 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2138 def : Pat<(v2i64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2139 def : Pat<(v2f64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2140
2141 // 128-bit vector all one's.
2142 def : Pat<(v16i8 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2143 def : Pat<(v8i16 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2144 def : Pat<(v4i32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2145 def : Pat<(v2i64 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2146 def : Pat<(v4f32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE1]>;
2147
2148 // Store 128-bit integer vector values.
2149 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
2150           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
2151 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
2152           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
2153 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
2154           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
2155
2156 // Scalar to v8i16 / v16i8. The source may be a GR32, but only the lower 8 or
2157 // 16-bits matter.
2158 def : Pat<(v8i16 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
2159       Requires<[HasSSE2]>;
2160 def : Pat<(v16i8 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
2161       Requires<[HasSSE2]>;
2162
2163 // bit_convert
2164 let Predicates = [HasSSE2] in {
2165   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2166   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2167   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2168   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2169   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2170   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2171   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2172   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2173   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2174   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2175   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2176   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2177   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2178   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2179   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2180   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2181   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2182   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2183   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2184   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2185   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2186   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2187   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2188   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2189   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2190   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2191   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2192   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2193   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2194   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2195 }
2196
2197 // Move scalar to XMM zero-extended
2198 // movd to XMM register zero-extends
2199 let AddedComplexity = 15 in {
2200 def : Pat<(v8i16 (vector_shuffle immAllZerosV,
2201                   (v8i16 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
2202           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
2203 def : Pat<(v16i8 (vector_shuffle immAllZerosV,
2204                   (v16i8 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
2205           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
2206 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2207 def : Pat<(v2f64 (vector_shuffle immAllZerosV,
2208                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
2209           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2210 def : Pat<(v4f32 (vector_shuffle immAllZerosV,
2211                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
2212           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2213 }
2214
2215 // Splat v2f64 / v2i64
2216 let AddedComplexity = 10 in {
2217 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2218           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2219 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2220           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2221 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2222           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2223 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2224           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2225 }
2226
2227 // Splat v4f32
2228 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
2229           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
2230       Requires<[HasSSE1]>;
2231
2232 // Special unary SHUFPSrri case.
2233 // FIXME: when we want non two-address code, then we should use PSHUFD?
2234 def : Pat<(vector_shuffle (v4f32 VR128:$src1), (undef),
2235            SHUFP_unary_shuffle_mask:$sm),
2236           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2237       Requires<[HasSSE1]>;
2238 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2239 def : Pat<(vector_shuffle (loadv4f32 addr:$src1), (undef),
2240            SHUFP_unary_shuffle_mask:$sm),
2241           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2242       Requires<[HasSSE2]>;
2243 // Special binary v4i32 shuffle cases with SHUFPS.
2244 def : Pat<(vector_shuffle (v4i32 VR128:$src1), (v4i32 VR128:$src2),
2245            PSHUFD_binary_shuffle_mask:$sm),
2246           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2247            Requires<[HasSSE2]>;
2248 def : Pat<(vector_shuffle (v4i32 VR128:$src1),
2249            (bc_v4i32 (loadv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm),
2250           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2251            Requires<[HasSSE2]>;
2252
2253 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2254 let AddedComplexity = 10 in {
2255 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2256                   UNPCKL_v_undef_shuffle_mask)),
2257           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2258 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2259                   UNPCKL_v_undef_shuffle_mask)),
2260           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2261 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2262                   UNPCKL_v_undef_shuffle_mask)),
2263           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2264 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2265                   UNPCKL_v_undef_shuffle_mask)),
2266           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2267 }
2268
2269 let AddedComplexity = 15 in {
2270 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2271 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2272                   MOVHP_shuffle_mask)),
2273           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2274
2275 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2276 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2277                   MOVHLPS_shuffle_mask)),
2278           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2279
2280 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2281 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2282                   MOVHLPS_v_undef_shuffle_mask)),
2283           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2284 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2285                   MOVHLPS_v_undef_shuffle_mask)),
2286           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2287 }
2288
2289 let AddedComplexity = 20 in {
2290 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2291 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2292 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2293                   MOVLP_shuffle_mask)),
2294           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2295 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2296                   MOVLP_shuffle_mask)),
2297           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2298 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2299                   MOVHP_shuffle_mask)),
2300           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2301 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2302                   MOVHP_shuffle_mask)),
2303           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2304
2305 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2306                   MOVLP_shuffle_mask)),
2307           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2308 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2309                   MOVLP_shuffle_mask)),
2310           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2311 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2312                   MOVHP_shuffle_mask)),
2313           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2314 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2315                   MOVLP_shuffle_mask)),
2316           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2317 }
2318
2319 let AddedComplexity = 15 in {
2320 // Setting the lowest element in the vector.
2321 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2322                   MOVL_shuffle_mask)),
2323           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2324 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2325                   MOVL_shuffle_mask)),
2326           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2327
2328 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2329 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2330                   MOVLP_shuffle_mask)),
2331           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2332 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2333                   MOVLP_shuffle_mask)),
2334           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2335 }
2336
2337 // Set lowest element and zero upper elements.
2338 let AddedComplexity = 20 in
2339 def : Pat<(bc_v2i64 (vector_shuffle immAllZerosV,
2340                      (v2f64 (scalar_to_vector (loadf64 addr:$src))),
2341                      MOVL_shuffle_mask)),
2342           (MOVZQI2PQIrm addr:$src)>, Requires<[HasSSE2]>;
2343
2344 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2345 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2346           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2347 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2348           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2349 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2350           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2351 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2352           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2353       Requires<[HasSSE2]>;
2354 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2355           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2356       Requires<[HasSSE2]>;
2357 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2358           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2359 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2360           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2361 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2362           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2363 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2364           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2365 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2366           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2367 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2368           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2369 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2370           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2371 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2372           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2373
2374 // Some special case pandn patterns.
2375 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2376                   VR128:$src2)),
2377           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2378 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2379                   VR128:$src2)),
2380           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2381 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2382                   VR128:$src2)),
2383           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2384
2385 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2386                   (load addr:$src2))),
2387           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2388 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2389                   (load addr:$src2))),
2390           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2391 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2392                   (load addr:$src2))),
2393           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2394
2395 // Unaligned load
2396 def : Pat<(v4f32 (X86loadu addr:$src)), (MOVUPSrm addr:$src)>,
2397       Requires<[HasSSE1]>;