lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the Evan Cheng and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // SSE specific DAG Nodes.
  18 //===----------------------------------------------------------------------===//
  19
  20 def X86loadp   : SDNode<"X86ISD::LOAD_PACK", SDTLoad, [SDNPHasChain]>;
  21 def X86loadu   : SDNode<"X86ISD::LOAD_UA",   SDTLoad, [SDNPHasChain]>;
  22 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  23                         [SDNPCommutative, SDNPAssociative]>;
  24 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  25                         [SDNPCommutative, SDNPAssociative]>;
  26 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest,
  27                         [SDNPHasChain, SDNPOutFlag]>;
  28 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest,
  29                         [SDNPHasChain, SDNPOutFlag]>;
  30 def X86s2vec   : SDNode<"X86ISD::S2VEC",  SDTypeProfile<1, 1, []>, []>;
  31 def X86pextrw  : SDNode<"X86ISD::PEXTRW", SDTypeProfile<1, 2, []>, []>;
  32 def X86pinsrw  : SDNode<"X86ISD::PINSRW", SDTypeProfile<1, 3, []>, []>;
  33
  34 //===----------------------------------------------------------------------===//
  35 // SSE pattern fragments
  36 //===----------------------------------------------------------------------===//
  37
  38 def X86loadpf32  : PatFrag<(ops node:$ptr), (f32   (X86loadp node:$ptr))>;
  39 def X86loadpf64  : PatFrag<(ops node:$ptr), (f64   (X86loadp node:$ptr))>;
  40
  41 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  42 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  43 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  44
  45 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
  46 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
  47 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
  48 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
  49 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
  50 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
  51
  52 def fp32imm0 : PatLeaf<(f32 fpimm), [{
  53   return N->isExactlyValue(+0.0);
  54 }]>;
  55
  56 def PSxLDQ_imm  : SDNodeXForm<imm, [{
  57   // Transformation function: imm >> 3
  58   return getI32Imm(N->getValue() >> 3);
  59 }]>;
  60
  61 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
  62 // SHUFP* etc. imm.
  63 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
  64   return getI8Imm(X86::getShuffleSHUFImmediate(N));
  65 }]>;
  66
  67 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
  68 // PSHUFHW imm.
  69 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
  70   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
  71 }]>;
  72
  73 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
  74 // PSHUFLW imm.
  75 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
  76   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
  77 }]>;
  78
  79 def SSE_splat_mask : PatLeaf<(build_vector), [{
  80   return X86::isSplatMask(N);
  81 }], SHUFFLE_get_shuf_imm>;
  82
  83 def SSE_splat_v2_mask : PatLeaf<(build_vector), [{
  84   return X86::isSplatMask(N);
  85 }]>;
  86
  87 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
  88   return X86::isMOVHLPSMask(N);
  89 }]>;
  90
  91 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
  92   return X86::isMOVHPMask(N);
  93 }]>;
  94
  95 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
  96   return X86::isMOVLPMask(N);
  97 }]>;
  98
  99 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 100   return X86::isMOVLMask(N);
 101 }]>;
 102
 103 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 104   return X86::isMOVSHDUPMask(N);
 105 }]>;
 106
 107 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 108   return X86::isMOVSLDUPMask(N);
 109 }]>;
 110
 111 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 112   return X86::isUNPCKLMask(N);
 113 }]>;
 114
 115 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 116   return X86::isUNPCKHMask(N);
 117 }]>;
 118
 119 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 120   return X86::isUNPCKL_v_undef_Mask(N);
 121 }]>;
 122
 123 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 124   return X86::isPSHUFDMask(N);
 125 }], SHUFFLE_get_shuf_imm>;
 126
 127 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 128   return X86::isPSHUFHWMask(N);
 129 }], SHUFFLE_get_pshufhw_imm>;
 130
 131 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 132   return X86::isPSHUFLWMask(N);
 133 }], SHUFFLE_get_pshuflw_imm>;
 134
 135 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 136   return X86::isPSHUFDMask(N);
 137 }], SHUFFLE_get_shuf_imm>;
 138
 139 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 140   return X86::isSHUFPMask(N);
 141 }], SHUFFLE_get_shuf_imm>;
 142
 143 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 144   return X86::isSHUFPMask(N);
 145 }], SHUFFLE_get_shuf_imm>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // SSE scalar FP Instructions
 149 //===----------------------------------------------------------------------===//
 150
 151 // Instruction templates
 152 // SSI - SSE1 instructions with XS prefix.
 153 // SDI - SSE2 instructions with XD prefix.
 154 // PSI - SSE1 instructions with TB prefix.
 155 // PDI - SSE2 instructions with TB and OpSize prefixes.
 156 // PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 157 // PDIi8 - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 158 // S3I - SSE3 instructions with TB and OpSize prefixes.
 159 // S3SI - SSE3 instructions with XS prefix.
 160 // S3DI - SSE3 instructions with XD prefix.
 161 class SSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 162       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE1]>;
 163 class SDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 164       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE2]>;
 165 class PSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 166       : I<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 167 class PDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 168       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 169 class PSIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 170       : Ii8<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 171 class PDIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 172       : Ii8<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 173
 174 class S3SI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 175       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE3]>;
 176 class S3DI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 177       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE3]>;
 178 class S3I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 179       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE3]>;
 180
 181 //===----------------------------------------------------------------------===//
 182 // Helpers for defining instructions that directly correspond to intrinsics.
 183
 184 multiclass SS_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 185   def r : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 186               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 187               [(set VR128:$dst, (v4f32 (IntId VR128:$src)))]>;
 188   def m : SSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 189               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 190               [(set VR128:$dst, (v4f32 (IntId (load addr:$src))))]>;
 191 }
 192
 193 multiclass SD_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 194   def r : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 195               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 196               [(set VR128:$dst, (v2f64 (IntId VR128:$src)))]>;
 197   def m : SDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 198               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 199               [(set VR128:$dst, (v2f64 (IntId (load addr:$src))))]>;
 200 }
 201
 202 class PS_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 203   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 204         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 205         [(set VR128:$dst, (IntId VR128:$src))]>;
 206 class PS_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 207   : PSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 208         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 209         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 210 class PD_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 211   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 212         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 213         [(set VR128:$dst, (IntId VR128:$src))]>;
 214 class PD_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 215   : PDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 216         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 217         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 218
 219 class PS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 220   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 221         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 222         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 223 class PS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 224   : PSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 225         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 226         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 227 class PD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 228   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 229         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 230         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 231 class PD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 232   : PDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 233         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 234         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 235
 236 // Some 'special' instructions
 237 def IMPLICIT_DEF_FR32 : I<0, Pseudo, (ops FR32:$dst),
 238                          "#IMPLICIT_DEF $dst",
 239                          [(set FR32:$dst, (undef))]>, Requires<[HasSSE2]>;
 240 def IMPLICIT_DEF_FR64 : I<0, Pseudo, (ops FR64:$dst),
 241                          "#IMPLICIT_DEF $dst",
 242                          [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
 243
 244 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 245 // scheduler into a branch sequence.
 246 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 247   def CMOV_FR32 : I<0, Pseudo,
 248                     (ops FR32:$dst, FR32:$t, FR32:$f, i8imm:$cond),
 249                     "#CMOV_FR32 PSEUDO!",
 250                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond))]>;
 251   def CMOV_FR64 : I<0, Pseudo,
 252                     (ops FR64:$dst, FR64:$t, FR64:$f, i8imm:$cond),
 253                     "#CMOV_FR64 PSEUDO!",
 254                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond))]>;
 255   def CMOV_V4F32 : I<0, Pseudo,
 256                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 257                     "#CMOV_V4F32 PSEUDO!",
 258                     [(set VR128:$dst,
 259                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 260   def CMOV_V2F64 : I<0, Pseudo,
 261                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 262                     "#CMOV_V2F64 PSEUDO!",
 263                     [(set VR128:$dst,
 264                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 265   def CMOV_V2I64 : I<0, Pseudo,
 266                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 267                     "#CMOV_V2I64 PSEUDO!",
 268                     [(set VR128:$dst,
 269                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 270 }
 271
 272 // Move Instructions
 273 def MOVSSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 274                 "movss {$src, $dst|$dst, $src}", []>;
 275 def MOVSSrm : SSI<0x10, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 276                 "movss {$src, $dst|$dst, $src}",
 277                 [(set FR32:$dst, (loadf32 addr:$src))]>;
 278 def MOVSDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 279                 "movsd {$src, $dst|$dst, $src}", []>;
 280 def MOVSDrm : SDI<0x10, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 281                 "movsd {$src, $dst|$dst, $src}",
 282                 [(set FR64:$dst, (loadf64 addr:$src))]>;
 283
 284 def MOVSSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, FR32:$src),
 285                 "movss {$src, $dst|$dst, $src}",
 286                 [(store FR32:$src, addr:$dst)]>;
 287 def MOVSDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, FR64:$src),
 288                 "movsd {$src, $dst|$dst, $src}",
 289                 [(store FR64:$src, addr:$dst)]>;
 290
 291 let isTwoAddress = 1 in {
 292
 293 /// scalar_sse12_fp_binop_rm - Scalar SSE binops come in four basic forms:
 294 ///  1. f32 vs f64 - These come in SSE1/SSE2 forms for float/doubles.
 295 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 296 ///
 297 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
 298 /// normal form, in that they take an entire vector (instead of a scalar) and
 299 /// leave the top elements undefined.  This adds another two variants of the
 300 /// above permutations, giving us 8 forms for 'instruction'.
 301 ///
 302 multiclass scalar_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 303                                     SDNode OpNode, Intrinsic F32Int,
 304                                     Intrinsic F64Int, bit Commutable = 0> {
 305   // Scalar operation, reg+reg.
 306   def SSrr : SSI<opc, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 307                !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 308                [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 309     let isCommutable = Commutable;
 310   }
 311   def SDrr : SDI<opc, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 312                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 313                [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 314     let isCommutable = Commutable;
 315   }
 316   // Scalar operation, reg+mem.
 317   def SSrm : SSI<opc, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 318                  !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 319                  [(set FR32:$dst, (OpNode FR32:$src1, (loadf32 addr:$src2)))]>;
 320   def SDrm : SDI<opc, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 321                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 322                  [(set FR64:$dst, (OpNode FR64:$src1, (loadf64 addr:$src2)))]>;
 323
 324   // Vector intrinsic operation, reg+reg.
 325   def SSrr_Int : SSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 326                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 327                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 328     let isCommutable = Commutable;
 329   }
 330   def SDrr_Int : SDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 331                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 332                [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
 333     let isCommutable = Commutable;
 334   }
 335   // Vector intrinsic operation, reg+mem.
 336   def SSrm_Int : SSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 337                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 338                      [(set VR128:$dst, (F32Int VR128:$src1,
 339                                                (load addr:$src2)))]>;
 340   def SDrm_Int : SDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 341                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 342                      [(set VR128:$dst, (F64Int VR128:$src1,
 343                                                (load addr:$src2)))]>;
 344 }
 345 }
 346
 347 // Arithmetic instructions
 348
 349 defm ADD : scalar_sse12_fp_binop_rm<0x58, "add", fadd,
 350                                     int_x86_sse_add_ss, int_x86_sse2_add_sd, 1>;
 351 defm MUL : scalar_sse12_fp_binop_rm<0x59, "mul", fmul,
 352                                     int_x86_sse_mul_ss, int_x86_sse2_mul_sd, 1>;
 353 defm SUB : scalar_sse12_fp_binop_rm<0x5C, "sub", fsub,
 354                                     int_x86_sse_sub_ss, int_x86_sse2_sub_sd>;
 355 defm DIV : scalar_sse12_fp_binop_rm<0x5E, "div", fdiv,
 356                                     int_x86_sse_div_ss, int_x86_sse2_div_sd>;
 357
 358
 359 def SQRTSSr : SSI<0x51, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 360                 "sqrtss {$src, $dst|$dst, $src}",
 361                 [(set FR32:$dst, (fsqrt FR32:$src))]>;
 362 def SQRTSSm : SSI<0x51, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 363                  "sqrtss {$src, $dst|$dst, $src}",
 364                  [(set FR32:$dst, (fsqrt (loadf32 addr:$src)))]>;
 365 def SQRTSDr : SDI<0x51, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 366                  "sqrtsd {$src, $dst|$dst, $src}",
 367                  [(set FR64:$dst, (fsqrt FR64:$src))]>;
 368 def SQRTSDm : SDI<0x51, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 369                  "sqrtsd {$src, $dst|$dst, $src}",
 370                  [(set FR64:$dst, (fsqrt (loadf64 addr:$src)))]>;
 371
 372 class SS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 373   : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 374         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 375         [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
 376 class SS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 377   : SSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 378         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 379         [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
 380 class SD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 381   : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 382         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 383         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
 384 class SD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 385   : SDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 386         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 387         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
 388
 389
 390 // Aliases to match intrinsics which expect XMM operand(s).
 391
 392 defm SQRTSS_Int  : SS_IntUnary<0x51, "sqrtss" , int_x86_sse_sqrt_ss>;
 393 defm SQRTSD_Int  : SD_IntUnary<0x51, "sqrtsd" , int_x86_sse2_sqrt_sd>;
 394 defm RSQRTSS_Int : SS_IntUnary<0x52, "rsqrtss", int_x86_sse_rsqrt_ss>;
 395 defm RCPSS_Int   : SS_IntUnary<0x53, "rcpss"  , int_x86_sse_rcp_ss>;
 396
 397 let isTwoAddress = 1 in {
 398 let isCommutable = 1 in {
 399 def Int_MAXSSrr : SS_Intrr<0x5F, "maxss", int_x86_sse_max_ss>;
 400 def Int_MAXSDrr : SD_Intrr<0x5F, "maxsd", int_x86_sse2_max_sd>;
 401 def Int_MINSSrr : SS_Intrr<0x5D, "minss", int_x86_sse_min_ss>;
 402 def Int_MINSDrr : SD_Intrr<0x5D, "minsd", int_x86_sse2_min_sd>;
 403 }
 404 def Int_MAXSSrm : SS_Intrm<0x5F, "maxss", int_x86_sse_max_ss>;
 405 def Int_MAXSDrm : SD_Intrm<0x5F, "maxsd", int_x86_sse2_max_sd>;
 406 def Int_MINSSrm : SS_Intrm<0x5D, "minss", int_x86_sse_min_ss>;
 407 def Int_MINSDrm : SD_Intrm<0x5D, "minsd", int_x86_sse2_min_sd>;
 408 }
 409
 410 // Conversion instructions
 411 def CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, FR32:$src),
 412                     "cvttss2si {$src, $dst|$dst, $src}",
 413                     [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 414 def CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 415                     "cvttss2si {$src, $dst|$dst, $src}",
 416                     [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 417 def CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, FR64:$src),
 418                     "cvttsd2si {$src, $dst|$dst, $src}",
 419                     [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
 420 def CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f64mem:$src),
 421                     "cvttsd2si {$src, $dst|$dst, $src}",
 422                     [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
 423 def CVTSD2SSrr: SDI<0x5A, MRMSrcReg, (ops FR32:$dst, FR64:$src),
 424                    "cvtsd2ss {$src, $dst|$dst, $src}",
 425                    [(set FR32:$dst, (fround FR64:$src))]>;
 426 def CVTSD2SSrm: SDI<0x5A, MRMSrcMem, (ops FR32:$dst, f64mem:$src),
 427                    "cvtsd2ss {$src, $dst|$dst, $src}",
 428                    [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
 429 def CVTSI2SSrr: SSI<0x2A, MRMSrcReg, (ops FR32:$dst, GR32:$src),
 430                   "cvtsi2ss {$src, $dst|$dst, $src}",
 431                   [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 432 def CVTSI2SSrm: SSI<0x2A, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
 433                    "cvtsi2ss {$src, $dst|$dst, $src}",
 434                    [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 435 def CVTSI2SDrr: SDI<0x2A, MRMSrcReg, (ops FR64:$dst, GR32:$src),
 436                    "cvtsi2sd {$src, $dst|$dst, $src}",
 437                    [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
 438 def CVTSI2SDrm: SDI<0x2A, MRMSrcMem, (ops FR64:$dst, i32mem:$src),
 439                    "cvtsi2sd {$src, $dst|$dst, $src}",
 440                    [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 441
 442 // SSE2 instructions with XS prefix
 443 def CVTSS2SDrr: I<0x5A, MRMSrcReg, (ops FR64:$dst, FR32:$src),
 444                  "cvtss2sd {$src, $dst|$dst, $src}",
 445                  [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 446                 Requires<[HasSSE2]>;
 447 def CVTSS2SDrm: I<0x5A, MRMSrcMem, (ops FR64:$dst, f32mem:$src),
 448                  "cvtss2sd {$src, $dst|$dst, $src}",
 449                  [(set FR64:$dst, (extload addr:$src, f32))]>, XS,
 450                 Requires<[HasSSE2]>;
 451
 452 // Match intrinsics which expect XMM operand(s).
 453 def Int_CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 454                         "cvtss2si {$src, $dst|$dst, $src}",
 455                         [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 456 def Int_CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 457                         "cvtss2si {$src, $dst|$dst, $src}",
 458                         [(set GR32:$dst, (int_x86_sse_cvtss2si
 459                                           (load addr:$src)))]>;
 460 def Int_CVTSD2SIrr: SDI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 461                         "cvtsd2si {$src, $dst|$dst, $src}",
 462                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
 463 def Int_CVTSD2SIrm: SDI<0x2D, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 464                         "cvtsd2si {$src, $dst|$dst, $src}",
 465                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si
 466                                           (load addr:$src)))]>;
 467
 468 // Aliases for intrinsics
 469 def Int_CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 470                     "cvttss2si {$src, $dst|$dst, $src}",
 471                     [(set GR32:$dst, (int_x86_sse_cvttss2si VR128:$src))]>;
 472 def Int_CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 473                     "cvttss2si {$src, $dst|$dst, $src}",
 474                     [(set GR32:$dst, (int_x86_sse_cvttss2si(load addr:$src)))]>;
 475 def Int_CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 476                          "cvttsd2si {$src, $dst|$dst, $src}",
 477                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si VR128:$src))]>;
 478 def Int_CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 479                          "cvttsd2si {$src, $dst|$dst, $src}",
 480                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si
 481                                           (load addr:$src)))]>;
 482
 483 let isTwoAddress = 1 in {
 484 def Int_CVTSI2SSrr: SSI<0x2A, MRMSrcReg,
 485                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 486                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 487                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 488                                            GR32:$src2))]>;
 489 def Int_CVTSI2SSrm: SSI<0x2A, MRMSrcMem,
 490                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 491                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 492                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 493                                            (loadi32 addr:$src2)))]>;
 494 }
 495
 496 // Comparison instructions
 497 let isTwoAddress = 1 in {
 498 def CMPSSrr : SSI<0xC2, MRMSrcReg,
 499                 (ops FR32:$dst, FR32:$src1, FR32:$src, SSECC:$cc),
 500                 "cmp${cc}ss {$src, $dst|$dst, $src}",
 501                  []>;
 502 def CMPSSrm : SSI<0xC2, MRMSrcMem,
 503                 (ops FR32:$dst, FR32:$src1, f32mem:$src, SSECC:$cc),
 504                 "cmp${cc}ss {$src, $dst|$dst, $src}", []>;
 505 def CMPSDrr : SDI<0xC2, MRMSrcReg,
 506                 (ops FR64:$dst, FR64:$src1, FR64:$src, SSECC:$cc),
 507                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 508 def CMPSDrm : SDI<0xC2, MRMSrcMem,
 509                 (ops FR64:$dst, FR64:$src1, f64mem:$src, SSECC:$cc),
 510                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 511 }
 512
 513 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops FR32:$src1, FR32:$src2),
 514                  "ucomiss {$src2, $src1|$src1, $src2}",
 515                  [(X86cmp FR32:$src1, FR32:$src2)]>;
 516 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops FR32:$src1, f32mem:$src2),
 517                  "ucomiss {$src2, $src1|$src1, $src2}",
 518                  [(X86cmp FR32:$src1, (loadf32 addr:$src2))]>;
 519 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops FR64:$src1, FR64:$src2),
 520                  "ucomisd {$src2, $src1|$src1, $src2}",
 521                  [(X86cmp FR64:$src1, FR64:$src2)]>;
 522 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops FR64:$src1, f64mem:$src2),
 523                  "ucomisd {$src2, $src1|$src1, $src2}",
 524                  [(X86cmp FR64:$src1, (loadf64 addr:$src2))]>;
 525
 526 // Aliases to match intrinsics which expect XMM operand(s).
 527 let isTwoAddress = 1 in {
 528 def Int_CMPSSrr : SSI<0xC2, MRMSrcReg,
 529                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 530                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 531                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 532                                          VR128:$src, imm:$cc))]>;
 533 def Int_CMPSSrm : SSI<0xC2, MRMSrcMem,
 534                       (ops VR128:$dst, VR128:$src1, f32mem:$src, SSECC:$cc),
 535                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 536                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 537                                          (load addr:$src), imm:$cc))]>;
 538 def Int_CMPSDrr : SDI<0xC2, MRMSrcReg,
 539                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 540                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 541 def Int_CMPSDrm : SDI<0xC2, MRMSrcMem,
 542                       (ops VR128:$dst, VR128:$src1, f64mem:$src, SSECC:$cc),
 543                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 544 }
 545
 546 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 547                        "ucomiss {$src2, $src1|$src1, $src2}",
 548                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2)]>;
 549 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 550                        "ucomiss {$src2, $src1|$src1, $src2}",
 551                       [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2))]>;
 552 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 553                        "ucomisd {$src2, $src1|$src1, $src2}",
 554                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 555 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 556                        "ucomisd {$src2, $src1|$src1, $src2}",
 557                       [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2))]>;
 558
 559 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 560                       "comiss {$src2, $src1|$src1, $src2}",
 561                       [(X86comi (v4f32 VR128:$src1), VR128:$src2)]>;
 562 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 563                       "comiss {$src2, $src1|$src1, $src2}",
 564                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2))]>;
 565 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 566                       "comisd {$src2, $src1|$src1, $src2}",
 567                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 568 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 569                       "comisd {$src2, $src1|$src1, $src2}",
 570                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2))]>;
 571
 572 // Aliases of packed instructions for scalar use. These all have names that
 573 // start with 'Fs'.
 574
 575 // Alias instructions that map fld0 to pxor for sse.
 576 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 577 def FsFLD0SS : I<0xEF, MRMInitReg, (ops FR32:$dst),
 578                  "pxor $dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 579                Requires<[HasSSE1]>, TB, OpSize;
 580 def FsFLD0SD : I<0xEF, MRMInitReg, (ops FR64:$dst),
 581                  "pxor $dst, $dst", [(set FR64:$dst, fp64imm0)]>,
 582                Requires<[HasSSE2]>, TB, OpSize;
 583
 584 // Alias instructions to do FR32 / FR64 reg-to-reg copy using movaps / movapd.
 585 // Upper bits are disregarded.
 586 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 587                    "movaps {$src, $dst|$dst, $src}", []>;
 588 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 589                    "movapd {$src, $dst|$dst, $src}", []>;
 590
 591 // Alias instructions to load FR32 / FR64 from f128mem using movaps / movapd.
 592 // Upper bits are disregarded.
 593 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (ops FR32:$dst, f128mem:$src),
 594                    "movaps {$src, $dst|$dst, $src}",
 595                    [(set FR32:$dst, (X86loadpf32 addr:$src))]>;
 596 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (ops FR64:$dst, f128mem:$src),
 597                   "movapd {$src, $dst|$dst, $src}",
 598                   [(set FR64:$dst, (X86loadpf64 addr:$src))]>;
 599
 600 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 601 let isTwoAddress = 1 in {
 602 let isCommutable = 1 in {
 603 def FsANDPSrr : PSI<0x54, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 604                   "andps {$src2, $dst|$dst, $src2}",
 605                   [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 606 def FsANDPDrr : PDI<0x54, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 607                   "andpd {$src2, $dst|$dst, $src2}",
 608                   [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
 609 def FsORPSrr  : PSI<0x56, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 610                   "orps {$src2, $dst|$dst, $src2}", []>;
 611 def FsORPDrr  : PDI<0x56, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 612                   "orpd {$src2, $dst|$dst, $src2}", []>;
 613 def FsXORPSrr : PSI<0x57, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 614                   "xorps {$src2, $dst|$dst, $src2}",
 615                   [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 616 def FsXORPDrr : PDI<0x57, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 617                   "xorpd {$src2, $dst|$dst, $src2}",
 618                   [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
 619 }
 620 def FsANDPSrm : PSI<0x54, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 621                   "andps {$src2, $dst|$dst, $src2}",
 622                   [(set FR32:$dst, (X86fand FR32:$src1,
 623                                     (X86loadpf32 addr:$src2)))]>;
 624 def FsANDPDrm : PDI<0x54, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 625                   "andpd {$src2, $dst|$dst, $src2}",
 626                   [(set FR64:$dst, (X86fand FR64:$src1,
 627                                     (X86loadpf64 addr:$src2)))]>;
 628 def FsORPSrm  : PSI<0x56, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 629                   "orps {$src2, $dst|$dst, $src2}", []>;
 630 def FsORPDrm  : PDI<0x56, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 631                   "orpd {$src2, $dst|$dst, $src2}", []>;
 632 def FsXORPSrm : PSI<0x57, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 633                   "xorps {$src2, $dst|$dst, $src2}",
 634                   [(set FR32:$dst, (X86fxor FR32:$src1,
 635                                     (X86loadpf32 addr:$src2)))]>;
 636 def FsXORPDrm : PDI<0x57, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 637                   "xorpd {$src2, $dst|$dst, $src2}",
 638                   [(set FR64:$dst, (X86fxor FR64:$src1,
 639                                     (X86loadpf64 addr:$src2)))]>;
 640
 641 def FsANDNPSrr : PSI<0x55, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 642                    "andnps {$src2, $dst|$dst, $src2}", []>;
 643 def FsANDNPSrm : PSI<0x55, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 644                    "andnps {$src2, $dst|$dst, $src2}", []>;
 645 def FsANDNPDrr : PDI<0x55, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 646                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 647 def FsANDNPDrm : PDI<0x55, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 648                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 649 }
 650
 651 //===----------------------------------------------------------------------===//
 652 // SSE packed FP Instructions
 653 //===----------------------------------------------------------------------===//
 654
 655 // Some 'special' instructions
 656 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (ops VR128:$dst),
 657                            "#IMPLICIT_DEF $dst",
 658                            [(set VR128:$dst, (v4f32 (undef)))]>,
 659                          Requires<[HasSSE1]>;
 660
 661 // Move Instructions
 662 def MOVAPSrr : PSI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 663                    "movaps {$src, $dst|$dst, $src}", []>;
 664 def MOVAPSrm : PSI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 665                    "movaps {$src, $dst|$dst, $src}",
 666                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 667 def MOVAPDrr : PDI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 668                    "movapd {$src, $dst|$dst, $src}", []>;
 669 def MOVAPDrm : PDI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 670                    "movapd {$src, $dst|$dst, $src}",
 671                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
 672
 673 def MOVAPSmr : PSI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 674                    "movaps {$src, $dst|$dst, $src}",
 675                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 676 def MOVAPDmr : PDI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 677                    "movapd {$src, $dst|$dst, $src}",
 678                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 679
 680 def MOVUPSrr : PSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 681                    "movups {$src, $dst|$dst, $src}", []>;
 682 def MOVUPSrm : PSI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 683                    "movups {$src, $dst|$dst, $src}",
 684                    [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 685 def MOVUPSmr : PSI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 686                    "movups {$src, $dst|$dst, $src}",
 687                    [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 688 def MOVUPDrr : PDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 689                    "movupd {$src, $dst|$dst, $src}", []>;
 690 def MOVUPDrm : PDI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 691                    "movupd {$src, $dst|$dst, $src}",
 692                    [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 693 def MOVUPDmr : PDI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 694                    "movupd {$src, $dst|$dst, $src}",
 695                    [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 696
 697 let isTwoAddress = 1 in {
 698 let AddedComplexity = 20 in {
 699 def MOVLPSrm : PSI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 700                    "movlps {$src2, $dst|$dst, $src2}",
 701                    [(set VR128:$dst,
 702                      (v4f32 (vector_shuffle VR128:$src1,
 703                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 704                              MOVLP_shuffle_mask)))]>;
 705 def MOVLPDrm : PDI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 706                    "movlpd {$src2, $dst|$dst, $src2}",
 707                    [(set VR128:$dst,
 708                      (v2f64 (vector_shuffle VR128:$src1,
 709                              (scalar_to_vector (loadf64 addr:$src2)),
 710                              MOVLP_shuffle_mask)))]>;
 711 def MOVHPSrm : PSI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 712                    "movhps {$src2, $dst|$dst, $src2}",
 713                    [(set VR128:$dst,
 714                      (v4f32 (vector_shuffle VR128:$src1,
 715                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 716                              MOVHP_shuffle_mask)))]>;
 717 def MOVHPDrm : PDI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 718                    "movhpd {$src2, $dst|$dst, $src2}",
 719                    [(set VR128:$dst,
 720                      (v2f64 (vector_shuffle VR128:$src1,
 721                              (scalar_to_vector (loadf64 addr:$src2)),
 722                              MOVHP_shuffle_mask)))]>;
 723 } // AddedComplexity
 724 }
 725
 726 def MOVLPSmr : PSI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 727                    "movlps {$src, $dst|$dst, $src}",
 728                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 729                                  (iPTR 0))), addr:$dst)]>;
 730 def MOVLPDmr : PDI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 731                    "movlpd {$src, $dst|$dst, $src}",
 732                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 733                                  (iPTR 0))), addr:$dst)]>;
 734
 735 // v2f64 extract element 1 is always custom lowered to unpack high to low
 736 // and extract element 0 so the non-store version isn't too horrible.
 737 def MOVHPSmr : PSI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 738                    "movhps {$src, $dst|$dst, $src}",
 739                    [(store (f64 (vector_extract
 740                                  (v2f64 (vector_shuffle
 741                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 742                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 743                      addr:$dst)]>;
 744 def MOVHPDmr : PDI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 745                    "movhpd {$src, $dst|$dst, $src}",
 746                    [(store (f64 (vector_extract
 747                                  (v2f64 (vector_shuffle VR128:$src, (undef),
 748                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 749                      addr:$dst)]>;
 750
 751 let isTwoAddress = 1 in {
 752 let AddedComplexity = 20 in {
 753 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 754                     "movlhps {$src2, $dst|$dst, $src2}",
 755                     [(set VR128:$dst,
 756                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 757                               MOVHP_shuffle_mask)))]>;
 758
 759 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 760                     "movhlps {$src2, $dst|$dst, $src2}",
 761                     [(set VR128:$dst,
 762                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 763                               MOVHLPS_shuffle_mask)))]>;
 764 } // AddedComplexity
 765 }
 766
 767 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 768                       "movshdup {$src, $dst|$dst, $src}",
 769                       [(set VR128:$dst, (v4f32 (vector_shuffle
 770                                                 VR128:$src, (undef),
 771                                                 MOVSHDUP_shuffle_mask)))]>;
 772 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 773                       "movshdup {$src, $dst|$dst, $src}",
 774                       [(set VR128:$dst, (v4f32 (vector_shuffle
 775                                                 (loadv4f32 addr:$src), (undef),
 776                                                 MOVSHDUP_shuffle_mask)))]>;
 777
 778 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 779                       "movsldup {$src, $dst|$dst, $src}",
 780                       [(set VR128:$dst, (v4f32 (vector_shuffle
 781                                                 VR128:$src, (undef),
 782                                                 MOVSLDUP_shuffle_mask)))]>;
 783 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 784                       "movsldup {$src, $dst|$dst, $src}",
 785                       [(set VR128:$dst, (v4f32 (vector_shuffle
 786                                                 (loadv4f32 addr:$src), (undef),
 787                                                 MOVSLDUP_shuffle_mask)))]>;
 788
 789 def MOVDDUPrr : S3DI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 790                       "movddup {$src, $dst|$dst, $src}",
 791                   [(set VR128:$dst, (v2f64 (vector_shuffle
 792                                             VR128:$src, (undef),
 793                                             SSE_splat_v2_mask)))]>;
 794 def MOVDDUPrm : S3DI<0x12, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 795                   "movddup {$src, $dst|$dst, $src}",
 796                   [(set VR128:$dst, (v2f64 (vector_shuffle
 797                                          (scalar_to_vector (loadf64 addr:$src)),
 798                                              (undef),
 799                                             SSE_splat_v2_mask)))]>;
 800
 801 // SSE2 instructions without OpSize prefix
 802 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 803                        "cvtdq2ps {$src, $dst|$dst, $src}",
 804                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 805                      TB, Requires<[HasSSE2]>;
 806 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
 807                        "cvtdq2ps {$src, $dst|$dst, $src}",
 808                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 809                                          (bitconvert (loadv2i64 addr:$src))))]>,
 810                      TB, Requires<[HasSSE2]>;
 811
 812 // SSE2 instructions with XS prefix
 813 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 814                        "cvtdq2pd {$src, $dst|$dst, $src}",
 815                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 816                      XS, Requires<[HasSSE2]>;
 817 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
 818                        "cvtdq2pd {$src, $dst|$dst, $src}",
 819                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 820                                           (bitconvert (loadv2i64 addr:$src))))]>,
 821                      XS, Requires<[HasSSE2]>;
 822
 823 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 824                          "cvtps2dq {$src, $dst|$dst, $src}",
 825                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 826 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 827                          "cvtps2dq {$src, $dst|$dst, $src}",
 828                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 829                                             (load addr:$src)))]>;
 830 // SSE2 packed instructions with XS prefix
 831 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 832                         "cvttps2dq {$src, $dst|$dst, $src}",
 833                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
 834                       XS, Requires<[HasSSE2]>;
 835 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 836                         "cvttps2dq {$src, $dst|$dst, $src}",
 837                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 838                                            (load addr:$src)))]>,
 839                       XS, Requires<[HasSSE2]>;
 840
 841 // SSE2 packed instructions with XD prefix
 842 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 843                        "cvtpd2dq {$src, $dst|$dst, $src}",
 844                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 845                      XD, Requires<[HasSSE2]>;
 846 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 847                        "cvtpd2dq {$src, $dst|$dst, $src}",
 848                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 849                                           (load addr:$src)))]>,
 850                      XD, Requires<[HasSSE2]>;
 851 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 852                           "cvttpd2dq {$src, $dst|$dst, $src}",
 853                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 854 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 855                           "cvttpd2dq {$src, $dst|$dst, $src}",
 856                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 857                                              (load addr:$src)))]>;
 858
 859 // SSE2 instructions without OpSize prefix
 860 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 861                        "cvtps2pd {$src, $dst|$dst, $src}",
 862                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 863                      TB, Requires<[HasSSE2]>;
 864 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (ops VR128:$dst, f64mem:$src),
 865                        "cvtps2pd {$src, $dst|$dst, $src}",
 866                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 867                                           (load addr:$src)))]>,
 868                      TB, Requires<[HasSSE2]>;
 869
 870 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 871                          "cvtpd2ps {$src, $dst|$dst, $src}",
 872                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 873 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, f128mem:$src),
 874                          "cvtpd2ps {$src, $dst|$dst, $src}",
 875                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 876                                             (load addr:$src)))]>;
 877
 878 // Match intrinsics which expect XMM operand(s).
 879 // Aliases for intrinsics
 880 let isTwoAddress = 1 in {
 881 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
 882                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 883                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 884                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 885                                            GR32:$src2))]>;
 886 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
 887                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 888                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 889                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 890                                            (loadi32 addr:$src2)))]>;
 891 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
 892                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
 893                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 894                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 895                                       VR128:$src2))]>;
 896 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
 897                         (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 898                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 899                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 900                                       (load addr:$src2)))]>;
 901 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 902                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 903                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 904                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 905                                        VR128:$src2))]>, XS,
 906                     Requires<[HasSSE2]>;
 907 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 908                       (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 909                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 910                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 911                                        (load addr:$src2)))]>, XS,
 912                     Requires<[HasSSE2]>;
 913 }
 914
 915 // Arithmetic
 916 let isTwoAddress = 1 in {
 917 let isCommutable = 1 in {
 918 def ADDPSrr : PSI<0x58, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 919                   "addps {$src2, $dst|$dst, $src2}",
 920                   [(set VR128:$dst, (v4f32 (fadd VR128:$src1, VR128:$src2)))]>;
 921 def ADDPDrr : PDI<0x58, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 922                   "addpd {$src2, $dst|$dst, $src2}",
 923                   [(set VR128:$dst, (v2f64 (fadd VR128:$src1, VR128:$src2)))]>;
 924 def MULPSrr : PSI<0x59, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 925                   "mulps {$src2, $dst|$dst, $src2}",
 926                   [(set VR128:$dst, (v4f32 (fmul VR128:$src1, VR128:$src2)))]>;
 927 def MULPDrr : PDI<0x59, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 928                   "mulpd {$src2, $dst|$dst, $src2}",
 929                   [(set VR128:$dst, (v2f64 (fmul VR128:$src1, VR128:$src2)))]>;
 930 }
 931
 932 def ADDPSrm : PSI<0x58, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 933                   "addps {$src2, $dst|$dst, $src2}",
 934                   [(set VR128:$dst, (v4f32 (fadd VR128:$src1,
 935                                             (load addr:$src2))))]>;
 936 def ADDPDrm : PDI<0x58, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 937                   "addpd {$src2, $dst|$dst, $src2}",
 938                   [(set VR128:$dst, (v2f64 (fadd VR128:$src1,
 939                                             (load addr:$src2))))]>;
 940 def MULPSrm : PSI<0x59, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 941                   "mulps {$src2, $dst|$dst, $src2}",
 942                   [(set VR128:$dst, (v4f32 (fmul VR128:$src1,
 943                                             (load addr:$src2))))]>;
 944 def MULPDrm : PDI<0x59, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 945                   "mulpd {$src2, $dst|$dst, $src2}",
 946                   [(set VR128:$dst, (v2f64 (fmul VR128:$src1,
 947                                             (load addr:$src2))))]>;
 948
 949 def DIVPSrr : PSI<0x5E, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 950                   "divps {$src2, $dst|$dst, $src2}",
 951                   [(set VR128:$dst, (v4f32 (fdiv VR128:$src1, VR128:$src2)))]>;
 952 def DIVPSrm : PSI<0x5E, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 953                   "divps {$src2, $dst|$dst, $src2}",
 954                   [(set VR128:$dst, (v4f32 (fdiv VR128:$src1,
 955                                             (load addr:$src2))))]>;
 956 def DIVPDrr : PDI<0x5E, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 957                 "divpd {$src2, $dst|$dst, $src2}",
 958                   [(set VR128:$dst, (v2f64 (fdiv VR128:$src1, VR128:$src2)))]>;
 959 def DIVPDrm : PDI<0x5E, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 960                 "divpd {$src2, $dst|$dst, $src2}",
 961                   [(set VR128:$dst, (v2f64 (fdiv VR128:$src1,
 962                                             (load addr:$src2))))]>;
 963
 964 def SUBPSrr : PSI<0x5C, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 965                   "subps {$src2, $dst|$dst, $src2}",
 966                   [(set VR128:$dst, (v4f32 (fsub VR128:$src1, VR128:$src2)))]>;
 967 def SUBPSrm : PSI<0x5C, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 968                   "subps {$src2, $dst|$dst, $src2}",
 969                   [(set VR128:$dst, (v4f32 (fsub VR128:$src1,
 970                                             (load addr:$src2))))]>;
 971 def SUBPDrr : PDI<0x5C, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 972                   "subpd {$src2, $dst|$dst, $src2}",
 973                   [(set VR128:$dst, (v2f64 (fsub VR128:$src1, VR128:$src2)))]>;
 974 def SUBPDrm : PDI<0x5C, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 975                   "subpd {$src2, $dst|$dst, $src2}",
 976                   [(set VR128:$dst, (v2f64 (fsub VR128:$src1,
 977                                             (load addr:$src2))))]>;
 978
 979 def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
 980                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 981                       "addsubps {$src2, $dst|$dst, $src2}",
 982                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 983                                          VR128:$src2))]>;
 984 def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
 985                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 986                       "addsubps {$src2, $dst|$dst, $src2}",
 987                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 988                                          (load addr:$src2)))]>;
 989 def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
 990                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 991                       "addsubpd {$src2, $dst|$dst, $src2}",
 992                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 993                                          VR128:$src2))]>;
 994 def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
 995                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 996                       "addsubpd {$src2, $dst|$dst, $src2}",
 997                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 998                                          (load addr:$src2)))]>;
 999 }
1000
1001 def SQRTPSr  : PS_Intr<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
1002 def SQRTPSm  : PS_Intm<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
1003 def SQRTPDr  : PD_Intr<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1004 def SQRTPDm  : PD_Intm<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1005
1006 def RSQRTPSr : PS_Intr<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
1007 def RSQRTPSm : PS_Intm<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
1008 def RCPPSr   : PS_Intr<0x53, "rcpps", int_x86_sse_rcp_ps>;
1009 def RCPPSm   : PS_Intm<0x53, "rcpps", int_x86_sse_rcp_ps>;
1010
1011 let isTwoAddress = 1 in {
1012 let isCommutable = 1 in {
1013 def MAXPSrr  : PS_Intrr<0x5F, "maxps", int_x86_sse_max_ps>;
1014 def MAXPDrr  : PD_Intrr<0x5F, "maxpd", int_x86_sse2_max_pd>;
1015 def MINPSrr  : PS_Intrr<0x5D, "minps", int_x86_sse_min_ps>;
1016 def MINPDrr  : PD_Intrr<0x5D, "minpd", int_x86_sse2_min_pd>;
1017 }
1018 def MAXPSrm  : PS_Intrm<0x5F, "maxps", int_x86_sse_max_ps>;
1019 def MAXPDrm  : PD_Intrm<0x5F, "maxpd", int_x86_sse2_max_pd>;
1020 def MINPSrm  : PS_Intrm<0x5D, "minps", int_x86_sse_min_ps>;
1021 def MINPDrm  : PD_Intrm<0x5D, "minpd", int_x86_sse2_min_pd>;
1022 }
1023
1024 // Logical
1025 let isTwoAddress = 1 in {
1026 let isCommutable = 1 in {
1027 def ANDPSrr : PSI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1028                   "andps {$src2, $dst|$dst, $src2}",
1029                   [(set VR128:$dst, (v2i64 (and VR128:$src1, VR128:$src2)))]>;
1030 def ANDPDrr : PDI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1031                 "andpd {$src2, $dst|$dst, $src2}",
1032                   [(set VR128:$dst,
1033                     (and (bc_v2i64 (v2f64 VR128:$src1)),
1034                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1035 def ORPSrr  : PSI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1036                   "orps {$src2, $dst|$dst, $src2}",
1037                   [(set VR128:$dst, (v2i64 (or VR128:$src1, VR128:$src2)))]>;
1038 def ORPDrr  : PDI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1039                   "orpd {$src2, $dst|$dst, $src2}",
1040                   [(set VR128:$dst,
1041                     (or (bc_v2i64 (v2f64 VR128:$src1)),
1042                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1043 def XORPSrr : PSI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1044                   "xorps {$src2, $dst|$dst, $src2}",
1045                   [(set VR128:$dst, (v2i64 (xor VR128:$src1, VR128:$src2)))]>;
1046 def XORPDrr : PDI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1047                   "xorpd {$src2, $dst|$dst, $src2}",
1048                   [(set VR128:$dst,
1049                     (xor (bc_v2i64 (v2f64 VR128:$src1)),
1050                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1051 }
1052 def ANDPSrm : PSI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1053                   "andps {$src2, $dst|$dst, $src2}",
1054                   [(set VR128:$dst, (and VR128:$src1,
1055                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1056 def ANDPDrm : PDI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1057                   "andpd {$src2, $dst|$dst, $src2}",
1058                 [(set VR128:$dst,
1059                   (and (bc_v2i64 (v2f64 VR128:$src1)),
1060                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1061 def ORPSrm  : PSI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1062                   "orps {$src2, $dst|$dst, $src2}",
1063                   [(set VR128:$dst, (or VR128:$src1,
1064                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1065 def ORPDrm  : PDI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1066                 "orpd {$src2, $dst|$dst, $src2}",
1067                  [(set VR128:$dst,
1068                    (or (bc_v2i64 (v2f64 VR128:$src1)),
1069                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1070 def XORPSrm : PSI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1071                   "xorps {$src2, $dst|$dst, $src2}",
1072                   [(set VR128:$dst, (xor VR128:$src1,
1073                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1074 def XORPDrm : PDI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1075                   "xorpd {$src2, $dst|$dst, $src2}",
1076                 [(set VR128:$dst,
1077                   (xor (bc_v2i64 (v2f64 VR128:$src1)),
1078                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1079 def ANDNPSrr : PSI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1080                   "andnps {$src2, $dst|$dst, $src2}",
1081                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1082                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1083                                             VR128:$src2)))]>;
1084 def ANDNPSrm : PSI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1085                   "andnps {$src2, $dst|$dst, $src2}",
1086                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1087                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1088                                          (bc_v2i64 (loadv4f32 addr:$src2)))))]>;
1089 def ANDNPDrr : PDI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1090                   "andnpd {$src2, $dst|$dst, $src2}",
1091                 [(set VR128:$dst,
1092                   (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1093                        (bc_v2i64 (v2f64 VR128:$src2))))]>;
1094 def ANDNPDrm : PDI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1095                   "andnpd {$src2, $dst|$dst, $src2}",
1096                   [(set VR128:$dst,
1097                     (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1098                          (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1099 }
1100
1101 let isTwoAddress = 1 in {
1102 def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1103                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1104                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1105                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1106                                        VR128:$src, imm:$cc))]>;
1107 def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1108                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1109                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1110                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1111                                        (load addr:$src), imm:$cc))]>;
1112 def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1113                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1114                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1115                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1116                                        VR128:$src, imm:$cc))]>;
1117 def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1118                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1119                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1120                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1121                                        (load addr:$src), imm:$cc))]>;
1122 }
1123
1124 // Shuffle and unpack instructions
1125 let isTwoAddress = 1 in {
1126 let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1127 def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1128                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i32i8imm:$src3),
1129                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1130                      [(set VR128:$dst, (v4f32 (vector_shuffle
1131                                                VR128:$src1, VR128:$src2,
1132                                                SHUFP_shuffle_mask:$src3)))]>;
1133 def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1134                    (ops VR128:$dst, VR128:$src1, f128mem:$src2, i32i8imm:$src3),
1135                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1136                      [(set VR128:$dst, (v4f32 (vector_shuffle
1137                                                VR128:$src1, (load addr:$src2),
1138                                                SHUFP_shuffle_mask:$src3)))]>;
1139 def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1140                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i8imm:$src3),
1141                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1142                      [(set VR128:$dst, (v2f64 (vector_shuffle
1143                                                VR128:$src1, VR128:$src2,
1144                                                SHUFP_shuffle_mask:$src3)))]>;
1145 def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1146                      (ops VR128:$dst, VR128:$src1, f128mem:$src2, i8imm:$src3),
1147                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1148                      [(set VR128:$dst, (v2f64 (vector_shuffle
1149                                                VR128:$src1, (load addr:$src2),
1150                                                SHUFP_shuffle_mask:$src3)))]>;
1151
1152 let AddedComplexity = 10 in {
1153 def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1154                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1155                     "unpckhps {$src2, $dst|$dst, $src2}",
1156                     [(set VR128:$dst, (v4f32 (vector_shuffle
1157                                               VR128:$src1, VR128:$src2,
1158                                               UNPCKH_shuffle_mask)))]>;
1159 def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1160                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1161                     "unpckhps {$src2, $dst|$dst, $src2}",
1162                     [(set VR128:$dst, (v4f32 (vector_shuffle
1163                                               VR128:$src1, (load addr:$src2),
1164                                               UNPCKH_shuffle_mask)))]>;
1165 def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1166                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1167                     "unpckhpd {$src2, $dst|$dst, $src2}",
1168                     [(set VR128:$dst, (v2f64 (vector_shuffle
1169                                               VR128:$src1, VR128:$src2,
1170                                               UNPCKH_shuffle_mask)))]>;
1171 def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1172                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1173                     "unpckhpd {$src2, $dst|$dst, $src2}",
1174                     [(set VR128:$dst, (v2f64 (vector_shuffle
1175                                               VR128:$src1, (load addr:$src2),
1176                                               UNPCKH_shuffle_mask)))]>;
1177
1178 def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1179                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1180                     "unpcklps {$src2, $dst|$dst, $src2}",
1181                     [(set VR128:$dst, (v4f32 (vector_shuffle
1182                                               VR128:$src1, VR128:$src2,
1183                                               UNPCKL_shuffle_mask)))]>;
1184 def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1185                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1186                     "unpcklps {$src2, $dst|$dst, $src2}",
1187                     [(set VR128:$dst, (v4f32 (vector_shuffle
1188                                               VR128:$src1, (load addr:$src2),
1189                                               UNPCKL_shuffle_mask)))]>;
1190 def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1191                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1192                     "unpcklpd {$src2, $dst|$dst, $src2}",
1193                     [(set VR128:$dst, (v2f64 (vector_shuffle
1194                                               VR128:$src1, VR128:$src2,
1195                                               UNPCKL_shuffle_mask)))]>;
1196 def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1197                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1198                     "unpcklpd {$src2, $dst|$dst, $src2}",
1199                     [(set VR128:$dst, (v2f64 (vector_shuffle
1200                                               VR128:$src1, (load addr:$src2),
1201                                               UNPCKL_shuffle_mask)))]>;
1202 } // AddedComplexity
1203 }
1204
1205 // Horizontal ops
1206
1207 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1208   : S3DI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1209          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1210          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
1211 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1212   : S3DI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1213          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1214          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
1215 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1216   : S3I<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1217          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1218          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
1219 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1220   : S3I<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1221          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1222          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
1223
1224 let isTwoAddress = 1 in {
1225 def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1226 def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1227 def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1228 def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1229 def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1230 def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1231 def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1232 def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1233 }
1234
1235 //===----------------------------------------------------------------------===//
1236 // SSE integer instructions
1237 //===----------------------------------------------------------------------===//
1238
1239 // Move Instructions
1240 def MOVDQArr : PDI<0x6F, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1241                    "movdqa {$src, $dst|$dst, $src}", []>;
1242 def MOVDQArm : PDI<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1243                    "movdqa {$src, $dst|$dst, $src}",
1244                    [(set VR128:$dst, (loadv2i64 addr:$src))]>;
1245 def MOVDQAmr : PDI<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1246                    "movdqa {$src, $dst|$dst, $src}",
1247                    [(store (v2i64 VR128:$src), addr:$dst)]>;
1248 def MOVDQUrm :   I<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1249                    "movdqu {$src, $dst|$dst, $src}",
1250                    [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1251                  XS, Requires<[HasSSE2]>;
1252 def MOVDQUmr :   I<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1253                    "movdqu {$src, $dst|$dst, $src}",
1254                    [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1255                  XS, Requires<[HasSSE2]>;
1256 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1257                    "lddqu {$src, $dst|$dst, $src}",
1258                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
1259
1260
1261 let isTwoAddress = 1 in {
1262 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1263                             bit Commutable = 0> {
1264   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1265                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1266                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1267     let isCommutable = Commutable;
1268   }
1269   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1270                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1271                [(set VR128:$dst, (IntId VR128:$src1,
1272                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1273 }
1274 }
1275
1276 let isTwoAddress = 1 in {
1277 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1278                              string OpcodeStr, Intrinsic IntId> {
1279   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1280                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1281                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1282   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1283                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1284                [(set VR128:$dst, (IntId VR128:$src1,
1285                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1286   def ri : PDIi8<opc2, ImmForm, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1287                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1288                [(set VR128:$dst, (IntId VR128:$src1,
1289                                         (scalar_to_vector (i32 imm:$src2))))]>;
1290 }
1291 }
1292
1293
1294 let isTwoAddress = 1 in {
1295 /// PDI_binop_rm - Simple SSE2 binary operator.
1296 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1297                         ValueType OpVT, bit Commutable = 0> {
1298   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1299                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1300                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1301     let isCommutable = Commutable;
1302   }
1303   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1304                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1305                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1306                                        (bitconvert (loadv2i64 addr:$src2)))))]>;
1307 }
1308
1309 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1310 ///
1311 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1312 /// to collapse (bitconvert VT to VT) into its operand.
1313 ///
1314 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1315                               bit Commutable = 0> {
1316   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1317                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1318                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1319     let isCommutable = Commutable;
1320   }
1321   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1322                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1323                [(set VR128:$dst, (OpNode VR128:$src1,(loadv2i64 addr:$src2)))]>;
1324 }
1325 }
1326
1327
1328 // 128-bit Integer Arithmetic
1329
1330 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1331 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1332 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1333 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1334
1335 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1336 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1337 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1338 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1339
1340 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1341 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1342 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1343 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1344
1345 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1346 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1347 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1348 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1349
1350 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1351
1352 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1353 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1354 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1355
1356 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1357
1358 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1359 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1360
1361
1362 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1363 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1364 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1365 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1366 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1367
1368
1369 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw", int_x86_sse2_psll_w>;
1370 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld", int_x86_sse2_psll_d>;
1371 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq", int_x86_sse2_psll_q>;
1372
1373 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw", int_x86_sse2_psrl_w>;
1374 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld", int_x86_sse2_psrl_d>;
1375 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq", int_x86_sse2_psrl_q>;
1376
1377 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw", int_x86_sse2_psra_w>;
1378 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad", int_x86_sse2_psra_d>;
1379 // PSRAQ doesn't exist in SSE[1-3].
1380
1381
1382 // 128-bit logical shifts.
1383 let isTwoAddress = 1 in {
1384 def PSLLDQri : PDIi8<0x73, MRM7r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1385                      "pslldq {$src2, $dst|$dst, $src2}", []>;
1386 def PSRLDQri : PDIi8<0x73, MRM3r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1387                      "psrldq {$src2, $dst|$dst, $src2}", []>;
1388 // PSRADQri doesn't exist in SSE[1-3].
1389 }
1390
1391 let Predicates = [HasSSE2] in {
1392   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1393             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1394   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1395             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1396 }
1397
1398 // Logical
1399 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1400 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1401 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1402
1403 let isTwoAddress = 1 in {
1404 def PANDNrr : PDI<0xDF, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1405                   "pandn {$src2, $dst|$dst, $src2}",
1406                   [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1407                                             VR128:$src2)))]>;
1408
1409 def PANDNrm : PDI<0xDF, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1410                  "pandn {$src2, $dst|$dst, $src2}",
1411                  [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1412                                            (load addr:$src2))))]>;
1413 }
1414
1415 // SSE2 Integer comparison
1416 defm PCMPEQB : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1417 defm PCMPEQW : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1418 defm PCMPEQD : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1419 defm PCMPGTB : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1420 defm PCMPGTW : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1421 defm PCMPGTD : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1422
1423 // Pack instructions
1424 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1425 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1426 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1427
1428 // Shuffle and unpack instructions
1429 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1430                      (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1431                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1432                      [(set VR128:$dst, (v4i32 (vector_shuffle
1433                                                VR128:$src1, (undef),
1434                                                PSHUFD_shuffle_mask:$src2)))]>;
1435 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1436                      (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1437                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1438                      [(set VR128:$dst, (v4i32 (vector_shuffle
1439                                                (bc_v4i32(loadv2i64 addr:$src1)),
1440                                                (undef),
1441                                                PSHUFD_shuffle_mask:$src2)))]>;
1442
1443 // SSE2 with ImmT == Imm8 and XS prefix.
1444 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1445                     (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1446                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1447                     [(set VR128:$dst, (v8i16 (vector_shuffle
1448                                               VR128:$src1, (undef),
1449                                               PSHUFHW_shuffle_mask:$src2)))]>,
1450                 XS, Requires<[HasSSE2]>;
1451 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1452                     (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1453                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1454                     [(set VR128:$dst, (v8i16 (vector_shuffle
1455                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1456                                               (undef),
1457                                               PSHUFHW_shuffle_mask:$src2)))]>,
1458                 XS, Requires<[HasSSE2]>;
1459
1460 // SSE2 with ImmT == Imm8 and XD prefix.
1461 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1462                     (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1463                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1464                     [(set VR128:$dst, (v8i16 (vector_shuffle
1465                                               VR128:$src1, (undef),
1466                                               PSHUFLW_shuffle_mask:$src2)))]>,
1467                 XD, Requires<[HasSSE2]>;
1468 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1469                     (ops VR128:$dst, i128mem:$src1, i32i8imm:$src2),
1470                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1471                     [(set VR128:$dst, (v8i16 (vector_shuffle
1472                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1473                                               (undef),
1474                                               PSHUFLW_shuffle_mask:$src2)))]>,
1475                 XD, Requires<[HasSSE2]>;
1476
1477 let isTwoAddress = 1 in {
1478 def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1479                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1480                       "punpcklbw {$src2, $dst|$dst, $src2}",
1481                       [(set VR128:$dst,
1482                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1483                                 UNPCKL_shuffle_mask)))]>;
1484 def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
1485                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1486                       "punpcklbw {$src2, $dst|$dst, $src2}",
1487                       [(set VR128:$dst,
1488                         (v16i8 (vector_shuffle VR128:$src1,
1489                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1490                                 UNPCKL_shuffle_mask)))]>;
1491 def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
1492                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1493                       "punpcklwd {$src2, $dst|$dst, $src2}",
1494                       [(set VR128:$dst,
1495                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1496                                 UNPCKL_shuffle_mask)))]>;
1497 def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
1498                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1499                       "punpcklwd {$src2, $dst|$dst, $src2}",
1500                       [(set VR128:$dst,
1501                         (v8i16 (vector_shuffle VR128:$src1,
1502                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1503                                 UNPCKL_shuffle_mask)))]>;
1504 def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
1505                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1506                       "punpckldq {$src2, $dst|$dst, $src2}",
1507                       [(set VR128:$dst,
1508                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1509                                 UNPCKL_shuffle_mask)))]>;
1510 def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
1511                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1512                       "punpckldq {$src2, $dst|$dst, $src2}",
1513                       [(set VR128:$dst,
1514                         (v4i32 (vector_shuffle VR128:$src1,
1515                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1516                                 UNPCKL_shuffle_mask)))]>;
1517 def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
1518                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1519                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1520                       [(set VR128:$dst,
1521                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1522                                 UNPCKL_shuffle_mask)))]>;
1523 def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
1524                        (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1525                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1526                       [(set VR128:$dst,
1527                         (v2i64 (vector_shuffle VR128:$src1,
1528                                 (loadv2i64 addr:$src2),
1529                                 UNPCKL_shuffle_mask)))]>;
1530
1531 def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
1532                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1533                       "punpckhbw {$src2, $dst|$dst, $src2}",
1534                       [(set VR128:$dst,
1535                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1536                                 UNPCKH_shuffle_mask)))]>;
1537 def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
1538                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1539                       "punpckhbw {$src2, $dst|$dst, $src2}",
1540                       [(set VR128:$dst,
1541                         (v16i8 (vector_shuffle VR128:$src1,
1542                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1543                                 UNPCKH_shuffle_mask)))]>;
1544 def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
1545                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1546                       "punpckhwd {$src2, $dst|$dst, $src2}",
1547                       [(set VR128:$dst,
1548                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1549                                 UNPCKH_shuffle_mask)))]>;
1550 def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
1551                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1552                       "punpckhwd {$src2, $dst|$dst, $src2}",
1553                       [(set VR128:$dst,
1554                         (v8i16 (vector_shuffle VR128:$src1,
1555                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1556                                 UNPCKH_shuffle_mask)))]>;
1557 def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
1558                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1559                       "punpckhdq {$src2, $dst|$dst, $src2}",
1560                       [(set VR128:$dst,
1561                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1562                                 UNPCKH_shuffle_mask)))]>;
1563 def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
1564                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1565                       "punpckhdq {$src2, $dst|$dst, $src2}",
1566                       [(set VR128:$dst,
1567                         (v4i32 (vector_shuffle VR128:$src1,
1568                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1569                                 UNPCKH_shuffle_mask)))]>;
1570 def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
1571                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1572                        "punpckhqdq {$src2, $dst|$dst, $src2}",
1573                       [(set VR128:$dst,
1574                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1575                                 UNPCKH_shuffle_mask)))]>;
1576 def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
1577                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1578                       "punpckhqdq {$src2, $dst|$dst, $src2}",
1579                       [(set VR128:$dst,
1580                         (v2i64 (vector_shuffle VR128:$src1,
1581                                 (loadv2i64 addr:$src2),
1582                                 UNPCKH_shuffle_mask)))]>;
1583 }
1584
1585 // Extract / Insert
1586 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
1587                     (ops GR32:$dst, VR128:$src1, i32i8imm:$src2),
1588                     "pextrw {$src2, $src1, $dst|$dst, $src1, $src2}",
1589                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
1590                                      (i32 imm:$src2)))]>;
1591 let isTwoAddress = 1 in {
1592 def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
1593                      (ops VR128:$dst, VR128:$src1, GR32:$src2, i32i8imm:$src3),
1594                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1595                      [(set VR128:$dst, (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1596                                                GR32:$src2, (iPTR imm:$src3))))]>;
1597 def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
1598                      (ops VR128:$dst, VR128:$src1, i16mem:$src2, i32i8imm:$src3),
1599                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1600                      [(set VR128:$dst,
1601                        (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1602                                (i32 (anyext (loadi16 addr:$src2))),
1603                                (iPTR imm:$src3))))]>;
1604 }
1605
1606 //===----------------------------------------------------------------------===//
1607 // Miscellaneous Instructions
1608 //===----------------------------------------------------------------------===//
1609
1610 // Mask creation
1611 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1612                      "movmskps {$src, $dst|$dst, $src}",
1613                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1614 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1615                      "movmskpd {$src, $dst|$dst, $src}",
1616                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1617
1618 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1619                      "pmovmskb {$src, $dst|$dst, $src}",
1620                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
1621
1622 // Conditional store
1623 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (ops VR128:$src, VR128:$mask),
1624                      "maskmovdqu {$mask, $src|$src, $mask}",
1625                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>,
1626                  Imp<[EDI],[]>;
1627
1628 // Prefetching loads.
1629 // TODO: no intrinsics for these?
1630 def PREFETCHT0   : PSI<0x18, MRM1m, (ops i8mem:$src), "prefetcht0 $src", []>;
1631 def PREFETCHT1   : PSI<0x18, MRM2m, (ops i8mem:$src), "prefetcht1 $src", []>;
1632 def PREFETCHT2   : PSI<0x18, MRM3m, (ops i8mem:$src), "prefetcht2 $src", []>;
1633 def PREFETCHTNTA : PSI<0x18, MRM0m, (ops i8mem:$src), "prefetchtnta $src", []>;
1634
1635 // Non-temporal stores
1636 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1637                     "movntps {$src, $dst|$dst, $src}",
1638                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1639 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1640                     "movntpd {$src, $dst|$dst, $src}",
1641                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1642 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1643                     "movntdq {$src, $dst|$dst, $src}",
1644                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1645 def MOVNTImr  :   I<0xC3, MRMDestMem, (ops i32mem:$dst, GR32:$src),
1646                     "movnti {$src, $dst|$dst, $src}",
1647                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1648                   TB, Requires<[HasSSE2]>;
1649
1650 // Flush cache
1651 def CLFLUSH : I<0xAE, MRM7m, (ops i8mem:$src),
1652                "clflush $src", [(int_x86_sse2_clflush addr:$src)]>,
1653               TB, Requires<[HasSSE2]>;
1654
1655 // Load, store, and memory fence
1656 def SFENCE : PSI<0xAE, MRM7m, (ops), "sfence", [(int_x86_sse_sfence)]>;
1657 def LFENCE : I<0xAE, MRM5m, (ops),
1658                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
1659 def MFENCE : I<0xAE, MRM6m, (ops),
1660                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
1661
1662 // MXCSR register
1663 def LDMXCSR : I<0xAE, MRM5m, (ops i32mem:$src),
1664                 "ldmxcsr $src",
1665                 [(int_x86_sse_ldmxcsr addr:$src)]>, TB, Requires<[HasSSE1]>;
1666 def STMXCSR : I<0xAE, MRM3m, (ops i32mem:$dst),
1667                 "stmxcsr $dst",
1668                 [(int_x86_sse_stmxcsr addr:$dst)]>, TB, Requires<[HasSSE1]>;
1669
1670 // Thread synchronization
1671 def MONITOR : I<0xC8, RawFrm, (ops), "monitor",
1672                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
1673 def MWAIT   : I<0xC9, RawFrm, (ops), "mwait",
1674                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
1675
1676 //===----------------------------------------------------------------------===//
1677 // Alias Instructions
1678 //===----------------------------------------------------------------------===//
1679
1680 // Alias instructions that map zero vector to pxor / xorp* for sse.
1681 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
1682 def V_SET0 : PSI<0x57, MRMInitReg, (ops VR128:$dst),
1683                  "xorps $dst, $dst",
1684                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1685
1686 def V_SETALLONES : PDI<0x76, MRMInitReg, (ops VR128:$dst),
1687                        "pcmpeqd $dst, $dst",
1688                        [(set VR128:$dst, (v2f64 immAllOnesV))]>;
1689
1690 // FR32 / FR64 to 128-bit vector conversion.
1691 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, FR32:$src),
1692                       "movss {$src, $dst|$dst, $src}",
1693                       [(set VR128:$dst,
1694                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1695 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1696                      "movss {$src, $dst|$dst, $src}",
1697                      [(set VR128:$dst,
1698                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1699 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, FR64:$src),
1700                       "movsd {$src, $dst|$dst, $src}",
1701                       [(set VR128:$dst,
1702                         (v2f64 (scalar_to_vector FR64:$src)))]>;
1703 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1704                      "movsd {$src, $dst|$dst, $src}",
1705                      [(set VR128:$dst,
1706                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
1707
1708 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1709                       "movd {$src, $dst|$dst, $src}",
1710                       [(set VR128:$dst,
1711                         (v4i32 (scalar_to_vector GR32:$src)))]>;
1712 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1713                       "movd {$src, $dst|$dst, $src}",
1714                       [(set VR128:$dst,
1715                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
1716 // SSE2 instructions with XS prefix
1717 def MOVQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR64:$src),
1718                     "movq {$src, $dst|$dst, $src}",
1719                     [(set VR128:$dst,
1720                       (v2i64 (scalar_to_vector VR64:$src)))]>, XS,
1721                   Requires<[HasSSE2]>;
1722 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1723                     "movq {$src, $dst|$dst, $src}",
1724                     [(set VR128:$dst,
1725                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
1726                   Requires<[HasSSE2]>;
1727 // FIXME: may not be able to eliminate this movss with coalescing the src and
1728 // dest register classes are different. We really want to write this pattern
1729 // like this:
1730 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1731 //           (f32 FR32:$src)>;
1732 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, VR128:$src),
1733                      "movss {$src, $dst|$dst, $src}",
1734                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1735                                        (iPTR 0)))]>;
1736 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, VR128:$src),
1737                      "movss {$src, $dst|$dst, $src}",
1738                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1739                                    (iPTR 0))), addr:$dst)]>;
1740 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, VR128:$src),
1741                      "movsd {$src, $dst|$dst, $src}",
1742                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
1743                                        (iPTR 0)))]>;
1744 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1745                      "movsd {$src, $dst|$dst, $src}",
1746                      [(store (f64 (vector_extract (v2f64 VR128:$src),
1747                                    (iPTR 0))), addr:$dst)]>;
1748 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, VR128:$src),
1749                        "movd {$src, $dst|$dst, $src}",
1750                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
1751                                         (iPTR 0)))]>;
1752 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, VR128:$src),
1753                        "movd {$src, $dst|$dst, $src}",
1754                        [(store (i32 (vector_extract (v4i32 VR128:$src),
1755                                      (iPTR 0))), addr:$dst)]>;
1756
1757 // Move to lower bits of a VR128, leaving upper bits alone.
1758 // Three operand (but two address) aliases.
1759 let isTwoAddress = 1 in {
1760 def MOVLSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR32:$src2),
1761                       "movss {$src2, $dst|$dst, $src2}", []>;
1762 def MOVLSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR64:$src2),
1763                       "movsd {$src2, $dst|$dst, $src2}", []>;
1764
1765 let AddedComplexity = 20 in {
1766 def MOVLPSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1767                       "movss {$src2, $dst|$dst, $src2}",
1768                    [(set VR128:$dst,
1769                      (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1770                              MOVL_shuffle_mask)))]>;
1771 def MOVLPDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1772                       "movsd {$src2, $dst|$dst, $src2}",
1773                    [(set VR128:$dst,
1774                      (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
1775                              MOVL_shuffle_mask)))]>;
1776 }
1777 }
1778
1779 // Store / copy lower 64-bits of a XMM register.
1780 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1781                      "movq {$src, $dst|$dst, $src}",
1782                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
1783
1784 // Move to lower bits of a VR128 and zeroing upper bits.
1785 // Loading from memory automatically zeroing upper bits.
1786 let AddedComplexity = 20 in {
1787 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1788                       "movss {$src, $dst|$dst, $src}",
1789                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV,
1790                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1791                                                 MOVL_shuffle_mask)))]>;
1792 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1793                       "movsd {$src, $dst|$dst, $src}",
1794                       [(set VR128:$dst, (v2f64 (vector_shuffle immAllZerosV,
1795                                  (v2f64 (scalar_to_vector (loadf64 addr:$src))),
1796                                                 MOVL_shuffle_mask)))]>;
1797 // movd / movq to XMM register zero-extends
1798 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1799                        "movd {$src, $dst|$dst, $src}",
1800                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1801                                            (v4i32 (scalar_to_vector GR32:$src)),
1802                                                 MOVL_shuffle_mask)))]>;
1803 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1804                        "movd {$src, $dst|$dst, $src}",
1805                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1806                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
1807                                                 MOVL_shuffle_mask)))]>;
1808 // Moving from XMM to XMM but still clear upper 64 bits.
1809 def MOVZQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1810                      "movq {$src, $dst|$dst, $src}",
1811                      [(set VR128:$dst, (int_x86_sse2_movl_dq VR128:$src))]>,
1812                    XS, Requires<[HasSSE2]>;
1813 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1814                      "movq {$src, $dst|$dst, $src}",
1815                    [(set VR128:$dst, (int_x86_sse2_movl_dq
1816                                       (bitconvert (loadv2i64 addr:$src))))]>,
1817                    XS, Requires<[HasSSE2]>;
1818 }
1819
1820 //===----------------------------------------------------------------------===//
1821 // Non-Instruction Patterns
1822 //===----------------------------------------------------------------------===//
1823
1824 // 128-bit vector undef's.
1825 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1826 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1827 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1828 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1829 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1830
1831 // 128-bit vector all zero's.
1832 def : Pat<(v16i8 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1833 def : Pat<(v8i16 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1834 def : Pat<(v4i32 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1835 def : Pat<(v2i64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1836 def : Pat<(v2f64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1837
1838 // 128-bit vector all one's.
1839 def : Pat<(v16i8 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1840 def : Pat<(v8i16 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1841 def : Pat<(v4i32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1842 def : Pat<(v2i64 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1843 def : Pat<(v4f32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE1]>;
1844
1845 // Store 128-bit integer vector values.
1846 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1847           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1848 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1849           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1850 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1851           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1852
1853 // Scalar to v8i16 / v16i8. The source may be a GR32, but only the lower 8 or
1854 // 16-bits matter.
1855 def : Pat<(v8i16 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1856       Requires<[HasSSE2]>;
1857 def : Pat<(v16i8 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1858       Requires<[HasSSE2]>;
1859
1860 // bit_convert
1861 let Predicates = [HasSSE2] in {
1862   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
1863   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
1864   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
1865   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
1866   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
1867   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
1868   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
1869   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
1870   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
1871   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
1872   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
1873   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
1874   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
1875   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
1876   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
1877   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
1878   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
1879   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
1880   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
1881   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
1882   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
1883   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
1884   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
1885   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
1886   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
1887   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
1888   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
1889   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
1890   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
1891   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
1892 }
1893
1894 // Move scalar to XMM zero-extended
1895 // movd to XMM register zero-extends
1896 let AddedComplexity = 20 in {
1897 def : Pat<(v8i16 (vector_shuffle immAllZerosV,
1898                   (v8i16 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1899           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1900 def : Pat<(v16i8 (vector_shuffle immAllZerosV,
1901                   (v16i8 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1902           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1903 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
1904 def : Pat<(v2f64 (vector_shuffle immAllZerosV,
1905                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
1906           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
1907 def : Pat<(v4f32 (vector_shuffle immAllZerosV,
1908                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
1909           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
1910 }
1911
1912 // Splat v2f64 / v2i64
1913 let AddedComplexity = 10 in {
1914 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_v2_mask:$sm),
1915           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
1916 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_v2_mask:$sm),
1917           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1918 }
1919
1920 // Splat v4f32
1921 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
1922           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
1923       Requires<[HasSSE1]>;
1924
1925 // Special unary SHUFPSrri case.
1926 // FIXME: when we want non two-address code, then we should use PSHUFD?
1927 def : Pat<(vector_shuffle (v4f32 VR128:$src1), (undef),
1928            SHUFP_unary_shuffle_mask:$sm),
1929           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1930       Requires<[HasSSE1]>;
1931 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
1932 def : Pat<(vector_shuffle (loadv4f32 addr:$src1), (undef),
1933            SHUFP_unary_shuffle_mask:$sm),
1934           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1935       Requires<[HasSSE2]>;
1936 // Special binary v4i32 shuffle cases with SHUFPS.
1937 def : Pat<(vector_shuffle (v4i32 VR128:$src1), (v4i32 VR128:$src2),
1938            PSHUFD_binary_shuffle_mask:$sm),
1939           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1940            Requires<[HasSSE2]>;
1941 def : Pat<(vector_shuffle (v4i32 VR128:$src1),
1942            (bc_v4i32 (loadv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm),
1943           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1944            Requires<[HasSSE2]>;
1945
1946 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
1947 let AddedComplexity = 10 in {
1948 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
1949                   UNPCKL_v_undef_shuffle_mask)),
1950           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1951 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
1952                   UNPCKL_v_undef_shuffle_mask)),
1953           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1954 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
1955                   UNPCKL_v_undef_shuffle_mask)),
1956           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1957 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1958                   UNPCKL_v_undef_shuffle_mask)),
1959           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
1960 }
1961
1962 let AddedComplexity = 20 in {
1963 // vector_shuffle v1, <undef> <1, 1, 3, 3>
1964 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1965                   MOVSHDUP_shuffle_mask)),
1966           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1967 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1968                   MOVSHDUP_shuffle_mask)),
1969           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
1970
1971 // vector_shuffle v1, <undef> <0, 0, 2, 2>
1972 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1973                   MOVSLDUP_shuffle_mask)),
1974           (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1975 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1976                   MOVSLDUP_shuffle_mask)),
1977           (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
1978 }
1979
1980 let AddedComplexity = 20 in {
1981 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1982 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1983                   MOVHP_shuffle_mask)),
1984           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1985
1986 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1987 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1988                   MOVHLPS_shuffle_mask)),
1989           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1990
1991 // vector_shuffle v1, undef <2, 3, ?, ?> using MOVHLPS
1992 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
1993                   UNPCKH_shuffle_mask)),
1994           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1995 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
1996                   UNPCKH_shuffle_mask)),
1997           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1998
1999 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2000 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2001 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2002                   MOVLP_shuffle_mask)),
2003           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2004 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2005                   MOVLP_shuffle_mask)),
2006           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2007 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2008                   MOVHP_shuffle_mask)),
2009           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2010 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2011                   MOVHP_shuffle_mask)),
2012           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2013
2014 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2015                   MOVLP_shuffle_mask)),
2016           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2017 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2018                   MOVLP_shuffle_mask)),
2019           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2020 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2021                   MOVHP_shuffle_mask)),
2022           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2023 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2024                   MOVLP_shuffle_mask)),
2025           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2026
2027 // Setting the lowest element in the vector.
2028 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2029                   MOVL_shuffle_mask)),
2030           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2031 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2032                   MOVL_shuffle_mask)),
2033           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2034
2035 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2036 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2037                   MOVLP_shuffle_mask)),
2038           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2039 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2040                   MOVLP_shuffle_mask)),
2041           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2042
2043 // Set lowest element and zero upper elements.
2044 def : Pat<(bc_v2i64 (vector_shuffle immAllZerosV,
2045                      (v2f64 (scalar_to_vector (loadf64 addr:$src))),
2046                      MOVL_shuffle_mask)),
2047           (MOVZQI2PQIrm addr:$src)>, Requires<[HasSSE2]>;
2048 }
2049
2050 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2051 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2052           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2053 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2054           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2055 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2056           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2057 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2058           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2059       Requires<[HasSSE2]>;
2060 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2061           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2062       Requires<[HasSSE2]>;
2063 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2064           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2065 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2066           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2067 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2068           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2069 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2070           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2071 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2072           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2073 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2074           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2075 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2076           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2077 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2078           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2079
2080 // Some special case pandn patterns.
2081 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2082                   VR128:$src2)),
2083           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2084 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2085                   VR128:$src2)),
2086           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2087 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2088                   VR128:$src2)),
2089           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2090
2091 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2092                   (load addr:$src2))),
2093           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2094 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2095                   (load addr:$src2))),
2096           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2097 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2098                   (load addr:$src2))),
2099           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2100
2101 // Unaligned load
2102 def : Pat<(v4f32 (X86loadu addr:$src)), (MOVUPSrm addr:$src)>,
2103       Requires<[HasSSE1]>;