lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE1 Instructions
 372 //===----------------------------------------------------------------------===//
 373
 374 // Move Instructions. Register-to-register movss is not used for FR32
 375 // register copies because it's a partial register update; FsMOVAPSrr is
 376 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 377 // because INSERT_SUBREG requires that the insert be implementable in terms of
 378 // a copy, and just mentioned, we don't use movss for copies.
 379 let Constraints = "$src1 = $dst" in
 380 def MOVSSrr : SSI<0x10, MRMSrcReg,
 381                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 382                   "movss\t{$src2, $dst|$dst, $src2}",
 383                   [(set (v4f32 VR128:$dst),
 384                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 385
 386 // Extract the low 32-bit value from one vector and insert it into another.
 387 let AddedComplexity = 15 in
 388 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 389           (MOVSSrr (v4f32 VR128:$src1),
 390                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 391
 392 // Implicitly promote a 32-bit scalar to a vector.
 393 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 394           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 395
 396 // Loading from memory automatically zeroing upper bits.
 397 let canFoldAsLoad = 1, isReMaterializable = 1 in
 398 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 399                   "movss\t{$src, $dst|$dst, $src}",
 400                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 401
 402 // MOVSSrm zeros the high parts of the register; represent this
 403 // with SUBREG_TO_REG.
 404 let AddedComplexity = 20 in {
 405 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 406           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 407 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 408           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 409 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 410           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 411 }
 412
 413 // Store scalar value to memory.
 414 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 415                   "movss\t{$src, $dst|$dst, $src}",
 416                   [(store FR32:$src, addr:$dst)]>;
 417
 418 // Extract and store.
 419 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 420                  addr:$dst),
 421           (MOVSSmr addr:$dst,
 422                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 423
 424 // Conversion instructions
 425 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 426                       "cvttss2si\t{$src, $dst|$dst, $src}",
 427                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 428 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 429                       "cvttss2si\t{$src, $dst|$dst, $src}",
 430                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 431 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 432                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 433                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 434 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 435                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 436                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 437
 438 // Match intrinsics which expect XMM operand(s).
 439 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 440                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 441 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 442                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 443
 444 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 445                          "cvtss2si\t{$src, $dst|$dst, $src}",
 446                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 447 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 448                          "cvtss2si\t{$src, $dst|$dst, $src}",
 449                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 450                                            (load addr:$src)))]>;
 451
 452 // Match intrinsics which expect MM and XMM operand(s).
 453 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 454                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 455                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 456 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 457                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 458                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 459                                            (load addr:$src)))]>;
 460 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 461                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 462                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 463 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 464                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 465                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 466                                            (load addr:$src)))]>;
 467 let Constraints = "$src1 = $dst" in {
 468   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 469                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 470                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 471                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 472                                            VR64:$src2))]>;
 473   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 474                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 475                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 476                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 477                                             (load addr:$src2)))]>;
 478 }
 479
 480 // Aliases for intrinsics
 481 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 482                           "cvttss2si\t{$src, $dst|$dst, $src}",
 483                           [(set GR32:$dst,
 484                             (int_x86_sse_cvttss2si VR128:$src))]>;
 485 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 486                           "cvttss2si\t{$src, $dst|$dst, $src}",
 487                           [(set GR32:$dst,
 488                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 489
 490 let Constraints = "$src1 = $dst" in {
 491   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 492                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 493                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 494                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 495                                               GR32:$src2))]>;
 496   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 497                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 498                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 499                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 500                                               (loadi32 addr:$src2)))]>;
 501 }
 502
 503 // Comparison instructions
 504 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 505   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 506                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 507                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 508 let mayLoad = 1 in
 509   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 510                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 511                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 512
 513   // Accept explicit immediate argument form instead of comparison code.
 514 let isAsmParserOnly = 1 in {
 515   def CMPSSrr_alt : SSIi8<0xC2, MRMSrcReg,
 516                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
 517                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 518 let mayLoad = 1 in
 519   def CMPSSrm_alt : SSIi8<0xC2, MRMSrcMem,
 520                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
 521                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 522 }
 523 }
 524
 525 let Defs = [EFLAGS] in {
 526 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 527                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 528                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 529 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 530                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 531                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 532
 533 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 534                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 535 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 536                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 537
 538 } // Defs = [EFLAGS]
 539
 540 // Aliases to match intrinsics which expect XMM operand(s).
 541 let Constraints = "$src1 = $dst" in {
 542   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 543                         (outs VR128:$dst),
 544                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 545                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 546                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 547                                              VR128:$src1,
 548                                              VR128:$src, imm:$cc))]>;
 549   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 550                         (outs VR128:$dst),
 551                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 552                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 553                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 554                                            (load addr:$src), imm:$cc))]>;
 555 }
 556
 557 let Defs = [EFLAGS] in {
 558 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 559                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 560                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 561                                                VR128:$src2))]>;
 562 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 563                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 564                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 565                                                (load addr:$src2)))]>;
 566
 567 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 568                       "comiss\t{$src2, $src1|$src1, $src2}",
 569                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 570                                              VR128:$src2))]>;
 571 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 572                       "comiss\t{$src2, $src1|$src1, $src2}",
 573                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 574                                              (load addr:$src2)))]>;
 575 } // Defs = [EFLAGS]
 576
 577 // Aliases of packed SSE1 instructions for scalar use. These all have names
 578 // that start with 'Fs'.
 579
 580 // Alias instructions that map fld0 to pxor for sse.
 581 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 582     canFoldAsLoad = 1 in
 583   // FIXME: Set encoding to pseudo!
 584 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 585                  [(set FR32:$dst, fp32imm0)]>,
 586                  Requires<[HasSSE1]>, TB, OpSize;
 587
 588 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 589 // disregarded.
 590 let neverHasSideEffects = 1 in
 591 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 592                      "movaps\t{$src, $dst|$dst, $src}", []>;
 593
 594 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 595 // disregarded.
 596 let canFoldAsLoad = 1, isReMaterializable = 1 in
 597 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 598                      "movaps\t{$src, $dst|$dst, $src}",
 599                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 600
 601 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
 602 ///
 603 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
 604                                        SDNode OpNode, int NoPat = 0,
 605                                        bit MayLoad = 0, bit Commutable = 1> {
 606   def PSrr : PSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 607                       !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 608                       !if(NoPat, []<dag>,
 609                           [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))])> {
 610     let isCommutable = Commutable;
 611   }
 612
 613   def PDrr : PDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
 614                       !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 615                       !if(NoPat, []<dag>,
 616                           [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))])> {
 617     let isCommutable = Commutable;
 618   }
 619
 620   def PSrm : PSI<opc, MRMSrcMem, (outs FR32:$dst),
 621                       (ins FR32:$src1, f128mem:$src2),
 622                       !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 623                       !if(NoPat, []<dag>,
 624                           [(set FR32:$dst, (OpNode FR32:$src1,
 625                                                (memopfsf32 addr:$src2)))])> {
 626     let mayLoad = MayLoad;
 627   }
 628
 629   def PDrm : PDI<opc, MRMSrcMem, (outs FR64:$dst),
 630                       (ins FR64:$src1, f128mem:$src2),
 631                       !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 632                       !if(NoPat, []<dag>,
 633                           [(set FR64:$dst, (OpNode FR64:$src1,
 634                                                (memopfsf64 addr:$src2)))])> {
 635     let mayLoad = MayLoad;
 636   }
 637 }
 638
 639 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 640 let Constraints = "$src1 = $dst" in {
 641   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
 642   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
 643   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
 644
 645   let neverHasSideEffects = 1 in
 646     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1, 1, 0>;
 647 }
 648
 649 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
 650 /// vector forms.
 651 ///
 652 /// In addition, we also have a special variant of the scalar form here to
 653 /// represent the associated intrinsic operation.  This form is unlike the
 654 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 655 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 656 ///
 657 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 658 /// six "instructions".
 659 ///
 660 let Constraints = "$src1 = $dst" in {
 661 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 662                                  SDNode OpNode, bit Commutable = 0> {
 663   // Scalar operation, reg+reg.
 664   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 665                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 666                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 667     let isCommutable = Commutable;
 668   }
 669
 670   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
 671                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 672                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 673     let isCommutable = Commutable;
 674   }
 675
 676   // Scalar operation, reg+mem.
 677   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 678                                  (ins FR32:$src1, f32mem:$src2),
 679                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 680                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 681
 682   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
 683                                  (ins FR64:$src1, f64mem:$src2),
 684                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 685                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
 686
 687   // Vector operation, reg+reg.
 688   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 689                                  (ins VR128:$src1, VR128:$src2),
 690                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 691                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 692     let isCommutable = Commutable;
 693   }
 694
 695   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
 696                                  (ins VR128:$src1, VR128:$src2),
 697                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 698                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
 699     let isCommutable = Commutable;
 700   }
 701
 702   // Vector operation, reg+mem.
 703   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 704                                  (ins VR128:$src1, f128mem:$src2),
 705                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 706              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 707
 708   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
 709                                  (ins VR128:$src1, f128mem:$src2),
 710                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 711              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
 712
 713   // Intrinsic operation, reg+reg.
 714   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 715                                      (ins VR128:$src1, VR128:$src2),
 716        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 717        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 718                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 719                                                       VR128:$src2))]>;
 720                           // int_x86_sse_xxx_ss
 721
 722   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
 723                                      (ins VR128:$src1, VR128:$src2),
 724        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 725        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 726                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 727                                                       VR128:$src2))]>;
 728                           // int_x86_sse2_xxx_sd
 729
 730   // Intrinsic operation, reg+mem.
 731   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 732                                      (ins VR128:$src1, ssmem:$src2),
 733        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 734        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 735                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 736                                                sse_load_f32:$src2))]>;
 737                           // int_x86_sse_xxx_ss
 738
 739   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
 740                                      (ins VR128:$src1, sdmem:$src2),
 741        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 742        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 743                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 744                                                sse_load_f64:$src2))]>;
 745                           // int_x86_sse2_xxx_sd
 746 }
 747 }
 748
 749 // Arithmetic instructions
 750 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd, 1>;
 751 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul, 1>;
 752 defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 753 defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 754
 755 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
 756 ///
 757 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
 758 /// instructions for a full-vector intrinsic form.  Operations that map
 759 /// onto C operators don't use this form since they just use the plain
 760 /// vector form instead of having a separate vector intrinsic form.
 761 ///
 762 /// This provides a total of eight "instructions".
 763 ///
 764 let Constraints = "$src1 = $dst" in {
 765 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 766                             SDNode OpNode, bit Commutable = 0> {
 767
 768   // Scalar operation, reg+reg.
 769   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 770                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 771                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 772     let isCommutable = Commutable;
 773   }
 774
 775   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
 776                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 777                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 778     let isCommutable = Commutable;
 779   }
 780
 781   // Scalar operation, reg+mem.
 782   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 783                                  (ins FR32:$src1, f32mem:$src2),
 784                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 785                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 786
 787   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
 788                                  (ins FR64:$src1, f64mem:$src2),
 789                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 790                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
 791
 792   // Vector operation, reg+reg.
 793   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 794                                  (ins VR128:$src1, VR128:$src2),
 795                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 796                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 797     let isCommutable = Commutable;
 798   }
 799
 800   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
 801                                  (ins VR128:$src1, VR128:$src2),
 802                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 803                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
 804     let isCommutable = Commutable;
 805   }
 806
 807   // Vector operation, reg+mem.
 808   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 809                                  (ins VR128:$src1, f128mem:$src2),
 810                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 811              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 812
 813   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
 814                                  (ins VR128:$src1, f128mem:$src2),
 815                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 816              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
 817
 818   // Intrinsic operation, reg+reg.
 819   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 820                                      (ins VR128:$src1, VR128:$src2),
 821        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 822        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 823                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 824                                                       VR128:$src2))]> {
 825                           // int_x86_sse_xxx_ss
 826     let isCommutable = Commutable;
 827   }
 828
 829   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
 830                                      (ins VR128:$src1, VR128:$src2),
 831        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 832        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 833                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 834                                                       VR128:$src2))]> {
 835                           // int_x86_sse2_xxx_sd
 836     let isCommutable = Commutable;
 837   }
 838
 839   // Intrinsic operation, reg+mem.
 840   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 841                                      (ins VR128:$src1, ssmem:$src2),
 842        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 843        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 844                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 845                                                sse_load_f32:$src2))]>;
 846                           // int_x86_sse_xxx_ss
 847
 848   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
 849                                      (ins VR128:$src1, sdmem:$src2),
 850        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 851        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 852                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 853                                                sse_load_f64:$src2))]>;
 854                           // int_x86_sse2_xxx_sd
 855
 856   // Vector intrinsic operation, reg+reg.
 857   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 858                                      (ins VR128:$src1, VR128:$src2),
 859        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 860        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 861                           !strconcat(OpcodeStr, "_ps")) VR128:$src1,
 862                                                       VR128:$src2))]> {
 863                           // int_x86_sse_xxx_ps
 864     let isCommutable = Commutable;
 865   }
 866
 867   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
 868                                      (ins VR128:$src1, VR128:$src2),
 869        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 870        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 871                           !strconcat(OpcodeStr, "_pd")) VR128:$src1,
 872                                                       VR128:$src2))]> {
 873                           // int_x86_sse2_xxx_pd
 874     let isCommutable = Commutable;
 875   }
 876
 877   // Vector intrinsic operation, reg+mem.
 878   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 879                                      (ins VR128:$src1, f128mem:$src2),
 880        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 881        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 882                           !strconcat(OpcodeStr, "_ps")) VR128:$src1,
 883                                                  (memopv4f32 addr:$src2)))]>;
 884                           // int_x86_sse_xxx_ps
 885
 886   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
 887                                      (ins VR128:$src1, f128mem:$src2),
 888        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 889        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 890                           !strconcat(OpcodeStr, "_pd")) VR128:$src1,
 891                                                  (memopv2f64 addr:$src2)))]>;
 892                           // int_x86_sse2_xxx_pd
 893 }
 894 }
 895
 896 defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
 897 defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
 898
 899 //===----------------------------------------------------------------------===//
 900 // SSE packed FP Instructions
 901
 902 // Move Instructions
 903 let neverHasSideEffects = 1 in
 904 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 905                    "movaps\t{$src, $dst|$dst, $src}", []>;
 906 let canFoldAsLoad = 1, isReMaterializable = 1 in
 907 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 908                    "movaps\t{$src, $dst|$dst, $src}",
 909                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 910
 911 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 912                    "movaps\t{$src, $dst|$dst, $src}",
 913                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 914
 915 let neverHasSideEffects = 1 in
 916 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 917                    "movups\t{$src, $dst|$dst, $src}", []>;
 918 let canFoldAsLoad = 1, isReMaterializable = 1 in
 919 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 920                    "movups\t{$src, $dst|$dst, $src}",
 921                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 922 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 923                    "movups\t{$src, $dst|$dst, $src}",
 924                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 925
 926 // Intrinsic forms of MOVUPS load and store
 927 let canFoldAsLoad = 1, isReMaterializable = 1 in
 928 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 929                        "movups\t{$src, $dst|$dst, $src}",
 930                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 931 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 932                        "movups\t{$src, $dst|$dst, $src}",
 933                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 934
 935 let Constraints = "$src1 = $dst" in {
 936   let AddedComplexity = 20 in {
 937     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 938                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 939                        "movlps\t{$src2, $dst|$dst, $src2}",
 940        [(set VR128:$dst,
 941          (movlp VR128:$src1,
 942                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 943     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 944                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 945                        "movhps\t{$src2, $dst|$dst, $src2}",
 946        [(set VR128:$dst,
 947          (movlhps VR128:$src1,
 948                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 949   } // AddedComplexity
 950 } // Constraints = "$src1 = $dst"
 951
 952
 953 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 954           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 955
 956 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 957                    "movlps\t{$src, $dst|$dst, $src}",
 958                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 959                                  (iPTR 0))), addr:$dst)]>;
 960
 961 // v2f64 extract element 1 is always custom lowered to unpack high to low
 962 // and extract element 0 so the non-store version isn't too horrible.
 963 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 964                    "movhps\t{$src, $dst|$dst, $src}",
 965                    [(store (f64 (vector_extract
 966                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 967                                          (undef)), (iPTR 0))), addr:$dst)]>;
 968
 969 let Constraints = "$src1 = $dst" in {
 970 let AddedComplexity = 20 in {
 971 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 972                                      (ins VR128:$src1, VR128:$src2),
 973                     "movlhps\t{$src2, $dst|$dst, $src2}",
 974                     [(set VR128:$dst,
 975                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 976
 977 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 978                                      (ins VR128:$src1, VR128:$src2),
 979                     "movhlps\t{$src2, $dst|$dst, $src2}",
 980                     [(set VR128:$dst,
 981                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 982 } // AddedComplexity
 983 } // Constraints = "$src1 = $dst"
 984
 985 let AddedComplexity = 20 in {
 986 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 987           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 988 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 989           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 990 }
 991
 992
 993
 994 // Arithmetic
 995
 996 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 997 ///
 998 /// In addition, we also have a special variant of the scalar form here to
 999 /// represent the associated intrinsic operation.  This form is unlike the
1000 /// plain scalar form, in that it takes an entire vector (instead of a
1001 /// scalar) and leaves the top elements undefined.
1002 ///
1003 /// And, we have a special variant form for a full-vector intrinsic form.
1004 ///
1005 /// These four forms can each have a reg or a mem operand, so there are a
1006 /// total of eight "instructions".
1007 ///
1008 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
1009                            SDNode OpNode,
1010                            Intrinsic F32Int,
1011                            Intrinsic V4F32Int,
1012                            bit Commutable = 0> {
1013   // Scalar operation, reg.
1014   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1015                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1016                 [(set FR32:$dst, (OpNode FR32:$src))]> {
1017     let isCommutable = Commutable;
1018   }
1019
1020   // Scalar operation, mem.
1021   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1022                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1023                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1024             Requires<[HasSSE1, OptForSize]>;
1025
1026   // Vector operation, reg.
1027   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1028               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1029               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
1030     let isCommutable = Commutable;
1031   }
1032
1033   // Vector operation, mem.
1034   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1035                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1036                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1037
1038   // Intrinsic operation, reg.
1039   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1040                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1041                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1042     let isCommutable = Commutable;
1043   }
1044
1045   // Intrinsic operation, mem.
1046   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1047                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1048                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1049
1050   // Vector intrinsic operation, reg
1051   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1052                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1053                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1054     let isCommutable = Commutable;
1055   }
1056
1057   // Vector intrinsic operation, mem
1058   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1059                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1060                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1061 }
1062
1063 // Square root.
1064 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1065                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1066
1067 // Reciprocal approximations. Note that these typically require refinement
1068 // in order to obtain suitable precision.
1069 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1070                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1071 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1072                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1073
1074 /// sse12_fp_pack_logical - SSE 1 & 2 packed FP logical ops
1075 ///
1076 multiclass sse12_fp_pack_logical<bits<8> opc, string OpcodeStr,
1077                                  SDNode OpNode, int HasPat = 0,
1078                                  bit Commutable = 1,
1079                                  list<list<dag>> Pattern = []> {
1080   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
1081        (ins VR128:$src1, VR128:$src2),
1082        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1083        !if(HasPat, Pattern[0],
1084                    [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1085                                                     VR128:$src2)))])>
1086        { let isCommutable = Commutable; }
1087
1088   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1089        (ins VR128:$src1, VR128:$src2),
1090        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1091        !if(HasPat, Pattern[1],
1092                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1093                                              (bc_v2i64 (v2f64 VR128:$src2))))])>
1094        { let isCommutable = Commutable; }
1095
1096   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
1097        (ins VR128:$src1, f128mem:$src2),
1098        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1099        !if(HasPat, Pattern[2],
1100                    [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1101                                              (memopv2i64 addr:$src2)))])>;
1102
1103   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1104        (ins VR128:$src1, f128mem:$src2),
1105        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1106        !if(HasPat, Pattern[3],
1107                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1108                                              (memopv2i64 addr:$src2)))])>;
1109 }
1110
1111 // Logical
1112 let Constraints = "$src1 = $dst" in {
1113   defm AND  : sse12_fp_pack_logical<0x54, "and", and>;
1114   defm OR   : sse12_fp_pack_logical<0x56, "or", or>;
1115   defm XOR  : sse12_fp_pack_logical<0x57, "xor", xor>;
1116   defm ANDN : sse12_fp_pack_logical<0x55, "andn", undef /* dummy */, 1, 0, [
1117     // single r+r
1118     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1119                                        (bc_v2i64 (v4i32 immAllOnesV))),
1120                                    VR128:$src2)))],
1121     // double r+r
1122     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1123                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1124     // single r+m
1125     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1126                                        (bc_v2i64 (v4i32 immAllOnesV))),
1127                                   (memopv2i64 addr:$src2))))],
1128     // double r+m
1129     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1130                            (memopv2i64 addr:$src2)))]]>;
1131 }
1132
1133 let Constraints = "$src1 = $dst" in {
1134   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1135                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1136                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1137                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1138                                                         VR128:$src, imm:$cc))]>;
1139   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1140                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1141                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1142                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1143                                             (memop addr:$src), imm:$cc))]>;
1144
1145   // Accept explicit immediate argument form instead of comparison code.
1146 let isAsmParserOnly = 1 in {
1147   def CMPPSrri_alt : PSIi8<0xC2, MRMSrcReg,
1148                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1149                     "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1150   def CMPPSrmi_alt : PSIi8<0xC2, MRMSrcMem,
1151                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1152                   "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1153 }
1154 }
1155 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1156           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1157 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1158           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1159
1160 // Shuffle and unpack instructions
1161 let Constraints = "$src1 = $dst" in {
1162   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1163     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1164                           (outs VR128:$dst), (ins VR128:$src1,
1165                            VR128:$src2, i8imm:$src3),
1166                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1167                           [(set VR128:$dst,
1168                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1169   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1170                         (outs VR128:$dst), (ins VR128:$src1,
1171                          f128mem:$src2, i8imm:$src3),
1172                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1173                         [(set VR128:$dst,
1174                           (v4f32 (shufp:$src3
1175                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1176
1177   let AddedComplexity = 10 in {
1178     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1179                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1180                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1181                          [(set VR128:$dst,
1182                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1183     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1184                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1185                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1186                          [(set VR128:$dst,
1187                            (v4f32 (unpckh VR128:$src1,
1188                                           (memopv4f32 addr:$src2))))]>;
1189
1190     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1191                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1192                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1193                          [(set VR128:$dst,
1194                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1195     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1196                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1197                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1198                          [(set VR128:$dst,
1199                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1200   } // AddedComplexity
1201 } // Constraints = "$src1 = $dst"
1202
1203 // Mask creation
1204 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1205                      "movmskps\t{$src, $dst|$dst, $src}",
1206                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1207 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1208                      "movmskpd\t{$src, $dst|$dst, $src}",
1209                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1210
1211 // Prefetch intrinsic.
1212 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1213     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1214 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1215     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1216 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1217     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1218 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1219     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1220
1221 // Non-temporal stores
1222 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1223                     "movntps\t{$src, $dst|$dst, $src}",
1224                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1225
1226 let AddedComplexity = 400 in { // Prefer non-temporal versions
1227 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1228                     "movntps\t{$src, $dst|$dst, $src}",
1229                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1230
1231 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1232                     "movntdq\t{$src, $dst|$dst, $src}",
1233                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1234
1235 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1236                  "movnti\t{$src, $dst|$dst, $src}",
1237                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1238                TB, Requires<[HasSSE2]>;
1239
1240 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1241                      "movnti\t{$src, $dst|$dst, $src}",
1242                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1243                   TB, Requires<[HasSSE2]>;
1244 }
1245
1246 // Load, store, and memory fence
1247 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1248              TB, Requires<[HasSSE1]>;
1249
1250 // MXCSR register
1251 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1252                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1253 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1254                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1255
1256 // Alias instructions that map zero vector to pxor / xorp* for sse.
1257 // We set canFoldAsLoad because this can be converted to a constant-pool
1258 // load of an all-zeros value if folding it would be beneficial.
1259 // FIXME: Change encoding to pseudo!
1260 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1261     isCodeGenOnly = 1 in {
1262 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1263                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1264 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1265                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1266 let ExeDomain = SSEPackedInt in
1267 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1268                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1269 }
1270
1271 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1272 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1273 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1274
1275 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1276           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1277
1278 //===---------------------------------------------------------------------===//
1279 // SSE2 Instructions
1280 //===---------------------------------------------------------------------===//
1281
1282 // Move Instructions. Register-to-register movsd is not used for FR64
1283 // register copies because it's a partial register update; FsMOVAPDrr is
1284 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1285 // because INSERT_SUBREG requires that the insert be implementable in terms of
1286 // a copy, and just mentioned, we don't use movsd for copies.
1287 let Constraints = "$src1 = $dst" in
1288 def MOVSDrr : SDI<0x10, MRMSrcReg,
1289                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1290                   "movsd\t{$src2, $dst|$dst, $src2}",
1291                   [(set (v2f64 VR128:$dst),
1292                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1293
1294 // Extract the low 64-bit value from one vector and insert it into another.
1295 let AddedComplexity = 15 in
1296 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1297           (MOVSDrr (v2f64 VR128:$src1),
1298                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
1299
1300 // Implicitly promote a 64-bit scalar to a vector.
1301 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1302           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
1303
1304 // Loading from memory automatically zeroing upper bits.
1305 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1306 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1307                   "movsd\t{$src, $dst|$dst, $src}",
1308                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1309
1310 // MOVSDrm zeros the high parts of the register; represent this
1311 // with SUBREG_TO_REG.
1312 let AddedComplexity = 20 in {
1313 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1314           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1315 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1316           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1317 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1318           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1319 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1320           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1321 def : Pat<(v2f64 (X86vzload addr:$src)),
1322           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1323 }
1324
1325 // Store scalar value to memory.
1326 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1327                   "movsd\t{$src, $dst|$dst, $src}",
1328                   [(store FR64:$src, addr:$dst)]>;
1329
1330 // Extract and store.
1331 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1332                  addr:$dst),
1333           (MOVSDmr addr:$dst,
1334                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
1335
1336 // Conversion instructions
1337 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1338                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1339                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1340 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1341                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1342                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1343 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1344                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1345                       [(set FR32:$dst, (fround FR64:$src))]>;
1346 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1347                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1348                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1349                   Requires<[HasSSE2, OptForSize]>;
1350 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1351                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1352                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1353 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1354                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1355                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1356
1357 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1358                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1359 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1360                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1361 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1362                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1363 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1364                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1365 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1366                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1367 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1368                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1369 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1370                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1371 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1372                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1373 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1374                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1375 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1376                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1377
1378 // SSE2 instructions with XS prefix
1379 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1380                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1381                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1382                  Requires<[HasSSE2]>;
1383 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1384                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1385                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1386                  Requires<[HasSSE2, OptForSize]>;
1387
1388 def : Pat<(extloadf32 addr:$src),
1389           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1390       Requires<[HasSSE2, OptForSpeed]>;
1391
1392 // Match intrinsics which expect XMM operand(s).
1393 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1394                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1395                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1396 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1397                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1398                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1399                                            (load addr:$src)))]>;
1400
1401 // Match intrinsics which expect MM and XMM operand(s).
1402 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1403                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1404                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1405 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1406                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1407                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1408                                            (memop addr:$src)))]>;
1409 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1410                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1411                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1412 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1413                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1414                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1415                                            (memop addr:$src)))]>;
1416 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1417                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1418                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1419 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1420                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1421                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1422                                             (load addr:$src)))]>;
1423
1424 // Aliases for intrinsics
1425 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1426                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1427                           [(set GR32:$dst,
1428                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1429 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1430                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1431                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1432                                             (load addr:$src)))]>;
1433
1434 // Comparison instructions
1435 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1436   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1437                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1438                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1439 let mayLoad = 1 in
1440   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1441                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1442                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1443
1444   // Accept explicit immediate argument form instead of comparison code.
1445 let isAsmParserOnly = 1 in {
1446   def CMPSDrr_alt : SDIi8<0xC2, MRMSrcReg,
1447                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1448                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1449 let mayLoad = 1 in
1450   def CMPSDrm_alt : SDIi8<0xC2, MRMSrcMem,
1451                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1452                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1453 }
1454 }
1455
1456 let Defs = [EFLAGS] in {
1457 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1458                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1459                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1460 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1461                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1462                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1463 } // Defs = [EFLAGS]
1464
1465 // Aliases to match intrinsics which expect XMM operand(s).
1466 let Constraints = "$src1 = $dst" in {
1467   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1468                         (outs VR128:$dst),
1469                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1470                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1471                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1472                                            VR128:$src, imm:$cc))]>;
1473   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1474                         (outs VR128:$dst),
1475                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1476                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1477                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1478                                            (load addr:$src), imm:$cc))]>;
1479 }
1480
1481 let Defs = [EFLAGS] in {
1482 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1483                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1484                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1485                                                VR128:$src2))]>;
1486 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1487                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1488                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1489                                                (load addr:$src2)))]>;
1490
1491 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1492                       "comisd\t{$src2, $src1|$src1, $src2}",
1493                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1494                                              VR128:$src2))]>;
1495 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1496                       "comisd\t{$src2, $src1|$src1, $src2}",
1497                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1498                                              (load addr:$src2)))]>;
1499 } // Defs = [EFLAGS]
1500
1501 // Aliases of packed SSE2 instructions for scalar use. These all have names
1502 // that start with 'Fs'.
1503
1504 // Alias instructions that map fld0 to pxor for sse.
1505 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1506     canFoldAsLoad = 1 in
1507 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1508                  [(set FR64:$dst, fpimm0)]>,
1509                Requires<[HasSSE2]>, TB, OpSize;
1510
1511 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1512 // disregarded.
1513 let neverHasSideEffects = 1 in
1514 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1515                      "movapd\t{$src, $dst|$dst, $src}", []>;
1516
1517 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1518 // disregarded.
1519 let canFoldAsLoad = 1, isReMaterializable = 1 in
1520 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1521                      "movapd\t{$src, $dst|$dst, $src}",
1522                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1523
1524 //===---------------------------------------------------------------------===//
1525 // SSE packed FP Instructions
1526
1527 // Move Instructions
1528 let neverHasSideEffects = 1 in
1529 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1530                    "movapd\t{$src, $dst|$dst, $src}", []>;
1531 let canFoldAsLoad = 1, isReMaterializable = 1 in
1532 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1533                    "movapd\t{$src, $dst|$dst, $src}",
1534                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1535
1536 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1537                    "movapd\t{$src, $dst|$dst, $src}",
1538                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1539
1540 let neverHasSideEffects = 1 in
1541 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1542                    "movupd\t{$src, $dst|$dst, $src}", []>;
1543 let canFoldAsLoad = 1 in
1544 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1545                    "movupd\t{$src, $dst|$dst, $src}",
1546                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1547 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1548                    "movupd\t{$src, $dst|$dst, $src}",
1549                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1550
1551 // Intrinsic forms of MOVUPD load and store
1552 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1553                        "movupd\t{$src, $dst|$dst, $src}",
1554                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1555 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1556                        "movupd\t{$src, $dst|$dst, $src}",
1557                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1558
1559 let Constraints = "$src1 = $dst" in {
1560   let AddedComplexity = 20 in {
1561     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1562                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1563                        "movlpd\t{$src2, $dst|$dst, $src2}",
1564                        [(set VR128:$dst,
1565                          (v2f64 (movlp VR128:$src1,
1566                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1567     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1568                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1569                        "movhpd\t{$src2, $dst|$dst, $src2}",
1570                        [(set VR128:$dst,
1571                          (v2f64 (movlhps VR128:$src1,
1572                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1573   } // AddedComplexity
1574 } // Constraints = "$src1 = $dst"
1575
1576 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1577                    "movlpd\t{$src, $dst|$dst, $src}",
1578                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1579                                  (iPTR 0))), addr:$dst)]>;
1580
1581 // v2f64 extract element 1 is always custom lowered to unpack high to low
1582 // and extract element 0 so the non-store version isn't too horrible.
1583 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1584                    "movhpd\t{$src, $dst|$dst, $src}",
1585                    [(store (f64 (vector_extract
1586                                  (v2f64 (unpckh VR128:$src, (undef))),
1587                                  (iPTR 0))), addr:$dst)]>;
1588
1589 // SSE2 instructions without OpSize prefix
1590 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1591                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1592                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1593                      TB, Requires<[HasSSE2]>;
1594 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1595                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1596                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1597                                         (bitconvert (memopv2i64 addr:$src))))]>,
1598                      TB, Requires<[HasSSE2]>;
1599
1600 // SSE2 instructions with XS prefix
1601 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1602                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1603                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1604                      XS, Requires<[HasSSE2]>;
1605 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1606                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1607                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1608                                         (bitconvert (memopv2i64 addr:$src))))]>,
1609                      XS, Requires<[HasSSE2]>;
1610
1611 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1612                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1613                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1614 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1615                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1616                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1617                                             (memop addr:$src)))]>;
1618 // SSE2 packed instructions with XS prefix
1619 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1620                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1621 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1622                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1623
1624 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1625                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1626                         [(set VR128:$dst,
1627                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1628                       XS, Requires<[HasSSE2]>;
1629 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1630                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1631                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1632                                            (memop addr:$src)))]>,
1633                       XS, Requires<[HasSSE2]>;
1634
1635 // SSE2 packed instructions with XD prefix
1636 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1637                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1638                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1639                      XD, Requires<[HasSSE2]>;
1640 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1641                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1642                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1643                                           (memop addr:$src)))]>,
1644                      XD, Requires<[HasSSE2]>;
1645
1646 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1647                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1648                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1649 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1650                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1651                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1652                                              (memop addr:$src)))]>;
1653
1654 // SSE2 instructions without OpSize prefix
1655 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1656                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1657 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1658                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1659
1660 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1661                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1662                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1663                      TB, Requires<[HasSSE2]>;
1664 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1665                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1666                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1667                                           (load addr:$src)))]>,
1668                      TB, Requires<[HasSSE2]>;
1669
1670 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1671                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1672 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1673                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1674
1675
1676 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1677                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1678                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1679 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1680                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1681                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1682                                             (memop addr:$src)))]>;
1683
1684 // Match intrinsics which expect XMM operand(s).
1685 // Aliases for intrinsics
1686 let Constraints = "$src1 = $dst" in {
1687 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1688                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1689                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1690                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1691                                            GR32:$src2))]>;
1692 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1693                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1694                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1695                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1696                                            (loadi32 addr:$src2)))]>;
1697 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1698                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1699                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1700                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1701                                       VR128:$src2))]>;
1702 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1703                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1704                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1705                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1706                                       (load addr:$src2)))]>;
1707 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1708                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1709                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1710                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1711                                        VR128:$src2))]>, XS,
1712                     Requires<[HasSSE2]>;
1713 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1714                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1715                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1716                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1717                                        (load addr:$src2)))]>, XS,
1718                     Requires<[HasSSE2]>;
1719 }
1720
1721 // Arithmetic
1722
1723 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1724 ///
1725 /// In addition, we also have a special variant of the scalar form here to
1726 /// represent the associated intrinsic operation.  This form is unlike the
1727 /// plain scalar form, in that it takes an entire vector (instead of a
1728 /// scalar) and leaves the top elements undefined.
1729 ///
1730 /// And, we have a special variant form for a full-vector intrinsic form.
1731 ///
1732 /// These four forms can each have a reg or a mem operand, so there are a
1733 /// total of eight "instructions".
1734 ///
1735 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1736                            SDNode OpNode,
1737                            Intrinsic F64Int,
1738                            Intrinsic V2F64Int,
1739                            bit Commutable = 0> {
1740   // Scalar operation, reg.
1741   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1742                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1743                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1744     let isCommutable = Commutable;
1745   }
1746
1747   // Scalar operation, mem.
1748   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1749                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1750                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1751
1752   // Vector operation, reg.
1753   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1754               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1755               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1756     let isCommutable = Commutable;
1757   }
1758
1759   // Vector operation, mem.
1760   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1761                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1762                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1763
1764   // Intrinsic operation, reg.
1765   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1766                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1767                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1768     let isCommutable = Commutable;
1769   }
1770
1771   // Intrinsic operation, mem.
1772   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1773                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1774                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1775
1776   // Vector intrinsic operation, reg
1777   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1778                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1779                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1780     let isCommutable = Commutable;
1781   }
1782
1783   // Vector intrinsic operation, mem
1784   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1785                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1786                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1787 }
1788
1789 // Square root.
1790 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1791                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1792
1793 // There is no f64 version of the reciprocal approximation instructions.
1794
1795 let Constraints = "$src1 = $dst" in {
1796   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1797                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1798                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1799                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1800                                                         VR128:$src, imm:$cc))]>;
1801   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1802                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1803                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1804                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1805                                                  (memop addr:$src), imm:$cc))]>;
1806
1807   // Accept explicit immediate argument form instead of comparison code.
1808 let isAsmParserOnly = 1 in {
1809   def CMPPDrri_alt : PDIi8<0xC2, MRMSrcReg,
1810                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1811                     "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1812   def CMPPDrmi_alt : PDIi8<0xC2, MRMSrcMem,
1813                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1814                   "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1815 }
1816 }
1817 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1818           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1819 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1820           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1821
1822 // Shuffle and unpack instructions
1823 let Constraints = "$src1 = $dst" in {
1824   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1825                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1826                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1827                  [(set VR128:$dst,
1828                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1829   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1830                         (outs VR128:$dst), (ins VR128:$src1,
1831                          f128mem:$src2, i8imm:$src3),
1832                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1833                         [(set VR128:$dst,
1834                           (v2f64 (shufp:$src3
1835                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1836
1837   let AddedComplexity = 10 in {
1838     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1839                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1840                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1841                          [(set VR128:$dst,
1842                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1843     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1844                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1845                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1846                          [(set VR128:$dst,
1847                            (v2f64 (unpckh VR128:$src1,
1848                                           (memopv2f64 addr:$src2))))]>;
1849
1850     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1851                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1852                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1853                          [(set VR128:$dst,
1854                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1855     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1856                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1857                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1858                          [(set VR128:$dst,
1859                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1860   } // AddedComplexity
1861 } // Constraints = "$src1 = $dst"
1862
1863
1864 //===---------------------------------------------------------------------===//
1865 // SSE integer instructions
1866 let ExeDomain = SSEPackedInt in {
1867
1868 // Move Instructions
1869 let neverHasSideEffects = 1 in
1870 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1871                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1872 let canFoldAsLoad = 1, mayLoad = 1 in
1873 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1874                    "movdqa\t{$src, $dst|$dst, $src}",
1875                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1876 let mayStore = 1 in
1877 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1878                    "movdqa\t{$src, $dst|$dst, $src}",
1879                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1880 let canFoldAsLoad = 1, mayLoad = 1 in
1881 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1882                    "movdqu\t{$src, $dst|$dst, $src}",
1883                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1884                  XS, Requires<[HasSSE2]>;
1885 let mayStore = 1 in
1886 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1887                    "movdqu\t{$src, $dst|$dst, $src}",
1888                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1889                  XS, Requires<[HasSSE2]>;
1890
1891 // Intrinsic forms of MOVDQU load and store
1892 let canFoldAsLoad = 1 in
1893 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1894                        "movdqu\t{$src, $dst|$dst, $src}",
1895                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1896                  XS, Requires<[HasSSE2]>;
1897 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1898                        "movdqu\t{$src, $dst|$dst, $src}",
1899                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1900                      XS, Requires<[HasSSE2]>;
1901
1902 let Constraints = "$src1 = $dst" in {
1903
1904 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1905                             bit Commutable = 0> {
1906   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1907                                (ins VR128:$src1, VR128:$src2),
1908                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1909                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1910     let isCommutable = Commutable;
1911   }
1912   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1913                                (ins VR128:$src1, i128mem:$src2),
1914                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1915                [(set VR128:$dst, (IntId VR128:$src1,
1916                                         (bitconvert (memopv2i64
1917                                                      addr:$src2))))]>;
1918 }
1919
1920 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1921                              string OpcodeStr,
1922                              Intrinsic IntId, Intrinsic IntId2> {
1923   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1924                                (ins VR128:$src1, VR128:$src2),
1925                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1926                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1927   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1928                                (ins VR128:$src1, i128mem:$src2),
1929                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1930                [(set VR128:$dst, (IntId VR128:$src1,
1931                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1932   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
1933                                 (ins VR128:$src1, i32i8imm:$src2),
1934                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1935                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1936 }
1937
1938 /// PDI_binop_rm - Simple SSE2 binary operator.
1939 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1940                         ValueType OpVT, bit Commutable = 0> {
1941   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1942                                (ins VR128:$src1, VR128:$src2),
1943                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1944                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1945     let isCommutable = Commutable;
1946   }
1947   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1948                                (ins VR128:$src1, i128mem:$src2),
1949                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1950                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1951                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1952 }
1953
1954 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1955 ///
1956 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1957 /// to collapse (bitconvert VT to VT) into its operand.
1958 ///
1959 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1960                               bit Commutable = 0> {
1961   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1962                (ins VR128:$src1, VR128:$src2),
1963                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1964                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1965     let isCommutable = Commutable;
1966   }
1967   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1968                (ins VR128:$src1, i128mem:$src2),
1969                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1970                [(set VR128:$dst, (OpNode VR128:$src1,
1971                (memopv2i64 addr:$src2)))]>;
1972 }
1973
1974 } // Constraints = "$src1 = $dst"
1975 } // ExeDomain = SSEPackedInt
1976
1977 // 128-bit Integer Arithmetic
1978
1979 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1980 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1981 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1982 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1983
1984 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1985 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1986 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1987 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1988
1989 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1990 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1991 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1992 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1993
1994 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1995 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1996 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1997 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1998
1999 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2000
2001 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2002 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
2003 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2004
2005 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2006
2007 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2008 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2009
2010
2011 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2012 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2013 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2014 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2015 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2016
2017
2018 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2019                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2020 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2021                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2022 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2023                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2024
2025 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2026                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2027 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2028                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2029 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2030                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2031
2032 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2033                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2034 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2035                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2036
2037 // 128-bit logical shifts.
2038 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2039     ExeDomain = SSEPackedInt in {
2040   def PSLLDQri : PDIi8<0x73, MRM7r,
2041                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2042                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2043   def PSRLDQri : PDIi8<0x73, MRM3r,
2044                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2045                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2046   // PSRADQri doesn't exist in SSE[1-3].
2047 }
2048
2049 let Predicates = [HasSSE2] in {
2050   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2051             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2052   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2053             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2054   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2055             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2056   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2057             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2058   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2059             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2060
2061   // Shift up / down and insert zero's.
2062   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2063             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2064   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2065             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2066 }
2067
2068 // Logical
2069 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2070 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2071 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2072
2073 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2074   def PANDNrr : PDI<0xDF, MRMSrcReg,
2075                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2076                     "pandn\t{$src2, $dst|$dst, $src2}",
2077                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2078                                               VR128:$src2)))]>;
2079
2080   def PANDNrm : PDI<0xDF, MRMSrcMem,
2081                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2082                     "pandn\t{$src2, $dst|$dst, $src2}",
2083                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2084                                               (memopv2i64 addr:$src2))))]>;
2085 }
2086
2087 // SSE2 Integer comparison
2088 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2089 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2090 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2091 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2092 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2093 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2094
2095 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2096           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2097 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2098           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2099 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2100           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2101 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2102           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2103 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2104           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2105 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2106           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2107
2108 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2109           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2110 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2111           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2112 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2113           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2114 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2115           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2116 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2117           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2118 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2119           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2120
2121
2122 // Pack instructions
2123 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2124 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2125 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2126
2127 let ExeDomain = SSEPackedInt in {
2128
2129 // Shuffle and unpack instructions
2130 let AddedComplexity = 5 in {
2131 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2132                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2133                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2134                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2135                                                VR128:$src1, (undef))))]>;
2136 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2137                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2138                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2139                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2140                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2141                                              (undef))))]>;
2142 }
2143
2144 // SSE2 with ImmT == Imm8 and XS prefix.
2145 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2146                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2147                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2148                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2149                                                             (undef))))]>,
2150                 XS, Requires<[HasSSE2]>;
2151 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2152                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2153                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2154                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2155                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2156                                             (undef))))]>,
2157                 XS, Requires<[HasSSE2]>;
2158
2159 // SSE2 with ImmT == Imm8 and XD prefix.
2160 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2161                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2162                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2163                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2164                                                             (undef))))]>,
2165                 XD, Requires<[HasSSE2]>;
2166 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2167                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2168                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2169                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2170                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2171                                              (undef))))]>,
2172                 XD, Requires<[HasSSE2]>;
2173
2174 // Unpack instructions
2175 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2176                        PatFrag unp_frag, PatFrag bc_frag> {
2177   def rr : PDI<opc, MRMSrcReg,
2178                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2179                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2180                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2181   def rm : PDI<opc, MRMSrcMem,
2182                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2183                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2184                [(set VR128:$dst, (unp_frag VR128:$src1,
2185                                            (bc_frag (memopv2i64
2186                                                         addr:$src2))))]>;
2187 }
2188
2189 let Constraints = "$src1 = $dst" in {
2190   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2191   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2192   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2193
2194   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2195   /// knew to collapse (bitconvert VT to VT) into its operand.
2196   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2197                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2198                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2199                         [(set VR128:$dst,
2200                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2201   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2202                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2203                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2204                         [(set VR128:$dst,
2205                           (v2i64 (unpckl VR128:$src1,
2206                                          (memopv2i64 addr:$src2))))]>;
2207
2208   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2209   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2210   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2211
2212   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2213   /// knew to collapse (bitconvert VT to VT) into its operand.
2214   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2215                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2216                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2217                         [(set VR128:$dst,
2218                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2219   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2220                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2221                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2222                         [(set VR128:$dst,
2223                           (v2i64 (unpckh VR128:$src1,
2224                                          (memopv2i64 addr:$src2))))]>;
2225 }
2226
2227 // Extract / Insert
2228 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2229                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2230                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2231                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2232                                                 imm:$src2))]>;
2233 let Constraints = "$src1 = $dst" in {
2234   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2235                        (outs VR128:$dst), (ins VR128:$src1,
2236                         GR32:$src2, i32i8imm:$src3),
2237                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2238                        [(set VR128:$dst,
2239                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2240   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2241                        (outs VR128:$dst), (ins VR128:$src1,
2242                         i16mem:$src2, i32i8imm:$src3),
2243                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2244                        [(set VR128:$dst,
2245                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2246                                     imm:$src3))]>;
2247 }
2248
2249 // Mask creation
2250 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2251                      "pmovmskb\t{$src, $dst|$dst, $src}",
2252                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2253
2254 // Conditional store
2255 let Uses = [EDI] in
2256 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2257                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2258                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2259
2260 let Uses = [RDI] in
2261 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2262                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2263                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2264
2265 } // ExeDomain = SSEPackedInt
2266
2267 // Non-temporal stores
2268 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2269                         "movntpd\t{$src, $dst|$dst, $src}",
2270                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2271 let ExeDomain = SSEPackedInt in
2272 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2273                         "movntdq\t{$src, $dst|$dst, $src}",
2274                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2275 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2276                     "movnti\t{$src, $dst|$dst, $src}",
2277                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2278                   TB, Requires<[HasSSE2]>;
2279
2280 let AddedComplexity = 400 in { // Prefer non-temporal versions
2281 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2282                     "movntpd\t{$src, $dst|$dst, $src}",
2283                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2284
2285 let ExeDomain = SSEPackedInt in
2286 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2287                     "movntdq\t{$src, $dst|$dst, $src}",
2288                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2289 }
2290
2291 // Flush cache
2292 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2293                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2294               TB, Requires<[HasSSE2]>;
2295
2296 // Load, store, and memory fence
2297 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2298                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2299 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2300                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2301
2302 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2303 // was introduced with SSE2, it's backward compatible.
2304 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2305
2306 //TODO: custom lower this so as to never even generate the noop
2307 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2308            (i8 0)), (NOOP)>;
2309 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2310 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2311 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2312            (i8 1)), (MFENCE)>;
2313
2314 // Alias instructions that map zero vector to pxor / xorp* for sse.
2315 // We set canFoldAsLoad because this can be converted to a constant-pool
2316 // load of an all-ones value if folding it would be beneficial.
2317 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2318     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2319   // FIXME: Change encoding to pseudo.
2320   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2321                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2322
2323 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2324                       "movd\t{$src, $dst|$dst, $src}",
2325                       [(set VR128:$dst,
2326                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2327 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2328                       "movd\t{$src, $dst|$dst, $src}",
2329                       [(set VR128:$dst,
2330                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2331
2332 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2333                       "movd\t{$src, $dst|$dst, $src}",
2334                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2335
2336 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2337                       "movd\t{$src, $dst|$dst, $src}",
2338                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2339
2340 // SSE2 instructions with XS prefix
2341 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2342                     "movq\t{$src, $dst|$dst, $src}",
2343                     [(set VR128:$dst,
2344                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2345                   Requires<[HasSSE2]>;
2346 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2347                       "movq\t{$src, $dst|$dst, $src}",
2348                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2349                                     (iPTR 0))), addr:$dst)]>;
2350
2351 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2352           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2353
2354 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2355                        "movd\t{$src, $dst|$dst, $src}",
2356                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2357                                         (iPTR 0)))]>;
2358 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2359                        "movd\t{$src, $dst|$dst, $src}",
2360                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2361                                      (iPTR 0))), addr:$dst)]>;
2362
2363 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2364                       "movd\t{$src, $dst|$dst, $src}",
2365                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2366 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2367                       "movd\t{$src, $dst|$dst, $src}",
2368                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2369
2370 // Store / copy lower 64-bits of a XMM register.
2371 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2372                      "movq\t{$src, $dst|$dst, $src}",
2373                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2374
2375 // movd / movq to XMM register zero-extends
2376 let AddedComplexity = 15 in {
2377 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2378                        "movd\t{$src, $dst|$dst, $src}",
2379                        [(set VR128:$dst, (v4i32 (X86vzmovl
2380                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2381 // This is X86-64 only.
2382 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2383                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2384                        [(set VR128:$dst, (v2i64 (X86vzmovl
2385                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2386 }
2387
2388 let AddedComplexity = 20 in {
2389 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2390                        "movd\t{$src, $dst|$dst, $src}",
2391                        [(set VR128:$dst,
2392                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2393                                                    (loadi32 addr:$src))))))]>;
2394
2395 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2396             (MOVZDI2PDIrm addr:$src)>;
2397 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2398             (MOVZDI2PDIrm addr:$src)>;
2399 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2400             (MOVZDI2PDIrm addr:$src)>;
2401
2402 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2403                      "movq\t{$src, $dst|$dst, $src}",
2404                      [(set VR128:$dst,
2405                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2406                                                  (loadi64 addr:$src))))))]>, XS,
2407                    Requires<[HasSSE2]>;
2408
2409 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2410             (MOVZQI2PQIrm addr:$src)>;
2411 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2412             (MOVZQI2PQIrm addr:$src)>;
2413 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2414 }
2415
2416 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2417 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2418 let AddedComplexity = 15 in
2419 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2420                         "movq\t{$src, $dst|$dst, $src}",
2421                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2422                       XS, Requires<[HasSSE2]>;
2423
2424 let AddedComplexity = 20 in {
2425 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2426                         "movq\t{$src, $dst|$dst, $src}",
2427                     [(set VR128:$dst, (v2i64 (X86vzmovl
2428                                              (loadv2i64 addr:$src))))]>,
2429                       XS, Requires<[HasSSE2]>;
2430
2431 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2432             (MOVZPQILo2PQIrm addr:$src)>;
2433 }
2434
2435 // Instructions for the disassembler
2436 // xr = XMM register
2437 // xm = mem64
2438
2439 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2440                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2441
2442 //===---------------------------------------------------------------------===//
2443 // SSE3 Instructions
2444 //===---------------------------------------------------------------------===//
2445
2446 // Move Instructions
2447 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2448                       "movshdup\t{$src, $dst|$dst, $src}",
2449                       [(set VR128:$dst, (v4f32 (movshdup
2450                                                 VR128:$src, (undef))))]>;
2451 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2452                       "movshdup\t{$src, $dst|$dst, $src}",
2453                       [(set VR128:$dst, (movshdup
2454                                          (memopv4f32 addr:$src), (undef)))]>;
2455
2456 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2457                       "movsldup\t{$src, $dst|$dst, $src}",
2458                       [(set VR128:$dst, (v4f32 (movsldup
2459                                                 VR128:$src, (undef))))]>;
2460 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2461                       "movsldup\t{$src, $dst|$dst, $src}",
2462                       [(set VR128:$dst, (movsldup
2463                                          (memopv4f32 addr:$src), (undef)))]>;
2464
2465 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2466                       "movddup\t{$src, $dst|$dst, $src}",
2467                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2468 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2469                       "movddup\t{$src, $dst|$dst, $src}",
2470                     [(set VR128:$dst,
2471                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2472                                       (undef))))]>;
2473
2474 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2475                    (undef)),
2476           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2477
2478 let AddedComplexity = 5 in {
2479 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2480           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2481 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2482           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2483 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2484           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2485 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2486           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2487 }
2488
2489 // Arithmetic
2490 let Constraints = "$src1 = $dst" in {
2491   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2492                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2493                         "addsubps\t{$src2, $dst|$dst, $src2}",
2494                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2495                                            VR128:$src2))]>;
2496   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2497                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2498                         "addsubps\t{$src2, $dst|$dst, $src2}",
2499                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2500                                            (memop addr:$src2)))]>;
2501   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2502                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2503                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2504                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2505                                           VR128:$src2))]>;
2506   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2507                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2508                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2509                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2510                                           (memop addr:$src2)))]>;
2511 }
2512
2513 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2514                    "lddqu\t{$src, $dst|$dst, $src}",
2515                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2516
2517 // Horizontal ops
2518 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2519   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2520          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2521          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2522 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2523   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2524          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2525          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2526 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2527   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2528         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2529         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2530 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2531   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2532         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2533       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2534
2535 let Constraints = "$src1 = $dst" in {
2536   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2537   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2538   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2539   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2540   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2541   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2542   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2543   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2544 }
2545
2546 // Thread synchronization
2547 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2548                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2549 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2550                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2551
2552 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2553 let AddedComplexity = 15 in
2554 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2555           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2556 let AddedComplexity = 20 in
2557 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2558           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2559
2560 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2561 let AddedComplexity = 15 in
2562   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2563             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2564 let AddedComplexity = 20 in
2565   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2566             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2567
2568 //===---------------------------------------------------------------------===//
2569 // SSSE3 Instructions
2570 //===---------------------------------------------------------------------===//
2571
2572 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2573 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2574                               Intrinsic IntId64, Intrinsic IntId128> {
2575   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2576                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2577                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2578
2579   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2580                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2581                    [(set VR64:$dst,
2582                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2583
2584   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2585                     (ins VR128:$src),
2586                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2587                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2588                     OpSize;
2589
2590   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2591                     (ins i128mem:$src),
2592                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2593                     [(set VR128:$dst,
2594                       (IntId128
2595                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2596 }
2597
2598 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2599 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2600                                Intrinsic IntId64, Intrinsic IntId128> {
2601   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2602                    (ins VR64:$src),
2603                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2604                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2605
2606   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2607                    (ins i64mem:$src),
2608                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2609                    [(set VR64:$dst,
2610                      (IntId64
2611                       (bitconvert (memopv4i16 addr:$src))))]>;
2612
2613   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2614                     (ins VR128:$src),
2615                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2616                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2617                     OpSize;
2618
2619   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2620                     (ins i128mem:$src),
2621                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2622                     [(set VR128:$dst,
2623                       (IntId128
2624                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2625 }
2626
2627 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2628 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2629                                Intrinsic IntId64, Intrinsic IntId128> {
2630   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2631                    (ins VR64:$src),
2632                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2633                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2634
2635   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2636                    (ins i64mem:$src),
2637                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2638                    [(set VR64:$dst,
2639                      (IntId64
2640                       (bitconvert (memopv2i32 addr:$src))))]>;
2641
2642   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2643                     (ins VR128:$src),
2644                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2645                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2646                     OpSize;
2647
2648   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2649                     (ins i128mem:$src),
2650                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2651                     [(set VR128:$dst,
2652                       (IntId128
2653                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2654 }
2655
2656 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2657                                        int_x86_ssse3_pabs_b,
2658                                        int_x86_ssse3_pabs_b_128>;
2659 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2660                                        int_x86_ssse3_pabs_w,
2661                                        int_x86_ssse3_pabs_w_128>;
2662 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2663                                        int_x86_ssse3_pabs_d,
2664                                        int_x86_ssse3_pabs_d_128>;
2665
2666 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2667 let Constraints = "$src1 = $dst" in {
2668   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2669                                  Intrinsic IntId64, Intrinsic IntId128,
2670                                  bit Commutable = 0> {
2671     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2672                      (ins VR64:$src1, VR64:$src2),
2673                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2674                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2675       let isCommutable = Commutable;
2676     }
2677     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2678                      (ins VR64:$src1, i64mem:$src2),
2679                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2680                      [(set VR64:$dst,
2681                        (IntId64 VR64:$src1,
2682                         (bitconvert (memopv8i8 addr:$src2))))]>;
2683
2684     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2685                       (ins VR128:$src1, VR128:$src2),
2686                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2687                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2688                       OpSize {
2689       let isCommutable = Commutable;
2690     }
2691     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2692                       (ins VR128:$src1, i128mem:$src2),
2693                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2694                       [(set VR128:$dst,
2695                         (IntId128 VR128:$src1,
2696                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2697   }
2698 }
2699
2700 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2701 let Constraints = "$src1 = $dst" in {
2702   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2703                                   Intrinsic IntId64, Intrinsic IntId128,
2704                                   bit Commutable = 0> {
2705     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2706                      (ins VR64:$src1, VR64:$src2),
2707                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2708                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2709       let isCommutable = Commutable;
2710     }
2711     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2712                      (ins VR64:$src1, i64mem:$src2),
2713                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2714                      [(set VR64:$dst,
2715                        (IntId64 VR64:$src1,
2716                         (bitconvert (memopv4i16 addr:$src2))))]>;
2717
2718     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2719                       (ins VR128:$src1, VR128:$src2),
2720                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2721                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2722                       OpSize {
2723       let isCommutable = Commutable;
2724     }
2725     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2726                       (ins VR128:$src1, i128mem:$src2),
2727                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2728                       [(set VR128:$dst,
2729                         (IntId128 VR128:$src1,
2730                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2731   }
2732 }
2733
2734 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2735 let Constraints = "$src1 = $dst" in {
2736   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2737                                   Intrinsic IntId64, Intrinsic IntId128,
2738                                   bit Commutable = 0> {
2739     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2740                      (ins VR64:$src1, VR64:$src2),
2741                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2742                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2743       let isCommutable = Commutable;
2744     }
2745     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2746                      (ins VR64:$src1, i64mem:$src2),
2747                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2748                      [(set VR64:$dst,
2749                        (IntId64 VR64:$src1,
2750                         (bitconvert (memopv2i32 addr:$src2))))]>;
2751
2752     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2753                       (ins VR128:$src1, VR128:$src2),
2754                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2755                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2756                       OpSize {
2757       let isCommutable = Commutable;
2758     }
2759     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2760                       (ins VR128:$src1, i128mem:$src2),
2761                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2762                       [(set VR128:$dst,
2763                         (IntId128 VR128:$src1,
2764                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2765   }
2766 }
2767
2768 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2769 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2770                                         int_x86_ssse3_phadd_w,
2771                                         int_x86_ssse3_phadd_w_128>;
2772 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2773                                         int_x86_ssse3_phadd_d,
2774                                         int_x86_ssse3_phadd_d_128>;
2775 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2776                                         int_x86_ssse3_phadd_sw,
2777                                         int_x86_ssse3_phadd_sw_128>;
2778 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2779                                         int_x86_ssse3_phsub_w,
2780                                         int_x86_ssse3_phsub_w_128>;
2781 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2782                                         int_x86_ssse3_phsub_d,
2783                                         int_x86_ssse3_phsub_d_128>;
2784 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2785                                         int_x86_ssse3_phsub_sw,
2786                                         int_x86_ssse3_phsub_sw_128>;
2787 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2788                                         int_x86_ssse3_pmadd_ub_sw,
2789                                         int_x86_ssse3_pmadd_ub_sw_128>;
2790 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2791                                         int_x86_ssse3_pmul_hr_sw,
2792                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2793
2794 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2795                                         int_x86_ssse3_pshuf_b,
2796                                         int_x86_ssse3_pshuf_b_128>;
2797 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2798                                         int_x86_ssse3_psign_b,
2799                                         int_x86_ssse3_psign_b_128>;
2800 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2801                                         int_x86_ssse3_psign_w,
2802                                         int_x86_ssse3_psign_w_128>;
2803 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2804                                         int_x86_ssse3_psign_d,
2805                                         int_x86_ssse3_psign_d_128>;
2806 }
2807
2808 // palignr patterns.
2809 let Constraints = "$src1 = $dst" in {
2810   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2811                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2812                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2813                            []>;
2814   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2815                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2816                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2817                            []>;
2818
2819   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2820                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2821                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2822                            []>, OpSize;
2823   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2824                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2825                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2826                            []>, OpSize;
2827 }
2828
2829 let AddedComplexity = 5 in {
2830
2831 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2832           (PALIGNR64rr VR64:$src2, VR64:$src1,
2833                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2834           Requires<[HasSSSE3]>;
2835 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2836           (PALIGNR64rr VR64:$src2, VR64:$src1,
2837                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2838           Requires<[HasSSSE3]>;
2839 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2840           (PALIGNR64rr VR64:$src2, VR64:$src1,
2841                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2842           Requires<[HasSSSE3]>;
2843 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2844           (PALIGNR64rr VR64:$src2, VR64:$src1,
2845                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2846           Requires<[HasSSSE3]>;
2847 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2848           (PALIGNR64rr VR64:$src2, VR64:$src1,
2849                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2850           Requires<[HasSSSE3]>;
2851
2852 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2853           (PALIGNR128rr VR128:$src2, VR128:$src1,
2854                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2855       Requires<[HasSSSE3]>;
2856 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2857           (PALIGNR128rr VR128:$src2, VR128:$src1,
2858                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2859       Requires<[HasSSSE3]>;
2860 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2861           (PALIGNR128rr VR128:$src2, VR128:$src1,
2862                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2863       Requires<[HasSSSE3]>;
2864 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2865           (PALIGNR128rr VR128:$src2, VR128:$src1,
2866                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2867       Requires<[HasSSSE3]>;
2868 }
2869
2870 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2871           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2872 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2873           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2874
2875 //===---------------------------------------------------------------------===//
2876 // Non-Instruction Patterns
2877 //===---------------------------------------------------------------------===//
2878
2879 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2880 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2881 // combine.
2882 // Since these loads aren't folded into the fextend, we have to match it
2883 // explicitly here.
2884 let Predicates = [HasSSE2] in
2885  def : Pat<(fextend (loadf32 addr:$src)),
2886            (CVTSS2SDrm addr:$src)>;
2887
2888 // bit_convert
2889 let Predicates = [HasSSE2] in {
2890   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2891   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2892   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2893   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2894   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2895   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2896   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2897   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2898   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2899   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2900   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2901   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2902   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2903   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2904   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2905   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2906   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2907   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2908   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2909   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2910   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2911   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2912   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2913   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2914   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2915   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2916   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2917   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2918   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2919   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2920 }
2921
2922 // Move scalar to XMM zero-extended
2923 // movd to XMM register zero-extends
2924 let AddedComplexity = 15 in {
2925 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2926 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2927           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
2928 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2929           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
2930 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2931           (MOVSSrr (v4f32 (V_SET0PS)),
2932                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
2933 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2934           (MOVSSrr (v4i32 (V_SET0PI)),
2935                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
2936 }
2937
2938 // Splat v2f64 / v2i64
2939 let AddedComplexity = 10 in {
2940 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2941           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2942 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2943           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2944 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2945           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2946 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2947           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2948 }
2949
2950 // Special unary SHUFPSrri case.
2951 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2952           (SHUFPSrri VR128:$src1, VR128:$src1,
2953                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
2954 let AddedComplexity = 5 in
2955 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2956           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2957       Requires<[HasSSE2]>;
2958 // Special unary SHUFPDrri case.
2959 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2960           (SHUFPDrri VR128:$src1, VR128:$src1,
2961                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2962       Requires<[HasSSE2]>;
2963 // Special unary SHUFPDrri case.
2964 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2965           (SHUFPDrri VR128:$src1, VR128:$src1,
2966                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2967       Requires<[HasSSE2]>;
2968 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2969 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2970           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2971       Requires<[HasSSE2]>;
2972
2973 // Special binary v4i32 shuffle cases with SHUFPS.
2974 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2975           (SHUFPSrri VR128:$src1, VR128:$src2,
2976                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2977            Requires<[HasSSE2]>;
2978 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2979           (SHUFPSrmi VR128:$src1, addr:$src2,
2980                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2981            Requires<[HasSSE2]>;
2982 // Special binary v2i64 shuffle cases using SHUFPDrri.
2983 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2984           (SHUFPDrri VR128:$src1, VR128:$src2,
2985                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2986           Requires<[HasSSE2]>;
2987
2988 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2989 let AddedComplexity = 15 in {
2990 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2991           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2992           Requires<[OptForSpeed, HasSSE2]>;
2993 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2994           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2995           Requires<[OptForSpeed, HasSSE2]>;
2996 }
2997 let AddedComplexity = 10 in {
2998 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2999           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3000 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3001           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3002 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3003           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3004 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3005           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3006 }
3007
3008 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3009 let AddedComplexity = 15 in {
3010 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3011           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3012           Requires<[OptForSpeed, HasSSE2]>;
3013 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3014           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3015           Requires<[OptForSpeed, HasSSE2]>;
3016 }
3017 let AddedComplexity = 10 in {
3018 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3019           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3020 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3021           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3022 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3023           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3024 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3025           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3026 }
3027
3028 let AddedComplexity = 20 in {
3029 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3030 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3031           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3032
3033 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3034 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3035           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3036
3037 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3038 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3039           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3040 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3041           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3042 }
3043
3044 let AddedComplexity = 20 in {
3045 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3046 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3047           (MOVLPSrm VR128:$src1, addr:$src2)>;
3048 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3049           (MOVLPDrm VR128:$src1, addr:$src2)>;
3050 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3051           (MOVLPSrm VR128:$src1, addr:$src2)>;
3052 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3053           (MOVLPDrm VR128:$src1, addr:$src2)>;
3054 }
3055
3056 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3057 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3058           (MOVLPSmr addr:$src1, VR128:$src2)>;
3059 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3060           (MOVLPDmr addr:$src1, VR128:$src2)>;
3061 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3062                  addr:$src1),
3063           (MOVLPSmr addr:$src1, VR128:$src2)>;
3064 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3065           (MOVLPDmr addr:$src1, VR128:$src2)>;
3066
3067 let AddedComplexity = 15 in {
3068 // Setting the lowest element in the vector.
3069 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3070           (MOVSSrr (v4i32 VR128:$src1),
3071                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3072 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3073           (MOVSDrr (v2i64 VR128:$src1),
3074                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3075
3076 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3077 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3078           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3079       Requires<[HasSSE2]>;
3080 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3081           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3082       Requires<[HasSSE2]>;
3083 }
3084
3085 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3086 // fall back to this for SSE1)
3087 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3088           (SHUFPSrri VR128:$src2, VR128:$src1,
3089                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3090
3091 // Set lowest element and zero upper elements.
3092 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3093           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3094
3095 // Some special case pandn patterns.
3096 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3097                   VR128:$src2)),
3098           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3099 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3100                   VR128:$src2)),
3101           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3102 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3103                   VR128:$src2)),
3104           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3105
3106 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3107                   (memop addr:$src2))),
3108           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3109 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3110                   (memop addr:$src2))),
3111           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3112 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3113                   (memop addr:$src2))),
3114           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3115
3116 // vector -> vector casts
3117 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3118           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3119 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3120           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3121 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3122           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3123 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3124           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3125
3126 // Use movaps / movups for SSE integer load / store (one byte shorter).
3127 def : Pat<(alignedloadv4i32 addr:$src),
3128           (MOVAPSrm addr:$src)>;
3129 def : Pat<(loadv4i32 addr:$src),
3130           (MOVUPSrm addr:$src)>;
3131 def : Pat<(alignedloadv2i64 addr:$src),
3132           (MOVAPSrm addr:$src)>;
3133 def : Pat<(loadv2i64 addr:$src),
3134           (MOVUPSrm addr:$src)>;
3135
3136 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3137           (MOVAPSmr addr:$dst, VR128:$src)>;
3138 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3139           (MOVAPSmr addr:$dst, VR128:$src)>;
3140 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3141           (MOVAPSmr addr:$dst, VR128:$src)>;
3142 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3143           (MOVAPSmr addr:$dst, VR128:$src)>;
3144 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3145           (MOVUPSmr addr:$dst, VR128:$src)>;
3146 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3147           (MOVUPSmr addr:$dst, VR128:$src)>;
3148 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3149           (MOVUPSmr addr:$dst, VR128:$src)>;
3150 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3151           (MOVUPSmr addr:$dst, VR128:$src)>;
3152
3153 //===----------------------------------------------------------------------===//
3154 // SSE4.1 Instructions
3155 //===----------------------------------------------------------------------===//
3156
3157 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3158                             string OpcodeStr,
3159                             Intrinsic V4F32Int,
3160                             Intrinsic V2F64Int> {
3161   // Intrinsic operation, reg.
3162   // Vector intrinsic operation, reg
3163   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3164                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3165                     !strconcat(OpcodeStr,
3166                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3167                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3168                     OpSize;
3169
3170   // Vector intrinsic operation, mem
3171   def PSm_Int : Ii8<opcps, MRMSrcMem,
3172                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3173                     !strconcat(OpcodeStr,
3174                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3175                     [(set VR128:$dst,
3176                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3177                     TA, OpSize,
3178                 Requires<[HasSSE41]>;
3179
3180   // Vector intrinsic operation, reg
3181   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3182                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3183                     !strconcat(OpcodeStr,
3184                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3185                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3186                     OpSize;
3187
3188   // Vector intrinsic operation, mem
3189   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3190                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3191                     !strconcat(OpcodeStr,
3192                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3193                     [(set VR128:$dst,
3194                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3195                     OpSize;
3196 }
3197
3198 let Constraints = "$src1 = $dst" in {
3199 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3200                             string OpcodeStr,
3201                             Intrinsic F32Int,
3202                             Intrinsic F64Int> {
3203   // Intrinsic operation, reg.
3204   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3205                     (outs VR128:$dst),
3206                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3207                     !strconcat(OpcodeStr,
3208                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3209                     [(set VR128:$dst,
3210                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3211                     OpSize;
3212
3213   // Intrinsic operation, mem.
3214   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3215                     (outs VR128:$dst),
3216                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3217                     !strconcat(OpcodeStr,
3218                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3219                     [(set VR128:$dst,
3220                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3221                     OpSize;
3222
3223   // Intrinsic operation, reg.
3224   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3225                     (outs VR128:$dst),
3226                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3227                     !strconcat(OpcodeStr,
3228                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3229                     [(set VR128:$dst,
3230                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3231                     OpSize;
3232
3233   // Intrinsic operation, mem.
3234   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3235                     (outs VR128:$dst),
3236                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3237                     !strconcat(OpcodeStr,
3238                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3239                     [(set VR128:$dst,
3240                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3241                     OpSize;
3242 }
3243 }
3244
3245 // FP round - roundss, roundps, roundsd, roundpd
3246 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3247                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3248 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3249                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3250
3251 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3252 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3253                                  Intrinsic IntId128> {
3254   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3255                     (ins VR128:$src),
3256                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3257                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3258   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3259                      (ins i128mem:$src),
3260                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3261                      [(set VR128:$dst,
3262                        (IntId128
3263                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3264 }
3265
3266 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3267                                          int_x86_sse41_phminposuw>;
3268
3269 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3270 let Constraints = "$src1 = $dst" in {
3271   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3272                                 Intrinsic IntId128, bit Commutable = 0> {
3273     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3274                    (ins VR128:$src1, VR128:$src2),
3275                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3276                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3277                    OpSize {
3278       let isCommutable = Commutable;
3279     }
3280     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3281                    (ins VR128:$src1, i128mem:$src2),
3282                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3283                    [(set VR128:$dst,
3284                      (IntId128 VR128:$src1,
3285                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3286   }
3287 }
3288
3289 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3290                                        int_x86_sse41_pcmpeqq, 1>;
3291 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3292                                        int_x86_sse41_packusdw, 0>;
3293 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3294                                        int_x86_sse41_pminsb, 1>;
3295 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3296                                        int_x86_sse41_pminsd, 1>;
3297 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3298                                        int_x86_sse41_pminud, 1>;
3299 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3300                                        int_x86_sse41_pminuw, 1>;
3301 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3302                                        int_x86_sse41_pmaxsb, 1>;
3303 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3304                                        int_x86_sse41_pmaxsd, 1>;
3305 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3306                                        int_x86_sse41_pmaxud, 1>;
3307 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3308                                        int_x86_sse41_pmaxuw, 1>;
3309
3310 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3311
3312 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3313           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3314 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3315           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3316
3317 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3318 let Constraints = "$src1 = $dst" in {
3319   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3320                                 SDNode OpNode, Intrinsic IntId128,
3321                                 bit Commutable = 0> {
3322     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3323                    (ins VR128:$src1, VR128:$src2),
3324                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3325                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3326                                                    VR128:$src2))]>, OpSize {
3327       let isCommutable = Commutable;
3328     }
3329     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3330                       (ins VR128:$src1, VR128:$src2),
3331                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3332                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3333                       OpSize {
3334       let isCommutable = Commutable;
3335     }
3336     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3337                    (ins VR128:$src1, i128mem:$src2),
3338                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3339                    [(set VR128:$dst,
3340                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3341     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3342                        (ins VR128:$src1, i128mem:$src2),
3343                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3344                        [(set VR128:$dst,
3345                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3346                        OpSize;
3347   }
3348 }
3349
3350 /// SS48I_binop_rm - Simple SSE41 binary operator.
3351 let Constraints = "$src1 = $dst" in {
3352 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3353                         ValueType OpVT, bit Commutable = 0> {
3354   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3355                                  (ins VR128:$src1, VR128:$src2),
3356                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3357                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3358                OpSize {
3359     let isCommutable = Commutable;
3360   }
3361   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3362                                  (ins VR128:$src1, i128mem:$src2),
3363                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3364                [(set VR128:$dst, (OpNode VR128:$src1,
3365                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3366                OpSize;
3367 }
3368 }
3369
3370 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3371
3372 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3373 let Constraints = "$src1 = $dst" in {
3374   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3375                                  Intrinsic IntId128, bit Commutable = 0> {
3376     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3377                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3378                     !strconcat(OpcodeStr,
3379                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3380                     [(set VR128:$dst,
3381                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3382                     OpSize {
3383       let isCommutable = Commutable;
3384     }
3385     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3386                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3387                     !strconcat(OpcodeStr,
3388                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3389                     [(set VR128:$dst,
3390                       (IntId128 VR128:$src1,
3391                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3392                     OpSize;
3393   }
3394 }
3395
3396 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3397                                         int_x86_sse41_blendps, 0>;
3398 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3399                                         int_x86_sse41_blendpd, 0>;
3400 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3401                                         int_x86_sse41_pblendw, 0>;
3402 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3403                                         int_x86_sse41_dpps, 1>;
3404 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3405                                         int_x86_sse41_dppd, 1>;
3406 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3407                                         int_x86_sse41_mpsadbw, 0>;
3408
3409
3410 /// SS41I_ternary_int - SSE 4.1 ternary operator
3411 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3412   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3413     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3414                     (ins VR128:$src1, VR128:$src2),
3415                     !strconcat(OpcodeStr,
3416                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3417                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3418                     OpSize;
3419
3420     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3421                     (ins VR128:$src1, i128mem:$src2),
3422                     !strconcat(OpcodeStr,
3423                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3424                     [(set VR128:$dst,
3425                       (IntId VR128:$src1,
3426                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3427   }
3428 }
3429
3430 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3431 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3432 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3433
3434
3435 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3436   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3437                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3438                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3439
3440   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3441                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3442        [(set VR128:$dst,
3443          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3444        OpSize;
3445 }
3446
3447 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3448 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3449 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3450 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3451 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3452 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3453
3454 // Common patterns involving scalar load.
3455 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3456           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3457 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3458           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3459
3460 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3461           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3462 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3463           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3464
3465 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3466           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3467 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3468           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3469
3470 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3471           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3472 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3473           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3474
3475 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3476           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3477 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3478           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3479
3480 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3481           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3482 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3483           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3484
3485
3486 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3487   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3488                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3489                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3490
3491   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3492                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3493        [(set VR128:$dst,
3494          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3495           OpSize;
3496 }
3497
3498 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3499 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3500 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3501 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3502
3503 // Common patterns involving scalar load
3504 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3505           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3506 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3507           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3508
3509 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3510           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3511 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3512           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3513
3514
3515 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3516   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3517                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3518                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3519
3520   // Expecting a i16 load any extended to i32 value.
3521   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3522                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3523                  [(set VR128:$dst, (IntId (bitconvert
3524                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3525                  OpSize;
3526 }
3527
3528 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3529 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3530
3531 // Common patterns involving scalar load
3532 def : Pat<(int_x86_sse41_pmovsxbq
3533             (bitconvert (v4i32 (X86vzmovl
3534                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3535           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3536
3537 def : Pat<(int_x86_sse41_pmovzxbq
3538             (bitconvert (v4i32 (X86vzmovl
3539                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3540           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3541
3542
3543 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3544 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3545   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3546                  (ins VR128:$src1, i32i8imm:$src2),
3547                  !strconcat(OpcodeStr,
3548                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3549                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3550                  OpSize;
3551   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3552                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3553                  !strconcat(OpcodeStr,
3554                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3555                  []>, OpSize;
3556 // FIXME:
3557 // There's an AssertZext in the way of writing the store pattern
3558 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3559 }
3560
3561 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3562
3563
3564 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3565 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3566   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3567                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3568                  !strconcat(OpcodeStr,
3569                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3570                  []>, OpSize;
3571 // FIXME:
3572 // There's an AssertZext in the way of writing the store pattern
3573 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3574 }
3575
3576 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3577
3578
3579 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3580 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3581   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3582                  (ins VR128:$src1, i32i8imm:$src2),
3583                  !strconcat(OpcodeStr,
3584                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3585                  [(set GR32:$dst,
3586                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3587   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3588                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3589                  !strconcat(OpcodeStr,
3590                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3591                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3592                           addr:$dst)]>, OpSize;
3593 }
3594
3595 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3596
3597
3598 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3599 /// destination
3600 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3601   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3602                  (ins VR128:$src1, i32i8imm:$src2),
3603                  !strconcat(OpcodeStr,
3604                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3605                  [(set GR32:$dst,
3606                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3607            OpSize;
3608   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3609                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3610                  !strconcat(OpcodeStr,
3611                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3612                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3613                           addr:$dst)]>, OpSize;
3614 }
3615
3616 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3617
3618 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3619 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3620                                               imm:$src2))),
3621                  addr:$dst),
3622           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3623          Requires<[HasSSE41]>;
3624
3625 let Constraints = "$src1 = $dst" in {
3626   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3627     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3628                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3629                    !strconcat(OpcodeStr,
3630                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3631                    [(set VR128:$dst,
3632                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3633     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3634                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3635                    !strconcat(OpcodeStr,
3636                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3637                    [(set VR128:$dst,
3638                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3639                                 imm:$src3))]>, OpSize;
3640   }
3641 }
3642
3643 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3644
3645 let Constraints = "$src1 = $dst" in {
3646   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3647     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3648                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3649                    !strconcat(OpcodeStr,
3650                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3651                    [(set VR128:$dst,
3652                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3653                    OpSize;
3654     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3655                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3656                    !strconcat(OpcodeStr,
3657                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3658                    [(set VR128:$dst,
3659                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3660                                        imm:$src3)))]>, OpSize;
3661   }
3662 }
3663
3664 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3665
3666 // insertps has a few different modes, there's the first two here below which
3667 // are optimized inserts that won't zero arbitrary elements in the destination
3668 // vector. The next one matches the intrinsic and could zero arbitrary elements
3669 // in the target vector.
3670 let Constraints = "$src1 = $dst" in {
3671   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3672     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3673                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3674                    !strconcat(OpcodeStr,
3675                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3676                    [(set VR128:$dst,
3677                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3678       OpSize;
3679     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3680                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3681                    !strconcat(OpcodeStr,
3682                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3683                    [(set VR128:$dst,
3684                      (X86insrtps VR128:$src1,
3685                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3686                                  imm:$src3))]>, OpSize;
3687   }
3688 }
3689
3690 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3691
3692 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3693           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3694
3695 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3696 // the intel intrinsic that corresponds to this.
3697 let Defs = [EFLAGS] in {
3698 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3699                     "ptest \t{$src2, $src1|$src1, $src2}",
3700                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3701               OpSize;
3702 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3703                     "ptest \t{$src2, $src1|$src1, $src2}",
3704                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3705               OpSize;
3706 }
3707
3708 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3709                        "movntdqa\t{$src, $dst|$dst, $src}",
3710                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3711                        OpSize;
3712
3713
3714 //===----------------------------------------------------------------------===//
3715 // SSE4.2 Instructions
3716 //===----------------------------------------------------------------------===//
3717
3718 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3719 let Constraints = "$src1 = $dst" in {
3720   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3721                                 Intrinsic IntId128, bit Commutable = 0> {
3722     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3723                    (ins VR128:$src1, VR128:$src2),
3724                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3725                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3726                    OpSize {
3727       let isCommutable = Commutable;
3728     }
3729     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3730                    (ins VR128:$src1, i128mem:$src2),
3731                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3732                    [(set VR128:$dst,
3733                      (IntId128 VR128:$src1,
3734                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3735   }
3736 }
3737
3738 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3739
3740 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3741           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3742 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3743           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3744
3745 // crc intrinsic instruction
3746 // This set of instructions are only rm, the only difference is the size
3747 // of r and m.
3748 let Constraints = "$src1 = $dst" in {
3749   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3750                       (ins GR32:$src1, i8mem:$src2),
3751                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3752                        [(set GR32:$dst,
3753                          (int_x86_sse42_crc32_8 GR32:$src1,
3754                          (load addr:$src2)))]>;
3755   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3756                       (ins GR32:$src1, GR8:$src2),
3757                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3758                        [(set GR32:$dst,
3759                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3760   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3761                       (ins GR32:$src1, i16mem:$src2),
3762                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3763                        [(set GR32:$dst,
3764                          (int_x86_sse42_crc32_16 GR32:$src1,
3765                          (load addr:$src2)))]>,
3766                          OpSize;
3767   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3768                       (ins GR32:$src1, GR16:$src2),
3769                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3770                        [(set GR32:$dst,
3771                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3772                          OpSize;
3773   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3774                       (ins GR32:$src1, i32mem:$src2),
3775                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3776                        [(set GR32:$dst,
3777                          (int_x86_sse42_crc32_32 GR32:$src1,
3778                          (load addr:$src2)))]>;
3779   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3780                       (ins GR32:$src1, GR32:$src2),
3781                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3782                        [(set GR32:$dst,
3783                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3784   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3785                       (ins GR64:$src1, i8mem:$src2),
3786                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3787                        [(set GR64:$dst,
3788                          (int_x86_sse42_crc64_8 GR64:$src1,
3789                          (load addr:$src2)))]>,
3790                          REX_W;
3791   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3792                       (ins GR64:$src1, GR8:$src2),
3793                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3794                        [(set GR64:$dst,
3795                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3796                          REX_W;
3797   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3798                       (ins GR64:$src1, i64mem:$src2),
3799                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3800                        [(set GR64:$dst,
3801                          (int_x86_sse42_crc64_64 GR64:$src1,
3802                          (load addr:$src2)))]>,
3803                          REX_W;
3804   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3805                       (ins GR64:$src1, GR64:$src2),
3806                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3807                        [(set GR64:$dst,
3808                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3809                          REX_W;
3810 }
3811
3812 // String/text processing instructions.
3813 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3814 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3815   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3816   "#PCMPISTRM128rr PSEUDO!",
3817   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3818                                                 imm:$src3))]>, OpSize;
3819 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3820   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3821   "#PCMPISTRM128rm PSEUDO!",
3822   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3823                                                 imm:$src3))]>, OpSize;
3824 }
3825
3826 let Defs = [XMM0, EFLAGS] in {
3827 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3828   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3829    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3830 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3831   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3832   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3833 }
3834
3835 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3836 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3837   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3838   "#PCMPESTRM128rr PSEUDO!",
3839   [(set VR128:$dst,
3840         (int_x86_sse42_pcmpestrm128
3841          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3842
3843 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3844   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3845   "#PCMPESTRM128rm PSEUDO!",
3846   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3847                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3848   OpSize;
3849 }
3850
3851 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3852 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3853   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3854   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3855 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3856   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3857   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3858 }
3859
3860 let Defs = [ECX, EFLAGS] in {
3861   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3862     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3863       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3864       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3865       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3866        (implicit EFLAGS)]>, OpSize;
3867     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3868       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3869       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3870       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3871        (implicit EFLAGS)]>, OpSize;
3872   }
3873 }
3874
3875 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3876 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3877 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3878 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3879 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3880 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3881
3882 let Defs = [ECX, EFLAGS] in {
3883 let Uses = [EAX, EDX] in {
3884   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3885     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3886       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3887       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3888       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3889        (implicit EFLAGS)]>, OpSize;
3890     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3891       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3892        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3893        [(set ECX,
3894              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3895         (implicit EFLAGS)]>, OpSize;
3896   }
3897 }
3898 }
3899
3900 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3901 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3902 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3903 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3904 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3905 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
3906
3907 //===----------------------------------------------------------------------===//
3908 // AES-NI Instructions
3909 //===----------------------------------------------------------------------===//
3910
3911 let Constraints = "$src1 = $dst" in {
3912   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
3913                                 Intrinsic IntId128, bit Commutable = 0> {
3914     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
3915                    (ins VR128:$src1, VR128:$src2),
3916                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3917                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3918                    OpSize {
3919       let isCommutable = Commutable;
3920     }
3921     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
3922                    (ins VR128:$src1, i128mem:$src2),
3923                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3924                    [(set VR128:$dst,
3925                      (IntId128 VR128:$src1,
3926                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3927   }
3928 }
3929
3930 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
3931                        int_x86_aesni_aesenc>;
3932 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
3933                        int_x86_aesni_aesenclast>;
3934 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
3935                        int_x86_aesni_aesdec>;
3936 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
3937                        int_x86_aesni_aesdeclast>;
3938
3939 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
3940           (AESENCrr VR128:$src1, VR128:$src2)>;
3941 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
3942           (AESENCrm VR128:$src1, addr:$src2)>;
3943 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
3944           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3945 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
3946           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3947 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
3948           (AESDECrr VR128:$src1, VR128:$src2)>;
3949 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
3950           (AESDECrm VR128:$src1, addr:$src2)>;
3951 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
3952           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3953 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
3954           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3955
3956 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
3957   (ins VR128:$src1),
3958   "aesimc\t{$src1, $dst|$dst, $src1}",
3959   [(set VR128:$dst,
3960     (int_x86_aesni_aesimc VR128:$src1))]>,
3961   OpSize;
3962
3963 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
3964   (ins i128mem:$src1),
3965   "aesimc\t{$src1, $dst|$dst, $src1}",
3966   [(set VR128:$dst,
3967     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
3968   OpSize;
3969
3970 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
3971   (ins VR128:$src1, i8imm:$src2),
3972   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3973   [(set VR128:$dst,
3974     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
3975   OpSize;
3976 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
3977   (ins i128mem:$src1, i8imm:$src2),
3978   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3979   [(set VR128:$dst,
3980     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
3981                                     imm:$src2))]>,
3982   OpSize;