lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the Evan Cheng and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86loadp   : SDNode<"X86ISD::LOAD_PACK", SDTLoad, [SDNPHasChain]>;
  25 def X86loadu   : SDNode<"X86ISD::LOAD_UA",   SDTLoad, [SDNPHasChain]>;
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest,
  36                         [SDNPHasChain, SDNPOutFlag]>;
  37 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest,
  38                         [SDNPHasChain, SDNPOutFlag]>;
  39 def X86s2vec   : SDNode<"X86ISD::S2VEC",  SDTypeProfile<1, 1, []>, []>;
  40 def X86pextrw  : SDNode<"X86ISD::PEXTRW", SDTypeProfile<1, 2, []>, []>;
  41 def X86pinsrw  : SDNode<"X86ISD::PINSRW", SDTypeProfile<1, 3, []>, []>;
  42
  43 //===----------------------------------------------------------------------===//
  44 // SSE Complex Patterns
  45 //===----------------------------------------------------------------------===//
  46
  47 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  48 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  49 // forms.
  50 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  51                                   [SDNPHasChain]>;
  52 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  53                                   [SDNPHasChain]>;
  54
  55 def ssmem : Operand<v4f32> {
  56   let PrintMethod = "printf32mem";
  57   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  58 }
  59 def sdmem : Operand<v2f64> {
  60   let PrintMethod = "printf64mem";
  61   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  62 }
  63
  64 //===----------------------------------------------------------------------===//
  65 // SSE pattern fragments
  66 //===----------------------------------------------------------------------===//
  67
  68 def X86loadpf32  : PatFrag<(ops node:$ptr), (f32   (X86loadp node:$ptr))>;
  69 def X86loadpf64  : PatFrag<(ops node:$ptr), (f64   (X86loadp node:$ptr))>;
  70
  71 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  72 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  73 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  74
  75 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
  76 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
  77 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
  78 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
  79 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
  80 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
  81
  82 def fp32imm0 : PatLeaf<(f32 fpimm), [{
  83   return N->isExactlyValue(+0.0);
  84 }]>;
  85
  86 def PSxLDQ_imm  : SDNodeXForm<imm, [{
  87   // Transformation function: imm >> 3
  88   return getI32Imm(N->getValue() >> 3);
  89 }]>;
  90
  91 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
  92 // SHUFP* etc. imm.
  93 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
  94   return getI8Imm(X86::getShuffleSHUFImmediate(N));
  95 }]>;
  96
  97 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
  98 // PSHUFHW imm.
  99 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 100   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 101 }]>;
 102
 103 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 104 // PSHUFLW imm.
 105 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 106   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 107 }]>;
 108
 109 def SSE_splat_mask : PatLeaf<(build_vector), [{
 110   return X86::isSplatMask(N);
 111 }], SHUFFLE_get_shuf_imm>;
 112
 113 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 114   return X86::isSplatLoMask(N);
 115 }]>;
 116
 117 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 118   return X86::isMOVHLPSMask(N);
 119 }]>;
 120
 121 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 122   return X86::isMOVHLPS_v_undef_Mask(N);
 123 }]>;
 124
 125 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 126   return X86::isMOVHPMask(N);
 127 }]>;
 128
 129 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 130   return X86::isMOVLPMask(N);
 131 }]>;
 132
 133 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 134   return X86::isMOVLMask(N);
 135 }]>;
 136
 137 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 138   return X86::isMOVSHDUPMask(N);
 139 }]>;
 140
 141 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 142   return X86::isMOVSLDUPMask(N);
 143 }]>;
 144
 145 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 146   return X86::isUNPCKLMask(N);
 147 }]>;
 148
 149 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 150   return X86::isUNPCKHMask(N);
 151 }]>;
 152
 153 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 154   return X86::isUNPCKL_v_undef_Mask(N);
 155 }]>;
 156
 157 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 158   return X86::isPSHUFDMask(N);
 159 }], SHUFFLE_get_shuf_imm>;
 160
 161 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 162   return X86::isPSHUFHWMask(N);
 163 }], SHUFFLE_get_pshufhw_imm>;
 164
 165 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 166   return X86::isPSHUFLWMask(N);
 167 }], SHUFFLE_get_pshuflw_imm>;
 168
 169 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 170   return X86::isPSHUFDMask(N);
 171 }], SHUFFLE_get_shuf_imm>;
 172
 173 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 174   return X86::isSHUFPMask(N);
 175 }], SHUFFLE_get_shuf_imm>;
 176
 177 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 178   return X86::isSHUFPMask(N);
 179 }], SHUFFLE_get_shuf_imm>;
 180
 181 //===----------------------------------------------------------------------===//
 182 // SSE scalar FP Instructions
 183 //===----------------------------------------------------------------------===//
 184
 185 // Instruction templates
 186 // SSI   - SSE1 instructions with XS prefix.
 187 // SDI   - SSE2 instructions with XD prefix.
 188 // PSI   - SSE1 instructions with TB prefix.
 189 // PDI   - SSE2 instructions with TB and OpSize prefixes.
 190 // PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 191 // PDIi8 - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 192 // S3I   - SSE3 instructions with TB and OpSize prefixes.
 193 // S3SI  - SSE3 instructions with XS prefix.
 194 // S3DI  - SSE3 instructions with XD prefix.
 195 // SS38I - SSSE3 instructions with T8 and OpSize prefixes.
 196 // SS3AI - SSSE3 instructions with TA and OpSize prefixes.
 197 class SSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 198       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE1]>;
 199 class SDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 200       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE2]>;
 201 class PSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 202       : I<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 203 class PDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 204       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 205 class PSIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 206       : Ii8<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 207 class PDIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 208       : Ii8<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 209
 210 class S3SI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 211       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE3]>;
 212 class S3DI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 213       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE3]>;
 214 class S3I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 215       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE3]>;
 216
 217 class SS38I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 218       : I<o, F, ops, asm, pattern>, T8, OpSize, Requires<[HasSSSE3]>;
 219 class SS3AI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 220       : I<o, F, ops, asm, pattern>, TA, OpSize, Requires<[HasSSSE3]>;
 221
 222 //===----------------------------------------------------------------------===//
 223 // Helpers for defining instructions that directly correspond to intrinsics.
 224
 225 multiclass SS_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 226   def r : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 227               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 228               [(set VR128:$dst, (v4f32 (IntId VR128:$src)))]>;
 229   def m : SSI<o, MRMSrcMem, (ops VR128:$dst, ssmem:$src),
 230               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 231               [(set VR128:$dst, (v4f32 (IntId sse_load_f32:$src)))]>;
 232 }
 233
 234 multiclass SD_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 235   def r : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 236               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 237               [(set VR128:$dst, (v2f64 (IntId VR128:$src)))]>;
 238   def m : SDI<o, MRMSrcMem, (ops VR128:$dst, sdmem:$src),
 239               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 240               [(set VR128:$dst, (v2f64 (IntId sse_load_f64:$src)))]>;
 241 }
 242
 243 class PS_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 244   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 245         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 246         [(set VR128:$dst, (IntId VR128:$src))]>;
 247 class PS_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 248   : PSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 249         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 250         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 251 class PD_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 252   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 253         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 254         [(set VR128:$dst, (IntId VR128:$src))]>;
 255 class PD_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 256   : PDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 257         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 258         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 259
 260 class PS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 261   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 262         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 263         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 264 class PS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 265   : PSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 266         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 267         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 268 class PD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 269   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 270         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 271         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 272 class PD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 273   : PDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 274         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 275         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 276
 277 // Some 'special' instructions
 278 def IMPLICIT_DEF_FR32 : I<0, Pseudo, (ops FR32:$dst),
 279                          "#IMPLICIT_DEF $dst",
 280                          [(set FR32:$dst, (undef))]>, Requires<[HasSSE2]>;
 281 def IMPLICIT_DEF_FR64 : I<0, Pseudo, (ops FR64:$dst),
 282                          "#IMPLICIT_DEF $dst",
 283                          [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
 284
 285 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 286 // scheduler into a branch sequence.
 287 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 288   def CMOV_FR32 : I<0, Pseudo,
 289                     (ops FR32:$dst, FR32:$t, FR32:$f, i8imm:$cond),
 290                     "#CMOV_FR32 PSEUDO!",
 291                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond))]>;
 292   def CMOV_FR64 : I<0, Pseudo,
 293                     (ops FR64:$dst, FR64:$t, FR64:$f, i8imm:$cond),
 294                     "#CMOV_FR64 PSEUDO!",
 295                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond))]>;
 296   def CMOV_V4F32 : I<0, Pseudo,
 297                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 298                     "#CMOV_V4F32 PSEUDO!",
 299                     [(set VR128:$dst,
 300                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 301   def CMOV_V2F64 : I<0, Pseudo,
 302                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 303                     "#CMOV_V2F64 PSEUDO!",
 304                     [(set VR128:$dst,
 305                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 306   def CMOV_V2I64 : I<0, Pseudo,
 307                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 308                     "#CMOV_V2I64 PSEUDO!",
 309                     [(set VR128:$dst,
 310                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 311 }
 312
 313 // Move Instructions
 314 def MOVSSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 315                 "movss {$src, $dst|$dst, $src}", []>;
 316 def MOVSSrm : SSI<0x10, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 317                 "movss {$src, $dst|$dst, $src}",
 318                 [(set FR32:$dst, (loadf32 addr:$src))]>;
 319 def MOVSDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 320                 "movsd {$src, $dst|$dst, $src}", []>;
 321 def MOVSDrm : SDI<0x10, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 322                 "movsd {$src, $dst|$dst, $src}",
 323                 [(set FR64:$dst, (loadf64 addr:$src))]>;
 324
 325 def MOVSSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, FR32:$src),
 326                 "movss {$src, $dst|$dst, $src}",
 327                 [(store FR32:$src, addr:$dst)]>;
 328 def MOVSDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, FR64:$src),
 329                 "movsd {$src, $dst|$dst, $src}",
 330                 [(store FR64:$src, addr:$dst)]>;
 331
 332 /// scalar_sse12_fp_binop_rm - Scalar SSE binops come in four basic forms:
 333 ///  1. f32 vs f64 - These come in SSE1/SSE2 forms for float/doubles.
 334 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 335 ///
 336 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
 337 /// normal form, in that they take an entire vector (instead of a scalar) and
 338 /// leave the top elements undefined.  This adds another two variants of the
 339 /// above permutations, giving us 8 forms for 'instruction'.
 340 ///
 341 let isTwoAddress = 1 in {
 342 multiclass scalar_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 343                                     SDNode OpNode, Intrinsic F32Int,
 344                                     Intrinsic F64Int, bit Commutable = 0> {
 345   // Scalar operation, reg+reg.
 346   def SSrr : SSI<opc, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 347                !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 348                [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 349     let isCommutable = Commutable;
 350   }
 351   def SDrr : SDI<opc, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 352                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
 353                [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 354     let isCommutable = Commutable;
 355   }
 356   // Scalar operation, reg+mem.
 357   def SSrm : SSI<opc, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 358                  !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 359                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 360   def SDrm : SDI<opc, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 361                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
 362                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
 363
 364   // Vector intrinsic operation, reg+reg.
 365   def SSrr_Int : SSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 366                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 367                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 368     let isCommutable = Commutable;
 369   }
 370   def SDrr_Int : SDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 371                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
 372                [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
 373     let isCommutable = Commutable;
 374   }
 375   // Vector intrinsic operation, reg+mem.
 376   def SSrm_Int : SSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, ssmem:$src2),
 377                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 378                      [(set VR128:$dst, (F32Int VR128:$src1,
 379                                                sse_load_f32:$src2))]>;
 380   def SDrm_Int : SDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, sdmem:$src2),
 381                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
 382                      [(set VR128:$dst, (F64Int VR128:$src1,
 383                                                sse_load_f64:$src2))]>;
 384 }
 385 }
 386
 387 // Arithmetic instructions
 388
 389 defm ADD : scalar_sse12_fp_binop_rm<0x58, "add", fadd,
 390                                     int_x86_sse_add_ss, int_x86_sse2_add_sd, 1>;
 391 defm MUL : scalar_sse12_fp_binop_rm<0x59, "mul", fmul,
 392                                     int_x86_sse_mul_ss, int_x86_sse2_mul_sd, 1>;
 393 defm SUB : scalar_sse12_fp_binop_rm<0x5C, "sub", fsub,
 394                                     int_x86_sse_sub_ss, int_x86_sse2_sub_sd>;
 395 defm DIV : scalar_sse12_fp_binop_rm<0x5E, "div", fdiv,
 396                                     int_x86_sse_div_ss, int_x86_sse2_div_sd>;
 397
 398 defm MAX : scalar_sse12_fp_binop_rm<0x5F, "max", X86fmax,
 399                                     int_x86_sse_max_ss, int_x86_sse2_max_sd>;
 400 defm MIN : scalar_sse12_fp_binop_rm<0x5D, "min", X86fmin,
 401                                     int_x86_sse_min_ss, int_x86_sse2_min_sd>;
 402
 403
 404 def SQRTSSr : SSI<0x51, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 405                 "sqrtss {$src, $dst|$dst, $src}",
 406                 [(set FR32:$dst, (fsqrt FR32:$src))]>;
 407 def SQRTSSm : SSI<0x51, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 408                  "sqrtss {$src, $dst|$dst, $src}",
 409                  [(set FR32:$dst, (fsqrt (loadf32 addr:$src)))]>;
 410 def SQRTSDr : SDI<0x51, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 411                  "sqrtsd {$src, $dst|$dst, $src}",
 412                  [(set FR64:$dst, (fsqrt FR64:$src))]>;
 413 def SQRTSDm : SDI<0x51, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 414                  "sqrtsd {$src, $dst|$dst, $src}",
 415                  [(set FR64:$dst, (fsqrt (loadf64 addr:$src)))]>;
 416
 417 // Aliases to match intrinsics which expect XMM operand(s).
 418
 419 defm SQRTSS_Int  : SS_IntUnary<0x51, "sqrtss" , int_x86_sse_sqrt_ss>;
 420 defm SQRTSD_Int  : SD_IntUnary<0x51, "sqrtsd" , int_x86_sse2_sqrt_sd>;
 421 defm RSQRTSS_Int : SS_IntUnary<0x52, "rsqrtss", int_x86_sse_rsqrt_ss>;
 422 defm RCPSS_Int   : SS_IntUnary<0x53, "rcpss"  , int_x86_sse_rcp_ss>;
 423
 424 // Conversion instructions
 425 def CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, FR32:$src),
 426                     "cvttss2si {$src, $dst|$dst, $src}",
 427                     [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 428 def CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 429                     "cvttss2si {$src, $dst|$dst, $src}",
 430                     [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 431 def CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, FR64:$src),
 432                     "cvttsd2si {$src, $dst|$dst, $src}",
 433                     [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
 434 def CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f64mem:$src),
 435                     "cvttsd2si {$src, $dst|$dst, $src}",
 436                     [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
 437 def CVTSD2SSrr: SDI<0x5A, MRMSrcReg, (ops FR32:$dst, FR64:$src),
 438                    "cvtsd2ss {$src, $dst|$dst, $src}",
 439                    [(set FR32:$dst, (fround FR64:$src))]>;
 440 def CVTSD2SSrm: SDI<0x5A, MRMSrcMem, (ops FR32:$dst, f64mem:$src),
 441                    "cvtsd2ss {$src, $dst|$dst, $src}",
 442                    [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
 443 def CVTSI2SSrr: SSI<0x2A, MRMSrcReg, (ops FR32:$dst, GR32:$src),
 444                   "cvtsi2ss {$src, $dst|$dst, $src}",
 445                   [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 446 def CVTSI2SSrm: SSI<0x2A, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
 447                    "cvtsi2ss {$src, $dst|$dst, $src}",
 448                    [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 449 def CVTSI2SDrr: SDI<0x2A, MRMSrcReg, (ops FR64:$dst, GR32:$src),
 450                    "cvtsi2sd {$src, $dst|$dst, $src}",
 451                    [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
 452 def CVTSI2SDrm: SDI<0x2A, MRMSrcMem, (ops FR64:$dst, i32mem:$src),
 453                    "cvtsi2sd {$src, $dst|$dst, $src}",
 454                    [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 455
 456 // SSE2 instructions with XS prefix
 457 def CVTSS2SDrr: I<0x5A, MRMSrcReg, (ops FR64:$dst, FR32:$src),
 458                  "cvtss2sd {$src, $dst|$dst, $src}",
 459                  [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 460                 Requires<[HasSSE2]>;
 461 def CVTSS2SDrm: I<0x5A, MRMSrcMem, (ops FR64:$dst, f32mem:$src),
 462                  "cvtss2sd {$src, $dst|$dst, $src}",
 463                  [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 464                 Requires<[HasSSE2]>;
 465
 466 // Match intrinsics which expect XMM operand(s).
 467 def Int_CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 468                         "cvtss2si {$src, $dst|$dst, $src}",
 469                         [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 470 def Int_CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 471                         "cvtss2si {$src, $dst|$dst, $src}",
 472                         [(set GR32:$dst, (int_x86_sse_cvtss2si
 473                                           (load addr:$src)))]>;
 474 def Int_CVTSD2SIrr: SDI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 475                         "cvtsd2si {$src, $dst|$dst, $src}",
 476                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
 477 def Int_CVTSD2SIrm: SDI<0x2D, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 478                         "cvtsd2si {$src, $dst|$dst, $src}",
 479                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si
 480                                           (load addr:$src)))]>;
 481
 482 // Aliases for intrinsics
 483 def Int_CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 484                     "cvttss2si {$src, $dst|$dst, $src}",
 485                     [(set GR32:$dst, (int_x86_sse_cvttss2si VR128:$src))]>;
 486 def Int_CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 487                     "cvttss2si {$src, $dst|$dst, $src}",
 488                     [(set GR32:$dst, (int_x86_sse_cvttss2si(load addr:$src)))]>;
 489 def Int_CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 490                          "cvttsd2si {$src, $dst|$dst, $src}",
 491                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si VR128:$src))]>;
 492 def Int_CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 493                          "cvttsd2si {$src, $dst|$dst, $src}",
 494                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si
 495                                           (load addr:$src)))]>;
 496
 497 let isTwoAddress = 1 in {
 498 def Int_CVTSI2SSrr: SSI<0x2A, MRMSrcReg,
 499                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 500                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 501                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 502                                            GR32:$src2))]>;
 503 def Int_CVTSI2SSrm: SSI<0x2A, MRMSrcMem,
 504                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 505                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 506                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 507                                            (loadi32 addr:$src2)))]>;
 508 }
 509
 510 // Comparison instructions
 511 let isTwoAddress = 1 in {
 512 def CMPSSrr : SSI<0xC2, MRMSrcReg,
 513                 (ops FR32:$dst, FR32:$src1, FR32:$src, SSECC:$cc),
 514                 "cmp${cc}ss {$src, $dst|$dst, $src}",
 515                  []>;
 516 def CMPSSrm : SSI<0xC2, MRMSrcMem,
 517                 (ops FR32:$dst, FR32:$src1, f32mem:$src, SSECC:$cc),
 518                 "cmp${cc}ss {$src, $dst|$dst, $src}", []>;
 519 def CMPSDrr : SDI<0xC2, MRMSrcReg,
 520                 (ops FR64:$dst, FR64:$src1, FR64:$src, SSECC:$cc),
 521                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 522 def CMPSDrm : SDI<0xC2, MRMSrcMem,
 523                 (ops FR64:$dst, FR64:$src1, f64mem:$src, SSECC:$cc),
 524                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 525 }
 526
 527 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops FR32:$src1, FR32:$src2),
 528                  "ucomiss {$src2, $src1|$src1, $src2}",
 529                  [(X86cmp FR32:$src1, FR32:$src2)]>;
 530 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops FR32:$src1, f32mem:$src2),
 531                  "ucomiss {$src2, $src1|$src1, $src2}",
 532                  [(X86cmp FR32:$src1, (loadf32 addr:$src2))]>;
 533 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops FR64:$src1, FR64:$src2),
 534                  "ucomisd {$src2, $src1|$src1, $src2}",
 535                  [(X86cmp FR64:$src1, FR64:$src2)]>;
 536 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops FR64:$src1, f64mem:$src2),
 537                  "ucomisd {$src2, $src1|$src1, $src2}",
 538                  [(X86cmp FR64:$src1, (loadf64 addr:$src2))]>;
 539
 540 // Aliases to match intrinsics which expect XMM operand(s).
 541 let isTwoAddress = 1 in {
 542 def Int_CMPSSrr : SSI<0xC2, MRMSrcReg,
 543                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 544                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 545                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 546                                          VR128:$src, imm:$cc))]>;
 547 def Int_CMPSSrm : SSI<0xC2, MRMSrcMem,
 548                       (ops VR128:$dst, VR128:$src1, f32mem:$src, SSECC:$cc),
 549                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 550                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 551                                          (load addr:$src), imm:$cc))]>;
 552 def Int_CMPSDrr : SDI<0xC2, MRMSrcReg,
 553                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 554                       "cmp${cc}sd {$src, $dst|$dst, $src}",
 555                       [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
 556                                          VR128:$src, imm:$cc))]>;
 557 def Int_CMPSDrm : SDI<0xC2, MRMSrcMem,
 558                       (ops VR128:$dst, VR128:$src1, f64mem:$src, SSECC:$cc),
 559                       "cmp${cc}sd {$src, $dst|$dst, $src}",
 560                       [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
 561                                          (load addr:$src), imm:$cc))]>;
 562 }
 563
 564 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 565                        "ucomiss {$src2, $src1|$src1, $src2}",
 566                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2)]>;
 567 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 568                        "ucomiss {$src2, $src1|$src1, $src2}",
 569                       [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2))]>;
 570 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 571                        "ucomisd {$src2, $src1|$src1, $src2}",
 572                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 573 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 574                        "ucomisd {$src2, $src1|$src1, $src2}",
 575                       [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2))]>;
 576
 577 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 578                       "comiss {$src2, $src1|$src1, $src2}",
 579                       [(X86comi (v4f32 VR128:$src1), VR128:$src2)]>;
 580 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 581                       "comiss {$src2, $src1|$src1, $src2}",
 582                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2))]>;
 583 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 584                       "comisd {$src2, $src1|$src1, $src2}",
 585                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 586 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 587                       "comisd {$src2, $src1|$src1, $src2}",
 588                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2))]>;
 589
 590 // Aliases of packed instructions for scalar use. These all have names that
 591 // start with 'Fs'.
 592
 593 // Alias instructions that map fld0 to pxor for sse.
 594 def FsFLD0SS : I<0xEF, MRMInitReg, (ops FR32:$dst),
 595                  "pxor $dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 596                Requires<[HasSSE1]>, TB, OpSize;
 597 def FsFLD0SD : I<0xEF, MRMInitReg, (ops FR64:$dst),
 598                  "pxor $dst, $dst", [(set FR64:$dst, fp64imm0)]>,
 599                Requires<[HasSSE2]>, TB, OpSize;
 600
 601 // Alias instructions to do FR32 / FR64 reg-to-reg copy using movaps / movapd.
 602 // Upper bits are disregarded.
 603 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 604                    "movaps {$src, $dst|$dst, $src}", []>;
 605 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 606                    "movapd {$src, $dst|$dst, $src}", []>;
 607
 608 // Alias instructions to load FR32 / FR64 from f128mem using movaps / movapd.
 609 // Upper bits are disregarded.
 610 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (ops FR32:$dst, f128mem:$src),
 611                    "movaps {$src, $dst|$dst, $src}",
 612                    [(set FR32:$dst, (X86loadpf32 addr:$src))]>;
 613 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (ops FR64:$dst, f128mem:$src),
 614                   "movapd {$src, $dst|$dst, $src}",
 615                   [(set FR64:$dst, (X86loadpf64 addr:$src))]>;
 616
 617 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 618 let isTwoAddress = 1 in {
 619 let isCommutable = 1 in {
 620 def FsANDPSrr : PSI<0x54, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 621                   "andps {$src2, $dst|$dst, $src2}",
 622                   [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 623 def FsANDPDrr : PDI<0x54, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 624                   "andpd {$src2, $dst|$dst, $src2}",
 625                   [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
 626 def FsORPSrr  : PSI<0x56, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 627                   "orps {$src2, $dst|$dst, $src2}",
 628                   [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 629 def FsORPDrr  : PDI<0x56, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 630                   "orpd {$src2, $dst|$dst, $src2}",
 631                   [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
 632 def FsXORPSrr : PSI<0x57, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 633                   "xorps {$src2, $dst|$dst, $src2}",
 634                   [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 635 def FsXORPDrr : PDI<0x57, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 636                   "xorpd {$src2, $dst|$dst, $src2}",
 637                   [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
 638 }
 639 def FsANDPSrm : PSI<0x54, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 640                   "andps {$src2, $dst|$dst, $src2}",
 641                   [(set FR32:$dst, (X86fand FR32:$src1,
 642                                     (X86loadpf32 addr:$src2)))]>;
 643 def FsANDPDrm : PDI<0x54, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 644                   "andpd {$src2, $dst|$dst, $src2}",
 645                   [(set FR64:$dst, (X86fand FR64:$src1,
 646                                     (X86loadpf64 addr:$src2)))]>;
 647 def FsORPSrm  : PSI<0x56, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 648                   "orps {$src2, $dst|$dst, $src2}",
 649                   [(set FR32:$dst, (X86for FR32:$src1,
 650                                     (X86loadpf32 addr:$src2)))]>;
 651 def FsORPDrm  : PDI<0x56, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 652                   "orpd {$src2, $dst|$dst, $src2}",
 653                   [(set FR64:$dst, (X86for FR64:$src1,
 654                                     (X86loadpf64 addr:$src2)))]>;
 655 def FsXORPSrm : PSI<0x57, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 656                   "xorps {$src2, $dst|$dst, $src2}",
 657                   [(set FR32:$dst, (X86fxor FR32:$src1,
 658                                     (X86loadpf32 addr:$src2)))]>;
 659 def FsXORPDrm : PDI<0x57, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 660                   "xorpd {$src2, $dst|$dst, $src2}",
 661                   [(set FR64:$dst, (X86fxor FR64:$src1,
 662                                     (X86loadpf64 addr:$src2)))]>;
 663
 664 def FsANDNPSrr : PSI<0x55, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 665                    "andnps {$src2, $dst|$dst, $src2}", []>;
 666 def FsANDNPSrm : PSI<0x55, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 667                    "andnps {$src2, $dst|$dst, $src2}", []>;
 668 def FsANDNPDrr : PDI<0x55, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 669                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 670 def FsANDNPDrm : PDI<0x55, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 671                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 672 }
 673
 674 //===----------------------------------------------------------------------===//
 675 // SSE packed FP Instructions
 676 //===----------------------------------------------------------------------===//
 677
 678 // Some 'special' instructions
 679 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (ops VR128:$dst),
 680                            "#IMPLICIT_DEF $dst",
 681                            [(set VR128:$dst, (v4f32 (undef)))]>,
 682                          Requires<[HasSSE1]>;
 683
 684 // Move Instructions
 685 def MOVAPSrr : PSI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 686                    "movaps {$src, $dst|$dst, $src}", []>;
 687 def MOVAPSrm : PSI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 688                    "movaps {$src, $dst|$dst, $src}",
 689                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 690 def MOVAPDrr : PDI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 691                    "movapd {$src, $dst|$dst, $src}", []>;
 692 def MOVAPDrm : PDI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 693                    "movapd {$src, $dst|$dst, $src}",
 694                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
 695
 696 def MOVAPSmr : PSI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 697                    "movaps {$src, $dst|$dst, $src}",
 698                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 699 def MOVAPDmr : PDI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 700                    "movapd {$src, $dst|$dst, $src}",
 701                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 702
 703 def MOVUPSrr : PSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 704                    "movups {$src, $dst|$dst, $src}", []>;
 705 def MOVUPSrm : PSI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 706                    "movups {$src, $dst|$dst, $src}",
 707                    [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 708 def MOVUPSmr : PSI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 709                    "movups {$src, $dst|$dst, $src}",
 710                    [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 711 def MOVUPDrr : PDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 712                    "movupd {$src, $dst|$dst, $src}", []>;
 713 def MOVUPDrm : PDI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 714                    "movupd {$src, $dst|$dst, $src}",
 715                    [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 716 def MOVUPDmr : PDI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 717                    "movupd {$src, $dst|$dst, $src}",
 718                    [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 719
 720 let isTwoAddress = 1 in {
 721 let AddedComplexity = 20 in {
 722 def MOVLPSrm : PSI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 723                    "movlps {$src2, $dst|$dst, $src2}",
 724                    [(set VR128:$dst,
 725                      (v4f32 (vector_shuffle VR128:$src1,
 726                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 727                              MOVLP_shuffle_mask)))]>;
 728 def MOVLPDrm : PDI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 729                    "movlpd {$src2, $dst|$dst, $src2}",
 730                    [(set VR128:$dst,
 731                      (v2f64 (vector_shuffle VR128:$src1,
 732                              (scalar_to_vector (loadf64 addr:$src2)),
 733                              MOVLP_shuffle_mask)))]>;
 734 def MOVHPSrm : PSI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 735                    "movhps {$src2, $dst|$dst, $src2}",
 736                    [(set VR128:$dst,
 737                      (v4f32 (vector_shuffle VR128:$src1,
 738                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 739                              MOVHP_shuffle_mask)))]>;
 740 def MOVHPDrm : PDI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 741                    "movhpd {$src2, $dst|$dst, $src2}",
 742                    [(set VR128:$dst,
 743                      (v2f64 (vector_shuffle VR128:$src1,
 744                              (scalar_to_vector (loadf64 addr:$src2)),
 745                              MOVHP_shuffle_mask)))]>;
 746 } // AddedComplexity
 747 }
 748
 749 def MOVLPSmr : PSI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 750                    "movlps {$src, $dst|$dst, $src}",
 751                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 752                                  (iPTR 0))), addr:$dst)]>;
 753 def MOVLPDmr : PDI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 754                    "movlpd {$src, $dst|$dst, $src}",
 755                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 756                                  (iPTR 0))), addr:$dst)]>;
 757
 758 // v2f64 extract element 1 is always custom lowered to unpack high to low
 759 // and extract element 0 so the non-store version isn't too horrible.
 760 def MOVHPSmr : PSI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 761                    "movhps {$src, $dst|$dst, $src}",
 762                    [(store (f64 (vector_extract
 763                                  (v2f64 (vector_shuffle
 764                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 765                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 766                      addr:$dst)]>;
 767 def MOVHPDmr : PDI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 768                    "movhpd {$src, $dst|$dst, $src}",
 769                    [(store (f64 (vector_extract
 770                                  (v2f64 (vector_shuffle VR128:$src, (undef),
 771                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 772                      addr:$dst)]>;
 773
 774 let isTwoAddress = 1 in {
 775 let AddedComplexity = 15 in {
 776 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 777                     "movlhps {$src2, $dst|$dst, $src2}",
 778                     [(set VR128:$dst,
 779                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 780                               MOVHP_shuffle_mask)))]>;
 781
 782 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 783                     "movhlps {$src2, $dst|$dst, $src2}",
 784                     [(set VR128:$dst,
 785                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 786                               MOVHLPS_shuffle_mask)))]>;
 787 } // AddedComplexity
 788 }
 789
 790 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 791                       "movshdup {$src, $dst|$dst, $src}",
 792                       [(set VR128:$dst, (v4f32 (vector_shuffle
 793                                                 VR128:$src, (undef),
 794                                                 MOVSHDUP_shuffle_mask)))]>;
 795 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 796                       "movshdup {$src, $dst|$dst, $src}",
 797                       [(set VR128:$dst, (v4f32 (vector_shuffle
 798                                                 (loadv4f32 addr:$src), (undef),
 799                                                 MOVSHDUP_shuffle_mask)))]>;
 800
 801 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 802                       "movsldup {$src, $dst|$dst, $src}",
 803                       [(set VR128:$dst, (v4f32 (vector_shuffle
 804                                                 VR128:$src, (undef),
 805                                                 MOVSLDUP_shuffle_mask)))]>;
 806 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 807                       "movsldup {$src, $dst|$dst, $src}",
 808                       [(set VR128:$dst, (v4f32 (vector_shuffle
 809                                                 (loadv4f32 addr:$src), (undef),
 810                                                 MOVSLDUP_shuffle_mask)))]>;
 811
 812 def MOVDDUPrr : S3DI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 813                       "movddup {$src, $dst|$dst, $src}",
 814                   [(set VR128:$dst, (v2f64 (vector_shuffle
 815                                             VR128:$src, (undef),
 816                                             SSE_splat_lo_mask)))]>;
 817 def MOVDDUPrm : S3DI<0x12, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 818                   "movddup {$src, $dst|$dst, $src}",
 819                   [(set VR128:$dst, (v2f64 (vector_shuffle
 820                                          (scalar_to_vector (loadf64 addr:$src)),
 821                                              (undef),
 822                                             SSE_splat_lo_mask)))]>;
 823
 824 // SSE2 instructions without OpSize prefix
 825 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 826                        "cvtdq2ps {$src, $dst|$dst, $src}",
 827                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 828                      TB, Requires<[HasSSE2]>;
 829 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
 830                        "cvtdq2ps {$src, $dst|$dst, $src}",
 831                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 832                                          (bitconvert (loadv2i64 addr:$src))))]>,
 833                      TB, Requires<[HasSSE2]>;
 834
 835 // SSE2 instructions with XS prefix
 836 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 837                        "cvtdq2pd {$src, $dst|$dst, $src}",
 838                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 839                      XS, Requires<[HasSSE2]>;
 840 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
 841                        "cvtdq2pd {$src, $dst|$dst, $src}",
 842                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 843                                           (bitconvert (loadv2i64 addr:$src))))]>,
 844                      XS, Requires<[HasSSE2]>;
 845
 846 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 847                          "cvtps2dq {$src, $dst|$dst, $src}",
 848                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 849 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 850                          "cvtps2dq {$src, $dst|$dst, $src}",
 851                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 852                                             (load addr:$src)))]>;
 853 // SSE2 packed instructions with XS prefix
 854 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 855                         "cvttps2dq {$src, $dst|$dst, $src}",
 856                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
 857                       XS, Requires<[HasSSE2]>;
 858 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 859                         "cvttps2dq {$src, $dst|$dst, $src}",
 860                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 861                                            (load addr:$src)))]>,
 862                       XS, Requires<[HasSSE2]>;
 863
 864 // SSE2 packed instructions with XD prefix
 865 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 866                        "cvtpd2dq {$src, $dst|$dst, $src}",
 867                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 868                      XD, Requires<[HasSSE2]>;
 869 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 870                        "cvtpd2dq {$src, $dst|$dst, $src}",
 871                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 872                                           (load addr:$src)))]>,
 873                      XD, Requires<[HasSSE2]>;
 874 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 875                           "cvttpd2dq {$src, $dst|$dst, $src}",
 876                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 877 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 878                           "cvttpd2dq {$src, $dst|$dst, $src}",
 879                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 880                                              (load addr:$src)))]>;
 881
 882 // SSE2 instructions without OpSize prefix
 883 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 884                        "cvtps2pd {$src, $dst|$dst, $src}",
 885                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 886                      TB, Requires<[HasSSE2]>;
 887 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (ops VR128:$dst, f64mem:$src),
 888                        "cvtps2pd {$src, $dst|$dst, $src}",
 889                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 890                                           (load addr:$src)))]>,
 891                      TB, Requires<[HasSSE2]>;
 892
 893 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 894                          "cvtpd2ps {$src, $dst|$dst, $src}",
 895                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 896 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, f128mem:$src),
 897                          "cvtpd2ps {$src, $dst|$dst, $src}",
 898                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 899                                             (load addr:$src)))]>;
 900
 901 // Match intrinsics which expect XMM operand(s).
 902 // Aliases for intrinsics
 903 let isTwoAddress = 1 in {
 904 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
 905                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 906                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 907                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 908                                            GR32:$src2))]>;
 909 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
 910                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 911                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 912                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 913                                            (loadi32 addr:$src2)))]>;
 914 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
 915                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
 916                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 917                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 918                                       VR128:$src2))]>;
 919 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
 920                         (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 921                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 922                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 923                                       (load addr:$src2)))]>;
 924 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 925                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 926                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 927                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 928                                        VR128:$src2))]>, XS,
 929                     Requires<[HasSSE2]>;
 930 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 931                       (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 932                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 933                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 934                                        (load addr:$src2)))]>, XS,
 935                     Requires<[HasSSE2]>;
 936 }
 937
 938 /// packed_sse12_fp_binop_rm - Packed SSE binops come in four basic forms:
 939 ///  1. v4f32 vs v2f64 - These come in SSE1/SSE2 forms for float/doubles.
 940 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 941 ///
 942 let isTwoAddress = 1 in {
 943 multiclass packed_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 944                                     SDNode OpNode, bit Commutable = 0> {
 945   // Packed operation, reg+reg.
 946   def PSrr : PSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 947                !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2}"),
 948                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 949     let isCommutable = Commutable;
 950   }
 951   def PDrr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 952                !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2}"),
 953                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
 954     let isCommutable = Commutable;
 955   }
 956   // Packed operation, reg+mem.
 957   def PSrm : PSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 958                  !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2}"),
 959                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv4f32 addr:$src2)))]>;
 960   def PDrm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 961                  !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2}"),
 962                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv2f64 addr:$src2)))]>;
 963 }
 964 }
 965
 966 defm ADD : packed_sse12_fp_binop_rm<0x58, "add", fadd, 1>;
 967 defm MUL : packed_sse12_fp_binop_rm<0x59, "mul", fmul, 1>;
 968 defm DIV : packed_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 969 defm SUB : packed_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 970
 971 // Arithmetic
 972 let isTwoAddress = 1 in {
 973 def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
 974                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 975                       "addsubps {$src2, $dst|$dst, $src2}",
 976                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 977                                          VR128:$src2))]>;
 978 def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
 979                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 980                       "addsubps {$src2, $dst|$dst, $src2}",
 981                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 982                                          (load addr:$src2)))]>;
 983 def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
 984                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 985                       "addsubpd {$src2, $dst|$dst, $src2}",
 986                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 987                                          VR128:$src2))]>;
 988 def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
 989                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 990                       "addsubpd {$src2, $dst|$dst, $src2}",
 991                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 992                                          (load addr:$src2)))]>;
 993 }
 994
 995 def SQRTPSr  : PS_Intr<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 996 def SQRTPSm  : PS_Intm<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 997 def SQRTPDr  : PD_Intr<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
 998 def SQRTPDm  : PD_Intm<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
 999
1000 def RSQRTPSr : PS_Intr<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
1001 def RSQRTPSm : PS_Intm<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
1002 def RCPPSr   : PS_Intr<0x53, "rcpps", int_x86_sse_rcp_ps>;
1003 def RCPPSm   : PS_Intm<0x53, "rcpps", int_x86_sse_rcp_ps>;
1004
1005 let isTwoAddress = 1 in {
1006 let isCommutable = 1 in {
1007 def MAXPSrr  : PS_Intrr<0x5F, "maxps", int_x86_sse_max_ps>;
1008 def MAXPDrr  : PD_Intrr<0x5F, "maxpd", int_x86_sse2_max_pd>;
1009 def MINPSrr  : PS_Intrr<0x5D, "minps", int_x86_sse_min_ps>;
1010 def MINPDrr  : PD_Intrr<0x5D, "minpd", int_x86_sse2_min_pd>;
1011 }
1012 def MAXPSrm  : PS_Intrm<0x5F, "maxps", int_x86_sse_max_ps>;
1013 def MAXPDrm  : PD_Intrm<0x5F, "maxpd", int_x86_sse2_max_pd>;
1014 def MINPSrm  : PS_Intrm<0x5D, "minps", int_x86_sse_min_ps>;
1015 def MINPDrm  : PD_Intrm<0x5D, "minpd", int_x86_sse2_min_pd>;
1016 }
1017
1018 // Logical
1019 let isTwoAddress = 1 in {
1020 let isCommutable = 1 in {
1021 def ANDPSrr : PSI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1022                   "andps {$src2, $dst|$dst, $src2}",
1023                   [(set VR128:$dst, (v2i64 (and VR128:$src1, VR128:$src2)))]>;
1024 def ANDPDrr : PDI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1025                 "andpd {$src2, $dst|$dst, $src2}",
1026                   [(set VR128:$dst,
1027                     (and (bc_v2i64 (v2f64 VR128:$src1)),
1028                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1029 def ORPSrr  : PSI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1030                   "orps {$src2, $dst|$dst, $src2}",
1031                   [(set VR128:$dst, (v2i64 (or VR128:$src1, VR128:$src2)))]>;
1032 def ORPDrr  : PDI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1033                   "orpd {$src2, $dst|$dst, $src2}",
1034                   [(set VR128:$dst,
1035                     (or (bc_v2i64 (v2f64 VR128:$src1)),
1036                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1037 def XORPSrr : PSI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1038                   "xorps {$src2, $dst|$dst, $src2}",
1039                   [(set VR128:$dst, (v2i64 (xor VR128:$src1, VR128:$src2)))]>;
1040 def XORPDrr : PDI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1041                   "xorpd {$src2, $dst|$dst, $src2}",
1042                   [(set VR128:$dst,
1043                     (xor (bc_v2i64 (v2f64 VR128:$src1)),
1044                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1045 }
1046 def ANDPSrm : PSI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1047                   "andps {$src2, $dst|$dst, $src2}",
1048                   [(set VR128:$dst, (and VR128:$src1,
1049                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1050 def ANDPDrm : PDI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1051                   "andpd {$src2, $dst|$dst, $src2}",
1052                 [(set VR128:$dst,
1053                   (and (bc_v2i64 (v2f64 VR128:$src1)),
1054                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1055 def ORPSrm  : PSI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1056                   "orps {$src2, $dst|$dst, $src2}",
1057                   [(set VR128:$dst, (or VR128:$src1,
1058                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1059 def ORPDrm  : PDI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1060                 "orpd {$src2, $dst|$dst, $src2}",
1061                  [(set VR128:$dst,
1062                    (or (bc_v2i64 (v2f64 VR128:$src1)),
1063                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1064 def XORPSrm : PSI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1065                   "xorps {$src2, $dst|$dst, $src2}",
1066                   [(set VR128:$dst, (xor VR128:$src1,
1067                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1068 def XORPDrm : PDI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1069                   "xorpd {$src2, $dst|$dst, $src2}",
1070                 [(set VR128:$dst,
1071                   (xor (bc_v2i64 (v2f64 VR128:$src1)),
1072                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1073 def ANDNPSrr : PSI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1074                   "andnps {$src2, $dst|$dst, $src2}",
1075                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1076                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1077                                             VR128:$src2)))]>;
1078 def ANDNPSrm : PSI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1079                   "andnps {$src2, $dst|$dst, $src2}",
1080                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1081                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1082                                          (bc_v2i64 (loadv4f32 addr:$src2)))))]>;
1083 def ANDNPDrr : PDI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1084                   "andnpd {$src2, $dst|$dst, $src2}",
1085                 [(set VR128:$dst,
1086                   (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1087                        (bc_v2i64 (v2f64 VR128:$src2))))]>;
1088 def ANDNPDrm : PDI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1089                   "andnpd {$src2, $dst|$dst, $src2}",
1090                   [(set VR128:$dst,
1091                     (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1092                          (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1093 }
1094
1095 let isTwoAddress = 1 in {
1096 def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1097                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1098                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1099                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1100                                        VR128:$src, imm:$cc))]>;
1101 def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1102                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1103                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1104                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1105                                        (load addr:$src), imm:$cc))]>;
1106 def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1107                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1108                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1109                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1110                                        VR128:$src, imm:$cc))]>;
1111 def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1112                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1113                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1114                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1115                                        (load addr:$src), imm:$cc))]>;
1116 }
1117
1118 // Shuffle and unpack instructions
1119 let isTwoAddress = 1 in {
1120 let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1121 def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1122                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i32i8imm:$src3),
1123                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1124                      [(set VR128:$dst, (v4f32 (vector_shuffle
1125                                                VR128:$src1, VR128:$src2,
1126                                                SHUFP_shuffle_mask:$src3)))]>;
1127 def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1128                    (ops VR128:$dst, VR128:$src1, f128mem:$src2, i32i8imm:$src3),
1129                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1130                      [(set VR128:$dst, (v4f32 (vector_shuffle
1131                                                VR128:$src1, (load addr:$src2),
1132                                                SHUFP_shuffle_mask:$src3)))]>;
1133 def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1134                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i8imm:$src3),
1135                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1136                      [(set VR128:$dst, (v2f64 (vector_shuffle
1137                                                VR128:$src1, VR128:$src2,
1138                                                SHUFP_shuffle_mask:$src3)))]>;
1139 def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1140                      (ops VR128:$dst, VR128:$src1, f128mem:$src2, i8imm:$src3),
1141                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1142                      [(set VR128:$dst, (v2f64 (vector_shuffle
1143                                                VR128:$src1, (load addr:$src2),
1144                                                SHUFP_shuffle_mask:$src3)))]>;
1145
1146 let AddedComplexity = 10 in {
1147 def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1148                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1149                     "unpckhps {$src2, $dst|$dst, $src2}",
1150                     [(set VR128:$dst, (v4f32 (vector_shuffle
1151                                               VR128:$src1, VR128:$src2,
1152                                               UNPCKH_shuffle_mask)))]>;
1153 def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1154                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1155                     "unpckhps {$src2, $dst|$dst, $src2}",
1156                     [(set VR128:$dst, (v4f32 (vector_shuffle
1157                                               VR128:$src1, (load addr:$src2),
1158                                               UNPCKH_shuffle_mask)))]>;
1159 def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1160                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1161                     "unpckhpd {$src2, $dst|$dst, $src2}",
1162                     [(set VR128:$dst, (v2f64 (vector_shuffle
1163                                               VR128:$src1, VR128:$src2,
1164                                               UNPCKH_shuffle_mask)))]>;
1165 def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1166                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1167                     "unpckhpd {$src2, $dst|$dst, $src2}",
1168                     [(set VR128:$dst, (v2f64 (vector_shuffle
1169                                               VR128:$src1, (load addr:$src2),
1170                                               UNPCKH_shuffle_mask)))]>;
1171
1172 def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1173                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1174                     "unpcklps {$src2, $dst|$dst, $src2}",
1175                     [(set VR128:$dst, (v4f32 (vector_shuffle
1176                                               VR128:$src1, VR128:$src2,
1177                                               UNPCKL_shuffle_mask)))]>;
1178 def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1179                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1180                     "unpcklps {$src2, $dst|$dst, $src2}",
1181                     [(set VR128:$dst, (v4f32 (vector_shuffle
1182                                               VR128:$src1, (load addr:$src2),
1183                                               UNPCKL_shuffle_mask)))]>;
1184 def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1185                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1186                     "unpcklpd {$src2, $dst|$dst, $src2}",
1187                     [(set VR128:$dst, (v2f64 (vector_shuffle
1188                                               VR128:$src1, VR128:$src2,
1189                                               UNPCKL_shuffle_mask)))]>;
1190 def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1191                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1192                     "unpcklpd {$src2, $dst|$dst, $src2}",
1193                     [(set VR128:$dst, (v2f64 (vector_shuffle
1194                                               VR128:$src1, (load addr:$src2),
1195                                               UNPCKL_shuffle_mask)))]>;
1196 } // AddedComplexity
1197 }
1198
1199 // Horizontal ops
1200
1201 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1202   : S3DI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1203          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1204          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
1205 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1206   : S3DI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1207          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1208          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
1209 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1210   : S3I<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1211          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1212          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
1213 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1214   : S3I<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1215          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1216          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
1217
1218 let isTwoAddress = 1 in {
1219 def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1220 def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1221 def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1222 def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1223 def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1224 def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1225 def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1226 def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1227 }
1228
1229 //===----------------------------------------------------------------------===//
1230 // SSE integer instructions
1231 //===----------------------------------------------------------------------===//
1232
1233 // Move Instructions
1234 def MOVDQArr : PDI<0x6F, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1235                    "movdqa {$src, $dst|$dst, $src}", []>;
1236 def MOVDQArm : PDI<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1237                    "movdqa {$src, $dst|$dst, $src}",
1238                    [(set VR128:$dst, (loadv2i64 addr:$src))]>;
1239 def MOVDQAmr : PDI<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1240                    "movdqa {$src, $dst|$dst, $src}",
1241                    [(store (v2i64 VR128:$src), addr:$dst)]>;
1242 def MOVDQUrm :   I<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1243                    "movdqu {$src, $dst|$dst, $src}",
1244                    [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1245                  XS, Requires<[HasSSE2]>;
1246 def MOVDQUmr :   I<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1247                    "movdqu {$src, $dst|$dst, $src}",
1248                    [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1249                  XS, Requires<[HasSSE2]>;
1250 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1251                    "lddqu {$src, $dst|$dst, $src}",
1252                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
1253
1254
1255 let isTwoAddress = 1 in {
1256 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1257                             bit Commutable = 0> {
1258   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1259                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1260                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1261     let isCommutable = Commutable;
1262   }
1263   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1264                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1265                [(set VR128:$dst, (IntId VR128:$src1,
1266                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1267 }
1268 }
1269
1270 let isTwoAddress = 1 in {
1271 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1272                              string OpcodeStr, Intrinsic IntId> {
1273   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1274                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1275                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1276   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1277                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1278                [(set VR128:$dst, (IntId VR128:$src1,
1279                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1280   def ri : PDIi8<opc2, ImmForm, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1281                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1282                [(set VR128:$dst, (IntId VR128:$src1,
1283                                         (scalar_to_vector (i32 imm:$src2))))]>;
1284 }
1285 }
1286
1287
1288 let isTwoAddress = 1 in {
1289 /// PDI_binop_rm - Simple SSE2 binary operator.
1290 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1291                         ValueType OpVT, bit Commutable = 0> {
1292   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1293                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1294                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1295     let isCommutable = Commutable;
1296   }
1297   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1298                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1299                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1300                                        (bitconvert (loadv2i64 addr:$src2)))))]>;
1301 }
1302
1303 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1304 ///
1305 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1306 /// to collapse (bitconvert VT to VT) into its operand.
1307 ///
1308 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1309                               bit Commutable = 0> {
1310   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1311                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1312                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1313     let isCommutable = Commutable;
1314   }
1315   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1316                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1317                [(set VR128:$dst, (OpNode VR128:$src1,(loadv2i64 addr:$src2)))]>;
1318 }
1319 }
1320
1321 /// SS3I_binop_rm_int - Simple SSSE3 binary operatr whose type is v2i64.
1322 let isTwoAddress = 1 in {
1323   multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1324                                bit Commutable = 0> {
1325     def rr : SS38I<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1326                    !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1327                    [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1328       let isCommutable = Commutable;
1329     }
1330     def rm : SS38I<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1331                    !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1332                    [(set VR128:$dst,
1333                      (IntId VR128:$src1,
1334                       (bitconvert (loadv2i64 addr:$src2))))]>;
1335   }
1336 }
1337
1338 // 128-bit Integer Arithmetic
1339
1340 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1341 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1342 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1343 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1344
1345 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1346 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1347 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1348 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1349
1350 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1351 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1352 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1353 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1354
1355 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1356 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1357 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1358 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1359
1360 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1361
1362 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1363 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1364 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1365
1366 defm PMULHRSW128 : SS3I_binop_rm_int<0x0B, "pmulhrsw",
1367                                      int_x86_ssse3_pmulhrsw_128, 1>;
1368
1369 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1370
1371 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1372 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1373
1374
1375 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1376 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1377 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1378 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1379 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1380
1381
1382 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw", int_x86_sse2_psll_w>;
1383 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld", int_x86_sse2_psll_d>;
1384 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq", int_x86_sse2_psll_q>;
1385
1386 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw", int_x86_sse2_psrl_w>;
1387 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld", int_x86_sse2_psrl_d>;
1388 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq", int_x86_sse2_psrl_q>;
1389
1390 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw", int_x86_sse2_psra_w>;
1391 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad", int_x86_sse2_psra_d>;
1392 // PSRAQ doesn't exist in SSE[1-3].
1393
1394
1395 // 128-bit logical shifts.
1396 let isTwoAddress = 1 in {
1397 def PSLLDQri : PDIi8<0x73, MRM7r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1398                      "pslldq {$src2, $dst|$dst, $src2}", []>;
1399 def PSRLDQri : PDIi8<0x73, MRM3r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1400                      "psrldq {$src2, $dst|$dst, $src2}", []>;
1401 // PSRADQri doesn't exist in SSE[1-3].
1402 }
1403
1404 let Predicates = [HasSSE2] in {
1405   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1406             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1407   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1408             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1409   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1410             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1411 }
1412
1413 // Logical
1414 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1415 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1416 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1417
1418 let isTwoAddress = 1 in {
1419 def PANDNrr : PDI<0xDF, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1420                   "pandn {$src2, $dst|$dst, $src2}",
1421                   [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1422                                             VR128:$src2)))]>;
1423
1424 def PANDNrm : PDI<0xDF, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1425                  "pandn {$src2, $dst|$dst, $src2}",
1426                  [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1427                                            (load addr:$src2))))]>;
1428 }
1429
1430 // SSE2 Integer comparison
1431 defm PCMPEQB : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1432 defm PCMPEQW : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1433 defm PCMPEQD : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1434 defm PCMPGTB : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1435 defm PCMPGTW : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1436 defm PCMPGTD : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1437
1438 // Pack instructions
1439 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1440 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1441 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1442
1443 // Shuffle and unpack instructions
1444 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1445                      (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1446                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1447                      [(set VR128:$dst, (v4i32 (vector_shuffle
1448                                                VR128:$src1, (undef),
1449                                                PSHUFD_shuffle_mask:$src2)))]>;
1450 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1451                      (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1452                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1453                      [(set VR128:$dst, (v4i32 (vector_shuffle
1454                                                (bc_v4i32(loadv2i64 addr:$src1)),
1455                                                (undef),
1456                                                PSHUFD_shuffle_mask:$src2)))]>;
1457
1458 // SSE2 with ImmT == Imm8 and XS prefix.
1459 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1460                     (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1461                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1462                     [(set VR128:$dst, (v8i16 (vector_shuffle
1463                                               VR128:$src1, (undef),
1464                                               PSHUFHW_shuffle_mask:$src2)))]>,
1465                 XS, Requires<[HasSSE2]>;
1466 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1467                     (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1468                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1469                     [(set VR128:$dst, (v8i16 (vector_shuffle
1470                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1471                                               (undef),
1472                                               PSHUFHW_shuffle_mask:$src2)))]>,
1473                 XS, Requires<[HasSSE2]>;
1474
1475 // SSE2 with ImmT == Imm8 and XD prefix.
1476 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1477                     (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1478                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1479                     [(set VR128:$dst, (v8i16 (vector_shuffle
1480                                               VR128:$src1, (undef),
1481                                               PSHUFLW_shuffle_mask:$src2)))]>,
1482                 XD, Requires<[HasSSE2]>;
1483 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1484                     (ops VR128:$dst, i128mem:$src1, i32i8imm:$src2),
1485                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1486                     [(set VR128:$dst, (v8i16 (vector_shuffle
1487                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1488                                               (undef),
1489                                               PSHUFLW_shuffle_mask:$src2)))]>,
1490                 XD, Requires<[HasSSE2]>;
1491
1492 let isTwoAddress = 1 in {
1493 def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1494                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1495                       "punpcklbw {$src2, $dst|$dst, $src2}",
1496                       [(set VR128:$dst,
1497                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1498                                 UNPCKL_shuffle_mask)))]>;
1499 def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
1500                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1501                       "punpcklbw {$src2, $dst|$dst, $src2}",
1502                       [(set VR128:$dst,
1503                         (v16i8 (vector_shuffle VR128:$src1,
1504                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1505                                 UNPCKL_shuffle_mask)))]>;
1506 def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
1507                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1508                       "punpcklwd {$src2, $dst|$dst, $src2}",
1509                       [(set VR128:$dst,
1510                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1511                                 UNPCKL_shuffle_mask)))]>;
1512 def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
1513                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1514                       "punpcklwd {$src2, $dst|$dst, $src2}",
1515                       [(set VR128:$dst,
1516                         (v8i16 (vector_shuffle VR128:$src1,
1517                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1518                                 UNPCKL_shuffle_mask)))]>;
1519 def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
1520                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1521                       "punpckldq {$src2, $dst|$dst, $src2}",
1522                       [(set VR128:$dst,
1523                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1524                                 UNPCKL_shuffle_mask)))]>;
1525 def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
1526                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1527                       "punpckldq {$src2, $dst|$dst, $src2}",
1528                       [(set VR128:$dst,
1529                         (v4i32 (vector_shuffle VR128:$src1,
1530                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1531                                 UNPCKL_shuffle_mask)))]>;
1532 def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
1533                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1534                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1535                       [(set VR128:$dst,
1536                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1537                                 UNPCKL_shuffle_mask)))]>;
1538 def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
1539                        (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1540                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1541                       [(set VR128:$dst,
1542                         (v2i64 (vector_shuffle VR128:$src1,
1543                                 (loadv2i64 addr:$src2),
1544                                 UNPCKL_shuffle_mask)))]>;
1545
1546 def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
1547                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1548                       "punpckhbw {$src2, $dst|$dst, $src2}",
1549                       [(set VR128:$dst,
1550                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1551                                 UNPCKH_shuffle_mask)))]>;
1552 def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
1553                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1554                       "punpckhbw {$src2, $dst|$dst, $src2}",
1555                       [(set VR128:$dst,
1556                         (v16i8 (vector_shuffle VR128:$src1,
1557                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1558                                 UNPCKH_shuffle_mask)))]>;
1559 def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
1560                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1561                       "punpckhwd {$src2, $dst|$dst, $src2}",
1562                       [(set VR128:$dst,
1563                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1564                                 UNPCKH_shuffle_mask)))]>;
1565 def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
1566                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1567                       "punpckhwd {$src2, $dst|$dst, $src2}",
1568                       [(set VR128:$dst,
1569                         (v8i16 (vector_shuffle VR128:$src1,
1570                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1571                                 UNPCKH_shuffle_mask)))]>;
1572 def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
1573                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1574                       "punpckhdq {$src2, $dst|$dst, $src2}",
1575                       [(set VR128:$dst,
1576                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1577                                 UNPCKH_shuffle_mask)))]>;
1578 def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
1579                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1580                       "punpckhdq {$src2, $dst|$dst, $src2}",
1581                       [(set VR128:$dst,
1582                         (v4i32 (vector_shuffle VR128:$src1,
1583                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1584                                 UNPCKH_shuffle_mask)))]>;
1585 def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
1586                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1587                        "punpckhqdq {$src2, $dst|$dst, $src2}",
1588                       [(set VR128:$dst,
1589                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1590                                 UNPCKH_shuffle_mask)))]>;
1591 def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
1592                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1593                       "punpckhqdq {$src2, $dst|$dst, $src2}",
1594                       [(set VR128:$dst,
1595                         (v2i64 (vector_shuffle VR128:$src1,
1596                                 (loadv2i64 addr:$src2),
1597                                 UNPCKH_shuffle_mask)))]>;
1598 }
1599
1600 // Extract / Insert
1601 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
1602                     (ops GR32:$dst, VR128:$src1, i32i8imm:$src2),
1603                     "pextrw {$src2, $src1, $dst|$dst, $src1, $src2}",
1604                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
1605                                      (iPTR imm:$src2)))]>;
1606 let isTwoAddress = 1 in {
1607 def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
1608                      (ops VR128:$dst, VR128:$src1, GR32:$src2, i32i8imm:$src3),
1609                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1610                      [(set VR128:$dst, (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1611                                                GR32:$src2, (iPTR imm:$src3))))]>;
1612 def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
1613                      (ops VR128:$dst, VR128:$src1, i16mem:$src2, i32i8imm:$src3),
1614                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1615                      [(set VR128:$dst,
1616                        (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1617                                (i32 (anyext (loadi16 addr:$src2))),
1618                                (iPTR imm:$src3))))]>;
1619 }
1620
1621 //===----------------------------------------------------------------------===//
1622 // Miscellaneous Instructions
1623 //===----------------------------------------------------------------------===//
1624
1625 // Mask creation
1626 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1627                      "movmskps {$src, $dst|$dst, $src}",
1628                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1629 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1630                      "movmskpd {$src, $dst|$dst, $src}",
1631                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1632
1633 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1634                      "pmovmskb {$src, $dst|$dst, $src}",
1635                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
1636
1637 // Conditional store
1638 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (ops VR128:$src, VR128:$mask),
1639                      "maskmovdqu {$mask, $src|$src, $mask}",
1640                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>,
1641                  Imp<[EDI],[]>;
1642
1643 // Prefetching loads.
1644 // TODO: no intrinsics for these?
1645 def PREFETCHT0   : PSI<0x18, MRM1m, (ops i8mem:$src), "prefetcht0 $src", []>;
1646 def PREFETCHT1   : PSI<0x18, MRM2m, (ops i8mem:$src), "prefetcht1 $src", []>;
1647 def PREFETCHT2   : PSI<0x18, MRM3m, (ops i8mem:$src), "prefetcht2 $src", []>;
1648 def PREFETCHTNTA : PSI<0x18, MRM0m, (ops i8mem:$src), "prefetchtnta $src", []>;
1649
1650 // Non-temporal stores
1651 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1652                     "movntps {$src, $dst|$dst, $src}",
1653                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1654 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1655                     "movntpd {$src, $dst|$dst, $src}",
1656                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1657 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1658                     "movntdq {$src, $dst|$dst, $src}",
1659                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1660 def MOVNTImr  :   I<0xC3, MRMDestMem, (ops i32mem:$dst, GR32:$src),
1661                     "movnti {$src, $dst|$dst, $src}",
1662                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1663                   TB, Requires<[HasSSE2]>;
1664
1665 // Flush cache
1666 def CLFLUSH : I<0xAE, MRM7m, (ops i8mem:$src),
1667                "clflush $src", [(int_x86_sse2_clflush addr:$src)]>,
1668               TB, Requires<[HasSSE2]>;
1669
1670 // Load, store, and memory fence
1671 def SFENCE : PSI<0xAE, MRM7m, (ops), "sfence", [(int_x86_sse_sfence)]>;
1672 def LFENCE : I<0xAE, MRM5m, (ops),
1673                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
1674 def MFENCE : I<0xAE, MRM6m, (ops),
1675                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
1676
1677 // MXCSR register
1678 def LDMXCSR : PSI<0xAE, MRM2m, (ops i32mem:$src),
1679                   "ldmxcsr $src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1680 def STMXCSR : PSI<0xAE, MRM3m, (ops i32mem:$dst),
1681                   "stmxcsr $dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1682
1683 // Thread synchronization
1684 def MONITOR : I<0xC8, RawFrm, (ops), "monitor",
1685                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
1686 def MWAIT   : I<0xC9, RawFrm, (ops), "mwait",
1687                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
1688
1689 //===----------------------------------------------------------------------===//
1690 // Alias Instructions
1691 //===----------------------------------------------------------------------===//
1692
1693 // Alias instructions that map zero vector to pxor / xorp* for sse.
1694 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
1695 let isReMaterializable = 1 in {
1696 def V_SET0 : PSI<0x57, MRMInitReg, (ops VR128:$dst),
1697                  "xorps $dst, $dst",
1698                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1699
1700 def V_SETALLONES : PDI<0x76, MRMInitReg, (ops VR128:$dst),
1701                        "pcmpeqd $dst, $dst",
1702                        [(set VR128:$dst, (v2f64 immAllOnesV))]>;
1703 }
1704
1705 // FR32 / FR64 to 128-bit vector conversion.
1706 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, FR32:$src),
1707                       "movss {$src, $dst|$dst, $src}",
1708                       [(set VR128:$dst,
1709                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1710 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1711                      "movss {$src, $dst|$dst, $src}",
1712                      [(set VR128:$dst,
1713                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1714 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, FR64:$src),
1715                       "movsd {$src, $dst|$dst, $src}",
1716                       [(set VR128:$dst,
1717                         (v2f64 (scalar_to_vector FR64:$src)))]>;
1718 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1719                      "movsd {$src, $dst|$dst, $src}",
1720                      [(set VR128:$dst,
1721                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
1722
1723 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1724                       "movd {$src, $dst|$dst, $src}",
1725                       [(set VR128:$dst,
1726                         (v4i32 (scalar_to_vector GR32:$src)))]>;
1727 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1728                       "movd {$src, $dst|$dst, $src}",
1729                       [(set VR128:$dst,
1730                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
1731
1732 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (ops FR32:$dst, GR32:$src),
1733                       "movd {$src, $dst|$dst, $src}",
1734                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
1735
1736 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
1737                       "movd {$src, $dst|$dst, $src}",
1738                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
1739
1740 // SSE2 instructions with XS prefix
1741 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1742                     "movq {$src, $dst|$dst, $src}",
1743                     [(set VR128:$dst,
1744                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
1745                   Requires<[HasSSE2]>;
1746 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1747                       "movq {$src, $dst|$dst, $src}",
1748                       [(store (i64 (vector_extract (v2i64 VR128:$src),
1749                                     (iPTR 0))), addr:$dst)]>;
1750
1751 // FIXME: may not be able to eliminate this movss with coalescing the src and
1752 // dest register classes are different. We really want to write this pattern
1753 // like this:
1754 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1755 //           (f32 FR32:$src)>;
1756 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, VR128:$src),
1757                      "movss {$src, $dst|$dst, $src}",
1758                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1759                                        (iPTR 0)))]>;
1760 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, VR128:$src),
1761                      "movss {$src, $dst|$dst, $src}",
1762                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1763                                    (iPTR 0))), addr:$dst)]>;
1764 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, VR128:$src),
1765                      "movsd {$src, $dst|$dst, $src}",
1766                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
1767                                        (iPTR 0)))]>;
1768 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1769                      "movsd {$src, $dst|$dst, $src}",
1770                      [(store (f64 (vector_extract (v2f64 VR128:$src),
1771                                    (iPTR 0))), addr:$dst)]>;
1772 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, VR128:$src),
1773                        "movd {$src, $dst|$dst, $src}",
1774                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
1775                                         (iPTR 0)))]>;
1776 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, VR128:$src),
1777                        "movd {$src, $dst|$dst, $src}",
1778                        [(store (i32 (vector_extract (v4i32 VR128:$src),
1779                                      (iPTR 0))), addr:$dst)]>;
1780
1781 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, FR32:$src),
1782                       "movd {$src, $dst|$dst, $src}",
1783                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
1784 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, FR32:$src),
1785                       "movd {$src, $dst|$dst, $src}",
1786                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
1787
1788
1789 // Move to lower bits of a VR128, leaving upper bits alone.
1790 // Three operand (but two address) aliases.
1791 let isTwoAddress = 1 in {
1792 def MOVLSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR32:$src2),
1793                       "movss {$src2, $dst|$dst, $src2}", []>;
1794 def MOVLSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR64:$src2),
1795                       "movsd {$src2, $dst|$dst, $src2}", []>;
1796
1797 let AddedComplexity = 15 in {
1798 def MOVLPSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1799                       "movss {$src2, $dst|$dst, $src2}",
1800                    [(set VR128:$dst,
1801                      (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1802                              MOVL_shuffle_mask)))]>;
1803 def MOVLPDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1804                       "movsd {$src2, $dst|$dst, $src2}",
1805                    [(set VR128:$dst,
1806                      (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
1807                              MOVL_shuffle_mask)))]>;
1808 }
1809 }
1810
1811 // Store / copy lower 64-bits of a XMM register.
1812 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1813                      "movq {$src, $dst|$dst, $src}",
1814                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
1815
1816 // Move to lower bits of a VR128 and zeroing upper bits.
1817 // Loading from memory automatically zeroing upper bits.
1818 let AddedComplexity = 20 in {
1819 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1820                       "movss {$src, $dst|$dst, $src}",
1821                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV,
1822                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1823                                                 MOVL_shuffle_mask)))]>;
1824 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1825                       "movsd {$src, $dst|$dst, $src}",
1826                       [(set VR128:$dst, (v2f64 (vector_shuffle immAllZerosV,
1827                                  (v2f64 (scalar_to_vector (loadf64 addr:$src))),
1828                                                 MOVL_shuffle_mask)))]>;
1829 }
1830 let AddedComplexity = 15 in
1831 // movd / movq to XMM register zero-extends
1832 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1833                        "movd {$src, $dst|$dst, $src}",
1834                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1835                                            (v4i32 (scalar_to_vector GR32:$src)),
1836                                                 MOVL_shuffle_mask)))]>;
1837 let AddedComplexity = 20 in
1838 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1839                        "movd {$src, $dst|$dst, $src}",
1840                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1841                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
1842                                                 MOVL_shuffle_mask)))]>;
1843 // Moving from XMM to XMM but still clear upper 64 bits.
1844 let AddedComplexity = 15 in
1845 def MOVZQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1846                      "movq {$src, $dst|$dst, $src}",
1847                      [(set VR128:$dst, (int_x86_sse2_movl_dq VR128:$src))]>,
1848                    XS, Requires<[HasSSE2]>;
1849 let AddedComplexity = 20 in
1850 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1851                      "movq {$src, $dst|$dst, $src}",
1852                    [(set VR128:$dst, (int_x86_sse2_movl_dq
1853                                       (bitconvert (loadv2i64 addr:$src))))]>,
1854                    XS, Requires<[HasSSE2]>;
1855
1856 //===----------------------------------------------------------------------===//
1857 // Non-Instruction Patterns
1858 //===----------------------------------------------------------------------===//
1859
1860 // 128-bit vector undef's.
1861 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1862 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1863 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1864 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1865 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1866
1867 // 128-bit vector all zero's.
1868 def : Pat<(v16i8 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1869 def : Pat<(v8i16 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1870 def : Pat<(v4i32 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1871 def : Pat<(v2i64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1872 def : Pat<(v2f64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1873
1874 // 128-bit vector all one's.
1875 def : Pat<(v16i8 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1876 def : Pat<(v8i16 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1877 def : Pat<(v4i32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1878 def : Pat<(v2i64 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1879 def : Pat<(v4f32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE1]>;
1880
1881 // Store 128-bit integer vector values.
1882 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1883           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1884 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1885           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1886 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1887           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1888
1889 // Scalar to v8i16 / v16i8. The source may be a GR32, but only the lower 8 or
1890 // 16-bits matter.
1891 def : Pat<(v8i16 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1892       Requires<[HasSSE2]>;
1893 def : Pat<(v16i8 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1894       Requires<[HasSSE2]>;
1895
1896 // bit_convert
1897 let Predicates = [HasSSE2] in {
1898   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
1899   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
1900   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
1901   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
1902   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
1903   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
1904   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
1905   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
1906   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
1907   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
1908   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
1909   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
1910   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
1911   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
1912   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
1913   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
1914   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
1915   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
1916   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
1917   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
1918   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
1919   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
1920   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
1921   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
1922   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
1923   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
1924   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
1925   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
1926   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
1927   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
1928 }
1929
1930 // Move scalar to XMM zero-extended
1931 // movd to XMM register zero-extends
1932 let AddedComplexity = 15 in {
1933 def : Pat<(v8i16 (vector_shuffle immAllZerosV,
1934                   (v8i16 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1935           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1936 def : Pat<(v16i8 (vector_shuffle immAllZerosV,
1937                   (v16i8 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1938           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1939 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
1940 def : Pat<(v2f64 (vector_shuffle immAllZerosV,
1941                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
1942           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
1943 def : Pat<(v4f32 (vector_shuffle immAllZerosV,
1944                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
1945           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
1946 }
1947
1948 // Splat v2f64 / v2i64
1949 let AddedComplexity = 10 in {
1950 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
1951           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
1952 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
1953           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
1954 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
1955           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1956 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
1957           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1958 }
1959
1960 // Splat v4f32
1961 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
1962           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
1963       Requires<[HasSSE1]>;
1964
1965 // Special unary SHUFPSrri case.
1966 // FIXME: when we want non two-address code, then we should use PSHUFD?
1967 def : Pat<(vector_shuffle (v4f32 VR128:$src1), (undef),
1968            SHUFP_unary_shuffle_mask:$sm),
1969           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1970       Requires<[HasSSE1]>;
1971 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
1972 def : Pat<(vector_shuffle (loadv4f32 addr:$src1), (undef),
1973            SHUFP_unary_shuffle_mask:$sm),
1974           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1975       Requires<[HasSSE2]>;
1976 // Special binary v4i32 shuffle cases with SHUFPS.
1977 def : Pat<(vector_shuffle (v4i32 VR128:$src1), (v4i32 VR128:$src2),
1978            PSHUFD_binary_shuffle_mask:$sm),
1979           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1980            Requires<[HasSSE2]>;
1981 def : Pat<(vector_shuffle (v4i32 VR128:$src1),
1982            (bc_v4i32 (loadv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm),
1983           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1984            Requires<[HasSSE2]>;
1985
1986 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
1987 let AddedComplexity = 10 in {
1988 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
1989                   UNPCKL_v_undef_shuffle_mask)),
1990           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1991 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
1992                   UNPCKL_v_undef_shuffle_mask)),
1993           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1994 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
1995                   UNPCKL_v_undef_shuffle_mask)),
1996           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1997 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1998                   UNPCKL_v_undef_shuffle_mask)),
1999           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2000 }
2001
2002 let AddedComplexity = 15 in
2003 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2004 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2005                   MOVSHDUP_shuffle_mask)),
2006           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2007 let AddedComplexity = 20 in
2008 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
2009                   MOVSHDUP_shuffle_mask)),
2010           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2011
2012 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2013 let AddedComplexity = 15 in
2014 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2015                   MOVSLDUP_shuffle_mask)),
2016           (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2017 let AddedComplexity = 20 in
2018 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
2019                   MOVSLDUP_shuffle_mask)),
2020           (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2021
2022 let AddedComplexity = 15 in {
2023 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2024 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2025                   MOVHP_shuffle_mask)),
2026           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2027
2028 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2029 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2030                   MOVHLPS_shuffle_mask)),
2031           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2032
2033 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2034 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2035                   MOVHLPS_v_undef_shuffle_mask)),
2036           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2037 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2038                   MOVHLPS_v_undef_shuffle_mask)),
2039           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2040 }
2041
2042 let AddedComplexity = 20 in {
2043 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2044 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2045 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2046                   MOVLP_shuffle_mask)),
2047           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2048 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2049                   MOVLP_shuffle_mask)),
2050           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2051 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2052                   MOVHP_shuffle_mask)),
2053           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2054 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2055                   MOVHP_shuffle_mask)),
2056           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2057
2058 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2059                   MOVLP_shuffle_mask)),
2060           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2061 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2062                   MOVLP_shuffle_mask)),
2063           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2064 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2065                   MOVHP_shuffle_mask)),
2066           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2067 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2068                   MOVLP_shuffle_mask)),
2069           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2070 }
2071
2072 let AddedComplexity = 15 in {
2073 // Setting the lowest element in the vector.
2074 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2075                   MOVL_shuffle_mask)),
2076           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2077 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2078                   MOVL_shuffle_mask)),
2079           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2080
2081 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2082 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2083                   MOVLP_shuffle_mask)),
2084           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2085 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2086                   MOVLP_shuffle_mask)),
2087           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2088 }
2089
2090 // Set lowest element and zero upper elements.
2091 let AddedComplexity = 20 in
2092 def : Pat<(bc_v2i64 (vector_shuffle immAllZerosV,
2093                      (v2f64 (scalar_to_vector (loadf64 addr:$src))),
2094                      MOVL_shuffle_mask)),
2095           (MOVZQI2PQIrm addr:$src)>, Requires<[HasSSE2]>;
2096
2097 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2098 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2099           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2100 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2101           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2102 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2103           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2104 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2105           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2106       Requires<[HasSSE2]>;
2107 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2108           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2109       Requires<[HasSSE2]>;
2110 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2111           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2112 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2113           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2114 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2115           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2116 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2117           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2118 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2119           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2120 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2121           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2122 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2123           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2124 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2125           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2126
2127 // Some special case pandn patterns.
2128 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2129                   VR128:$src2)),
2130           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2131 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2132                   VR128:$src2)),
2133           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2134 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2135                   VR128:$src2)),
2136           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2137
2138 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2139                   (load addr:$src2))),
2140           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2141 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2142                   (load addr:$src2))),
2143           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2144 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2145                   (load addr:$src2))),
2146           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2147
2148 // Unaligned load
2149 def : Pat<(v4f32 (X86loadu addr:$src)), (MOVUPSrm addr:$src)>,
2150       Requires<[HasSSE1]>;