lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasXMM]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasXMMInt]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 283 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 284                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 285 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 287 }
 288
 289
 290 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 291 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 292 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 293 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 294           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 295
 296 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 297 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 298           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 299
 300 // We set canFoldAsLoad because this can be converted to a constant-pool
 301 // load of an all-ones value if folding it would be beneficial.
 302 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 303 // JIT implementation, it does not expand the instructions below like
 304 // X86MCInstLower does.
 305 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 306     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 307   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 308                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 309   let Predicates = [HasAVX] in
 310   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 311                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 312   let Predicates = [HasAVX2] in
 313   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 314                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 315 }
 316
 317
 318 //===----------------------------------------------------------------------===//
 319 // SSE 1 & 2 - Move FP Scalar Instructions
 320 //
 321 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 322 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 323 // is used instead. Register-to-register movss/movsd is not modeled as an
 324 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 325 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 326 //===----------------------------------------------------------------------===//
 327
 328 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 329       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 330       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 331
 332 // Loading from memory automatically zeroing upper bits.
 333 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 334                     PatFrag mem_pat, string OpcodeStr> :
 335       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 336          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 337                         [(set RC:$dst, (mem_pat addr:$src))]>;
 338
 339 // AVX
 340 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 341                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 342                 VEX_LIG;
 343 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 344                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 345                 VEX_LIG;
 346
 347 // For the disassembler
 348 let isCodeGenOnly = 1 in {
 349   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 350                         (ins VR128:$src1, FR32:$src2),
 351                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 352                         XS, VEX_4V, VEX_LIG;
 353   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 354                         (ins VR128:$src1, FR64:$src2),
 355                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 356                         XD, VEX_4V, VEX_LIG;
 357 }
 358
 359 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 360   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 361                  VEX_LIG;
 362   let AddedComplexity = 20 in
 363     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 364                    VEX_LIG;
 365 }
 366
 367 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 368                   "movss\t{$src, $dst|$dst, $src}",
 369                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 370 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 371                   "movsd\t{$src, $dst|$dst, $src}",
 372                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 373
 374 // SSE1 & 2
 375 let Constraints = "$src1 = $dst" in {
 376   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 377                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 378   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 379                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 380
 381   // For the disassembler
 382   let isCodeGenOnly = 1 in {
 383     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 384                          (ins VR128:$src1, FR32:$src2),
 385                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 386     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 387                          (ins VR128:$src1, FR64:$src2),
 388                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 389   }
 390 }
 391
 392 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 393   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 394
 395   let AddedComplexity = 20 in
 396     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 397 }
 398
 399 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 400                   "movss\t{$src, $dst|$dst, $src}",
 401                   [(store FR32:$src, addr:$dst)]>;
 402 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 403                   "movsd\t{$src, $dst|$dst, $src}",
 404                   [(store FR64:$src, addr:$dst)]>;
 405
 406 // Patterns
 407 let Predicates = [HasSSE1] in {
 408   let AddedComplexity = 15 in {
 409   // Extract the low 32-bit value from one vector and insert it into another.
 410   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 411             (MOVSSrr (v4f32 VR128:$src1),
 412                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 413   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 414             (MOVSSrr (v4i32 VR128:$src1),
 415                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 416
 417   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 418   // MOVSS to the lower bits.
 419   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 420             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 421   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 422             (MOVSSrr (v4f32 (V_SET0)),
 423                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 424   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 425             (MOVSSrr (v4i32 (V_SET0)),
 426                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 427   }
 428
 429   let AddedComplexity = 20 in {
 430   // MOVSSrm zeros the high parts of the register; represent this
 431   // with SUBREG_TO_REG.
 432   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 433             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 434   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 435             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 436   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 437             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 438   }
 439
 440   // Extract and store.
 441   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 442                    addr:$dst),
 443             (MOVSSmr addr:$dst,
 444                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 445
 446   // Shuffle with MOVSS
 447   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 448             (MOVSSrr VR128:$src1, FR32:$src2)>;
 449   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 450             (MOVSSrr (v4i32 VR128:$src1),
 451                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 452   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 453             (MOVSSrr (v4f32 VR128:$src1),
 454                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 455 }
 456
 457 let Predicates = [HasSSE2] in {
 458   let AddedComplexity = 15 in {
 459   // Extract the low 64-bit value from one vector and insert it into another.
 460   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 461             (MOVSDrr (v2f64 VR128:$src1),
 462                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 463   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 464             (MOVSDrr (v2i64 VR128:$src1),
 465                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 466
 467   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 468   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 469             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 470   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 471             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 472
 473   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 474   // MOVSD to the lower bits.
 475   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 476             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 477   }
 478
 479   let AddedComplexity = 20 in {
 480   // MOVSDrm zeros the high parts of the register; represent this
 481   // with SUBREG_TO_REG.
 482   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 483             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 484   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 485             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 486   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 487             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 489             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzload addr:$src)),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   }
 493
 494   // Extract and store.
 495   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 496                    addr:$dst),
 497             (MOVSDmr addr:$dst,
 498                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 499
 500   // Shuffle with MOVSD
 501   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 502             (MOVSDrr VR128:$src1, FR64:$src2)>;
 503   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 504             (MOVSDrr (v2i64 VR128:$src1),
 505                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 506   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 507             (MOVSDrr (v2f64 VR128:$src1),
 508                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 509   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 510             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 511   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 513
 514   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 515   // is during lowering, where it's not possible to recognize the fold cause
 516   // it has two uses through a bitcast. One use disappears at isel time and the
 517   // fold opportunity reappears.
 518   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 519             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 520   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 521             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 522   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 523             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 524   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 525             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 526 }
 527
 528 let Predicates = [HasAVX] in {
 529   let AddedComplexity = 15 in {
 530   // Extract the low 32-bit value from one vector and insert it into another.
 531   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 532             (VMOVSSrr (v4f32 VR128:$src1),
 533                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 534   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 535             (VMOVSSrr (v4i32 VR128:$src1),
 536                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 537
 538   // Extract the low 64-bit value from one vector and insert it into another.
 539   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSDrr (v2f64 VR128:$src1),
 541                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 542   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSDrr (v2i64 VR128:$src1),
 544                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 545
 546   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 547   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 549   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 550             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 551
 552   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 553   // MOVS{S,D} to the lower bits.
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 555             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 557             (VMOVSSrr (v4f32 (V_SET0)),
 558                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 559   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 560             (VMOVSSrr (v4i32 (V_SET0)),
 561                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 562   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 563             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 564
 565   // Move low f32 and clear high bits.
 566   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 567             (SUBREG_TO_REG (i32 0),
 568               (VMOVSSrr (v4f32 (V_SET0)),
 569                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 570   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 571             (SUBREG_TO_REG (i32 0),
 572               (VMOVSSrr (v4i32 (V_SET0)),
 573                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 574   }
 575
 576   let AddedComplexity = 20 in {
 577   // MOVSSrm zeros the high parts of the register; represent this
 578   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 579   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 581   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 582             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 583   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 585
 586   // MOVSDrm zeros the high parts of the register; represent this
 587   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 588   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 589             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 590   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 591             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 592   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 593             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 594   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 595             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 596   def : Pat<(v2f64 (X86vzload addr:$src)),
 597             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 598
 599   // Represent the same patterns above but in the form they appear for
 600   // 256-bit types
 601   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 602                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 603             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 604   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 605                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 606             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 607   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 608                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 610   }
 611   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 612                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 613             (SUBREG_TO_REG (i32 0),
 614                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 615                            sub_xmm)>;
 616   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 617                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 618             (SUBREG_TO_REG (i64 0),
 619                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 622                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 623             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 624
 625   // Move low f64 and clear high bits.
 626   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 627             (SUBREG_TO_REG (i32 0),
 628               (VMOVSDrr (v2f64 (V_SET0)),
 629                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 630
 631   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633               (VMOVSDrr (v2i64 (V_SET0)),
 634                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 635
 636 // Extract and store.
 637   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 638                    addr:$dst),
 639             (VMOVSSmr addr:$dst,
 640                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 641   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 642                    addr:$dst),
 643             (VMOVSDmr addr:$dst,
 644                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 645
 646   // Shuffle with VMOVSS
 647   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 648             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 649   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 650             (VMOVSSrr (v4i32 VR128:$src1),
 651                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 652   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (VMOVSSrr (v4f32 VR128:$src1),
 654                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 655
 656   // 256-bit variants
 657   def : Pat<(v8i32 (X86Movsd VR256:$src1, VR256:$src2)),
 658             (SUBREG_TO_REG (i32 0),
 659                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 660                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 661   def : Pat<(v8f32 (X86Movsd VR256:$src1, VR256:$src2)),
 662             (SUBREG_TO_REG (i32 0),
 663                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 664                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 665
 666   // Shuffle with VMOVSD
 667   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 668             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 669   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 670             (VMOVSDrr (v2i64 VR128:$src1),
 671                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr (v2f64 VR128:$src1),
 674                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 677                                                    sub_sd))>;
 678   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 679             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 680                                                    sub_sd))>;
 681
 682   // 256-bit variants
 683   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 684             (SUBREG_TO_REG (i32 0),
 685                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 686                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 687   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 690                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 699                                                    sub_sd))>;
 700   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 702                                                    sub_sd))>;
 703   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 705                                                    sub_sd))>;
 706   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 707             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 708                                                    sub_sd))>;
 709 }
 710
 711 //===----------------------------------------------------------------------===//
 712 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 713 //===----------------------------------------------------------------------===//
 714
 715 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 716                             X86MemOperand x86memop, PatFrag ld_frag,
 717                             string asm, Domain d,
 718                             bit IsReMaterializable = 1> {
 719 let neverHasSideEffects = 1 in
 720   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 721               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 722 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 723   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 724               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 725                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 726 }
 727
 728 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 729                               "movaps", SSEPackedSingle>, TB, VEX;
 730 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 731                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 732 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 733                               "movups", SSEPackedSingle>, TB, VEX;
 734 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 735                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 736
 737 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 738                               "movaps", SSEPackedSingle>, TB, VEX;
 739 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 740                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 741 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 742                               "movups", SSEPackedSingle>, TB, VEX;
 743 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 744                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 745 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 746                               "movaps", SSEPackedSingle>, TB;
 747 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 748                               "movapd", SSEPackedDouble>, TB, OpSize;
 749 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 750                               "movups", SSEPackedSingle>, TB;
 751 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 752                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 753
 754 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 755                    "movaps\t{$src, $dst|$dst, $src}",
 756                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 757 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 758                    "movapd\t{$src, $dst|$dst, $src}",
 759                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 760 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 761                    "movups\t{$src, $dst|$dst, $src}",
 762                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 763 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 764                    "movupd\t{$src, $dst|$dst, $src}",
 765                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 766 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 767                    "movaps\t{$src, $dst|$dst, $src}",
 768                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 769 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 770                    "movapd\t{$src, $dst|$dst, $src}",
 771                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 772 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 773                    "movups\t{$src, $dst|$dst, $src}",
 774                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 775 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 776                    "movupd\t{$src, $dst|$dst, $src}",
 777                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 778
 779 // For disassembler
 780 let isCodeGenOnly = 1 in {
 781   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 782                           (ins VR128:$src),
 783                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 784   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 785                            (ins VR128:$src),
 786                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 787   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 788                            (ins VR128:$src),
 789                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 790   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 791                            (ins VR128:$src),
 792                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 793   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 794                             (ins VR256:$src),
 795                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 796   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 797                             (ins VR256:$src),
 798                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 799   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 800                             (ins VR256:$src),
 801                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 802   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 803                             (ins VR256:$src),
 804                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 805 }
 806
 807 let Predicates = [HasAVX] in {
 808 def : Pat<(v8i32 (X86vzmovl
 809                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 810           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 811 def : Pat<(v4i64 (X86vzmovl
 812                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 813           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 814 def : Pat<(v8f32 (X86vzmovl
 815                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 816           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 817 def : Pat<(v4f64 (X86vzmovl
 818                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 819           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 820 }
 821
 822
 823 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 824 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 825           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 826
 827 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 828 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 829           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 830
 831 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 832                    "movaps\t{$src, $dst|$dst, $src}",
 833                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 834 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 835                    "movapd\t{$src, $dst|$dst, $src}",
 836                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 837 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 838                    "movups\t{$src, $dst|$dst, $src}",
 839                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 840 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 841                    "movupd\t{$src, $dst|$dst, $src}",
 842                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 843
 844 // For disassembler
 845 let isCodeGenOnly = 1 in {
 846   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 847                          "movaps\t{$src, $dst|$dst, $src}", []>;
 848   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 849                          "movapd\t{$src, $dst|$dst, $src}", []>;
 850   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 851                          "movups\t{$src, $dst|$dst, $src}", []>;
 852   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 853                          "movupd\t{$src, $dst|$dst, $src}", []>;
 854 }
 855
 856 let Predicates = [HasAVX] in {
 857   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 858             (VMOVUPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 860             (VMOVUPDmr addr:$dst, VR128:$src)>;
 861 }
 862
 863 let Predicates = [HasSSE1] in
 864   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 865             (MOVUPSmr addr:$dst, VR128:$src)>;
 866 let Predicates = [HasSSE2] in
 867   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 868             (MOVUPDmr addr:$dst, VR128:$src)>;
 869
 870 // Use movaps / movups for SSE integer load / store (one byte shorter).
 871 // The instructions selected below are then converted to MOVDQA/MOVDQU
 872 // during the SSE domain pass.
 873 let Predicates = [HasSSE1] in {
 874   def : Pat<(alignedloadv4i32 addr:$src),
 875             (MOVAPSrm addr:$src)>;
 876   def : Pat<(loadv4i32 addr:$src),
 877             (MOVUPSrm addr:$src)>;
 878   def : Pat<(alignedloadv2i64 addr:$src),
 879             (MOVAPSrm addr:$src)>;
 880   def : Pat<(loadv2i64 addr:$src),
 881             (MOVUPSrm addr:$src)>;
 882
 883   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 884             (MOVAPSmr addr:$dst, VR128:$src)>;
 885   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 886             (MOVAPSmr addr:$dst, VR128:$src)>;
 887   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 888             (MOVAPSmr addr:$dst, VR128:$src)>;
 889   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 890             (MOVAPSmr addr:$dst, VR128:$src)>;
 891   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 892             (MOVUPSmr addr:$dst, VR128:$src)>;
 893   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 894             (MOVUPSmr addr:$dst, VR128:$src)>;
 895   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 896             (MOVUPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 898             (MOVUPSmr addr:$dst, VR128:$src)>;
 899 }
 900
 901 // Use vmovaps/vmovups for AVX integer load/store.
 902 let Predicates = [HasAVX] in {
 903   // 128-bit load/store
 904   def : Pat<(alignedloadv4i32 addr:$src),
 905             (VMOVAPSrm addr:$src)>;
 906   def : Pat<(loadv4i32 addr:$src),
 907             (VMOVUPSrm addr:$src)>;
 908   def : Pat<(alignedloadv2i64 addr:$src),
 909             (VMOVAPSrm addr:$src)>;
 910   def : Pat<(loadv2i64 addr:$src),
 911             (VMOVUPSrm addr:$src)>;
 912
 913   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 914             (VMOVAPSmr addr:$dst, VR128:$src)>;
 915   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 916             (VMOVAPSmr addr:$dst, VR128:$src)>;
 917   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 918             (VMOVAPSmr addr:$dst, VR128:$src)>;
 919   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 920             (VMOVAPSmr addr:$dst, VR128:$src)>;
 921   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 922             (VMOVUPSmr addr:$dst, VR128:$src)>;
 923   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 924             (VMOVUPSmr addr:$dst, VR128:$src)>;
 925   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 926             (VMOVUPSmr addr:$dst, VR128:$src)>;
 927   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 928             (VMOVUPSmr addr:$dst, VR128:$src)>;
 929
 930   // 256-bit load/store
 931   def : Pat<(alignedloadv4i64 addr:$src),
 932             (VMOVAPSYrm addr:$src)>;
 933   def : Pat<(loadv4i64 addr:$src),
 934             (VMOVUPSYrm addr:$src)>;
 935   def : Pat<(alignedloadv8i32 addr:$src),
 936             (VMOVAPSYrm addr:$src)>;
 937   def : Pat<(loadv8i32 addr:$src),
 938             (VMOVUPSYrm addr:$src)>;
 939   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 940             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 941   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 942             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 943   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 944             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 945   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 946             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 947   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 948             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 949   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 950             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 951   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 952             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 953   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 954             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 955 }
 956
 957 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 958 // bits are disregarded. FIXME: Set encoding to pseudo!
 959 let neverHasSideEffects = 1 in {
 960 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 961                      "movaps\t{$src, $dst|$dst, $src}", []>;
 962 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 963                      "movapd\t{$src, $dst|$dst, $src}", []>;
 964 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 965                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 966 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 967                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 968 }
 969
 970 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 971 // bits are disregarded. FIXME: Set encoding to pseudo!
 972 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 973 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 974                      "movaps\t{$src, $dst|$dst, $src}",
 975                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 976 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 977                      "movapd\t{$src, $dst|$dst, $src}",
 978                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 979 let isCodeGenOnly = 1 in {
 980   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 981                          "movaps\t{$src, $dst|$dst, $src}",
 982                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 983   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 984                          "movapd\t{$src, $dst|$dst, $src}",
 985                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 986 }
 987 }
 988
 989 //===----------------------------------------------------------------------===//
 990 // SSE 1 & 2 - Move Low packed FP Instructions
 991 //===----------------------------------------------------------------------===//
 992
 993 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 994                                  PatFrag mov_frag, string base_opc,
 995                                  string asm_opr> {
 996   def PSrm : PI<opc, MRMSrcMem,
 997          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 998          !strconcat(base_opc, "s", asm_opr),
 999      [(set RC:$dst,
1000        (mov_frag RC:$src1,
1001               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1002               SSEPackedSingle>, TB;
1003
1004   def PDrm : PI<opc, MRMSrcMem,
1005          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1006          !strconcat(base_opc, "d", asm_opr),
1007      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1008                               (scalar_to_vector (loadf64 addr:$src2)))))],
1009               SSEPackedDouble>, TB, OpSize;
1010 }
1011
1012 let AddedComplexity = 20 in {
1013   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1014                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1015 }
1016 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1017   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1018                                    "\t{$src2, $dst|$dst, $src2}">;
1019 }
1020
1021 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1022                    "movlps\t{$src, $dst|$dst, $src}",
1023                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1024                                  (iPTR 0))), addr:$dst)]>, VEX;
1025 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1026                    "movlpd\t{$src, $dst|$dst, $src}",
1027                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1028                                  (iPTR 0))), addr:$dst)]>, VEX;
1029 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1030                    "movlps\t{$src, $dst|$dst, $src}",
1031                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1032                                  (iPTR 0))), addr:$dst)]>;
1033 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1034                    "movlpd\t{$src, $dst|$dst, $src}",
1035                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1036                                  (iPTR 0))), addr:$dst)]>;
1037
1038 let Predicates = [HasAVX] in {
1039   let AddedComplexity = 20 in {
1040     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1041     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1042               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1043     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1044               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1045     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1046     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1050   }
1051
1052   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1053   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1054             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1055   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1056                                  VR128:$src2)), addr:$src1),
1057             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1058
1059   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1060   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1061             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1062   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1063             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1064
1065   // Shuffle with VMOVLPS
1066   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1067             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1068   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1069             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1070   def : Pat<(X86Movlps VR128:$src1,
1071                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073
1074   // Shuffle with VMOVLPD
1075   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1076             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1077   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1078             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1079   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1080                               (scalar_to_vector (loadf64 addr:$src2)))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082
1083   // Store patterns
1084   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1085                    addr:$src1),
1086             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1087   def : Pat<(store (v4i32 (X86Movlps
1088                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1089             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1090   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1091                    addr:$src1),
1092             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1093   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1094                    addr:$src1),
1095             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1096 }
1097
1098 let Predicates = [HasSSE1] in {
1099   let AddedComplexity = 20 in {
1100     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1101     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1102               (MOVLPSrm VR128:$src1, addr:$src2)>;
1103     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1104               (MOVLPSrm VR128:$src1, addr:$src2)>;
1105   }
1106
1107   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1108   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1109                                  (iPTR 0))), addr:$src1),
1110             (MOVLPSmr addr:$src1, VR128:$src2)>;
1111   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1112             (MOVLPSmr addr:$src1, VR128:$src2)>;
1113   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1114                                  VR128:$src2)), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116
1117   // Shuffle with MOVLPS
1118   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1119             (MOVLPSrm VR128:$src1, addr:$src2)>;
1120   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1121             (MOVLPSrm VR128:$src1, addr:$src2)>;
1122   def : Pat<(X86Movlps VR128:$src1,
1123                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(X86Movlps VR128:$src1,
1126                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1127             (MOVLPSrm VR128:$src1, addr:$src2)>;
1128
1129   // Store patterns
1130   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1131                                       addr:$src1),
1132             (MOVLPSmr addr:$src1, VR128:$src2)>;
1133   def : Pat<(store (v4i32 (X86Movlps
1134                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1135                               addr:$src1),
1136             (MOVLPSmr addr:$src1, VR128:$src2)>;
1137 }
1138
1139 let Predicates = [HasSSE2] in {
1140   let AddedComplexity = 20 in {
1141     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1142     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1143               (MOVLPDrm VR128:$src1, addr:$src2)>;
1144     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1145               (MOVLPDrm VR128:$src1, addr:$src2)>;
1146   }
1147
1148   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1149   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1150             (MOVLPDmr addr:$src1, VR128:$src2)>;
1151   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1152             (MOVLPDmr addr:$src1, VR128:$src2)>;
1153
1154   // Shuffle with MOVLPD
1155   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1156             (MOVLPDrm VR128:$src1, addr:$src2)>;
1157   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1158             (MOVLPDrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1160                               (scalar_to_vector (loadf64 addr:$src2)))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162
1163   // Store patterns
1164   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1165                            addr:$src1),
1166             (MOVLPDmr addr:$src1, VR128:$src2)>;
1167   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1168                            addr:$src1),
1169             (MOVLPDmr addr:$src1, VR128:$src2)>;
1170 }
1171
1172 //===----------------------------------------------------------------------===//
1173 // SSE 1 & 2 - Move Hi packed FP Instructions
1174 //===----------------------------------------------------------------------===//
1175
1176 let AddedComplexity = 20 in {
1177   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1178                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1179 }
1180 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1181   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1182                                    "\t{$src2, $dst|$dst, $src2}">;
1183 }
1184
1185 // v2f64 extract element 1 is always custom lowered to unpack high to low
1186 // and extract element 0 so the non-store version isn't too horrible.
1187 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movhps\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract
1190                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1191                                          (undef)), (iPTR 0))), addr:$dst)]>,
1192                    VEX;
1193 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movhpd\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract
1196                                  (v2f64 (unpckh VR128:$src, (undef))),
1197                                  (iPTR 0))), addr:$dst)]>,
1198                    VEX;
1199 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1200                    "movhps\t{$src, $dst|$dst, $src}",
1201                    [(store (f64 (vector_extract
1202                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1203                                          (undef)), (iPTR 0))), addr:$dst)]>;
1204 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhpd\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (v2f64 (unpckh VR128:$src, (undef))),
1208                                  (iPTR 0))), addr:$dst)]>;
1209
1210 let Predicates = [HasAVX] in {
1211   // VMOVHPS patterns
1212   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1213             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1214   def : Pat<(X86Movlhps VR128:$src1,
1215                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1216             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(X86Movlhps VR128:$src1,
1218                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1219             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1220   def : Pat<(X86Movlhps VR128:$src1,
1221                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1222             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1223
1224   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1225   // is during lowering, where it's not possible to recognize the load fold cause
1226   // it has two uses through a bitcast. One use disappears at isel time and the
1227   // fold opportunity reappears.
1228   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1229                       (scalar_to_vector (loadf64 addr:$src2)))),
1230             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1231
1232   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1233   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (f64 (vector_extract
1239             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1240             (VMOVHPSmr addr:$dst, VR128:$src)>;
1241   def : Pat<(store (f64 (vector_extract
1242             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1243             (VMOVHPDmr addr:$dst, VR128:$src)>;
1244 }
1245
1246 let Predicates = [HasSSE1] in {
1247   // MOVHPS patterns
1248   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1249             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1250   def : Pat<(X86Movlhps VR128:$src1,
1251                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1252             (MOVHPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(X86Movlhps VR128:$src1,
1254                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1255             (MOVHPSrm VR128:$src1, addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259
1260   // Store patterns
1261   def : Pat<(store (f64 (vector_extract
1262             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1263             (MOVHPSmr addr:$dst, VR128:$src)>;
1264 }
1265
1266 let Predicates = [HasSSE2] in {
1267   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1268   // is during lowering, where it's not possible to recognize the load fold cause
1269   // it has two uses through a bitcast. One use disappears at isel time and the
1270   // fold opportunity reappears.
1271   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1272                       (scalar_to_vector (loadf64 addr:$src2)))),
1273             (MOVHPDrm VR128:$src1, addr:$src2)>;
1274
1275   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1276   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1277                       (scalar_to_vector (loadf64 addr:$src2)))),
1278             (MOVHPDrm VR128:$src1, addr:$src2)>;
1279
1280   // Store patterns
1281   def : Pat<(store (f64 (vector_extract
1282             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1283             (MOVHPDmr addr:$dst, VR128:$src)>;
1284 }
1285
1286 //===----------------------------------------------------------------------===//
1287 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1288 //===----------------------------------------------------------------------===//
1289
1290 let AddedComplexity = 20 in {
1291   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1292                                        (ins VR128:$src1, VR128:$src2),
1293                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1294                       [(set VR128:$dst,
1295                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1296                       VEX_4V;
1297   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1298                                        (ins VR128:$src1, VR128:$src2),
1299                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1300                       [(set VR128:$dst,
1301                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1302                       VEX_4V;
1303 }
1304 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1305   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1306                                        (ins VR128:$src1, VR128:$src2),
1307                       "movlhps\t{$src2, $dst|$dst, $src2}",
1308                       [(set VR128:$dst,
1309                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1310   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1311                                        (ins VR128:$src1, VR128:$src2),
1312                       "movhlps\t{$src2, $dst|$dst, $src2}",
1313                       [(set VR128:$dst,
1314                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1315 }
1316
1317 let Predicates = [HasAVX] in {
1318   // MOVLHPS patterns
1319   let AddedComplexity = 20 in {
1320     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1321               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1322     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1323               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1324
1325     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1326     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1327               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1328   }
1329   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1330             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1331   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1332             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1333   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1334             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1335
1336   // MOVHLPS patterns
1337   let AddedComplexity = 20 in {
1338     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1339     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1340               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1341
1342     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1343     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1344               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1345     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1346               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1347   }
1348
1349   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1350             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1351   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1352             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1353 }
1354
1355 let Predicates = [HasSSE1] in {
1356   // MOVLHPS patterns
1357   let AddedComplexity = 20 in {
1358     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1359               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1360     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1361               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1362
1363     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1364     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1365               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1366   }
1367   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1368             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1369   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1373
1374   // MOVHLPS patterns
1375   let AddedComplexity = 20 in {
1376     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1377     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1378               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1379
1380     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1381     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1382               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1383     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1384               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1385   }
1386
1387   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1388             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1389   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1390             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1391 }
1392
1393 //===----------------------------------------------------------------------===//
1394 // SSE 1 & 2 - Conversion Instructions
1395 //===----------------------------------------------------------------------===//
1396
1397 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1398                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1399                      string asm> {
1400   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1401                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1402   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1403                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1404 }
1405
1406 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1407                           X86MemOperand x86memop, string asm> {
1408   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1409   let mayLoad = 1 in
1410   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1411 }
1412
1413 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1414                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1415                          string asm, Domain d> {
1416   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1417                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1418   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1419                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1420 }
1421
1422 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1423                           X86MemOperand x86memop, string asm> {
1424   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1425               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1426   let mayLoad = 1 in
1427   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1428               (ins DstRC:$src1, x86memop:$src),
1429               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1430 }
1431
1432 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1433                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1434                                 VEX_LIG;
1435 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1436                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1437                                 VEX_W, VEX_LIG;
1438 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1439                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1440                                 VEX_LIG;
1441 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1442                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1443                                 VEX, VEX_W, VEX_LIG;
1444
1445 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1446 // register, but the same isn't true when only using memory operands,
1447 // provide other assembly "l" and "q" forms to address this explicitly
1448 // where appropriate to do so.
1449 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1450                                   VEX_4V, VEX_LIG;
1451 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1452                                   VEX_4V, VEX_W, VEX_LIG;
1453 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1454                                   VEX_4V, VEX_LIG;
1455 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1456                                   VEX_4V, VEX_LIG;
1457 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1458                                   VEX_4V, VEX_W, VEX_LIG;
1459
1460 let Predicates = [HasAVX] in {
1461   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1462             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1463   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1464             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1465   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1466             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1467   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1468             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1469
1470   def : Pat<(f32 (sint_to_fp GR32:$src)),
1471             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1472   def : Pat<(f32 (sint_to_fp GR64:$src)),
1473             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1474   def : Pat<(f64 (sint_to_fp GR32:$src)),
1475             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1476   def : Pat<(f64 (sint_to_fp GR64:$src)),
1477             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1478 }
1479
1480 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1481                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1482 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1483                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1484 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1485                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1486 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1487                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1488 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1489                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1490 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1491                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1492 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1493                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1494 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1496
1497 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1498 // and/or XMM operand(s).
1499
1500 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1501                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1502                          string asm> {
1503   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1504               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1505               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1506   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1507               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1508               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1509 }
1510
1511 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1512                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1513                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1514   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1515               !if(Is2Addr,
1516                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1517                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1518               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1519   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1520               (ins DstRC:$src1, x86memop:$src2),
1521               !if(Is2Addr,
1522                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1523                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1524               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1525 }
1526
1527 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1528                       f128mem, load, "cvtsd2si">, XD, VEX;
1529 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1530                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1531                       XD, VEX, VEX_W;
1532
1533 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1534 // Get rid of this hack or rename the intrinsics, there are several
1535 // intructions that only match with the intrinsic form, why create duplicates
1536 // to let them be recognized by the assembler?
1537 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1538                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1539 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1540                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1541                       VEX_LIG;
1542
1543 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1544                 f128mem, load, "cvtsd2si{l}">, XD;
1545 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1546                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1547
1548
1549 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1550           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1551 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1552           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1553           VEX_W;
1554 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1555           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1556 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1557           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1558           VEX_4V, VEX_W;
1559
1560 let Constraints = "$src1 = $dst" in {
1561   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1562                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1563                         "cvtsi2ss">, XS;
1564   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1565                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1566                         "cvtsi2ss{q}">, XS, REX_W;
1567   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1568                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1569                         "cvtsi2sd">, XD;
1570   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1571                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1572                         "cvtsi2sd">, XD, REX_W;
1573 }
1574
1575 /// SSE 1 Only
1576
1577 // Aliases for intrinsics
1578 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1579                                     f32mem, load, "cvttss2si">, XS, VEX;
1580 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1581                                     int_x86_sse_cvttss2si64, f32mem, load,
1582                                     "cvttss2si">, XS, VEX, VEX_W;
1583 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1584                                     f128mem, load, "cvttsd2si">, XD, VEX;
1585 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1586                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1587                                     "cvttsd2si">, XD, VEX, VEX_W;
1588 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1589                                     f32mem, load, "cvttss2si">, XS;
1590 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1591                                     int_x86_sse_cvttss2si64, f32mem, load,
1592                                     "cvttss2si{q}">, XS, REX_W;
1593 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1594                                     f128mem, load, "cvttsd2si">, XD;
1595 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1596                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1597                                     "cvttsd2si{q}">, XD, REX_W;
1598
1599 let Pattern = []<dag> in {
1600 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1601                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1602                                VEX, VEX_LIG;
1603 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1604                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1605                                VEX_W, VEX_LIG;
1606 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1607                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1608                                SSEPackedSingle>, TB, VEX;
1609 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1610                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1611                                SSEPackedSingle>, TB, VEX;
1612 }
1613
1614 let Pattern = []<dag> in {
1615 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1616                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1617 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1618                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1619 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1620                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1621                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1622 }
1623
1624 let Predicates = [HasSSE1] in {
1625   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1626             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1627   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1628             (CVTSS2SIrm addr:$src)>;
1629   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1630             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1631   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1632             (CVTSS2SI64rm addr:$src)>;
1633 }
1634
1635 let Predicates = [HasAVX] in {
1636   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1637             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1638   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1639             (VCVTSS2SIrm addr:$src)>;
1640   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1641             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1642   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1643             (VCVTSS2SI64rm addr:$src)>;
1644 }
1645
1646 /// SSE 2 Only
1647
1648 // Convert scalar double to scalar single
1649 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1650                        (ins FR64:$src1, FR64:$src2),
1651                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1652                       VEX_4V, VEX_LIG;
1653 let mayLoad = 1 in
1654 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1655                        (ins FR64:$src1, f64mem:$src2),
1656                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1657                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1658
1659 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1660           Requires<[HasAVX]>;
1661
1662 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1663                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1664                       [(set FR32:$dst, (fround FR64:$src))]>;
1665 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1666                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1667                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1668                   Requires<[HasSSE2, OptForSize]>;
1669
1670 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1671                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1672                       XS, VEX_4V;
1673 let Constraints = "$src1 = $dst" in
1674 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1675                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1676
1677 // Convert scalar single to scalar double
1678 // SSE2 instructions with XS prefix
1679 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1680                     (ins FR32:$src1, FR32:$src2),
1681                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1682                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1683 let mayLoad = 1 in
1684 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1685                     (ins FR32:$src1, f32mem:$src2),
1686                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1687                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1688
1689 let Predicates = [HasAVX] in {
1690   def : Pat<(f64 (fextend FR32:$src)),
1691             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1692   def : Pat<(fextend (loadf32 addr:$src)),
1693             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1694   def : Pat<(extloadf32 addr:$src),
1695             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1696 }
1697
1698 def : Pat<(extloadf32 addr:$src),
1699           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1700           Requires<[HasAVX, OptForSpeed]>;
1701
1702 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1703                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1704                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1705                  Requires<[HasSSE2]>;
1706 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1707                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1708                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1709                  Requires<[HasSSE2, OptForSize]>;
1710
1711 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1712 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1713 // combine.
1714 // Since these loads aren't folded into the fextend, we have to match it
1715 // explicitly here.
1716 def : Pat<(fextend (loadf32 addr:$src)),
1717           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1718 def : Pat<(extloadf32 addr:$src),
1719           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1720
1721 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1722                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1725                                        VR128:$src2))]>, XS, VEX_4V,
1726                     Requires<[HasAVX]>;
1727 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1728                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1729                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1730                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1731                                        (load addr:$src2)))]>, XS, VEX_4V,
1732                     Requires<[HasAVX]>;
1733 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1734 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1735                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        VR128:$src2))]>, XS,
1739                     Requires<[HasSSE2]>;
1740 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1741                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1742                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1743                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1744                                        (load addr:$src2)))]>, XS,
1745                     Requires<[HasSSE2]>;
1746 }
1747
1748 // Convert doubleword to packed single/double fp
1749 // SSE2 instructions without OpSize prefix
1750 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1751                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1752                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1753                      TB, VEX, Requires<[HasAVX]>;
1754 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1755                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1756                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1757                                         (bitconvert (memopv2i64 addr:$src))))]>,
1758                      TB, VEX, Requires<[HasAVX]>;
1759 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1760                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1762                      TB, Requires<[HasSSE2]>;
1763 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1764                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1765                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1766                                         (bitconvert (memopv2i64 addr:$src))))]>,
1767                      TB, Requires<[HasSSE2]>;
1768
1769 // FIXME: why the non-intrinsic version is described as SSE3?
1770 // SSE2 instructions with XS prefix
1771 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1772                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1773                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1774                      XS, VEX, Requires<[HasAVX]>;
1775 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1776                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1777                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1778                                         (bitconvert (memopv2i64 addr:$src))))]>,
1779                      XS, VEX, Requires<[HasAVX]>;
1780 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1781                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1782                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1783                      XS, Requires<[HasSSE2]>;
1784 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1785                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1786                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1787                                         (bitconvert (memopv2i64 addr:$src))))]>,
1788                      XS, Requires<[HasSSE2]>;
1789
1790
1791 // Convert packed single/double fp to doubleword
1792 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1793                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1794 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1795                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1796 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1797                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1798 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1799                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1800 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1801                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1802 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1803                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1804
1805 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1806                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1807                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1808                         VEX;
1809 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1810                          (ins f128mem:$src),
1811                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1812                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1813                                             (memop addr:$src)))]>, VEX;
1814 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1815                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1816                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1817 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1818                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1819                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1820                                             (memop addr:$src)))]>;
1821
1822 // SSE2 packed instructions with XD prefix
1823 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1825                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1826                      XD, VEX, Requires<[HasAVX]>;
1827 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1829                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1830                                           (memop addr:$src)))]>,
1831                      XD, VEX, Requires<[HasAVX]>;
1832 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1833                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1834                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1835                      XD, Requires<[HasSSE2]>;
1836 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1837                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1838                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1839                                           (memop addr:$src)))]>,
1840                      XD, Requires<[HasSSE2]>;
1841
1842
1843 // Convert with truncation packed single/double fp to doubleword
1844 // SSE2 packed instructions with XS prefix
1845 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1846                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1847 let mayLoad = 1 in
1848 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1849                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1850 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1851                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1852 let mayLoad = 1 in
1853 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1854                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1855 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1856                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1857                       [(set VR128:$dst,
1858                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1859 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1860                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1861                       [(set VR128:$dst,
1862                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1863
1864 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1865                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1866                         [(set VR128:$dst,
1867                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1868                       XS, VEX, Requires<[HasAVX]>;
1869 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1870                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1871                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1872                                            (memop addr:$src)))]>,
1873                       XS, VEX, Requires<[HasAVX]>;
1874
1875 let Predicates = [HasSSE2] in {
1876   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1877             (Int_CVTDQ2PSrr VR128:$src)>;
1878   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1879             (CVTTPS2DQrr VR128:$src)>;
1880 }
1881
1882 let Predicates = [HasAVX] in {
1883   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1884             (Int_VCVTDQ2PSrr VR128:$src)>;
1885   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1886             (VCVTTPS2DQrr VR128:$src)>;
1887   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1888             (VCVTDQ2PSYrr VR256:$src)>;
1889   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1890             (VCVTTPS2DQYrr VR256:$src)>;
1891 }
1892
1893 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1894                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1895                         [(set VR128:$dst,
1896                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1897 let isCodeGenOnly = 1 in
1898 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1899                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1900                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1901                                                (memop addr:$src)))]>, VEX;
1902 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1903                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1904                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1905 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1906                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1907                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1908                                         (memop addr:$src)))]>;
1909
1910 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1911 // register, but the same isn't true when using memory operands instead.
1912 // Provide other assembly rr and rm forms to address this explicitly.
1913 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1914                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1915
1916 // XMM only
1917 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1918                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1919 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1920                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1921
1922 // YMM only
1923 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1924                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1925 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1926                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1927
1928 // Convert packed single to packed double
1929 let Predicates = [HasAVX] in {
1930                   // SSE2 instructions without OpSize prefix
1931 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1932                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1933 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1934                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1935 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1936                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1937 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1939 }
1940 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1941                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1942 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1943                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1944
1945 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1948                      TB, VEX, Requires<[HasAVX]>;
1949 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1950                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1951                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1952                                           (load addr:$src)))]>,
1953                      TB, VEX, Requires<[HasAVX]>;
1954 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1955                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1956                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1957                      TB, Requires<[HasSSE2]>;
1958 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1959                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1960                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1961                                           (load addr:$src)))]>,
1962                      TB, Requires<[HasSSE2]>;
1963
1964 // Convert packed double to packed single
1965 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1966 // register, but the same isn't true when using memory operands instead.
1967 // Provide other assembly rr and rm forms to address this explicitly.
1968 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1969                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1970 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1971                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1972
1973 // XMM only
1974 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1976 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1977                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1978
1979 // YMM only
1980 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1981                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1982 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1983                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1984 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1985                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1986 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1987                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1988
1989
1990 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1992                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1993 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1994                          (ins f128mem:$src),
1995                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1996                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1997                                             (memop addr:$src)))]>;
1998 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2000                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2001 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2002                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2003                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2004                                             (memop addr:$src)))]>;
2005
2006 // AVX 256-bit register conversion intrinsics
2007 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2008 // whenever possible to avoid declaring two versions of each one.
2009 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2010           (VCVTDQ2PSYrr VR256:$src)>;
2011 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2012           (VCVTDQ2PSYrm addr:$src)>;
2013
2014 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2015           (VCVTPD2PSYrr VR256:$src)>;
2016 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2017           (VCVTPD2PSYrm addr:$src)>;
2018
2019 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2020           (VCVTPS2DQYrr VR256:$src)>;
2021 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2022           (VCVTPS2DQYrm addr:$src)>;
2023
2024 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2025           (VCVTPS2PDYrr VR128:$src)>;
2026 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2027           (VCVTPS2PDYrm addr:$src)>;
2028
2029 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2030           (VCVTTPD2DQYrr VR256:$src)>;
2031 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2032           (VCVTTPD2DQYrm addr:$src)>;
2033
2034 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
2035           (VCVTTPS2DQYrr VR256:$src)>;
2036 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
2037           (VCVTTPS2DQYrm addr:$src)>;
2038
2039 // Match fround and fextend for 128/256-bit conversions
2040 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2041           (VCVTPD2PSYrr VR256:$src)>;
2042 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2043           (VCVTPD2PSYrm addr:$src)>;
2044
2045 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2046           (VCVTPS2PDYrr VR128:$src)>;
2047 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2048           (VCVTPS2PDYrm addr:$src)>;
2049
2050 //===----------------------------------------------------------------------===//
2051 // SSE 1 & 2 - Compare Instructions
2052 //===----------------------------------------------------------------------===//
2053
2054 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2055 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2056                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2057                             string asm, string asm_alt> {
2058   def rr : SIi8<0xC2, MRMSrcReg,
2059                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2060                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2061   def rm : SIi8<0xC2, MRMSrcMem,
2062                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2063                 [(set RC:$dst, (OpNode (VT RC:$src1),
2064                                          (ld_frag addr:$src2), imm:$cc))]>;
2065
2066   // Accept explicit immediate argument form instead of comparison code.
2067   let neverHasSideEffects = 1 in {
2068     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2069                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2070     let mayLoad = 1 in
2071     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2072                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2073   }
2074 }
2075
2076 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2077                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2078                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2079                  XS, VEX_4V, VEX_LIG;
2080 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2081                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2082                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2083                  XD, VEX_4V, VEX_LIG;
2084
2085 let Constraints = "$src1 = $dst" in {
2086   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2087                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2088                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2089                   XS;
2090   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2091                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2092                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2093                   XD;
2094 }
2095
2096 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2097                          Intrinsic Int, string asm> {
2098   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2099                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2100                         [(set VR128:$dst, (Int VR128:$src1,
2101                                                VR128:$src, imm:$cc))]>;
2102   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2103                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2104                         [(set VR128:$dst, (Int VR128:$src1,
2105                                                (load addr:$src), imm:$cc))]>;
2106 }
2107
2108 // Aliases to match intrinsics which expect XMM operand(s).
2109 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2110                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2111                      XS, VEX_4V;
2112 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2113                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2114                      XD, VEX_4V;
2115 let Constraints = "$src1 = $dst" in {
2116   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2117                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2118   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2119                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2120 }
2121
2122
2123 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2124 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2125                             ValueType vt, X86MemOperand x86memop,
2126                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2127   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2128                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2129                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2130   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2131                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2132                      [(set EFLAGS, (OpNode (vt RC:$src1),
2133                                            (ld_frag addr:$src2)))], d>;
2134 }
2135
2136 let Defs = [EFLAGS] in {
2137   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2138                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2139   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2140                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2141                                   VEX_LIG;
2142   let Pattern = []<dag> in {
2143     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2144                                     "comiss", SSEPackedSingle>, TB, VEX,
2145                                     VEX_LIG;
2146     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2147                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2148                                     VEX_LIG;
2149   }
2150
2151   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2152                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2153   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2154                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2155
2156   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2157                             load, "comiss", SSEPackedSingle>, TB, VEX;
2158   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2159                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2160   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2161                                   "ucomiss", SSEPackedSingle>, TB;
2162   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2163                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2164
2165   let Pattern = []<dag> in {
2166     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2167                                     "comiss", SSEPackedSingle>, TB;
2168     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2169                                     "comisd", SSEPackedDouble>, TB, OpSize;
2170   }
2171
2172   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2173                               load, "ucomiss", SSEPackedSingle>, TB;
2174   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2175                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2176
2177   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2178                                   "comiss", SSEPackedSingle>, TB;
2179   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2180                                   "comisd", SSEPackedDouble>, TB, OpSize;
2181 } // Defs = [EFLAGS]
2182
2183 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2184 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2185                             Intrinsic Int, string asm, string asm_alt,
2186                             Domain d> {
2187   let isAsmParserOnly = 1 in {
2188     def rri : PIi8<0xC2, MRMSrcReg,
2189                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2190                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2191     def rmi : PIi8<0xC2, MRMSrcMem,
2192                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2193                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2194   }
2195
2196   // Accept explicit immediate argument form instead of comparison code.
2197   def rri_alt : PIi8<0xC2, MRMSrcReg,
2198              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2199              asm_alt, [], d>;
2200   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2201              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2202              asm_alt, [], d>;
2203 }
2204
2205 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2206                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2207                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2208                SSEPackedSingle>, TB, VEX_4V;
2209 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2210                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2211                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2212                SSEPackedDouble>, TB, OpSize, VEX_4V;
2213 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2214                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2215                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2216                SSEPackedSingle>, TB, VEX_4V;
2217 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2218                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2219                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2220                SSEPackedDouble>, TB, OpSize, VEX_4V;
2221 let Constraints = "$src1 = $dst" in {
2222   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2223                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2224                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2225                  SSEPackedSingle>, TB;
2226   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2227                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2228                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2229                  SSEPackedDouble>, TB, OpSize;
2230 }
2231
2232 let Predicates = [HasSSE1] in {
2233 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2234           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2235 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2236           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2237 }
2238
2239 let Predicates = [HasSSE2] in {
2240 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2241           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2242 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2243           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2244 }
2245
2246 let Predicates = [HasAVX] in {
2247 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2248           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2249 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2250           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2251 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2252           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2253 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2254           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2255
2256 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2257           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2258 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2259           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2260 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2261           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2262 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2263           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2264 }
2265
2266 //===----------------------------------------------------------------------===//
2267 // SSE 1 & 2 - Shuffle Instructions
2268 //===----------------------------------------------------------------------===//
2269
2270 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2271 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2272                          ValueType vt, string asm, PatFrag mem_frag,
2273                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2274   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2275                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2276                    [(set RC:$dst, (vt (shufp:$src3
2277                             RC:$src1, (mem_frag addr:$src2))))], d>;
2278   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2279     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2280                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2281                    [(set RC:$dst,
2282                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2283 }
2284
2285 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2286            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2287            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2288 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2289            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2290            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2291 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2292            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2293            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2294 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2295            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2296            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2297
2298 let Constraints = "$src1 = $dst" in {
2299   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2300                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2301                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2302                     TB;
2303   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2304                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2305                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2306 }
2307
2308 let Predicates = [HasSSE1] in {
2309   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2310                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2311             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2312   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2313             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2314   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2315                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2316             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2317   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2318             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2319   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2320   // fall back to this for SSE1)
2321   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2322             (SHUFPSrri VR128:$src2, VR128:$src1,
2323                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2324   // Special unary SHUFPSrri case.
2325   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2326             (SHUFPSrri VR128:$src1, VR128:$src1,
2327                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2328 }
2329
2330 let Predicates = [HasSSE2] in {
2331   // Special binary v4i32 shuffle cases with SHUFPS.
2332   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2333             (SHUFPSrri VR128:$src1, VR128:$src2,
2334                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2335   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2336                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2337             (SHUFPSrmi VR128:$src1, addr:$src2,
2338                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2339   // Special unary SHUFPDrri cases.
2340   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2341             (SHUFPDrri VR128:$src1, VR128:$src1,
2342                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2343   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2344             (SHUFPDrri VR128:$src1, VR128:$src1,
2345                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2346   // Special binary v2i64 shuffle cases using SHUFPDrri.
2347   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2348             (SHUFPDrri VR128:$src1, VR128:$src2,
2349                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2350   // Generic SHUFPD patterns
2351   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2352                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2353             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2354   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2355             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2356   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2357             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2358 }
2359
2360 let Predicates = [HasAVX] in {
2361   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2362                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2363             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2364   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2365             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2366   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2367                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2368             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2369   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2370             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2371   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2372   // fall back to this for SSE1)
2373   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2374             (VSHUFPSrri VR128:$src2, VR128:$src1,
2375                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2376   // Special unary SHUFPSrri case.
2377   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2378             (VSHUFPSrri VR128:$src1, VR128:$src1,
2379                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2380   // Special binary v4i32 shuffle cases with SHUFPS.
2381   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2382             (VSHUFPSrri VR128:$src1, VR128:$src2,
2383                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2384   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2385                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2386             (VSHUFPSrmi VR128:$src1, addr:$src2,
2387                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2388   // Special unary SHUFPDrri cases.
2389   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2390             (VSHUFPDrri VR128:$src1, VR128:$src1,
2391                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2392   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2393             (VSHUFPDrri VR128:$src1, VR128:$src1,
2394                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2395   // Special binary v2i64 shuffle cases using SHUFPDrri.
2396   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2397             (VSHUFPDrri VR128:$src1, VR128:$src2,
2398                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2399
2400   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2401                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2402             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2403   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2404             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2405   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2406             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2407
2408   // 256-bit patterns
2409   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2410             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2411   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2412                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2413             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2414
2415   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2416             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2417   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2418                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2419             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2420
2421   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2422             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2423   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2424                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2425             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2426
2427   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2428             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2429   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2430                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2431             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2432 }
2433
2434 //===----------------------------------------------------------------------===//
2435 // SSE 1 & 2 - Unpack Instructions
2436 //===----------------------------------------------------------------------===//
2437
2438 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2439 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2440                                    PatFrag mem_frag, RegisterClass RC,
2441                                    X86MemOperand x86memop, string asm,
2442                                    Domain d> {
2443     def rr : PI<opc, MRMSrcReg,
2444                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2445                 asm, [(set RC:$dst,
2446                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2447     def rm : PI<opc, MRMSrcMem,
2448                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2449                 asm, [(set RC:$dst,
2450                            (vt (OpNode RC:$src1,
2451                                        (mem_frag addr:$src2))))], d>;
2452 }
2453
2454 let AddedComplexity = 10 in {
2455   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2456         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2457                        SSEPackedSingle>, TB, VEX_4V;
2458   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2459         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2460                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2461   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2462         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2463                        SSEPackedSingle>, TB, VEX_4V;
2464   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2465         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2466                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2467
2468   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2469         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2470                        SSEPackedSingle>, TB, VEX_4V;
2471   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2472         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2473                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2474   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2475         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2476                        SSEPackedSingle>, TB, VEX_4V;
2477   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2478         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2479                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2480
2481   let Constraints = "$src1 = $dst" in {
2482     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2483           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2484                          SSEPackedSingle>, TB;
2485     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2486           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2487                          SSEPackedDouble>, TB, OpSize;
2488     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2489           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2490                          SSEPackedSingle>, TB;
2491     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2492           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2493                          SSEPackedDouble>, TB, OpSize;
2494   } // Constraints = "$src1 = $dst"
2495 } // AddedComplexity
2496
2497 let Predicates = [HasSSE1] in {
2498   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2499             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2500   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2501             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2502   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2503             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2504   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2505             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2506 }
2507
2508 let Predicates = [HasSSE2] in {
2509   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2510             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2511   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2512             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2513   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2514             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2515   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2516             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2517
2518   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2519   // problem is during lowering, where it's not possible to recognize the load
2520   // fold cause it has two uses through a bitcast. One use disappears at isel
2521   // time and the fold opportunity reappears.
2522   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2523             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2524
2525   let AddedComplexity = 10 in
2526   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2527             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2528 }
2529
2530 let Predicates = [HasAVX] in {
2531   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2532             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2533   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2534             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2535   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2536             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2537   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2538             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2539
2540   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2541             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2542   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2543             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2544   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2545             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2546   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2547             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2548
2549   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2550             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2551   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2552             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2553   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2554             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2555   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2556             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2557
2558   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2559             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2560   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2561             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2562   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2563             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2564   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2565             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2566
2567   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2568   // problem is during lowering, where it's not possible to recognize the load
2569   // fold cause it has two uses through a bitcast. One use disappears at isel
2570   // time and the fold opportunity reappears.
2571   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2572             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2573   let AddedComplexity = 10 in
2574   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2575             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2576 }
2577
2578 //===----------------------------------------------------------------------===//
2579 // SSE 1 & 2 - Extract Floating-Point Sign mask
2580 //===----------------------------------------------------------------------===//
2581
2582 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2583 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2584                                 Domain d> {
2585   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2586                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2587                      [(set GR32:$dst, (Int RC:$src))], d>;
2588   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2589                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2590 }
2591
2592 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2593                                      SSEPackedSingle>, TB;
2594 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2595                                      SSEPackedDouble>, TB, OpSize;
2596
2597 def : Pat<(i32 (X86fgetsign FR32:$src)),
2598           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2599                                        sub_ss))>, Requires<[HasSSE1]>;
2600 def : Pat<(i64 (X86fgetsign FR32:$src)),
2601           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2602                                        sub_ss))>, Requires<[HasSSE1]>;
2603 def : Pat<(i32 (X86fgetsign FR64:$src)),
2604           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2605                                        sub_sd))>, Requires<[HasSSE2]>;
2606 def : Pat<(i64 (X86fgetsign FR64:$src)),
2607           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2608                                        sub_sd))>, Requires<[HasSSE2]>;
2609
2610 let Predicates = [HasAVX] in {
2611   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2612                                         "movmskps", SSEPackedSingle>, TB, VEX;
2613   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2614                                         "movmskpd", SSEPackedDouble>, TB,
2615                                         OpSize, VEX;
2616   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2617                                         "movmskps", SSEPackedSingle>, TB, VEX;
2618   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2619                                         "movmskpd", SSEPackedDouble>, TB,
2620                                         OpSize, VEX;
2621
2622   def : Pat<(i32 (X86fgetsign FR32:$src)),
2623             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2624                                           sub_ss))>;
2625   def : Pat<(i64 (X86fgetsign FR32:$src)),
2626             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2627                                           sub_ss))>;
2628   def : Pat<(i32 (X86fgetsign FR64:$src)),
2629             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2630                                           sub_sd))>;
2631   def : Pat<(i64 (X86fgetsign FR64:$src)),
2632             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2633                                           sub_sd))>;
2634
2635   // Assembler Only
2636   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2637              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2638   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2639              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2640              OpSize, VEX;
2641   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2642              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2643   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2644              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2645              OpSize, VEX;
2646 }
2647
2648 //===----------------------------------------------------------------------===//
2649 // SSE 1 & 2 - Logical Instructions
2650 //===----------------------------------------------------------------------===//
2651
2652 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2653 ///
2654 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2655                                        SDNode OpNode> {
2656   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2657               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2658
2659   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2660         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2661
2662   let Constraints = "$src1 = $dst" in {
2663     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2664                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2665
2666     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2667                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2668   }
2669 }
2670
2671 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2672 let mayLoad = 0 in {
2673   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2674   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2675   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2676 }
2677
2678 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2679   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2680
2681 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2682 ///
2683 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2684                                    SDNode OpNode> {
2685   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2686   // are all promoted to v2i64, and the patterns are covered by the int
2687   // version. This is needed in SSE only, because v2i64 isn't supported on
2688   // SSE1, but only on SSE2.
2689   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2690        !strconcat(OpcodeStr, "ps"), f128mem, [],
2691        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2692                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2693
2694   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2695        !strconcat(OpcodeStr, "pd"), f128mem,
2696        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2697                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2698        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2699                                  (memopv2i64 addr:$src2)))], 0>,
2700                                                  TB, OpSize, VEX_4V;
2701   let Constraints = "$src1 = $dst" in {
2702     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2703          !strconcat(OpcodeStr, "ps"), f128mem,
2704          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2705          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2706                                    (memopv2i64 addr:$src2)))]>, TB;
2707
2708     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2709          !strconcat(OpcodeStr, "pd"), f128mem,
2710          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2711                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2712          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2713                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2714   }
2715 }
2716
2717 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2718 ///
2719 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2720                                      SDNode OpNode> {
2721     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2722           !strconcat(OpcodeStr, "ps"), f256mem,
2723           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2724           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2725                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2726
2727     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2728           !strconcat(OpcodeStr, "pd"), f256mem,
2729           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2730                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2731           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2732                                     (memopv4i64 addr:$src2)))], 0>,
2733                                     TB, OpSize, VEX_4V;
2734 }
2735
2736 // AVX 256-bit packed logical ops forms
2737 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2738 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2739 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2740 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2741
2742 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2743 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2744 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2745 let isCommutable = 0 in
2746   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2747
2748 //===----------------------------------------------------------------------===//
2749 // SSE 1 & 2 - Arithmetic Instructions
2750 //===----------------------------------------------------------------------===//
2751
2752 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2753 /// vector forms.
2754 ///
2755 /// In addition, we also have a special variant of the scalar form here to
2756 /// represent the associated intrinsic operation.  This form is unlike the
2757 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2758 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2759 ///
2760 /// These three forms can each be reg+reg or reg+mem.
2761 ///
2762
2763 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2764 /// classes below
2765 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2766                                   bit Is2Addr = 1> {
2767   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2768                             OpNode, FR32, f32mem, Is2Addr>, XS;
2769   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2770                             OpNode, FR64, f64mem, Is2Addr>, XD;
2771 }
2772
2773 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2774                                    bit Is2Addr = 1> {
2775   let mayLoad = 0 in {
2776   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2777               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2778   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2779               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2780   }
2781 }
2782
2783 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2784                                     SDNode OpNode> {
2785   let mayLoad = 0 in {
2786     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2787                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2788     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2789                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2790   }
2791 }
2792
2793 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2794                                       bit Is2Addr = 1> {
2795   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2796      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2797   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2798      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2799 }
2800
2801 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2802                                       bit Is2Addr = 1> {
2803   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2804      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2805                                               SSEPackedSingle, Is2Addr>, TB;
2806
2807   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2808      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2809                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2810 }
2811
2812 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2813   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2814      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2815       SSEPackedSingle, 0>, TB;
2816
2817   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2818      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2819       SSEPackedDouble, 0>, TB, OpSize;
2820 }
2821
2822 // Binary Arithmetic instructions
2823 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2824             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2825 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2826             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2827 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2828             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2829 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2830             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2831
2832 let isCommutable = 0 in {
2833   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2834               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2835   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2836               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2837   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2838               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2839   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2840               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2841   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2842               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2843   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2844               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2845               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2846               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2847   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2848               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2849   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2850               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2851               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2852               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2853 }
2854
2855 let Constraints = "$src1 = $dst" in {
2856   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2857              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2858              basic_sse12_fp_binop_s_int<0x58, "add">;
2859   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2860              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2861              basic_sse12_fp_binop_s_int<0x59, "mul">;
2862
2863   let isCommutable = 0 in {
2864     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2865                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2866                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2867     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2868                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2869                basic_sse12_fp_binop_s_int<0x5E, "div">;
2870     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2871                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2872                basic_sse12_fp_binop_s_int<0x5F, "max">,
2873                basic_sse12_fp_binop_p_int<0x5F, "max">;
2874     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2875                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2876                basic_sse12_fp_binop_s_int<0x5D, "min">,
2877                basic_sse12_fp_binop_p_int<0x5D, "min">;
2878   }
2879 }
2880
2881 /// Unop Arithmetic
2882 /// In addition, we also have a special variant of the scalar form here to
2883 /// represent the associated intrinsic operation.  This form is unlike the
2884 /// plain scalar form, in that it takes an entire vector (instead of a
2885 /// scalar) and leaves the top elements undefined.
2886 ///
2887 /// And, we have a special variant form for a full-vector intrinsic form.
2888
2889 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2890 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2891                           SDNode OpNode, Intrinsic F32Int> {
2892   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2893                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2894                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2895   // For scalar unary operations, fold a load into the operation
2896   // only in OptForSize mode. It eliminates an instruction, but it also
2897   // eliminates a whole-register clobber (the load), so it introduces a
2898   // partial register update condition.
2899   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2900                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2901                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2902             Requires<[HasSSE1, OptForSize]>;
2903   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2904                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2905                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2906   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2907                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2908                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2909 }
2910
2911 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2912 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2913   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2914                 !strconcat(OpcodeStr,
2915                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2916   let mayLoad = 1 in
2917   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2918                 !strconcat(OpcodeStr,
2919                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2920   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2921                 (ins VR128:$src1, ssmem:$src2),
2922                 !strconcat(OpcodeStr,
2923                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2924 }
2925
2926 /// sse1_fp_unop_p - SSE1 unops in packed form.
2927 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2928   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2929               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2930               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2931   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2932                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2933                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2934 }
2935
2936 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2937 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2938   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2939               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2940               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2941   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2942                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2943                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2944 }
2945
2946 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2947 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2948                               Intrinsic V4F32Int> {
2949   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2950                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2951                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2952   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2953                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2954                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2955 }
2956
2957 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2958 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2959                                 Intrinsic V4F32Int> {
2960   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2961                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2962                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2963   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2964                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2965                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2966 }
2967
2968 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2969 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2970                           SDNode OpNode, Intrinsic F64Int> {
2971   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2972                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2973                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2974   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2975   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2976                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2977                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2978             Requires<[HasSSE2, OptForSize]>;
2979   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2980                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2981                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2982   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2983                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2984                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2985 }
2986
2987 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2988 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2989   let neverHasSideEffects = 1 in {
2990   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2991                !strconcat(OpcodeStr,
2992                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2993   let mayLoad = 1 in
2994   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2995                !strconcat(OpcodeStr,
2996                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2997   }
2998   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2999                (ins VR128:$src1, sdmem:$src2),
3000                !strconcat(OpcodeStr,
3001                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3002 }
3003
3004 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3005 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3006                           SDNode OpNode> {
3007   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3008               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3009               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3010   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3011                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3012                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3013 }
3014
3015 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3016 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3017   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3018               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3019               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3020   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3021                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3022                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3023 }
3024
3025 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3026 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3027                               Intrinsic V2F64Int> {
3028   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3029                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3030                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3031   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3032                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3033                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3034 }
3035
3036 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3037 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3038                                 Intrinsic V2F64Int> {
3039   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3040                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3041                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3042   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3043                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3044                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3045 }
3046
3047 let Predicates = [HasAVX] in {
3048   // Square root.
3049   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3050                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3051
3052   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3053                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3054                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3055                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3056                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3057                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3058                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3059                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3060                 VEX;
3061
3062   // Reciprocal approximations. Note that these typically require refinement
3063   // in order to obtain suitable precision.
3064   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3065   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3066                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3067                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3068                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3069
3070   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3071   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3072                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3073                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3074                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3075 }
3076
3077 def : Pat<(f32 (fsqrt FR32:$src)),
3078           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3079 def : Pat<(f32 (fsqrt (load addr:$src))),
3080           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3081           Requires<[HasAVX, OptForSize]>;
3082 def : Pat<(f64 (fsqrt FR64:$src)),
3083           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3084 def : Pat<(f64 (fsqrt (load addr:$src))),
3085           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3086           Requires<[HasAVX, OptForSize]>;
3087
3088 def : Pat<(f32 (X86frsqrt FR32:$src)),
3089           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3090 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3091           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3092           Requires<[HasAVX, OptForSize]>;
3093
3094 def : Pat<(f32 (X86frcp FR32:$src)),
3095           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3096 def : Pat<(f32 (X86frcp (load addr:$src))),
3097           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3098           Requires<[HasAVX, OptForSize]>;
3099
3100 let Predicates = [HasAVX] in {
3101   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3102             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3103                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3104                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3105                 sub_ss)>;
3106   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3107             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3108
3109   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3110             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3111                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3112                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3113                 sub_sd)>;
3114   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3115             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3116
3117   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3118             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3119                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3120                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3121                 sub_ss)>;
3122   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3123             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3124
3125   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3126             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3127                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3128                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3129                 sub_ss)>;
3130   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3131             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3132 }
3133
3134 // Square root.
3135 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3136              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3137              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3138              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3139              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3140              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3141
3142 // Reciprocal approximations. Note that these typically require refinement
3143 // in order to obtain suitable precision.
3144 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3145              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3146              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3147 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3148              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3149              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3150
3151 // There is no f64 version of the reciprocal approximation instructions.
3152
3153 //===----------------------------------------------------------------------===//
3154 // SSE 1 & 2 - Non-temporal stores
3155 //===----------------------------------------------------------------------===//
3156
3157 let AddedComplexity = 400 in { // Prefer non-temporal versions
3158   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3159                        (ins f128mem:$dst, VR128:$src),
3160                        "movntps\t{$src, $dst|$dst, $src}",
3161                        [(alignednontemporalstore (v4f32 VR128:$src),
3162                                                  addr:$dst)]>, VEX;
3163   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3164                        (ins f128mem:$dst, VR128:$src),
3165                        "movntpd\t{$src, $dst|$dst, $src}",
3166                        [(alignednontemporalstore (v2f64 VR128:$src),
3167                                                  addr:$dst)]>, VEX;
3168   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3169                         (ins f128mem:$dst, VR128:$src),
3170                         "movntdq\t{$src, $dst|$dst, $src}",
3171                         [(alignednontemporalstore (v2f64 VR128:$src),
3172                                                   addr:$dst)]>, VEX;
3173
3174   let ExeDomain = SSEPackedInt in
3175   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3176                            (ins f128mem:$dst, VR128:$src),
3177                            "movntdq\t{$src, $dst|$dst, $src}",
3178                            [(alignednontemporalstore (v4f32 VR128:$src),
3179                                                      addr:$dst)]>, VEX;
3180
3181   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3182             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3183
3184   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3185                        (ins f256mem:$dst, VR256:$src),
3186                        "movntps\t{$src, $dst|$dst, $src}",
3187                        [(alignednontemporalstore (v8f32 VR256:$src),
3188                                                  addr:$dst)]>, VEX;
3189   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3190                        (ins f256mem:$dst, VR256:$src),
3191                        "movntpd\t{$src, $dst|$dst, $src}",
3192                        [(alignednontemporalstore (v4f64 VR256:$src),
3193                                                  addr:$dst)]>, VEX;
3194   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3195                         (ins f256mem:$dst, VR256:$src),
3196                         "movntdq\t{$src, $dst|$dst, $src}",
3197                         [(alignednontemporalstore (v4f64 VR256:$src),
3198                                                   addr:$dst)]>, VEX;
3199   let ExeDomain = SSEPackedInt in
3200   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3201                       (ins f256mem:$dst, VR256:$src),
3202                       "movntdq\t{$src, $dst|$dst, $src}",
3203                       [(alignednontemporalstore (v8f32 VR256:$src),
3204                                                 addr:$dst)]>, VEX;
3205 }
3206
3207 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3208           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3209 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3210           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3211 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3212           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3213
3214 let AddedComplexity = 400 in { // Prefer non-temporal versions
3215 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3216                     "movntps\t{$src, $dst|$dst, $src}",
3217                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3218 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3219                     "movntpd\t{$src, $dst|$dst, $src}",
3220                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3221
3222 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3223                     "movntdq\t{$src, $dst|$dst, $src}",
3224                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3225
3226 let ExeDomain = SSEPackedInt in
3227 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3228                     "movntdq\t{$src, $dst|$dst, $src}",
3229                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3230
3231 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3232           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3233
3234 // There is no AVX form for instructions below this point
3235 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3236                  "movnti{l}\t{$src, $dst|$dst, $src}",
3237                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3238                TB, Requires<[HasSSE2]>;
3239 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3240                      "movnti{q}\t{$src, $dst|$dst, $src}",
3241                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3242                   TB, Requires<[HasSSE2]>;
3243 }
3244
3245 //===----------------------------------------------------------------------===//
3246 // SSE 1 & 2 - Prefetch and memory fence
3247 //===----------------------------------------------------------------------===//
3248
3249 // Prefetch intrinsic.
3250 def PREFETCHT0   : VoPSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3251     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3252 def PREFETCHT1   : VoPSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3253     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3254 def PREFETCHT2   : VoPSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3255     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3256 def PREFETCHNTA  : VoPSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3257     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3258
3259 // Flush cache
3260 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3261                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3262               TB, Requires<[HasSSE2]>;
3263
3264 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3265 // was introduced with SSE2, it's backward compatible.
3266 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3267
3268 // Load, store, and memory fence
3269 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3270                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3271 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3272                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3273 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3274                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3275
3276 def : Pat<(X86SFence), (SFENCE)>;
3277 def : Pat<(X86LFence), (LFENCE)>;
3278 def : Pat<(X86MFence), (MFENCE)>;
3279
3280 //===----------------------------------------------------------------------===//
3281 // SSE 1 & 2 - Load/Store XCSR register
3282 //===----------------------------------------------------------------------===//
3283
3284 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3285                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3286 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3287                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3288
3289 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3290                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3291 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3292                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3293
3294 //===---------------------------------------------------------------------===//
3295 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3296 //===---------------------------------------------------------------------===//
3297
3298 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3299
3300 let neverHasSideEffects = 1 in {
3301 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3302                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3303 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3304                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3305 }
3306 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3307                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3308 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3309                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3310
3311 // For Disassembler
3312 let isCodeGenOnly = 1 in {
3313 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3314                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3315 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3316                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3317 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3318                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3319 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3320                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3321 }
3322
3323 let canFoldAsLoad = 1, mayLoad = 1 in {
3324 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3325                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3326 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3327                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3328 let Predicates = [HasAVX] in {
3329   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3330                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3331   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3332                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3333 }
3334 }
3335
3336 let mayStore = 1 in {
3337 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3338                      (ins i128mem:$dst, VR128:$src),
3339                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3340 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3341                      (ins i256mem:$dst, VR256:$src),
3342                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3343 let Predicates = [HasAVX] in {
3344 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3345                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3346 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3347                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3348 }
3349 }
3350
3351 let neverHasSideEffects = 1 in
3352 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3353                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3354
3355 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3356                    "movdqu\t{$src, $dst|$dst, $src}",
3357                    []>, XS, Requires<[HasSSE2]>;
3358
3359 // For Disassembler
3360 let isCodeGenOnly = 1 in {
3361 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3362                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3363
3364 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3365                        "movdqu\t{$src, $dst|$dst, $src}",
3366                        []>, XS, Requires<[HasSSE2]>;
3367 }
3368
3369 let canFoldAsLoad = 1, mayLoad = 1 in {
3370 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3371                    "movdqa\t{$src, $dst|$dst, $src}",
3372                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3373 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3374                    "movdqu\t{$src, $dst|$dst, $src}",
3375                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3376                  XS, Requires<[HasSSE2]>;
3377 }
3378
3379 let mayStore = 1 in {
3380 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3381                    "movdqa\t{$src, $dst|$dst, $src}",
3382                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3383 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3384                    "movdqu\t{$src, $dst|$dst, $src}",
3385                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3386                  XS, Requires<[HasSSE2]>;
3387 }
3388
3389 // Intrinsic forms of MOVDQU load and store
3390 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3391                        "vmovdqu\t{$src, $dst|$dst, $src}",
3392                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3393                      XS, VEX, Requires<[HasAVX]>;
3394
3395 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3396                        "movdqu\t{$src, $dst|$dst, $src}",
3397                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3398                      XS, Requires<[HasSSE2]>;
3399
3400 } // ExeDomain = SSEPackedInt
3401
3402 let Predicates = [HasAVX] in {
3403   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3404   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3405             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3406 }
3407
3408 //===---------------------------------------------------------------------===//
3409 // SSE2 - Packed Integer Arithmetic Instructions
3410 //===---------------------------------------------------------------------===//
3411
3412 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3413
3414 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3415                             RegisterClass RC, PatFrag memop_frag,
3416                             X86MemOperand x86memop, bit IsCommutable = 0,
3417                             bit Is2Addr = 1> {
3418   let isCommutable = IsCommutable in
3419   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3420        (ins RC:$src1, RC:$src2),
3421        !if(Is2Addr,
3422            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3423            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3424        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3425   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3426        (ins RC:$src1, x86memop:$src2),
3427        !if(Is2Addr,
3428            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3429            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3430        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3431 }
3432
3433 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3434                              string OpcodeStr, Intrinsic IntId,
3435                              Intrinsic IntId2, RegisterClass RC,
3436                              bit Is2Addr = 1> {
3437   // src2 is always 128-bit
3438   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3439        (ins RC:$src1, VR128:$src2),
3440        !if(Is2Addr,
3441            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3442            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3443        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3444   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3445        (ins RC:$src1, i128mem:$src2),
3446        !if(Is2Addr,
3447            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3448            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3449        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3450   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3451        (ins RC:$src1, i32i8imm:$src2),
3452        !if(Is2Addr,
3453            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3454            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3455        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3456 }
3457
3458 /// PDI_binop_rm - Simple SSE2 binary operator.
3459 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3460                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3461                         X86MemOperand x86memop, bit IsCommutable = 0,
3462                         bit Is2Addr = 1> {
3463   let isCommutable = IsCommutable in
3464   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3465        (ins RC:$src1, RC:$src2),
3466        !if(Is2Addr,
3467            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3468            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3469        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3470   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3471        (ins RC:$src1, x86memop:$src2),
3472        !if(Is2Addr,
3473            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3474            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3475        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3476                                      (bitconvert (memop_frag addr:$src2)))))]>;
3477 }
3478 } // ExeDomain = SSEPackedInt
3479
3480 // 128-bit Integer Arithmetic
3481
3482 let Predicates = [HasAVX] in {
3483 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3484                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3485 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3486                             i128mem, 1, 0>, VEX_4V;
3487 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3488                             i128mem, 1, 0>, VEX_4V;
3489 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3490                             i128mem, 1, 0>, VEX_4V;
3491 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3492                             i128mem, 1, 0>, VEX_4V;
3493 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3494                             i128mem, 0, 0>, VEX_4V;
3495 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3496                             i128mem, 0, 0>, VEX_4V;
3497 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3498                             i128mem, 0, 0>, VEX_4V;
3499 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3500                             i128mem, 0, 0>, VEX_4V;
3501
3502 // Intrinsic forms
3503 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3504                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3505 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3506                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3507 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3508                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3509 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3510                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3511 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3512                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3513 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3514                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3515 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3516                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3517 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3518                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3519 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3520                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3521 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3522                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3523 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3524                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3525 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3526                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3527 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3528                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3529 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3530                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3531 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3532                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3533 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3534                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3535 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3536                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3537 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3538                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3539 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3540                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3541 }
3542
3543 let Predicates = [HasAVX2] in {
3544 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3545                              i256mem, 1, 0>, VEX_4V;
3546 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3547                              i256mem, 1, 0>, VEX_4V;
3548 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3549                              i256mem, 1, 0>, VEX_4V;
3550 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3551                              i256mem, 1, 0>, VEX_4V;
3552 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3553                              i256mem, 1, 0>, VEX_4V;
3554 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3555                              i256mem, 0, 0>, VEX_4V;
3556 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3557                              i256mem, 0, 0>, VEX_4V;
3558 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3559                              i256mem, 0, 0>, VEX_4V;
3560 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3561                              i256mem, 0, 0>, VEX_4V;
3562
3563 // Intrinsic forms
3564 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3565                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3566 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3567                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3568 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3569                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3570 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3571                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3572 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3573                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3574 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3575                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3576 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3577                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3578 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3579                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3580 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3581                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3582 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3583                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3584 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3585                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3586 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3587                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3588 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3589                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3590 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3591                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3592 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3593                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3594 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3595                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3596 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3597                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3598 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3599                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3600 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3601                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3602 }
3603
3604 let Constraints = "$src1 = $dst" in {
3605 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3606                            i128mem, 1>;
3607 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3608                            i128mem, 1>;
3609 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3610                            i128mem, 1>;
3611 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3612                            i128mem, 1>;
3613 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3614                            i128mem, 1>;
3615 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3616                           i128mem>;
3617 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3618                           i128mem>;
3619 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3620                           i128mem>;
3621 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3622                           i128mem>;
3623
3624 // Intrinsic forms
3625 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3626                                 VR128, memopv2i64, i128mem>;
3627 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3628                                 VR128, memopv2i64, i128mem>;
3629 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3630                                 VR128, memopv2i64, i128mem>;
3631 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3632                                 VR128, memopv2i64, i128mem>;
3633 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3634                                 VR128, memopv2i64, i128mem, 1>;
3635 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3636                                 VR128, memopv2i64, i128mem, 1>;
3637 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3638                                 VR128, memopv2i64, i128mem, 1>;
3639 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3640                                 VR128, memopv2i64, i128mem, 1>;
3641 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3642                                 VR128, memopv2i64, i128mem, 1>;
3643 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3644                                 VR128, memopv2i64, i128mem, 1>;
3645 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3646                                 VR128, memopv2i64, i128mem, 1>;
3647 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3648                                 VR128, memopv2i64, i128mem, 1>;
3649 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3650                                 VR128, memopv2i64, i128mem, 1>;
3651 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3652                                 VR128, memopv2i64, i128mem, 1>;
3653 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3654                                 VR128, memopv2i64, i128mem, 1>;
3655 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3656                                 VR128, memopv2i64, i128mem, 1>;
3657 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3658                                 VR128, memopv2i64, i128mem, 1>;
3659 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3660                                 VR128, memopv2i64, i128mem, 1>;
3661 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3662                                 VR128, memopv2i64, i128mem, 1>;
3663
3664 } // Constraints = "$src1 = $dst"
3665
3666 //===---------------------------------------------------------------------===//
3667 // SSE2 - Packed Integer Logical Instructions
3668 //===---------------------------------------------------------------------===//
3669
3670 let Predicates = [HasAVX] in {
3671 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3672                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3673                                 VR128, 0>, VEX_4V;
3674 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3675                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3676                                 VR128, 0>, VEX_4V;
3677 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3678                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3679                                 VR128, 0>, VEX_4V;
3680
3681 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3682                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3683                                 VR128, 0>, VEX_4V;
3684 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3685                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3686                                 VR128, 0>, VEX_4V;
3687 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3688                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3689                                 VR128, 0>, VEX_4V;
3690
3691 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3692                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3693                                 VR128, 0>, VEX_4V;
3694 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3695                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3696                                 VR128, 0>, VEX_4V;
3697
3698 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
3699                           i128mem, 1, 0>, VEX_4V;
3700 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
3701                           i128mem, 1, 0>, VEX_4V;
3702 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
3703                           i128mem, 1, 0>, VEX_4V;
3704 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
3705                           i128mem, 0, 0>, VEX_4V;
3706
3707 let ExeDomain = SSEPackedInt in {
3708   let neverHasSideEffects = 1 in {
3709     // 128-bit logical shifts.
3710     def VPSLLDQri : PDIi8<0x73, MRM7r,
3711                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3712                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3713                       VEX_4V;
3714     def VPSRLDQri : PDIi8<0x73, MRM3r,
3715                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3716                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3717                       VEX_4V;
3718     // PSRADQri doesn't exist in SSE[1-3].
3719   }
3720 }
3721 }
3722
3723 let Predicates = [HasAVX2] in {
3724 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3725                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3726                                  VR256, 0>, VEX_4V;
3727 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3728                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3729                                  VR256, 0>, VEX_4V;
3730 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3731                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3732                                  VR256, 0>, VEX_4V;
3733
3734 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3735                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3736                                  VR256, 0>, VEX_4V;
3737 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3738                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3739                                  VR256, 0>, VEX_4V;
3740 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3741                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3742                                  VR256, 0>, VEX_4V;
3743
3744 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3745                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3746                                  VR256, 0>, VEX_4V;
3747 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3748                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3749                                  VR256, 0>, VEX_4V;
3750
3751 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
3752                            i256mem, 1, 0>, VEX_4V;
3753 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
3754                            i256mem, 1, 0>, VEX_4V;
3755 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
3756                            i256mem, 1, 0>, VEX_4V;
3757 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
3758                             i256mem, 0, 0>, VEX_4V;
3759
3760 let ExeDomain = SSEPackedInt in {
3761   let neverHasSideEffects = 1 in {
3762     // 128-bit logical shifts.
3763     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3764                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3765                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3766                       VEX_4V;
3767     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3768                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3769                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3770                       VEX_4V;
3771     // PSRADQYri doesn't exist in SSE[1-3].
3772   }
3773 }
3774 }
3775
3776 let Constraints = "$src1 = $dst" in {
3777 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3778                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3779                                VR128>;
3780 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3781                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3782                                VR128>;
3783 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3784                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3785                                VR128>;
3786
3787 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3788                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3789                                VR128>;
3790 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3791                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3792                                VR128>;
3793 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3794                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3795                                VR128>;
3796
3797 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3798                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3799                                VR128>;
3800 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3801                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3802                                VR128>;
3803
3804 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
3805                          i128mem, 1>;
3806 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
3807                          i128mem, 1>;
3808 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
3809                          i128mem, 1>;
3810 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
3811                           i128mem, 0>;
3812
3813 let ExeDomain = SSEPackedInt in {
3814   let neverHasSideEffects = 1 in {
3815     // 128-bit logical shifts.
3816     def PSLLDQri : PDIi8<0x73, MRM7r,
3817                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3818                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3819     def PSRLDQri : PDIi8<0x73, MRM3r,
3820                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3821                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3822     // PSRADQri doesn't exist in SSE[1-3].
3823   }
3824 }
3825 } // Constraints = "$src1 = $dst"
3826
3827 let Predicates = [HasAVX] in {
3828   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3829             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3830   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3831             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3832   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3833             (VPSLLDQri VR128:$src1, imm:$src2)>;
3834   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3835             (VPSRLDQri VR128:$src1, imm:$src2)>;
3836   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3837             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3838
3839   // Shift up / down and insert zero's.
3840   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3841             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3842   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3843             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3844 }
3845
3846 let Predicates = [HasAVX2] in {
3847   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3848             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3849   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3850             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3851   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3852             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3853   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3854             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3855 }
3856
3857 let Predicates = [HasSSE2] in {
3858   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3859             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3860   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3861             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3862   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3863             (PSLLDQri VR128:$src1, imm:$src2)>;
3864   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3865             (PSRLDQri VR128:$src1, imm:$src2)>;
3866   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3867             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3868
3869   // Shift up / down and insert zero's.
3870   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3871             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3872   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3873             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3874 }
3875
3876 //===---------------------------------------------------------------------===//
3877 // SSE2 - Packed Integer Comparison Instructions
3878 //===---------------------------------------------------------------------===//
3879
3880 let Predicates = [HasAVX] in {
3881   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3882                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3883   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3884                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3885   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3886                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3887   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3888                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3889   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3890                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3891   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3892                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3893
3894   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3895             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3896   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3897                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3898             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3899   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3900             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3901   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3902                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3903             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3904   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3905             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3906   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3907                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3908             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3909
3910   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3911             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3912   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3913                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3914             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3915   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3916             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3917   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3918                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3919             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3920   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3921             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3922   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3923                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3924             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3925 }
3926
3927 let Predicates = [HasAVX2] in {
3928   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3929                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3930   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3931                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3932   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3933                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3934   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3935                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3936   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3937                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3938   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3939                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3940
3941   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3942             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3943   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3944                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3945             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3946   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3947             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3948   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3949                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3950             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3951   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3952             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3953   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3954                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3955             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3956
3957   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3958             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3959   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3960                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3961             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3962   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3963             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3964   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3965                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3966             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3967   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3968             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3969   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3970                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3971             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3972 }
3973
3974 let Constraints = "$src1 = $dst" in {
3975   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3976                                    VR128, memopv2i64, i128mem, 1>;
3977   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3978                                    VR128, memopv2i64, i128mem, 1>;
3979   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3980                                    VR128, memopv2i64, i128mem, 1>;
3981   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3982                                    VR128, memopv2i64, i128mem>;
3983   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3984                                    VR128, memopv2i64, i128mem>;
3985   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3986                                    VR128, memopv2i64, i128mem>;
3987 } // Constraints = "$src1 = $dst"
3988
3989 let Predicates = [HasSSE2] in {
3990   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3991             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3992   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3993                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3994             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3995   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3996             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3997   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3998                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3999             (PCMPEQWrm VR128:$src1, addr:$src2)>;
4000   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
4001             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
4002   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
4003                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4004             (PCMPEQDrm VR128:$src1, addr:$src2)>;
4005
4006   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
4007             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
4008   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
4009              (bc_v16i8 (memopv2i64 addr:$src2)))),
4010             (PCMPGTBrm VR128:$src1, addr:$src2)>;
4011   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
4012             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
4013   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
4014                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4015             (PCMPGTWrm VR128:$src1, addr:$src2)>;
4016   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
4017             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
4018   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
4019                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4020             (PCMPGTDrm VR128:$src1, addr:$src2)>;
4021 }
4022
4023 //===---------------------------------------------------------------------===//
4024 // SSE2 - Packed Integer Pack Instructions
4025 //===---------------------------------------------------------------------===//
4026
4027 let Predicates = [HasAVX] in {
4028 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4029                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4030 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4031                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4032 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4033                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4034 }
4035
4036 let Predicates = [HasAVX2] in {
4037 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4038                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4039 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4040                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4041 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4042                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4043 }
4044
4045 let Constraints = "$src1 = $dst" in {
4046 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4047                                  VR128, memopv2i64, i128mem>;
4048 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4049                                  VR128, memopv2i64, i128mem>;
4050 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4051                                  VR128, memopv2i64, i128mem>;
4052 } // Constraints = "$src1 = $dst"
4053
4054 //===---------------------------------------------------------------------===//
4055 // SSE2 - Packed Integer Shuffle Instructions
4056 //===---------------------------------------------------------------------===//
4057
4058 let ExeDomain = SSEPackedInt in {
4059 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4060                          PatFrag bc_frag> {
4061 def ri : Ii8<0x70, MRMSrcReg,
4062               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4063               !strconcat(OpcodeStr,
4064                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4065               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4066                                                       (undef))))]>;
4067 def mi : Ii8<0x70, MRMSrcMem,
4068               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4069               !strconcat(OpcodeStr,
4070                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4071               [(set VR128:$dst, (vt (pshuf_frag:$src2
4072                                       (bc_frag (memopv2i64 addr:$src1)),
4073                                       (undef))))]>;
4074 }
4075
4076 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4077                            PatFrag bc_frag> {
4078 def Yri : Ii8<0x70, MRMSrcReg,
4079               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4080               !strconcat(OpcodeStr,
4081                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4082               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4083                                                       (undef))))]>;
4084 def Ymi : Ii8<0x70, MRMSrcMem,
4085               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4086               !strconcat(OpcodeStr,
4087                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4088               [(set VR256:$dst, (vt (pshuf_frag:$src2
4089                                       (bc_frag (memopv4i64 addr:$src1)),
4090                                       (undef))))]>;
4091 }
4092 } // ExeDomain = SSEPackedInt
4093
4094 let Predicates = [HasAVX] in {
4095   let AddedComplexity = 5 in
4096   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4097                                VEX;
4098
4099   // SSE2 with ImmT == Imm8 and XS prefix.
4100   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4101                                VEX;
4102
4103   // SSE2 with ImmT == Imm8 and XD prefix.
4104   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4105                                VEX;
4106
4107   let AddedComplexity = 5 in
4108   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4109             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4110   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4111   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4112             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4113
4114   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4115                                    (i8 imm:$imm))),
4116             (VPSHUFDmi addr:$src1, imm:$imm)>;
4117   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4118                                    (i8 imm:$imm))),
4119             (VPSHUFDmi addr:$src1, imm:$imm)>;
4120   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4121             (VPSHUFDri VR128:$src1, imm:$imm)>;
4122   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4123             (VPSHUFDri VR128:$src1, imm:$imm)>;
4124   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4125             (VPSHUFHWri VR128:$src, imm:$imm)>;
4126   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4127                                (i8 imm:$imm))),
4128             (VPSHUFHWmi addr:$src, imm:$imm)>;
4129   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4130             (VPSHUFLWri VR128:$src, imm:$imm)>;
4131   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4132                                (i8 imm:$imm))),
4133             (VPSHUFLWmi addr:$src, imm:$imm)>;
4134 }
4135
4136 let Predicates = [HasAVX2] in {
4137   let AddedComplexity = 5 in
4138   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4139                                  OpSize, VEX;
4140
4141   // SSE2 with ImmT == Imm8 and XS prefix.
4142   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4143                                   VEX;
4144
4145   // SSE2 with ImmT == Imm8 and XD prefix.
4146   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4147                                   VEX;
4148 }
4149
4150 let Predicates = [HasSSE2] in {
4151   let AddedComplexity = 5 in
4152   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4153
4154   // SSE2 with ImmT == Imm8 and XS prefix.
4155   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4156
4157   // SSE2 with ImmT == Imm8 and XD prefix.
4158   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4159
4160   let AddedComplexity = 5 in
4161   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4162             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4163   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4164   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4165             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4166
4167   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4168                                    (i8 imm:$imm))),
4169             (PSHUFDmi addr:$src1, imm:$imm)>;
4170   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4171                                    (i8 imm:$imm))),
4172             (PSHUFDmi addr:$src1, imm:$imm)>;
4173   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4174             (PSHUFDri VR128:$src1, imm:$imm)>;
4175   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4176             (PSHUFDri VR128:$src1, imm:$imm)>;
4177   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4178             (PSHUFHWri VR128:$src, imm:$imm)>;
4179   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4180                                (i8 imm:$imm))),
4181             (PSHUFHWmi addr:$src, imm:$imm)>;
4182   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4183             (PSHUFLWri VR128:$src, imm:$imm)>;
4184   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4185                                (i8 imm:$imm))),
4186             (PSHUFLWmi addr:$src, imm:$imm)>;
4187 }
4188
4189 //===---------------------------------------------------------------------===//
4190 // SSE2 - Packed Integer Unpack Instructions
4191 //===---------------------------------------------------------------------===//
4192
4193 let ExeDomain = SSEPackedInt in {
4194 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4195                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4196   def rr : PDI<opc, MRMSrcReg,
4197       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4198       !if(Is2Addr,
4199           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4200           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4201       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4202   def rm : PDI<opc, MRMSrcMem,
4203       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4204       !if(Is2Addr,
4205           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4206           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4207       [(set VR128:$dst, (OpNode VR128:$src1,
4208                                   (bc_frag (memopv2i64
4209                                                addr:$src2))))]>;
4210 }
4211
4212 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4213                          SDNode OpNode, PatFrag bc_frag> {
4214   def Yrr : PDI<opc, MRMSrcReg,
4215       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4216       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4217       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4218   def Yrm : PDI<opc, MRMSrcMem,
4219       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4220       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4221       [(set VR256:$dst, (OpNode VR256:$src1,
4222                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4223 }
4224
4225 let Predicates = [HasAVX] in {
4226   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4227                                  bc_v16i8, 0>, VEX_4V;
4228   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4229                                  bc_v8i16, 0>, VEX_4V;
4230   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4231                                  bc_v4i32, 0>, VEX_4V;
4232   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4233                                  bc_v2i64, 0>, VEX_4V;
4234
4235   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4236                                  bc_v16i8, 0>, VEX_4V;
4237   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4238                                  bc_v8i16, 0>, VEX_4V;
4239   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4240                                  bc_v4i32, 0>, VEX_4V;
4241   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4242                                  bc_v2i64, 0>, VEX_4V;
4243 }
4244
4245 let Predicates = [HasAVX2] in {
4246   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4247                                    bc_v32i8>, VEX_4V;
4248   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4249                                    bc_v16i16>, VEX_4V;
4250   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4251                                    bc_v8i32>, VEX_4V;
4252   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4253                                    bc_v4i64>, VEX_4V;
4254
4255   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4256                                    bc_v32i8>, VEX_4V;
4257   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4258                                    bc_v16i16>, VEX_4V;
4259   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4260                                    bc_v8i32>, VEX_4V;
4261   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4262                                    bc_v4i64>, VEX_4V;
4263 }
4264
4265 let Constraints = "$src1 = $dst" in {
4266   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4267                                 bc_v16i8>;
4268   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4269                                 bc_v8i16>;
4270   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4271                                 bc_v4i32>;
4272   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4273                                 bc_v2i64>;
4274
4275   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4276                                 bc_v16i8>;
4277   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4278                                 bc_v8i16>;
4279   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4280                                 bc_v4i32>;
4281   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4282                                 bc_v2i64>;
4283 }
4284 } // ExeDomain = SSEPackedInt
4285
4286 // Patterns for using AVX1 instructions with integer vectors
4287 // Here to give AVX2 priority
4288 let Predicates = [HasAVX] in {
4289   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4290             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4291   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4292             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4293   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4294             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4295   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4296             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4297
4298   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4299             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4300   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4301             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4302   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4303             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4304   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4305             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4306 }
4307
4308 // Splat v2f64 / v2i64
4309 let AddedComplexity = 10 in {
4310   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4311             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4312   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4313             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4314 }
4315
4316 //===---------------------------------------------------------------------===//
4317 // SSE2 - Packed Integer Extract and Insert
4318 //===---------------------------------------------------------------------===//
4319
4320 let ExeDomain = SSEPackedInt in {
4321 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4322   def rri : Ii8<0xC4, MRMSrcReg,
4323        (outs VR128:$dst), (ins VR128:$src1,
4324         GR32:$src2, i32i8imm:$src3),
4325        !if(Is2Addr,
4326            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4327            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4328        [(set VR128:$dst,
4329          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4330   def rmi : Ii8<0xC4, MRMSrcMem,
4331                        (outs VR128:$dst), (ins VR128:$src1,
4332                         i16mem:$src2, i32i8imm:$src3),
4333        !if(Is2Addr,
4334            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4335            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4336        [(set VR128:$dst,
4337          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4338                     imm:$src3))]>;
4339 }
4340
4341 // Extract
4342 let Predicates = [HasAVX] in
4343 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4344                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4345                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4346                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4347                                                 imm:$src2))]>, TB, OpSize, VEX;
4348 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4349                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4350                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4351                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4352                                                 imm:$src2))]>;
4353
4354 // Insert
4355 let Predicates = [HasAVX] in {
4356   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4357   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4358        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4359        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4360        []>, TB, OpSize, VEX_4V;
4361 }
4362
4363 let Constraints = "$src1 = $dst" in
4364   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4365
4366 } // ExeDomain = SSEPackedInt
4367
4368 //===---------------------------------------------------------------------===//
4369 // SSE2 - Packed Mask Creation
4370 //===---------------------------------------------------------------------===//
4371
4372 let ExeDomain = SSEPackedInt in {
4373
4374 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4375            "pmovmskb\t{$src, $dst|$dst, $src}",
4376            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4377 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4378            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4379
4380 let Predicates = [HasAVX2] in {
4381 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4382            "pmovmskb\t{$src, $dst|$dst, $src}",
4383            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4384 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4385            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4386 }
4387
4388 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4389            "pmovmskb\t{$src, $dst|$dst, $src}",
4390            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4391
4392 } // ExeDomain = SSEPackedInt
4393
4394 //===---------------------------------------------------------------------===//
4395 // SSE2 - Conditional Store
4396 //===---------------------------------------------------------------------===//
4397
4398 let ExeDomain = SSEPackedInt in {
4399
4400 let Uses = [EDI] in
4401 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4402            (ins VR128:$src, VR128:$mask),
4403            "maskmovdqu\t{$mask, $src|$src, $mask}",
4404            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4405 let Uses = [RDI] in
4406 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4407            (ins VR128:$src, VR128:$mask),
4408            "maskmovdqu\t{$mask, $src|$src, $mask}",
4409            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4410
4411 let Uses = [EDI] in
4412 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4413            "maskmovdqu\t{$mask, $src|$src, $mask}",
4414            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4415 let Uses = [RDI] in
4416 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4417            "maskmovdqu\t{$mask, $src|$src, $mask}",
4418            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4419
4420 } // ExeDomain = SSEPackedInt
4421
4422 //===---------------------------------------------------------------------===//
4423 // SSE2 - Move Doubleword
4424 //===---------------------------------------------------------------------===//
4425
4426 //===---------------------------------------------------------------------===//
4427 // Move Int Doubleword to Packed Double Int
4428 //
4429 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4430                       "movd\t{$src, $dst|$dst, $src}",
4431                       [(set VR128:$dst,
4432                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4433 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4434                       "movd\t{$src, $dst|$dst, $src}",
4435                       [(set VR128:$dst,
4436                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4437                       VEX;
4438 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4439                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4440                         [(set VR128:$dst,
4441                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4442 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4443                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4444                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4445
4446 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4447                       "movd\t{$src, $dst|$dst, $src}",
4448                       [(set VR128:$dst,
4449                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4450 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4451                       "movd\t{$src, $dst|$dst, $src}",
4452                       [(set VR128:$dst,
4453                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4454 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4455                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4456                         [(set VR128:$dst,
4457                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4458 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4459                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4460                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4461
4462 //===---------------------------------------------------------------------===//
4463 // Move Int Doubleword to Single Scalar
4464 //
4465 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4466                       "movd\t{$src, $dst|$dst, $src}",
4467                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4468
4469 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4470                       "movd\t{$src, $dst|$dst, $src}",
4471                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4472                       VEX;
4473 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4474                       "movd\t{$src, $dst|$dst, $src}",
4475                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4476
4477 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4478                       "movd\t{$src, $dst|$dst, $src}",
4479                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4480
4481 //===---------------------------------------------------------------------===//
4482 // Move Packed Doubleword Int to Packed Double Int
4483 //
4484 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4485                        "movd\t{$src, $dst|$dst, $src}",
4486                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4487                                         (iPTR 0)))]>, VEX;
4488 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4489                        (ins i32mem:$dst, VR128:$src),
4490                        "movd\t{$src, $dst|$dst, $src}",
4491                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4492                                      (iPTR 0))), addr:$dst)]>, VEX;
4493 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4494                        "movd\t{$src, $dst|$dst, $src}",
4495                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4496                                         (iPTR 0)))]>;
4497 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4498                        "movd\t{$src, $dst|$dst, $src}",
4499                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4500                                      (iPTR 0))), addr:$dst)]>;
4501
4502 //===---------------------------------------------------------------------===//
4503 // Move Packed Doubleword Int first element to Doubleword Int
4504 //
4505 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4506                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4507                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4508                                                            (iPTR 0)))]>,
4509                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4510
4511 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4512                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4513                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4514                                                          (iPTR 0)))]>;
4515
4516 //===---------------------------------------------------------------------===//
4517 // Bitcast FR64 <-> GR64
4518 //
4519 let Predicates = [HasAVX] in
4520 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4521                         "vmovq\t{$src, $dst|$dst, $src}",
4522                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4523                         VEX;
4524 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4525                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4526                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4527 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4528                          "movq\t{$src, $dst|$dst, $src}",
4529                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4530
4531 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4532                        "movq\t{$src, $dst|$dst, $src}",
4533                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4534 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4535                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4536                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4537 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4538                        "movq\t{$src, $dst|$dst, $src}",
4539                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4540
4541 //===---------------------------------------------------------------------===//
4542 // Move Scalar Single to Double Int
4543 //
4544 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4545                       "movd\t{$src, $dst|$dst, $src}",
4546                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4547 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4548                       "movd\t{$src, $dst|$dst, $src}",
4549                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4550 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4551                       "movd\t{$src, $dst|$dst, $src}",
4552                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4553 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4554                       "movd\t{$src, $dst|$dst, $src}",
4555                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4556
4557 //===---------------------------------------------------------------------===//
4558 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4559 //
4560 let AddedComplexity = 15 in {
4561 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4562                        "movd\t{$src, $dst|$dst, $src}",
4563                        [(set VR128:$dst, (v4i32 (X86vzmovl
4564                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4565                                       VEX;
4566 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4567                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4568                        [(set VR128:$dst, (v2i64 (X86vzmovl
4569                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4570                                       VEX, VEX_W;
4571 }
4572 let AddedComplexity = 15 in {
4573 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4574                        "movd\t{$src, $dst|$dst, $src}",
4575                        [(set VR128:$dst, (v4i32 (X86vzmovl
4576                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4577 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4578                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4579                        [(set VR128:$dst, (v2i64 (X86vzmovl
4580                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4581 }
4582
4583 let AddedComplexity = 20 in {
4584 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4585                        "movd\t{$src, $dst|$dst, $src}",
4586                        [(set VR128:$dst,
4587                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4588                                                    (loadi32 addr:$src))))))]>,
4589                                                    VEX;
4590 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4591                        "movd\t{$src, $dst|$dst, $src}",
4592                        [(set VR128:$dst,
4593                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4594                                                    (loadi32 addr:$src))))))]>;
4595 }
4596
4597 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4598   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4599             (MOVZDI2PDIrm addr:$src)>;
4600   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4601             (MOVZDI2PDIrm addr:$src)>;
4602   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4603             (MOVZDI2PDIrm addr:$src)>;
4604 }
4605
4606 let Predicates = [HasAVX] in {
4607   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4608   let AddedComplexity = 20 in {
4609     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4610               (VMOVZDI2PDIrm addr:$src)>;
4611     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4612               (VMOVZDI2PDIrm addr:$src)>;
4613     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4614               (VMOVZDI2PDIrm addr:$src)>;
4615   }
4616   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4617   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4618                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4619             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4620   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4621                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4622             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4623 }
4624
4625 // These are the correct encodings of the instructions so that we know how to
4626 // read correct assembly, even though we continue to emit the wrong ones for
4627 // compatibility with Darwin's buggy assembler.
4628 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4629                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4630 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4631                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4632 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4633                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4634 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4635                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4636 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4637                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4638 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4639                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4640
4641 //===---------------------------------------------------------------------===//
4642 // SSE2 - Move Quadword
4643 //===---------------------------------------------------------------------===//
4644
4645 //===---------------------------------------------------------------------===//
4646 // Move Quadword Int to Packed Quadword Int
4647 //
4648 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4649                     "vmovq\t{$src, $dst|$dst, $src}",
4650                     [(set VR128:$dst,
4651                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4652                     VEX, Requires<[HasAVX]>;
4653 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4654                     "movq\t{$src, $dst|$dst, $src}",
4655                     [(set VR128:$dst,
4656                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4657                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4658
4659 //===---------------------------------------------------------------------===//
4660 // Move Packed Quadword Int to Quadword Int
4661 //
4662 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4663                       "movq\t{$src, $dst|$dst, $src}",
4664                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4665                                     (iPTR 0))), addr:$dst)]>, VEX;
4666 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4667                       "movq\t{$src, $dst|$dst, $src}",
4668                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4669                                     (iPTR 0))), addr:$dst)]>;
4670
4671 //===---------------------------------------------------------------------===//
4672 // Store / copy lower 64-bits of a XMM register.
4673 //
4674 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4675                      "movq\t{$src, $dst|$dst, $src}",
4676                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4677 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4678                      "movq\t{$src, $dst|$dst, $src}",
4679                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4680
4681 let AddedComplexity = 20 in
4682 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4683                      "vmovq\t{$src, $dst|$dst, $src}",
4684                      [(set VR128:$dst,
4685                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4686                                                  (loadi64 addr:$src))))))]>,
4687                      XS, VEX, Requires<[HasAVX]>;
4688
4689 let AddedComplexity = 20 in
4690 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4691                      "movq\t{$src, $dst|$dst, $src}",
4692                      [(set VR128:$dst,
4693                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4694                                                  (loadi64 addr:$src))))))]>,
4695                      XS, Requires<[HasSSE2]>;
4696
4697 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4698   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4699             (MOVZQI2PQIrm addr:$src)>;
4700   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4701             (MOVZQI2PQIrm addr:$src)>;
4702   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4703 }
4704
4705 let Predicates = [HasAVX], AddedComplexity = 20 in {
4706   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4707             (VMOVZQI2PQIrm addr:$src)>;
4708   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4709             (VMOVZQI2PQIrm addr:$src)>;
4710   def : Pat<(v2i64 (X86vzload addr:$src)),
4711             (VMOVZQI2PQIrm addr:$src)>;
4712 }
4713
4714 //===---------------------------------------------------------------------===//
4715 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4716 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4717 //
4718 let AddedComplexity = 15 in
4719 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4720                         "vmovq\t{$src, $dst|$dst, $src}",
4721                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4722                       XS, VEX, Requires<[HasAVX]>;
4723 let AddedComplexity = 15 in
4724 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4725                         "movq\t{$src, $dst|$dst, $src}",
4726                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4727                       XS, Requires<[HasSSE2]>;
4728
4729 let AddedComplexity = 20 in
4730 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4731                         "vmovq\t{$src, $dst|$dst, $src}",
4732                     [(set VR128:$dst, (v2i64 (X86vzmovl
4733                                              (loadv2i64 addr:$src))))]>,
4734                       XS, VEX, Requires<[HasAVX]>;
4735 let AddedComplexity = 20 in {
4736 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4737                         "movq\t{$src, $dst|$dst, $src}",
4738                     [(set VR128:$dst, (v2i64 (X86vzmovl
4739                                              (loadv2i64 addr:$src))))]>,
4740                       XS, Requires<[HasSSE2]>;
4741 }
4742
4743 let AddedComplexity = 20 in {
4744   let Predicates = [HasSSE2] in {
4745     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4746               (MOVZPQILo2PQIrm addr:$src)>;
4747     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4748               (MOVZPQILo2PQIrr VR128:$src)>;
4749   }
4750   let Predicates = [HasAVX] in {
4751     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4752               (VMOVZPQILo2PQIrm addr:$src)>;
4753     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4754               (VMOVZPQILo2PQIrr VR128:$src)>;
4755   }
4756 }
4757
4758 // Instructions to match in the assembler
4759 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4760                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4761 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4762                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4763 // Recognize "movd" with GR64 destination, but encode as a "movq"
4764 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4765                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4766
4767 // Instructions for the disassembler
4768 // xr = XMM register
4769 // xm = mem64
4770
4771 let Predicates = [HasAVX] in
4772 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4773                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4774 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4775                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4776
4777 //===---------------------------------------------------------------------===//
4778 // SSE3 - Conversion Instructions
4779 //===---------------------------------------------------------------------===//
4780
4781 // Convert Packed Double FP to Packed DW Integers
4782 let Predicates = [HasAVX] in {
4783 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4784 // register, but the same isn't true when using memory operands instead.
4785 // Provide other assembly rr and rm forms to address this explicitly.
4786 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4787                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4788 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4789                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4790
4791 // XMM only
4792 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4793                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4794 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4795                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4796
4797 // YMM only
4798 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4799                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4800 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4801                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4802 }
4803
4804 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4805                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4806 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4807                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4808
4809 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4810           (VCVTPD2DQYrr VR256:$src)>;
4811 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4812           (VCVTPD2DQYrm addr:$src)>;
4813
4814 // Convert Packed DW Integers to Packed Double FP
4815 let Predicates = [HasAVX] in {
4816 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4817                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4818 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4819                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4820 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4821                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4822 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4823                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4824 }
4825
4826 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4827                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4828 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4829                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4830
4831 // AVX 256-bit register conversion intrinsics
4832 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4833            (VCVTDQ2PDYrr VR128:$src)>;
4834 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4835            (VCVTDQ2PDYrm addr:$src)>;
4836
4837 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4838           (VCVTPD2DQYrr VR256:$src)>;
4839 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4840           (VCVTPD2DQYrm addr:$src)>;
4841
4842 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4843           (VCVTDQ2PDYrr VR128:$src)>;
4844 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4845           (VCVTDQ2PDYrm addr:$src)>;
4846
4847 //===---------------------------------------------------------------------===//
4848 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4849 //===---------------------------------------------------------------------===//
4850 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4851                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4852                               X86MemOperand x86memop> {
4853 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4854                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4855                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4856 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4857                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4858                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4859 }
4860
4861 let Predicates = [HasAVX] in {
4862   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4863                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4864   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4865                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4866   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4867                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4868   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4869                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4870 }
4871 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4872                                    memopv4f32, f128mem>;
4873 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4874                                    memopv4f32, f128mem>;
4875
4876 let Predicates = [HasSSE3] in {
4877   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4878             (MOVSHDUPrr VR128:$src)>;
4879   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4880             (MOVSHDUPrm addr:$src)>;
4881   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4882             (MOVSLDUPrr VR128:$src)>;
4883   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4884             (MOVSLDUPrm addr:$src)>;
4885 }
4886
4887 let Predicates = [HasAVX] in {
4888   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4889             (VMOVSHDUPrr VR128:$src)>;
4890   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4891             (VMOVSHDUPrm addr:$src)>;
4892   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4893             (VMOVSLDUPrr VR128:$src)>;
4894   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4895             (VMOVSLDUPrm addr:$src)>;
4896   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4897             (VMOVSHDUPYrr VR256:$src)>;
4898   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4899             (VMOVSHDUPYrm addr:$src)>;
4900   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4901             (VMOVSLDUPYrr VR256:$src)>;
4902   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4903             (VMOVSLDUPYrm addr:$src)>;
4904 }
4905
4906 //===---------------------------------------------------------------------===//
4907 // SSE3 - Replicate Double FP - MOVDDUP
4908 //===---------------------------------------------------------------------===//
4909
4910 multiclass sse3_replicate_dfp<string OpcodeStr> {
4911 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4912                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4913                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4914 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4915                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4916                     [(set VR128:$dst,
4917                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4918                                       (undef))))]>;
4919 }
4920
4921 // FIXME: Merge with above classe when there're patterns for the ymm version
4922 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4923 let Predicates = [HasAVX] in {
4924   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4925                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4926                       []>;
4927   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4928                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4929                       []>;
4930   }
4931 }
4932
4933 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4934 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4935 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4936
4937 let Predicates = [HasSSE3] in {
4938   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4939                    (undef)),
4940             (MOVDDUPrm addr:$src)>;
4941   let AddedComplexity = 5 in {
4942   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4943   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4944             (MOVDDUPrm addr:$src)>;
4945   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4946   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4947             (MOVDDUPrm addr:$src)>;
4948   }
4949   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4950             (MOVDDUPrm addr:$src)>;
4951   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4952             (MOVDDUPrm addr:$src)>;
4953   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4954             (MOVDDUPrm addr:$src)>;
4955   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4956             (MOVDDUPrm addr:$src)>;
4957   def : Pat<(X86Movddup (bc_v2f64
4958                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4959             (MOVDDUPrm addr:$src)>;
4960 }
4961
4962 let Predicates = [HasAVX] in {
4963   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4964                    (undef)),
4965             (VMOVDDUPrm addr:$src)>;
4966   let AddedComplexity = 5 in {
4967   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4968   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4969             (VMOVDDUPrm addr:$src)>;
4970   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4971   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4972             (VMOVDDUPrm addr:$src)>;
4973   }
4974   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4975             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4976   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4977             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4978   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4979             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4980   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4981             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4982   def : Pat<(X86Movddup (bc_v2f64
4983                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4984             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4985
4986   // 256-bit version
4987   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4988             (VMOVDDUPYrm addr:$src)>;
4989   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4990             (VMOVDDUPYrm addr:$src)>;
4991   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4992             (VMOVDDUPYrm addr:$src)>;
4993   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4994             (VMOVDDUPYrm addr:$src)>;
4995   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4996             (VMOVDDUPYrr VR256:$src)>;
4997   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4998             (VMOVDDUPYrr VR256:$src)>;
4999 }
5000
5001 //===---------------------------------------------------------------------===//
5002 // SSE3 - Move Unaligned Integer
5003 //===---------------------------------------------------------------------===//
5004
5005 let Predicates = [HasAVX] in {
5006   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5007                    "vlddqu\t{$src, $dst|$dst, $src}",
5008                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5009   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5010                    "vlddqu\t{$src, $dst|$dst, $src}",
5011                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5012 }
5013 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5014                    "lddqu\t{$src, $dst|$dst, $src}",
5015                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5016
5017 //===---------------------------------------------------------------------===//
5018 // SSE3 - Arithmetic
5019 //===---------------------------------------------------------------------===//
5020
5021 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5022                        X86MemOperand x86memop, bit Is2Addr = 1> {
5023   def rr : I<0xD0, MRMSrcReg,
5024        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5025        !if(Is2Addr,
5026            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5027            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5028        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5029   def rm : I<0xD0, MRMSrcMem,
5030        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5031        !if(Is2Addr,
5032            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5033            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5034        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5035 }
5036
5037 let Predicates = [HasAVX] in {
5038   let ExeDomain = SSEPackedSingle in {
5039     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5040                                  f128mem, 0>, TB, XD, VEX_4V;
5041     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5042                                  f256mem, 0>, TB, XD, VEX_4V;
5043   }
5044   let ExeDomain = SSEPackedDouble in {
5045     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5046                                  f128mem, 0>, TB, OpSize, VEX_4V;
5047     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5048                                  f256mem, 0>, TB, OpSize, VEX_4V;
5049   }
5050 }
5051 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5052   let ExeDomain = SSEPackedSingle in
5053   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5054                               f128mem>, TB, XD;
5055   let ExeDomain = SSEPackedDouble in
5056   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5057                               f128mem>, TB, OpSize;
5058 }
5059
5060 //===---------------------------------------------------------------------===//
5061 // SSE3 Instructions
5062 //===---------------------------------------------------------------------===//
5063
5064 // Horizontal ops
5065 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5066                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5067   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5068        !if(Is2Addr,
5069          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5070          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5071       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5072
5073   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5074        !if(Is2Addr,
5075          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5076          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5077       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5078 }
5079 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5080                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5081   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5082        !if(Is2Addr,
5083          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5084          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5085       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5086
5087   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5088        !if(Is2Addr,
5089          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5090          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5091       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5092 }
5093
5094 let Predicates = [HasAVX] in {
5095   let ExeDomain = SSEPackedSingle in {
5096     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5097                             X86fhadd, 0>, VEX_4V;
5098     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5099                             X86fhsub, 0>, VEX_4V;
5100     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5101                             X86fhadd, 0>, VEX_4V;
5102     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5103                             X86fhsub, 0>, VEX_4V;
5104   }
5105   let ExeDomain = SSEPackedDouble in {
5106     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5107                             X86fhadd, 0>, VEX_4V;
5108     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5109                             X86fhsub, 0>, VEX_4V;
5110     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5111                             X86fhadd, 0>, VEX_4V;
5112     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5113                             X86fhsub, 0>, VEX_4V;
5114   }
5115 }
5116
5117 let Constraints = "$src1 = $dst" in {
5118   let ExeDomain = SSEPackedSingle in {
5119     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5120     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5121   }
5122   let ExeDomain = SSEPackedDouble in {
5123     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5124     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5125   }
5126 }
5127
5128 //===---------------------------------------------------------------------===//
5129 // SSSE3 - Packed Absolute Instructions
5130 //===---------------------------------------------------------------------===//
5131
5132
5133 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5134 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5135                             Intrinsic IntId128> {
5136   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5137                     (ins VR128:$src),
5138                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5139                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5140                     OpSize;
5141
5142   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5143                     (ins i128mem:$src),
5144                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5145                     [(set VR128:$dst,
5146                       (IntId128
5147                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5148 }
5149
5150 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5151 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5152                               Intrinsic IntId256> {
5153   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5154                     (ins VR256:$src),
5155                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5156                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5157                     OpSize;
5158
5159   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5160                     (ins i256mem:$src),
5161                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5162                     [(set VR256:$dst,
5163                       (IntId256
5164                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5165 }
5166
5167 let Predicates = [HasAVX] in {
5168   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5169                                   int_x86_ssse3_pabs_b_128>, VEX;
5170   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5171                                   int_x86_ssse3_pabs_w_128>, VEX;
5172   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5173                                   int_x86_ssse3_pabs_d_128>, VEX;
5174 }
5175
5176 let Predicates = [HasAVX2] in {
5177   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5178                                     int_x86_avx2_pabs_b>, VEX;
5179   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5180                                     int_x86_avx2_pabs_w>, VEX;
5181   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5182                                     int_x86_avx2_pabs_d>, VEX;
5183 }
5184
5185 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5186                               int_x86_ssse3_pabs_b_128>;
5187 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5188                               int_x86_ssse3_pabs_w_128>;
5189 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5190                               int_x86_ssse3_pabs_d_128>;
5191
5192 //===---------------------------------------------------------------------===//
5193 // SSSE3 - Packed Binary Operator Instructions
5194 //===---------------------------------------------------------------------===//
5195
5196 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5197 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5198                              Intrinsic IntId128, bit Is2Addr = 1> {
5199   let isCommutable = 1 in
5200   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5201        (ins VR128:$src1, VR128:$src2),
5202        !if(Is2Addr,
5203          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5204          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5205        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5206        OpSize;
5207   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5208        (ins VR128:$src1, i128mem:$src2),
5209        !if(Is2Addr,
5210          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5211          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5212        [(set VR128:$dst,
5213          (IntId128 VR128:$src1,
5214           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5215 }
5216
5217 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5218                                Intrinsic IntId256> {
5219   let isCommutable = 1 in
5220   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5221        (ins VR256:$src1, VR256:$src2),
5222        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5223        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5224        OpSize;
5225   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5226        (ins VR256:$src1, i256mem:$src2),
5227        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5228        [(set VR256:$dst,
5229          (IntId256 VR256:$src1,
5230           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5231 }
5232
5233 let ImmT = NoImm, Predicates = [HasAVX] in {
5234 let isCommutable = 0 in {
5235   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5236                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5237   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5238                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5239   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5240                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5241   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5242                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5243   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5244                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5245   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5246                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5247   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5248                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5249   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5250                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5251   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5252                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5253   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5254                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5255   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5256                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5257 }
5258 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5259                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5260 }
5261
5262 let ImmT = NoImm, Predicates = [HasAVX2] in {
5263 let isCommutable = 0 in {
5264   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5265                                         int_x86_avx2_phadd_w>, VEX_4V;
5266   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5267                                         int_x86_avx2_phadd_d>, VEX_4V;
5268   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5269                                         int_x86_avx2_phadd_sw>, VEX_4V;
5270   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5271                                         int_x86_avx2_phsub_w>, VEX_4V;
5272   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5273                                         int_x86_avx2_phsub_d>, VEX_4V;
5274   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5275                                         int_x86_avx2_phsub_sw>, VEX_4V;
5276   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5277                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5278   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5279                                         int_x86_avx2_pshuf_b>, VEX_4V;
5280   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5281                                         int_x86_avx2_psign_b>, VEX_4V;
5282   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5283                                         int_x86_avx2_psign_w>, VEX_4V;
5284   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5285                                         int_x86_avx2_psign_d>, VEX_4V;
5286 }
5287 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5288                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5289 }
5290
5291 // None of these have i8 immediate fields.
5292 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5293 let isCommutable = 0 in {
5294   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5295                                      int_x86_ssse3_phadd_w_128>;
5296   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5297                                      int_x86_ssse3_phadd_d_128>;
5298   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5299                                      int_x86_ssse3_phadd_sw_128>;
5300   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5301                                      int_x86_ssse3_phsub_w_128>;
5302   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5303                                      int_x86_ssse3_phsub_d_128>;
5304   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5305                                      int_x86_ssse3_phsub_sw_128>;
5306   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5307                                      int_x86_ssse3_pmadd_ub_sw_128>;
5308   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5309                                      int_x86_ssse3_pshuf_b_128>;
5310   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5311                                      int_x86_ssse3_psign_b_128>;
5312   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5313                                      int_x86_ssse3_psign_w_128>;
5314   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5315                                        int_x86_ssse3_psign_d_128>;
5316 }
5317 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5318                                      int_x86_ssse3_pmul_hr_sw_128>;
5319 }
5320
5321 let Predicates = [HasSSSE3] in {
5322   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5323             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5324   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5325             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5326
5327   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5328             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5329   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5330             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5331   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5332             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5333
5334   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5335             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5336   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5337             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5338   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5339             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5340   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5341             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5342 }
5343
5344 let Predicates = [HasAVX] in {
5345   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5346             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5347   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5348             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5349
5350   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5351             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5352   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5353             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5354   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5355             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5356
5357   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5358             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5359   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5360             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5361   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5362             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5363   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5364             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5365 }
5366
5367 let Predicates = [HasAVX2] in {
5368   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5369             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5370   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5371             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5372   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5373             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5374
5375   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5376             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5377   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5378             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5379   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5380             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5381   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5382             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5383 }
5384
5385 //===---------------------------------------------------------------------===//
5386 // SSSE3 - Packed Align Instruction Patterns
5387 //===---------------------------------------------------------------------===//
5388
5389 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5390   let neverHasSideEffects = 1 in {
5391   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5392       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5393       !if(Is2Addr,
5394         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5395         !strconcat(asm,
5396                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5397       []>, OpSize;
5398   let mayLoad = 1 in
5399   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5400       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5401       !if(Is2Addr,
5402         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5403         !strconcat(asm,
5404                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5405       []>, OpSize;
5406   }
5407 }
5408
5409 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5410   let neverHasSideEffects = 1 in {
5411   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5412       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5413       !strconcat(asm,
5414                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5415       []>, OpSize;
5416   let mayLoad = 1 in
5417   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5418       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5419       !strconcat(asm,
5420                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5421       []>, OpSize;
5422   }
5423 }
5424
5425 let Predicates = [HasAVX] in
5426   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5427 let Predicates = [HasAVX2] in
5428   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5429 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5430   defm PALIGN : ssse3_palign<"palignr">;
5431
5432 let Predicates = [HasSSSE3] in {
5433 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5434           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5435 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5436           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5437 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5438           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5439 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5440           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5441 }
5442
5443 let Predicates = [HasAVX] in {
5444 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5445           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5446 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5447           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5448 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5449           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5450 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5451           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5452 }
5453
5454 //===---------------------------------------------------------------------===//
5455 // SSSE3 - Thread synchronization
5456 //===---------------------------------------------------------------------===//
5457
5458 let usesCustomInserter = 1 in {
5459 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5460                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5461 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5462                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5463 }
5464
5465 let Uses = [EAX, ECX, EDX] in
5466 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5467                  Requires<[HasSSE3]>;
5468 let Uses = [ECX, EAX] in
5469 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5470                 Requires<[HasSSE3]>;
5471
5472 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5473 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5474
5475 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5476       Requires<[In32BitMode]>;
5477 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5478       Requires<[In64BitMode]>;
5479
5480 //===----------------------------------------------------------------------===//
5481 // SSE4.1 - Packed Move with Sign/Zero Extend
5482 //===----------------------------------------------------------------------===//
5483
5484 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5485   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5486                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5487                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5488
5489   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5490                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5491        [(set VR128:$dst,
5492          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5493        OpSize;
5494 }
5495
5496 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5497                                  Intrinsic IntId> {
5498   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5499                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5500                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5501
5502   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5503                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5504                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5505 }
5506
5507 let Predicates = [HasAVX] in {
5508 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5509                                      VEX;
5510 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5511                                      VEX;
5512 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5513                                      VEX;
5514 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5515                                      VEX;
5516 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5517                                      VEX;
5518 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5519                                      VEX;
5520 }
5521
5522 let Predicates = [HasAVX2] in {
5523 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5524                                         int_x86_avx2_pmovsxbw>, VEX;
5525 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5526                                         int_x86_avx2_pmovsxwd>, VEX;
5527 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5528                                         int_x86_avx2_pmovsxdq>, VEX;
5529 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5530                                         int_x86_avx2_pmovzxbw>, VEX;
5531 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5532                                         int_x86_avx2_pmovzxwd>, VEX;
5533 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5534                                         int_x86_avx2_pmovzxdq>, VEX;
5535 }
5536
5537 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5538 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5539 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5540 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5541 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5542 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5543
5544 let Predicates = [HasSSE41] in {
5545   // Common patterns involving scalar load.
5546   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5547             (PMOVSXBWrm addr:$src)>;
5548   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5549             (PMOVSXBWrm addr:$src)>;
5550
5551   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5552             (PMOVSXWDrm addr:$src)>;
5553   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5554             (PMOVSXWDrm addr:$src)>;
5555
5556   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5557             (PMOVSXDQrm addr:$src)>;
5558   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5559             (PMOVSXDQrm addr:$src)>;
5560
5561   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5562             (PMOVZXBWrm addr:$src)>;
5563   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5564             (PMOVZXBWrm addr:$src)>;
5565
5566   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5567             (PMOVZXWDrm addr:$src)>;
5568   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5569             (PMOVZXWDrm addr:$src)>;
5570
5571   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5572             (PMOVZXDQrm addr:$src)>;
5573   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5574             (PMOVZXDQrm addr:$src)>;
5575 }
5576
5577 let Predicates = [HasAVX] in {
5578   // Common patterns involving scalar load.
5579   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5580             (VPMOVSXBWrm addr:$src)>;
5581   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5582             (VPMOVSXBWrm addr:$src)>;
5583
5584   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5585             (VPMOVSXWDrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5587             (VPMOVSXWDrm addr:$src)>;
5588
5589   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5590             (VPMOVSXDQrm addr:$src)>;
5591   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5592             (VPMOVSXDQrm addr:$src)>;
5593
5594   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5595             (VPMOVZXBWrm addr:$src)>;
5596   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5597             (VPMOVZXBWrm addr:$src)>;
5598
5599   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5600             (VPMOVZXWDrm addr:$src)>;
5601   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5602             (VPMOVZXWDrm addr:$src)>;
5603
5604   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5605             (VPMOVZXDQrm addr:$src)>;
5606   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5607             (VPMOVZXDQrm addr:$src)>;
5608 }
5609
5610
5611 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5612   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5613                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5614                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5615
5616   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5617                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5618        [(set VR128:$dst,
5619          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5620           OpSize;
5621 }
5622
5623 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5624                                  Intrinsic IntId> {
5625   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5626                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5627                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5628
5629   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5630                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5631        [(set VR256:$dst,
5632          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5633           OpSize;
5634 }
5635
5636 let Predicates = [HasAVX] in {
5637 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5638                                      VEX;
5639 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5640                                      VEX;
5641 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5642                                      VEX;
5643 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5644                                      VEX;
5645 }
5646
5647 let Predicates = [HasAVX2] in {
5648 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5649                                        int_x86_avx2_pmovsxbd>, VEX;
5650 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5651                                        int_x86_avx2_pmovsxwq>, VEX;
5652 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5653                                        int_x86_avx2_pmovzxbd>, VEX;
5654 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5655                                        int_x86_avx2_pmovzxwq>, VEX;
5656 }
5657
5658 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5659 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5660 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5661 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5662
5663 let Predicates = [HasSSE41] in {
5664   // Common patterns involving scalar load
5665   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5666             (PMOVSXBDrm addr:$src)>;
5667   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5668             (PMOVSXWQrm addr:$src)>;
5669
5670   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5671             (PMOVZXBDrm addr:$src)>;
5672   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5673             (PMOVZXWQrm addr:$src)>;
5674 }
5675
5676 let Predicates = [HasAVX] in {
5677   // Common patterns involving scalar load
5678   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5679             (VPMOVSXBDrm addr:$src)>;
5680   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5681             (VPMOVSXWQrm addr:$src)>;
5682
5683   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5684             (VPMOVZXBDrm addr:$src)>;
5685   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5686             (VPMOVZXWQrm addr:$src)>;
5687 }
5688
5689 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5690   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5691                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5692                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5693
5694   // Expecting a i16 load any extended to i32 value.
5695   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5696                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5697                  [(set VR128:$dst, (IntId (bitconvert
5698                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5699                  OpSize;
5700 }
5701
5702 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5703                                  Intrinsic IntId> {
5704   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5705                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5706                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5707
5708   // Expecting a i16 load any extended to i32 value.
5709   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5710                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5711                   [(set VR256:$dst, (IntId (bitconvert
5712                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5713                   OpSize;
5714 }
5715
5716 let Predicates = [HasAVX] in {
5717 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5718                                      VEX;
5719 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5720                                      VEX;
5721 }
5722 let Predicates = [HasAVX2] in {
5723 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5724                                        int_x86_avx2_pmovsxbq>, VEX;
5725 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5726                                        int_x86_avx2_pmovzxbq>, VEX;
5727 }
5728 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5729 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5730
5731 let Predicates = [HasSSE41] in {
5732   // Common patterns involving scalar load
5733   def : Pat<(int_x86_sse41_pmovsxbq
5734               (bitconvert (v4i32 (X86vzmovl
5735                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5736             (PMOVSXBQrm addr:$src)>;
5737
5738   def : Pat<(int_x86_sse41_pmovzxbq
5739               (bitconvert (v4i32 (X86vzmovl
5740                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5741             (PMOVZXBQrm addr:$src)>;
5742 }
5743
5744 let Predicates = [HasAVX] in {
5745   // Common patterns involving scalar load
5746   def : Pat<(int_x86_sse41_pmovsxbq
5747               (bitconvert (v4i32 (X86vzmovl
5748                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5749             (VPMOVSXBQrm addr:$src)>;
5750
5751   def : Pat<(int_x86_sse41_pmovzxbq
5752               (bitconvert (v4i32 (X86vzmovl
5753                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5754             (VPMOVZXBQrm addr:$src)>;
5755 }
5756
5757 //===----------------------------------------------------------------------===//
5758 // SSE4.1 - Extract Instructions
5759 //===----------------------------------------------------------------------===//
5760
5761 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5762 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5763   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5764                  (ins VR128:$src1, i32i8imm:$src2),
5765                  !strconcat(OpcodeStr,
5766                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5767                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5768                  OpSize;
5769   let neverHasSideEffects = 1, mayStore = 1 in
5770   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5771                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5772                  !strconcat(OpcodeStr,
5773                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5774                  []>, OpSize;
5775 // FIXME:
5776 // There's an AssertZext in the way of writing the store pattern
5777 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5778 }
5779
5780 let Predicates = [HasAVX] in {
5781   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5782   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5783          (ins VR128:$src1, i32i8imm:$src2),
5784          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5785 }
5786
5787 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5788
5789
5790 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5791 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5792   let neverHasSideEffects = 1, mayStore = 1 in
5793   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5794                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5795                  !strconcat(OpcodeStr,
5796                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5797                  []>, OpSize;
5798 // FIXME:
5799 // There's an AssertZext in the way of writing the store pattern
5800 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5801 }
5802
5803 let Predicates = [HasAVX] in
5804   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5805
5806 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5807
5808
5809 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5810 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5811   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5812                  (ins VR128:$src1, i32i8imm:$src2),
5813                  !strconcat(OpcodeStr,
5814                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5815                  [(set GR32:$dst,
5816                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5817   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5818                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5819                  !strconcat(OpcodeStr,
5820                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5821                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5822                           addr:$dst)]>, OpSize;
5823 }
5824
5825 let Predicates = [HasAVX] in
5826   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5827
5828 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5829
5830 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5831 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5832   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5833                  (ins VR128:$src1, i32i8imm:$src2),
5834                  !strconcat(OpcodeStr,
5835                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5836                  [(set GR64:$dst,
5837                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5838   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5839                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5840                  !strconcat(OpcodeStr,
5841                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5842                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5843                           addr:$dst)]>, OpSize, REX_W;
5844 }
5845
5846 let Predicates = [HasAVX] in
5847   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5848
5849 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5850
5851 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5852 /// destination
5853 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5854   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5855                  (ins VR128:$src1, i32i8imm:$src2),
5856                  !strconcat(OpcodeStr,
5857                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5858                  [(set GR32:$dst,
5859                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5860            OpSize;
5861   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5862                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5863                  !strconcat(OpcodeStr,
5864                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5865                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5866                           addr:$dst)]>, OpSize;
5867 }
5868
5869 let ExeDomain = SSEPackedSingle in {
5870   let Predicates = [HasAVX] in {
5871     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5872     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5873                     (ins VR128:$src1, i32i8imm:$src2),
5874                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5875                     []>, OpSize, VEX;
5876   }
5877   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5878 }
5879
5880 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5881 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5882                                               imm:$src2))),
5883                  addr:$dst),
5884           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5885           Requires<[HasSSE41]>;
5886 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5887                                               imm:$src2))),
5888                  addr:$dst),
5889           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5890           Requires<[HasAVX]>;
5891
5892 //===----------------------------------------------------------------------===//
5893 // SSE4.1 - Insert Instructions
5894 //===----------------------------------------------------------------------===//
5895
5896 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5897   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5898       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5899       !if(Is2Addr,
5900         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5901         !strconcat(asm,
5902                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5903       [(set VR128:$dst,
5904         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5905   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5906       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5907       !if(Is2Addr,
5908         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5909         !strconcat(asm,
5910                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5911       [(set VR128:$dst,
5912         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5913                    imm:$src3))]>, OpSize;
5914 }
5915
5916 let Predicates = [HasAVX] in
5917   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5918 let Constraints = "$src1 = $dst" in
5919   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5920
5921 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5922   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5923       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5924       !if(Is2Addr,
5925         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5926         !strconcat(asm,
5927                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5928       [(set VR128:$dst,
5929         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5930       OpSize;
5931   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5932       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5933       !if(Is2Addr,
5934         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5935         !strconcat(asm,
5936                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5937       [(set VR128:$dst,
5938         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5939                           imm:$src3)))]>, OpSize;
5940 }
5941
5942 let Predicates = [HasAVX] in
5943   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5944 let Constraints = "$src1 = $dst" in
5945   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5946
5947 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5948   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5949       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5950       !if(Is2Addr,
5951         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5952         !strconcat(asm,
5953                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5954       [(set VR128:$dst,
5955         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5956       OpSize;
5957   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5958       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5959       !if(Is2Addr,
5960         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5961         !strconcat(asm,
5962                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5963       [(set VR128:$dst,
5964         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5965                           imm:$src3)))]>, OpSize;
5966 }
5967
5968 let Predicates = [HasAVX] in
5969   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5970 let Constraints = "$src1 = $dst" in
5971   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5972
5973 // insertps has a few different modes, there's the first two here below which
5974 // are optimized inserts that won't zero arbitrary elements in the destination
5975 // vector. The next one matches the intrinsic and could zero arbitrary elements
5976 // in the target vector.
5977 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5978   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5979       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5980       !if(Is2Addr,
5981         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5982         !strconcat(asm,
5983                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5984       [(set VR128:$dst,
5985         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5986       OpSize;
5987   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5988       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5989       !if(Is2Addr,
5990         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5991         !strconcat(asm,
5992                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5993       [(set VR128:$dst,
5994         (X86insrtps VR128:$src1,
5995                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5996                     imm:$src3))]>, OpSize;
5997 }
5998
5999 let ExeDomain = SSEPackedSingle in {
6000   let Constraints = "$src1 = $dst" in
6001     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6002   let Predicates = [HasAVX] in
6003     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6004 }
6005
6006 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6007           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6008           Requires<[HasAVX]>;
6009 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6010           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6011           Requires<[HasSSE41]>;
6012
6013 //===----------------------------------------------------------------------===//
6014 // SSE4.1 - Round Instructions
6015 //===----------------------------------------------------------------------===//
6016
6017 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6018                             X86MemOperand x86memop, RegisterClass RC,
6019                             PatFrag mem_frag32, PatFrag mem_frag64,
6020                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6021 let ExeDomain = SSEPackedSingle in {
6022   // Intrinsic operation, reg.
6023   // Vector intrinsic operation, reg
6024   def PSr : SS4AIi8<opcps, MRMSrcReg,
6025                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6026                     !strconcat(OpcodeStr,
6027                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6028                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6029                     OpSize;
6030
6031   // Vector intrinsic operation, mem
6032   def PSm : SS4AIi8<opcps, MRMSrcMem,
6033                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6034                     !strconcat(OpcodeStr,
6035                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6036                     [(set RC:$dst,
6037                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6038                     OpSize;
6039 } // ExeDomain = SSEPackedSingle
6040
6041 let ExeDomain = SSEPackedDouble in {
6042   // Vector intrinsic operation, reg
6043   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6044                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6045                     !strconcat(OpcodeStr,
6046                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6047                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6048                     OpSize;
6049
6050   // Vector intrinsic operation, mem
6051   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6052                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6053                     !strconcat(OpcodeStr,
6054                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6055                     [(set RC:$dst,
6056                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6057                     OpSize;
6058 } // ExeDomain = SSEPackedDouble
6059 }
6060
6061 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6062                             string OpcodeStr,
6063                             Intrinsic F32Int,
6064                             Intrinsic F64Int, bit Is2Addr = 1> {
6065 let ExeDomain = GenericDomain in {
6066   // Operation, reg.
6067   def SSr : SS4AIi8<opcss, MRMSrcReg,
6068       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6069       !if(Is2Addr,
6070           !strconcat(OpcodeStr,
6071               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6072           !strconcat(OpcodeStr,
6073               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6074       []>, OpSize;
6075
6076   // Intrinsic operation, reg.
6077   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6078         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6079         !if(Is2Addr,
6080             !strconcat(OpcodeStr,
6081                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6082             !strconcat(OpcodeStr,
6083                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6084         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6085         OpSize;
6086
6087   // Intrinsic operation, mem.
6088   def SSm : SS4AIi8<opcss, MRMSrcMem,
6089         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6090         !if(Is2Addr,
6091             !strconcat(OpcodeStr,
6092                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6093             !strconcat(OpcodeStr,
6094                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6095         [(set VR128:$dst,
6096              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6097         OpSize;
6098
6099   // Operation, reg.
6100   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6101         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6102         !if(Is2Addr,
6103             !strconcat(OpcodeStr,
6104                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6105             !strconcat(OpcodeStr,
6106                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6107         []>, OpSize;
6108
6109   // Intrinsic operation, reg.
6110   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6111         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6112         !if(Is2Addr,
6113             !strconcat(OpcodeStr,
6114                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6115             !strconcat(OpcodeStr,
6116                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6117         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6118         OpSize;
6119
6120   // Intrinsic operation, mem.
6121   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6122         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6123         !if(Is2Addr,
6124             !strconcat(OpcodeStr,
6125                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6126             !strconcat(OpcodeStr,
6127                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6128         [(set VR128:$dst,
6129               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6130         OpSize;
6131 } // ExeDomain = GenericDomain
6132 }
6133
6134 // FP round - roundss, roundps, roundsd, roundpd
6135 let Predicates = [HasAVX] in {
6136   // Intrinsic form
6137   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6138                                   memopv4f32, memopv2f64,
6139                                   int_x86_sse41_round_ps,
6140                                   int_x86_sse41_round_pd>, VEX;
6141   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6142                                   memopv8f32, memopv4f64,
6143                                   int_x86_avx_round_ps_256,
6144                                   int_x86_avx_round_pd_256>, VEX;
6145   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6146                                   int_x86_sse41_round_ss,
6147                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6148
6149   def : Pat<(ffloor FR32:$src),
6150             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6151   def : Pat<(f64 (ffloor FR64:$src)),
6152             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6153   def : Pat<(f32 (fnearbyint FR32:$src)),
6154             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6155   def : Pat<(f64 (fnearbyint FR64:$src)),
6156             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6157   def : Pat<(f32 (fceil FR32:$src)),
6158             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6159   def : Pat<(f64 (fceil FR64:$src)),
6160             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6161   def : Pat<(f32 (frint FR32:$src)),
6162             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6163   def : Pat<(f64 (frint FR64:$src)),
6164             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6165   def : Pat<(f32 (ftrunc FR32:$src)),
6166             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6167   def : Pat<(f64 (ftrunc FR64:$src)),
6168             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6169 }
6170
6171 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6172                                memopv4f32, memopv2f64,
6173                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6174 let Constraints = "$src1 = $dst" in
6175 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6176                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6177
6178 def : Pat<(ffloor FR32:$src),
6179           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6180 def : Pat<(f64 (ffloor FR64:$src)),
6181           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6182 def : Pat<(f32 (fnearbyint FR32:$src)),
6183           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6184 def : Pat<(f64 (fnearbyint FR64:$src)),
6185           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6186 def : Pat<(f32 (fceil FR32:$src)),
6187           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6188 def : Pat<(f64 (fceil FR64:$src)),
6189           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6190 def : Pat<(f32 (frint FR32:$src)),
6191           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6192 def : Pat<(f64 (frint FR64:$src)),
6193           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6194 def : Pat<(f32 (ftrunc FR32:$src)),
6195           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6196 def : Pat<(f64 (ftrunc FR64:$src)),
6197           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6198
6199 //===----------------------------------------------------------------------===//
6200 // SSE4.1 - Packed Bit Test
6201 //===----------------------------------------------------------------------===//
6202
6203 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6204 // the intel intrinsic that corresponds to this.
6205 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6206 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6207                 "vptest\t{$src2, $src1|$src1, $src2}",
6208                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6209                 OpSize, VEX;
6210 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6211                 "vptest\t{$src2, $src1|$src1, $src2}",
6212                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6213                 OpSize, VEX;
6214
6215 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6216                 "vptest\t{$src2, $src1|$src1, $src2}",
6217                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6218                 OpSize, VEX;
6219 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6220                 "vptest\t{$src2, $src1|$src1, $src2}",
6221                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6222                 OpSize, VEX;
6223 }
6224
6225 let Defs = [EFLAGS] in {
6226 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6227               "ptest\t{$src2, $src1|$src1, $src2}",
6228               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6229               OpSize;
6230 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6231               "ptest\t{$src2, $src1|$src1, $src2}",
6232               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6233               OpSize;
6234 }
6235
6236 // The bit test instructions below are AVX only
6237 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6238                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6239   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6240             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6241             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6242   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6243             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6244             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6245             OpSize, VEX;
6246 }
6247
6248 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6249 let ExeDomain = SSEPackedSingle in {
6250 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6251 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6252 }
6253 let ExeDomain = SSEPackedDouble in {
6254 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6255 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6256 }
6257 }
6258
6259 //===----------------------------------------------------------------------===//
6260 // SSE4.1 - Misc Instructions
6261 //===----------------------------------------------------------------------===//
6262
6263 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6264   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6265                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6266                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6267                      OpSize, XS;
6268   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6269                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6270                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6271                       (implicit EFLAGS)]>, OpSize, XS;
6272
6273   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6274                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6275                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6276                      XS;
6277   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6278                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6279                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6280                       (implicit EFLAGS)]>, XS;
6281
6282   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6283                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6284                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6285                       XS;
6286   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6287                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6288                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6289                        (implicit EFLAGS)]>, XS;
6290 }
6291
6292
6293
6294 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6295 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6296                                  Intrinsic IntId128> {
6297   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6298                     (ins VR128:$src),
6299                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6300                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6301   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6302                      (ins i128mem:$src),
6303                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6304                      [(set VR128:$dst,
6305                        (IntId128
6306                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6307 }
6308
6309 let Predicates = [HasAVX] in
6310 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6311                                          int_x86_sse41_phminposuw>, VEX;
6312 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6313                                          int_x86_sse41_phminposuw>;
6314
6315 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6316 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6317                               Intrinsic IntId128, bit Is2Addr = 1> {
6318   let isCommutable = 1 in
6319   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6320        (ins VR128:$src1, VR128:$src2),
6321        !if(Is2Addr,
6322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6324        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6325   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6326        (ins VR128:$src1, i128mem:$src2),
6327        !if(Is2Addr,
6328            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6329            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6330        [(set VR128:$dst,
6331          (IntId128 VR128:$src1,
6332           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6333 }
6334
6335 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6336 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6337                                 Intrinsic IntId256> {
6338   let isCommutable = 1 in
6339   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6340        (ins VR256:$src1, VR256:$src2),
6341        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6342        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6343   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6344        (ins VR256:$src1, i256mem:$src2),
6345        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6346        [(set VR256:$dst,
6347          (IntId256 VR256:$src1,
6348           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6349 }
6350
6351 let Predicates = [HasAVX] in {
6352   let isCommutable = 0 in
6353   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6354                                                          0>, VEX_4V;
6355   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6356                                                          0>, VEX_4V;
6357   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6358                                                          0>, VEX_4V;
6359   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6360                                                          0>, VEX_4V;
6361   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6362                                                          0>, VEX_4V;
6363   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6364                                                          0>, VEX_4V;
6365   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6366                                                          0>, VEX_4V;
6367   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6368                                                          0>, VEX_4V;
6369   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6370                                                          0>, VEX_4V;
6371   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6372                                                          0>, VEX_4V;
6373   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6374                                                          0>, VEX_4V;
6375
6376   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6377             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6378   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6379             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6380 }
6381
6382 let Predicates = [HasAVX2] in {
6383   let isCommutable = 0 in
6384   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6385                                         int_x86_avx2_packusdw>, VEX_4V;
6386   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6387                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6388   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6389                                         int_x86_avx2_pmins_b>, VEX_4V;
6390   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6391                                         int_x86_avx2_pmins_d>, VEX_4V;
6392   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6393                                         int_x86_avx2_pminu_d>, VEX_4V;
6394   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6395                                         int_x86_avx2_pminu_w>, VEX_4V;
6396   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6397                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6398   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6399                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6400   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6401                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6402   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6403                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6404   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6405                                         int_x86_avx2_pmul_dq>, VEX_4V;
6406
6407   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6408             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6409   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6410             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6411 }
6412
6413 let Constraints = "$src1 = $dst" in {
6414   let isCommutable = 0 in
6415   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6416   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6417   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6418   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6419   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6420   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6421   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6422   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6423   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6424   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6425   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6426 }
6427
6428 let Predicates = [HasSSE41] in {
6429   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6430             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6431   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6432             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6433 }
6434
6435 /// SS48I_binop_rm - Simple SSE41 binary operator.
6436 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6437                           ValueType OpVT, bit Is2Addr = 1> {
6438   let isCommutable = 1 in
6439   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6440        (ins VR128:$src1, VR128:$src2),
6441        !if(Is2Addr,
6442            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6443            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6444        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6445        OpSize;
6446   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6447        (ins VR128:$src1, i128mem:$src2),
6448        !if(Is2Addr,
6449            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6450            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6451        [(set VR128:$dst, (OpNode VR128:$src1,
6452                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6453        OpSize;
6454 }
6455
6456 /// SS48I_binop_rm - Simple SSE41 binary operator.
6457 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6458                             ValueType OpVT> {
6459   let isCommutable = 1 in
6460   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6461        (ins VR256:$src1, VR256:$src2),
6462        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6463        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6464        OpSize;
6465   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6466        (ins VR256:$src1, i256mem:$src2),
6467        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6468        [(set VR256:$dst, (OpNode VR256:$src1,
6469                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6470        OpSize;
6471 }
6472
6473 let Predicates = [HasAVX] in
6474   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6475 let Predicates = [HasAVX2] in
6476   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6477 let Constraints = "$src1 = $dst" in
6478   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6479
6480 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6481 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6482                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6483                  X86MemOperand x86memop, bit Is2Addr = 1> {
6484   let isCommutable = 1 in
6485   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6486         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6487         !if(Is2Addr,
6488             !strconcat(OpcodeStr,
6489                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6490             !strconcat(OpcodeStr,
6491                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6492         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6493         OpSize;
6494   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6495         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6496         !if(Is2Addr,
6497             !strconcat(OpcodeStr,
6498                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6499             !strconcat(OpcodeStr,
6500                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6501         [(set RC:$dst,
6502           (IntId RC:$src1,
6503            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6504         OpSize;
6505 }
6506
6507 let Predicates = [HasAVX] in {
6508   let isCommutable = 0 in {
6509     let ExeDomain = SSEPackedSingle in {
6510     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6511                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6512     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6513               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6514     }
6515     let ExeDomain = SSEPackedDouble in {
6516     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6517                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6518     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6519               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6520     }
6521   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6522                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6523   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6524                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6525   }
6526   let ExeDomain = SSEPackedSingle in
6527   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6528                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6529   let ExeDomain = SSEPackedDouble in
6530   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6531                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6532   let ExeDomain = SSEPackedSingle in
6533   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6534                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6535 }
6536
6537 let Predicates = [HasAVX2] in {
6538   let isCommutable = 0 in {
6539   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6540                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6541   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6542                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6543   }
6544 }
6545
6546 let Constraints = "$src1 = $dst" in {
6547   let isCommutable = 0 in {
6548   let ExeDomain = SSEPackedSingle in
6549   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6550                                      VR128, memopv4f32, i128mem>;
6551   let ExeDomain = SSEPackedDouble in
6552   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6553                                      VR128, memopv2f64, i128mem>;
6554   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6555                                      VR128, memopv2i64, i128mem>;
6556   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6557                                      VR128, memopv2i64, i128mem>;
6558   }
6559   let ExeDomain = SSEPackedSingle in
6560   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6561                                   VR128, memopv4f32, i128mem>;
6562   let ExeDomain = SSEPackedDouble in
6563   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6564                                   VR128, memopv2f64, i128mem>;
6565 }
6566
6567 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6568 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6569                                     RegisterClass RC, X86MemOperand x86memop,
6570                                     PatFrag mem_frag, Intrinsic IntId> {
6571   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6572                   (ins RC:$src1, RC:$src2, RC:$src3),
6573                   !strconcat(OpcodeStr,
6574                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6575                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6576                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6577
6578   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6579                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6580                   !strconcat(OpcodeStr,
6581                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6582                   [(set RC:$dst,
6583                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6584                                RC:$src3))],
6585                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6586 }
6587
6588 let Predicates = [HasAVX] in {
6589 let ExeDomain = SSEPackedDouble in {
6590 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6591                                            memopv2f64, int_x86_sse41_blendvpd>;
6592 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6593                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6594 } // ExeDomain = SSEPackedDouble
6595 let ExeDomain = SSEPackedSingle in {
6596 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6597                                            memopv4f32, int_x86_sse41_blendvps>;
6598 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6599                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6600 } // ExeDomain = SSEPackedSingle
6601 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6602                                            memopv2i64, int_x86_sse41_pblendvb>;
6603 }
6604
6605 let Predicates = [HasAVX2] in {
6606 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6607                                            memopv4i64, int_x86_avx2_pblendvb>;
6608 }
6609
6610 let Predicates = [HasAVX] in {
6611   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6612                             (v16i8 VR128:$src2))),
6613             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6614   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6615                             (v4i32 VR128:$src2))),
6616             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6617   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6618                             (v4f32 VR128:$src2))),
6619             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6620   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6621                             (v2i64 VR128:$src2))),
6622             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6623   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6624                             (v2f64 VR128:$src2))),
6625             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6626   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6627                             (v8i32 VR256:$src2))),
6628             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6629   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6630                             (v8f32 VR256:$src2))),
6631             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6632   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6633                             (v4i64 VR256:$src2))),
6634             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6635   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6636                             (v4f64 VR256:$src2))),
6637             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6638 }
6639
6640 let Predicates = [HasAVX2] in {
6641   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6642                             (v32i8 VR256:$src2))),
6643             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6644 }
6645
6646 /// SS41I_ternary_int - SSE 4.1 ternary operator
6647 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6648   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6649                                Intrinsic IntId> {
6650     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6651                     (ins VR128:$src1, VR128:$src2),
6652                     !strconcat(OpcodeStr,
6653                      "\t{$src2, $dst|$dst, $src2}"),
6654                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6655                     OpSize;
6656
6657     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6658                     (ins VR128:$src1, i128mem:$src2),
6659                     !strconcat(OpcodeStr,
6660                      "\t{$src2, $dst|$dst, $src2}"),
6661                     [(set VR128:$dst,
6662                       (IntId VR128:$src1,
6663                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6664   }
6665 }
6666
6667 let ExeDomain = SSEPackedDouble in
6668 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6669                                   int_x86_sse41_blendvpd>;
6670 let ExeDomain = SSEPackedSingle in
6671 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6672                                   int_x86_sse41_blendvps>;
6673 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6674                                   int_x86_sse41_pblendvb>;
6675
6676 let Predicates = [HasSSE41] in {
6677   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6678                             (v16i8 VR128:$src2))),
6679             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6680   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6681                             (v4i32 VR128:$src2))),
6682             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6683   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6684                             (v4f32 VR128:$src2))),
6685             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6686   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6687                             (v2i64 VR128:$src2))),
6688             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6689   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6690                             (v2f64 VR128:$src2))),
6691             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6692 }
6693
6694 let Predicates = [HasAVX] in
6695 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6696                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6697                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6698                        OpSize, VEX;
6699 let Predicates = [HasAVX2] in
6700 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6701                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6702                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6703                          OpSize, VEX;
6704 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6705                        "movntdqa\t{$src, $dst|$dst, $src}",
6706                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6707                        OpSize;
6708
6709 //===----------------------------------------------------------------------===//
6710 // SSE4.2 - Compare Instructions
6711 //===----------------------------------------------------------------------===//
6712
6713 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6714 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6715                               Intrinsic IntId128, bit Is2Addr = 1> {
6716   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6717        (ins VR128:$src1, VR128:$src2),
6718        !if(Is2Addr,
6719            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6720            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6721        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6722        OpSize;
6723   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6724        (ins VR128:$src1, i128mem:$src2),
6725        !if(Is2Addr,
6726            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6727            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6728        [(set VR128:$dst,
6729          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6730 }
6731
6732 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6733 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6734                                 Intrinsic IntId256> {
6735   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6736        (ins VR256:$src1, VR256:$src2),
6737        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6738        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6739        OpSize;
6740   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6741        (ins VR256:$src1, i256mem:$src2),
6742        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6743        [(set VR256:$dst,
6744          (IntId256 VR256:$src1, (memopv4i64 addr:$src2)))]>, OpSize;
6745 }
6746
6747 let Predicates = [HasAVX] in {
6748   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6749                                      0>, VEX_4V;
6750
6751   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6752             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6753   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6754             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6755 }
6756
6757 let Predicates = [HasAVX2] in {
6758   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6759                                        VEX_4V;
6760
6761   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6762             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6763   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6764             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6765 }
6766
6767 let Constraints = "$src1 = $dst" in
6768   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6769
6770 let Predicates = [HasSSE42] in {
6771   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6772             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6773   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6774             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6775 }
6776
6777 //===----------------------------------------------------------------------===//
6778 // SSE4.2 - String/text Processing Instructions
6779 //===----------------------------------------------------------------------===//
6780
6781 // Packed Compare Implicit Length Strings, Return Mask
6782 multiclass pseudo_pcmpistrm<string asm> {
6783   def REG : PseudoI<(outs VR128:$dst),
6784                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6785     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6786                                                   imm:$src3))]>;
6787   def MEM : PseudoI<(outs VR128:$dst),
6788                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6789     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6790                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6791 }
6792
6793 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6794   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6795   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6796 }
6797
6798 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6799   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6800       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6801       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6802   let mayLoad = 1 in
6803   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6804       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6805       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6806 }
6807
6808 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6809   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6810       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6811       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6812   let mayLoad = 1 in
6813   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6814       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6815       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6816 }
6817
6818 // Packed Compare Explicit Length Strings, Return Mask
6819 multiclass pseudo_pcmpestrm<string asm> {
6820   def REG : PseudoI<(outs VR128:$dst),
6821                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6822     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6823                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6824   def MEM : PseudoI<(outs VR128:$dst),
6825                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6826     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6827                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6828 }
6829
6830 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6831   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6832   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6833 }
6834
6835 let Predicates = [HasAVX],
6836     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6837   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6838       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6839       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6840   let mayLoad = 1 in
6841   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6842       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6843       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6844 }
6845
6846 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6847   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6848       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6849       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6850   let mayLoad = 1 in
6851   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6852       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6853       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6854 }
6855
6856 // Packed Compare Implicit Length Strings, Return Index
6857 let Defs = [ECX, EFLAGS] in {
6858   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6859     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6860       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6861       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6862       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6863        (implicit EFLAGS)]>, OpSize;
6864     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6865       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6866       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6867       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6868        (implicit EFLAGS)]>, OpSize;
6869   }
6870 }
6871
6872 let Predicates = [HasAVX] in {
6873 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6874                                     VEX;
6875 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6876                                     VEX;
6877 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6878                                     VEX;
6879 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6880                                     VEX;
6881 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6882                                     VEX;
6883 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6884                                     VEX;
6885 }
6886
6887 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6888 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6889 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6890 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6891 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6892 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6893
6894 // Packed Compare Explicit Length Strings, Return Index
6895 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6896   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6897     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6898       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6899       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6900       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6901        (implicit EFLAGS)]>, OpSize;
6902     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6903       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6904       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6905        [(set ECX,
6906              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6907         (implicit EFLAGS)]>, OpSize;
6908   }
6909 }
6910
6911 let Predicates = [HasAVX] in {
6912 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6913                                     VEX;
6914 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6915                                     VEX;
6916 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6917                                     VEX;
6918 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6919                                     VEX;
6920 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6921                                     VEX;
6922 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6923                                     VEX;
6924 }
6925
6926 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6927 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6928 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6929 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6930 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6931 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6932
6933 //===----------------------------------------------------------------------===//
6934 // SSE4.2 - CRC Instructions
6935 //===----------------------------------------------------------------------===//
6936
6937 // No CRC instructions have AVX equivalents
6938
6939 // crc intrinsic instruction
6940 // This set of instructions are only rm, the only difference is the size
6941 // of r and m.
6942 let Constraints = "$src1 = $dst" in {
6943   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6944                       (ins GR32:$src1, i8mem:$src2),
6945                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6946                        [(set GR32:$dst,
6947                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6948                          (load addr:$src2)))]>;
6949   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6950                       (ins GR32:$src1, GR8:$src2),
6951                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6952                        [(set GR32:$dst,
6953                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6954   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6955                       (ins GR32:$src1, i16mem:$src2),
6956                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6957                        [(set GR32:$dst,
6958                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6959                          (load addr:$src2)))]>,
6960                          OpSize;
6961   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6962                       (ins GR32:$src1, GR16:$src2),
6963                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6964                        [(set GR32:$dst,
6965                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6966                          OpSize;
6967   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6968                       (ins GR32:$src1, i32mem:$src2),
6969                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6970                        [(set GR32:$dst,
6971                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6972                          (load addr:$src2)))]>;
6973   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6974                       (ins GR32:$src1, GR32:$src2),
6975                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6976                        [(set GR32:$dst,
6977                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6978   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6979                       (ins GR64:$src1, i8mem:$src2),
6980                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6981                        [(set GR64:$dst,
6982                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6983                          (load addr:$src2)))]>,
6984                          REX_W;
6985   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6986                       (ins GR64:$src1, GR8:$src2),
6987                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6988                        [(set GR64:$dst,
6989                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6990                          REX_W;
6991   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6992                       (ins GR64:$src1, i64mem:$src2),
6993                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6994                        [(set GR64:$dst,
6995                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6996                          (load addr:$src2)))]>,
6997                          REX_W;
6998   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6999                       (ins GR64:$src1, GR64:$src2),
7000                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7001                        [(set GR64:$dst,
7002                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7003                          REX_W;
7004 }
7005
7006 //===----------------------------------------------------------------------===//
7007 // AES-NI Instructions
7008 //===----------------------------------------------------------------------===//
7009
7010 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7011                               Intrinsic IntId128, bit Is2Addr = 1> {
7012   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7013        (ins VR128:$src1, VR128:$src2),
7014        !if(Is2Addr,
7015            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7016            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7017        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7018        OpSize;
7019   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7020        (ins VR128:$src1, i128mem:$src2),
7021        !if(Is2Addr,
7022            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7023            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7024        [(set VR128:$dst,
7025          (IntId128 VR128:$src1,
7026           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
7027 }
7028
7029 // Perform One Round of an AES Encryption/Decryption Flow
7030 let Predicates = [HasAVX, HasAES] in {
7031   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7032                          int_x86_aesni_aesenc, 0>, VEX_4V;
7033   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7034                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7035   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7036                          int_x86_aesni_aesdec, 0>, VEX_4V;
7037   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7038                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7039 }
7040
7041 let Constraints = "$src1 = $dst" in {
7042   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7043                          int_x86_aesni_aesenc>;
7044   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7045                          int_x86_aesni_aesenclast>;
7046   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7047                          int_x86_aesni_aesdec>;
7048   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7049                          int_x86_aesni_aesdeclast>;
7050 }
7051
7052 let Predicates = [HasAES] in {
7053   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
7054             (AESENCrr VR128:$src1, VR128:$src2)>;
7055   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
7056             (AESENCrm VR128:$src1, addr:$src2)>;
7057   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7058             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
7059   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7060             (AESENCLASTrm VR128:$src1, addr:$src2)>;
7061   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7062             (AESDECrr VR128:$src1, VR128:$src2)>;
7063   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7064             (AESDECrm VR128:$src1, addr:$src2)>;
7065   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7066             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
7067   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7068             (AESDECLASTrm VR128:$src1, addr:$src2)>;
7069 }
7070
7071 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
7072   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
7073             (VAESENCrr VR128:$src1, VR128:$src2)>;
7074   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
7075             (VAESENCrm VR128:$src1, addr:$src2)>;
7076   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7077             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
7078   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7079             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
7080   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7081             (VAESDECrr VR128:$src1, VR128:$src2)>;
7082   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7083             (VAESDECrm VR128:$src1, addr:$src2)>;
7084   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7085             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
7086   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7087             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
7088 }
7089
7090 // Perform the AES InvMixColumn Transformation
7091 let Predicates = [HasAVX, HasAES] in {
7092   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7093       (ins VR128:$src1),
7094       "vaesimc\t{$src1, $dst|$dst, $src1}",
7095       [(set VR128:$dst,
7096         (int_x86_aesni_aesimc VR128:$src1))]>,
7097       OpSize, VEX;
7098   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7099       (ins i128mem:$src1),
7100       "vaesimc\t{$src1, $dst|$dst, $src1}",
7101       [(set VR128:$dst,
7102         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7103       OpSize, VEX;
7104 }
7105 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7106   (ins VR128:$src1),
7107   "aesimc\t{$src1, $dst|$dst, $src1}",
7108   [(set VR128:$dst,
7109     (int_x86_aesni_aesimc VR128:$src1))]>,
7110   OpSize;
7111 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7112   (ins i128mem:$src1),
7113   "aesimc\t{$src1, $dst|$dst, $src1}",
7114   [(set VR128:$dst,
7115     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7116   OpSize;
7117
7118 // AES Round Key Generation Assist
7119 let Predicates = [HasAVX, HasAES] in {
7120   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7121       (ins VR128:$src1, i8imm:$src2),
7122       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7123       [(set VR128:$dst,
7124         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7125       OpSize, VEX;
7126   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7127       (ins i128mem:$src1, i8imm:$src2),
7128       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7129       [(set VR128:$dst,
7130         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7131                                         imm:$src2))]>,
7132       OpSize, VEX;
7133 }
7134 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7135   (ins VR128:$src1, i8imm:$src2),
7136   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7137   [(set VR128:$dst,
7138     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7139   OpSize;
7140 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7141   (ins i128mem:$src1, i8imm:$src2),
7142   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7143   [(set VR128:$dst,
7144     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7145                                     imm:$src2))]>,
7146   OpSize;
7147
7148 //===----------------------------------------------------------------------===//
7149 // CLMUL Instructions
7150 //===----------------------------------------------------------------------===//
7151
7152 // Carry-less Multiplication instructions
7153 let neverHasSideEffects = 1 in {
7154 let Constraints = "$src1 = $dst" in {
7155 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7156            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7157            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7158            []>;
7159
7160 let mayLoad = 1 in
7161 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7162            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7163            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7164            []>;
7165 }
7166
7167 // AVX carry-less Multiplication instructions
7168 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7169            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7170            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7171            []>;
7172
7173 let mayLoad = 1 in
7174 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7175            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7176            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7177            []>;
7178 }
7179
7180
7181 multiclass pclmul_alias<string asm, int immop> {
7182   def : InstAlias<!strconcat("pclmul", asm,
7183                            "dq {$src, $dst|$dst, $src}"),
7184                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7185
7186   def : InstAlias<!strconcat("pclmul", asm,
7187                              "dq {$src, $dst|$dst, $src}"),
7188                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7189
7190   def : InstAlias<!strconcat("vpclmul", asm,
7191                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7192                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7193
7194   def : InstAlias<!strconcat("vpclmul", asm,
7195                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7196                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7197 }
7198 defm : pclmul_alias<"hqhq", 0x11>;
7199 defm : pclmul_alias<"hqlq", 0x01>;
7200 defm : pclmul_alias<"lqhq", 0x10>;
7201 defm : pclmul_alias<"lqlq", 0x00>;
7202
7203 //===----------------------------------------------------------------------===//
7204 // AVX Instructions
7205 //===----------------------------------------------------------------------===//
7206
7207 //===----------------------------------------------------------------------===//
7208 // VBROADCAST - Load from memory and broadcast to all elements of the
7209 //              destination operand
7210 //
7211 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7212                     X86MemOperand x86memop, Intrinsic Int> :
7213   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7214         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7215         [(set RC:$dst, (Int addr:$src))]>, VEX;
7216
7217 // AVX2 adds register forms
7218 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7219                          Intrinsic Int> :
7220   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7221          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7222          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7223
7224 let ExeDomain = SSEPackedSingle in {
7225   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7226                                       int_x86_avx_vbroadcast_ss>;
7227   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7228                                       int_x86_avx_vbroadcast_ss_256>;
7229 }
7230 let ExeDomain = SSEPackedDouble in
7231 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7232                                     int_x86_avx_vbroadcast_sd_256>;
7233 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7234                                    int_x86_avx_vbroadcastf128_pd_256>;
7235
7236 let ExeDomain = SSEPackedSingle in {
7237   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7238                                            int_x86_avx2_vbroadcast_ss_ps>;
7239   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7240                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7241 }
7242 let ExeDomain = SSEPackedDouble in
7243 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7244                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7245
7246 let Predicates = [HasAVX2] in
7247 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7248                                    int_x86_avx2_vbroadcasti128>;
7249
7250 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7251           (VBROADCASTF128 addr:$src)>;
7252
7253
7254 //===----------------------------------------------------------------------===//
7255 // VINSERTF128 - Insert packed floating-point values
7256 //
7257 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7258 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7259           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7260           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7261           []>, VEX_4V;
7262 let mayLoad = 1 in
7263 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7264           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7265           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7266           []>, VEX_4V;
7267 }
7268
7269 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7270           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7271 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7272           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7273 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7274           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7275
7276 //===----------------------------------------------------------------------===//
7277 // VEXTRACTF128 - Extract packed floating-point values
7278 //
7279 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7280 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7281           (ins VR256:$src1, i8imm:$src2),
7282           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7283           []>, VEX;
7284 let mayStore = 1 in
7285 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7286           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7287           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7288           []>, VEX;
7289 }
7290
7291 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7292           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7293 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7294           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7295 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7296           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7297
7298 //===----------------------------------------------------------------------===//
7299 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7300 //
7301 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7302                           Intrinsic IntLd, Intrinsic IntLd256,
7303                           Intrinsic IntSt, Intrinsic IntSt256> {
7304   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7305              (ins VR128:$src1, f128mem:$src2),
7306              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7307              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7308              VEX_4V;
7309   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7310              (ins VR256:$src1, f256mem:$src2),
7311              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7312              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7313              VEX_4V;
7314   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7315              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7316              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7317              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7318   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7319              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7320              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7321              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7322 }
7323
7324 let ExeDomain = SSEPackedSingle in
7325 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7326                                  int_x86_avx_maskload_ps,
7327                                  int_x86_avx_maskload_ps_256,
7328                                  int_x86_avx_maskstore_ps,
7329                                  int_x86_avx_maskstore_ps_256>;
7330 let ExeDomain = SSEPackedDouble in
7331 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7332                                  int_x86_avx_maskload_pd,
7333                                  int_x86_avx_maskload_pd_256,
7334                                  int_x86_avx_maskstore_pd,
7335                                  int_x86_avx_maskstore_pd_256>;
7336
7337 //===----------------------------------------------------------------------===//
7338 // VPERMIL - Permute Single and Double Floating-Point Values
7339 //
7340 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7341                       RegisterClass RC, X86MemOperand x86memop_f,
7342                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7343                       Intrinsic IntVar, Intrinsic IntImm> {
7344   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7345              (ins RC:$src1, RC:$src2),
7346              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7347              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7348   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7349              (ins RC:$src1, x86memop_i:$src2),
7350              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7351              [(set RC:$dst, (IntVar RC:$src1,
7352                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7353
7354   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7355              (ins RC:$src1, i8imm:$src2),
7356              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7357              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7358   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7359              (ins x86memop_f:$src1, i8imm:$src2),
7360              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7361              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7362 }
7363
7364 let ExeDomain = SSEPackedSingle in {
7365   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7366                                memopv4f32, memopv2i64,
7367                                int_x86_avx_vpermilvar_ps,
7368                                int_x86_avx_vpermil_ps>;
7369   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7370                                memopv8f32, memopv4i64,
7371                                int_x86_avx_vpermilvar_ps_256,
7372                                int_x86_avx_vpermil_ps_256>;
7373 }
7374 let ExeDomain = SSEPackedDouble in {
7375   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7376                                memopv2f64, memopv2i64,
7377                                int_x86_avx_vpermilvar_pd,
7378                                int_x86_avx_vpermil_pd>;
7379   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7380                                memopv4f64, memopv4i64,
7381                                int_x86_avx_vpermilvar_pd_256,
7382                                int_x86_avx_vpermil_pd_256>;
7383 }
7384
7385 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7386           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7387 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7388           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7389 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7390           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7391 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7392           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7393 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7394           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7395 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7396           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7397 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7398                                (i8 imm:$imm))),
7399           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7400 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7401           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7402
7403 //===----------------------------------------------------------------------===//
7404 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7405 //
7406 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7407 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7408           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7409           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7410           []>, VEX_4V;
7411 let mayLoad = 1 in
7412 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7413           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7414           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7415           []>, VEX_4V;
7416 }
7417
7418 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7419           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7420 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7421           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7422 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7423           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7424
7425 def : Pat<(int_x86_avx_vperm2f128_ps_256
7426                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7427           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7428 def : Pat<(int_x86_avx_vperm2f128_pd_256
7429                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7430           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7431 def : Pat<(int_x86_avx_vperm2f128_si_256
7432                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7433           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7434
7435 //===----------------------------------------------------------------------===//
7436 // VZERO - Zero YMM registers
7437 //
7438 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7439             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7440   // Zero All YMM registers
7441   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7442                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7443
7444   // Zero Upper bits of YMM registers
7445   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7446                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7447 }
7448
7449 //===----------------------------------------------------------------------===//
7450 // Half precision conversion instructions
7451 //===----------------------------------------------------------------------===//
7452 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7453 let Predicates = [HasAVX, HasF16C] in {
7454   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7455              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7456              [(set RC:$dst, (Int VR128:$src))]>,
7457              T8, OpSize, VEX;
7458   let neverHasSideEffects = 1, mayLoad = 1 in
7459   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7460              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7461 }
7462 }
7463
7464 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7465 let Predicates = [HasAVX, HasF16C] in {
7466   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7467                (ins RC:$src1, i32i8imm:$src2),
7468                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7469                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7470                TA, OpSize, VEX;
7471   let neverHasSideEffects = 1, mayLoad = 1 in
7472   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7473                (ins RC:$src1, i32i8imm:$src2),
7474                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7475                TA, OpSize, VEX;
7476 }
7477 }
7478
7479 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7480 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7481 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7482 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7483
7484 //===----------------------------------------------------------------------===//
7485 // AVX2 Instructions
7486 //===----------------------------------------------------------------------===//
7487
7488 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7489 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7490                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7491                  X86MemOperand x86memop> {
7492   let isCommutable = 1 in
7493   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7494         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7495         !strconcat(OpcodeStr,
7496             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7497         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7498         VEX_4V;
7499   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7500         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7501         !strconcat(OpcodeStr,
7502             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7503         [(set RC:$dst,
7504           (IntId RC:$src1,
7505            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7506         VEX_4V;
7507 }
7508
7509 let isCommutable = 0 in {
7510 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7511                                    VR128, memopv2i64, i128mem>;
7512 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7513                                     VR256, memopv4i64, i256mem>;
7514 }
7515
7516 //===----------------------------------------------------------------------===//
7517 // VPBROADCAST - Load from memory and broadcast to all elements of the
7518 //               destination operand
7519 //
7520 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7521                           X86MemOperand x86memop, PatFrag ld_frag,
7522                           Intrinsic Int128, Intrinsic Int256> {
7523   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7524                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7525                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7526   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7527                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7528                   [(set VR128:$dst,
7529                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7530   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7531                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7532                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7533   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7534                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7535                    [(set VR256:$dst,
7536                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7537 }
7538
7539 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7540                                     int_x86_avx2_pbroadcastb_128,
7541                                     int_x86_avx2_pbroadcastb_256>;
7542 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7543                                     int_x86_avx2_pbroadcastw_128,
7544                                     int_x86_avx2_pbroadcastw_256>;
7545 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7546                                     int_x86_avx2_pbroadcastd_128,
7547                                     int_x86_avx2_pbroadcastd_256>;
7548 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7549                                     int_x86_avx2_pbroadcastq_128,
7550                                     int_x86_avx2_pbroadcastq_256>;
7551
7552 let Predicates = [HasAVX2] in {
7553   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7554           (VPBROADCASTBrm addr:$src)>;
7555   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7556           (VPBROADCASTBYrm addr:$src)>;
7557   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7558           (VPBROADCASTWrm addr:$src)>;
7559   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7560           (VPBROADCASTWYrm addr:$src)>;
7561   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7562           (VPBROADCASTDrm addr:$src)>;
7563   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7564           (VPBROADCASTDYrm addr:$src)>;
7565   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7566           (VPBROADCASTQrm addr:$src)>;
7567   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7568           (VPBROADCASTQYrm addr:$src)>;
7569 }
7570
7571 // AVX1 broadcast patterns
7572 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7573           (VBROADCASTSSYrm addr:$src)>;
7574 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7575           (VBROADCASTSDrm addr:$src)>;
7576 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7577           (VBROADCASTSSYrm addr:$src)>;
7578 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7579           (VBROADCASTSDrm addr:$src)>;
7580
7581 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7582           (VBROADCASTSSrm addr:$src)>;
7583 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7584           (VBROADCASTSSrm addr:$src)>;
7585
7586 //===----------------------------------------------------------------------===//
7587 // VPERM - Permute instructions
7588 //
7589
7590 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7591                      Intrinsic Int> {
7592   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7593                    (ins VR256:$src1, VR256:$src2),
7594                    !strconcat(OpcodeStr,
7595                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7596                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7597   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7598                    (ins VR256:$src1, i256mem:$src2),
7599                    !strconcat(OpcodeStr,
7600                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7601                    [(set VR256:$dst, (Int VR256:$src1,
7602                                       (bitconvert (mem_frag addr:$src2))))]>,
7603                    VEX_4V;
7604 }
7605
7606 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7607 let ExeDomain = SSEPackedSingle in
7608 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7609
7610 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7611                          Intrinsic Int> {
7612   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7613                      (ins VR256:$src1, i8imm:$src2),
7614                      !strconcat(OpcodeStr,
7615                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7616                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7617   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7618                      (ins i256mem:$src1, i8imm:$src2),
7619                      !strconcat(OpcodeStr,
7620                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7621                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7622                      VEX;
7623 }
7624
7625 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7626                             VEX_W;
7627 let ExeDomain = SSEPackedDouble in
7628 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7629                              VEX_W;
7630
7631 //===----------------------------------------------------------------------===//
7632 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7633 //
7634 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7635           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7636           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7637           [(set VR256:$dst,
7638            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7639           VEX_4V;
7640 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7641           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7642           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7643           [(set VR256:$dst,
7644            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7645             imm:$src3))]>,
7646           VEX_4V;
7647
7648 let Predicates = [HasAVX2] in {
7649 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7650           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7651 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7652           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7653 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7654           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7655 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7656           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7657
7658 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7659                   (i8 imm:$imm))),
7660           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7661 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7662                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7663           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7664 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7665                   (i8 imm:$imm))),
7666           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7667 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7668                   (i8 imm:$imm))),
7669           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7670 }
7671
7672 // AVX1 patterns
7673 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7674           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7675 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7676           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7677 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7678           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7679 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7680           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7681 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7682           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7683 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7684           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7685
7686 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7687                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7688           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7689 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7690                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7691           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7692 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7693                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7694           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7695 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7696                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7697           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7698 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7699                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7700           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7701 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7702                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7703           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7704
7705
7706 //===----------------------------------------------------------------------===//
7707 // VINSERTI128 - Insert packed integer values
7708 //
7709 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7710           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7711           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7712           [(set VR256:$dst,
7713             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7714           VEX_4V;
7715 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7716           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7717           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7718           [(set VR256:$dst,
7719             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7720              imm:$src3))]>, VEX_4V;
7721
7722 let Predicates = [HasAVX2] in {
7723 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7724                                    (i32 imm)),
7725           (VINSERTI128rr VR256:$src1, VR128:$src2,
7726                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7727 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7728                                    (i32 imm)),
7729           (VINSERTI128rr VR256:$src1, VR128:$src2,
7730                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7731 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7732                                    (i32 imm)),
7733           (VINSERTI128rr VR256:$src1, VR128:$src2,
7734                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7735 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7736                                    (i32 imm)),
7737           (VINSERTI128rr VR256:$src1, VR128:$src2,
7738                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7739 }
7740
7741 // AVX1 patterns
7742 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7743                                    (i32 imm)),
7744           (VINSERTF128rr VR256:$src1, VR128:$src2,
7745                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7746 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7747                                    (i32 imm)),
7748           (VINSERTF128rr VR256:$src1, VR128:$src2,
7749                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7750 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7751                                    (i32 imm)),
7752           (VINSERTF128rr VR256:$src1, VR128:$src2,
7753                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7754 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7755                                    (i32 imm)),
7756           (VINSERTF128rr VR256:$src1, VR128:$src2,
7757                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7758 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7759                                    (i32 imm)),
7760           (VINSERTF128rr VR256:$src1, VR128:$src2,
7761                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7762 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7763                                    (i32 imm)),
7764           (VINSERTF128rr VR256:$src1, VR128:$src2,
7765                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7766
7767 //===----------------------------------------------------------------------===//
7768 // VEXTRACTI128 - Extract packed integer values
7769 //
7770 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7771           (ins VR256:$src1, i8imm:$src2),
7772           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7773           [(set VR128:$dst,
7774             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7775           VEX;
7776 let neverHasSideEffects = 1, mayStore = 1 in
7777 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7778           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7779           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7780
7781 let Predicates = [HasAVX2] in {
7782 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7783           (v2i64 (VEXTRACTI128rr
7784                     (v4i64 VR256:$src1),
7785                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7786 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7787           (v4i32 (VEXTRACTI128rr
7788                     (v8i32 VR256:$src1),
7789                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7790 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7791           (v8i16 (VEXTRACTI128rr
7792                     (v16i16 VR256:$src1),
7793                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7794 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7795           (v16i8 (VEXTRACTI128rr
7796                     (v32i8 VR256:$src1),
7797                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7798 }
7799
7800 // AVX1 patterns
7801 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7802           (v4f32 (VEXTRACTF128rr
7803                     (v8f32 VR256:$src1),
7804                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7805 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7806           (v2f64 (VEXTRACTF128rr
7807                     (v4f64 VR256:$src1),
7808                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7809 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7810           (v2i64 (VEXTRACTF128rr
7811                     (v4i64 VR256:$src1),
7812                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7813 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7814           (v4i32 (VEXTRACTF128rr
7815                     (v8i32 VR256:$src1),
7816                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7817 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7818           (v8i16 (VEXTRACTF128rr
7819                     (v16i16 VR256:$src1),
7820                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7821 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7822           (v16i8 (VEXTRACTF128rr
7823                     (v32i8 VR256:$src1),
7824                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7825
7826 //===----------------------------------------------------------------------===//
7827 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7828 //
7829 multiclass avx2_pmovmask<string OpcodeStr,
7830                          Intrinsic IntLd128, Intrinsic IntLd256,
7831                          Intrinsic IntSt128, Intrinsic IntSt256> {
7832   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7833              (ins VR128:$src1, i128mem:$src2),
7834              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7835              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7836   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7837              (ins VR256:$src1, i256mem:$src2),
7838              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7839              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7840   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7841              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7842              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7843              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7844   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7845              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7846              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7847              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7848 }
7849
7850 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7851                                 int_x86_avx2_maskload_d,
7852                                 int_x86_avx2_maskload_d_256,
7853                                 int_x86_avx2_maskstore_d,
7854                                 int_x86_avx2_maskstore_d_256>;
7855 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7856                                 int_x86_avx2_maskload_q,
7857                                 int_x86_avx2_maskload_q_256,
7858                                 int_x86_avx2_maskstore_q,
7859                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7860
7861
7862 //===----------------------------------------------------------------------===//
7863 // Variable Bit Shifts
7864 //
7865 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7866                           ValueType vt128, ValueType vt256> {
7867   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7868              (ins VR128:$src1, VR128:$src2),
7869              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7870              [(set VR128:$dst,
7871                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7872              VEX_4V;
7873   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7874              (ins VR128:$src1, i128mem:$src2),
7875              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7876              [(set VR128:$dst,
7877                (vt128 (OpNode VR128:$src1,
7878                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7879              VEX_4V;
7880   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7881              (ins VR256:$src1, VR256:$src2),
7882              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7883              [(set VR256:$dst,
7884                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7885              VEX_4V;
7886   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7887              (ins VR256:$src1, i256mem:$src2),
7888              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7889              [(set VR256:$dst,
7890                (vt256 (OpNode VR256:$src1,
7891                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7892              VEX_4V;
7893 }
7894
7895 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7896 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7897 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7898 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7899 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;