lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 //===----------------------------------------------------------------------===//
 155 // SSE 1 & 2 Instructions Classes
 156 //===----------------------------------------------------------------------===//
 157
 158 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 159 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 160                            RegisterClass RC, X86MemOperand x86memop,
 161                            OpndItins itins,
 162                            bit Is2Addr = 1> {
 163   let isCommutable = 1 in {
 164     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 165        !if(Is2Addr,
 166            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 167            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 168        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 169        Sched<[itins.Sched]>;
 170   }
 171   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 172        !if(Is2Addr,
 173            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 174            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 175        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 176        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 177 }
 178
 179 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 180 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 181                              string asm, string SSEVer, string FPSizeStr,
 182                              Operand memopr, ComplexPattern mem_cpat,
 183                              OpndItins itins,
 184                              bit Is2Addr = 1> {
 185   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 186        !if(Is2Addr,
 187            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 188            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 189        [(set RC:$dst, (!cast<Intrinsic>(
 190                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 191              RC:$src1, RC:$src2))], itins.rr>,
 192        Sched<[itins.Sched]>;
 193   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 194        !if(Is2Addr,
 195            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 196            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 197        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 198                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 199              RC:$src1, mem_cpat:$src2))], itins.rm>,
 200        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 201 }
 202
 203 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 204 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 205                            RegisterClass RC, ValueType vt,
 206                            X86MemOperand x86memop, PatFrag mem_frag,
 207                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 208   let isCommutable = 1 in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 214        Sched<[itins.Sched]>;
 215   let mayLoad = 1 in
 216     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 217        !if(Is2Addr,
 218            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 219            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 220        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 221           itins.rm, d>,
 222        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 223 }
 224
 225 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 226 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 227                                       string OpcodeStr, X86MemOperand x86memop,
 228                                       list<dag> pat_rr, list<dag> pat_rm,
 229                                       bit Is2Addr = 1> {
 230   let isCommutable = 1, hasSideEffects = 0 in
 231     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 232        !if(Is2Addr,
 233            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 234            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 235        pat_rr, NoItinerary, d>,
 236        Sched<[WriteVecLogic]>;
 237   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 238        !if(Is2Addr,
 239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 241        pat_rm, NoItinerary, d>,
 242        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 243 }
 244
 245 //===----------------------------------------------------------------------===//
 246 //  Non-instruction patterns
 247 //===----------------------------------------------------------------------===//
 248
 249 // A vector extract of the first f32/f64 position is a subregister copy
 250 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 251           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 252 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 253           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 254
 255 // A 128-bit subvector extract from the first 256-bit vector position
 256 // is a subregister copy that needs no instruction.
 257 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 258           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 259 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 260           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 261
 262 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 263           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 264 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 265           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 266
 267 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 268           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 269 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 270           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 271
 272 // A 128-bit subvector insert to the first 256-bit vector position
 273 // is a subregister copy that needs no instruction.
 274 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 275 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 276           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 278           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 280           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 282           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 284           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 285 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 286           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 287 }
 288
 289 // Implicitly promote a 32-bit scalar to a vector.
 290 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 291           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 292 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 293           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 294 // Implicitly promote a 64-bit scalar to a vector.
 295 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 296           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 297 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 298           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 299
 300 // Bitcasts between 128-bit vector types. Return the original type since
 301 // no instruction is needed for the conversion
 302 let Predicates = [HasSSE2] in {
 303   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 304   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 305   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 306   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 307   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 308   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 309   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 310   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 311   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 312   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 313   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 314   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 315   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 316   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 317   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 318   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 319   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 320   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 321   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 322   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 323   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 324   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 325   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 326   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 327   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 328   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 329   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 330   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 331   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 332   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 333 }
 334
 335 // Bitcasts between 256-bit vector types. Return the original type since
 336 // no instruction is needed for the conversion
 337 let Predicates = [HasAVX] in {
 338   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 339   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 340   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 341   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 342   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 343   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 344   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 345   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 346   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 347   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 348   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 349   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 350   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 351   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 352   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 353   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 354   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 355   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 356   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 357   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 358   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 359   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 360   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 361   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 362   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 363   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 364   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 365   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 366   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 367   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 368 }
 369
 370 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 371 // This is expanded by ExpandPostRAPseudos.
 372 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 373     isPseudo = 1, SchedRW = [WriteZero] in {
 374   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 375                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 376   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 377                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 378 }
 379
 380 //===----------------------------------------------------------------------===//
 381 // AVX & SSE - Zero/One Vectors
 382 //===----------------------------------------------------------------------===//
 383
 384 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 385 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 386 // swizzled by ExecutionDepsFix to pxor.
 387 // We set canFoldAsLoad because this can be converted to a constant-pool
 388 // load of an all-zeros value if folding it would be beneficial.
 389 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 390     isPseudo = 1, SchedRW = [WriteZero] in {
 391 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 392                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 393 }
 394
 395 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 396 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 397 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 398 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 399 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 400
 401
 402 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 403 // and doesn't need it because on sandy bridge the register is set to zero
 404 // at the rename stage without using any execution unit, so SET0PSY
 405 // and SET0PDY can be used for vector int instructions without penalty
 406 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 407     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 408 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 409                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 410 }
 411
 412 let Predicates = [HasAVX] in
 413   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 414
 415 let Predicates = [HasAVX2] in {
 416   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 417   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 418   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 419   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 420 }
 421
 422 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 423 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 424 let Predicates = [HasAVX1Only] in {
 425 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 426 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 427           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 428
 429 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 430 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 431           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 432
 433 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 434 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 435           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 436
 437 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 438 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 439           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 440 }
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 445     isPseudo = 1, SchedRW = [WriteZero] in {
 446   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 447                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 448   let Predicates = [HasAVX2] in
 449   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 450                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 451 }
 452
 453
 454 //===----------------------------------------------------------------------===//
 455 // SSE 1 & 2 - Move FP Scalar Instructions
 456 //
 457 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 458 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 459 // is used instead. Register-to-register movss/movsd is not modeled as an
 460 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 461 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 462 //===----------------------------------------------------------------------===//
 463
 464 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 465                          X86MemOperand x86memop, string base_opc,
 466                          string asm_opr> {
 467   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 468               (ins VR128:$src1, RC:$src2),
 469               !strconcat(base_opc, asm_opr),
 470               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 471                                  (scalar_to_vector RC:$src2))))],
 472               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 473
 474   // For the disassembler
 475   let isCodeGenOnly = 1, hasSideEffects = 0 in
 476   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 477                   (ins VR128:$src1, RC:$src2),
 478                   !strconcat(base_opc, asm_opr),
 479                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 480 }
 481
 482 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 483                       X86MemOperand x86memop, string OpcodeStr> {
 484   // AVX
 485   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 486                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 487                               VEX_4V, VEX_LIG;
 488
 489   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 490                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 491                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 492                      VEX, VEX_LIG, Sched<[WriteStore]>;
 493   // SSE1 & 2
 494   let Constraints = "$src1 = $dst" in {
 495     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 496                               "\t{$src2, $dst|$dst, $src2}">;
 497   }
 498
 499   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 500                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 501                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 502                   Sched<[WriteStore]>;
 503 }
 504
 505 // Loading from memory automatically zeroing upper bits.
 506 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 507                          PatFrag mem_pat, string OpcodeStr> {
 508   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 509                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 510                      [(set RC:$dst, (mem_pat addr:$src))],
 511                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 512   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 513                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 514                      [(set RC:$dst, (mem_pat addr:$src))],
 515                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 516 }
 517
 518 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 519 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 520
 521 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 522   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 523
 524   let AddedComplexity = 20 in
 525     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 526 }
 527
 528 // Patterns
 529 let Predicates = [HasAVX] in {
 530   let AddedComplexity = 15 in {
 531   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 532   // MOVS{S,D} to the lower bits.
 533   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 534             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 535   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 536             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 537   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 538             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 539   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 540             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 541
 542   // Move low f32 and clear high bits.
 543   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 544             (SUBREG_TO_REG (i32 0),
 545              (VMOVSSrr (v4f32 (V_SET0)),
 546                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 547   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 548             (SUBREG_TO_REG (i32 0),
 549              (VMOVSSrr (v4i32 (V_SET0)),
 550                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 551   }
 552
 553   let AddedComplexity = 20 in {
 554   // MOVSSrm zeros the high parts of the register; represent this
 555   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 557             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 558   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 559             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 560   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 561             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 562
 563   // MOVSDrm zeros the high parts of the register; represent this
 564   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 565   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 566             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 567   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 568             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 569   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 570             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 571   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 572             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 573   def : Pat<(v2f64 (X86vzload addr:$src)),
 574             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 575
 576   // Represent the same patterns above but in the form they appear for
 577   // 256-bit types
 578   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 579                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 581   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 582                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 583             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 584   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 585                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 586             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 587   }
 588   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 589                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 590             (SUBREG_TO_REG (i32 0),
 591                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 592                            sub_xmm)>;
 593   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 594                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 595             (SUBREG_TO_REG (i64 0),
 596                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 597                            sub_xmm)>;
 598   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 599                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 600             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 601
 602   // Move low f64 and clear high bits.
 603   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 604             (SUBREG_TO_REG (i32 0),
 605              (VMOVSDrr (v2f64 (V_SET0)),
 606                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 607
 608   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 609             (SUBREG_TO_REG (i32 0),
 610              (VMOVSDrr (v2i64 (V_SET0)),
 611                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 612
 613   // Extract and store.
 614   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 615                    addr:$dst),
 616             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 617   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 618                    addr:$dst),
 619             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 620
 621   // Shuffle with VMOVSS
 622   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 623             (VMOVSSrr (v4i32 VR128:$src1),
 624                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 625   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 626             (VMOVSSrr (v4f32 VR128:$src1),
 627                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 628
 629   // 256-bit variants
 630   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 631             (SUBREG_TO_REG (i32 0),
 632               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 633                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 634               sub_xmm)>;
 635   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 636             (SUBREG_TO_REG (i32 0),
 637               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 638                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 639               sub_xmm)>;
 640
 641   // Shuffle with VMOVSD
 642   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 643             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 644   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 645             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 646   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 648   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 649             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 650
 651   // 256-bit variants
 652   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 653             (SUBREG_TO_REG (i32 0),
 654               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 655                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 656               sub_xmm)>;
 657   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 658             (SUBREG_TO_REG (i32 0),
 659               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 660                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 661               sub_xmm)>;
 662
 663
 664   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 665   // is during lowering, where it's not possible to recognize the fold cause
 666   // it has two uses through a bitcast. One use disappears at isel time and the
 667   // fold opportunity reappears.
 668   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676 }
 677
 678 let Predicates = [UseSSE1] in {
 679   let AddedComplexity = 15 in {
 680   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 681   // MOVSS to the lower bits.
 682   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 683             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 684   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 685             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 686   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 687             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 688   }
 689
 690   let AddedComplexity = 20 in {
 691   // MOVSSrm already zeros the high parts of the register.
 692   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 693             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 694   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 695             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 696   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 697             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 698   }
 699
 700   // Extract and store.
 701   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 702                    addr:$dst),
 703             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 704
 705   // Shuffle with MOVSS
 706   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 707             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 708   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 709             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 710 }
 711
 712 let Predicates = [UseSSE2] in {
 713   let AddedComplexity = 15 in {
 714   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 715   // MOVSD to the lower bits.
 716   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 717             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 718   }
 719
 720   let AddedComplexity = 20 in {
 721   // MOVSDrm already zeros the high parts of the register.
 722   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 723             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 724   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 726   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 727             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 728   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 729             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 730   def : Pat<(v2f64 (X86vzload addr:$src)),
 731             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 732   }
 733
 734   // Extract and store.
 735   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 736                    addr:$dst),
 737             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 738
 739   // Shuffle with MOVSD
 740   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 741             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 742   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 743             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 744   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 745             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 746   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 747             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 748
 749   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 750   // is during lowering, where it's not possible to recognize the fold cause
 751   // it has two uses through a bitcast. One use disappears at isel time and the
 752   // fold opportunity reappears.
 753   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 754             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 755   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 756             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 757   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 758             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 759   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 760             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 761 }
 762
 763 //===----------------------------------------------------------------------===//
 764 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 765 //===----------------------------------------------------------------------===//
 766
 767 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 768                             X86MemOperand x86memop, PatFrag ld_frag,
 769                             string asm, Domain d,
 770                             OpndItins itins,
 771                             bit IsReMaterializable = 1> {
 772 let neverHasSideEffects = 1 in
 773   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 774               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 775            Sched<[WriteMove]>;
 776 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 777   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 778               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 779                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 780            Sched<[WriteLoad]>;
 781 }
 782
 783 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 784                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 785                               TB, VEX;
 786 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 787                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 788                               TB, OpSize, VEX;
 789 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 790                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 791                               TB, VEX;
 792 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 793                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 794                               TB, OpSize, VEX;
 795
 796 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 797                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 798                               TB, VEX, VEX_L;
 799 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 800                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 801                               TB, OpSize, VEX, VEX_L;
 802 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 803                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 804                               TB, VEX, VEX_L;
 805 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 806                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 807                               TB, OpSize, VEX, VEX_L;
 808 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 809                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 810                               TB;
 811 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 812                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 813                               TB, OpSize;
 814 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 815                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 816                               TB;
 817 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 818                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 819                               TB, OpSize;
 820
 821 let SchedRW = [WriteStore] in {
 822 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 823                    "movaps\t{$src, $dst|$dst, $src}",
 824                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 825                    IIC_SSE_MOVA_P_MR>, VEX;
 826 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 827                    "movapd\t{$src, $dst|$dst, $src}",
 828                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 829                    IIC_SSE_MOVA_P_MR>, VEX;
 830 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 831                    "movups\t{$src, $dst|$dst, $src}",
 832                    [(store (v4f32 VR128:$src), addr:$dst)],
 833                    IIC_SSE_MOVU_P_MR>, VEX;
 834 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 835                    "movupd\t{$src, $dst|$dst, $src}",
 836                    [(store (v2f64 VR128:$src), addr:$dst)],
 837                    IIC_SSE_MOVU_P_MR>, VEX;
 838 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 839                    "movaps\t{$src, $dst|$dst, $src}",
 840                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 841                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 842 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 843                    "movapd\t{$src, $dst|$dst, $src}",
 844                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 845                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 846 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 847                    "movups\t{$src, $dst|$dst, $src}",
 848                    [(store (v8f32 VR256:$src), addr:$dst)],
 849                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 850 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 851                    "movupd\t{$src, $dst|$dst, $src}",
 852                    [(store (v4f64 VR256:$src), addr:$dst)],
 853                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 854 } // SchedRW
 855
 856 // For disassembler
 857 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 858   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 859                           (ins VR128:$src),
 860                           "movaps\t{$src, $dst|$dst, $src}", [],
 861                           IIC_SSE_MOVA_P_RR>, VEX;
 862   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 863                            (ins VR128:$src),
 864                            "movapd\t{$src, $dst|$dst, $src}", [],
 865                            IIC_SSE_MOVA_P_RR>, VEX;
 866   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 867                            (ins VR128:$src),
 868                            "movups\t{$src, $dst|$dst, $src}", [],
 869                            IIC_SSE_MOVU_P_RR>, VEX;
 870   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 871                            (ins VR128:$src),
 872                            "movupd\t{$src, $dst|$dst, $src}", [],
 873                            IIC_SSE_MOVU_P_RR>, VEX;
 874   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 875                             (ins VR256:$src),
 876                             "movaps\t{$src, $dst|$dst, $src}", [],
 877                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 878   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 879                             (ins VR256:$src),
 880                             "movapd\t{$src, $dst|$dst, $src}", [],
 881                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 882   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 883                             (ins VR256:$src),
 884                             "movups\t{$src, $dst|$dst, $src}", [],
 885                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 886   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 887                             (ins VR256:$src),
 888                             "movupd\t{$src, $dst|$dst, $src}", [],
 889                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 890 }
 891
 892 let Predicates = [HasAVX] in {
 893 def : Pat<(v8i32 (X86vzmovl
 894                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 895           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 896 def : Pat<(v4i64 (X86vzmovl
 897                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 898           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 899 def : Pat<(v8f32 (X86vzmovl
 900                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 901           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 902 def : Pat<(v4f64 (X86vzmovl
 903                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 904           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 905 }
 906
 907
 908 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 909           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 910 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 911           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 912
 913 let SchedRW = [WriteStore] in {
 914 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 915                    "movaps\t{$src, $dst|$dst, $src}",
 916                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 917                    IIC_SSE_MOVA_P_MR>;
 918 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 919                    "movapd\t{$src, $dst|$dst, $src}",
 920                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 921                    IIC_SSE_MOVA_P_MR>;
 922 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 923                    "movups\t{$src, $dst|$dst, $src}",
 924                    [(store (v4f32 VR128:$src), addr:$dst)],
 925                    IIC_SSE_MOVU_P_MR>;
 926 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 927                    "movupd\t{$src, $dst|$dst, $src}",
 928                    [(store (v2f64 VR128:$src), addr:$dst)],
 929                    IIC_SSE_MOVU_P_MR>;
 930 } // SchedRW
 931
 932 // For disassembler
 933 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 934   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 935                          "movaps\t{$src, $dst|$dst, $src}", [],
 936                          IIC_SSE_MOVA_P_RR>;
 937   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 938                          "movapd\t{$src, $dst|$dst, $src}", [],
 939                          IIC_SSE_MOVA_P_RR>;
 940   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 941                          "movups\t{$src, $dst|$dst, $src}", [],
 942                          IIC_SSE_MOVU_P_RR>;
 943   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 944                          "movupd\t{$src, $dst|$dst, $src}", [],
 945                          IIC_SSE_MOVU_P_RR>;
 946 }
 947
 948 let Predicates = [HasAVX] in {
 949   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 950             (VMOVUPSmr addr:$dst, VR128:$src)>;
 951   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 952             (VMOVUPDmr addr:$dst, VR128:$src)>;
 953 }
 954
 955 let Predicates = [UseSSE1] in
 956   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958 let Predicates = [UseSSE2] in
 959   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 960             (MOVUPDmr addr:$dst, VR128:$src)>;
 961
 962 // Use vmovaps/vmovups for AVX integer load/store.
 963 let Predicates = [HasAVX] in {
 964   // 128-bit load/store
 965   def : Pat<(alignedloadv2i64 addr:$src),
 966             (VMOVAPSrm addr:$src)>;
 967   def : Pat<(loadv2i64 addr:$src),
 968             (VMOVUPSrm addr:$src)>;
 969
 970   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 971             (VMOVAPSmr addr:$dst, VR128:$src)>;
 972   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 973             (VMOVAPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 975             (VMOVAPSmr addr:$dst, VR128:$src)>;
 976   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 977             (VMOVAPSmr addr:$dst, VR128:$src)>;
 978   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 979             (VMOVUPSmr addr:$dst, VR128:$src)>;
 980   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 981             (VMOVUPSmr addr:$dst, VR128:$src)>;
 982   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 983             (VMOVUPSmr addr:$dst, VR128:$src)>;
 984   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 985             (VMOVUPSmr addr:$dst, VR128:$src)>;
 986
 987   // 256-bit load/store
 988   def : Pat<(alignedloadv4i64 addr:$src),
 989             (VMOVAPSYrm addr:$src)>;
 990   def : Pat<(loadv4i64 addr:$src),
 991             (VMOVUPSYrm addr:$src)>;
 992   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 993             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 994   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 995             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 996   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 997             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 998   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 999             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1000   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1001             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1002   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1003             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1004   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1005             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1006   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1007             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1008
1009   // Special patterns for storing subvector extracts of lower 128-bits
1010   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1011   def : Pat<(alignedstore (v2f64 (extract_subvector
1012                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1013             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1014   def : Pat<(alignedstore (v4f32 (extract_subvector
1015                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1016             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1017   def : Pat<(alignedstore (v2i64 (extract_subvector
1018                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1019             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1020   def : Pat<(alignedstore (v4i32 (extract_subvector
1021                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1022             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1023   def : Pat<(alignedstore (v8i16 (extract_subvector
1024                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1025             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1026   def : Pat<(alignedstore (v16i8 (extract_subvector
1027                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1028             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1029
1030   def : Pat<(store (v2f64 (extract_subvector
1031                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1032             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1033   def : Pat<(store (v4f32 (extract_subvector
1034                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1035             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1036   def : Pat<(store (v2i64 (extract_subvector
1037                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1038             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1039   def : Pat<(store (v4i32 (extract_subvector
1040                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042   def : Pat<(store (v8i16 (extract_subvector
1043                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1044             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1045   def : Pat<(store (v16i8 (extract_subvector
1046                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1047             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1048 }
1049
1050 // Use movaps / movups for SSE integer load / store (one byte shorter).
1051 // The instructions selected below are then converted to MOVDQA/MOVDQU
1052 // during the SSE domain pass.
1053 let Predicates = [UseSSE1] in {
1054   def : Pat<(alignedloadv2i64 addr:$src),
1055             (MOVAPSrm addr:$src)>;
1056   def : Pat<(loadv2i64 addr:$src),
1057             (MOVUPSrm addr:$src)>;
1058
1059   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1060             (MOVAPSmr addr:$dst, VR128:$src)>;
1061   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1062             (MOVAPSmr addr:$dst, VR128:$src)>;
1063   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1064             (MOVAPSmr addr:$dst, VR128:$src)>;
1065   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1066             (MOVAPSmr addr:$dst, VR128:$src)>;
1067   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1068             (MOVUPSmr addr:$dst, VR128:$src)>;
1069   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1070             (MOVUPSmr addr:$dst, VR128:$src)>;
1071   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1072             (MOVUPSmr addr:$dst, VR128:$src)>;
1073   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1074             (MOVUPSmr addr:$dst, VR128:$src)>;
1075 }
1076
1077 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1078 // bits are disregarded. FIXME: Set encoding to pseudo!
1079 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
1080 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1081                        "movaps\t{$src, $dst|$dst, $src}", [],
1082                        IIC_SSE_MOVA_P_RR>, VEX;
1083 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1084                        "movapd\t{$src, $dst|$dst, $src}", [],
1085                        IIC_SSE_MOVA_P_RR>, VEX;
1086 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1087                      "movaps\t{$src, $dst|$dst, $src}", [],
1088                      IIC_SSE_MOVA_P_RR>;
1089 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1090                      "movapd\t{$src, $dst|$dst, $src}", [],
1091                      IIC_SSE_MOVA_P_RR>;
1092 }
1093
1094 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1095 // bits are disregarded. FIXME: Set encoding to pseudo!
1096 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1097 let isCodeGenOnly = 1 in {
1098   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1099                          "movaps\t{$src, $dst|$dst, $src}",
1100                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1101                          IIC_SSE_MOVA_P_RM>, VEX;
1102   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1103                          "movapd\t{$src, $dst|$dst, $src}",
1104                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1105                          IIC_SSE_MOVA_P_RM>, VEX;
1106 }
1107 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1108                      "movaps\t{$src, $dst|$dst, $src}",
1109                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1110                      IIC_SSE_MOVA_P_RM>;
1111 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1112                      "movapd\t{$src, $dst|$dst, $src}",
1113                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1114                      IIC_SSE_MOVA_P_RM>;
1115 }
1116
1117 //===----------------------------------------------------------------------===//
1118 // SSE 1 & 2 - Move Low packed FP Instructions
1119 //===----------------------------------------------------------------------===//
1120
1121 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1122                                       string base_opc, string asm_opr,
1123                                       InstrItinClass itin> {
1124   def PSrm : PI<opc, MRMSrcMem,
1125          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1126          !strconcat(base_opc, "s", asm_opr),
1127      [(set VR128:$dst,
1128        (psnode VR128:$src1,
1129               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1130               itin, SSEPackedSingle>, TB,
1131      Sched<[WriteShuffleLd, ReadAfterLd]>;
1132
1133   def PDrm : PI<opc, MRMSrcMem,
1134          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1135          !strconcat(base_opc, "d", asm_opr),
1136      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1137                               (scalar_to_vector (loadf64 addr:$src2)))))],
1138               itin, SSEPackedDouble>, TB, OpSize,
1139      Sched<[WriteShuffleLd, ReadAfterLd]>;
1140
1141 }
1142
1143 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1144                                  string base_opc, InstrItinClass itin> {
1145   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1146                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1147                                     itin>, VEX_4V;
1148
1149 let Constraints = "$src1 = $dst" in
1150   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1151                                     "\t{$src2, $dst|$dst, $src2}",
1152                                     itin>;
1153 }
1154
1155 let AddedComplexity = 20 in {
1156   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1157                                     IIC_SSE_MOV_LH>;
1158 }
1159
1160 let SchedRW = [WriteStore] in {
1161 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1162                    "movlps\t{$src, $dst|$dst, $src}",
1163                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1164                                  (iPTR 0))), addr:$dst)],
1165                                  IIC_SSE_MOV_LH>, VEX;
1166 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1167                    "movlpd\t{$src, $dst|$dst, $src}",
1168                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1169                                  (iPTR 0))), addr:$dst)],
1170                                  IIC_SSE_MOV_LH>, VEX;
1171 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1172                    "movlps\t{$src, $dst|$dst, $src}",
1173                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1174                                  (iPTR 0))), addr:$dst)],
1175                                  IIC_SSE_MOV_LH>;
1176 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1177                    "movlpd\t{$src, $dst|$dst, $src}",
1178                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1179                                  (iPTR 0))), addr:$dst)],
1180                                  IIC_SSE_MOV_LH>;
1181 } // SchedRW
1182
1183 let Predicates = [HasAVX] in {
1184   // Shuffle with VMOVLPS
1185   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1186             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1187   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1188             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1189
1190   // Shuffle with VMOVLPD
1191   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1192             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1193   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1194             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1195
1196   // Store patterns
1197   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1198                    addr:$src1),
1199             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1200   def : Pat<(store (v4i32 (X86Movlps
1201                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1202             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1203   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1204                    addr:$src1),
1205             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1206   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1207                    addr:$src1),
1208             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1209 }
1210
1211 let Predicates = [UseSSE1] in {
1212   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1213   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1214                                  (iPTR 0))), addr:$src1),
1215             (MOVLPSmr addr:$src1, VR128:$src2)>;
1216
1217   // Shuffle with MOVLPS
1218   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1219             (MOVLPSrm VR128:$src1, addr:$src2)>;
1220   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1221             (MOVLPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlps VR128:$src1,
1223                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (MOVLPSrm VR128:$src1, addr:$src2)>;
1225
1226   // Store patterns
1227   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1228                                       addr:$src1),
1229             (MOVLPSmr addr:$src1, VR128:$src2)>;
1230   def : Pat<(store (v4i32 (X86Movlps
1231                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1232                               addr:$src1),
1233             (MOVLPSmr addr:$src1, VR128:$src2)>;
1234 }
1235
1236 let Predicates = [UseSSE2] in {
1237   // Shuffle with MOVLPD
1238   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1239             (MOVLPDrm VR128:$src1, addr:$src2)>;
1240   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1241             (MOVLPDrm VR128:$src1, addr:$src2)>;
1242
1243   // Store patterns
1244   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1245                            addr:$src1),
1246             (MOVLPDmr addr:$src1, VR128:$src2)>;
1247   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1248                            addr:$src1),
1249             (MOVLPDmr addr:$src1, VR128:$src2)>;
1250 }
1251
1252 //===----------------------------------------------------------------------===//
1253 // SSE 1 & 2 - Move Hi packed FP Instructions
1254 //===----------------------------------------------------------------------===//
1255
1256 let AddedComplexity = 20 in {
1257   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1258                                     IIC_SSE_MOV_LH>;
1259 }
1260
1261 let SchedRW = [WriteStore] in {
1262 // v2f64 extract element 1 is always custom lowered to unpack high to low
1263 // and extract element 0 so the non-store version isn't too horrible.
1264 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1265                    "movhps\t{$src, $dst|$dst, $src}",
1266                    [(store (f64 (vector_extract
1267                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1268                                             (bc_v2f64 (v4f32 VR128:$src))),
1269                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1270 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1271                    "movhpd\t{$src, $dst|$dst, $src}",
1272                    [(store (f64 (vector_extract
1273                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1274                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1275 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1276                    "movhps\t{$src, $dst|$dst, $src}",
1277                    [(store (f64 (vector_extract
1278                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1279                                             (bc_v2f64 (v4f32 VR128:$src))),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1281 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1282                    "movhpd\t{$src, $dst|$dst, $src}",
1283                    [(store (f64 (vector_extract
1284                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1285                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1286 } // SchedRW
1287
1288 let Predicates = [HasAVX] in {
1289   // VMOVHPS patterns
1290   def : Pat<(X86Movlhps VR128:$src1,
1291                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1292             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1293   def : Pat<(X86Movlhps VR128:$src1,
1294                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1295             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1296
1297   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1298   // is during lowering, where it's not possible to recognize the load fold
1299   // cause it has two uses through a bitcast. One use disappears at isel time
1300   // and the fold opportunity reappears.
1301   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1302                       (scalar_to_vector (loadf64 addr:$src2)))),
1303             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1304 }
1305
1306 let Predicates = [UseSSE1] in {
1307   // MOVHPS patterns
1308   def : Pat<(X86Movlhps VR128:$src1,
1309                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1310             (MOVHPSrm VR128:$src1, addr:$src2)>;
1311   def : Pat<(X86Movlhps VR128:$src1,
1312                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1313             (MOVHPSrm VR128:$src1, addr:$src2)>;
1314 }
1315
1316 let Predicates = [UseSSE2] in {
1317   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1318   // is during lowering, where it's not possible to recognize the load fold
1319   // cause it has two uses through a bitcast. One use disappears at isel time
1320   // and the fold opportunity reappears.
1321   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1322                       (scalar_to_vector (loadf64 addr:$src2)))),
1323             (MOVHPDrm VR128:$src1, addr:$src2)>;
1324 }
1325
1326 //===----------------------------------------------------------------------===//
1327 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1328 //===----------------------------------------------------------------------===//
1329
1330 let AddedComplexity = 20 in {
1331   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1332                                        (ins VR128:$src1, VR128:$src2),
1333                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1334                       [(set VR128:$dst,
1335                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1336                         IIC_SSE_MOV_LH>,
1337                       VEX_4V, Sched<[WriteShuffle]>;
1338   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1339                                        (ins VR128:$src1, VR128:$src2),
1340                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1341                       [(set VR128:$dst,
1342                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1343                         IIC_SSE_MOV_LH>,
1344                       VEX_4V, Sched<[WriteShuffle]>;
1345 }
1346 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1347   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1348                                        (ins VR128:$src1, VR128:$src2),
1349                       "movlhps\t{$src2, $dst|$dst, $src2}",
1350                       [(set VR128:$dst,
1351                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1352                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1353   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1354                                        (ins VR128:$src1, VR128:$src2),
1355                       "movhlps\t{$src2, $dst|$dst, $src2}",
1356                       [(set VR128:$dst,
1357                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1358                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1359 }
1360
1361 let Predicates = [HasAVX] in {
1362   // MOVLHPS patterns
1363   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1364             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1365   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1366             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1367
1368   // MOVHLPS patterns
1369   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1370             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1371 }
1372
1373 let Predicates = [UseSSE1] in {
1374   // MOVLHPS patterns
1375   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1376             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1377   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1378             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1379
1380   // MOVHLPS patterns
1381   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1382             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1383 }
1384
1385 //===----------------------------------------------------------------------===//
1386 // SSE 1 & 2 - Conversion Instructions
1387 //===----------------------------------------------------------------------===//
1388
1389 def SSE_CVT_PD : OpndItins<
1390   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1391 >;
1392
1393 let Sched = WriteCvtI2F in
1394 def SSE_CVT_PS : OpndItins<
1395   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1396 >;
1397
1398 let Sched = WriteCvtI2F in
1399 def SSE_CVT_Scalar : OpndItins<
1400   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1401 >;
1402
1403 let Sched = WriteCvtF2I in
1404 def SSE_CVT_SS2SI_32 : OpndItins<
1405   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1406 >;
1407
1408 let Sched = WriteCvtF2I in
1409 def SSE_CVT_SS2SI_64 : OpndItins<
1410   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1411 >;
1412
1413 let Sched = WriteCvtF2I in
1414 def SSE_CVT_SD2SI : OpndItins<
1415   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1416 >;
1417
1418 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1419                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1420                      string asm, OpndItins itins> {
1421   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1422                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1423                         itins.rr>, Sched<[itins.Sched]>;
1424   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1425                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1426                         itins.rm>, Sched<[itins.Sched.Folded]>;
1427 }
1428
1429 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                        X86MemOperand x86memop, string asm, Domain d,
1431                        OpndItins itins> {
1432 let neverHasSideEffects = 1 in {
1433   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1434              [], itins.rr, d>, Sched<[itins.Sched]>;
1435   let mayLoad = 1 in
1436   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1437              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1438 }
1439 }
1440
1441 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1442                           X86MemOperand x86memop, string asm> {
1443 let neverHasSideEffects = 1 in {
1444   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1445               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1446            Sched<[WriteCvtI2F]>;
1447   let mayLoad = 1 in
1448   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1449               (ins DstRC:$src1, x86memop:$src),
1450               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1451            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1452 } // neverHasSideEffects = 1
1453 }
1454
1455 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1456                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1457                                 SSE_CVT_SS2SI_32>,
1458                                 XS, VEX, VEX_LIG;
1459 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1460                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1461                                 SSE_CVT_SS2SI_64>,
1462                                 XS, VEX, VEX_W, VEX_LIG;
1463 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1464                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1465                                 SSE_CVT_SD2SI>,
1466                                 XD, VEX, VEX_LIG;
1467 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1468                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SD2SI>,
1470                                 XD, VEX, VEX_W, VEX_LIG;
1471
1472 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1473                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1474 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1475                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1476 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1477                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1478 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1479                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1480 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1481                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1482 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1483                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1484 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1485                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1486 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1487                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1488
1489 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1490 // register, but the same isn't true when only using memory operands,
1491 // provide other assembly "l" and "q" forms to address this explicitly
1492 // where appropriate to do so.
1493 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1494                                   XS, VEX_4V, VEX_LIG;
1495 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1496                                   XS, VEX_4V, VEX_W, VEX_LIG;
1497 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1498                                   XD, VEX_4V, VEX_LIG;
1499 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1500                                   XD, VEX_4V, VEX_W, VEX_LIG;
1501
1502 def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1503                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1504 def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1505                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1506
1507 let Predicates = [HasAVX] in {
1508   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1509             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1510   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1511             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1512   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1513             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1514   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1515             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1516
1517   def : Pat<(f32 (sint_to_fp GR32:$src)),
1518             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1519   def : Pat<(f32 (sint_to_fp GR64:$src)),
1520             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1521   def : Pat<(f64 (sint_to_fp GR32:$src)),
1522             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1523   def : Pat<(f64 (sint_to_fp GR64:$src)),
1524             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1525 }
1526
1527 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1528                       "cvttss2si\t{$src, $dst|$dst, $src}",
1529                       SSE_CVT_SS2SI_32>, XS;
1530 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1531                       "cvttss2si\t{$src, $dst|$dst, $src}",
1532                       SSE_CVT_SS2SI_64>, XS, REX_W;
1533 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1534                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1535                       SSE_CVT_SD2SI>, XD;
1536 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1537                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1538                       SSE_CVT_SD2SI>, XD, REX_W;
1539 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1540                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1541                       SSE_CVT_Scalar>, XS;
1542 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1543                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1544                       SSE_CVT_Scalar>, XS, REX_W;
1545 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1546                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1547                       SSE_CVT_Scalar>, XD;
1548 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1549                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1550                       SSE_CVT_Scalar>, XD, REX_W;
1551
1552 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1553                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1554 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1555                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1556 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1557                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1558 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1559                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1560 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1561                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1562 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1563                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1564 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1565                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1566 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1567                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1568
1569 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1570                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1571 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1572                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1573
1574 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1575 // and/or XMM operand(s).
1576
1577 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1578                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1579                          string asm, OpndItins itins> {
1580   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1581               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1582               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1583            Sched<[itins.Sched]>;
1584   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1585               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1586               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1587            Sched<[itins.Sched.Folded]>;
1588 }
1589
1590 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1591                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1592                     PatFrag ld_frag, string asm, OpndItins itins,
1593                     bit Is2Addr = 1> {
1594   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1595               !if(Is2Addr,
1596                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1597                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1598               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1599               itins.rr>, Sched<[itins.Sched]>;
1600   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1601               (ins DstRC:$src1, x86memop:$src2),
1602               !if(Is2Addr,
1603                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1604                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1605               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1606               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1607 }
1608
1609 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1610                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1611                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1612 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1613                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1614                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1615
1616 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1617                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1618 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1619                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1620
1621
1622 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1623           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1624           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1625 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1626           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1627           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1628           VEX_W;
1629 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1630           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1631           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1632 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1633           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1634           SSE_CVT_Scalar, 0>, XD,
1635           VEX_4V, VEX_W;
1636
1637 let Constraints = "$src1 = $dst" in {
1638   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1639                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1640                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1641   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1642                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1643                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1644   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1645                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1646                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1647   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1648                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1649                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1650 }
1651
1652 /// SSE 1 Only
1653
1654 // Aliases for intrinsics
1655 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1656                                     ssmem, sse_load_f32, "cvttss2si",
1657                                     SSE_CVT_SS2SI_32>, XS, VEX;
1658 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1659                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1660                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1661                                    XS, VEX, VEX_W;
1662 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1663                                     sdmem, sse_load_f64, "cvttsd2si",
1664                                     SSE_CVT_SD2SI>, XD, VEX;
1665 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1666                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1667                                   "cvttsd2si", SSE_CVT_SD2SI>,
1668                                   XD, VEX, VEX_W;
1669 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1670                                     ssmem, sse_load_f32, "cvttss2si",
1671                                     SSE_CVT_SS2SI_32>, XS;
1672 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1673                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1674                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1675 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1676                                     sdmem, sse_load_f64, "cvttsd2si",
1677                                     SSE_CVT_SD2SI>, XD;
1678 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1679                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1680                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1681
1682 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1683                                   ssmem, sse_load_f32, "cvtss2si",
1684                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1685 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1686                                   ssmem, sse_load_f32, "cvtss2si",
1687                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1688
1689 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1690                                ssmem, sse_load_f32, "cvtss2si",
1691                                SSE_CVT_SS2SI_32>, XS;
1692 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1693                                  ssmem, sse_load_f32, "cvtss2si",
1694                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1695
1696 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1697                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1698                                SSEPackedSingle, SSE_CVT_PS>,
1699                                TB, VEX, Requires<[HasAVX]>;
1700 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1701                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1702                                SSEPackedSingle, SSE_CVT_PS>,
1703                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1704
1705 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1706                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1707                             SSEPackedSingle, SSE_CVT_PS>,
1708                             TB, Requires<[UseSSE2]>;
1709
1710 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1711                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1712 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1713                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1714 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1715                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1716 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1717                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1718 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1719                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1720 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1721                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1722 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1723                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1724 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1725                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1726
1727 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1728                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1729 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1730                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1731 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1732                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1733 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1734                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1735 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1736                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1737 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1738                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1739 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1740                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1741 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1742                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1743
1744 /// SSE 2 Only
1745
1746 // Convert scalar double to scalar single
1747 let neverHasSideEffects = 1 in {
1748 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1749                        (ins FR64:$src1, FR64:$src2),
1750                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1751                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1752                       Sched<[WriteCvtF2F]>;
1753 let mayLoad = 1 in
1754 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1755                        (ins FR64:$src1, f64mem:$src2),
1756                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1757                       [], IIC_SSE_CVT_Scalar_RM>,
1758                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1759                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1760 }
1761
1762 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1763           Requires<[HasAVX]>;
1764
1765 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1766                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1767                       [(set FR32:$dst, (fround FR64:$src))],
1768                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1769 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1770                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1771                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1772                       IIC_SSE_CVT_Scalar_RM>,
1773                       XD,
1774                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1775
1776 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1777                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1778                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1779                        [(set VR128:$dst,
1780                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1781                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>,
1782                        Sched<[WriteCvtF2F]>;
1783 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1784                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1785                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1786                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1787                                           VR128:$src1, sse_load_f64:$src2))],
1788                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>,
1789                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1790
1791 let Constraints = "$src1 = $dst" in {
1792 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1793                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1794                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1795                        [(set VR128:$dst,
1796                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1797                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1798                        Sched<[WriteCvtF2F]>;
1799 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1800                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1801                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1802                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1803                                           VR128:$src1, sse_load_f64:$src2))],
1804                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1805                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1806 }
1807
1808 // Convert scalar single to scalar double
1809 // SSE2 instructions with XS prefix
1810 let neverHasSideEffects = 1 in {
1811 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1812                     (ins FR32:$src1, FR32:$src2),
1813                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                     [], IIC_SSE_CVT_Scalar_RR>,
1815                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1816                     Sched<[WriteCvtF2F]>;
1817 let mayLoad = 1 in
1818 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1819                     (ins FR32:$src1, f32mem:$src2),
1820                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1821                     [], IIC_SSE_CVT_Scalar_RM>,
1822                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1823                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1824 }
1825
1826 def : Pat<(f64 (fextend FR32:$src)),
1827     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1828 def : Pat<(fextend (loadf32 addr:$src)),
1829     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1830
1831 def : Pat<(extloadf32 addr:$src),
1832     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1833     Requires<[HasAVX, OptForSize]>;
1834 def : Pat<(extloadf32 addr:$src),
1835     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1836     Requires<[HasAVX, OptForSpeed]>;
1837
1838 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1839                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1840                    [(set FR64:$dst, (fextend FR32:$src))],
1841                    IIC_SSE_CVT_Scalar_RR>, XS,
1842                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1843 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1844                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1845                    [(set FR64:$dst, (extloadf32 addr:$src))],
1846                    IIC_SSE_CVT_Scalar_RM>, XS,
1847                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1848
1849 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1850 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1851 // combine.
1852 // Since these loads aren't folded into the fextend, we have to match it
1853 // explicitly here.
1854 def : Pat<(fextend (loadf32 addr:$src)),
1855           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1856 def : Pat<(extloadf32 addr:$src),
1857           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1858
1859 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1860                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1861                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1862                     [(set VR128:$dst,
1863                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1864                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>,
1865                     Sched<[WriteCvtF2F]>;
1866 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1867                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1868                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1869                     [(set VR128:$dst,
1870                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1871                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>,
1872                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1873 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1874 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1875                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1876                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1877                     [(set VR128:$dst,
1878                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1879                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1880                     Sched<[WriteCvtF2F]>;
1881 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1882                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1883                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1884                     [(set VR128:$dst,
1885                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1886                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1887                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1888 }
1889
1890 // Convert packed single/double fp to doubleword
1891 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1892                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1893                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1894                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1895 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1896                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1897                        [(set VR128:$dst,
1898                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1899                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1900 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1901                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1902                         [(set VR256:$dst,
1903                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1904                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1905 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1906                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1907                         [(set VR256:$dst,
1908                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1909                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1910 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1912                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1913                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1914 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1916                      [(set VR128:$dst,
1917                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1918                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1919
1920
1921 // Convert Packed Double FP to Packed DW Integers
1922 let Predicates = [HasAVX] in {
1923 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1924 // register, but the same isn't true when using memory operands instead.
1925 // Provide other assembly rr and rm forms to address this explicitly.
1926 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1927                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1928                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1929                        VEX, Sched<[WriteCvtF2I]>;
1930
1931 // XMM only
1932 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1933                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1934 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1935                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1936                        [(set VR128:$dst,
1937                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX,
1938                        Sched<[WriteCvtF2ILd]>;
1939
1940 // YMM only
1941 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1942                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1943                        [(set VR128:$dst,
1944                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1945                        Sched<[WriteCvtF2I]>;
1946 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1947                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1948                        [(set VR128:$dst,
1949                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1950                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1951 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1952                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1953 }
1954
1955 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1956                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1957                       [(set VR128:$dst,
1958                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1959                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1960 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1961                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1962                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1963                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1964
1965 // Convert with truncation packed single/double fp to doubleword
1966 // SSE2 packed instructions with XS prefix
1967 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1968                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1969                          [(set VR128:$dst,
1970                            (int_x86_sse2_cvttps2dq VR128:$src))],
1971                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1972 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1973                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1974                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1975                                             (memopv4f32 addr:$src)))],
1976                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1977 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1978                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1979                           [(set VR256:$dst,
1980                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1981                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1982 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1983                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1984                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1985                                              (memopv8f32 addr:$src)))],
1986                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
1987                           Sched<[WriteCvtF2ILd]>;
1988
1989 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1990                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1991                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1992                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1993 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1994                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1995                        [(set VR128:$dst,
1996                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1997                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1998
1999 let Predicates = [HasAVX] in {
2000   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2001             (VCVTDQ2PSrr VR128:$src)>;
2002   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2003             (VCVTDQ2PSrm addr:$src)>;
2004
2005   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2006             (VCVTDQ2PSrr VR128:$src)>;
2007   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2008             (VCVTDQ2PSrm addr:$src)>;
2009
2010   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2011             (VCVTTPS2DQrr VR128:$src)>;
2012   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2013             (VCVTTPS2DQrm addr:$src)>;
2014
2015   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2016             (VCVTDQ2PSYrr VR256:$src)>;
2017   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
2018             (VCVTDQ2PSYrm addr:$src)>;
2019
2020   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2021             (VCVTTPS2DQYrr VR256:$src)>;
2022   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
2023             (VCVTTPS2DQYrm addr:$src)>;
2024 }
2025
2026 let Predicates = [UseSSE2] in {
2027   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2028             (CVTDQ2PSrr VR128:$src)>;
2029   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2030             (CVTDQ2PSrm addr:$src)>;
2031
2032   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2033             (CVTDQ2PSrr VR128:$src)>;
2034   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2035             (CVTDQ2PSrm addr:$src)>;
2036
2037   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2038             (CVTTPS2DQrr VR128:$src)>;
2039   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2040             (CVTTPS2DQrm addr:$src)>;
2041 }
2042
2043 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2045                         [(set VR128:$dst,
2046                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2047                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2048
2049 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2050 // register, but the same isn't true when using memory operands instead.
2051 // Provide other assembly rr and rm forms to address this explicitly.
2052
2053 // XMM only
2054 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2055                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2056 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2057                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2058                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2059                                             (memopv2f64 addr:$src)))],
2060                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2061
2062 // YMM only
2063 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2064                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2065                          [(set VR128:$dst,
2066                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2067                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2068 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2069                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2070                          [(set VR128:$dst,
2071                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
2072                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2073 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2074                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2075
2076 let Predicates = [HasAVX] in {
2077   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2078             (VCVTTPD2DQYrr VR256:$src)>;
2079   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2080             (VCVTTPD2DQYrm addr:$src)>;
2081 } // Predicates = [HasAVX]
2082
2083 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2084                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2085                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2086                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2087 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2088                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2089                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2090                                         (memopv2f64 addr:$src)))],
2091                                         IIC_SSE_CVT_PD_RM>,
2092                       Sched<[WriteCvtF2ILd]>;
2093
2094 // Convert packed single to packed double
2095 let Predicates = [HasAVX] in {
2096                   // SSE2 instructions without OpSize prefix
2097 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2098                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2099                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2100                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2101 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2102                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2103                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2104                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2105 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2106                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2107                      [(set VR256:$dst,
2108                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2109                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2110 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2111                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2112                      [(set VR256:$dst,
2113                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2114                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2115 }
2116
2117 let Predicates = [UseSSE2] in {
2118 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2119                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2120                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2121                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2122 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2123                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2124                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2125                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2126 }
2127
2128 // Convert Packed DW Integers to Packed Double FP
2129 let Predicates = [HasAVX] in {
2130 let neverHasSideEffects = 1, mayLoad = 1 in
2131 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2132                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2133                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2134 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2135                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2136                      [(set VR128:$dst,
2137                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2138                    Sched<[WriteCvtI2F]>;
2139 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2140                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2141                      [(set VR256:$dst,
2142                        (int_x86_avx_cvtdq2_pd_256
2143                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L,
2144                     Sched<[WriteCvtI2FLd]>;
2145 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2146                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2147                      [(set VR256:$dst,
2148                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2149                     Sched<[WriteCvtI2F]>;
2150 }
2151
2152 let neverHasSideEffects = 1, mayLoad = 1 in
2153 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2154                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2155                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2156 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2157                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2158                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2159                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2160
2161 // AVX 256-bit register conversion intrinsics
2162 let Predicates = [HasAVX] in {
2163   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2164             (VCVTDQ2PDYrr VR128:$src)>;
2165   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2166             (VCVTDQ2PDYrm addr:$src)>;
2167 } // Predicates = [HasAVX]
2168
2169 // Convert packed double to packed single
2170 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2171 // register, but the same isn't true when using memory operands instead.
2172 // Provide other assembly rr and rm forms to address this explicitly.
2173 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2174                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2175                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2176                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2177
2178 // XMM only
2179 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2180                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2181 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2182                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2183                         [(set VR128:$dst,
2184                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2185                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2186
2187 // YMM only
2188 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2189                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2190                         [(set VR128:$dst,
2191                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2192                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2193 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2194                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2195                         [(set VR128:$dst,
2196                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2197                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2198 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2199                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2200
2201 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2202                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2203                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2204                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2205 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2206                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2207                      [(set VR128:$dst,
2208                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2209                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2210
2211
2212 // AVX 256-bit register conversion intrinsics
2213 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2214 // whenever possible to avoid declaring two versions of each one.
2215 let Predicates = [HasAVX] in {
2216   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2217             (VCVTDQ2PSYrr VR256:$src)>;
2218   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2219             (VCVTDQ2PSYrm addr:$src)>;
2220
2221   // Match fround and fextend for 128/256-bit conversions
2222   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2223             (VCVTPD2PSrr VR128:$src)>;
2224   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2225             (VCVTPD2PSXrm addr:$src)>;
2226   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2227             (VCVTPD2PSYrr VR256:$src)>;
2228   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2229             (VCVTPD2PSYrm addr:$src)>;
2230
2231   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2232             (VCVTPS2PDrr VR128:$src)>;
2233   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2234             (VCVTPS2PDYrr VR128:$src)>;
2235   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2236             (VCVTPS2PDYrm addr:$src)>;
2237 }
2238
2239 let Predicates = [UseSSE2] in {
2240   // Match fround and fextend for 128 conversions
2241   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2242             (CVTPD2PSrr VR128:$src)>;
2243   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2244             (CVTPD2PSrm addr:$src)>;
2245
2246   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2247             (CVTPS2PDrr VR128:$src)>;
2248 }
2249
2250 //===----------------------------------------------------------------------===//
2251 // SSE 1 & 2 - Compare Instructions
2252 //===----------------------------------------------------------------------===//
2253
2254 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2255 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2256                             Operand CC, SDNode OpNode, ValueType VT,
2257                             PatFrag ld_frag, string asm, string asm_alt,
2258                             OpndItins itins> {
2259   def rr : SIi8<0xC2, MRMSrcReg,
2260                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2261                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2262                 itins.rr>, Sched<[itins.Sched]>;
2263   def rm : SIi8<0xC2, MRMSrcMem,
2264                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2265                 [(set RC:$dst, (OpNode (VT RC:$src1),
2266                                          (ld_frag addr:$src2), imm:$cc))],
2267                                          itins.rm>,
2268            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2269
2270   // Accept explicit immediate argument form instead of comparison code.
2271   let neverHasSideEffects = 1 in {
2272     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2273                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2274                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2275     let mayLoad = 1 in
2276     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2277                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2278                       IIC_SSE_ALU_F32S_RM>,
2279                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2280   }
2281 }
2282
2283 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2284                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2285                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2286                  SSE_ALU_F32S>,
2287                  XS, VEX_4V, VEX_LIG;
2288 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2289                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2290                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2291                  SSE_ALU_F32S>, // same latency as 32 bit compare
2292                  XD, VEX_4V, VEX_LIG;
2293
2294 let Constraints = "$src1 = $dst" in {
2295   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2296                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2297                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2298                   XS;
2299   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2300                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2301                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2302                   SSE_ALU_F32S>, // same latency as 32 bit compare
2303                   XD;
2304 }
2305
2306 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2307                          Intrinsic Int, string asm, OpndItins itins> {
2308   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2309                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2310                         [(set VR128:$dst, (Int VR128:$src1,
2311                                                VR128:$src, imm:$cc))],
2312                                                itins.rr>,
2313            Sched<[itins.Sched]>;
2314   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2315                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2316                         [(set VR128:$dst, (Int VR128:$src1,
2317                                                (load addr:$src), imm:$cc))],
2318                                                itins.rm>,
2319            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2320 }
2321
2322 // Aliases to match intrinsics which expect XMM operand(s).
2323 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2324                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2325                      SSE_ALU_F32S>,
2326                      XS, VEX_4V;
2327 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2328                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2329                      SSE_ALU_F32S>, // same latency as f32
2330                      XD, VEX_4V;
2331 let Constraints = "$src1 = $dst" in {
2332   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2333                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2334                        SSE_ALU_F32S>, XS;
2335   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2336                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2337                        SSE_ALU_F32S>, // same latency as f32
2338                        XD;
2339 }
2340
2341
2342 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2343 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2344                             ValueType vt, X86MemOperand x86memop,
2345                             PatFrag ld_frag, string OpcodeStr> {
2346   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2347                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2348                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2349                      IIC_SSE_COMIS_RR>,
2350           Sched<[WriteFAdd]>;
2351   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2352                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2353                      [(set EFLAGS, (OpNode (vt RC:$src1),
2354                                            (ld_frag addr:$src2)))],
2355                                            IIC_SSE_COMIS_RM>,
2356           Sched<[WriteFAddLd, ReadAfterLd]>;
2357 }
2358
2359 let Defs = [EFLAGS] in {
2360   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2361                                   "ucomiss">, TB, VEX, VEX_LIG;
2362   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2363                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2364   let Pattern = []<dag> in {
2365     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2366                                     "comiss">, TB, VEX, VEX_LIG;
2367     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2368                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2369   }
2370
2371   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2372                             load, "ucomiss">, TB, VEX;
2373   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2374                             load, "ucomisd">, TB, OpSize, VEX;
2375
2376   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2377                             load, "comiss">, TB, VEX;
2378   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2379                             load, "comisd">, TB, OpSize, VEX;
2380   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2381                                   "ucomiss">, TB;
2382   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2383                                   "ucomisd">, TB, OpSize;
2384
2385   let Pattern = []<dag> in {
2386     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2387                                     "comiss">, TB;
2388     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2389                                     "comisd">, TB, OpSize;
2390   }
2391
2392   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2393                               load, "ucomiss">, TB;
2394   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2395                               load, "ucomisd">, TB, OpSize;
2396
2397   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2398                                   "comiss">, TB;
2399   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2400                                   "comisd">, TB, OpSize;
2401 } // Defs = [EFLAGS]
2402
2403 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2404 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2405                             Operand CC, Intrinsic Int, string asm,
2406                             string asm_alt, Domain d> {
2407   def rri : PIi8<0xC2, MRMSrcReg,
2408              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2409              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2410              IIC_SSE_CMPP_RR, d>,
2411             Sched<[WriteFAdd]>;
2412   def rmi : PIi8<0xC2, MRMSrcMem,
2413              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2414              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2415              IIC_SSE_CMPP_RM, d>,
2416             Sched<[WriteFAddLd, ReadAfterLd]>;
2417
2418   // Accept explicit immediate argument form instead of comparison code.
2419   let neverHasSideEffects = 1 in {
2420     def rri_alt : PIi8<0xC2, MRMSrcReg,
2421                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2422                asm_alt, [], IIC_SSE_CMPP_RR, d>, Sched<[WriteFAdd]>;
2423     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2424                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2425                asm_alt, [], IIC_SSE_CMPP_RM, d>,
2426                Sched<[WriteFAddLd, ReadAfterLd]>;
2427   }
2428 }
2429
2430 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2431                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2432                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2433                SSEPackedSingle>, TB, VEX_4V;
2434 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2435                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2436                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2437                SSEPackedDouble>, TB, OpSize, VEX_4V;
2438 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2439                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2440                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2441                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2442 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2443                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2444                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2445                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2446 let Constraints = "$src1 = $dst" in {
2447   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2448                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2449                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2450                  SSEPackedSingle>, TB;
2451   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2452                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2453                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2454                  SSEPackedDouble>, TB, OpSize;
2455 }
2456
2457 let Predicates = [HasAVX] in {
2458 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2459           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2460 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2461           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2462 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2463           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2464 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2465           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2466
2467 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2468           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2469 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2470           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2471 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2472           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2473 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2474           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2475 }
2476
2477 let Predicates = [UseSSE1] in {
2478 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2479           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2480 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2481           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2482 }
2483
2484 let Predicates = [UseSSE2] in {
2485 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2486           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2487 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2488           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2489 }
2490
2491 //===----------------------------------------------------------------------===//
2492 // SSE 1 & 2 - Shuffle Instructions
2493 //===----------------------------------------------------------------------===//
2494
2495 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2496 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2497                          ValueType vt, string asm, PatFrag mem_frag,
2498                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2499   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2500                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2501                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2502                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2503             Sched<[WriteShuffleLd, ReadAfterLd]>;
2504   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2505     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2506                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2507                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2508                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2509               Sched<[WriteShuffle]>;
2510 }
2511
2512 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2513            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2514            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2515 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2516            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2517            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2518 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2519            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2520            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2521 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2522            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2523            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2524
2525 let Constraints = "$src1 = $dst" in {
2526   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2527                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2528                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2529                     TB;
2530   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2531                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2532                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2533                     TB, OpSize;
2534 }
2535
2536 let Predicates = [HasAVX] in {
2537   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2538                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2539             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2540   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2541             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2542
2543   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2544                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2545             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2546   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2547             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2548
2549   // 256-bit patterns
2550   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2551             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2552   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2553                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2554             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2555
2556   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2557             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2558   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2559                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2560             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2561 }
2562
2563 let Predicates = [UseSSE1] in {
2564   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2565                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2566             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2567   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2568             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2569 }
2570
2571 let Predicates = [UseSSE2] in {
2572   // Generic SHUFPD patterns
2573   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2574                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2575             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2576   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2577             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2578 }
2579
2580 //===----------------------------------------------------------------------===//
2581 // SSE 1 & 2 - Unpack Instructions
2582 //===----------------------------------------------------------------------===//
2583
2584 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2585 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2586                                    PatFrag mem_frag, RegisterClass RC,
2587                                    X86MemOperand x86memop, string asm,
2588                                    Domain d> {
2589     def rr : PI<opc, MRMSrcReg,
2590                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2591                 asm, [(set RC:$dst,
2592                            (vt (OpNode RC:$src1, RC:$src2)))],
2593                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2594     def rm : PI<opc, MRMSrcMem,
2595                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2596                 asm, [(set RC:$dst,
2597                            (vt (OpNode RC:$src1,
2598                                        (mem_frag addr:$src2))))],
2599                                        IIC_SSE_UNPCK, d>,
2600              Sched<[WriteShuffleLd, ReadAfterLd]>;
2601 }
2602
2603 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2604       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2605                      SSEPackedSingle>, TB, VEX_4V;
2606 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2607       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2608                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2609 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2610       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2611                      SSEPackedSingle>, TB, VEX_4V;
2612 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2613       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2614                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2615
2616 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2617       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2618                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2619 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2620       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2621                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2622 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2623       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2624                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2625 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2626       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2627                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2628
2629 let Constraints = "$src1 = $dst" in {
2630   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2631         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2632                        SSEPackedSingle>, TB;
2633   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2634         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2635                        SSEPackedDouble>, TB, OpSize;
2636   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2637         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2638                        SSEPackedSingle>, TB;
2639   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2640         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2641                        SSEPackedDouble>, TB, OpSize;
2642 } // Constraints = "$src1 = $dst"
2643
2644 let Predicates = [HasAVX1Only] in {
2645   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2646             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2647   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2648             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2649   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2650             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2651   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2652             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2653
2654   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2655             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2656   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2657             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2658   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2659             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2660   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2661             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2662 }
2663
2664 let Predicates = [HasAVX] in {
2665   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2666   // problem is during lowering, where it's not possible to recognize the load
2667   // fold cause it has two uses through a bitcast. One use disappears at isel
2668   // time and the fold opportunity reappears.
2669   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2670             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2671 }
2672
2673 let Predicates = [UseSSE2] in {
2674   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2675   // problem is during lowering, where it's not possible to recognize the load
2676   // fold cause it has two uses through a bitcast. One use disappears at isel
2677   // time and the fold opportunity reappears.
2678   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2679             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2680 }
2681
2682 //===----------------------------------------------------------------------===//
2683 // SSE 1 & 2 - Extract Floating-Point Sign mask
2684 //===----------------------------------------------------------------------===//
2685
2686 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2687 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2688                                 Domain d> {
2689   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2690                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2691                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2692              Sched<[WriteVecLogic]>;
2693   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2694                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2695                 IIC_SSE_MOVMSK, d>, REX_W, Sched<[WriteVecLogic]>;
2696 }
2697
2698 let Predicates = [HasAVX] in {
2699   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2700                                         "movmskps", SSEPackedSingle>, TB, VEX;
2701   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2702                                         "movmskpd", SSEPackedDouble>, TB,
2703                                         OpSize, VEX;
2704   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2705                                         "movmskps", SSEPackedSingle>, TB,
2706                                         VEX, VEX_L;
2707   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2708                                         "movmskpd", SSEPackedDouble>, TB,
2709                                         OpSize, VEX, VEX_L;
2710
2711   def : Pat<(i32 (X86fgetsign FR32:$src)),
2712             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2713   def : Pat<(i64 (X86fgetsign FR32:$src)),
2714             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2715   def : Pat<(i32 (X86fgetsign FR64:$src)),
2716             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2717   def : Pat<(i64 (X86fgetsign FR64:$src)),
2718             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2719
2720   // Assembler Only
2721   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2722              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2723              SSEPackedSingle>, TB, VEX, Sched<[WriteVecLogic]>;
2724   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2725              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2726              SSEPackedDouble>, TB,
2727              OpSize, VEX, Sched<[WriteVecLogic]>;
2728   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2729              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2730              SSEPackedSingle>, TB, VEX, VEX_L, Sched<[WriteVecLogic]>;
2731   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2732              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2733              SSEPackedDouble>, TB,
2734              OpSize, VEX, VEX_L, Sched<[WriteVecLogic]>;
2735 }
2736
2737 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2738                                      SSEPackedSingle>, TB;
2739 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2740                                      SSEPackedDouble>, TB, OpSize;
2741
2742 def : Pat<(i32 (X86fgetsign FR32:$src)),
2743           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2744       Requires<[UseSSE1]>;
2745 def : Pat<(i64 (X86fgetsign FR32:$src)),
2746           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2747       Requires<[UseSSE1]>;
2748 def : Pat<(i32 (X86fgetsign FR64:$src)),
2749           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2750       Requires<[UseSSE2]>;
2751 def : Pat<(i64 (X86fgetsign FR64:$src)),
2752           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2753       Requires<[UseSSE2]>;
2754
2755 //===---------------------------------------------------------------------===//
2756 // SSE2 - Packed Integer Logical Instructions
2757 //===---------------------------------------------------------------------===//
2758
2759 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2760
2761 /// PDI_binop_rm - Simple SSE2 binary operator.
2762 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2763                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2764                         X86MemOperand x86memop, OpndItins itins,
2765                         bit IsCommutable, bit Is2Addr> {
2766   let isCommutable = IsCommutable in
2767   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2768        (ins RC:$src1, RC:$src2),
2769        !if(Is2Addr,
2770            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2771            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2772        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2773        Sched<[itins.Sched]>;
2774   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2775        (ins RC:$src1, x86memop:$src2),
2776        !if(Is2Addr,
2777            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2778            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2779        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2780                                      (bitconvert (memop_frag addr:$src2)))))],
2781                                      itins.rm>,
2782        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2783 }
2784 } // ExeDomain = SSEPackedInt
2785
2786 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2787                          ValueType OpVT128, ValueType OpVT256,
2788                          OpndItins itins, bit IsCommutable = 0> {
2789 let Predicates = [HasAVX] in
2790   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2791                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2792
2793 let Constraints = "$src1 = $dst" in
2794   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2795                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2796
2797 let Predicates = [HasAVX2] in
2798   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2799                                OpVT256, VR256, memopv4i64, i256mem, itins,
2800                                IsCommutable, 0>, VEX_4V, VEX_L;
2801 }
2802
2803 // These are ordered here for pattern ordering requirements with the fp versions
2804
2805 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2806 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2807 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2808 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2809                            SSE_BIT_ITINS_P, 0>;
2810
2811 //===----------------------------------------------------------------------===//
2812 // SSE 1 & 2 - Logical Instructions
2813 //===----------------------------------------------------------------------===//
2814
2815 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2816 ///
2817 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2818                                        SDNode OpNode, OpndItins itins> {
2819   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2820               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2821               TB, VEX_4V;
2822
2823   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2824         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2825         TB, OpSize, VEX_4V;
2826
2827   let Constraints = "$src1 = $dst" in {
2828     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2829                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2830                 TB;
2831
2832     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2833                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2834                 TB, OpSize;
2835   }
2836 }
2837
2838 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2839 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2840               SSE_BIT_ITINS_P>;
2841 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2842               SSE_BIT_ITINS_P>;
2843 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2844               SSE_BIT_ITINS_P>;
2845
2846 let isCommutable = 0 in
2847   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2848                 SSE_BIT_ITINS_P>;
2849
2850 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2851 ///
2852 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2853                                    SDNode OpNode> {
2854   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2855         !strconcat(OpcodeStr, "ps"), f256mem,
2856         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2857         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2858                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2859
2860   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2861         !strconcat(OpcodeStr, "pd"), f256mem,
2862         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2863                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2864         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2865                                   (memopv4i64 addr:$src2)))], 0>,
2866                                   TB, OpSize, VEX_4V, VEX_L;
2867
2868   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2869   // are all promoted to v2i64, and the patterns are covered by the int
2870   // version. This is needed in SSE only, because v2i64 isn't supported on
2871   // SSE1, but only on SSE2.
2872   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2873        !strconcat(OpcodeStr, "ps"), f128mem, [],
2874        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2875                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2876
2877   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2878        !strconcat(OpcodeStr, "pd"), f128mem,
2879        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2880                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2881        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2882                                  (memopv2i64 addr:$src2)))], 0>,
2883                                                  TB, OpSize, VEX_4V;
2884
2885   let Constraints = "$src1 = $dst" in {
2886     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2887          !strconcat(OpcodeStr, "ps"), f128mem,
2888          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2889          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2890                                    (memopv2i64 addr:$src2)))]>, TB;
2891
2892     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2893          !strconcat(OpcodeStr, "pd"), f128mem,
2894          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2895                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2896          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2897                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2898   }
2899 }
2900
2901 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2902 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2903 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2904 let isCommutable = 0 in
2905   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2906
2907 //===----------------------------------------------------------------------===//
2908 // SSE 1 & 2 - Arithmetic Instructions
2909 //===----------------------------------------------------------------------===//
2910
2911 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2912 /// vector forms.
2913 ///
2914 /// In addition, we also have a special variant of the scalar form here to
2915 /// represent the associated intrinsic operation.  This form is unlike the
2916 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2917 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2918 ///
2919 /// These three forms can each be reg+reg or reg+mem.
2920 ///
2921
2922 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2923 /// classes below
2924 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2925                                   SDNode OpNode, SizeItins itins> {
2926   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2927                                VR128, v4f32, f128mem, memopv4f32,
2928                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2929   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2930                                VR128, v2f64, f128mem, memopv2f64,
2931                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2932
2933   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2934                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2935                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2936   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2937                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2938                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2939
2940   let Constraints = "$src1 = $dst" in {
2941     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2942                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2943                               itins.s>, TB;
2944     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2945                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2946                               itins.d>, TB, OpSize;
2947   }
2948 }
2949
2950 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2951                                   SizeItins itins> {
2952   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2953                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2954   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2955                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2956
2957   let Constraints = "$src1 = $dst" in {
2958     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2959                               OpNode, FR32, f32mem, itins.s>, XS;
2960     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2961                               OpNode, FR64, f64mem, itins.d>, XD;
2962   }
2963 }
2964
2965 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2966                                       SizeItins itins> {
2967   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2968                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2969                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2970   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2971                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2972                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2973
2974   let Constraints = "$src1 = $dst" in {
2975     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2976                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2977                    itins.s>, XS;
2978     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2979                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2980                    itins.d>, XD;
2981   }
2982 }
2983
2984 // Binary Arithmetic instructions
2985 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2986            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2987            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2988 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2989            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2990            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2991 let isCommutable = 0 in {
2992   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2993              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2994              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2995   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2996              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2997              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2998   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2999              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3000              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3001   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3002              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3003              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3004 }
3005
3006 let isCodeGenOnly = 1 in {
3007   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3008              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3009   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3010              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3011 }
3012
3013 /// Unop Arithmetic
3014 /// In addition, we also have a special variant of the scalar form here to
3015 /// represent the associated intrinsic operation.  This form is unlike the
3016 /// plain scalar form, in that it takes an entire vector (instead of a
3017 /// scalar) and leaves the top elements undefined.
3018 ///
3019 /// And, we have a special variant form for a full-vector intrinsic form.
3020
3021 let Sched = WriteFSqrt in {
3022 def SSE_SQRTPS : OpndItins<
3023   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3024 >;
3025
3026 def SSE_SQRTSS : OpndItins<
3027   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3028 >;
3029
3030 def SSE_SQRTPD : OpndItins<
3031   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3032 >;
3033
3034 def SSE_SQRTSD : OpndItins<
3035   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3036 >;
3037 }
3038
3039 let Sched = WriteFRcp in {
3040 def SSE_RCPP : OpndItins<
3041   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3042 >;
3043
3044 def SSE_RCPS : OpndItins<
3045   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3046 >;
3047 }
3048
3049 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3050 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3051                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3052 let Predicates = [HasAVX], hasSideEffects = 0 in {
3053   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3054                       (ins FR32:$src1, FR32:$src2),
3055                       !strconcat("v", OpcodeStr,
3056                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3057                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3058   let mayLoad = 1 in {
3059   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3060                       (ins FR32:$src1,f32mem:$src2),
3061                       !strconcat("v", OpcodeStr,
3062                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3063                       []>, VEX_4V, VEX_LIG,
3064                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3065   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3066                       (ins VR128:$src1, ssmem:$src2),
3067                       !strconcat("v", OpcodeStr,
3068                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3069                       []>, VEX_4V, VEX_LIG,
3070                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3071   }
3072 }
3073
3074   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3075                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3076                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3077   // For scalar unary operations, fold a load into the operation
3078   // only in OptForSize mode. It eliminates an instruction, but it also
3079   // eliminates a whole-register clobber (the load), so it introduces a
3080   // partial register update condition.
3081   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3082                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3083                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3084             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3085   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3086                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3087                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3088                 Sched<[itins.Sched]>;
3089   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3090                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3091                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3092                 Sched<[itins.Sched.Folded]>;
3093 }
3094
3095 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3096 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3097                            OpndItins itins> {
3098 let Predicates = [HasAVX], hasSideEffects = 0 in {
3099   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3100                        (ins FR32:$src1, FR32:$src2),
3101                        !strconcat("v", OpcodeStr,
3102                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3103                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3104   let mayLoad = 1 in {
3105   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3106                       (ins FR32:$src1,f32mem:$src2),
3107                       !strconcat("v", OpcodeStr,
3108                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3109                       []>, VEX_4V, VEX_LIG,
3110                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3111   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3112                       (ins VR128:$src1, ssmem:$src2),
3113                       !strconcat("v", OpcodeStr,
3114                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3115                       []>, VEX_4V, VEX_LIG,
3116                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3117   }
3118 }
3119
3120   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3121                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3122                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3123   // For scalar unary operations, fold a load into the operation
3124   // only in OptForSize mode. It eliminates an instruction, but it also
3125   // eliminates a whole-register clobber (the load), so it introduces a
3126   // partial register update condition.
3127   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3128                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3129                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3130             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3131   let Constraints = "$src1 = $dst" in {
3132     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3133                       (ins VR128:$src1, VR128:$src2),
3134                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3135                       [], itins.rr>, Sched<[itins.Sched]>;
3136     let mayLoad = 1, hasSideEffects = 0 in
3137     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3138                       (ins VR128:$src1, ssmem:$src2),
3139                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3140                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3141   }
3142 }
3143
3144 /// sse1_fp_unop_p - SSE1 unops in packed form.
3145 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3146                           OpndItins itins> {
3147 let Predicates = [HasAVX] in {
3148   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3149                        !strconcat("v", OpcodeStr,
3150                                   "ps\t{$src, $dst|$dst, $src}"),
3151                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3152                        itins.rr>, VEX, Sched<[itins.Sched]>;
3153   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3154                        !strconcat("v", OpcodeStr,
3155                                   "ps\t{$src, $dst|$dst, $src}"),
3156                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3157                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3158   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3159                         !strconcat("v", OpcodeStr,
3160                                    "ps\t{$src, $dst|$dst, $src}"),
3161                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3162                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3163   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3164                         !strconcat("v", OpcodeStr,
3165                                    "ps\t{$src, $dst|$dst, $src}"),
3166                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3167                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3168 }
3169
3170   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3171                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3172                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3173             Sched<[itins.Sched]>;
3174   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3175                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3176                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3177             Sched<[itins.Sched.Folded]>;
3178 }
3179
3180 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3181 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3182                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3183                               OpndItins itins> {
3184 let Predicates = [HasAVX] in {
3185   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3186                            !strconcat("v", OpcodeStr,
3187                                       "ps\t{$src, $dst|$dst, $src}"),
3188                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3189                            itins.rr>, VEX, Sched<[itins.Sched]>;
3190   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3191                           !strconcat("v", OpcodeStr,
3192                           "ps\t{$src, $dst|$dst, $src}"),
3193                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3194                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3195   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3196                             !strconcat("v", OpcodeStr,
3197                                        "ps\t{$src, $dst|$dst, $src}"),
3198                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3199                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3200   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3201                           (ins f256mem:$src),
3202                           !strconcat("v", OpcodeStr,
3203                                     "ps\t{$src, $dst|$dst, $src}"),
3204                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3205                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3206 }
3207
3208   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3209                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3210                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3211                     itins.rr>, Sched<[itins.Sched]>;
3212   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3213                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3214                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3215                     itins.rm>, Sched<[itins.Sched.Folded]>;
3216 }
3217
3218 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3219 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3220                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3221 let Predicates = [HasAVX], hasSideEffects = 0 in {
3222   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3223                       (ins FR64:$src1, FR64:$src2),
3224                       !strconcat("v", OpcodeStr,
3225                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3226                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3227   let mayLoad = 1 in {
3228   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3229                       (ins FR64:$src1,f64mem:$src2),
3230                       !strconcat("v", OpcodeStr,
3231                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3232                       []>, VEX_4V, VEX_LIG,
3233                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3234   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3235                       (ins VR128:$src1, sdmem:$src2),
3236                       !strconcat("v", OpcodeStr,
3237                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3238                       []>, VEX_4V, VEX_LIG,
3239                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3240   }
3241 }
3242
3243   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3244                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3245                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3246             Sched<[itins.Sched]>;
3247   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3248   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3249                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3250                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3251             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3252   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3253                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3254                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3255                 Sched<[itins.Sched]>;
3256   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3257                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3258                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3259                 Sched<[itins.Sched.Folded]>;
3260 }
3261
3262 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3263 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3264                           SDNode OpNode, OpndItins itins> {
3265 let Predicates = [HasAVX] in {
3266   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3267                        !strconcat("v", OpcodeStr,
3268                                   "pd\t{$src, $dst|$dst, $src}"),
3269                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3270                        itins.rr>, VEX, Sched<[itins.Sched]>;
3271   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3272                        !strconcat("v", OpcodeStr,
3273                                   "pd\t{$src, $dst|$dst, $src}"),
3274                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3275                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3276   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3277                         !strconcat("v", OpcodeStr,
3278                                    "pd\t{$src, $dst|$dst, $src}"),
3279                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3280                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3281   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3282                         !strconcat("v", OpcodeStr,
3283                                    "pd\t{$src, $dst|$dst, $src}"),
3284                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3285                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3286 }
3287
3288   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3289               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3290               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3291             Sched<[itins.Sched]>;
3292   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3293                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3294                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3295             Sched<[itins.Sched.Folded]>;
3296 }
3297
3298 // Square root.
3299 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3300                             SSE_SQRTSS>,
3301              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3302              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3303                             SSE_SQRTSD>,
3304              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3305
3306 // Reciprocal approximations. Note that these typically require refinement
3307 // in order to obtain suitable precision.
3308 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3309              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3310              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3311                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3312 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3313              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3314              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3315                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3316
3317 def : Pat<(f32 (fsqrt FR32:$src)),
3318           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3319 def : Pat<(f32 (fsqrt (load addr:$src))),
3320           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3321           Requires<[HasAVX, OptForSize]>;
3322 def : Pat<(f64 (fsqrt FR64:$src)),
3323           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3324 def : Pat<(f64 (fsqrt (load addr:$src))),
3325           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3326           Requires<[HasAVX, OptForSize]>;
3327
3328 def : Pat<(f32 (X86frsqrt FR32:$src)),
3329           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3330 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3331           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3332           Requires<[HasAVX, OptForSize]>;
3333
3334 def : Pat<(f32 (X86frcp FR32:$src)),
3335           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3336 def : Pat<(f32 (X86frcp (load addr:$src))),
3337           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3338           Requires<[HasAVX, OptForSize]>;
3339
3340 let Predicates = [HasAVX] in {
3341   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3342             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3343                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3344                               VR128)>;
3345   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3346             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3347
3348   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3349             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3350                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3351                               VR128)>;
3352   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3353             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3354
3355   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3356             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3357                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3358                               VR128)>;
3359   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3360             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3361
3362   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3363             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3364                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3365                               VR128)>;
3366   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3367             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3368 }
3369
3370 // Reciprocal approximations. Note that these typically require refinement
3371 // in order to obtain suitable precision.
3372 let Predicates = [UseSSE1] in {
3373   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3374             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3375   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3376             (RCPSSr_Int VR128:$src, VR128:$src)>;
3377 }
3378
3379 // There is no f64 version of the reciprocal approximation instructions.
3380
3381 //===----------------------------------------------------------------------===//
3382 // SSE 1 & 2 - Non-temporal stores
3383 //===----------------------------------------------------------------------===//
3384
3385 let AddedComplexity = 400 in { // Prefer non-temporal versions
3386 let SchedRW = [WriteStore] in {
3387 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3388                      (ins f128mem:$dst, VR128:$src),
3389                      "movntps\t{$src, $dst|$dst, $src}",
3390                      [(alignednontemporalstore (v4f32 VR128:$src),
3391                                                addr:$dst)],
3392                                                IIC_SSE_MOVNT>, VEX;
3393 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3394                      (ins f128mem:$dst, VR128:$src),
3395                      "movntpd\t{$src, $dst|$dst, $src}",
3396                      [(alignednontemporalstore (v2f64 VR128:$src),
3397                                                addr:$dst)],
3398                                                IIC_SSE_MOVNT>, VEX;
3399
3400 let ExeDomain = SSEPackedInt in
3401 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3402                          (ins f128mem:$dst, VR128:$src),
3403                          "movntdq\t{$src, $dst|$dst, $src}",
3404                          [(alignednontemporalstore (v2i64 VR128:$src),
3405                                                    addr:$dst)],
3406                                                    IIC_SSE_MOVNT>, VEX;
3407
3408 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3409                      (ins f256mem:$dst, VR256:$src),
3410                      "movntps\t{$src, $dst|$dst, $src}",
3411                      [(alignednontemporalstore (v8f32 VR256:$src),
3412                                                addr:$dst)],
3413                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3414 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3415                      (ins f256mem:$dst, VR256:$src),
3416                      "movntpd\t{$src, $dst|$dst, $src}",
3417                      [(alignednontemporalstore (v4f64 VR256:$src),
3418                                                addr:$dst)],
3419                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3420 let ExeDomain = SSEPackedInt in
3421 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3422                     (ins f256mem:$dst, VR256:$src),
3423                     "movntdq\t{$src, $dst|$dst, $src}",
3424                     [(alignednontemporalstore (v4i64 VR256:$src),
3425                                               addr:$dst)],
3426                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3427
3428 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3429                     "movntps\t{$src, $dst|$dst, $src}",
3430                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3431                     IIC_SSE_MOVNT>;
3432 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3433                     "movntpd\t{$src, $dst|$dst, $src}",
3434                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3435                     IIC_SSE_MOVNT>;
3436
3437 let ExeDomain = SSEPackedInt in
3438 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3439                     "movntdq\t{$src, $dst|$dst, $src}",
3440                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3441                     IIC_SSE_MOVNT>;
3442
3443 // There is no AVX form for instructions below this point
3444 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3445                  "movnti{l}\t{$src, $dst|$dst, $src}",
3446                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3447                  IIC_SSE_MOVNT>,
3448                TB, Requires<[HasSSE2]>;
3449 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3450                      "movnti{q}\t{$src, $dst|$dst, $src}",
3451                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3452                      IIC_SSE_MOVNT>,
3453                   TB, Requires<[HasSSE2]>;
3454 } // SchedRW = [WriteStore]
3455
3456 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3457           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3458
3459 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3460           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3461 } // AddedComplexity
3462
3463 //===----------------------------------------------------------------------===//
3464 // SSE 1 & 2 - Prefetch and memory fence
3465 //===----------------------------------------------------------------------===//
3466
3467 // Prefetch intrinsic.
3468 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3469 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3470     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3471     IIC_SSE_PREFETCH>, TB;
3472 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3473     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3474     IIC_SSE_PREFETCH>, TB;
3475 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3476     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3477     IIC_SSE_PREFETCH>, TB;
3478 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3479     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3480     IIC_SSE_PREFETCH>, TB;
3481 }
3482
3483 // FIXME: How should these memory instructions be modeled?
3484 let SchedRW = [WriteLoad] in {
3485 // Flush cache
3486 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3487                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3488                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3489
3490 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3491 // was introduced with SSE2, it's backward compatible.
3492 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3493
3494 // Load, store, and memory fence
3495 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3496                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3497                TB, Requires<[HasSSE1]>;
3498 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3499                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3500                TB, Requires<[HasSSE2]>;
3501 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3502                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3503                TB, Requires<[HasSSE2]>;
3504 } // SchedRW
3505
3506 def : Pat<(X86SFence), (SFENCE)>;
3507 def : Pat<(X86LFence), (LFENCE)>;
3508 def : Pat<(X86MFence), (MFENCE)>;
3509
3510 //===----------------------------------------------------------------------===//
3511 // SSE 1 & 2 - Load/Store XCSR register
3512 //===----------------------------------------------------------------------===//
3513
3514 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3515                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3516                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3517 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3518                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3519                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3520
3521 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3522                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3523                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3524 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3525                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3526                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3527
3528 //===---------------------------------------------------------------------===//
3529 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3530 //===---------------------------------------------------------------------===//
3531
3532 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3533
3534 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3535 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3536                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3537                     VEX;
3538 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3539                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3540                     VEX, VEX_L;
3541 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3542                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3543                     VEX;
3544 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3545                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3546                     VEX, VEX_L;
3547 }
3548
3549 // For Disassembler
3550 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
3551 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3552                         "movdqa\t{$src, $dst|$dst, $src}", [],
3553                         IIC_SSE_MOVA_P_RR>,
3554                         VEX;
3555 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3556                         "movdqa\t{$src, $dst|$dst, $src}", [],
3557                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3558 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3559                         "movdqu\t{$src, $dst|$dst, $src}", [],
3560                         IIC_SSE_MOVU_P_RR>,
3561                         VEX;
3562 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3563                         "movdqu\t{$src, $dst|$dst, $src}", [],
3564                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3565 }
3566
3567 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3568     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3569 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3570                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3571                    VEX;
3572 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3573                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3574                    VEX, VEX_L;
3575 let Predicates = [HasAVX] in {
3576   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3577                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3578                     XS, VEX;
3579   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3580                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3581                     XS, VEX, VEX_L;
3582 }
3583 }
3584
3585 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3586 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3587                      (ins i128mem:$dst, VR128:$src),
3588                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3589                      VEX;
3590 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3591                      (ins i256mem:$dst, VR256:$src),
3592                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3593                      VEX, VEX_L;
3594 let Predicates = [HasAVX] in {
3595 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3596                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3597                   XS, VEX;
3598 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3599                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3600                   XS, VEX, VEX_L;
3601 }
3602 }
3603
3604 let SchedRW = [WriteMove] in {
3605 let neverHasSideEffects = 1 in
3606 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3607                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3608
3609 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3610                    "movdqu\t{$src, $dst|$dst, $src}",
3611                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3612
3613 // For Disassembler
3614 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3615 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3616                        "movdqa\t{$src, $dst|$dst, $src}", [],
3617                        IIC_SSE_MOVA_P_RR>;
3618
3619 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3620                        "movdqu\t{$src, $dst|$dst, $src}",
3621                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3622 }
3623 } // SchedRW
3624
3625 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3626     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3627 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3628                    "movdqa\t{$src, $dst|$dst, $src}",
3629                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3630                    IIC_SSE_MOVA_P_RM>;
3631 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3632                    "movdqu\t{$src, $dst|$dst, $src}",
3633                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3634                    IIC_SSE_MOVU_P_RM>,
3635                  XS, Requires<[UseSSE2]>;
3636 }
3637
3638 let mayStore = 1, SchedRW = [WriteStore] in {
3639 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3640                    "movdqa\t{$src, $dst|$dst, $src}",
3641                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3642                    IIC_SSE_MOVA_P_MR>;
3643 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3644                    "movdqu\t{$src, $dst|$dst, $src}",
3645                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3646                    IIC_SSE_MOVU_P_MR>,
3647                  XS, Requires<[UseSSE2]>;
3648 }
3649
3650 } // ExeDomain = SSEPackedInt
3651
3652 let Predicates = [HasAVX] in {
3653   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3654             (VMOVDQUmr addr:$dst, VR128:$src)>;
3655   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3656             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3657 }
3658 let Predicates = [UseSSE2] in
3659 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3660           (MOVDQUmr addr:$dst, VR128:$src)>;
3661
3662 //===---------------------------------------------------------------------===//
3663 // SSE2 - Packed Integer Arithmetic Instructions
3664 //===---------------------------------------------------------------------===//
3665
3666 let Sched = WriteVecIMul in
3667 def SSE_PMADD : OpndItins<
3668   IIC_SSE_PMADD, IIC_SSE_PMADD
3669 >;
3670
3671 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3672
3673 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3674                             RegisterClass RC, PatFrag memop_frag,
3675                             X86MemOperand x86memop,
3676                             OpndItins itins,
3677                             bit IsCommutable = 0,
3678                             bit Is2Addr = 1> {
3679   let isCommutable = IsCommutable in
3680   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3681        (ins RC:$src1, RC:$src2),
3682        !if(Is2Addr,
3683            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3684            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3685        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3686       Sched<[itins.Sched]>;
3687   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3688        (ins RC:$src1, x86memop:$src2),
3689        !if(Is2Addr,
3690            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3691            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3692        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3693        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3694 }
3695
3696 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3697                              Intrinsic IntId256, OpndItins itins,
3698                              bit IsCommutable = 0> {
3699 let Predicates = [HasAVX] in
3700   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3701                                  VR128, memopv2i64, i128mem, itins,
3702                                  IsCommutable, 0>, VEX_4V;
3703
3704 let Constraints = "$src1 = $dst" in
3705   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3706                                i128mem, itins, IsCommutable, 1>;
3707
3708 let Predicates = [HasAVX2] in
3709   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3710                                    VR256, memopv4i64, i256mem, itins,
3711                                    IsCommutable, 0>, VEX_4V, VEX_L;
3712 }
3713
3714 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3715                          string OpcodeStr, SDNode OpNode,
3716                          SDNode OpNode2, RegisterClass RC,
3717                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3718                          ShiftOpndItins itins,
3719                          bit Is2Addr = 1> {
3720   // src2 is always 128-bit
3721   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3722        (ins RC:$src1, VR128:$src2),
3723        !if(Is2Addr,
3724            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3725            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3726        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3727         itins.rr>, Sched<[WriteVecShift]>;
3728   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3729        (ins RC:$src1, i128mem:$src2),
3730        !if(Is2Addr,
3731            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3732            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3733        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3734                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3735       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3736   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3737        (ins RC:$src1, i32i8imm:$src2),
3738        !if(Is2Addr,
3739            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3740            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3741        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>,
3742        Sched<[WriteVecShift]>;
3743 }
3744
3745 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3746 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3747                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3748                          PatFrag memop_frag, X86MemOperand x86memop,
3749                          OpndItins itins,
3750                          bit IsCommutable = 0, bit Is2Addr = 1> {
3751   let isCommutable = IsCommutable in
3752   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3753        (ins RC:$src1, RC:$src2),
3754        !if(Is2Addr,
3755            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3756            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3757        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3758        Sched<[itins.Sched]>;
3759   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3760        (ins RC:$src1, x86memop:$src2),
3761        !if(Is2Addr,
3762            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3763            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3764        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3765                                      (bitconvert (memop_frag addr:$src2)))))]>,
3766        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3767 }
3768 } // ExeDomain = SSEPackedInt
3769
3770 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3771                              SSE_INTALU_ITINS_P, 1>;
3772 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3773                              SSE_INTALU_ITINS_P, 1>;
3774 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3775                              SSE_INTALU_ITINS_P, 1>;
3776 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3777                              SSE_INTALUQ_ITINS_P, 1>;
3778 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3779                              SSE_INTMUL_ITINS_P, 1>;
3780 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3781                              SSE_INTALU_ITINS_P, 0>;
3782 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3783                              SSE_INTALU_ITINS_P, 0>;
3784 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3785                              SSE_INTALU_ITINS_P, 0>;
3786 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3787                              SSE_INTALUQ_ITINS_P, 0>;
3788 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3789                              SSE_INTALU_ITINS_P, 0>;
3790 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3791                              SSE_INTALU_ITINS_P, 0>;
3792 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3793                              SSE_INTALU_ITINS_P, 1>;
3794 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3795                              SSE_INTALU_ITINS_P, 1>;
3796 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3797                              SSE_INTALU_ITINS_P, 1>;
3798 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3799                              SSE_INTALU_ITINS_P, 1>;
3800
3801 // Intrinsic forms
3802 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3803                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3804 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3805                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3806 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3807                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3808 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3809                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3810 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3811                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3812 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3813                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3814 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3815                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3816 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3817                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3818 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3819                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3820 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3821                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3822 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3823                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3824 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3825                                  int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3826
3827 let Predicates = [HasAVX] in
3828 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3829                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3830                               VEX_4V;
3831 let Predicates = [HasAVX2] in
3832 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3833                                VR256, memopv4i64, i256mem,
3834                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3835 let Constraints = "$src1 = $dst" in
3836 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3837                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3838
3839 //===---------------------------------------------------------------------===//
3840 // SSE2 - Packed Integer Logical Instructions
3841 //===---------------------------------------------------------------------===//
3842
3843 let Predicates = [HasAVX] in {
3844 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3845                             VR128, v8i16, v8i16, bc_v8i16,
3846                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3847 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3848                             VR128, v4i32, v4i32, bc_v4i32,
3849                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3850 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3851                             VR128, v2i64, v2i64, bc_v2i64,
3852                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3853
3854 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3855                             VR128, v8i16, v8i16, bc_v8i16,
3856                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3857 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3858                             VR128, v4i32, v4i32, bc_v4i32,
3859                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3860 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3861                             VR128, v2i64, v2i64, bc_v2i64,
3862                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3863
3864 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3865                             VR128, v8i16, v8i16, bc_v8i16,
3866                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3867 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3868                             VR128, v4i32, v4i32, bc_v4i32,
3869                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3870
3871 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3872   // 128-bit logical shifts.
3873   def VPSLLDQri : PDIi8<0x73, MRM7r,
3874                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3875                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3876                     [(set VR128:$dst,
3877                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3878                     VEX_4V;
3879   def VPSRLDQri : PDIi8<0x73, MRM3r,
3880                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3881                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3882                     [(set VR128:$dst,
3883                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3884                     VEX_4V;
3885   // PSRADQri doesn't exist in SSE[1-3].
3886 }
3887 } // Predicates = [HasAVX]
3888
3889 let Predicates = [HasAVX2] in {
3890 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3891                              VR256, v16i16, v8i16, bc_v8i16,
3892                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3893 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3894                              VR256, v8i32, v4i32, bc_v4i32,
3895                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3896 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3897                              VR256, v4i64, v2i64, bc_v2i64,
3898                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3899
3900 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3901                              VR256, v16i16, v8i16, bc_v8i16,
3902                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3903 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3904                              VR256, v8i32, v4i32, bc_v4i32,
3905                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3906 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3907                              VR256, v4i64, v2i64, bc_v2i64,
3908                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3909
3910 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3911                              VR256, v16i16, v8i16, bc_v8i16,
3912                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3913 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3914                              VR256, v8i32, v4i32, bc_v4i32,
3915                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3916
3917 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3918   // 256-bit logical shifts.
3919   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3920                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3921                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3922                     [(set VR256:$dst,
3923                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3924                     VEX_4V, VEX_L;
3925   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3926                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3927                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3928                     [(set VR256:$dst,
3929                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3930                     VEX_4V, VEX_L;
3931   // PSRADQYri doesn't exist in SSE[1-3].
3932 }
3933 } // Predicates = [HasAVX2]
3934
3935 let Constraints = "$src1 = $dst" in {
3936 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3937                            VR128, v8i16, v8i16, bc_v8i16,
3938                            SSE_INTSHIFT_ITINS_P>;
3939 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3940                            VR128, v4i32, v4i32, bc_v4i32,
3941                            SSE_INTSHIFT_ITINS_P>;
3942 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3943                            VR128, v2i64, v2i64, bc_v2i64,
3944                            SSE_INTSHIFT_ITINS_P>;
3945
3946 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3947                            VR128, v8i16, v8i16, bc_v8i16,
3948                            SSE_INTSHIFT_ITINS_P>;
3949 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3950                            VR128, v4i32, v4i32, bc_v4i32,
3951                            SSE_INTSHIFT_ITINS_P>;
3952 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3953                            VR128, v2i64, v2i64, bc_v2i64,
3954                            SSE_INTSHIFT_ITINS_P>;
3955
3956 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3957                            VR128, v8i16, v8i16, bc_v8i16,
3958                            SSE_INTSHIFT_ITINS_P>;
3959 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3960                            VR128, v4i32, v4i32, bc_v4i32,
3961                            SSE_INTSHIFT_ITINS_P>;
3962
3963 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3964   // 128-bit logical shifts.
3965   def PSLLDQri : PDIi8<0x73, MRM7r,
3966                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3967                        "pslldq\t{$src2, $dst|$dst, $src2}",
3968                        [(set VR128:$dst,
3969                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3970   def PSRLDQri : PDIi8<0x73, MRM3r,
3971                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3972                        "psrldq\t{$src2, $dst|$dst, $src2}",
3973                        [(set VR128:$dst,
3974                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3975   // PSRADQri doesn't exist in SSE[1-3].
3976 }
3977 } // Constraints = "$src1 = $dst"
3978
3979 let Predicates = [HasAVX] in {
3980   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3981             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3982   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3983             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3984   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3985             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3986
3987   // Shift up / down and insert zero's.
3988   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3989             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3990   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3991             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3992 }
3993
3994 let Predicates = [HasAVX2] in {
3995   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3996             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3997   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3998             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3999 }
4000
4001 let Predicates = [UseSSE2] in {
4002   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4003             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4004   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4005             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4006   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4007             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4008
4009   // Shift up / down and insert zero's.
4010   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4011             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4012   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4013             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4014 }
4015
4016 //===---------------------------------------------------------------------===//
4017 // SSE2 - Packed Integer Comparison Instructions
4018 //===---------------------------------------------------------------------===//
4019
4020 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4021                              SSE_INTALU_ITINS_P, 1>;
4022 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4023                              SSE_INTALU_ITINS_P, 1>;
4024 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4025                              SSE_INTALU_ITINS_P, 1>;
4026 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4027                              SSE_INTALU_ITINS_P, 0>;
4028 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4029                              SSE_INTALU_ITINS_P, 0>;
4030 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4031                              SSE_INTALU_ITINS_P, 0>;
4032
4033 //===---------------------------------------------------------------------===//
4034 // SSE2 - Packed Integer Pack Instructions
4035 //===---------------------------------------------------------------------===//
4036
4037 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4038                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4039 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4040                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4041 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4042                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4043
4044 //===---------------------------------------------------------------------===//
4045 // SSE2 - Packed Integer Shuffle Instructions
4046 //===---------------------------------------------------------------------===//
4047
4048 let ExeDomain = SSEPackedInt in {
4049 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4050                          SDNode OpNode> {
4051 let Predicates = [HasAVX] in {
4052   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4053                       (ins VR128:$src1, i8imm:$src2),
4054                       !strconcat("v", OpcodeStr,
4055                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4056                       [(set VR128:$dst,
4057                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4058                       IIC_SSE_PSHUF>, VEX, Sched<[WriteShuffle]>;
4059   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4060                       (ins i128mem:$src1, i8imm:$src2),
4061                       !strconcat("v", OpcodeStr,
4062                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4063                      [(set VR128:$dst,
4064                        (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4065                         (i8 imm:$src2))))], IIC_SSE_PSHUF>, VEX,
4066                   Sched<[WriteShuffleLd]>;
4067 }
4068
4069 let Predicates = [HasAVX2] in {
4070   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4071                        (ins VR256:$src1, i8imm:$src2),
4072                        !strconcat("v", OpcodeStr,
4073                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4074                        [(set VR256:$dst,
4075                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4076                        IIC_SSE_PSHUF>, VEX, VEX_L, Sched<[WriteShuffle]>;
4077   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4078                        (ins i256mem:$src1, i8imm:$src2),
4079                        !strconcat("v", OpcodeStr,
4080                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4081                       [(set VR256:$dst,
4082                         (vt256 (OpNode (bitconvert (memopv4i64 addr:$src1)),
4083                          (i8 imm:$src2))))], IIC_SSE_PSHUF>, VEX, VEX_L,
4084                    Sched<[WriteShuffleLd]>;
4085 }
4086
4087 let Predicates = [UseSSE2] in {
4088   def ri : Ii8<0x70, MRMSrcReg,
4089                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4090                !strconcat(OpcodeStr,
4091                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4092                 [(set VR128:$dst,
4093                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4094                 IIC_SSE_PSHUF>, Sched<[WriteShuffle]>;
4095   def mi : Ii8<0x70, MRMSrcMem,
4096                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4097                !strconcat(OpcodeStr,
4098                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4099                 [(set VR128:$dst,
4100                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4101                           (i8 imm:$src2))))], IIC_SSE_PSHUF>,
4102            Sched<[WriteShuffleLd]>;
4103 }
4104 }
4105 } // ExeDomain = SSEPackedInt
4106
4107 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4108 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4109 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4110
4111 let Predicates = [HasAVX] in {
4112   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4113             (VPSHUFDmi addr:$src1, imm:$imm)>;
4114   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4115             (VPSHUFDri VR128:$src1, imm:$imm)>;
4116 }
4117
4118 let Predicates = [UseSSE2] in {
4119   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4120             (PSHUFDmi addr:$src1, imm:$imm)>;
4121   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4122             (PSHUFDri VR128:$src1, imm:$imm)>;
4123 }
4124
4125 //===---------------------------------------------------------------------===//
4126 // SSE2 - Packed Integer Unpack Instructions
4127 //===---------------------------------------------------------------------===//
4128
4129 let ExeDomain = SSEPackedInt in {
4130 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4131                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4132   def rr : PDI<opc, MRMSrcReg,
4133       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4134       !if(Is2Addr,
4135           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4136           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4137       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4138       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4139   def rm : PDI<opc, MRMSrcMem,
4140       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4141       !if(Is2Addr,
4142           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4143           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4144       [(set VR128:$dst, (OpNode VR128:$src1,
4145                                   (bc_frag (memopv2i64
4146                                                addr:$src2))))],
4147                                                IIC_SSE_UNPCK>,
4148       Sched<[WriteShuffleLd, ReadAfterLd]>;
4149 }
4150
4151 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4152                          SDNode OpNode, PatFrag bc_frag> {
4153   def Yrr : PDI<opc, MRMSrcReg,
4154       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4155       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4156       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4157       Sched<[WriteShuffle]>;
4158   def Yrm : PDI<opc, MRMSrcMem,
4159       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4160       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4161       [(set VR256:$dst, (OpNode VR256:$src1,
4162                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4163       Sched<[WriteShuffleLd, ReadAfterLd]>;
4164 }
4165
4166 let Predicates = [HasAVX] in {
4167   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4168                                  bc_v16i8, 0>, VEX_4V;
4169   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4170                                  bc_v8i16, 0>, VEX_4V;
4171   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4172                                  bc_v4i32, 0>, VEX_4V;
4173   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4174                                  bc_v2i64, 0>, VEX_4V;
4175
4176   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4177                                  bc_v16i8, 0>, VEX_4V;
4178   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4179                                  bc_v8i16, 0>, VEX_4V;
4180   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4181                                  bc_v4i32, 0>, VEX_4V;
4182   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4183                                  bc_v2i64, 0>, VEX_4V;
4184 }
4185
4186 let Predicates = [HasAVX2] in {
4187   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4188                                    bc_v32i8>, VEX_4V, VEX_L;
4189   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4190                                    bc_v16i16>, VEX_4V, VEX_L;
4191   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4192                                    bc_v8i32>, VEX_4V, VEX_L;
4193   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4194                                    bc_v4i64>, VEX_4V, VEX_L;
4195
4196   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4197                                    bc_v32i8>, VEX_4V, VEX_L;
4198   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4199                                    bc_v16i16>, VEX_4V, VEX_L;
4200   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4201                                    bc_v8i32>, VEX_4V, VEX_L;
4202   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4203                                    bc_v4i64>, VEX_4V, VEX_L;
4204 }
4205
4206 let Constraints = "$src1 = $dst" in {
4207   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4208                                 bc_v16i8>;
4209   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4210                                 bc_v8i16>;
4211   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4212                                 bc_v4i32>;
4213   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4214                                 bc_v2i64>;
4215
4216   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4217                                 bc_v16i8>;
4218   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4219                                 bc_v8i16>;
4220   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4221                                 bc_v4i32>;
4222   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4223                                 bc_v2i64>;
4224 }
4225 } // ExeDomain = SSEPackedInt
4226
4227 //===---------------------------------------------------------------------===//
4228 // SSE2 - Packed Integer Extract and Insert
4229 //===---------------------------------------------------------------------===//
4230
4231 let ExeDomain = SSEPackedInt in {
4232 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4233   def rri : Ii8<0xC4, MRMSrcReg,
4234        (outs VR128:$dst), (ins VR128:$src1,
4235         GR32:$src2, i32i8imm:$src3),
4236        !if(Is2Addr,
4237            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4238            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4239        [(set VR128:$dst,
4240          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>,
4241        Sched<[WriteShuffle]>;
4242   def rmi : Ii8<0xC4, MRMSrcMem,
4243                        (outs VR128:$dst), (ins VR128:$src1,
4244                         i16mem:$src2, i32i8imm:$src3),
4245        !if(Is2Addr,
4246            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4247            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4248        [(set VR128:$dst,
4249          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4250                     imm:$src3))], IIC_SSE_PINSRW>,
4251        Sched<[WriteShuffleLd, ReadAfterLd]>;
4252 }
4253
4254 // Extract
4255 let Predicates = [HasAVX] in
4256 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4257                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4258                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4259                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4260                                                 imm:$src2))]>, TB, OpSize, VEX,
4261                 Sched<[WriteShuffle]>;
4262 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4263                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4264                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4265                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4266                                                 imm:$src2))], IIC_SSE_PEXTRW>,
4267                Sched<[WriteShuffleLd, ReadAfterLd]>;
4268
4269 // Insert
4270 let Predicates = [HasAVX] in {
4271   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4272   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4273        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4274        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4275        []>, TB, OpSize, VEX_4V, Sched<[WriteShuffle]>;
4276 }
4277
4278 let Constraints = "$src1 = $dst" in
4279   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4280
4281 } // ExeDomain = SSEPackedInt
4282
4283 //===---------------------------------------------------------------------===//
4284 // SSE2 - Packed Mask Creation
4285 //===---------------------------------------------------------------------===//
4286
4287 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4288
4289 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4290            "pmovmskb\t{$src, $dst|$dst, $src}",
4291            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4292            IIC_SSE_MOVMSK>, VEX;
4293 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4294            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4295
4296 let Predicates = [HasAVX2] in {
4297 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4298            "pmovmskb\t{$src, $dst|$dst, $src}",
4299            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4300 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4301            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4302 }
4303
4304 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4305            "pmovmskb\t{$src, $dst|$dst, $src}",
4306            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4307            IIC_SSE_MOVMSK>;
4308
4309 } // ExeDomain = SSEPackedInt
4310
4311 //===---------------------------------------------------------------------===//
4312 // SSE2 - Conditional Store
4313 //===---------------------------------------------------------------------===//
4314
4315 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4316
4317 let Uses = [EDI] in
4318 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4319            (ins VR128:$src, VR128:$mask),
4320            "maskmovdqu\t{$mask, $src|$src, $mask}",
4321            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4322            IIC_SSE_MASKMOV>, VEX;
4323 let Uses = [RDI] in
4324 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4325            (ins VR128:$src, VR128:$mask),
4326            "maskmovdqu\t{$mask, $src|$src, $mask}",
4327            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4328            IIC_SSE_MASKMOV>, VEX;
4329
4330 let Uses = [EDI] in
4331 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4332            "maskmovdqu\t{$mask, $src|$src, $mask}",
4333            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4334            IIC_SSE_MASKMOV>;
4335 let Uses = [RDI] in
4336 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4337            "maskmovdqu\t{$mask, $src|$src, $mask}",
4338            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4339            IIC_SSE_MASKMOV>;
4340
4341 } // ExeDomain = SSEPackedInt
4342
4343 //===---------------------------------------------------------------------===//
4344 // SSE2 - Move Doubleword
4345 //===---------------------------------------------------------------------===//
4346
4347 //===---------------------------------------------------------------------===//
4348 // Move Int Doubleword to Packed Double Int
4349 //
4350 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4351                       "movd\t{$src, $dst|$dst, $src}",
4352                       [(set VR128:$dst,
4353                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4354                         VEX, Sched<[WriteMove]>;
4355 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4356                       "movd\t{$src, $dst|$dst, $src}",
4357                       [(set VR128:$dst,
4358                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4359                         IIC_SSE_MOVDQ>,
4360                       VEX, Sched<[WriteLoad]>;
4361 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4362                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4363                         [(set VR128:$dst,
4364                           (v2i64 (scalar_to_vector GR64:$src)))],
4365                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4366 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4367                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4368                        [(set FR64:$dst, (bitconvert GR64:$src))],
4369                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4370
4371 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4372                       "movd\t{$src, $dst|$dst, $src}",
4373                       [(set VR128:$dst,
4374                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4375                   Sched<[WriteMove]>;
4376 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4377                       "movd\t{$src, $dst|$dst, $src}",
4378                       [(set VR128:$dst,
4379                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4380                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4381 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4382                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4383                         [(set VR128:$dst,
4384                           (v2i64 (scalar_to_vector GR64:$src)))],
4385                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4386 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4387                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4388                        [(set FR64:$dst, (bitconvert GR64:$src))],
4389                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4390
4391 //===---------------------------------------------------------------------===//
4392 // Move Int Doubleword to Single Scalar
4393 //
4394 def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4395                       "movd\t{$src, $dst|$dst, $src}",
4396                       [(set FR32:$dst, (bitconvert GR32:$src))],
4397                       IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4398
4399 def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4400                       "movd\t{$src, $dst|$dst, $src}",
4401                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4402                       IIC_SSE_MOVDQ>,
4403                       VEX, Sched<[WriteLoad]>;
4404 def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4405                       "movd\t{$src, $dst|$dst, $src}",
4406                       [(set FR32:$dst, (bitconvert GR32:$src))],
4407                       IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4408
4409 def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4410                       "movd\t{$src, $dst|$dst, $src}",
4411                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4412                       IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4413
4414 //===---------------------------------------------------------------------===//
4415 // Move Packed Doubleword Int to Packed Double Int
4416 //
4417 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4418                        "movd\t{$src, $dst|$dst, $src}",
4419                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4420                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4421                     Sched<[WriteMove]>;
4422 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4423                        (ins i32mem:$dst, VR128:$src),
4424                        "movd\t{$src, $dst|$dst, $src}",
4425                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4426                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4427                                      VEX, Sched<[WriteLoad]>;
4428 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4429                        "movd\t{$src, $dst|$dst, $src}",
4430                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4431                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4432                    Sched<[WriteMove]>;
4433 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4434                        "movd\t{$src, $dst|$dst, $src}",
4435                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4436                                      (iPTR 0))), addr:$dst)],
4437                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4438
4439 //===---------------------------------------------------------------------===//
4440 // Move Packed Doubleword Int first element to Doubleword Int
4441 //
4442 let SchedRW = [WriteMove] in {
4443 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4444                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4445                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4446                                                            (iPTR 0)))],
4447                                                            IIC_SSE_MOVD_ToGP>,
4448                       VEX;
4449
4450 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4451                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4452                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4453                                                          (iPTR 0)))],
4454                                                          IIC_SSE_MOVD_ToGP>;
4455 } //SchedRW
4456
4457 //===---------------------------------------------------------------------===//
4458 // Bitcast FR64 <-> GR64
4459 //
4460 let Predicates = [UseAVX] in
4461 def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4462                         "vmovq\t{$src, $dst|$dst, $src}",
4463                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4464                         VEX, Sched<[WriteLoad]>;
4465 def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4466                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4467                          [(set GR64:$dst, (bitconvert FR64:$src))],
4468                          IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4469 def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4470                          "movq\t{$src, $dst|$dst, $src}",
4471                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4472                          IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4473
4474 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4475                        "movq\t{$src, $dst|$dst, $src}",
4476                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4477                        IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4478 def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4479                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4480                        [(set GR64:$dst, (bitconvert FR64:$src))],
4481                        IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4482 def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4483                        "movq\t{$src, $dst|$dst, $src}",
4484                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4485                        IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4486
4487 //===---------------------------------------------------------------------===//
4488 // Move Scalar Single to Double Int
4489 //
4490 def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4491                       "movd\t{$src, $dst|$dst, $src}",
4492                       [(set GR32:$dst, (bitconvert FR32:$src))],
4493                       IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4494 def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4495                       "movd\t{$src, $dst|$dst, $src}",
4496                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4497                       IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4498 def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4499                       "movd\t{$src, $dst|$dst, $src}",
4500                       [(set GR32:$dst, (bitconvert FR32:$src))],
4501                       IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4502 def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4503                       "movd\t{$src, $dst|$dst, $src}",
4504                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4505                       IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4506
4507 //===---------------------------------------------------------------------===//
4508 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4509 //
4510 let SchedRW = [WriteMove] in {
4511 let AddedComplexity = 15 in {
4512 def VMOVZDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4513                        "movd\t{$src, $dst|$dst, $src}",
4514                        [(set VR128:$dst, (v4i32 (X86vzmovl
4515                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4516                                       IIC_SSE_MOVDQ>, VEX;
4517 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4518                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4519                        [(set VR128:$dst, (v2i64 (X86vzmovl
4520                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4521                                       IIC_SSE_MOVDQ>,
4522                                       VEX, VEX_W;
4523 }
4524 let AddedComplexity = 15 in {
4525 def MOVZDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4526                        "movd\t{$src, $dst|$dst, $src}",
4527                        [(set VR128:$dst, (v4i32 (X86vzmovl
4528                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4529                                       IIC_SSE_MOVDQ>;
4530 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4531                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4532                        [(set VR128:$dst, (v2i64 (X86vzmovl
4533                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4534                                       IIC_SSE_MOVDQ>;
4535 }
4536 } // SchedRW
4537
4538 let AddedComplexity = 20, SchedRW = [WriteLoad] in {
4539 def VMOVZDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4540                        "movd\t{$src, $dst|$dst, $src}",
4541                        [(set VR128:$dst,
4542                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4543                                                    (loadi32 addr:$src))))))],
4544                                                    IIC_SSE_MOVDQ>, VEX;
4545 def MOVZDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4546                        "movd\t{$src, $dst|$dst, $src}",
4547                        [(set VR128:$dst,
4548                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4549                                                    (loadi32 addr:$src))))))],
4550                                                    IIC_SSE_MOVDQ>;
4551 } // AddedComplexity, SchedRW
4552
4553 let Predicates = [UseAVX] in {
4554   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4555   let AddedComplexity = 20 in {
4556     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4557               (VMOVZDI2PDIrm addr:$src)>;
4558     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4559               (VMOVZDI2PDIrm addr:$src)>;
4560   }
4561   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4562   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4563                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4564             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4565   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4566                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4567             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4568 }
4569
4570 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4571   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4572             (MOVZDI2PDIrm addr:$src)>;
4573   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4574             (MOVZDI2PDIrm addr:$src)>;
4575 }
4576
4577 // These are the correct encodings of the instructions so that we know how to
4578 // read correct assembly, even though we continue to emit the wrong ones for
4579 // compatibility with Darwin's buggy assembler.
4580 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4581                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4582 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4583                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4584 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4585                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4586 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4587                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4588 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4589                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4590 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4591                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4592
4593 //===---------------------------------------------------------------------===//
4594 // SSE2 - Move Quadword
4595 //===---------------------------------------------------------------------===//
4596
4597 //===---------------------------------------------------------------------===//
4598 // Move Quadword Int to Packed Quadword Int
4599 //
4600
4601 let SchedRW = [WriteLoad] in {
4602 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4603                     "vmovq\t{$src, $dst|$dst, $src}",
4604                     [(set VR128:$dst,
4605                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4606                     VEX, Requires<[UseAVX]>;
4607 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4608                     "movq\t{$src, $dst|$dst, $src}",
4609                     [(set VR128:$dst,
4610                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4611                       IIC_SSE_MOVDQ>, XS,
4612                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4613 } // SchedRW
4614
4615 //===---------------------------------------------------------------------===//
4616 // Move Packed Quadword Int to Quadword Int
4617 //
4618 let SchedRW = [WriteStore] in {
4619 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4620                       "movq\t{$src, $dst|$dst, $src}",
4621                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4622                                     (iPTR 0))), addr:$dst)],
4623                                     IIC_SSE_MOVDQ>, VEX;
4624 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4625                       "movq\t{$src, $dst|$dst, $src}",
4626                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4627                                     (iPTR 0))), addr:$dst)],
4628                                     IIC_SSE_MOVDQ>;
4629 } // SchedRW
4630
4631 //===---------------------------------------------------------------------===//
4632 // Store / copy lower 64-bits of a XMM register.
4633 //
4634 def VMOVLQ128mr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4635                      "movq\t{$src, $dst|$dst, $src}",
4636                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX,
4637                   Sched<[WriteStore]>;
4638 def MOVLQ128mr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4639                      "movq\t{$src, $dst|$dst, $src}",
4640                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4641                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4642
4643 let AddedComplexity = 20 in
4644 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4645                      "vmovq\t{$src, $dst|$dst, $src}",
4646                      [(set VR128:$dst,
4647                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4648                                                  (loadi64 addr:$src))))))],
4649                                                  IIC_SSE_MOVDQ>,
4650                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4651
4652 let AddedComplexity = 20 in
4653 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4654                      "movq\t{$src, $dst|$dst, $src}",
4655                      [(set VR128:$dst,
4656                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4657                                                  (loadi64 addr:$src))))))],
4658                                                  IIC_SSE_MOVDQ>,
4659                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4660
4661 let Predicates = [UseAVX], AddedComplexity = 20 in {
4662   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4663             (VMOVZQI2PQIrm addr:$src)>;
4664   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4665             (VMOVZQI2PQIrm addr:$src)>;
4666   def : Pat<(v2i64 (X86vzload addr:$src)),
4667             (VMOVZQI2PQIrm addr:$src)>;
4668 }
4669
4670 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4671   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4672             (MOVZQI2PQIrm addr:$src)>;
4673   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4674             (MOVZQI2PQIrm addr:$src)>;
4675   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4676 }
4677
4678 let Predicates = [HasAVX] in {
4679 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4680           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4681 def : Pat<(v4i64 (X86vzload addr:$src)),
4682           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4683 }
4684
4685 //===---------------------------------------------------------------------===//
4686 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4687 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4688 //
4689 let SchedRW = [WriteVecLogic] in {
4690 let AddedComplexity = 15 in
4691 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4692                         "vmovq\t{$src, $dst|$dst, $src}",
4693                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4694                     IIC_SSE_MOVQ_RR>,
4695                       XS, VEX, Requires<[UseAVX]>;
4696 let AddedComplexity = 15 in
4697 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4698                         "movq\t{$src, $dst|$dst, $src}",
4699                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4700                     IIC_SSE_MOVQ_RR>,
4701                       XS, Requires<[UseSSE2]>;
4702 } // SchedRW
4703
4704 let SchedRW = [WriteVecLogicLd] in {
4705 let AddedComplexity = 20 in
4706 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4707                         "vmovq\t{$src, $dst|$dst, $src}",
4708                     [(set VR128:$dst, (v2i64 (X86vzmovl
4709                                              (loadv2i64 addr:$src))))],
4710                                              IIC_SSE_MOVDQ>,
4711                       XS, VEX, Requires<[UseAVX]>;
4712 let AddedComplexity = 20 in {
4713 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4714                         "movq\t{$src, $dst|$dst, $src}",
4715                     [(set VR128:$dst, (v2i64 (X86vzmovl
4716                                              (loadv2i64 addr:$src))))],
4717                                              IIC_SSE_MOVDQ>,
4718                       XS, Requires<[UseSSE2]>;
4719 }
4720 } // SchedRW
4721
4722 let AddedComplexity = 20 in {
4723   let Predicates = [UseAVX] in {
4724     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4725               (VMOVZPQILo2PQIrm addr:$src)>;
4726     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4727               (VMOVZPQILo2PQIrr VR128:$src)>;
4728   }
4729   let Predicates = [UseSSE2] in {
4730     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4731               (MOVZPQILo2PQIrm addr:$src)>;
4732     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4733               (MOVZPQILo2PQIrr VR128:$src)>;
4734   }
4735 }
4736
4737 // Instructions to match in the assembler
4738 let SchedRW = [WriteMove] in {
4739 def VMOVQs64rr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4740                       "movq\t{$src, $dst|$dst, $src}", [],
4741                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4742 def VMOVQd64rr : VS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4743                       "movq\t{$src, $dst|$dst, $src}", [],
4744                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4745 // Recognize "movd" with GR64 destination, but encode as a "movq"
4746 def VMOVQd64rr_alt : VS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4747                           "movq\t{$src, $dst|$dst, $src}", [],
4748                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4749 } // SchedRW
4750
4751 // Instructions for the disassembler
4752 // xr = XMM register
4753 // xm = mem64
4754
4755 let SchedRW = [WriteMove] in {
4756 let Predicates = [UseAVX] in
4757 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4758                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4759 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4760                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4761 } // SchedRW
4762
4763 //===---------------------------------------------------------------------===//
4764 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4765 //===---------------------------------------------------------------------===//
4766 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4767                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4768                               X86MemOperand x86memop> {
4769 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4770                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4771                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4772                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4773 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4774                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4775                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4776                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4777 }
4778
4779 let Predicates = [HasAVX] in {
4780   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4781                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4782   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4783                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4784   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4785                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4786   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4787                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4788 }
4789 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4790                                    memopv4f32, f128mem>;
4791 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4792                                    memopv4f32, f128mem>;
4793
4794 let Predicates = [HasAVX] in {
4795   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4796             (VMOVSHDUPrr VR128:$src)>;
4797   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4798             (VMOVSHDUPrm addr:$src)>;
4799   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4800             (VMOVSLDUPrr VR128:$src)>;
4801   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4802             (VMOVSLDUPrm addr:$src)>;
4803   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4804             (VMOVSHDUPYrr VR256:$src)>;
4805   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4806             (VMOVSHDUPYrm addr:$src)>;
4807   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4808             (VMOVSLDUPYrr VR256:$src)>;
4809   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4810             (VMOVSLDUPYrm addr:$src)>;
4811 }
4812
4813 let Predicates = [UseSSE3] in {
4814   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4815             (MOVSHDUPrr VR128:$src)>;
4816   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4817             (MOVSHDUPrm addr:$src)>;
4818   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4819             (MOVSLDUPrr VR128:$src)>;
4820   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4821             (MOVSLDUPrm addr:$src)>;
4822 }
4823
4824 //===---------------------------------------------------------------------===//
4825 // SSE3 - Replicate Double FP - MOVDDUP
4826 //===---------------------------------------------------------------------===//
4827
4828 multiclass sse3_replicate_dfp<string OpcodeStr> {
4829 let neverHasSideEffects = 1 in
4830 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4831                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4832                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4833 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4834                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4835                     [(set VR128:$dst,
4836                       (v2f64 (X86Movddup
4837                               (scalar_to_vector (loadf64 addr:$src)))))],
4838                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4839 }
4840
4841 // FIXME: Merge with above classe when there're patterns for the ymm version
4842 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4843 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4844                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4845                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
4846                     Sched<[WriteShuffle]>;
4847 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4848                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4849                     [(set VR256:$dst,
4850                       (v4f64 (X86Movddup
4851                               (scalar_to_vector (loadf64 addr:$src)))))]>,
4852                     Sched<[WriteShuffleLd]>;
4853 }
4854
4855 let Predicates = [HasAVX] in {
4856   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4857   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4858 }
4859
4860 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4861
4862 let Predicates = [HasAVX] in {
4863   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4864             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4865   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4866             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4867   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4868             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4869   def : Pat<(X86Movddup (bc_v2f64
4870                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4871             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4872
4873   // 256-bit version
4874   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4875             (VMOVDDUPYrm addr:$src)>;
4876   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4877             (VMOVDDUPYrm addr:$src)>;
4878   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4879             (VMOVDDUPYrm addr:$src)>;
4880   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4881             (VMOVDDUPYrr VR256:$src)>;
4882 }
4883
4884 let Predicates = [UseSSE3] in {
4885   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4886             (MOVDDUPrm addr:$src)>;
4887   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4888             (MOVDDUPrm addr:$src)>;
4889   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4890             (MOVDDUPrm addr:$src)>;
4891   def : Pat<(X86Movddup (bc_v2f64
4892                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4893             (MOVDDUPrm addr:$src)>;
4894 }
4895
4896 //===---------------------------------------------------------------------===//
4897 // SSE3 - Move Unaligned Integer
4898 //===---------------------------------------------------------------------===//
4899
4900 let SchedRW = [WriteLoad] in {
4901 let Predicates = [HasAVX] in {
4902   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4903                    "vlddqu\t{$src, $dst|$dst, $src}",
4904                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4905   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4906                    "vlddqu\t{$src, $dst|$dst, $src}",
4907                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4908                    VEX, VEX_L;
4909 }
4910 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4911                    "lddqu\t{$src, $dst|$dst, $src}",
4912                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4913                    IIC_SSE_LDDQU>;
4914 }
4915
4916 //===---------------------------------------------------------------------===//
4917 // SSE3 - Arithmetic
4918 //===---------------------------------------------------------------------===//
4919
4920 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4921                        X86MemOperand x86memop, OpndItins itins,
4922                        bit Is2Addr = 1> {
4923   def rr : I<0xD0, MRMSrcReg,
4924        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4925        !if(Is2Addr,
4926            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4927            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4928        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
4929        Sched<[itins.Sched]>;
4930   def rm : I<0xD0, MRMSrcMem,
4931        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4932        !if(Is2Addr,
4933            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4934            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4935        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
4936        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4937 }
4938
4939 let Predicates = [HasAVX] in {
4940   let ExeDomain = SSEPackedSingle in {
4941     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4942                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4943     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4944                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4945   }
4946   let ExeDomain = SSEPackedDouble in {
4947     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4948                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4949     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4950                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4951   }
4952 }
4953 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4954   let ExeDomain = SSEPackedSingle in
4955   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4956                               f128mem, SSE_ALU_F32P>, TB, XD;
4957   let ExeDomain = SSEPackedDouble in
4958   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4959                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4960 }
4961
4962 //===---------------------------------------------------------------------===//
4963 // SSE3 Instructions
4964 //===---------------------------------------------------------------------===//
4965
4966 // Horizontal ops
4967 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4968                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4969   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4970        !if(Is2Addr,
4971          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4972          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4973       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4974       Sched<[WriteFAdd]>;
4975
4976   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4977        !if(Is2Addr,
4978          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4979          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4980       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4981         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
4982 }
4983 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4984                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4985   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4986        !if(Is2Addr,
4987          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4988          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4989       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4990       Sched<[WriteFAdd]>;
4991
4992   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4993        !if(Is2Addr,
4994          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4995          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4996       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4997         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
4998 }
4999
5000 let Predicates = [HasAVX] in {
5001   let ExeDomain = SSEPackedSingle in {
5002     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5003                             X86fhadd, 0>, VEX_4V;
5004     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5005                             X86fhsub, 0>, VEX_4V;
5006     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5007                             X86fhadd, 0>, VEX_4V, VEX_L;
5008     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5009                             X86fhsub, 0>, VEX_4V, VEX_L;
5010   }
5011   let ExeDomain = SSEPackedDouble in {
5012     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5013                             X86fhadd, 0>, VEX_4V;
5014     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5015                             X86fhsub, 0>, VEX_4V;
5016     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5017                             X86fhadd, 0>, VEX_4V, VEX_L;
5018     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5019                             X86fhsub, 0>, VEX_4V, VEX_L;
5020   }
5021 }
5022
5023 let Constraints = "$src1 = $dst" in {
5024   let ExeDomain = SSEPackedSingle in {
5025     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5026     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5027   }
5028   let ExeDomain = SSEPackedDouble in {
5029     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5030     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5031   }
5032 }
5033
5034 //===---------------------------------------------------------------------===//
5035 // SSSE3 - Packed Absolute Instructions
5036 //===---------------------------------------------------------------------===//
5037
5038
5039 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5040 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5041                             Intrinsic IntId128> {
5042   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5043                     (ins VR128:$src),
5044                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5045                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5046                     OpSize, Sched<[WriteVecALU]>;
5047
5048   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5049                     (ins i128mem:$src),
5050                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5051                     [(set VR128:$dst,
5052                       (IntId128
5053                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5054                     OpSize, Sched<[WriteVecALULd]>;
5055 }
5056
5057 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5058 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5059                               Intrinsic IntId256> {
5060   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5061                     (ins VR256:$src),
5062                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5063                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5064                     OpSize, Sched<[WriteVecALU]>;
5065
5066   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5067                     (ins i256mem:$src),
5068                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5069                     [(set VR256:$dst,
5070                       (IntId256
5071                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5072                     Sched<[WriteVecALULd]>;
5073 }
5074
5075 // Helper fragments to match sext vXi1 to vXiY.
5076 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5077                                                VR128:$src))>;
5078 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i32 15)))>;
5079 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i32 31)))>;
5080 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5081                                                VR256:$src))>;
5082 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i32 15)))>;
5083 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i32 31)))>;
5084
5085 let Predicates = [HasAVX] in {
5086   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5087                                   int_x86_ssse3_pabs_b_128>, VEX;
5088   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5089                                   int_x86_ssse3_pabs_w_128>, VEX;
5090   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5091                                   int_x86_ssse3_pabs_d_128>, VEX;
5092
5093   def : Pat<(xor
5094             (bc_v2i64 (v16i1sextv16i8)),
5095             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5096             (VPABSBrr128 VR128:$src)>;
5097   def : Pat<(xor
5098             (bc_v2i64 (v8i1sextv8i16)),
5099             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5100             (VPABSWrr128 VR128:$src)>;
5101   def : Pat<(xor
5102             (bc_v2i64 (v4i1sextv4i32)),
5103             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5104             (VPABSDrr128 VR128:$src)>;
5105 }
5106
5107 let Predicates = [HasAVX2] in {
5108   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5109                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5110   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5111                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5112   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5113                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5114
5115   def : Pat<(xor
5116             (bc_v4i64 (v32i1sextv32i8)),
5117             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5118             (VPABSBrr256 VR256:$src)>;
5119   def : Pat<(xor
5120             (bc_v4i64 (v16i1sextv16i16)),
5121             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5122             (VPABSWrr256 VR256:$src)>;
5123   def : Pat<(xor
5124             (bc_v4i64 (v8i1sextv8i32)),
5125             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5126             (VPABSDrr256 VR256:$src)>;
5127 }
5128
5129 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5130                               int_x86_ssse3_pabs_b_128>;
5131 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5132                               int_x86_ssse3_pabs_w_128>;
5133 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5134                               int_x86_ssse3_pabs_d_128>;
5135
5136 let Predicates = [HasSSSE3] in {
5137   def : Pat<(xor
5138             (bc_v2i64 (v16i1sextv16i8)),
5139             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5140             (PABSBrr128 VR128:$src)>;
5141   def : Pat<(xor
5142             (bc_v2i64 (v8i1sextv8i16)),
5143             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5144             (PABSWrr128 VR128:$src)>;
5145   def : Pat<(xor
5146             (bc_v2i64 (v4i1sextv4i32)),
5147             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5148             (PABSDrr128 VR128:$src)>;
5149 }
5150
5151 //===---------------------------------------------------------------------===//
5152 // SSSE3 - Packed Binary Operator Instructions
5153 //===---------------------------------------------------------------------===//
5154
5155 let Sched = WriteVecALU in {
5156 def SSE_PHADDSUBD : OpndItins<
5157   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5158 >;
5159 def SSE_PHADDSUBSW : OpndItins<
5160   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5161 >;
5162 def SSE_PHADDSUBW : OpndItins<
5163   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5164 >;
5165 }
5166 let Sched = WriteShuffle in
5167 def SSE_PSHUFB : OpndItins<
5168   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5169 >;
5170 let Sched = WriteVecALU in
5171 def SSE_PSIGN : OpndItins<
5172   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5173 >;
5174 let Sched = WriteVecIMul in
5175 def SSE_PMULHRSW : OpndItins<
5176   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5177 >;
5178
5179 /// SS3I_binop_rm - Simple SSSE3 bin op
5180 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5181                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5182                          X86MemOperand x86memop, OpndItins itins,
5183                          bit Is2Addr = 1> {
5184   let isCommutable = 1 in
5185   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5186        (ins RC:$src1, RC:$src2),
5187        !if(Is2Addr,
5188          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5189          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5190        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5191        OpSize, Sched<[itins.Sched]>;
5192   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5193        (ins RC:$src1, x86memop:$src2),
5194        !if(Is2Addr,
5195          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5196          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5197        [(set RC:$dst,
5198          (OpVT (OpNode RC:$src1,
5199           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5200        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5201 }
5202
5203 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5204 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5205                              Intrinsic IntId128, OpndItins itins,
5206                              bit Is2Addr = 1> {
5207   let isCommutable = 1 in
5208   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5209        (ins VR128:$src1, VR128:$src2),
5210        !if(Is2Addr,
5211          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5212          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5213        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5214        OpSize, Sched<[itins.Sched]>;
5215   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5216        (ins VR128:$src1, i128mem:$src2),
5217        !if(Is2Addr,
5218          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5219          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5220        [(set VR128:$dst,
5221          (IntId128 VR128:$src1,
5222           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5223        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5224 }
5225
5226 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5227                                Intrinsic IntId256> {
5228   let isCommutable = 1 in
5229   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5230        (ins VR256:$src1, VR256:$src2),
5231        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5232        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5233        OpSize;
5234   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5235        (ins VR256:$src1, i256mem:$src2),
5236        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5237        [(set VR256:$dst,
5238          (IntId256 VR256:$src1,
5239           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5240 }
5241
5242 let ImmT = NoImm, Predicates = [HasAVX] in {
5243 let isCommutable = 0 in {
5244   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5245                                   memopv2i64, i128mem,
5246                                   SSE_PHADDSUBW, 0>, VEX_4V;
5247   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5248                                   memopv2i64, i128mem,
5249                                   SSE_PHADDSUBD, 0>, VEX_4V;
5250   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5251                                   memopv2i64, i128mem,
5252                                   SSE_PHADDSUBW, 0>, VEX_4V;
5253   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5254                                   memopv2i64, i128mem,
5255                                   SSE_PHADDSUBD, 0>, VEX_4V;
5256   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5257                                   memopv2i64, i128mem,
5258                                   SSE_PSIGN, 0>, VEX_4V;
5259   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5260                                   memopv2i64, i128mem,
5261                                   SSE_PSIGN, 0>, VEX_4V;
5262   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5263                                   memopv2i64, i128mem,
5264                                   SSE_PSIGN, 0>, VEX_4V;
5265   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5266                                   memopv2i64, i128mem,
5267                                   SSE_PSHUFB, 0>, VEX_4V;
5268   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5269                                       int_x86_ssse3_phadd_sw_128,
5270                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5271   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5272                                       int_x86_ssse3_phsub_sw_128,
5273                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5274   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5275                                       int_x86_ssse3_pmadd_ub_sw_128,
5276                                       SSE_PMADD, 0>, VEX_4V;
5277 }
5278 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5279                                       int_x86_ssse3_pmul_hr_sw_128,
5280                                       SSE_PMULHRSW, 0>, VEX_4V;
5281 }
5282
5283 let ImmT = NoImm, Predicates = [HasAVX2] in {
5284 let isCommutable = 0 in {
5285   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5286                                   memopv4i64, i256mem,
5287                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5288   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5289                                   memopv4i64, i256mem,
5290                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5291   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5292                                   memopv4i64, i256mem,
5293                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5294   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5295                                   memopv4i64, i256mem,
5296                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5297   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5298                                   memopv4i64, i256mem,
5299                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5300   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5301                                   memopv4i64, i256mem,
5302                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5303   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5304                                   memopv4i64, i256mem,
5305                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5306   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5307                                   memopv4i64, i256mem,
5308                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5309   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5310                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5311   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5312                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5313   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5314                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5315 }
5316 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5317                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5318 }
5319
5320 // None of these have i8 immediate fields.
5321 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5322 let isCommutable = 0 in {
5323   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5324                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5325   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5326                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5327   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5328                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5329   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5330                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5331   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5332                                  memopv2i64, i128mem, SSE_PSIGN>;
5333   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5334                                  memopv2i64, i128mem, SSE_PSIGN>;
5335   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5336                                  memopv2i64, i128mem, SSE_PSIGN>;
5337   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5338                                  memopv2i64, i128mem, SSE_PSHUFB>;
5339   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5340                                      int_x86_ssse3_phadd_sw_128,
5341                                      SSE_PHADDSUBSW>;
5342   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5343                                      int_x86_ssse3_phsub_sw_128,
5344                                      SSE_PHADDSUBSW>;
5345   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5346                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5347 }
5348 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5349                                      int_x86_ssse3_pmul_hr_sw_128,
5350                                      SSE_PMULHRSW>;
5351 }
5352
5353 //===---------------------------------------------------------------------===//
5354 // SSSE3 - Packed Align Instruction Patterns
5355 //===---------------------------------------------------------------------===//
5356
5357 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5358   let neverHasSideEffects = 1 in {
5359   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5360       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5361       !if(Is2Addr,
5362         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5363         !strconcat(asm,
5364                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5365       [], IIC_SSE_PALIGNR>, OpSize, Sched<[WriteShuffle]>;
5366   let mayLoad = 1 in
5367   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5368       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5369       !if(Is2Addr,
5370         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5371         !strconcat(asm,
5372                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5373       [], IIC_SSE_PALIGNR>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5374   }
5375 }
5376
5377 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5378   let neverHasSideEffects = 1 in {
5379   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5380       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5381       !strconcat(asm,
5382                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5383       []>, OpSize, Sched<[WriteShuffle]>;
5384   let mayLoad = 1 in
5385   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5386       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5387       !strconcat(asm,
5388                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5389       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5390   }
5391 }
5392
5393 let Predicates = [HasAVX] in
5394   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5395 let Predicates = [HasAVX2] in
5396   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5397 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5398   defm PALIGN : ssse3_palignr<"palignr">;
5399
5400 let Predicates = [HasAVX2] in {
5401 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5402           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5403 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5404           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5405 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5406           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5407 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5408           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5409 }
5410
5411 let Predicates = [HasAVX] in {
5412 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5413           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5414 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5415           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5416 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5417           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5418 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5419           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5420 }
5421
5422 let Predicates = [UseSSSE3] in {
5423 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5424           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5425 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5426           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5427 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5428           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5429 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5430           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5431 }
5432
5433 //===---------------------------------------------------------------------===//
5434 // SSSE3 - Thread synchronization
5435 //===---------------------------------------------------------------------===//
5436
5437 let SchedRW = [WriteSystem] in {
5438 let usesCustomInserter = 1 in {
5439 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5440                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5441                 Requires<[HasSSE3]>;
5442 }
5443
5444 let Uses = [EAX, ECX, EDX] in
5445 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5446                  TB, Requires<[HasSSE3]>;
5447 let Uses = [ECX, EAX] in
5448 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5449                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5450                 TB, Requires<[HasSSE3]>;
5451 } // SchedRW
5452
5453 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[In32BitMode]>;
5454 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5455
5456 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5457       Requires<[In32BitMode]>;
5458 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5459       Requires<[In64BitMode]>;
5460
5461 //===----------------------------------------------------------------------===//
5462 // SSE4.1 - Packed Move with Sign/Zero Extend
5463 //===----------------------------------------------------------------------===//
5464
5465 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5466   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5467                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5468                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5469
5470   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5471                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5472        [(set VR128:$dst,
5473          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5474        OpSize;
5475 }
5476
5477 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5478                                  Intrinsic IntId> {
5479   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5480                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5481                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5482
5483   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5484                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5485                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5486 }
5487
5488 let Predicates = [HasAVX] in {
5489 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5490                                      VEX;
5491 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5492                                      VEX;
5493 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5494                                      VEX;
5495 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5496                                      VEX;
5497 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5498                                      VEX;
5499 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5500                                      VEX;
5501 }
5502
5503 let Predicates = [HasAVX2] in {
5504 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5505                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5506 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5507                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5508 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5509                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5510 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5511                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5512 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5513                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5514 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5515                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5516 }
5517
5518 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5519 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5520 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5521 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5522 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5523 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5524
5525 let Predicates = [HasAVX] in {
5526   // Common patterns involving scalar load.
5527   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5528             (VPMOVSXBWrm addr:$src)>;
5529   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5530             (VPMOVSXBWrm addr:$src)>;
5531   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5532             (VPMOVSXBWrm addr:$src)>;
5533
5534   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5535             (VPMOVSXWDrm addr:$src)>;
5536   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5537             (VPMOVSXWDrm addr:$src)>;
5538   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5539             (VPMOVSXWDrm addr:$src)>;
5540
5541   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5542             (VPMOVSXDQrm addr:$src)>;
5543   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5544             (VPMOVSXDQrm addr:$src)>;
5545   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5546             (VPMOVSXDQrm addr:$src)>;
5547
5548   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5549             (VPMOVZXBWrm addr:$src)>;
5550   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5551             (VPMOVZXBWrm addr:$src)>;
5552   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5553             (VPMOVZXBWrm addr:$src)>;
5554
5555   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5556             (VPMOVZXWDrm addr:$src)>;
5557   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5558             (VPMOVZXWDrm addr:$src)>;
5559   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5560             (VPMOVZXWDrm addr:$src)>;
5561
5562   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5563             (VPMOVZXDQrm addr:$src)>;
5564   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5565             (VPMOVZXDQrm addr:$src)>;
5566   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5567             (VPMOVZXDQrm addr:$src)>;
5568 }
5569
5570 let Predicates = [UseSSE41] in {
5571   // Common patterns involving scalar load.
5572   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5573             (PMOVSXBWrm addr:$src)>;
5574   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5575             (PMOVSXBWrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5577             (PMOVSXBWrm addr:$src)>;
5578
5579   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5580             (PMOVSXWDrm addr:$src)>;
5581   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5582             (PMOVSXWDrm addr:$src)>;
5583   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5584             (PMOVSXWDrm addr:$src)>;
5585
5586   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5587             (PMOVSXDQrm addr:$src)>;
5588   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5589             (PMOVSXDQrm addr:$src)>;
5590   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5591             (PMOVSXDQrm addr:$src)>;
5592
5593   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5594             (PMOVZXBWrm addr:$src)>;
5595   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5596             (PMOVZXBWrm addr:$src)>;
5597   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5598             (PMOVZXBWrm addr:$src)>;
5599
5600   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5601             (PMOVZXWDrm addr:$src)>;
5602   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5603             (PMOVZXWDrm addr:$src)>;
5604   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5605             (PMOVZXWDrm addr:$src)>;
5606
5607   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5608             (PMOVZXDQrm addr:$src)>;
5609   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5610             (PMOVZXDQrm addr:$src)>;
5611   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5612             (PMOVZXDQrm addr:$src)>;
5613 }
5614
5615 let Predicates = [HasAVX2] in {
5616   let AddedComplexity = 15 in {
5617     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5618               (VPMOVZXDQYrr VR128:$src)>;
5619     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5620               (VPMOVZXWDYrr VR128:$src)>;
5621   }
5622
5623   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5624   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5625 }
5626
5627 let Predicates = [HasAVX] in {
5628   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5629   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5630 }
5631
5632 let Predicates = [UseSSE41] in {
5633   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5634   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5635 }
5636
5637
5638 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5639   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5640                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5641                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5642
5643   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5644                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5645        [(set VR128:$dst,
5646          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5647           OpSize;
5648 }
5649
5650 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5651                                  Intrinsic IntId> {
5652   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5653                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5654                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5655
5656   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5657                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5658        [(set VR256:$dst,
5659          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5660           OpSize;
5661 }
5662
5663 let Predicates = [HasAVX] in {
5664 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5665                                      VEX;
5666 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5667                                      VEX;
5668 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5669                                      VEX;
5670 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5671                                      VEX;
5672 }
5673
5674 let Predicates = [HasAVX2] in {
5675 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5676                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5677 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5678                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5679 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5680                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5681 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5682                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5683 }
5684
5685 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5686 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5687 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5688 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5689
5690 let Predicates = [HasAVX] in {
5691   // Common patterns involving scalar load
5692   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5693             (VPMOVSXBDrm addr:$src)>;
5694   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5695             (VPMOVSXWQrm addr:$src)>;
5696
5697   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5698             (VPMOVZXBDrm addr:$src)>;
5699   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5700             (VPMOVZXWQrm addr:$src)>;
5701 }
5702
5703 let Predicates = [UseSSE41] in {
5704   // Common patterns involving scalar load
5705   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5706             (PMOVSXBDrm addr:$src)>;
5707   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5708             (PMOVSXWQrm addr:$src)>;
5709
5710   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5711             (PMOVZXBDrm addr:$src)>;
5712   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5713             (PMOVZXWQrm addr:$src)>;
5714 }
5715
5716 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5717   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5718                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5719                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5720
5721   // Expecting a i16 load any extended to i32 value.
5722   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5723                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5724                  [(set VR128:$dst, (IntId (bitconvert
5725                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5726                  OpSize;
5727 }
5728
5729 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5730                                  Intrinsic IntId> {
5731   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5732                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5733                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5734
5735   // Expecting a i16 load any extended to i32 value.
5736   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5737                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5738                   [(set VR256:$dst, (IntId (bitconvert
5739                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5740                   OpSize;
5741 }
5742
5743 let Predicates = [HasAVX] in {
5744 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5745                                      VEX;
5746 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5747                                      VEX;
5748 }
5749 let Predicates = [HasAVX2] in {
5750 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5751                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5752 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5753                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5754 }
5755 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5756 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5757
5758 let Predicates = [HasAVX2] in {
5759   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5760   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5761   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5762
5763   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5764   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5765
5766   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5767
5768   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5769             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5770   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5771             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5772   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5773             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5774
5775   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5776             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5777   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5778             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5779
5780   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5781             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5782
5783   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5784             (VPMOVSXWDYrm addr:$src)>;
5785   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5786             (VPMOVSXDQYrm addr:$src)>;
5787
5788   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5789                     (scalar_to_vector (loadi64 addr:$src))))))),
5790             (VPMOVSXBDYrm addr:$src)>;
5791   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5792                     (scalar_to_vector (loadf64 addr:$src))))))),
5793             (VPMOVSXBDYrm addr:$src)>;
5794
5795   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5796                     (scalar_to_vector (loadi64 addr:$src))))))),
5797             (VPMOVSXWQYrm addr:$src)>;
5798   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5799                     (scalar_to_vector (loadf64 addr:$src))))))),
5800             (VPMOVSXWQYrm addr:$src)>;
5801
5802   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5803                     (scalar_to_vector (loadi32 addr:$src))))))),
5804             (VPMOVSXBQYrm addr:$src)>;
5805 }
5806
5807 let Predicates = [HasAVX] in {
5808   // Common patterns involving scalar load
5809   def : Pat<(int_x86_sse41_pmovsxbq
5810               (bitconvert (v4i32 (X86vzmovl
5811                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5812             (VPMOVSXBQrm addr:$src)>;
5813
5814   def : Pat<(int_x86_sse41_pmovzxbq
5815               (bitconvert (v4i32 (X86vzmovl
5816                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5817             (VPMOVZXBQrm addr:$src)>;
5818 }
5819
5820 let Predicates = [UseSSE41] in {
5821   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5822   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5823   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5824
5825   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5826   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5827
5828   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5829
5830   // Common patterns involving scalar load
5831   def : Pat<(int_x86_sse41_pmovsxbq
5832               (bitconvert (v4i32 (X86vzmovl
5833                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5834             (PMOVSXBQrm addr:$src)>;
5835
5836   def : Pat<(int_x86_sse41_pmovzxbq
5837               (bitconvert (v4i32 (X86vzmovl
5838                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5839             (PMOVZXBQrm addr:$src)>;
5840
5841   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5842                     (scalar_to_vector (loadi64 addr:$src))))))),
5843             (PMOVSXWDrm addr:$src)>;
5844   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5845                     (scalar_to_vector (loadf64 addr:$src))))))),
5846             (PMOVSXWDrm addr:$src)>;
5847   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5848                     (scalar_to_vector (loadi32 addr:$src))))))),
5849             (PMOVSXBDrm addr:$src)>;
5850   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5851                     (scalar_to_vector (loadi32 addr:$src))))))),
5852             (PMOVSXWQrm addr:$src)>;
5853   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5854                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5855             (PMOVSXBQrm addr:$src)>;
5856   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5857                     (scalar_to_vector (loadi64 addr:$src))))))),
5858             (PMOVSXDQrm addr:$src)>;
5859   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5860                     (scalar_to_vector (loadf64 addr:$src))))))),
5861             (PMOVSXDQrm addr:$src)>;
5862   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5863                     (scalar_to_vector (loadi64 addr:$src))))))),
5864             (PMOVSXBWrm addr:$src)>;
5865   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5866                     (scalar_to_vector (loadf64 addr:$src))))))),
5867             (PMOVSXBWrm addr:$src)>;
5868 }
5869
5870 let Predicates = [HasAVX2] in {
5871   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5872   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5873   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5874
5875   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5876   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5877
5878   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5879
5880   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5881             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5882   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5883             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5884   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5885             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5886
5887   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5888             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5889   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5890             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5891
5892   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5893             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5894 }
5895
5896 let Predicates = [HasAVX] in {
5897   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5898   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5899   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5900
5901   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5902   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5903
5904   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5905
5906   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5907             (VPMOVZXBWrm addr:$src)>;
5908   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5909             (VPMOVZXBWrm addr:$src)>;
5910   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5911             (VPMOVZXBDrm addr:$src)>;
5912   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5913             (VPMOVZXBQrm addr:$src)>;
5914
5915   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5916             (VPMOVZXWDrm addr:$src)>;
5917   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5918             (VPMOVZXWDrm addr:$src)>;
5919   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5920             (VPMOVZXWQrm addr:$src)>;
5921
5922   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5923             (VPMOVZXDQrm addr:$src)>;
5924   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5925             (VPMOVZXDQrm addr:$src)>;
5926   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5927             (VPMOVZXDQrm addr:$src)>;
5928
5929   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5930   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
5931   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
5932
5933   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5934   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
5935
5936   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5937
5938   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5939                     (scalar_to_vector (loadi64 addr:$src))))))),
5940             (VPMOVSXWDrm addr:$src)>;
5941   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5942                     (scalar_to_vector (loadi64 addr:$src))))))),
5943             (VPMOVSXDQrm addr:$src)>;
5944   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5945                     (scalar_to_vector (loadf64 addr:$src))))))),
5946             (VPMOVSXWDrm addr:$src)>;
5947   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5948                     (scalar_to_vector (loadf64 addr:$src))))))),
5949             (VPMOVSXDQrm addr:$src)>;
5950   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5951                     (scalar_to_vector (loadi64 addr:$src))))))),
5952             (VPMOVSXBWrm addr:$src)>;
5953   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5954                     (scalar_to_vector (loadf64 addr:$src))))))),
5955             (VPMOVSXBWrm addr:$src)>;
5956
5957   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5958                     (scalar_to_vector (loadi32 addr:$src))))))),
5959             (VPMOVSXBDrm addr:$src)>;
5960   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5961                     (scalar_to_vector (loadi32 addr:$src))))))),
5962             (VPMOVSXWQrm addr:$src)>;
5963   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5964                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5965             (VPMOVSXBQrm addr:$src)>;
5966 }
5967
5968 let Predicates = [UseSSE41] in {
5969   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5970   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5971   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5972
5973   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5974   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5975
5976   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5977
5978   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5979             (PMOVZXBWrm addr:$src)>;
5980   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5981             (PMOVZXBWrm addr:$src)>;
5982   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5983             (PMOVZXBDrm addr:$src)>;
5984   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5985             (PMOVZXBQrm addr:$src)>;
5986
5987   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5988             (PMOVZXWDrm addr:$src)>;
5989   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5990             (PMOVZXWDrm addr:$src)>;
5991   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5992             (PMOVZXWQrm addr:$src)>;
5993
5994   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5995             (PMOVZXDQrm addr:$src)>;
5996   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5997             (PMOVZXDQrm addr:$src)>;
5998   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5999             (PMOVZXDQrm addr:$src)>;
6000 }
6001
6002 //===----------------------------------------------------------------------===//
6003 // SSE4.1 - Extract Instructions
6004 //===----------------------------------------------------------------------===//
6005
6006 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6007 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6008   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6009                  (ins VR128:$src1, i32i8imm:$src2),
6010                  !strconcat(OpcodeStr,
6011                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6012                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
6013                  OpSize;
6014   let neverHasSideEffects = 1, mayStore = 1 in
6015   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6016                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6017                  !strconcat(OpcodeStr,
6018                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6019                  []>, OpSize;
6020 // FIXME:
6021 // There's an AssertZext in the way of writing the store pattern
6022 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6023 }
6024
6025 let Predicates = [HasAVX] in {
6026   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6027   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
6028          (ins VR128:$src1, i32i8imm:$src2),
6029          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
6030 }
6031
6032 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6033
6034
6035 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6036 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6037   let neverHasSideEffects = 1, mayStore = 1 in
6038   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6039                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6040                  !strconcat(OpcodeStr,
6041                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6042                  []>, OpSize;
6043 // FIXME:
6044 // There's an AssertZext in the way of writing the store pattern
6045 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6046 }
6047
6048 let Predicates = [HasAVX] in
6049   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6050
6051 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6052
6053
6054 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6055 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6056   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6057                  (ins VR128:$src1, i32i8imm:$src2),
6058                  !strconcat(OpcodeStr,
6059                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6060                  [(set GR32:$dst,
6061                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6062   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6063                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6064                  !strconcat(OpcodeStr,
6065                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6066                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6067                           addr:$dst)]>, OpSize;
6068 }
6069
6070 let Predicates = [HasAVX] in
6071   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6072
6073 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6074
6075 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6076 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6077   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6078                  (ins VR128:$src1, i32i8imm:$src2),
6079                  !strconcat(OpcodeStr,
6080                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6081                  [(set GR64:$dst,
6082                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6083   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6084                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6085                  !strconcat(OpcodeStr,
6086                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6087                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6088                           addr:$dst)]>, OpSize, REX_W;
6089 }
6090
6091 let Predicates = [HasAVX] in
6092   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6093
6094 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6095
6096 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6097 /// destination
6098 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
6099   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6100                  (ins VR128:$src1, i32i8imm:$src2),
6101                  !strconcat(OpcodeStr,
6102                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6103                  [(set GR32:$dst,
6104                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
6105            OpSize;
6106   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6107                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6108                  !strconcat(OpcodeStr,
6109                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6110                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6111                           addr:$dst)]>, OpSize;
6112 }
6113
6114 let ExeDomain = SSEPackedSingle in {
6115   let Predicates = [UseAVX] in {
6116     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6117     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
6118                     (ins VR128:$src1, i32i8imm:$src2),
6119                     "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6120                     []>, OpSize, VEX;
6121   }
6122   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
6123 }
6124
6125 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6126 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6127                                               imm:$src2))),
6128                  addr:$dst),
6129           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6130           Requires<[HasAVX]>;
6131 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6132                                               imm:$src2))),
6133                  addr:$dst),
6134           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6135           Requires<[UseSSE41]>;
6136
6137 //===----------------------------------------------------------------------===//
6138 // SSE4.1 - Insert Instructions
6139 //===----------------------------------------------------------------------===//
6140
6141 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6142   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6143       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6144       !if(Is2Addr,
6145         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6146         !strconcat(asm,
6147                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6148       [(set VR128:$dst,
6149         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6150   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6151       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6152       !if(Is2Addr,
6153         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6154         !strconcat(asm,
6155                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6156       [(set VR128:$dst,
6157         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6158                    imm:$src3))]>, OpSize;
6159 }
6160
6161 let Predicates = [HasAVX] in
6162   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6163 let Constraints = "$src1 = $dst" in
6164   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6165
6166 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6167   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6168       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6169       !if(Is2Addr,
6170         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6171         !strconcat(asm,
6172                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6173       [(set VR128:$dst,
6174         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6175       OpSize;
6176   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6177       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6178       !if(Is2Addr,
6179         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6180         !strconcat(asm,
6181                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6182       [(set VR128:$dst,
6183         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6184                           imm:$src3)))]>, OpSize;
6185 }
6186
6187 let Predicates = [HasAVX] in
6188   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6189 let Constraints = "$src1 = $dst" in
6190   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6191
6192 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6193   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6194       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6195       !if(Is2Addr,
6196         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6197         !strconcat(asm,
6198                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6199       [(set VR128:$dst,
6200         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6201       OpSize;
6202   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6203       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6204       !if(Is2Addr,
6205         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6206         !strconcat(asm,
6207                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6208       [(set VR128:$dst,
6209         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6210                           imm:$src3)))]>, OpSize;
6211 }
6212
6213 let Predicates = [HasAVX] in
6214   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6215 let Constraints = "$src1 = $dst" in
6216   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6217
6218 // insertps has a few different modes, there's the first two here below which
6219 // are optimized inserts that won't zero arbitrary elements in the destination
6220 // vector. The next one matches the intrinsic and could zero arbitrary elements
6221 // in the target vector.
6222 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6223   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6224       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6225       !if(Is2Addr,
6226         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6227         !strconcat(asm,
6228                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6229       [(set VR128:$dst,
6230         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6231       OpSize;
6232   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6233       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6234       !if(Is2Addr,
6235         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6236         !strconcat(asm,
6237                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6238       [(set VR128:$dst,
6239         (X86insrtps VR128:$src1,
6240                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6241                     imm:$src3))]>, OpSize;
6242 }
6243
6244 let ExeDomain = SSEPackedSingle in {
6245   let Predicates = [HasAVX] in
6246     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6247   let Constraints = "$src1 = $dst" in
6248     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6249 }
6250
6251 //===----------------------------------------------------------------------===//
6252 // SSE4.1 - Round Instructions
6253 //===----------------------------------------------------------------------===//
6254
6255 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6256                             X86MemOperand x86memop, RegisterClass RC,
6257                             PatFrag mem_frag32, PatFrag mem_frag64,
6258                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6259 let ExeDomain = SSEPackedSingle in {
6260   // Intrinsic operation, reg.
6261   // Vector intrinsic operation, reg
6262   def PSr : SS4AIi8<opcps, MRMSrcReg,
6263                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6264                     !strconcat(OpcodeStr,
6265                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6266                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6267                     OpSize;
6268
6269   // Vector intrinsic operation, mem
6270   def PSm : SS4AIi8<opcps, MRMSrcMem,
6271                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6272                     !strconcat(OpcodeStr,
6273                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6274                     [(set RC:$dst,
6275                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6276                     OpSize;
6277 } // ExeDomain = SSEPackedSingle
6278
6279 let ExeDomain = SSEPackedDouble in {
6280   // Vector intrinsic operation, reg
6281   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6282                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6283                     !strconcat(OpcodeStr,
6284                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6285                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6286                     OpSize;
6287
6288   // Vector intrinsic operation, mem
6289   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6290                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6291                     !strconcat(OpcodeStr,
6292                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6293                     [(set RC:$dst,
6294                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6295                     OpSize;
6296 } // ExeDomain = SSEPackedDouble
6297 }
6298
6299 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6300                             string OpcodeStr,
6301                             Intrinsic F32Int,
6302                             Intrinsic F64Int, bit Is2Addr = 1> {
6303 let ExeDomain = GenericDomain in {
6304   // Operation, reg.
6305   let hasSideEffects = 0 in
6306   def SSr : SS4AIi8<opcss, MRMSrcReg,
6307       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6308       !if(Is2Addr,
6309           !strconcat(OpcodeStr,
6310               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6311           !strconcat(OpcodeStr,
6312               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6313       []>, OpSize;
6314
6315   // Intrinsic operation, reg.
6316   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6317         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6318         !if(Is2Addr,
6319             !strconcat(OpcodeStr,
6320                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6321             !strconcat(OpcodeStr,
6322                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6323         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6324         OpSize;
6325
6326   // Intrinsic operation, mem.
6327   def SSm : SS4AIi8<opcss, MRMSrcMem,
6328         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6329         !if(Is2Addr,
6330             !strconcat(OpcodeStr,
6331                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6332             !strconcat(OpcodeStr,
6333                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6334         [(set VR128:$dst,
6335              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6336         OpSize;
6337
6338   // Operation, reg.
6339   let hasSideEffects = 0 in
6340   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6341         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6342         !if(Is2Addr,
6343             !strconcat(OpcodeStr,
6344                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6345             !strconcat(OpcodeStr,
6346                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6347         []>, OpSize;
6348
6349   // Intrinsic operation, reg.
6350   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6351         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6352         !if(Is2Addr,
6353             !strconcat(OpcodeStr,
6354                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6355             !strconcat(OpcodeStr,
6356                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6357         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6358         OpSize;
6359
6360   // Intrinsic operation, mem.
6361   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6362         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6363         !if(Is2Addr,
6364             !strconcat(OpcodeStr,
6365                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6366             !strconcat(OpcodeStr,
6367                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6368         [(set VR128:$dst,
6369               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6370         OpSize;
6371 } // ExeDomain = GenericDomain
6372 }
6373
6374 // FP round - roundss, roundps, roundsd, roundpd
6375 let Predicates = [HasAVX] in {
6376   // Intrinsic form
6377   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6378                                   memopv4f32, memopv2f64,
6379                                   int_x86_sse41_round_ps,
6380                                   int_x86_sse41_round_pd>, VEX;
6381   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6382                                   memopv8f32, memopv4f64,
6383                                   int_x86_avx_round_ps_256,
6384                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6385   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6386                                   int_x86_sse41_round_ss,
6387                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6388
6389   def : Pat<(ffloor FR32:$src),
6390             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6391   def : Pat<(f64 (ffloor FR64:$src)),
6392             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6393   def : Pat<(f32 (fnearbyint FR32:$src)),
6394             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6395   def : Pat<(f64 (fnearbyint FR64:$src)),
6396             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6397   def : Pat<(f32 (fceil FR32:$src)),
6398             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6399   def : Pat<(f64 (fceil FR64:$src)),
6400             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6401   def : Pat<(f32 (frint FR32:$src)),
6402             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6403   def : Pat<(f64 (frint FR64:$src)),
6404             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6405   def : Pat<(f32 (ftrunc FR32:$src)),
6406             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6407   def : Pat<(f64 (ftrunc FR64:$src)),
6408             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6409
6410   def : Pat<(v4f32 (ffloor VR128:$src)),
6411             (VROUNDPSr VR128:$src, (i32 0x1))>;
6412   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6413             (VROUNDPSr VR128:$src, (i32 0xC))>;
6414   def : Pat<(v4f32 (fceil VR128:$src)),
6415             (VROUNDPSr VR128:$src, (i32 0x2))>;
6416   def : Pat<(v4f32 (frint VR128:$src)),
6417             (VROUNDPSr VR128:$src, (i32 0x4))>;
6418   def : Pat<(v4f32 (ftrunc VR128:$src)),
6419             (VROUNDPSr VR128:$src, (i32 0x3))>;
6420
6421   def : Pat<(v2f64 (ffloor VR128:$src)),
6422             (VROUNDPDr VR128:$src, (i32 0x1))>;
6423   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6424             (VROUNDPDr VR128:$src, (i32 0xC))>;
6425   def : Pat<(v2f64 (fceil VR128:$src)),
6426             (VROUNDPDr VR128:$src, (i32 0x2))>;
6427   def : Pat<(v2f64 (frint VR128:$src)),
6428             (VROUNDPDr VR128:$src, (i32 0x4))>;
6429   def : Pat<(v2f64 (ftrunc VR128:$src)),
6430             (VROUNDPDr VR128:$src, (i32 0x3))>;
6431
6432   def : Pat<(v8f32 (ffloor VR256:$src)),
6433             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6434   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6435             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6436   def : Pat<(v8f32 (fceil VR256:$src)),
6437             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6438   def : Pat<(v8f32 (frint VR256:$src)),
6439             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6440   def : Pat<(v8f32 (ftrunc VR256:$src)),
6441             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6442
6443   def : Pat<(v4f64 (ffloor VR256:$src)),
6444             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6445   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6446             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6447   def : Pat<(v4f64 (fceil VR256:$src)),
6448             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6449   def : Pat<(v4f64 (frint VR256:$src)),
6450             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6451   def : Pat<(v4f64 (ftrunc VR256:$src)),
6452             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6453 }
6454
6455 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6456                                memopv4f32, memopv2f64,
6457                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6458 let Constraints = "$src1 = $dst" in
6459 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6460                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6461
6462 let Predicates = [UseSSE41] in {
6463   def : Pat<(ffloor FR32:$src),
6464             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6465   def : Pat<(f64 (ffloor FR64:$src)),
6466             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6467   def : Pat<(f32 (fnearbyint FR32:$src)),
6468             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6469   def : Pat<(f64 (fnearbyint FR64:$src)),
6470             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6471   def : Pat<(f32 (fceil FR32:$src)),
6472             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6473   def : Pat<(f64 (fceil FR64:$src)),
6474             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6475   def : Pat<(f32 (frint FR32:$src)),
6476             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6477   def : Pat<(f64 (frint FR64:$src)),
6478             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6479   def : Pat<(f32 (ftrunc FR32:$src)),
6480             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6481   def : Pat<(f64 (ftrunc FR64:$src)),
6482             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6483
6484   def : Pat<(v4f32 (ffloor VR128:$src)),
6485             (ROUNDPSr VR128:$src, (i32 0x1))>;
6486   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6487             (ROUNDPSr VR128:$src, (i32 0xC))>;
6488   def : Pat<(v4f32 (fceil VR128:$src)),
6489             (ROUNDPSr VR128:$src, (i32 0x2))>;
6490   def : Pat<(v4f32 (frint VR128:$src)),
6491             (ROUNDPSr VR128:$src, (i32 0x4))>;
6492   def : Pat<(v4f32 (ftrunc VR128:$src)),
6493             (ROUNDPSr VR128:$src, (i32 0x3))>;
6494
6495   def : Pat<(v2f64 (ffloor VR128:$src)),
6496             (ROUNDPDr VR128:$src, (i32 0x1))>;
6497   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6498             (ROUNDPDr VR128:$src, (i32 0xC))>;
6499   def : Pat<(v2f64 (fceil VR128:$src)),
6500             (ROUNDPDr VR128:$src, (i32 0x2))>;
6501   def : Pat<(v2f64 (frint VR128:$src)),
6502             (ROUNDPDr VR128:$src, (i32 0x4))>;
6503   def : Pat<(v2f64 (ftrunc VR128:$src)),
6504             (ROUNDPDr VR128:$src, (i32 0x3))>;
6505 }
6506
6507 //===----------------------------------------------------------------------===//
6508 // SSE4.1 - Packed Bit Test
6509 //===----------------------------------------------------------------------===//
6510
6511 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6512 // the intel intrinsic that corresponds to this.
6513 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6514 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6515                 "vptest\t{$src2, $src1|$src1, $src2}",
6516                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6517                 OpSize, VEX;
6518 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6519                 "vptest\t{$src2, $src1|$src1, $src2}",
6520                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6521                 OpSize, VEX;
6522
6523 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6524                 "vptest\t{$src2, $src1|$src1, $src2}",
6525                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6526                 OpSize, VEX, VEX_L;
6527 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6528                 "vptest\t{$src2, $src1|$src1, $src2}",
6529                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6530                 OpSize, VEX, VEX_L;
6531 }
6532
6533 let Defs = [EFLAGS] in {
6534 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6535               "ptest\t{$src2, $src1|$src1, $src2}",
6536               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6537               OpSize;
6538 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6539               "ptest\t{$src2, $src1|$src1, $src2}",
6540               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6541               OpSize;
6542 }
6543
6544 // The bit test instructions below are AVX only
6545 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6546                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6547   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6548             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6549             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6550   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6551             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6552             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6553             OpSize, VEX;
6554 }
6555
6556 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6557 let ExeDomain = SSEPackedSingle in {
6558 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6559 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6560                             VEX_L;
6561 }
6562 let ExeDomain = SSEPackedDouble in {
6563 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6564 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6565                             VEX_L;
6566 }
6567 }
6568
6569 //===----------------------------------------------------------------------===//
6570 // SSE4.1 - Misc Instructions
6571 //===----------------------------------------------------------------------===//
6572
6573 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6574   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6575                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6576                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6577                      OpSize, XS;
6578   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6579                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6580                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6581                       (implicit EFLAGS)]>, OpSize, XS;
6582
6583   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6584                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6585                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6586                      XS;
6587   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6588                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6589                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6590                       (implicit EFLAGS)]>, XS;
6591
6592   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6593                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6594                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6595                       XS;
6596   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6597                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6598                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6599                        (implicit EFLAGS)]>, XS;
6600 }
6601
6602
6603
6604 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6605 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6606                                  Intrinsic IntId128> {
6607   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6608                     (ins VR128:$src),
6609                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6610                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6611   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6612                      (ins i128mem:$src),
6613                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6614                      [(set VR128:$dst,
6615                        (IntId128
6616                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6617 }
6618
6619 let Predicates = [HasAVX] in
6620 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6621                                          int_x86_sse41_phminposuw>, VEX;
6622 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6623                                          int_x86_sse41_phminposuw>;
6624
6625 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6626 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6627                               Intrinsic IntId128, bit Is2Addr = 1> {
6628   let isCommutable = 1 in
6629   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6630        (ins VR128:$src1, VR128:$src2),
6631        !if(Is2Addr,
6632            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6633            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6634        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6635   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6636        (ins VR128:$src1, i128mem:$src2),
6637        !if(Is2Addr,
6638            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6639            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6640        [(set VR128:$dst,
6641          (IntId128 VR128:$src1,
6642           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6643 }
6644
6645 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6646 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6647                                 Intrinsic IntId256> {
6648   let isCommutable = 1 in
6649   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6650        (ins VR256:$src1, VR256:$src2),
6651        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6652        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6653   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6654        (ins VR256:$src1, i256mem:$src2),
6655        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6656        [(set VR256:$dst,
6657          (IntId256 VR256:$src1,
6658           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6659 }
6660
6661
6662 /// SS48I_binop_rm - Simple SSE41 binary operator.
6663 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6664                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6665                           X86MemOperand x86memop, bit Is2Addr = 1> {
6666   let isCommutable = 1 in
6667   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6668        (ins RC:$src1, RC:$src2),
6669        !if(Is2Addr,
6670            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6671            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6672        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6673   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6674        (ins RC:$src1, x86memop:$src2),
6675        !if(Is2Addr,
6676            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6677            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6678        [(set RC:$dst,
6679          (OpVT (OpNode RC:$src1,
6680           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6681 }
6682
6683 let Predicates = [HasAVX] in {
6684   let isCommutable = 0 in
6685   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6686                                                          0>, VEX_4V;
6687   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6688                                   memopv2i64, i128mem, 0>, VEX_4V;
6689   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6690                                   memopv2i64, i128mem, 0>, VEX_4V;
6691   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6692                                   memopv2i64, i128mem, 0>, VEX_4V;
6693   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6694                                   memopv2i64, i128mem, 0>, VEX_4V;
6695   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6696                                   memopv2i64, i128mem, 0>, VEX_4V;
6697   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6698                                   memopv2i64, i128mem, 0>, VEX_4V;
6699   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6700                                   memopv2i64, i128mem, 0>, VEX_4V;
6701   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6702                                   memopv2i64, i128mem, 0>, VEX_4V;
6703   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6704                                                          0>, VEX_4V;
6705 }
6706
6707 let Predicates = [HasAVX2] in {
6708   let isCommutable = 0 in
6709   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6710                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6711   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6712                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6713   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6714                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6715   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6716                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6717   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6718                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6719   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6720                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6721   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6722                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6723   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6724                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6725   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6726                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6727   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6728                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6729 }
6730
6731 let Constraints = "$src1 = $dst" in {
6732   let isCommutable = 0 in
6733   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6734   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6735                                  memopv2i64, i128mem>;
6736   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6737                                  memopv2i64, i128mem>;
6738   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6739                                  memopv2i64, i128mem>;
6740   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6741                                  memopv2i64, i128mem>;
6742   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6743                                  memopv2i64, i128mem>;
6744   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6745                                  memopv2i64, i128mem>;
6746   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6747                                  memopv2i64, i128mem>;
6748   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6749                                  memopv2i64, i128mem>;
6750   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6751 }
6752
6753 let Predicates = [HasAVX] in {
6754   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6755                                 memopv2i64, i128mem, 0>, VEX_4V;
6756   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6757                                  memopv2i64, i128mem, 0>, VEX_4V;
6758 }
6759 let Predicates = [HasAVX2] in {
6760   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6761                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6762   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6763                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6764 }
6765
6766 let Constraints = "$src1 = $dst" in {
6767   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6768                                 memopv2i64, i128mem>;
6769   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6770                                 memopv2i64, i128mem>;
6771 }
6772
6773 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6774 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6775                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6776                  X86MemOperand x86memop, bit Is2Addr = 1> {
6777   let isCommutable = 1 in
6778   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6779         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6780         !if(Is2Addr,
6781             !strconcat(OpcodeStr,
6782                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6783             !strconcat(OpcodeStr,
6784                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6785         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6786         OpSize;
6787   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6788         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6789         !if(Is2Addr,
6790             !strconcat(OpcodeStr,
6791                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6792             !strconcat(OpcodeStr,
6793                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6794         [(set RC:$dst,
6795           (IntId RC:$src1,
6796            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6797         OpSize;
6798 }
6799
6800 let Predicates = [HasAVX] in {
6801   let isCommutable = 0 in {
6802     let ExeDomain = SSEPackedSingle in {
6803     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6804                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6805     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6806                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6807                                     f256mem, 0>, VEX_4V, VEX_L;
6808     }
6809     let ExeDomain = SSEPackedDouble in {
6810     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6811                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6812     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6813                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6814                                      f256mem, 0>, VEX_4V, VEX_L;
6815     }
6816   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6817                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6818   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6819                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6820   }
6821   let ExeDomain = SSEPackedSingle in
6822   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6823                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6824   let ExeDomain = SSEPackedDouble in
6825   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6826                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6827   let ExeDomain = SSEPackedSingle in
6828   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6829                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6830 }
6831
6832 let Predicates = [HasAVX2] in {
6833   let isCommutable = 0 in {
6834   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6835                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6836   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6837                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6838   }
6839 }
6840
6841 let Constraints = "$src1 = $dst" in {
6842   let isCommutable = 0 in {
6843   let ExeDomain = SSEPackedSingle in
6844   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6845                                      VR128, memopv4f32, f128mem>;
6846   let ExeDomain = SSEPackedDouble in
6847   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6848                                      VR128, memopv2f64, f128mem>;
6849   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6850                                      VR128, memopv2i64, i128mem>;
6851   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6852                                      VR128, memopv2i64, i128mem>;
6853   }
6854   let ExeDomain = SSEPackedSingle in
6855   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6856                                   VR128, memopv4f32, f128mem>;
6857   let ExeDomain = SSEPackedDouble in
6858   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6859                                   VR128, memopv2f64, f128mem>;
6860 }
6861
6862 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6863 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6864                                     RegisterClass RC, X86MemOperand x86memop,
6865                                     PatFrag mem_frag, Intrinsic IntId> {
6866   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6867                   (ins RC:$src1, RC:$src2, RC:$src3),
6868                   !strconcat(OpcodeStr,
6869                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6870                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6871                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6872
6873   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6874                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6875                   !strconcat(OpcodeStr,
6876                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6877                   [(set RC:$dst,
6878                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6879                                RC:$src3))],
6880                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6881 }
6882
6883 let Predicates = [HasAVX] in {
6884 let ExeDomain = SSEPackedDouble in {
6885 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6886                                            memopv2f64, int_x86_sse41_blendvpd>;
6887 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6888                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6889 } // ExeDomain = SSEPackedDouble
6890 let ExeDomain = SSEPackedSingle in {
6891 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6892                                            memopv4f32, int_x86_sse41_blendvps>;
6893 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6894                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6895 } // ExeDomain = SSEPackedSingle
6896 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6897                                            memopv2i64, int_x86_sse41_pblendvb>;
6898 }
6899
6900 let Predicates = [HasAVX2] in {
6901 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6902                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6903 }
6904
6905 let Predicates = [HasAVX] in {
6906   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6907                             (v16i8 VR128:$src2))),
6908             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6909   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6910                             (v4i32 VR128:$src2))),
6911             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6912   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6913                             (v4f32 VR128:$src2))),
6914             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6915   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6916                             (v2i64 VR128:$src2))),
6917             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6918   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6919                             (v2f64 VR128:$src2))),
6920             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6921   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6922                             (v8i32 VR256:$src2))),
6923             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6924   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6925                             (v8f32 VR256:$src2))),
6926             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6927   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6928                             (v4i64 VR256:$src2))),
6929             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6930   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6931                             (v4f64 VR256:$src2))),
6932             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6933
6934   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6935                                (imm:$mask))),
6936             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6937   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6938                                (imm:$mask))),
6939             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6940
6941   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6942                                (imm:$mask))),
6943             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6944   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6945                                (imm:$mask))),
6946             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6947   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6948                                (imm:$mask))),
6949             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6950 }
6951
6952 let Predicates = [HasAVX2] in {
6953   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6954                             (v32i8 VR256:$src2))),
6955             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6956   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6957                                (imm:$mask))),
6958             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6959 }
6960
6961 /// SS41I_ternary_int - SSE 4.1 ternary operator
6962 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6963   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6964                                X86MemOperand x86memop, Intrinsic IntId> {
6965     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6966                     (ins VR128:$src1, VR128:$src2),
6967                     !strconcat(OpcodeStr,
6968                      "\t{$src2, $dst|$dst, $src2}"),
6969                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6970                     OpSize;
6971
6972     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6973                     (ins VR128:$src1, x86memop:$src2),
6974                     !strconcat(OpcodeStr,
6975                      "\t{$src2, $dst|$dst, $src2}"),
6976                     [(set VR128:$dst,
6977                       (IntId VR128:$src1,
6978                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6979   }
6980 }
6981
6982 let ExeDomain = SSEPackedDouble in
6983 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6984                                   int_x86_sse41_blendvpd>;
6985 let ExeDomain = SSEPackedSingle in
6986 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6987                                   int_x86_sse41_blendvps>;
6988 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6989                                   int_x86_sse41_pblendvb>;
6990
6991 // Aliases with the implicit xmm0 argument
6992 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
6993                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6994 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
6995                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6996 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
6997                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6998 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
6999                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7000 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7001                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7002 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7003                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7004
7005 let Predicates = [UseSSE41] in {
7006   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7007                             (v16i8 VR128:$src2))),
7008             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7009   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7010                             (v4i32 VR128:$src2))),
7011             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7012   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7013                             (v4f32 VR128:$src2))),
7014             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7015   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7016                             (v2i64 VR128:$src2))),
7017             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7018   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7019                             (v2f64 VR128:$src2))),
7020             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7021
7022   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7023                                (imm:$mask))),
7024             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7025   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7026                                (imm:$mask))),
7027             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7028   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7029                                (imm:$mask))),
7030             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7031
7032 }
7033
7034 let Predicates = [HasAVX] in
7035 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7036                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7037                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7038                        OpSize, VEX;
7039 let Predicates = [HasAVX2] in
7040 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7041                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7042                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7043                          OpSize, VEX, VEX_L;
7044 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7045                        "movntdqa\t{$src, $dst|$dst, $src}",
7046                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7047                        OpSize;
7048
7049 //===----------------------------------------------------------------------===//
7050 // SSE4.2 - Compare Instructions
7051 //===----------------------------------------------------------------------===//
7052
7053 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7054 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7055                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7056                           X86MemOperand x86memop, bit Is2Addr = 1> {
7057   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7058        (ins RC:$src1, RC:$src2),
7059        !if(Is2Addr,
7060            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7061            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7062        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7063        OpSize;
7064   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7065        (ins RC:$src1, x86memop:$src2),
7066        !if(Is2Addr,
7067            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7068            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7069        [(set RC:$dst,
7070          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7071 }
7072
7073 let Predicates = [HasAVX] in
7074   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7075                                  memopv2i64, i128mem, 0>, VEX_4V;
7076
7077 let Predicates = [HasAVX2] in
7078   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7079                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7080
7081 let Constraints = "$src1 = $dst" in
7082   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7083                                 memopv2i64, i128mem>;
7084
7085 //===----------------------------------------------------------------------===//
7086 // SSE4.2 - String/text Processing Instructions
7087 //===----------------------------------------------------------------------===//
7088
7089 // Packed Compare Implicit Length Strings, Return Mask
7090 multiclass pseudo_pcmpistrm<string asm> {
7091   def REG : PseudoI<(outs VR128:$dst),
7092                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7093     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7094                                                   imm:$src3))]>;
7095   def MEM : PseudoI<(outs VR128:$dst),
7096                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7097     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7098                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7099 }
7100
7101 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7102   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7103   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7104 }
7105
7106 multiclass pcmpistrm_SS42AI<string asm> {
7107   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7108     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7109     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7110     []>, OpSize;
7111   let mayLoad = 1 in
7112   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7113     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7114     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7115     []>, OpSize;
7116 }
7117
7118 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7119   let Predicates = [HasAVX] in
7120   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7121   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7122 }
7123
7124 // Packed Compare Explicit Length Strings, Return Mask
7125 multiclass pseudo_pcmpestrm<string asm> {
7126   def REG : PseudoI<(outs VR128:$dst),
7127                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7128     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7129                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7130   def MEM : PseudoI<(outs VR128:$dst),
7131                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7132     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7133                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7134 }
7135
7136 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7137   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7138   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7139 }
7140
7141 multiclass SS42AI_pcmpestrm<string asm> {
7142   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7143     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7144     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7145     []>, OpSize;
7146   let mayLoad = 1 in
7147   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7148     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7149     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7150     []>, OpSize;
7151 }
7152
7153 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7154   let Predicates = [HasAVX] in
7155   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7156   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7157 }
7158
7159 // Packed Compare Implicit Length Strings, Return Index
7160 multiclass pseudo_pcmpistri<string asm> {
7161   def REG : PseudoI<(outs GR32:$dst),
7162                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7163     [(set GR32:$dst, EFLAGS,
7164       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7165   def MEM : PseudoI<(outs GR32:$dst),
7166                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7167     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7168                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7169 }
7170
7171 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7172   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7173   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7174 }
7175
7176 multiclass SS42AI_pcmpistri<string asm> {
7177   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7178     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7179     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7180     []>, OpSize;
7181   let mayLoad = 1 in
7182   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7183     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7184     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7185     []>, OpSize;
7186 }
7187
7188 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7189   let Predicates = [HasAVX] in
7190   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7191   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7192 }
7193
7194 // Packed Compare Explicit Length Strings, Return Index
7195 multiclass pseudo_pcmpestri<string asm> {
7196   def REG : PseudoI<(outs GR32:$dst),
7197                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7198     [(set GR32:$dst, EFLAGS,
7199       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7200   def MEM : PseudoI<(outs GR32:$dst),
7201                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7202     [(set GR32:$dst, EFLAGS,
7203       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7204        imm:$src5))]>;
7205 }
7206
7207 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7208   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7209   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7210 }
7211
7212 multiclass SS42AI_pcmpestri<string asm> {
7213   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7214     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7215     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7216     []>, OpSize;
7217   let mayLoad = 1 in
7218   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7219     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7220     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7221     []>, OpSize;
7222 }
7223
7224 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7225   let Predicates = [HasAVX] in
7226   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7227   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7228 }
7229
7230 //===----------------------------------------------------------------------===//
7231 // SSE4.2 - CRC Instructions
7232 //===----------------------------------------------------------------------===//
7233
7234 // No CRC instructions have AVX equivalents
7235
7236 // crc intrinsic instruction
7237 // This set of instructions are only rm, the only difference is the size
7238 // of r and m.
7239 let Constraints = "$src1 = $dst" in {
7240   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7241                       (ins GR32:$src1, i8mem:$src2),
7242                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7243                        [(set GR32:$dst,
7244                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7245                          (load addr:$src2)))]>;
7246   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7247                       (ins GR32:$src1, GR8:$src2),
7248                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7249                        [(set GR32:$dst,
7250                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7251   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7252                       (ins GR32:$src1, i16mem:$src2),
7253                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7254                        [(set GR32:$dst,
7255                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7256                          (load addr:$src2)))]>,
7257                          OpSize;
7258   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7259                       (ins GR32:$src1, GR16:$src2),
7260                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7261                        [(set GR32:$dst,
7262                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7263                          OpSize;
7264   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7265                       (ins GR32:$src1, i32mem:$src2),
7266                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7267                        [(set GR32:$dst,
7268                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7269                          (load addr:$src2)))]>;
7270   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7271                       (ins GR32:$src1, GR32:$src2),
7272                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7273                        [(set GR32:$dst,
7274                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7275   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7276                       (ins GR64:$src1, i8mem:$src2),
7277                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7278                        [(set GR64:$dst,
7279                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7280                          (load addr:$src2)))]>,
7281                          REX_W;
7282   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7283                       (ins GR64:$src1, GR8:$src2),
7284                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7285                        [(set GR64:$dst,
7286                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7287                          REX_W;
7288   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7289                       (ins GR64:$src1, i64mem:$src2),
7290                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7291                        [(set GR64:$dst,
7292                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7293                          (load addr:$src2)))]>,
7294                          REX_W;
7295   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7296                       (ins GR64:$src1, GR64:$src2),
7297                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7298                        [(set GR64:$dst,
7299                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7300                          REX_W;
7301 }
7302
7303 //===----------------------------------------------------------------------===//
7304 // AES-NI Instructions
7305 //===----------------------------------------------------------------------===//
7306
7307 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7308                               Intrinsic IntId128, bit Is2Addr = 1> {
7309   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7310        (ins VR128:$src1, VR128:$src2),
7311        !if(Is2Addr,
7312            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7313            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7314        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7315        OpSize;
7316   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7317        (ins VR128:$src1, i128mem:$src2),
7318        !if(Is2Addr,
7319            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7320            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7321        [(set VR128:$dst,
7322          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7323 }
7324
7325 // Perform One Round of an AES Encryption/Decryption Flow
7326 let Predicates = [HasAVX, HasAES] in {
7327   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7328                          int_x86_aesni_aesenc, 0>, VEX_4V;
7329   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7330                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7331   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7332                          int_x86_aesni_aesdec, 0>, VEX_4V;
7333   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7334                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7335 }
7336
7337 let Constraints = "$src1 = $dst" in {
7338   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7339                          int_x86_aesni_aesenc>;
7340   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7341                          int_x86_aesni_aesenclast>;
7342   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7343                          int_x86_aesni_aesdec>;
7344   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7345                          int_x86_aesni_aesdeclast>;
7346 }
7347
7348 // Perform the AES InvMixColumn Transformation
7349 let Predicates = [HasAVX, HasAES] in {
7350   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7351       (ins VR128:$src1),
7352       "vaesimc\t{$src1, $dst|$dst, $src1}",
7353       [(set VR128:$dst,
7354         (int_x86_aesni_aesimc VR128:$src1))]>,
7355       OpSize, VEX;
7356   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7357       (ins i128mem:$src1),
7358       "vaesimc\t{$src1, $dst|$dst, $src1}",
7359       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7360       OpSize, VEX;
7361 }
7362 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7363   (ins VR128:$src1),
7364   "aesimc\t{$src1, $dst|$dst, $src1}",
7365   [(set VR128:$dst,
7366     (int_x86_aesni_aesimc VR128:$src1))]>,
7367   OpSize;
7368 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7369   (ins i128mem:$src1),
7370   "aesimc\t{$src1, $dst|$dst, $src1}",
7371   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7372   OpSize;
7373
7374 // AES Round Key Generation Assist
7375 let Predicates = [HasAVX, HasAES] in {
7376   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7377       (ins VR128:$src1, i8imm:$src2),
7378       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7379       [(set VR128:$dst,
7380         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7381       OpSize, VEX;
7382   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7383       (ins i128mem:$src1, i8imm:$src2),
7384       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7385       [(set VR128:$dst,
7386         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7387       OpSize, VEX;
7388 }
7389 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7390   (ins VR128:$src1, i8imm:$src2),
7391   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7392   [(set VR128:$dst,
7393     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7394   OpSize;
7395 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7396   (ins i128mem:$src1, i8imm:$src2),
7397   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7398   [(set VR128:$dst,
7399     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7400   OpSize;
7401
7402 //===----------------------------------------------------------------------===//
7403 // PCLMUL Instructions
7404 //===----------------------------------------------------------------------===//
7405
7406 // AVX carry-less Multiplication instructions
7407 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7408            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7409            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7410            [(set VR128:$dst,
7411              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7412
7413 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7414            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7415            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7416            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7417                               (memopv2i64 addr:$src2), imm:$src3))]>;
7418
7419 // Carry-less Multiplication instructions
7420 let Constraints = "$src1 = $dst" in {
7421 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7422            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7423            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7424            [(set VR128:$dst,
7425              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7426
7427 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7428            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7429            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7430            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7431                               (memopv2i64 addr:$src2), imm:$src3))]>;
7432 } // Constraints = "$src1 = $dst"
7433
7434
7435 multiclass pclmul_alias<string asm, int immop> {
7436   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7437                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7438
7439   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7440                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7441
7442   def : InstAlias<!strconcat("vpclmul", asm,
7443                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7444                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7445
7446   def : InstAlias<!strconcat("vpclmul", asm,
7447                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7448                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7449 }
7450 defm : pclmul_alias<"hqhq", 0x11>;
7451 defm : pclmul_alias<"hqlq", 0x01>;
7452 defm : pclmul_alias<"lqhq", 0x10>;
7453 defm : pclmul_alias<"lqlq", 0x00>;
7454
7455 //===----------------------------------------------------------------------===//
7456 // SSE4A Instructions
7457 //===----------------------------------------------------------------------===//
7458
7459 let Predicates = [HasSSE4A] in {
7460
7461 let Constraints = "$src = $dst" in {
7462 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7463                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7464                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7465                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7466                                     imm:$idx))]>, TB, OpSize;
7467 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7468               (ins VR128:$src, VR128:$mask),
7469               "extrq\t{$mask, $src|$src, $mask}",
7470               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7471                                  VR128:$mask))]>, TB, OpSize;
7472
7473 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7474                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7475                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7476                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7477                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7478 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7479                  (ins VR128:$src, VR128:$mask),
7480                  "insertq\t{$mask, $src|$src, $mask}",
7481                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7482                                     VR128:$mask))]>, XD;
7483 }
7484
7485 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7486                 "movntss\t{$src, $dst|$dst, $src}",
7487                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7488
7489 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7490                 "movntsd\t{$src, $dst|$dst, $src}",
7491                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7492 }
7493
7494 //===----------------------------------------------------------------------===//
7495 // AVX Instructions
7496 //===----------------------------------------------------------------------===//
7497
7498 //===----------------------------------------------------------------------===//
7499 // VBROADCAST - Load from memory and broadcast to all elements of the
7500 //              destination operand
7501 //
7502 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7503                     X86MemOperand x86memop, Intrinsic Int> :
7504   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7505         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7506         [(set RC:$dst, (Int addr:$src))]>, VEX;
7507
7508 // AVX2 adds register forms
7509 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7510                          Intrinsic Int> :
7511   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7512          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7513          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7514
7515 let ExeDomain = SSEPackedSingle in {
7516   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7517                                       int_x86_avx_vbroadcast_ss>;
7518   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7519                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7520 }
7521 let ExeDomain = SSEPackedDouble in
7522 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7523                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7524 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7525                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7526
7527 let ExeDomain = SSEPackedSingle in {
7528   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7529                                            int_x86_avx2_vbroadcast_ss_ps>;
7530   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7531                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7532 }
7533 let ExeDomain = SSEPackedDouble in
7534 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7535                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7536
7537 let Predicates = [HasAVX2] in
7538 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7539                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7540
7541 let Predicates = [HasAVX] in
7542 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7543           (VBROADCASTF128 addr:$src)>;
7544
7545
7546 //===----------------------------------------------------------------------===//
7547 // VINSERTF128 - Insert packed floating-point values
7548 //
7549 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7550 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7551           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7552           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7553           []>, VEX_4V, VEX_L;
7554 let mayLoad = 1 in
7555 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7556           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7557           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7558           []>, VEX_4V, VEX_L;
7559 }
7560
7561 let Predicates = [HasAVX] in {
7562 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7563                                    (iPTR imm)),
7564           (VINSERTF128rr VR256:$src1, VR128:$src2,
7565                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7566 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7567                                    (iPTR imm)),
7568           (VINSERTF128rr VR256:$src1, VR128:$src2,
7569                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7570
7571 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7572                                    (iPTR imm)),
7573           (VINSERTF128rm VR256:$src1, addr:$src2,
7574                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7575 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7576                                    (iPTR imm)),
7577           (VINSERTF128rm VR256:$src1, addr:$src2,
7578                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7579 }
7580
7581 let Predicates = [HasAVX1Only] in {
7582 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7583                                    (iPTR imm)),
7584           (VINSERTF128rr VR256:$src1, VR128:$src2,
7585                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7586 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7587                                    (iPTR imm)),
7588           (VINSERTF128rr VR256:$src1, VR128:$src2,
7589                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7590 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7591                                    (iPTR imm)),
7592           (VINSERTF128rr VR256:$src1, VR128:$src2,
7593                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7594 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7595                                    (iPTR imm)),
7596           (VINSERTF128rr VR256:$src1, VR128:$src2,
7597                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7598
7599 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7600                                    (iPTR imm)),
7601           (VINSERTF128rm VR256:$src1, addr:$src2,
7602                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7603 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7604                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7605                                    (iPTR imm)),
7606           (VINSERTF128rm VR256:$src1, addr:$src2,
7607                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7608 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7609                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7610                                    (iPTR imm)),
7611           (VINSERTF128rm VR256:$src1, addr:$src2,
7612                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7613 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7614                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7615                                    (iPTR imm)),
7616           (VINSERTF128rm VR256:$src1, addr:$src2,
7617                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7618 }
7619
7620 //===----------------------------------------------------------------------===//
7621 // VEXTRACTF128 - Extract packed floating-point values
7622 //
7623 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7624 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7625           (ins VR256:$src1, i8imm:$src2),
7626           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7627           []>, VEX, VEX_L;
7628 let mayStore = 1 in
7629 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7630           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7631           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7632           []>, VEX, VEX_L;
7633 }
7634
7635 // AVX1 patterns
7636 let Predicates = [HasAVX] in {
7637 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7638           (v4f32 (VEXTRACTF128rr
7639                     (v8f32 VR256:$src1),
7640                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7641 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7642           (v2f64 (VEXTRACTF128rr
7643                     (v4f64 VR256:$src1),
7644                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7645
7646 def : Pat<(alignedstore (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7647                                 (iPTR imm))), addr:$dst),
7648           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7649            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7650 def : Pat<(alignedstore (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7651                                 (iPTR imm))), addr:$dst),
7652           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7653            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7654 }
7655
7656 let Predicates = [HasAVX1Only] in {
7657 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7658           (v2i64 (VEXTRACTF128rr
7659                   (v4i64 VR256:$src1),
7660                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7661 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7662           (v4i32 (VEXTRACTF128rr
7663                   (v8i32 VR256:$src1),
7664                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7665 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7666           (v8i16 (VEXTRACTF128rr
7667                   (v16i16 VR256:$src1),
7668                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7669 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7670           (v16i8 (VEXTRACTF128rr
7671                   (v32i8 VR256:$src1),
7672                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7673
7674 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7675                                 (iPTR imm))), addr:$dst),
7676           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7677            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7678 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7679                                 (iPTR imm))), addr:$dst),
7680           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7681            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7682 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7683                                 (iPTR imm))), addr:$dst),
7684           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7685            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7686 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7687                                 (iPTR imm))), addr:$dst),
7688           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7689            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7690 }
7691
7692 //===----------------------------------------------------------------------===//
7693 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7694 //
7695 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7696                           Intrinsic IntLd, Intrinsic IntLd256,
7697                           Intrinsic IntSt, Intrinsic IntSt256> {
7698   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7699              (ins VR128:$src1, f128mem:$src2),
7700              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7701              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7702              VEX_4V;
7703   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7704              (ins VR256:$src1, f256mem:$src2),
7705              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7706              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7707              VEX_4V, VEX_L;
7708   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7709              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7710              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7711              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7712   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7713              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7714              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7715              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7716 }
7717
7718 let ExeDomain = SSEPackedSingle in
7719 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7720                                  int_x86_avx_maskload_ps,
7721                                  int_x86_avx_maskload_ps_256,
7722                                  int_x86_avx_maskstore_ps,
7723                                  int_x86_avx_maskstore_ps_256>;
7724 let ExeDomain = SSEPackedDouble in
7725 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7726                                  int_x86_avx_maskload_pd,
7727                                  int_x86_avx_maskload_pd_256,
7728                                  int_x86_avx_maskstore_pd,
7729                                  int_x86_avx_maskstore_pd_256>;
7730
7731 //===----------------------------------------------------------------------===//
7732 // VPERMIL - Permute Single and Double Floating-Point Values
7733 //
7734 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7735                       RegisterClass RC, X86MemOperand x86memop_f,
7736                       X86MemOperand x86memop_i, PatFrag i_frag,
7737                       Intrinsic IntVar, ValueType vt> {
7738   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7739              (ins RC:$src1, RC:$src2),
7740              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7741              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7742   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7743              (ins RC:$src1, x86memop_i:$src2),
7744              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7745              [(set RC:$dst, (IntVar RC:$src1,
7746                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7747
7748   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7749              (ins RC:$src1, i8imm:$src2),
7750              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7751              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7752   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7753              (ins x86memop_f:$src1, i8imm:$src2),
7754              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7755              [(set RC:$dst,
7756                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7757 }
7758
7759 let ExeDomain = SSEPackedSingle in {
7760   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7761                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7762   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7763                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7764 }
7765 let ExeDomain = SSEPackedDouble in {
7766   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7767                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7768   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7769                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7770 }
7771
7772 let Predicates = [HasAVX] in {
7773 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7774           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7775 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7776           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7777 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7778                                (i8 imm:$imm))),
7779           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7780 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7781           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7782
7783 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7784           (VPERMILPDri VR128:$src1, imm:$imm)>;
7785 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7786           (VPERMILPDmi addr:$src1, imm:$imm)>;
7787 }
7788
7789 //===----------------------------------------------------------------------===//
7790 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7791 //
7792 let ExeDomain = SSEPackedSingle in {
7793 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7794           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7795           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7796           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7797                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7798 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7799           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7800           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7801           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7802                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7803 }
7804
7805 let Predicates = [HasAVX] in {
7806 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7807           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7808 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7809                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7810           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7811 }
7812
7813 let Predicates = [HasAVX1Only] in {
7814 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7815           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7816 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7817           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7818 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7819           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7820 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7821           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7822
7823 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7824                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7825           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7826 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7827                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7828           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7829 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7830                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7831           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7832 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7833                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7834           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7835 }
7836
7837 //===----------------------------------------------------------------------===//
7838 // VZERO - Zero YMM registers
7839 //
7840 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7841             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7842   // Zero All YMM registers
7843   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7844                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7845
7846   // Zero Upper bits of YMM registers
7847   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7848                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7849 }
7850
7851 //===----------------------------------------------------------------------===//
7852 // Half precision conversion instructions
7853 //===----------------------------------------------------------------------===//
7854 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7855   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7856              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7857              [(set RC:$dst, (Int VR128:$src))]>,
7858              T8, OpSize, VEX;
7859   let neverHasSideEffects = 1, mayLoad = 1 in
7860   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7861              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7862 }
7863
7864 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7865   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7866                (ins RC:$src1, i32i8imm:$src2),
7867                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7868                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7869                TA, OpSize, VEX;
7870   let neverHasSideEffects = 1, mayStore = 1 in
7871   def mr : Ii8<0x1D, MRMDestMem, (outs),
7872                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7873                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7874                TA, OpSize, VEX;
7875 }
7876
7877 let Predicates = [HasAVX, HasF16C] in {
7878   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7879   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7880   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7881   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7882 }
7883
7884 //===----------------------------------------------------------------------===//
7885 // AVX2 Instructions
7886 //===----------------------------------------------------------------------===//
7887
7888 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7889 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7890                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7891                  X86MemOperand x86memop> {
7892   let isCommutable = 1 in
7893   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7894         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7895         !strconcat(OpcodeStr,
7896             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7897         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7898         VEX_4V;
7899   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7900         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7901         !strconcat(OpcodeStr,
7902             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7903         [(set RC:$dst,
7904           (IntId RC:$src1,
7905            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7906         VEX_4V;
7907 }
7908
7909 let isCommutable = 0 in {
7910 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7911                                    VR128, memopv2i64, i128mem>;
7912 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7913                                     VR256, memopv4i64, i256mem>, VEX_L;
7914 }
7915
7916 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7917                   imm:$mask)),
7918           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7919 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7920                   imm:$mask)),
7921           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7922
7923 //===----------------------------------------------------------------------===//
7924 // VPBROADCAST - Load from memory and broadcast to all elements of the
7925 //               destination operand
7926 //
7927 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7928                           X86MemOperand x86memop, PatFrag ld_frag,
7929                           Intrinsic Int128, Intrinsic Int256> {
7930   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7931                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7932                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7933   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7934                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7935                   [(set VR128:$dst,
7936                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7937   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7938                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7939                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7940   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7941                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7942                    [(set VR256:$dst,
7943                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7944                    VEX, VEX_L;
7945 }
7946
7947 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7948                                     int_x86_avx2_pbroadcastb_128,
7949                                     int_x86_avx2_pbroadcastb_256>;
7950 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7951                                     int_x86_avx2_pbroadcastw_128,
7952                                     int_x86_avx2_pbroadcastw_256>;
7953 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7954                                     int_x86_avx2_pbroadcastd_128,
7955                                     int_x86_avx2_pbroadcastd_256>;
7956 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7957                                     int_x86_avx2_pbroadcastq_128,
7958                                     int_x86_avx2_pbroadcastq_256>;
7959
7960 let Predicates = [HasAVX2] in {
7961   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7962           (VPBROADCASTBrm addr:$src)>;
7963   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7964           (VPBROADCASTBYrm addr:$src)>;
7965   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7966           (VPBROADCASTWrm addr:$src)>;
7967   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7968           (VPBROADCASTWYrm addr:$src)>;
7969   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7970           (VPBROADCASTDrm addr:$src)>;
7971   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7972           (VPBROADCASTDYrm addr:$src)>;
7973   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7974           (VPBROADCASTQrm addr:$src)>;
7975   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7976           (VPBROADCASTQYrm addr:$src)>;
7977
7978   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7979           (VPBROADCASTBrr VR128:$src)>;
7980   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7981           (VPBROADCASTBYrr VR128:$src)>;
7982   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7983           (VPBROADCASTWrr VR128:$src)>;
7984   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7985           (VPBROADCASTWYrr VR128:$src)>;
7986   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7987           (VPBROADCASTDrr VR128:$src)>;
7988   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7989           (VPBROADCASTDYrr VR128:$src)>;
7990   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7991           (VPBROADCASTQrr VR128:$src)>;
7992   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7993           (VPBROADCASTQYrr VR128:$src)>;
7994   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7995           (VBROADCASTSSrr VR128:$src)>;
7996   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7997           (VBROADCASTSSYrr VR128:$src)>;
7998   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7999           (VPBROADCASTQrr VR128:$src)>;
8000   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8001           (VBROADCASTSDYrr VR128:$src)>;
8002
8003   // Provide fallback in case the load node that is used in the patterns above
8004   // is used by additional users, which prevents the pattern selection.
8005   let AddedComplexity = 20 in {
8006     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8007               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8008     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8009               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8010     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8011               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8012
8013     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8014               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8015     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8016               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8017     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8018               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8019   }
8020 }
8021
8022 // AVX1 broadcast patterns
8023 let Predicates = [HasAVX1Only] in {
8024 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8025           (VBROADCASTSSYrm addr:$src)>;
8026 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8027           (VBROADCASTSDYrm addr:$src)>;
8028 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8029           (VBROADCASTSSrm addr:$src)>;
8030 }
8031
8032 let Predicates = [HasAVX] in {
8033 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8034           (VBROADCASTSSYrm addr:$src)>;
8035 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8036           (VBROADCASTSDYrm addr:$src)>;
8037 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8038           (VBROADCASTSSrm addr:$src)>;
8039
8040   // Provide fallback in case the load node that is used in the patterns above
8041   // is used by additional users, which prevents the pattern selection.
8042   let AddedComplexity = 20 in {
8043   // 128bit broadcasts:
8044   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8045             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8046   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8047             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8048               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8049               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8050   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8051             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8052               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8053               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8054
8055   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8056             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8057   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8058             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8059               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8060               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8061   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8062             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8063               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8064               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8065   }
8066 }
8067
8068 //===----------------------------------------------------------------------===//
8069 // VPERM - Permute instructions
8070 //
8071
8072 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8073                      ValueType OpVT> {
8074   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8075                    (ins VR256:$src1, VR256:$src2),
8076                    !strconcat(OpcodeStr,
8077                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8078                    [(set VR256:$dst,
8079                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8080                    VEX_4V, VEX_L;
8081   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8082                    (ins VR256:$src1, i256mem:$src2),
8083                    !strconcat(OpcodeStr,
8084                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8085                    [(set VR256:$dst,
8086                      (OpVT (X86VPermv VR256:$src1,
8087                             (bitconvert (mem_frag addr:$src2)))))]>,
8088                    VEX_4V, VEX_L;
8089 }
8090
8091 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
8092 let ExeDomain = SSEPackedSingle in
8093 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
8094
8095 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8096                          ValueType OpVT> {
8097   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8098                      (ins VR256:$src1, i8imm:$src2),
8099                      !strconcat(OpcodeStr,
8100                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8101                      [(set VR256:$dst,
8102                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8103                      VEX, VEX_L;
8104   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8105                      (ins i256mem:$src1, i8imm:$src2),
8106                      !strconcat(OpcodeStr,
8107                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8108                      [(set VR256:$dst,
8109                        (OpVT (X86VPermi (mem_frag addr:$src1),
8110                               (i8 imm:$src2))))]>, VEX, VEX_L;
8111 }
8112
8113 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
8114 let ExeDomain = SSEPackedDouble in
8115 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
8116
8117 //===----------------------------------------------------------------------===//
8118 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8119 //
8120 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8121           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8122           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8123           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8124                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8125 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8126           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8127           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8128           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
8129                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8130
8131 let Predicates = [HasAVX2] in {
8132 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8133           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8134 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8135           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8136 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8137           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8138
8139 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
8140                   (i8 imm:$imm))),
8141           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8142 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8143                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
8144           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8145 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
8146                   (i8 imm:$imm))),
8147           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8148 }
8149
8150
8151 //===----------------------------------------------------------------------===//
8152 // VINSERTI128 - Insert packed integer values
8153 //
8154 let neverHasSideEffects = 1 in {
8155 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8156           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8157           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8158           []>, VEX_4V, VEX_L;
8159 let mayLoad = 1 in
8160 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8161           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8162           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8163           []>, VEX_4V, VEX_L;
8164 }
8165
8166 let Predicates = [HasAVX2] in {
8167 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8168                                    (iPTR imm)),
8169           (VINSERTI128rr VR256:$src1, VR128:$src2,
8170                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8171 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8172                                    (iPTR imm)),
8173           (VINSERTI128rr VR256:$src1, VR128:$src2,
8174                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8175 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8176                                    (iPTR imm)),
8177           (VINSERTI128rr VR256:$src1, VR128:$src2,
8178                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8179 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8180                                    (iPTR imm)),
8181           (VINSERTI128rr VR256:$src1, VR128:$src2,
8182                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8183
8184 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
8185                                    (iPTR imm)),
8186           (VINSERTI128rm VR256:$src1, addr:$src2,
8187                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8188 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8189                                    (bc_v4i32 (memopv2i64 addr:$src2)),
8190                                    (iPTR imm)),
8191           (VINSERTI128rm VR256:$src1, addr:$src2,
8192                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8193 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8194                                    (bc_v16i8 (memopv2i64 addr:$src2)),
8195                                    (iPTR imm)),
8196           (VINSERTI128rm VR256:$src1, addr:$src2,
8197                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8198 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8199                                    (bc_v8i16 (memopv2i64 addr:$src2)),
8200                                    (iPTR imm)),
8201           (VINSERTI128rm VR256:$src1, addr:$src2,
8202                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8203 }
8204
8205 //===----------------------------------------------------------------------===//
8206 // VEXTRACTI128 - Extract packed integer values
8207 //
8208 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8209           (ins VR256:$src1, i8imm:$src2),
8210           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8211           [(set VR128:$dst,
8212             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8213           VEX, VEX_L;
8214 let neverHasSideEffects = 1, mayStore = 1 in
8215 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8216           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8217           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8218           VEX, VEX_L;
8219
8220 let Predicates = [HasAVX2] in {
8221 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8222           (v2i64 (VEXTRACTI128rr
8223                     (v4i64 VR256:$src1),
8224                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8225 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8226           (v4i32 (VEXTRACTI128rr
8227                     (v8i32 VR256:$src1),
8228                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8229 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8230           (v8i16 (VEXTRACTI128rr
8231                     (v16i16 VR256:$src1),
8232                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8233 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8234           (v16i8 (VEXTRACTI128rr
8235                     (v32i8 VR256:$src1),
8236                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8237
8238 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8239                                 (iPTR imm))), addr:$dst),
8240           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8241            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8242 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8243                                 (iPTR imm))), addr:$dst),
8244           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8245            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8246 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8247                                 (iPTR imm))), addr:$dst),
8248           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8249            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8250 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8251                                 (iPTR imm))), addr:$dst),
8252           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8253            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8254 }
8255
8256 //===----------------------------------------------------------------------===//
8257 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8258 //
8259 multiclass avx2_pmovmask<string OpcodeStr,
8260                          Intrinsic IntLd128, Intrinsic IntLd256,
8261                          Intrinsic IntSt128, Intrinsic IntSt256> {
8262   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8263              (ins VR128:$src1, i128mem:$src2),
8264              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8265              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8266   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8267              (ins VR256:$src1, i256mem:$src2),
8268              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8269              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8270              VEX_4V, VEX_L;
8271   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8272              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8273              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8274              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8275   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8276              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8277              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8278              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8279 }
8280
8281 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8282                                 int_x86_avx2_maskload_d,
8283                                 int_x86_avx2_maskload_d_256,
8284                                 int_x86_avx2_maskstore_d,
8285                                 int_x86_avx2_maskstore_d_256>;
8286 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8287                                 int_x86_avx2_maskload_q,
8288                                 int_x86_avx2_maskload_q_256,
8289                                 int_x86_avx2_maskstore_q,
8290                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8291
8292
8293 //===----------------------------------------------------------------------===//
8294 // Variable Bit Shifts
8295 //
8296 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8297                           ValueType vt128, ValueType vt256> {
8298   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8299              (ins VR128:$src1, VR128:$src2),
8300              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8301              [(set VR128:$dst,
8302                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8303              VEX_4V;
8304   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8305              (ins VR128:$src1, i128mem:$src2),
8306              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8307              [(set VR128:$dst,
8308                (vt128 (OpNode VR128:$src1,
8309                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8310              VEX_4V;
8311   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8312              (ins VR256:$src1, VR256:$src2),
8313              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8314              [(set VR256:$dst,
8315                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8316              VEX_4V, VEX_L;
8317   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8318              (ins VR256:$src1, i256mem:$src2),
8319              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8320              [(set VR256:$dst,
8321                (vt256 (OpNode VR256:$src1,
8322                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8323              VEX_4V, VEX_L;
8324 }
8325
8326 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8327 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8328 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8329 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8330 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8331
8332 //===----------------------------------------------------------------------===//
8333 // VGATHER - GATHER Operations
8334 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8335                        X86MemOperand memop128, X86MemOperand memop256> {
8336   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8337             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8338             !strconcat(OpcodeStr,
8339               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8340             []>, VEX_4VOp3;
8341   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8342             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8343             !strconcat(OpcodeStr,
8344               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8345             []>, VEX_4VOp3, VEX_L;
8346 }
8347
8348 let mayLoad = 1, Constraints
8349   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8350   in {
8351   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8352   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8353   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8354   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8355   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8356   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8357   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8358   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8359 }