lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  25 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  26 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  33 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  36 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  37 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  38                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  39 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  42                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  43                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  44 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  45                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  46                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  47 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  48                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  49                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  50
  51 //===----------------------------------------------------------------------===//
  52 // SSE 'Special' Instructions
  53 //===----------------------------------------------------------------------===//
  54
  55 let isImplicitDef = 1 in {
  56 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (outs VR128:$dst), (ins),
  57                            "#IMPLICIT_DEF $dst",
  58                            [(set VR128:$dst, (v4f32 (undef)))]>,
  59                          Requires<[HasSSE1]>;
  60 def IMPLICIT_DEF_FR32  : I<0, Pseudo, (outs FR32:$dst), (ins),
  61                            "#IMPLICIT_DEF $dst",
  62                            [(set FR32:$dst, (undef))]>, Requires<[HasSSE1]>;
  63 def IMPLICIT_DEF_FR64  : I<0, Pseudo, (outs FR64:$dst), (ins),
  64                            "#IMPLICIT_DEF $dst",
  65                            [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
  66 }
  67
  68 //===----------------------------------------------------------------------===//
  69 // SSE Complex Patterns
  70 //===----------------------------------------------------------------------===//
  71
  72 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  73 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  74 // forms.
  75 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  76                                   [SDNPHasChain, SDNPMayLoad]>;
  77 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  78                                   [SDNPHasChain, SDNPMayLoad]>;
  79
  80 def ssmem : Operand<v4f32> {
  81   let PrintMethod = "printf32mem";
  82   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  83 }
  84 def sdmem : Operand<v2f64> {
  85   let PrintMethod = "printf64mem";
  86   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  87 }
  88
  89 //===----------------------------------------------------------------------===//
  90 // SSE pattern fragments
  91 //===----------------------------------------------------------------------===//
  92
  93 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  94 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  95 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  96 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  97
  98 // Like 'store', but always requires vector alignment.
  99 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 100                            (st node:$val, node:$ptr), [{
 101   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 102     return !ST->isTruncatingStore() &&
 103            ST->getAddressingMode() == ISD::UNINDEXED &&
 104            ST->getAlignment() >= 16;
 105   return false;
 106 }]>;
 107
 108 // Like 'load', but always requires vector alignment.
 109 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 110   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 111     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 112            LD->getAddressingMode() == ISD::UNINDEXED &&
 113            LD->getAlignment() >= 16;
 114   return false;
 115 }]>;
 116
 117 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 118 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 119 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 120 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 121 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 122 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 123
 124 // Like 'load', but uses special alignment checks suitable for use in
 125 // memory operands in most SSE instructions, which are required to
 126 // be naturally aligned on some targets but not on others.
 127 // FIXME: Actually implement support for targets that don't require the
 128 //        alignment. This probably wants a subtarget predicate.
 129 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 130   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 131     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 132            LD->getAddressingMode() == ISD::UNINDEXED &&
 133            LD->getAlignment() >= 16;
 134   return false;
 135 }]>;
 136
 137 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 138 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 139 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 140 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 141 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 142 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 143 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 144
 145 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 146 // 16-byte boundary.
 147 // FIXME: 8 byte alignment for mmx reads is not required
 148 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 149   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 150     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 151            LD->getAddressingMode() == ISD::UNINDEXED &&
 152            LD->getAlignment() >= 8;
 153   return false;
 154 }]>;
 155
 156 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 157 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 158 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 159 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 160
 161 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 162 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 163 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 164 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 165 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 166 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 167
 168 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 169   return N->isExactlyValue(+0.0);
 170 }]>;
 171
 172 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 173   // Transformation function: imm >> 3
 174   return getI32Imm(N->getValue() >> 3);
 175 }]>;
 176
 177 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 178 // SHUFP* etc. imm.
 179 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 180   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 181 }]>;
 182
 183 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 184 // PSHUFHW imm.
 185 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 186   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 187 }]>;
 188
 189 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 190 // PSHUFLW imm.
 191 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 192   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 193 }]>;
 194
 195 def SSE_splat_mask : PatLeaf<(build_vector), [{
 196   return X86::isSplatMask(N);
 197 }], SHUFFLE_get_shuf_imm>;
 198
 199 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 200   return X86::isSplatLoMask(N);
 201 }]>;
 202
 203 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 204   return X86::isMOVHLPSMask(N);
 205 }]>;
 206
 207 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 208   return X86::isMOVHLPS_v_undef_Mask(N);
 209 }]>;
 210
 211 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 212   return X86::isMOVHPMask(N);
 213 }]>;
 214
 215 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 216   return X86::isMOVLPMask(N);
 217 }]>;
 218
 219 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 220   return X86::isMOVLMask(N);
 221 }]>;
 222
 223 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 224   return X86::isMOVSHDUPMask(N);
 225 }]>;
 226
 227 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 228   return X86::isMOVSLDUPMask(N);
 229 }]>;
 230
 231 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 232   return X86::isUNPCKLMask(N);
 233 }]>;
 234
 235 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 236   return X86::isUNPCKHMask(N);
 237 }]>;
 238
 239 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 240   return X86::isUNPCKL_v_undef_Mask(N);
 241 }]>;
 242
 243 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 244   return X86::isUNPCKH_v_undef_Mask(N);
 245 }]>;
 246
 247 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 248   return X86::isPSHUFDMask(N);
 249 }], SHUFFLE_get_shuf_imm>;
 250
 251 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 252   return X86::isPSHUFHWMask(N);
 253 }], SHUFFLE_get_pshufhw_imm>;
 254
 255 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 256   return X86::isPSHUFLWMask(N);
 257 }], SHUFFLE_get_pshuflw_imm>;
 258
 259 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 260   return X86::isPSHUFDMask(N);
 261 }], SHUFFLE_get_shuf_imm>;
 262
 263 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 264   return X86::isSHUFPMask(N);
 265 }], SHUFFLE_get_shuf_imm>;
 266
 267 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 268   return X86::isSHUFPMask(N);
 269 }], SHUFFLE_get_shuf_imm>;
 270
 271 //===----------------------------------------------------------------------===//
 272 // SSE scalar FP Instructions
 273 //===----------------------------------------------------------------------===//
 274
 275 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 276 // scheduler into a branch sequence.
 277 // These are expanded by the scheduler.
 278 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 279   def CMOV_FR32 : I<0, Pseudo,
 280                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 281                     "#CMOV_FR32 PSEUDO!",
 282                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 283                                                   EFLAGS))]>;
 284   def CMOV_FR64 : I<0, Pseudo,
 285                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 286                     "#CMOV_FR64 PSEUDO!",
 287                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 288                                                   EFLAGS))]>;
 289   def CMOV_V4F32 : I<0, Pseudo,
 290                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 291                     "#CMOV_V4F32 PSEUDO!",
 292                     [(set VR128:$dst,
 293                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 294                                           EFLAGS)))]>;
 295   def CMOV_V2F64 : I<0, Pseudo,
 296                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 297                     "#CMOV_V2F64 PSEUDO!",
 298                     [(set VR128:$dst,
 299                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 300                                           EFLAGS)))]>;
 301   def CMOV_V2I64 : I<0, Pseudo,
 302                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 303                     "#CMOV_V2I64 PSEUDO!",
 304                     [(set VR128:$dst,
 305                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 306                                           EFLAGS)))]>;
 307 }
 308
 309 //===----------------------------------------------------------------------===//
 310 // SSE1 Instructions
 311 //===----------------------------------------------------------------------===//
 312
 313 // Move Instructions
 314 let neverHasSideEffects = 1 in
 315 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 316                   "movss\t{$src, $dst|$dst, $src}", []>;
 317 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 318 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 319                   "movss\t{$src, $dst|$dst, $src}",
 320                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 321 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 322                   "movss\t{$src, $dst|$dst, $src}",
 323                   [(store FR32:$src, addr:$dst)]>;
 324
 325 // Conversion instructions
 326 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 327                       "cvttss2si\t{$src, $dst|$dst, $src}",
 328                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 329 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 330                       "cvttss2si\t{$src, $dst|$dst, $src}",
 331                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 332 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 333                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 334                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 335 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 336                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 337                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 338
 339 // Match intrinsics which expect XMM operand(s).
 340 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 341                          "cvtss2si\t{$src, $dst|$dst, $src}",
 342                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 343 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 344                          "cvtss2si\t{$src, $dst|$dst, $src}",
 345                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 346                                            (load addr:$src)))]>;
 347
 348 // Match intrinisics which expect MM and XMM operand(s).
 349 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 350                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 351                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 352 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 353                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 354                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 355                                            (load addr:$src)))]>;
 356 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 357                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 358                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 359 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 360                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 361                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 362                                            (load addr:$src)))]>;
 363 let Constraints = "$src1 = $dst" in {
 364   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 365                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 366                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 367                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 368                                            VR64:$src2))]>;
 369   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 370                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 371                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 372                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 373                                             (load addr:$src2)))]>;
 374 }
 375
 376 // Aliases for intrinsics
 377 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 378                           "cvttss2si\t{$src, $dst|$dst, $src}",
 379                           [(set GR32:$dst,
 380                             (int_x86_sse_cvttss2si VR128:$src))]>;
 381 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 382                           "cvttss2si\t{$src, $dst|$dst, $src}",
 383                           [(set GR32:$dst,
 384                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 385
 386 let Constraints = "$src1 = $dst" in {
 387   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 388                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 389                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 390                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 391                                               GR32:$src2))]>;
 392   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 393                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 394                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 395                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 396                                               (loadi32 addr:$src2)))]>;
 397 }
 398
 399 // Comparison instructions
 400 let Constraints = "$src1 = $dst" in {
 401 let neverHasSideEffects = 1 in
 402   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 403                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 404                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 405 let neverHasSideEffects = 1, mayLoad = 1 in
 406   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 407                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 408                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 409 }
 410
 411 let Defs = [EFLAGS] in {
 412 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 413                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 414                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 415 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 416                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 417                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 418                     (implicit EFLAGS)]>;
 419 } // Defs = [EFLAGS]
 420
 421 // Aliases to match intrinsics which expect XMM operand(s).
 422 let Constraints = "$src1 = $dst" in {
 423   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 424                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 425                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 426                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 427                                            VR128:$src, imm:$cc))]>;
 428   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 429                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 430                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 431                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 432                                            (load addr:$src), imm:$cc))]>;
 433 }
 434
 435 let Defs = [EFLAGS] in {
 436 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 437                                             (ins VR128:$src1, VR128:$src2),
 438                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 439                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 440                         (implicit EFLAGS)]>;
 441 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 442                                             (ins VR128:$src1, f128mem:$src2),
 443                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 444                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 445                         (implicit EFLAGS)]>;
 446
 447 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 448                                            (ins VR128:$src1, VR128:$src2),
 449                       "comiss\t{$src2, $src1|$src1, $src2}",
 450                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 451                        (implicit EFLAGS)]>;
 452 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 453                                            (ins VR128:$src1, f128mem:$src2),
 454                       "comiss\t{$src2, $src1|$src1, $src2}",
 455                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 456                        (implicit EFLAGS)]>;
 457 } // Defs = [EFLAGS]
 458
 459 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 460 // start with 'Fs'.
 461
 462 // Alias instructions that map fld0 to pxor for sse.
 463 let isReMaterializable = 1 in
 464 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 465                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 466                Requires<[HasSSE1]>, TB, OpSize;
 467
 468 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 469 // disregarded.
 470 let neverHasSideEffects = 1 in
 471 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 472                      "movaps\t{$src, $dst|$dst, $src}", []>;
 473
 474 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 475 // disregarded.
 476 let isSimpleLoad = 1 in
 477 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 478                      "movaps\t{$src, $dst|$dst, $src}",
 479                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 480
 481 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 482 let Constraints = "$src1 = $dst" in {
 483 let isCommutable = 1 in {
 484   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 485                       "andps\t{$src2, $dst|$dst, $src2}",
 486                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 487   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 488                       "orps\t{$src2, $dst|$dst, $src2}",
 489                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 490   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 491                       "xorps\t{$src2, $dst|$dst, $src2}",
 492                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 493 }
 494
 495 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 496                     "andps\t{$src2, $dst|$dst, $src2}",
 497                     [(set FR32:$dst, (X86fand FR32:$src1,
 498                                       (memopfsf32 addr:$src2)))]>;
 499 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 500                     "orps\t{$src2, $dst|$dst, $src2}",
 501                     [(set FR32:$dst, (X86for FR32:$src1,
 502                                       (memopfsf32 addr:$src2)))]>;
 503 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 504                     "xorps\t{$src2, $dst|$dst, $src2}",
 505                     [(set FR32:$dst, (X86fxor FR32:$src1,
 506                                       (memopfsf32 addr:$src2)))]>;
 507 let neverHasSideEffects = 1 in {
 508 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 509                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 510                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 511
 512 let mayLoad = 1 in
 513 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 514                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 515                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 516 }
 517 }
 518
 519 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 520 ///
 521 /// In addition, we also have a special variant of the scalar form here to
 522 /// represent the associated intrinsic operation.  This form is unlike the
 523 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 524 /// and leaves the top elements undefined.
 525 ///
 526 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 527 /// six "instructions".
 528 ///
 529 let Constraints = "$src1 = $dst" in {
 530 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 531                                   SDNode OpNode, Intrinsic F32Int,
 532                                   bit Commutable = 0> {
 533   // Scalar operation, reg+reg.
 534   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 535                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 536                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 537     let isCommutable = Commutable;
 538   }
 539
 540   // Scalar operation, reg+mem.
 541   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 542                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 543                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 544
 545   // Vector operation, reg+reg.
 546   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 547                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 548                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 549     let isCommutable = Commutable;
 550   }
 551
 552   // Vector operation, reg+mem.
 553   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 554                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 555                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 556
 557   // Intrinsic operation, reg+reg.
 558   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 559                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 560                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 561     let isCommutable = Commutable;
 562   }
 563
 564   // Intrinsic operation, reg+mem.
 565   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 566                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 567                      [(set VR128:$dst, (F32Int VR128:$src1,
 568                                                sse_load_f32:$src2))]>;
 569 }
 570 }
 571
 572 // Arithmetic instructions
 573 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 574 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 575 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 576 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 577
 578 /// sse1_fp_binop_rm - Other SSE1 binops
 579 ///
 580 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 581 /// instructions for a full-vector intrinsic form.  Operations that map
 582 /// onto C operators don't use this form since they just use the plain
 583 /// vector form instead of having a separate vector intrinsic form.
 584 ///
 585 /// This provides a total of eight "instructions".
 586 ///
 587 let Constraints = "$src1 = $dst" in {
 588 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 589                             SDNode OpNode,
 590                             Intrinsic F32Int,
 591                             Intrinsic V4F32Int,
 592                             bit Commutable = 0> {
 593
 594   // Scalar operation, reg+reg.
 595   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 596                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 597                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 598     let isCommutable = Commutable;
 599   }
 600
 601   // Scalar operation, reg+mem.
 602   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 603                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 604                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 605
 606   // Vector operation, reg+reg.
 607   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 608                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 609                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 610     let isCommutable = Commutable;
 611   }
 612
 613   // Vector operation, reg+mem.
 614   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 615                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 616                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 617
 618   // Intrinsic operation, reg+reg.
 619   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 620                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 621                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 622     let isCommutable = Commutable;
 623   }
 624
 625   // Intrinsic operation, reg+mem.
 626   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 627                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 628                      [(set VR128:$dst, (F32Int VR128:$src1,
 629                                                sse_load_f32:$src2))]>;
 630
 631   // Vector intrinsic operation, reg+reg.
 632   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 633                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 634                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 635     let isCommutable = Commutable;
 636   }
 637
 638   // Vector intrinsic operation, reg+mem.
 639   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 640                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 641                      [(set VR128:$dst, (V4F32Int VR128:$src1, (load addr:$src2)))]>;
 642 }
 643 }
 644
 645 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 646                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 647 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 648                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 649
 650 //===----------------------------------------------------------------------===//
 651 // SSE packed FP Instructions
 652
 653 // Move Instructions
 654 let neverHasSideEffects = 1 in
 655 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 656                    "movaps\t{$src, $dst|$dst, $src}", []>;
 657 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 658 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 659                    "movaps\t{$src, $dst|$dst, $src}",
 660                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 661
 662 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 663                    "movaps\t{$src, $dst|$dst, $src}",
 664                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 665
 666 let neverHasSideEffects = 1 in
 667 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 668                    "movups\t{$src, $dst|$dst, $src}", []>;
 669 let isSimpleLoad = 1 in
 670 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 671                    "movups\t{$src, $dst|$dst, $src}",
 672                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 673 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 674                    "movups\t{$src, $dst|$dst, $src}",
 675                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 676
 677 // Intrinsic forms of MOVUPS load and store
 678 let isSimpleLoad = 1 in
 679 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 680                        "movups\t{$src, $dst|$dst, $src}",
 681                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 682 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 683                        "movups\t{$src, $dst|$dst, $src}",
 684                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 685
 686 let Constraints = "$src1 = $dst" in {
 687   let AddedComplexity = 20 in {
 688     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 689                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 690                        "movlps\t{$src2, $dst|$dst, $src2}",
 691                        [(set VR128:$dst,
 692                          (v4f32 (vector_shuffle VR128:$src1,
 693                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 694                                  MOVLP_shuffle_mask)))]>;
 695     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 696                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 697                        "movhps\t{$src2, $dst|$dst, $src2}",
 698                        [(set VR128:$dst,
 699                          (v4f32 (vector_shuffle VR128:$src1,
 700                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 701                                  MOVHP_shuffle_mask)))]>;
 702   } // AddedComplexity
 703 } // Constraints = "$src1 = $dst"
 704
 705 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 706                    "movlps\t{$src, $dst|$dst, $src}",
 707                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 708                                  (iPTR 0))), addr:$dst)]>;
 709
 710 // v2f64 extract element 1 is always custom lowered to unpack high to low
 711 // and extract element 0 so the non-store version isn't too horrible.
 712 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 713                    "movhps\t{$src, $dst|$dst, $src}",
 714                    [(store (f64 (vector_extract
 715                                  (v2f64 (vector_shuffle
 716                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 717                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 718                      addr:$dst)]>;
 719
 720 let Constraints = "$src1 = $dst" in {
 721 let AddedComplexity = 15 in {
 722 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 723                     "movlhps\t{$src2, $dst|$dst, $src2}",
 724                     [(set VR128:$dst,
 725                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 726                               MOVHP_shuffle_mask)))]>;
 727
 728 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 729                     "movhlps\t{$src2, $dst|$dst, $src2}",
 730                     [(set VR128:$dst,
 731                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 732                               MOVHLPS_shuffle_mask)))]>;
 733 } // AddedComplexity
 734 } // Constraints = "$src1 = $dst"
 735
 736
 737
 738 // Arithmetic
 739
 740 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 741 ///
 742 /// In addition, we also have a special variant of the scalar form here to
 743 /// represent the associated intrinsic operation.  This form is unlike the
 744 /// plain scalar form, in that it takes an entire vector (instead of a
 745 /// scalar) and leaves the top elements undefined.
 746 ///
 747 /// And, we have a special variant form for a full-vector intrinsic form.
 748 ///
 749 /// These four forms can each have a reg or a mem operand, so there are a
 750 /// total of eight "instructions".
 751 ///
 752 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 753                            SDNode OpNode,
 754                            Intrinsic F32Int,
 755                            Intrinsic V4F32Int,
 756                            bit Commutable = 0> {
 757   // Scalar operation, reg.
 758   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 759                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 760                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 761     let isCommutable = Commutable;
 762   }
 763
 764   // Scalar operation, mem.
 765   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 766                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 767                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 768
 769   // Vector operation, reg.
 770   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 771               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 772               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 773     let isCommutable = Commutable;
 774   }
 775
 776   // Vector operation, mem.
 777   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 778                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 779                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 780
 781   // Intrinsic operation, reg.
 782   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 783                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 784                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 785     let isCommutable = Commutable;
 786   }
 787
 788   // Intrinsic operation, mem.
 789   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 790                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 791                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 792
 793   // Vector intrinsic operation, reg
 794   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 795                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 796                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 797     let isCommutable = Commutable;
 798   }
 799
 800   // Vector intrinsic operation, mem
 801   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 802                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 803                     [(set VR128:$dst, (V4F32Int (load addr:$src)))]>;
 804 }
 805
 806 // Square root.
 807 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 808                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 809
 810 // Reciprocal approximations. Note that these typically require refinement
 811 // in order to obtain suitable precision.
 812 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 813                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 814 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 815                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 816
 817 // Logical
 818 let Constraints = "$src1 = $dst" in {
 819   let isCommutable = 1 in {
 820     def ANDPSrr : PSI<0x54, MRMSrcReg,
 821                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 822                       "andps\t{$src2, $dst|$dst, $src2}",
 823                       [(set VR128:$dst, (v2i64
 824                                          (and VR128:$src1, VR128:$src2)))]>;
 825     def ORPSrr  : PSI<0x56, MRMSrcReg,
 826                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 827                       "orps\t{$src2, $dst|$dst, $src2}",
 828                       [(set VR128:$dst, (v2i64
 829                                          (or VR128:$src1, VR128:$src2)))]>;
 830     def XORPSrr : PSI<0x57, MRMSrcReg,
 831                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 832                       "xorps\t{$src2, $dst|$dst, $src2}",
 833                       [(set VR128:$dst, (v2i64
 834                                          (xor VR128:$src1, VR128:$src2)))]>;
 835   }
 836
 837   def ANDPSrm : PSI<0x54, MRMSrcMem,
 838                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 839                     "andps\t{$src2, $dst|$dst, $src2}",
 840                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 841                                        (memopv2i64 addr:$src2)))]>;
 842   def ORPSrm  : PSI<0x56, MRMSrcMem,
 843                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 844                     "orps\t{$src2, $dst|$dst, $src2}",
 845                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 846                                        (memopv2i64 addr:$src2)))]>;
 847   def XORPSrm : PSI<0x57, MRMSrcMem,
 848                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 849                     "xorps\t{$src2, $dst|$dst, $src2}",
 850                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 851                                        (memopv2i64 addr:$src2)))]>;
 852   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 853                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 854                      "andnps\t{$src2, $dst|$dst, $src2}",
 855                      [(set VR128:$dst,
 856                        (v2i64 (and (xor VR128:$src1,
 857                                     (bc_v2i64 (v4i32 immAllOnesV))),
 858                                VR128:$src2)))]>;
 859   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 860                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 861                      "andnps\t{$src2, $dst|$dst, $src2}",
 862                      [(set VR128:$dst,
 863                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 864                                     (bc_v2i64 (v4i32 immAllOnesV))),
 865                                (memopv2i64 addr:$src2))))]>;
 866 }
 867
 868 let Constraints = "$src1 = $dst" in {
 869   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 870                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 871                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 872                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 873                                          VR128:$src, imm:$cc))]>;
 874   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 875                       (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 876                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 877                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 878                                          (load addr:$src), imm:$cc))]>;
 879 }
 880
 881 // Shuffle and unpack instructions
 882 let Constraints = "$src1 = $dst" in {
 883   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 884     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 885                           (outs VR128:$dst), (ins VR128:$src1,
 886                            VR128:$src2, i32i8imm:$src3),
 887                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 888                           [(set VR128:$dst,
 889                             (v4f32 (vector_shuffle
 890                                     VR128:$src1, VR128:$src2,
 891                                     SHUFP_shuffle_mask:$src3)))]>;
 892   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 893                         (outs VR128:$dst), (ins VR128:$src1,
 894                          f128mem:$src2, i32i8imm:$src3),
 895                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 896                         [(set VR128:$dst,
 897                           (v4f32 (vector_shuffle
 898                                   VR128:$src1, (memopv4f32 addr:$src2),
 899                                   SHUFP_shuffle_mask:$src3)))]>;
 900
 901   let AddedComplexity = 10 in {
 902     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 903                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 904                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 905                          [(set VR128:$dst,
 906                            (v4f32 (vector_shuffle
 907                                    VR128:$src1, VR128:$src2,
 908                                    UNPCKH_shuffle_mask)))]>;
 909     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 910                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 911                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 912                          [(set VR128:$dst,
 913                            (v4f32 (vector_shuffle
 914                                    VR128:$src1, (memopv4f32 addr:$src2),
 915                                    UNPCKH_shuffle_mask)))]>;
 916
 917     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 918                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 919                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 920                          [(set VR128:$dst,
 921                            (v4f32 (vector_shuffle
 922                                    VR128:$src1, VR128:$src2,
 923                                    UNPCKL_shuffle_mask)))]>;
 924     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 925                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 926                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 927                          [(set VR128:$dst,
 928                            (v4f32 (vector_shuffle
 929                                    VR128:$src1, (memopv4f32 addr:$src2),
 930                                    UNPCKL_shuffle_mask)))]>;
 931   } // AddedComplexity
 932 } // Constraints = "$src1 = $dst"
 933
 934 // Mask creation
 935 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 936                      "movmskps\t{$src, $dst|$dst, $src}",
 937                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 938 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 939                      "movmskpd\t{$src, $dst|$dst, $src}",
 940                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 941
 942 // Prefetch intrinsic.
 943 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 944     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 945 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 946     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 947 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 948     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 949 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 950     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 951
 952 // Non-temporal stores
 953 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 954                     "movntps\t{$src, $dst|$dst, $src}",
 955                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 956
 957 // Load, store, and memory fence
 958 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 959
 960 // MXCSR register
 961 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 962                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 963 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 964                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 965
 966 // Alias instructions that map zero vector to pxor / xorp* for sse.
 967 let isReMaterializable = 1 in
 968 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 969                  "xorps\t$dst, $dst",
 970                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 971
 972 let Predicates = [HasSSE1] in {
 973   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 974   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 975   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 976   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 977   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 978 }
 979
 980 // FR32 to 128-bit vector conversion.
 981 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
 982                       "movss\t{$src, $dst|$dst, $src}",
 983                       [(set VR128:$dst,
 984                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 985 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
 986                      "movss\t{$src, $dst|$dst, $src}",
 987                      [(set VR128:$dst,
 988                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 989
 990 // FIXME: may not be able to eliminate this movss with coalescing the src and
 991 // dest register classes are different. We really want to write this pattern
 992 // like this:
 993 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 994 //           (f32 FR32:$src)>;
 995 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
 996                      "movss\t{$src, $dst|$dst, $src}",
 997                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
 998                                        (iPTR 0)))]>;
 999 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
1000                      "movss\t{$src, $dst|$dst, $src}",
1001                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1002                                    (iPTR 0))), addr:$dst)]>;
1003
1004
1005 // Move to lower bits of a VR128, leaving upper bits alone.
1006 // Three operand (but two address) aliases.
1007 let Constraints = "$src1 = $dst" in {
1008 let neverHasSideEffects = 1 in
1009   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1010                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1011                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1012
1013   let AddedComplexity = 15 in
1014     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1015                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1016                        "movss\t{$src2, $dst|$dst, $src2}",
1017                        [(set VR128:$dst,
1018                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1019                                  MOVL_shuffle_mask)))]>;
1020 }
1021
1022 // Move to lower bits of a VR128 and zeroing upper bits.
1023 // Loading from memory automatically zeroing upper bits.
1024 let AddedComplexity = 20 in
1025 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1026                       "movss\t{$src, $dst|$dst, $src}",
1027                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV_bc,
1028                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1029                                                 MOVL_shuffle_mask)))]>;
1030
1031
1032 //===----------------------------------------------------------------------===//
1033 // SSE2 Instructions
1034 //===----------------------------------------------------------------------===//
1035
1036 // Move Instructions
1037 let neverHasSideEffects = 1 in
1038 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1039                   "movsd\t{$src, $dst|$dst, $src}", []>;
1040 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1041 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1042                   "movsd\t{$src, $dst|$dst, $src}",
1043                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1044 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1045                   "movsd\t{$src, $dst|$dst, $src}",
1046                   [(store FR64:$src, addr:$dst)]>;
1047
1048 // Conversion instructions
1049 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1050                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1051                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1052 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1053                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1054                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1055 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1056                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1057                       [(set FR32:$dst, (fround FR64:$src))]>;
1058 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1059                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1060                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1061 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1062                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1063                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1064 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1065                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1066                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1067
1068 // SSE2 instructions with XS prefix
1069 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1070                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1071                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1072                  Requires<[HasSSE2]>;
1073 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1074                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1075                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1076                  Requires<[HasSSE2]>;
1077
1078 // Match intrinsics which expect XMM operand(s).
1079 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1080                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1081                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1082 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1083                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1084                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1085                                            (load addr:$src)))]>;
1086
1087 // Match intrinisics which expect MM and XMM operand(s).
1088 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1089                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1090                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1091 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1092                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1093                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1094                                            (load addr:$src)))]>;
1095 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1096                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1097                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1098 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1099                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1100                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1101                                            (load addr:$src)))]>;
1102 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1103                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1104                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1105 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1106                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1107                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1108                                             (load addr:$src)))]>;
1109
1110 // Aliases for intrinsics
1111 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1112                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1113                           [(set GR32:$dst,
1114                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1115 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1116                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1117                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1118                                             (load addr:$src)))]>;
1119
1120 // Comparison instructions
1121 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1122   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1123                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1124                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1125 let mayLoad = 1 in
1126   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1127                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1128                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1129 }
1130
1131 let Defs = [EFLAGS] in {
1132 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1133                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1134                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1135 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1136                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1137                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1138                     (implicit EFLAGS)]>;
1139 }
1140
1141 // Aliases to match intrinsics which expect XMM operand(s).
1142 let Constraints = "$src1 = $dst" in {
1143   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1144                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1145                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1146                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1147                                            VR128:$src, imm:$cc))]>;
1148   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1149                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1150                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1151                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1152                                            (load addr:$src), imm:$cc))]>;
1153 }
1154
1155 let Defs = [EFLAGS] in {
1156 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1157                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1158                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1159                         (implicit EFLAGS)]>;
1160 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1161                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1162                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1163                         (implicit EFLAGS)]>;
1164
1165 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1166                       "comisd\t{$src2, $src1|$src1, $src2}",
1167                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1168                        (implicit EFLAGS)]>;
1169 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1170                       "comisd\t{$src2, $src1|$src1, $src2}",
1171                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1172                        (implicit EFLAGS)]>;
1173 } // Defs = EFLAGS]
1174
1175 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1176 // start with 'Fs'.
1177
1178 // Alias instructions that map fld0 to pxor for sse.
1179 let isReMaterializable = 1 in
1180 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1181                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1182                Requires<[HasSSE2]>, TB, OpSize;
1183
1184 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1185 // disregarded.
1186 let neverHasSideEffects = 1 in
1187 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1188                      "movapd\t{$src, $dst|$dst, $src}", []>;
1189
1190 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1191 // disregarded.
1192 let isSimpleLoad = 1 in
1193 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1194                      "movapd\t{$src, $dst|$dst, $src}",
1195                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1196
1197 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1198 let Constraints = "$src1 = $dst" in {
1199 let isCommutable = 1 in {
1200   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1201                       "andpd\t{$src2, $dst|$dst, $src2}",
1202                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1203   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1204                       "orpd\t{$src2, $dst|$dst, $src2}",
1205                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1206   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1207                       "xorpd\t{$src2, $dst|$dst, $src2}",
1208                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1209 }
1210
1211 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1212                     "andpd\t{$src2, $dst|$dst, $src2}",
1213                     [(set FR64:$dst, (X86fand FR64:$src1,
1214                                       (memopfsf64 addr:$src2)))]>;
1215 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1216                     "orpd\t{$src2, $dst|$dst, $src2}",
1217                     [(set FR64:$dst, (X86for FR64:$src1,
1218                                       (memopfsf64 addr:$src2)))]>;
1219 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1220                     "xorpd\t{$src2, $dst|$dst, $src2}",
1221                     [(set FR64:$dst, (X86fxor FR64:$src1,
1222                                       (memopfsf64 addr:$src2)))]>;
1223
1224 let neverHasSideEffects = 1 in {
1225 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1226                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1227                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1228 let mayLoad = 1 in
1229 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1230                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1231                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1232 }
1233 }
1234
1235 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1236 ///
1237 /// In addition, we also have a special variant of the scalar form here to
1238 /// represent the associated intrinsic operation.  This form is unlike the
1239 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1240 /// and leaves the top elements undefined.
1241 ///
1242 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1243 /// six "instructions".
1244 ///
1245 let Constraints = "$src1 = $dst" in {
1246 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1247                                   SDNode OpNode, Intrinsic F64Int,
1248                                   bit Commutable = 0> {
1249   // Scalar operation, reg+reg.
1250   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1251                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1252                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1253     let isCommutable = Commutable;
1254   }
1255
1256   // Scalar operation, reg+mem.
1257   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1258                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1259                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1260
1261   // Vector operation, reg+reg.
1262   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1263                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1264                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1265     let isCommutable = Commutable;
1266   }
1267
1268   // Vector operation, reg+mem.
1269   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1270                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1271                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1272
1273   // Intrinsic operation, reg+reg.
1274   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1275                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1276                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1277     let isCommutable = Commutable;
1278   }
1279
1280   // Intrinsic operation, reg+mem.
1281   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1282                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1283                      [(set VR128:$dst, (F64Int VR128:$src1,
1284                                                sse_load_f64:$src2))]>;
1285 }
1286 }
1287
1288 // Arithmetic instructions
1289 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1290 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1291 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1292 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1293
1294 /// sse2_fp_binop_rm - Other SSE2 binops
1295 ///
1296 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1297 /// instructions for a full-vector intrinsic form.  Operations that map
1298 /// onto C operators don't use this form since they just use the plain
1299 /// vector form instead of having a separate vector intrinsic form.
1300 ///
1301 /// This provides a total of eight "instructions".
1302 ///
1303 let Constraints = "$src1 = $dst" in {
1304 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1305                             SDNode OpNode,
1306                             Intrinsic F64Int,
1307                             Intrinsic V2F64Int,
1308                             bit Commutable = 0> {
1309
1310   // Scalar operation, reg+reg.
1311   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1312                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1313                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1314     let isCommutable = Commutable;
1315   }
1316
1317   // Scalar operation, reg+mem.
1318   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1319                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1320                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1321
1322   // Vector operation, reg+reg.
1323   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1324                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1325                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1326     let isCommutable = Commutable;
1327   }
1328
1329   // Vector operation, reg+mem.
1330   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1331                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1332                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1333
1334   // Intrinsic operation, reg+reg.
1335   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1336                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1337                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1338     let isCommutable = Commutable;
1339   }
1340
1341   // Intrinsic operation, reg+mem.
1342   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1343                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1344                      [(set VR128:$dst, (F64Int VR128:$src1,
1345                                                sse_load_f64:$src2))]>;
1346
1347   // Vector intrinsic operation, reg+reg.
1348   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1349                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1350                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1351     let isCommutable = Commutable;
1352   }
1353
1354   // Vector intrinsic operation, reg+mem.
1355   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1356                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1357                      [(set VR128:$dst, (V2F64Int VR128:$src1, (load addr:$src2)))]>;
1358 }
1359 }
1360
1361 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1362                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1363 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1364                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1365
1366 //===----------------------------------------------------------------------===//
1367 // SSE packed FP Instructions
1368
1369 // Move Instructions
1370 let neverHasSideEffects = 1 in
1371 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1372                    "movapd\t{$src, $dst|$dst, $src}", []>;
1373 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1374 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1375                    "movapd\t{$src, $dst|$dst, $src}",
1376                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1377
1378 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1379                    "movapd\t{$src, $dst|$dst, $src}",
1380                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1381
1382 let neverHasSideEffects = 1 in
1383 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1384                    "movupd\t{$src, $dst|$dst, $src}", []>;
1385 let isSimpleLoad = 1 in
1386 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1387                    "movupd\t{$src, $dst|$dst, $src}",
1388                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1389 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1390                    "movupd\t{$src, $dst|$dst, $src}",
1391                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1392
1393 // Intrinsic forms of MOVUPD load and store
1394 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1395                        "movupd\t{$src, $dst|$dst, $src}",
1396                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1397 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1398                        "movupd\t{$src, $dst|$dst, $src}",
1399                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1400
1401 let Constraints = "$src1 = $dst" in {
1402   let AddedComplexity = 20 in {
1403     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1404                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1405                        "movlpd\t{$src2, $dst|$dst, $src2}",
1406                        [(set VR128:$dst,
1407                          (v2f64 (vector_shuffle VR128:$src1,
1408                                  (scalar_to_vector (loadf64 addr:$src2)),
1409                                  MOVLP_shuffle_mask)))]>;
1410     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1411                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1412                        "movhpd\t{$src2, $dst|$dst, $src2}",
1413                        [(set VR128:$dst,
1414                          (v2f64 (vector_shuffle VR128:$src1,
1415                                  (scalar_to_vector (loadf64 addr:$src2)),
1416                                  MOVHP_shuffle_mask)))]>;
1417   } // AddedComplexity
1418 } // Constraints = "$src1 = $dst"
1419
1420 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1421                    "movlpd\t{$src, $dst|$dst, $src}",
1422                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1423                                  (iPTR 0))), addr:$dst)]>;
1424
1425 // v2f64 extract element 1 is always custom lowered to unpack high to low
1426 // and extract element 0 so the non-store version isn't too horrible.
1427 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1428                    "movhpd\t{$src, $dst|$dst, $src}",
1429                    [(store (f64 (vector_extract
1430                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1431                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1432                      addr:$dst)]>;
1433
1434 // SSE2 instructions without OpSize prefix
1435 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1436                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1437                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1438                      TB, Requires<[HasSSE2]>;
1439 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1440                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1441                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1442                                         (bitconvert (memopv2i64 addr:$src))))]>,
1443                      TB, Requires<[HasSSE2]>;
1444
1445 // SSE2 instructions with XS prefix
1446 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1447                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1448                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1449                      XS, Requires<[HasSSE2]>;
1450 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1451                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1452                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1453                                         (bitconvert (memopv2i64 addr:$src))))]>,
1454                      XS, Requires<[HasSSE2]>;
1455
1456 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1457                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1458                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1459 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1460                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1461                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1462                                             (load addr:$src)))]>;
1463 // SSE2 packed instructions with XS prefix
1464 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1465                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1466                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1467                       XS, Requires<[HasSSE2]>;
1468 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1469                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1470                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1471                                            (load addr:$src)))]>,
1472                       XS, Requires<[HasSSE2]>;
1473
1474 // SSE2 packed instructions with XD prefix
1475 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1476                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1477                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1478                      XD, Requires<[HasSSE2]>;
1479 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1480                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1481                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1482                                           (load addr:$src)))]>,
1483                      XD, Requires<[HasSSE2]>;
1484
1485 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1486                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1487                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1488 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1489                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1490                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1491                                              (load addr:$src)))]>;
1492
1493 // SSE2 instructions without OpSize prefix
1494 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1495                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1496                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1497                      TB, Requires<[HasSSE2]>;
1498 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f64mem:$src),
1499                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1500                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1501                                           (load addr:$src)))]>,
1502                      TB, Requires<[HasSSE2]>;
1503
1504 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1505                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1506                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1507 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f128mem:$src),
1508                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1509                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1510                                             (load addr:$src)))]>;
1511
1512 // Match intrinsics which expect XMM operand(s).
1513 // Aliases for intrinsics
1514 let Constraints = "$src1 = $dst" in {
1515 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1516                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1517                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1518                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1519                                            GR32:$src2))]>;
1520 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1521                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1522                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1523                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1524                                            (loadi32 addr:$src2)))]>;
1525 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1526                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1527                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1528                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1529                                       VR128:$src2))]>;
1530 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1531                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1532                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1533                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1534                                       (load addr:$src2)))]>;
1535 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1536                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1537                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1538                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1539                                        VR128:$src2))]>, XS,
1540                     Requires<[HasSSE2]>;
1541 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1542                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1543                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1544                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1545                                        (load addr:$src2)))]>, XS,
1546                     Requires<[HasSSE2]>;
1547 }
1548
1549 // Arithmetic
1550
1551 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1552 ///
1553 /// In addition, we also have a special variant of the scalar form here to
1554 /// represent the associated intrinsic operation.  This form is unlike the
1555 /// plain scalar form, in that it takes an entire vector (instead of a
1556 /// scalar) and leaves the top elements undefined.
1557 ///
1558 /// And, we have a special variant form for a full-vector intrinsic form.
1559 ///
1560 /// These four forms can each have a reg or a mem operand, so there are a
1561 /// total of eight "instructions".
1562 ///
1563 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1564                            SDNode OpNode,
1565                            Intrinsic F64Int,
1566                            Intrinsic V2F64Int,
1567                            bit Commutable = 0> {
1568   // Scalar operation, reg.
1569   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1570                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1571                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1572     let isCommutable = Commutable;
1573   }
1574
1575   // Scalar operation, mem.
1576   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1577                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1578                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1579
1580   // Vector operation, reg.
1581   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1582               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1583               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1584     let isCommutable = Commutable;
1585   }
1586
1587   // Vector operation, mem.
1588   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1589                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1590                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1591
1592   // Intrinsic operation, reg.
1593   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1594                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1595                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1596     let isCommutable = Commutable;
1597   }
1598
1599   // Intrinsic operation, mem.
1600   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1601                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1602                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1603
1604   // Vector intrinsic operation, reg
1605   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1606                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1607                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1608     let isCommutable = Commutable;
1609   }
1610
1611   // Vector intrinsic operation, mem
1612   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1613                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1614                     [(set VR128:$dst, (V2F64Int (load addr:$src)))]>;
1615 }
1616
1617 // Square root.
1618 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1619                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1620
1621 // There is no f64 version of the reciprocal approximation instructions.
1622
1623 // Logical
1624 let Constraints = "$src1 = $dst" in {
1625   let isCommutable = 1 in {
1626     def ANDPDrr : PDI<0x54, MRMSrcReg,
1627                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1628                       "andpd\t{$src2, $dst|$dst, $src2}",
1629                       [(set VR128:$dst,
1630                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1631                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1632     def ORPDrr  : PDI<0x56, MRMSrcReg,
1633                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1634                       "orpd\t{$src2, $dst|$dst, $src2}",
1635                       [(set VR128:$dst,
1636                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1637                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1638     def XORPDrr : PDI<0x57, MRMSrcReg,
1639                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1640                       "xorpd\t{$src2, $dst|$dst, $src2}",
1641                       [(set VR128:$dst,
1642                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1643                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1644   }
1645
1646   def ANDPDrm : PDI<0x54, MRMSrcMem,
1647                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1648                     "andpd\t{$src2, $dst|$dst, $src2}",
1649                     [(set VR128:$dst,
1650                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1651                        (memopv2i64 addr:$src2)))]>;
1652   def ORPDrm  : PDI<0x56, MRMSrcMem,
1653                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1654                     "orpd\t{$src2, $dst|$dst, $src2}",
1655                     [(set VR128:$dst,
1656                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1657                        (memopv2i64 addr:$src2)))]>;
1658   def XORPDrm : PDI<0x57, MRMSrcMem,
1659                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1660                     "xorpd\t{$src2, $dst|$dst, $src2}",
1661                     [(set VR128:$dst,
1662                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1663                        (memopv2i64 addr:$src2)))]>;
1664   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1665                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1666                      "andnpd\t{$src2, $dst|$dst, $src2}",
1667                      [(set VR128:$dst,
1668                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1669                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1670   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1671                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1672                      "andnpd\t{$src2, $dst|$dst, $src2}",
1673                      [(set VR128:$dst,
1674                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1675                         (memopv2i64 addr:$src2)))]>;
1676 }
1677
1678 let Constraints = "$src1 = $dst" in {
1679   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1680                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1681                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1682                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1683                                        VR128:$src, imm:$cc))]>;
1684   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1685                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1686                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1687                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1688                                      (load addr:$src), imm:$cc))]>;
1689 }
1690
1691 // Shuffle and unpack instructions
1692 let Constraints = "$src1 = $dst" in {
1693   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1694                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1695                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1696                  [(set VR128:$dst, (v2f64 (vector_shuffle
1697                                            VR128:$src1, VR128:$src2,
1698                                            SHUFP_shuffle_mask:$src3)))]>;
1699   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1700                         (outs VR128:$dst), (ins VR128:$src1,
1701                          f128mem:$src2, i8imm:$src3),
1702                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1703                         [(set VR128:$dst,
1704                           (v2f64 (vector_shuffle
1705                                   VR128:$src1, (memopv2f64 addr:$src2),
1706                                   SHUFP_shuffle_mask:$src3)))]>;
1707
1708   let AddedComplexity = 10 in {
1709     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1710                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1711                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1712                          [(set VR128:$dst,
1713                            (v2f64 (vector_shuffle
1714                                    VR128:$src1, VR128:$src2,
1715                                    UNPCKH_shuffle_mask)))]>;
1716     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1717                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1718                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1719                          [(set VR128:$dst,
1720                            (v2f64 (vector_shuffle
1721                                    VR128:$src1, (memopv2f64 addr:$src2),
1722                                    UNPCKH_shuffle_mask)))]>;
1723
1724     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1725                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1726                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1727                          [(set VR128:$dst,
1728                            (v2f64 (vector_shuffle
1729                                    VR128:$src1, VR128:$src2,
1730                                    UNPCKL_shuffle_mask)))]>;
1731     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1732                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1733                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1734                          [(set VR128:$dst,
1735                            (v2f64 (vector_shuffle
1736                                    VR128:$src1, (memopv2f64 addr:$src2),
1737                                    UNPCKL_shuffle_mask)))]>;
1738   } // AddedComplexity
1739 } // Constraints = "$src1 = $dst"
1740
1741
1742 //===----------------------------------------------------------------------===//
1743 // SSE integer instructions
1744
1745 // Move Instructions
1746 let neverHasSideEffects = 1 in
1747 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1748                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1749 let isSimpleLoad = 1, mayLoad = 1 in
1750 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1751                    "movdqa\t{$src, $dst|$dst, $src}",
1752                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1753 let mayStore = 1 in
1754 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1755                    "movdqa\t{$src, $dst|$dst, $src}",
1756                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1757 let isSimpleLoad = 1, mayLoad = 1 in
1758 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1759                    "movdqu\t{$src, $dst|$dst, $src}",
1760                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1761                  XS, Requires<[HasSSE2]>;
1762 let mayStore = 1 in
1763 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1764                    "movdqu\t{$src, $dst|$dst, $src}",
1765                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1766                  XS, Requires<[HasSSE2]>;
1767
1768 // Intrinsic forms of MOVDQU load and store
1769 let isSimpleLoad = 1 in
1770 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1771                        "movdqu\t{$src, $dst|$dst, $src}",
1772                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1773                  XS, Requires<[HasSSE2]>;
1774 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1775                        "movdqu\t{$src, $dst|$dst, $src}",
1776                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1777                      XS, Requires<[HasSSE2]>;
1778
1779 let Constraints = "$src1 = $dst" in {
1780
1781 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1782                             bit Commutable = 0> {
1783   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1784                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1785                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1786     let isCommutable = Commutable;
1787   }
1788   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1789                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1790                [(set VR128:$dst, (IntId VR128:$src1,
1791                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1792 }
1793
1794 /// PDI_binop_rm - Simple SSE2 binary operator.
1795 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1796                         ValueType OpVT, bit Commutable = 0> {
1797   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1798                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1799                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1800     let isCommutable = Commutable;
1801   }
1802   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1803                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1804                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1805                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1806 }
1807
1808 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1809 ///
1810 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1811 /// to collapse (bitconvert VT to VT) into its operand.
1812 ///
1813 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1814                               bit Commutable = 0> {
1815   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1816                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1817                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1818     let isCommutable = Commutable;
1819   }
1820   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1821                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1822                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1823 }
1824
1825 } // Constraints = "$src1 = $dst"
1826
1827 // 128-bit Integer Arithmetic
1828
1829 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1830 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1831 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1832 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1833
1834 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1835 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1836 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1837 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1838
1839 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1840 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1841 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1842 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1843
1844 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1845 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1846 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1847 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1848
1849 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1850
1851 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1852 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1853 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1854
1855 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1856
1857 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1858 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1859
1860
1861 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1862 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1863 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1864 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1865 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1866
1867
1868 defm PSLLW : PDI_binop_rm_int<0xF1, "psllw", int_x86_sse2_psll_w>;
1869 defm PSLLD : PDI_binop_rm_int<0xF2, "pslld", int_x86_sse2_psll_d>;
1870 defm PSLLQ : PDI_binop_rm_int<0xF3, "psllq", int_x86_sse2_psll_q>;
1871
1872 defm PSRLW : PDI_binop_rm_int<0xD1, "psrlw", int_x86_sse2_psrl_w>;
1873 defm PSRLD : PDI_binop_rm_int<0xD2, "psrld", int_x86_sse2_psrl_d>;
1874 defm PSRLQ : PDI_binop_rm_int<0xD3, "psrlq", int_x86_sse2_psrl_q>;
1875
1876 defm PSRAW : PDI_binop_rm_int<0xE1, "psraw", int_x86_sse2_psra_w>;
1877 defm PSRAD : PDI_binop_rm_int<0xE2, "psrad", int_x86_sse2_psra_d>;
1878
1879 // Some immediate variants need to match a bit_convert.
1880 let Constraints = "$src1 = $dst" in {
1881 def PSLLWri : PDIi8<0x71, MRM6r, (outs VR128:$dst),
1882                                  (ins VR128:$src1, i32i8imm:$src2),
1883                     "psllw\t{$src2, $dst|$dst, $src2}",
1884                     [(set VR128:$dst, (int_x86_sse2_psll_w VR128:$src1,
1885                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1886 def PSLLDri : PDIi8<0x72, MRM6r, (outs VR128:$dst),
1887                                  (ins VR128:$src1, i32i8imm:$src2),
1888                     "pslld\t{$src2, $dst|$dst, $src2}",
1889                     [(set VR128:$dst, (int_x86_sse2_psll_d VR128:$src1,
1890                           (scalar_to_vector (i32 imm:$src2))))]>;
1891 def PSLLQri : PDIi8<0x73, MRM6r, (outs VR128:$dst),
1892                                  (ins VR128:$src1, i32i8imm:$src2),
1893                     "psllq\t{$src2, $dst|$dst, $src2}",
1894                     [(set VR128:$dst, (int_x86_sse2_psll_q VR128:$src1,
1895                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1896
1897 def PSRLWri : PDIi8<0x71, MRM2r, (outs VR128:$dst),
1898                                  (ins VR128:$src1, i32i8imm:$src2),
1899                     "psrlw\t{$src2, $dst|$dst, $src2}",
1900                     [(set VR128:$dst, (int_x86_sse2_psrl_w VR128:$src1,
1901                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1902 def PSRLDri : PDIi8<0x72, MRM2r, (outs VR128:$dst),
1903                                  (ins VR128:$src1, i32i8imm:$src2),
1904                     "psrld\t{$src2, $dst|$dst, $src2}",
1905                     [(set VR128:$dst, (int_x86_sse2_psrl_d VR128:$src1,
1906                           (scalar_to_vector (i32 imm:$src2))))]>;
1907 def PSRLQri : PDIi8<0x73, MRM2r, (outs VR128:$dst),
1908                                  (ins VR128:$src1, i32i8imm:$src2),
1909                     "psrlq\t{$src2, $dst|$dst, $src2}",
1910                     [(set VR128:$dst, (int_x86_sse2_psrl_q VR128:$src1,
1911                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1912
1913 def PSRAWri : PDIi8<0x71, MRM4r, (outs VR128:$dst),
1914                                  (ins VR128:$src1, i32i8imm:$src2),
1915                     "psraw\t{$src2, $dst|$dst, $src2}",
1916                     [(set VR128:$dst, (int_x86_sse2_psra_w VR128:$src1,
1917                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1918 def PSRADri : PDIi8<0x72, MRM4r, (outs VR128:$dst),
1919                                  (ins VR128:$src1, i32i8imm:$src2),
1920                     "psrad\t{$src2, $dst|$dst, $src2}",
1921                     [(set VR128:$dst, (int_x86_sse2_psra_d VR128:$src1,
1922                           (scalar_to_vector (i32 imm:$src2))))]>;
1923 }
1924
1925 // PSRAQ doesn't exist in SSE[1-3].
1926
1927 // 128-bit logical shifts.
1928 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1929   def PSLLDQri : PDIi8<0x73, MRM7r,
1930                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1931                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1932   def PSRLDQri : PDIi8<0x73, MRM3r,
1933                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1934                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1935   // PSRADQri doesn't exist in SSE[1-3].
1936 }
1937
1938 let Predicates = [HasSSE2] in {
1939   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1940             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1941   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1942             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1943   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1944             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1945 }
1946
1947 // Logical
1948 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1949 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1950 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1951
1952 let Constraints = "$src1 = $dst" in {
1953   def PANDNrr : PDI<0xDF, MRMSrcReg,
1954                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1955                     "pandn\t{$src2, $dst|$dst, $src2}",
1956                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1957                                               VR128:$src2)))]>;
1958
1959   def PANDNrm : PDI<0xDF, MRMSrcMem,
1960                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1961                     "pandn\t{$src2, $dst|$dst, $src2}",
1962                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1963                                               (memopv2i64 addr:$src2))))]>;
1964 }
1965
1966 // SSE2 Integer comparison
1967 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1968 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1969 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1970 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1971 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1972 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1973
1974 // Pack instructions
1975 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1976 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1977 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1978
1979 // Shuffle and unpack instructions
1980 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1981                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1982                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1983                      [(set VR128:$dst, (v4i32 (vector_shuffle
1984                                                VR128:$src1, (undef),
1985                                                PSHUFD_shuffle_mask:$src2)))]>;
1986 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1987                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1988                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1989                      [(set VR128:$dst, (v4i32 (vector_shuffle
1990                                                (bc_v4i32(memopv2i64 addr:$src1)),
1991                                                (undef),
1992                                                PSHUFD_shuffle_mask:$src2)))]>;
1993
1994 // SSE2 with ImmT == Imm8 and XS prefix.
1995 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1996                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1997                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1998                     [(set VR128:$dst, (v8i16 (vector_shuffle
1999                                               VR128:$src1, (undef),
2000                                               PSHUFHW_shuffle_mask:$src2)))]>,
2001                 XS, Requires<[HasSSE2]>;
2002 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2003                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2004                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2005                     [(set VR128:$dst, (v8i16 (vector_shuffle
2006                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2007                                               (undef),
2008                                               PSHUFHW_shuffle_mask:$src2)))]>,
2009                 XS, Requires<[HasSSE2]>;
2010
2011 // SSE2 with ImmT == Imm8 and XD prefix.
2012 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2013                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2014                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2015                     [(set VR128:$dst, (v8i16 (vector_shuffle
2016                                               VR128:$src1, (undef),
2017                                               PSHUFLW_shuffle_mask:$src2)))]>,
2018                 XD, Requires<[HasSSE2]>;
2019 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2020                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
2021                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2022                     [(set VR128:$dst, (v8i16 (vector_shuffle
2023                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2024                                               (undef),
2025                                               PSHUFLW_shuffle_mask:$src2)))]>,
2026                 XD, Requires<[HasSSE2]>;
2027
2028
2029 let Constraints = "$src1 = $dst" in {
2030   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2031                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2032                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2033                         [(set VR128:$dst,
2034                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2035                                   UNPCKL_shuffle_mask)))]>;
2036   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2037                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2038                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2039                         [(set VR128:$dst,
2040                           (v16i8 (vector_shuffle VR128:$src1,
2041                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2042                                   UNPCKL_shuffle_mask)))]>;
2043   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2044                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2045                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2046                         [(set VR128:$dst,
2047                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2048                                   UNPCKL_shuffle_mask)))]>;
2049   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2050                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2051                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2052                         [(set VR128:$dst,
2053                           (v8i16 (vector_shuffle VR128:$src1,
2054                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2055                                   UNPCKL_shuffle_mask)))]>;
2056   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2057                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2058                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2059                         [(set VR128:$dst,
2060                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2061                                   UNPCKL_shuffle_mask)))]>;
2062   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2063                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2064                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2065                         [(set VR128:$dst,
2066                           (v4i32 (vector_shuffle VR128:$src1,
2067                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2068                                   UNPCKL_shuffle_mask)))]>;
2069   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2070                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2071                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2072                         [(set VR128:$dst,
2073                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2074                                   UNPCKL_shuffle_mask)))]>;
2075   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2076                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2077                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2078                         [(set VR128:$dst,
2079                           (v2i64 (vector_shuffle VR128:$src1,
2080                                   (memopv2i64 addr:$src2),
2081                                   UNPCKL_shuffle_mask)))]>;
2082
2083   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2084                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2085                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2086                         [(set VR128:$dst,
2087                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2088                                   UNPCKH_shuffle_mask)))]>;
2089   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2090                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2091                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2092                         [(set VR128:$dst,
2093                           (v16i8 (vector_shuffle VR128:$src1,
2094                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2095                                   UNPCKH_shuffle_mask)))]>;
2096   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2097                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2098                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2099                         [(set VR128:$dst,
2100                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2101                                   UNPCKH_shuffle_mask)))]>;
2102   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2103                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2104                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2105                         [(set VR128:$dst,
2106                           (v8i16 (vector_shuffle VR128:$src1,
2107                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2108                                   UNPCKH_shuffle_mask)))]>;
2109   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2110                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2111                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2112                         [(set VR128:$dst,
2113                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2114                                   UNPCKH_shuffle_mask)))]>;
2115   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2116                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2117                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2118                         [(set VR128:$dst,
2119                           (v4i32 (vector_shuffle VR128:$src1,
2120                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2121                                   UNPCKH_shuffle_mask)))]>;
2122   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2123                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2124                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2125                         [(set VR128:$dst,
2126                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2127                                   UNPCKH_shuffle_mask)))]>;
2128   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2129                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2130                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2131                         [(set VR128:$dst,
2132                           (v2i64 (vector_shuffle VR128:$src1,
2133                                   (memopv2i64 addr:$src2),
2134                                   UNPCKH_shuffle_mask)))]>;
2135 }
2136
2137 // Extract / Insert
2138 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2139                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2140                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2141                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2142                                                 imm:$src2))]>;
2143 let Constraints = "$src1 = $dst" in {
2144   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2145                        (outs VR128:$dst), (ins VR128:$src1,
2146                         GR32:$src2, i32i8imm:$src3),
2147                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2148                        [(set VR128:$dst,
2149                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2150   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2151                        (outs VR128:$dst), (ins VR128:$src1,
2152                         i16mem:$src2, i32i8imm:$src3),
2153                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2154                        [(set VR128:$dst,
2155                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2156                                     imm:$src3))]>;
2157 }
2158
2159 // Mask creation
2160 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2161                      "pmovmskb\t{$src, $dst|$dst, $src}",
2162                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2163
2164 // Conditional store
2165 let Uses = [EDI] in
2166 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2167                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2168                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2169
2170 // Non-temporal stores
2171 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2172                     "movntpd\t{$src, $dst|$dst, $src}",
2173                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2174 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2175                     "movntdq\t{$src, $dst|$dst, $src}",
2176                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2177 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2178                     "movnti\t{$src, $dst|$dst, $src}",
2179                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2180                   TB, Requires<[HasSSE2]>;
2181
2182 // Flush cache
2183 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2184                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2185               TB, Requires<[HasSSE2]>;
2186
2187 // Load, store, and memory fence
2188 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2189                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2190 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2191                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2192
2193 //TODO: custom lower this so as to never even generate the noop
2194 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2195            (i8 0)), (NOOP)>;
2196 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2197 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2198 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2199            (i8 1)), (MFENCE)>;
2200
2201 // Alias instructions that map zero vector to pxor / xorp* for sse.
2202 let isReMaterializable = 1 in
2203   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2204                          "pcmpeqd\t$dst, $dst",
2205                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2206
2207 // FR64 to 128-bit vector conversion.
2208 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2209                       "movsd\t{$src, $dst|$dst, $src}",
2210                       [(set VR128:$dst,
2211                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2212 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2213                      "movsd\t{$src, $dst|$dst, $src}",
2214                      [(set VR128:$dst,
2215                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2216
2217 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2218                       "movd\t{$src, $dst|$dst, $src}",
2219                       [(set VR128:$dst,
2220                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2221 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2222                       "movd\t{$src, $dst|$dst, $src}",
2223                       [(set VR128:$dst,
2224                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2225
2226 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2227                       "movd\t{$src, $dst|$dst, $src}",
2228                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2229
2230 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2231                       "movd\t{$src, $dst|$dst, $src}",
2232                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2233
2234 // SSE2 instructions with XS prefix
2235 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2236                     "movq\t{$src, $dst|$dst, $src}",
2237                     [(set VR128:$dst,
2238                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2239                   Requires<[HasSSE2]>;
2240 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2241                       "movq\t{$src, $dst|$dst, $src}",
2242                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2243                                     (iPTR 0))), addr:$dst)]>;
2244
2245 // FIXME: may not be able to eliminate this movss with coalescing the src and
2246 // dest register classes are different. We really want to write this pattern
2247 // like this:
2248 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2249 //           (f32 FR32:$src)>;
2250 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2251                      "movsd\t{$src, $dst|$dst, $src}",
2252                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2253                                        (iPTR 0)))]>;
2254 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2255                      "movsd\t{$src, $dst|$dst, $src}",
2256                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2257                                    (iPTR 0))), addr:$dst)]>;
2258 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2259                        "movd\t{$src, $dst|$dst, $src}",
2260                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2261                                         (iPTR 0)))]>;
2262 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2263                        "movd\t{$src, $dst|$dst, $src}",
2264                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2265                                      (iPTR 0))), addr:$dst)]>;
2266
2267 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2268                       "movd\t{$src, $dst|$dst, $src}",
2269                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2270 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2271                       "movd\t{$src, $dst|$dst, $src}",
2272                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2273
2274
2275 // Move to lower bits of a VR128, leaving upper bits alone.
2276 // Three operand (but two address) aliases.
2277 let Constraints = "$src1 = $dst" in {
2278   let neverHasSideEffects = 1 in
2279   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2280                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2281                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2282
2283   let AddedComplexity = 15 in
2284     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2285                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2286                        "movsd\t{$src2, $dst|$dst, $src2}",
2287                        [(set VR128:$dst,
2288                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2289                                  MOVL_shuffle_mask)))]>;
2290 }
2291
2292 // Store / copy lower 64-bits of a XMM register.
2293 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2294                      "movq\t{$src, $dst|$dst, $src}",
2295                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2296
2297 // Move to lower bits of a VR128 and zeroing upper bits.
2298 // Loading from memory automatically zeroing upper bits.
2299 let AddedComplexity = 20 in
2300   def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2301                         "movsd\t{$src, $dst|$dst, $src}",
2302                         [(set VR128:$dst,
2303                           (v2f64 (vector_shuffle immAllZerosV_bc,
2304                                   (v2f64 (scalar_to_vector
2305                                           (loadf64 addr:$src))),
2306                                   MOVL_shuffle_mask)))]>;
2307
2308 // movd / movq to XMM register zero-extends
2309 let AddedComplexity = 15 in {
2310 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2311                        "movd\t{$src, $dst|$dst, $src}",
2312                        [(set VR128:$dst,
2313                          (v4i32 (vector_shuffle immAllZerosV,
2314                                  (v4i32 (scalar_to_vector GR32:$src)),
2315                                  MOVL_shuffle_mask)))]>;
2316 // This is X86-64 only.
2317 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2318                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2319                        [(set VR128:$dst,
2320                          (v2i64 (vector_shuffle immAllZerosV_bc,
2321                                  (v2i64 (scalar_to_vector GR64:$src)),
2322                                  MOVL_shuffle_mask)))]>;
2323 }
2324
2325 let AddedComplexity = 20 in {
2326 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2327                        "movd\t{$src, $dst|$dst, $src}",
2328                        [(set VR128:$dst,
2329                          (v4i32 (vector_shuffle immAllZerosV,
2330                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
2331                                  MOVL_shuffle_mask)))]>;
2332 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2333                      "movq\t{$src, $dst|$dst, $src}",
2334                      [(set VR128:$dst,
2335                        (v2i64 (vector_shuffle immAllZerosV_bc,
2336                               (v2i64 (scalar_to_vector (loadi64 addr:$src))),
2337                               MOVL_shuffle_mask)))]>, XS,
2338                    Requires<[HasSSE2]>;
2339 }
2340
2341 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2342 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2343 let AddedComplexity = 15 in
2344 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2345                         "movq\t{$src, $dst|$dst, $src}",
2346                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2347                                              VR128:$src,
2348                                              MOVL_shuffle_mask)))]>,
2349                       XS, Requires<[HasSSE2]>;
2350
2351 let AddedComplexity = 20 in
2352 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2353                         "movq\t{$src, $dst|$dst, $src}",
2354                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2355                                              (memopv2i64 addr:$src),
2356                                              MOVL_shuffle_mask)))]>,
2357                       XS, Requires<[HasSSE2]>;
2358
2359 //===----------------------------------------------------------------------===//
2360 // SSE3 Instructions
2361 //===----------------------------------------------------------------------===//
2362
2363 // Move Instructions
2364 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2365                       "movshdup\t{$src, $dst|$dst, $src}",
2366                       [(set VR128:$dst, (v4f32 (vector_shuffle
2367                                                 VR128:$src, (undef),
2368                                                 MOVSHDUP_shuffle_mask)))]>;
2369 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2370                       "movshdup\t{$src, $dst|$dst, $src}",
2371                       [(set VR128:$dst, (v4f32 (vector_shuffle
2372                                                 (memopv4f32 addr:$src), (undef),
2373                                                 MOVSHDUP_shuffle_mask)))]>;
2374
2375 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2376                       "movsldup\t{$src, $dst|$dst, $src}",
2377                       [(set VR128:$dst, (v4f32 (vector_shuffle
2378                                                 VR128:$src, (undef),
2379                                                 MOVSLDUP_shuffle_mask)))]>;
2380 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2381                       "movsldup\t{$src, $dst|$dst, $src}",
2382                       [(set VR128:$dst, (v4f32 (vector_shuffle
2383                                                 (memopv4f32 addr:$src), (undef),
2384                                                 MOVSLDUP_shuffle_mask)))]>;
2385
2386 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2387                       "movddup\t{$src, $dst|$dst, $src}",
2388                       [(set VR128:$dst, (v2f64 (vector_shuffle
2389                                                 VR128:$src, (undef),
2390                                                 SSE_splat_lo_mask)))]>;
2391 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2392                       "movddup\t{$src, $dst|$dst, $src}",
2393                       [(set VR128:$dst,
2394                         (v2f64 (vector_shuffle
2395                                 (scalar_to_vector (loadf64 addr:$src)),
2396                                 (undef),
2397                                 SSE_splat_lo_mask)))]>;
2398
2399 // Arithmetic
2400 let Constraints = "$src1 = $dst" in {
2401   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2402                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2403                         "addsubps\t{$src2, $dst|$dst, $src2}",
2404                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2405                                            VR128:$src2))]>;
2406   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2407                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2408                         "addsubps\t{$src2, $dst|$dst, $src2}",
2409                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2410                                            (load addr:$src2)))]>;
2411   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2412                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2413                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2414                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2415                                           VR128:$src2))]>;
2416   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2417                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2418                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2419                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2420                                           (load addr:$src2)))]>;
2421 }
2422
2423 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2424                    "lddqu\t{$src, $dst|$dst, $src}",
2425                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2426
2427 // Horizontal ops
2428 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2429   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2430          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2431          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2432 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2433   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2434          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2435          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2436 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2437   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2438         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2439         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2440 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2441   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2442         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2443         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2444
2445 let Constraints = "$src1 = $dst" in {
2446   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2447   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2448   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2449   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2450   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2451   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2452   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2453   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2454 }
2455
2456 // Thread synchronization
2457 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2458                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2459 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2460                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2461
2462 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2463 let AddedComplexity = 15 in
2464 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2465                   MOVSHDUP_shuffle_mask)),
2466           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2467 let AddedComplexity = 20 in
2468 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2469                   MOVSHDUP_shuffle_mask)),
2470           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2471
2472 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2473 let AddedComplexity = 15 in
2474   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2475                     MOVSLDUP_shuffle_mask)),
2476             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2477 let AddedComplexity = 20 in
2478   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2479                     MOVSLDUP_shuffle_mask)),
2480             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2481
2482 //===----------------------------------------------------------------------===//
2483 // SSSE3 Instructions
2484 //===----------------------------------------------------------------------===//
2485
2486 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2487 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2488                               Intrinsic IntId64, Intrinsic IntId128> {
2489   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2490                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2491                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2492
2493   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2494                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2495                    [(set VR64:$dst,
2496                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2497
2498   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2499                     (ins VR128:$src),
2500                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2501                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2502                     OpSize;
2503
2504   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2505                     (ins i128mem:$src),
2506                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2507                     [(set VR128:$dst,
2508                       (IntId128
2509                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2510 }
2511
2512 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2513 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2514                                Intrinsic IntId64, Intrinsic IntId128> {
2515   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2516                    (ins VR64:$src),
2517                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2518                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2519
2520   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2521                    (ins i64mem:$src),
2522                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2523                    [(set VR64:$dst,
2524                      (IntId64
2525                       (bitconvert (memopv4i16 addr:$src))))]>;
2526
2527   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2528                     (ins VR128:$src),
2529                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2530                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2531                     OpSize;
2532
2533   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2534                     (ins i128mem:$src),
2535                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2536                     [(set VR128:$dst,
2537                       (IntId128
2538                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2539 }
2540
2541 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2542 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2543                                Intrinsic IntId64, Intrinsic IntId128> {
2544   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2545                    (ins VR64:$src),
2546                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2547                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2548
2549   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2550                    (ins i64mem:$src),
2551                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2552                    [(set VR64:$dst,
2553                      (IntId64
2554                       (bitconvert (memopv2i32 addr:$src))))]>;
2555
2556   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2557                     (ins VR128:$src),
2558                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2559                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2560                     OpSize;
2561
2562   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2563                     (ins i128mem:$src),
2564                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2565                     [(set VR128:$dst,
2566                       (IntId128
2567                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2568 }
2569
2570 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2571                                        int_x86_ssse3_pabs_b,
2572                                        int_x86_ssse3_pabs_b_128>;
2573 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2574                                        int_x86_ssse3_pabs_w,
2575                                        int_x86_ssse3_pabs_w_128>;
2576 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2577                                        int_x86_ssse3_pabs_d,
2578                                        int_x86_ssse3_pabs_d_128>;
2579
2580 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2581 let Constraints = "$src1 = $dst" in {
2582   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2583                                  Intrinsic IntId64, Intrinsic IntId128,
2584                                  bit Commutable = 0> {
2585     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2586                      (ins VR64:$src1, VR64:$src2),
2587                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2588                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2589       let isCommutable = Commutable;
2590     }
2591     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2592                      (ins VR64:$src1, i64mem:$src2),
2593                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2594                      [(set VR64:$dst,
2595                        (IntId64 VR64:$src1,
2596                         (bitconvert (memopv8i8 addr:$src2))))]>;
2597
2598     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2599                       (ins VR128:$src1, VR128:$src2),
2600                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2601                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2602                       OpSize {
2603       let isCommutable = Commutable;
2604     }
2605     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2606                       (ins VR128:$src1, i128mem:$src2),
2607                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2608                       [(set VR128:$dst,
2609                         (IntId128 VR128:$src1,
2610                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2611   }
2612 }
2613
2614 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2615 let Constraints = "$src1 = $dst" in {
2616   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2617                                   Intrinsic IntId64, Intrinsic IntId128,
2618                                   bit Commutable = 0> {
2619     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2620                      (ins VR64:$src1, VR64:$src2),
2621                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2622                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2623       let isCommutable = Commutable;
2624     }
2625     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2626                      (ins VR64:$src1, i64mem:$src2),
2627                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2628                      [(set VR64:$dst,
2629                        (IntId64 VR64:$src1,
2630                         (bitconvert (memopv4i16 addr:$src2))))]>;
2631
2632     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2633                       (ins VR128:$src1, VR128:$src2),
2634                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2635                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2636                       OpSize {
2637       let isCommutable = Commutable;
2638     }
2639     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2640                       (ins VR128:$src1, i128mem:$src2),
2641                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2642                       [(set VR128:$dst,
2643                         (IntId128 VR128:$src1,
2644                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2645   }
2646 }
2647
2648 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2649 let Constraints = "$src1 = $dst" in {
2650   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2651                                   Intrinsic IntId64, Intrinsic IntId128,
2652                                   bit Commutable = 0> {
2653     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2654                      (ins VR64:$src1, VR64:$src2),
2655                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2656                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2657       let isCommutable = Commutable;
2658     }
2659     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2660                      (ins VR64:$src1, i64mem:$src2),
2661                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2662                      [(set VR64:$dst,
2663                        (IntId64 VR64:$src1,
2664                         (bitconvert (memopv2i32 addr:$src2))))]>;
2665
2666     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2667                       (ins VR128:$src1, VR128:$src2),
2668                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2669                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2670                       OpSize {
2671       let isCommutable = Commutable;
2672     }
2673     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2674                       (ins VR128:$src1, i128mem:$src2),
2675                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2676                       [(set VR128:$dst,
2677                         (IntId128 VR128:$src1,
2678                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2679   }
2680 }
2681
2682 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2683                                         int_x86_ssse3_phadd_w,
2684                                         int_x86_ssse3_phadd_w_128, 1>;
2685 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2686                                         int_x86_ssse3_phadd_d,
2687                                         int_x86_ssse3_phadd_d_128, 1>;
2688 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2689                                         int_x86_ssse3_phadd_sw,
2690                                         int_x86_ssse3_phadd_sw_128, 1>;
2691 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2692                                         int_x86_ssse3_phsub_w,
2693                                         int_x86_ssse3_phsub_w_128>;
2694 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2695                                         int_x86_ssse3_phsub_d,
2696                                         int_x86_ssse3_phsub_d_128>;
2697 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2698                                         int_x86_ssse3_phsub_sw,
2699                                         int_x86_ssse3_phsub_sw_128>;
2700 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2701                                         int_x86_ssse3_pmadd_ub_sw,
2702                                         int_x86_ssse3_pmadd_ub_sw_128, 1>;
2703 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2704                                         int_x86_ssse3_pmul_hr_sw,
2705                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2706 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2707                                         int_x86_ssse3_pshuf_b,
2708                                         int_x86_ssse3_pshuf_b_128>;
2709 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2710                                         int_x86_ssse3_psign_b,
2711                                         int_x86_ssse3_psign_b_128>;
2712 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2713                                         int_x86_ssse3_psign_w,
2714                                         int_x86_ssse3_psign_w_128>;
2715 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2716                                         int_x86_ssse3_psign_d,
2717                                         int_x86_ssse3_psign_d_128>;
2718
2719 let Constraints = "$src1 = $dst" in {
2720   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2721                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2722                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2723                            [(set VR64:$dst,
2724                              (int_x86_ssse3_palign_r
2725                               VR64:$src1, VR64:$src2,
2726                               imm:$src3))]>;
2727   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2728                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2729                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2730                            [(set VR64:$dst,
2731                              (int_x86_ssse3_palign_r
2732                               VR64:$src1,
2733                               (bitconvert (memopv2i32 addr:$src2)),
2734                               imm:$src3))]>;
2735
2736   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2737                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2738                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2739                            [(set VR128:$dst,
2740                              (int_x86_ssse3_palign_r_128
2741                               VR128:$src1, VR128:$src2,
2742                               imm:$src3))]>, OpSize;
2743   def PALIGNR128rm : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2744                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2745                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2746                            [(set VR128:$dst,
2747                              (int_x86_ssse3_palign_r_128
2748                               VR128:$src1,
2749                               (bitconvert (memopv4i32 addr:$src2)),
2750                               imm:$src3))]>, OpSize;
2751 }
2752
2753 //===----------------------------------------------------------------------===//
2754 // Non-Instruction Patterns
2755 //===----------------------------------------------------------------------===//
2756
2757 // 128-bit vector undef's.
2758 def : Pat<(v4f32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2759 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2760 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2761 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2762 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2763 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2764
2765 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2766 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2767 // Since these loads aren't folded into the fextend, we have to match it
2768 // explicitly here.
2769 let Predicates = [HasSSE2] in
2770  def : Pat<(fextend (loadf32 addr:$src)),
2771            (CVTSS2SDrm addr:$src)>;
2772
2773 // bit_convert
2774 let Predicates = [HasSSE2] in {
2775   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2776   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2777   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2778   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2779   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2780   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2781   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2782   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2783   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2784   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2785   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2786   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2787   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2788   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2789   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2790   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2791   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2792   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2793   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2794   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2795   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2796   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2797   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2798   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2799   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2800   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2801   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2802   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2803   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2804   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2805 }
2806
2807 // Move scalar to XMM zero-extended
2808 // movd to XMM register zero-extends
2809 let AddedComplexity = 15 in {
2810 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2811 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc,
2812                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
2813           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2814 def : Pat<(v4f32 (vector_shuffle immAllZerosV_bc,
2815                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
2816           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2817 }
2818
2819 // Splat v2f64 / v2i64
2820 let AddedComplexity = 10 in {
2821 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2822           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2823 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2824           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2825 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2826           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2827 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2828           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2829 }
2830
2831 // Splat v4f32
2832 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
2833           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
2834       Requires<[HasSSE1]>;
2835
2836 // Special unary SHUFPSrri case.
2837 // FIXME: when we want non two-address code, then we should use PSHUFD?
2838 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2839            SHUFP_unary_shuffle_mask:$sm)),
2840           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2841       Requires<[HasSSE1]>;
2842 // Special unary SHUFPDrri case.
2843 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2844            SHUFP_unary_shuffle_mask:$sm)),
2845           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2846       Requires<[HasSSE2]>;
2847 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2848 def : Pat<(vector_shuffle (memopv4f32 addr:$src1), (undef),
2849            SHUFP_unary_shuffle_mask:$sm),
2850           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2851       Requires<[HasSSE2]>;
2852 // Special binary v4i32 shuffle cases with SHUFPS.
2853 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2854            PSHUFD_binary_shuffle_mask:$sm)),
2855           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2856            Requires<[HasSSE2]>;
2857 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2858            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2859           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2860            Requires<[HasSSE2]>;
2861 // Special binary v2i64 shuffle cases using SHUFPDrri.
2862 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2863                  SHUFP_shuffle_mask:$sm)),
2864           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2865           Requires<[HasSSE2]>;
2866 // Special unary SHUFPDrri case.
2867 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2868            SHUFP_unary_shuffle_mask:$sm)),
2869           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2870       Requires<[HasSSE2]>;
2871
2872 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2873 let AddedComplexity = 10 in {
2874 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2875                   UNPCKL_v_undef_shuffle_mask)),
2876           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2877 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2878                   UNPCKL_v_undef_shuffle_mask)),
2879           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2880 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2881                   UNPCKL_v_undef_shuffle_mask)),
2882           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2883 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2884                   UNPCKL_v_undef_shuffle_mask)),
2885           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2886 }
2887
2888 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2889 let AddedComplexity = 10 in {
2890 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2891                   UNPCKH_v_undef_shuffle_mask)),
2892           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2893 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2894                   UNPCKH_v_undef_shuffle_mask)),
2895           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2896 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2897                   UNPCKH_v_undef_shuffle_mask)),
2898           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2899 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2900                   UNPCKH_v_undef_shuffle_mask)),
2901           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2902 }
2903
2904 let AddedComplexity = 15 in {
2905 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2906 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2907                   MOVHP_shuffle_mask)),
2908           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2909
2910 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2911 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2912                   MOVHLPS_shuffle_mask)),
2913           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2914
2915 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2916 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2917                   MOVHLPS_v_undef_shuffle_mask)),
2918           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2919 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2920                   MOVHLPS_v_undef_shuffle_mask)),
2921           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2922 }
2923
2924 let AddedComplexity = 20 in {
2925 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2926 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2927 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2928                   MOVLP_shuffle_mask)),
2929           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2930 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2931                   MOVLP_shuffle_mask)),
2932           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2933 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2934                   MOVHP_shuffle_mask)),
2935           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2936 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2937                   MOVHP_shuffle_mask)),
2938           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2939
2940 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2941                   MOVLP_shuffle_mask)),
2942           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2943 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2944                   MOVLP_shuffle_mask)),
2945           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2946 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2947                   MOVHP_shuffle_mask)),
2948           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2949 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2950                   MOVLP_shuffle_mask)),
2951           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2952 }
2953
2954 let AddedComplexity = 15 in {
2955 // Setting the lowest element in the vector.
2956 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2957                   MOVL_shuffle_mask)),
2958           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2959 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2960                   MOVL_shuffle_mask)),
2961           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2962
2963 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2964 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2965                   MOVLP_shuffle_mask)),
2966           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2967 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2968                   MOVLP_shuffle_mask)),
2969           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2970 }
2971
2972 // Set lowest element and zero upper elements.
2973 let AddedComplexity = 15 in
2974 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
2975            MOVL_shuffle_mask)),
2976           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
2977
2978
2979 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2980 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2981           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2982 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2983           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2984 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2985           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2986 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2987           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2988       Requires<[HasSSE2]>;
2989 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2990           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2991       Requires<[HasSSE2]>;
2992 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2993           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2994 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2995           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2996 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2997           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2998 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2999           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
3000 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
3001           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
3002 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
3003           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
3004 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
3005           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
3006 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
3007           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3008
3009 // Some special case pandn patterns.
3010 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3011                   VR128:$src2)),
3012           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3013 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3014                   VR128:$src2)),
3015           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3016 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3017                   VR128:$src2)),
3018           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3019
3020 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3021                   (memopv2i64 addr:$src2))),
3022           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3023 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3024                   (memopv2i64 addr:$src2))),
3025           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3026 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3027                   (memopv2i64 addr:$src2))),
3028           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3029
3030 // vector -> vector casts
3031 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3032           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3033 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3034           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3035
3036 // Use movaps / movups for SSE integer load / store (one byte shorter).
3037 def : Pat<(alignedloadv4i32 addr:$src),
3038           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3039 def : Pat<(loadv4i32 addr:$src),
3040           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3041 def : Pat<(alignedloadv2i64 addr:$src),
3042           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3043 def : Pat<(loadv2i64 addr:$src),
3044           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3045
3046 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3047           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3048 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3049           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3050 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3051           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3052 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3053           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3054 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3055           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3056 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3057           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3058 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3059           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3060 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3061           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3062
3063 //===----------------------------------------------------------------------===//
3064 // SSE4.1 Instructions
3065 //===----------------------------------------------------------------------===//
3066
3067 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3068                             bits<8> opcsd, bits<8> opcpd,
3069                             string OpcodeStr,
3070                             Intrinsic F32Int,
3071                             Intrinsic V4F32Int,
3072                             Intrinsic F64Int,
3073                             Intrinsic V2F64Int> {
3074   // Intrinsic operation, reg.
3075   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3076                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3077                     !strconcat(OpcodeStr,
3078                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3079                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3080                     OpSize;
3081
3082   // Intrinsic operation, mem.
3083   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3084                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3085                     !strconcat(OpcodeStr,
3086                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3087                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3088                     OpSize;
3089
3090   // Vector intrinsic operation, reg
3091   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3092                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3093                     !strconcat(OpcodeStr,
3094                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3095                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3096                     OpSize;
3097
3098   // Vector intrinsic operation, mem
3099   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3100                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3101                     !strconcat(OpcodeStr,
3102                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3103                     [(set VR128:$dst, (V4F32Int (load addr:$src1),imm:$src2))]>,
3104                     OpSize;
3105
3106   // Intrinsic operation, reg.
3107   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3108                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3109                     !strconcat(OpcodeStr,
3110                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3111                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3112                     OpSize;
3113
3114   // Intrinsic operation, mem.
3115   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3116                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3117                     !strconcat(OpcodeStr,
3118                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3119                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3120                     OpSize;
3121
3122   // Vector intrinsic operation, reg
3123   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3124                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3125                     !strconcat(OpcodeStr,
3126                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3127                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3128                     OpSize;
3129
3130   // Vector intrinsic operation, mem
3131   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3132                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3133                     !strconcat(OpcodeStr,
3134                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3135                     [(set VR128:$dst, (V2F64Int (load addr:$src1),imm:$src2))]>,
3136                     OpSize;
3137 }
3138
3139 // FP round - roundss, roundps, roundsd, roundpd
3140 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3141                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3142                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3143
3144 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3145 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3146                                  Intrinsic IntId128> {
3147   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3148                     (ins VR128:$src),
3149                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3150                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3151   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3152                      (ins i128mem:$src),
3153                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3154                      [(set VR128:$dst,
3155                        (IntId128
3156                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3157 }
3158
3159 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3160                                          int_x86_sse41_phminposuw>;
3161
3162 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3163 let Constraints = "$src1 = $dst" in {
3164   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3165                                 Intrinsic IntId128, bit Commutable = 0> {
3166     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3167                    (ins VR128:$src1, VR128:$src2),
3168                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3169                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3170                    OpSize {
3171       let isCommutable = Commutable;
3172     }
3173     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3174                    (ins VR128:$src1, i128mem:$src2),
3175                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3176                    [(set VR128:$dst,
3177                      (IntId128 VR128:$src1,
3178                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3179   }
3180 }
3181
3182 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3183                                        int_x86_sse41_pcmpeqq, 1>;
3184 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3185                                        int_x86_sse41_packusdw, 0>;
3186 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3187                                        int_x86_sse41_pminsb, 1>;
3188 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3189                                        int_x86_sse41_pminsd, 1>;
3190 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3191                                        int_x86_sse41_pminud, 1>;
3192 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3193                                        int_x86_sse41_pminuw, 1>;
3194 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3195                                        int_x86_sse41_pmaxsb, 1>;
3196 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3197                                        int_x86_sse41_pmaxsd, 1>;
3198 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3199                                        int_x86_sse41_pmaxud, 1>;
3200 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3201                                        int_x86_sse41_pmaxuw, 1>;
3202 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq",
3203                                        int_x86_sse41_pmuldq, 1>;
3204
3205
3206 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3207 let Constraints = "$src1 = $dst" in {
3208   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, SDNode OpNode,
3209                                 Intrinsic IntId128, bit Commutable = 0> {
3210     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3211                    (ins VR128:$src1, VR128:$src2),
3212                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3213                    [(set VR128:$dst, (OpNode (v4i32 VR128:$src1),
3214                                                     VR128:$src2))]>, OpSize {
3215       let isCommutable = Commutable;
3216     }
3217     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3218                       (ins VR128:$src1, VR128:$src2),
3219                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3220                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3221                       OpSize {
3222       let isCommutable = Commutable;
3223     }
3224     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3225                    (ins VR128:$src1, i128mem:$src2),
3226                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3227                    [(set VR128:$dst,
3228                      (OpNode VR128:$src1, (memopv4i32 addr:$src2)))]>, OpSize;
3229     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3230                        (ins VR128:$src1, i128mem:$src2),
3231                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3232                        [(set VR128:$dst,
3233                         (IntId128 VR128:$src1, (memopv4i32 addr:$src2)))]>,
3234                        OpSize;
3235   }
3236 }
3237 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", mul,
3238                                        int_x86_sse41_pmulld, 1>;
3239
3240
3241 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3242 let Constraints = "$src1 = $dst" in {
3243   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3244                                  Intrinsic IntId128, bit Commutable = 0> {
3245     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3246                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3247                     !strconcat(OpcodeStr,
3248                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3249                     [(set VR128:$dst,
3250                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3251                     OpSize {
3252       let isCommutable = Commutable;
3253     }
3254     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3255                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3256                     !strconcat(OpcodeStr,
3257                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3258                     [(set VR128:$dst,
3259                       (IntId128 VR128:$src1,
3260                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3261                     OpSize;
3262   }
3263 }
3264
3265 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3266                                         int_x86_sse41_blendps, 0>;
3267 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3268                                         int_x86_sse41_blendpd, 0>;
3269 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3270                                         int_x86_sse41_pblendw, 0>;
3271 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3272                                         int_x86_sse41_dpps, 1>;
3273 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3274                                         int_x86_sse41_dppd, 1>;
3275 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3276                                         int_x86_sse41_mpsadbw, 0>;
3277
3278
3279 /// SS41I_ternary_int - SSE 4.1 ternary operator
3280 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3281   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3282     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3283                     (ins VR128:$src1, VR128:$src2),
3284                     !strconcat(OpcodeStr,
3285                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3286                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3287                     OpSize;
3288
3289     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3290                     (ins VR128:$src1, i128mem:$src2),
3291                     !strconcat(OpcodeStr,
3292                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3293                     [(set VR128:$dst,
3294                       (IntId VR128:$src1,
3295                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3296   }
3297 }
3298
3299 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3300 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3301 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3302
3303
3304 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3305   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3306                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3307                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3308
3309   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3310                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3311                  [(set VR128:$dst,
3312                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3313 }
3314
3315 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3316 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3317 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3318 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3319 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3320 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3321
3322 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3323   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3324                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3325                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3326
3327   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3328                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3329                  [(set VR128:$dst,
3330                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3331 }
3332
3333 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3334 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3335 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3336 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3337
3338 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3339   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3340                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3341                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3342
3343   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3344                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3345                  [(set VR128:$dst,
3346                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3347 }
3348
3349 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3350 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3351
3352
3353 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3354 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3355   def rr : SS4AIi8<opc, MRMSrcReg, (outs GR32:$dst),
3356                  (ins VR128:$src1, i32i8imm:$src2),
3357                  !strconcat(OpcodeStr,
3358                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3359                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3360                  OpSize;
3361   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3362                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3363                  !strconcat(OpcodeStr,
3364                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3365                  []>, OpSize;
3366 // FIXME:
3367 // There's an AssertZext in the way of writing the store pattern
3368 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3369 }
3370
3371 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3372
3373
3374 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3375 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3376   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3377                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3378                  !strconcat(OpcodeStr,
3379                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3380                  []>, OpSize;
3381 // FIXME:
3382 // There's an AssertZext in the way of writing the store pattern
3383 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3384 }
3385
3386 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3387
3388
3389 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3390 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3391   def rr : SS4AIi8<opc, MRMSrcReg, (outs GR32:$dst),
3392                  (ins VR128:$src1, i32i8imm:$src2),
3393                  !strconcat(OpcodeStr,
3394                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3395                  [(set GR32:$dst,
3396                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3397   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3398                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3399                  !strconcat(OpcodeStr,
3400                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3401                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3402                           addr:$dst)]>, OpSize;
3403 }
3404
3405 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3406
3407
3408 /// SS41I_extractf32 - SSE 4.1 extract 32 bits to fp reg or memory destination
3409 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3410   def rr : SS4AIi8<opc, MRMSrcReg, (outs FR32:$dst),
3411                  (ins VR128:$src1, i32i8imm:$src2),
3412                  !strconcat(OpcodeStr,
3413                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3414                  [(set FR32:$dst,
3415                   (extractelt (v4f32 VR128:$src1), imm:$src2))]>, OpSize;
3416   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3417                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3418                  !strconcat(OpcodeStr,
3419                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3420                  [(store (extractelt (v4f32 VR128:$src1), imm:$src2),
3421                           addr:$dst)]>, OpSize;
3422 }
3423
3424 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3425
3426 let Constraints = "$src1 = $dst" in {
3427   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3428     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3429                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3430                    !strconcat(OpcodeStr,
3431                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3432                    [(set VR128:$dst,
3433                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3434     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3435                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3436                    !strconcat(OpcodeStr,
3437                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3438                    [(set VR128:$dst,
3439                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3440                                 imm:$src3))]>, OpSize;
3441   }
3442 }
3443
3444 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3445
3446 let Constraints = "$src1 = $dst" in {
3447   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3448     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3449                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3450                    !strconcat(OpcodeStr,
3451                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3452                    [(set VR128:$dst,
3453                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3454                    OpSize;
3455     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3456                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3457                    !strconcat(OpcodeStr,
3458                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3459                    [(set VR128:$dst,
3460                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3461                                        imm:$src3)))]>, OpSize;
3462   }
3463 }
3464
3465 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3466
3467 let Constraints = "$src1 = $dst" in {
3468   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3469     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3470                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3471                    !strconcat(OpcodeStr,
3472                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3473                    [(set VR128:$dst,
3474                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3475     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3476                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3477                    !strconcat(OpcodeStr,
3478                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3479                    [(set VR128:$dst,
3480                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3481                                  imm:$src3))]>, OpSize;
3482   }
3483 }
3484
3485 defm INSERTPS    : SS41I_insertf32<0x31, "insertps">;