lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  25 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  26 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  33 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  36 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  37 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  38                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  39 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  42                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  43                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  44 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  45                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  46                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  47 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  48                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  49                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  50
  51 //===----------------------------------------------------------------------===//
  52 // SSE Complex Patterns
  53 //===----------------------------------------------------------------------===//
  54
  55 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  56 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  57 // forms.
  58 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  59                                   [SDNPHasChain, SDNPMayLoad]>;
  60 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  61                                   [SDNPHasChain, SDNPMayLoad]>;
  62
  63 def ssmem : Operand<v4f32> {
  64   let PrintMethod = "printf32mem";
  65   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  66 }
  67 def sdmem : Operand<v2f64> {
  68   let PrintMethod = "printf64mem";
  69   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  70 }
  71
  72 //===----------------------------------------------------------------------===//
  73 // SSE pattern fragments
  74 //===----------------------------------------------------------------------===//
  75
  76 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  77 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  78 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  79 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  80
  81 // Like 'store', but always requires vector alignment.
  82 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
  83                            (st node:$val, node:$ptr), [{
  84   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
  85     return !ST->isTruncatingStore() &&
  86            ST->getAddressingMode() == ISD::UNINDEXED &&
  87            ST->getAlignment() >= 16;
  88   return false;
  89 }]>;
  90
  91 // Like 'load', but always requires vector alignment.
  92 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
  93   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
  94     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
  95            LD->getAddressingMode() == ISD::UNINDEXED &&
  96            LD->getAlignment() >= 16;
  97   return false;
  98 }]>;
  99
 100 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 101 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 102 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 103 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 104 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 105 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 106
 107 // Like 'load', but uses special alignment checks suitable for use in
 108 // memory operands in most SSE instructions, which are required to
 109 // be naturally aligned on some targets but not on others.
 110 // FIXME: Actually implement support for targets that don't require the
 111 //        alignment. This probably wants a subtarget predicate.
 112 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 113   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 114     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 115            LD->getAddressingMode() == ISD::UNINDEXED &&
 116            LD->getAlignment() >= 16;
 117   return false;
 118 }]>;
 119
 120 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 121 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 122 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 123 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 124 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 125 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 126 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 127
 128 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 129 // 16-byte boundary.
 130 // FIXME: 8 byte alignment for mmx reads is not required
 131 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 132   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 133     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 134            LD->getAddressingMode() == ISD::UNINDEXED &&
 135            LD->getAlignment() >= 8;
 136   return false;
 137 }]>;
 138
 139 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 140 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 141 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 142 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 143
 144 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 145 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 146 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 147 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 148 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 149 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 150
 151 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 152   return N->isExactlyValue(+0.0);
 153 }]>;
 154
 155 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 156   // Transformation function: imm >> 3
 157   return getI32Imm(N->getValue() >> 3);
 158 }]>;
 159
 160 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 161 // SHUFP* etc. imm.
 162 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 163   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 164 }]>;
 165
 166 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 167 // PSHUFHW imm.
 168 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 169   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 170 }]>;
 171
 172 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 173 // PSHUFLW imm.
 174 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 175   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 176 }]>;
 177
 178 def SSE_splat_mask : PatLeaf<(build_vector), [{
 179   return X86::isSplatMask(N);
 180 }], SHUFFLE_get_shuf_imm>;
 181
 182 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 183   return X86::isSplatLoMask(N);
 184 }]>;
 185
 186 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 187   return X86::isMOVHLPSMask(N);
 188 }]>;
 189
 190 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 191   return X86::isMOVHLPS_v_undef_Mask(N);
 192 }]>;
 193
 194 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 195   return X86::isMOVHPMask(N);
 196 }]>;
 197
 198 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 199   return X86::isMOVLPMask(N);
 200 }]>;
 201
 202 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 203   return X86::isMOVLMask(N);
 204 }]>;
 205
 206 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 207   return X86::isMOVSHDUPMask(N);
 208 }]>;
 209
 210 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 211   return X86::isMOVSLDUPMask(N);
 212 }]>;
 213
 214 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 215   return X86::isUNPCKLMask(N);
 216 }]>;
 217
 218 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 219   return X86::isUNPCKHMask(N);
 220 }]>;
 221
 222 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 223   return X86::isUNPCKL_v_undef_Mask(N);
 224 }]>;
 225
 226 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 227   return X86::isUNPCKH_v_undef_Mask(N);
 228 }]>;
 229
 230 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 231   return X86::isPSHUFDMask(N);
 232 }], SHUFFLE_get_shuf_imm>;
 233
 234 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 235   return X86::isPSHUFHWMask(N);
 236 }], SHUFFLE_get_pshufhw_imm>;
 237
 238 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 239   return X86::isPSHUFLWMask(N);
 240 }], SHUFFLE_get_pshuflw_imm>;
 241
 242 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 243   return X86::isPSHUFDMask(N);
 244 }], SHUFFLE_get_shuf_imm>;
 245
 246 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 247   return X86::isSHUFPMask(N);
 248 }], SHUFFLE_get_shuf_imm>;
 249
 250 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 251   return X86::isSHUFPMask(N);
 252 }], SHUFFLE_get_shuf_imm>;
 253
 254 //===----------------------------------------------------------------------===//
 255 // SSE scalar FP Instructions
 256 //===----------------------------------------------------------------------===//
 257
 258 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 259 // scheduler into a branch sequence.
 260 // These are expanded by the scheduler.
 261 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 262   def CMOV_FR32 : I<0, Pseudo,
 263                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 264                     "#CMOV_FR32 PSEUDO!",
 265                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 266                                                   EFLAGS))]>;
 267   def CMOV_FR64 : I<0, Pseudo,
 268                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 269                     "#CMOV_FR64 PSEUDO!",
 270                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 271                                                   EFLAGS))]>;
 272   def CMOV_V4F32 : I<0, Pseudo,
 273                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 274                     "#CMOV_V4F32 PSEUDO!",
 275                     [(set VR128:$dst,
 276                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 277                                           EFLAGS)))]>;
 278   def CMOV_V2F64 : I<0, Pseudo,
 279                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 280                     "#CMOV_V2F64 PSEUDO!",
 281                     [(set VR128:$dst,
 282                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 283                                           EFLAGS)))]>;
 284   def CMOV_V2I64 : I<0, Pseudo,
 285                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 286                     "#CMOV_V2I64 PSEUDO!",
 287                     [(set VR128:$dst,
 288                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 289                                           EFLAGS)))]>;
 290 }
 291
 292 //===----------------------------------------------------------------------===//
 293 // SSE1 Instructions
 294 //===----------------------------------------------------------------------===//
 295
 296 // Move Instructions
 297 let neverHasSideEffects = 1 in
 298 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 299                   "movss\t{$src, $dst|$dst, $src}", []>;
 300 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 301 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 302                   "movss\t{$src, $dst|$dst, $src}",
 303                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 304 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 305                   "movss\t{$src, $dst|$dst, $src}",
 306                   [(store FR32:$src, addr:$dst)]>;
 307
 308 // Conversion instructions
 309 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 310                       "cvttss2si\t{$src, $dst|$dst, $src}",
 311                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 312 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 313                       "cvttss2si\t{$src, $dst|$dst, $src}",
 314                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 315 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 316                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 317                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 318 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 319                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 320                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 321
 322 // Match intrinsics which expect XMM operand(s).
 323 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 324                          "cvtss2si\t{$src, $dst|$dst, $src}",
 325                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 326 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 327                          "cvtss2si\t{$src, $dst|$dst, $src}",
 328                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 329                                            (load addr:$src)))]>;
 330
 331 // Match intrinisics which expect MM and XMM operand(s).
 332 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 333                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 334                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 335 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 336                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 337                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 338                                            (load addr:$src)))]>;
 339 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 340                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 341                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 342 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 343                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 344                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 345                                            (load addr:$src)))]>;
 346 let Constraints = "$src1 = $dst" in {
 347   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 348                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 349                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 350                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 351                                            VR64:$src2))]>;
 352   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 353                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 354                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 355                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 356                                             (load addr:$src2)))]>;
 357 }
 358
 359 // Aliases for intrinsics
 360 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 361                           "cvttss2si\t{$src, $dst|$dst, $src}",
 362                           [(set GR32:$dst,
 363                             (int_x86_sse_cvttss2si VR128:$src))]>;
 364 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 365                           "cvttss2si\t{$src, $dst|$dst, $src}",
 366                           [(set GR32:$dst,
 367                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 368
 369 let Constraints = "$src1 = $dst" in {
 370   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 371                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 372                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 373                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 374                                               GR32:$src2))]>;
 375   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 376                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 377                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 378                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 379                                               (loadi32 addr:$src2)))]>;
 380 }
 381
 382 // Comparison instructions
 383 let Constraints = "$src1 = $dst" in {
 384 let neverHasSideEffects = 1 in
 385   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 386                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 387                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 388 let neverHasSideEffects = 1, mayLoad = 1 in
 389   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 390                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 391                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 392 }
 393
 394 let Defs = [EFLAGS] in {
 395 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 396                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 397                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 398 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 399                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 400                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 401                     (implicit EFLAGS)]>;
 402 } // Defs = [EFLAGS]
 403
 404 // Aliases to match intrinsics which expect XMM operand(s).
 405 let Constraints = "$src1 = $dst" in {
 406   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 407                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 408                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 409                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 410                                            VR128:$src, imm:$cc))]>;
 411   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 412                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 413                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 414                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 415                                            (load addr:$src), imm:$cc))]>;
 416 }
 417
 418 let Defs = [EFLAGS] in {
 419 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 420                                             (ins VR128:$src1, VR128:$src2),
 421                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 422                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 423                         (implicit EFLAGS)]>;
 424 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 425                                             (ins VR128:$src1, f128mem:$src2),
 426                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 427                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 428                         (implicit EFLAGS)]>;
 429
 430 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 431                                            (ins VR128:$src1, VR128:$src2),
 432                       "comiss\t{$src2, $src1|$src1, $src2}",
 433                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 434                        (implicit EFLAGS)]>;
 435 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 436                                            (ins VR128:$src1, f128mem:$src2),
 437                       "comiss\t{$src2, $src1|$src1, $src2}",
 438                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 439                        (implicit EFLAGS)]>;
 440 } // Defs = [EFLAGS]
 441
 442 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 443 // start with 'Fs'.
 444
 445 // Alias instructions that map fld0 to pxor for sse.
 446 let isReMaterializable = 1 in
 447 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 448                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 449                Requires<[HasSSE1]>, TB, OpSize;
 450
 451 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 452 // disregarded.
 453 let neverHasSideEffects = 1 in
 454 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 455                      "movaps\t{$src, $dst|$dst, $src}", []>;
 456
 457 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 458 // disregarded.
 459 let isSimpleLoad = 1 in
 460 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 461                      "movaps\t{$src, $dst|$dst, $src}",
 462                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 463
 464 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 465 let Constraints = "$src1 = $dst" in {
 466 let isCommutable = 1 in {
 467   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 468                       "andps\t{$src2, $dst|$dst, $src2}",
 469                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 470   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 471                       "orps\t{$src2, $dst|$dst, $src2}",
 472                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 473   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 474                       "xorps\t{$src2, $dst|$dst, $src2}",
 475                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 476 }
 477
 478 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 479                     "andps\t{$src2, $dst|$dst, $src2}",
 480                     [(set FR32:$dst, (X86fand FR32:$src1,
 481                                       (memopfsf32 addr:$src2)))]>;
 482 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 483                     "orps\t{$src2, $dst|$dst, $src2}",
 484                     [(set FR32:$dst, (X86for FR32:$src1,
 485                                       (memopfsf32 addr:$src2)))]>;
 486 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 487                     "xorps\t{$src2, $dst|$dst, $src2}",
 488                     [(set FR32:$dst, (X86fxor FR32:$src1,
 489                                       (memopfsf32 addr:$src2)))]>;
 490 let neverHasSideEffects = 1 in {
 491 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 492                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 493                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 494
 495 let mayLoad = 1 in
 496 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 497                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 498                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 499 }
 500 }
 501
 502 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 503 ///
 504 /// In addition, we also have a special variant of the scalar form here to
 505 /// represent the associated intrinsic operation.  This form is unlike the
 506 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 507 /// and leaves the top elements undefined.
 508 ///
 509 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 510 /// six "instructions".
 511 ///
 512 let Constraints = "$src1 = $dst" in {
 513 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 514                                   SDNode OpNode, Intrinsic F32Int,
 515                                   bit Commutable = 0> {
 516   // Scalar operation, reg+reg.
 517   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 518                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 519                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 520     let isCommutable = Commutable;
 521   }
 522
 523   // Scalar operation, reg+mem.
 524   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 525                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 526                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 527
 528   // Vector operation, reg+reg.
 529   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 530                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 531                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 532     let isCommutable = Commutable;
 533   }
 534
 535   // Vector operation, reg+mem.
 536   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 537                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 538                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 539
 540   // Intrinsic operation, reg+reg.
 541   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 542                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 543                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 544     let isCommutable = Commutable;
 545   }
 546
 547   // Intrinsic operation, reg+mem.
 548   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 549                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 550                      [(set VR128:$dst, (F32Int VR128:$src1,
 551                                                sse_load_f32:$src2))]>;
 552 }
 553 }
 554
 555 // Arithmetic instructions
 556 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 557 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 558 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 559 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 560
 561 /// sse1_fp_binop_rm - Other SSE1 binops
 562 ///
 563 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 564 /// instructions for a full-vector intrinsic form.  Operations that map
 565 /// onto C operators don't use this form since they just use the plain
 566 /// vector form instead of having a separate vector intrinsic form.
 567 ///
 568 /// This provides a total of eight "instructions".
 569 ///
 570 let Constraints = "$src1 = $dst" in {
 571 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 572                             SDNode OpNode,
 573                             Intrinsic F32Int,
 574                             Intrinsic V4F32Int,
 575                             bit Commutable = 0> {
 576
 577   // Scalar operation, reg+reg.
 578   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 579                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 580                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 581     let isCommutable = Commutable;
 582   }
 583
 584   // Scalar operation, reg+mem.
 585   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 586                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 587                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 588
 589   // Vector operation, reg+reg.
 590   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 591                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 592                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 593     let isCommutable = Commutable;
 594   }
 595
 596   // Vector operation, reg+mem.
 597   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 598                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 599                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 600
 601   // Intrinsic operation, reg+reg.
 602   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 603                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 604                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 605     let isCommutable = Commutable;
 606   }
 607
 608   // Intrinsic operation, reg+mem.
 609   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 610                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 611                      [(set VR128:$dst, (F32Int VR128:$src1,
 612                                                sse_load_f32:$src2))]>;
 613
 614   // Vector intrinsic operation, reg+reg.
 615   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 616                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 617                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 618     let isCommutable = Commutable;
 619   }
 620
 621   // Vector intrinsic operation, reg+mem.
 622   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 623                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 624                      [(set VR128:$dst, (V4F32Int VR128:$src1, (load addr:$src2)))]>;
 625 }
 626 }
 627
 628 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 629                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 630 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 631                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 632
 633 //===----------------------------------------------------------------------===//
 634 // SSE packed FP Instructions
 635
 636 // Move Instructions
 637 let neverHasSideEffects = 1 in
 638 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 639                    "movaps\t{$src, $dst|$dst, $src}", []>;
 640 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 641 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 642                    "movaps\t{$src, $dst|$dst, $src}",
 643                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 644
 645 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 646                    "movaps\t{$src, $dst|$dst, $src}",
 647                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 648
 649 let neverHasSideEffects = 1 in
 650 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 651                    "movups\t{$src, $dst|$dst, $src}", []>;
 652 let isSimpleLoad = 1 in
 653 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 654                    "movups\t{$src, $dst|$dst, $src}",
 655                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 656 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 657                    "movups\t{$src, $dst|$dst, $src}",
 658                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 659
 660 // Intrinsic forms of MOVUPS load and store
 661 let isSimpleLoad = 1 in
 662 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 663                        "movups\t{$src, $dst|$dst, $src}",
 664                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 665 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 666                        "movups\t{$src, $dst|$dst, $src}",
 667                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 668
 669 let Constraints = "$src1 = $dst" in {
 670   let AddedComplexity = 20 in {
 671     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 672                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 673                        "movlps\t{$src2, $dst|$dst, $src2}",
 674                        [(set VR128:$dst,
 675                          (v4f32 (vector_shuffle VR128:$src1,
 676                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 677                                  MOVLP_shuffle_mask)))]>;
 678     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 679                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 680                        "movhps\t{$src2, $dst|$dst, $src2}",
 681                        [(set VR128:$dst,
 682                          (v4f32 (vector_shuffle VR128:$src1,
 683                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 684                                  MOVHP_shuffle_mask)))]>;
 685   } // AddedComplexity
 686 } // Constraints = "$src1 = $dst"
 687
 688 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 689                    "movlps\t{$src, $dst|$dst, $src}",
 690                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 691                                  (iPTR 0))), addr:$dst)]>;
 692
 693 // v2f64 extract element 1 is always custom lowered to unpack high to low
 694 // and extract element 0 so the non-store version isn't too horrible.
 695 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 696                    "movhps\t{$src, $dst|$dst, $src}",
 697                    [(store (f64 (vector_extract
 698                                  (v2f64 (vector_shuffle
 699                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 700                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 701                      addr:$dst)]>;
 702
 703 let Constraints = "$src1 = $dst" in {
 704 let AddedComplexity = 15 in {
 705 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 706                     "movlhps\t{$src2, $dst|$dst, $src2}",
 707                     [(set VR128:$dst,
 708                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 709                               MOVHP_shuffle_mask)))]>;
 710
 711 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 712                     "movhlps\t{$src2, $dst|$dst, $src2}",
 713                     [(set VR128:$dst,
 714                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 715                               MOVHLPS_shuffle_mask)))]>;
 716 } // AddedComplexity
 717 } // Constraints = "$src1 = $dst"
 718
 719
 720
 721 // Arithmetic
 722
 723 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 724 ///
 725 /// In addition, we also have a special variant of the scalar form here to
 726 /// represent the associated intrinsic operation.  This form is unlike the
 727 /// plain scalar form, in that it takes an entire vector (instead of a
 728 /// scalar) and leaves the top elements undefined.
 729 ///
 730 /// And, we have a special variant form for a full-vector intrinsic form.
 731 ///
 732 /// These four forms can each have a reg or a mem operand, so there are a
 733 /// total of eight "instructions".
 734 ///
 735 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 736                            SDNode OpNode,
 737                            Intrinsic F32Int,
 738                            Intrinsic V4F32Int,
 739                            bit Commutable = 0> {
 740   // Scalar operation, reg.
 741   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 742                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 743                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 744     let isCommutable = Commutable;
 745   }
 746
 747   // Scalar operation, mem.
 748   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 749                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 750                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 751
 752   // Vector operation, reg.
 753   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 754               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 755               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 756     let isCommutable = Commutable;
 757   }
 758
 759   // Vector operation, mem.
 760   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 761                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 762                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 763
 764   // Intrinsic operation, reg.
 765   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 766                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 767                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 768     let isCommutable = Commutable;
 769   }
 770
 771   // Intrinsic operation, mem.
 772   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 773                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 774                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 775
 776   // Vector intrinsic operation, reg
 777   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 778                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 779                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 780     let isCommutable = Commutable;
 781   }
 782
 783   // Vector intrinsic operation, mem
 784   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 785                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 786                     [(set VR128:$dst, (V4F32Int (load addr:$src)))]>;
 787 }
 788
 789 // Square root.
 790 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 791                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 792
 793 // Reciprocal approximations. Note that these typically require refinement
 794 // in order to obtain suitable precision.
 795 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 796                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 797 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 798                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 799
 800 // Logical
 801 let Constraints = "$src1 = $dst" in {
 802   let isCommutable = 1 in {
 803     def ANDPSrr : PSI<0x54, MRMSrcReg,
 804                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 805                       "andps\t{$src2, $dst|$dst, $src2}",
 806                       [(set VR128:$dst, (v2i64
 807                                          (and VR128:$src1, VR128:$src2)))]>;
 808     def ORPSrr  : PSI<0x56, MRMSrcReg,
 809                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 810                       "orps\t{$src2, $dst|$dst, $src2}",
 811                       [(set VR128:$dst, (v2i64
 812                                          (or VR128:$src1, VR128:$src2)))]>;
 813     def XORPSrr : PSI<0x57, MRMSrcReg,
 814                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 815                       "xorps\t{$src2, $dst|$dst, $src2}",
 816                       [(set VR128:$dst, (v2i64
 817                                          (xor VR128:$src1, VR128:$src2)))]>;
 818   }
 819
 820   def ANDPSrm : PSI<0x54, MRMSrcMem,
 821                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 822                     "andps\t{$src2, $dst|$dst, $src2}",
 823                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 824                                        (memopv2i64 addr:$src2)))]>;
 825   def ORPSrm  : PSI<0x56, MRMSrcMem,
 826                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 827                     "orps\t{$src2, $dst|$dst, $src2}",
 828                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 829                                        (memopv2i64 addr:$src2)))]>;
 830   def XORPSrm : PSI<0x57, MRMSrcMem,
 831                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 832                     "xorps\t{$src2, $dst|$dst, $src2}",
 833                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 834                                        (memopv2i64 addr:$src2)))]>;
 835   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 836                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 837                      "andnps\t{$src2, $dst|$dst, $src2}",
 838                      [(set VR128:$dst,
 839                        (v2i64 (and (xor VR128:$src1,
 840                                     (bc_v2i64 (v4i32 immAllOnesV))),
 841                                VR128:$src2)))]>;
 842   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 843                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 844                      "andnps\t{$src2, $dst|$dst, $src2}",
 845                      [(set VR128:$dst,
 846                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 847                                     (bc_v2i64 (v4i32 immAllOnesV))),
 848                                (memopv2i64 addr:$src2))))]>;
 849 }
 850
 851 let Constraints = "$src1 = $dst" in {
 852   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 853                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 854                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 855                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 856                                          VR128:$src, imm:$cc))]>;
 857   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 858                       (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 859                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 860                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 861                                          (load addr:$src), imm:$cc))]>;
 862 }
 863
 864 // Shuffle and unpack instructions
 865 let Constraints = "$src1 = $dst" in {
 866   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 867     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 868                           (outs VR128:$dst), (ins VR128:$src1,
 869                            VR128:$src2, i32i8imm:$src3),
 870                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 871                           [(set VR128:$dst,
 872                             (v4f32 (vector_shuffle
 873                                     VR128:$src1, VR128:$src2,
 874                                     SHUFP_shuffle_mask:$src3)))]>;
 875   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 876                         (outs VR128:$dst), (ins VR128:$src1,
 877                          f128mem:$src2, i32i8imm:$src3),
 878                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 879                         [(set VR128:$dst,
 880                           (v4f32 (vector_shuffle
 881                                   VR128:$src1, (memopv4f32 addr:$src2),
 882                                   SHUFP_shuffle_mask:$src3)))]>;
 883
 884   let AddedComplexity = 10 in {
 885     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 886                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 887                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 888                          [(set VR128:$dst,
 889                            (v4f32 (vector_shuffle
 890                                    VR128:$src1, VR128:$src2,
 891                                    UNPCKH_shuffle_mask)))]>;
 892     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 893                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 894                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 895                          [(set VR128:$dst,
 896                            (v4f32 (vector_shuffle
 897                                    VR128:$src1, (memopv4f32 addr:$src2),
 898                                    UNPCKH_shuffle_mask)))]>;
 899
 900     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 901                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 902                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 903                          [(set VR128:$dst,
 904                            (v4f32 (vector_shuffle
 905                                    VR128:$src1, VR128:$src2,
 906                                    UNPCKL_shuffle_mask)))]>;
 907     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 908                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 909                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 910                          [(set VR128:$dst,
 911                            (v4f32 (vector_shuffle
 912                                    VR128:$src1, (memopv4f32 addr:$src2),
 913                                    UNPCKL_shuffle_mask)))]>;
 914   } // AddedComplexity
 915 } // Constraints = "$src1 = $dst"
 916
 917 // Mask creation
 918 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 919                      "movmskps\t{$src, $dst|$dst, $src}",
 920                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 921 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 922                      "movmskpd\t{$src, $dst|$dst, $src}",
 923                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 924
 925 // Prefetch intrinsic.
 926 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 927     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 928 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 929     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 930 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 931     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 932 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 933     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 934
 935 // Non-temporal stores
 936 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 937                     "movntps\t{$src, $dst|$dst, $src}",
 938                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 939
 940 // Load, store, and memory fence
 941 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 942
 943 // MXCSR register
 944 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 945                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 946 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 947                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 948
 949 // Alias instructions that map zero vector to pxor / xorp* for sse.
 950 let isReMaterializable = 1 in
 951 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 952                  "xorps\t$dst, $dst",
 953                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 954
 955 let Predicates = [HasSSE1] in {
 956   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 957   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 958   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 959   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 960   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 961 }
 962
 963 // FR32 to 128-bit vector conversion.
 964 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
 965                       "movss\t{$src, $dst|$dst, $src}",
 966                       [(set VR128:$dst,
 967                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 968 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
 969                      "movss\t{$src, $dst|$dst, $src}",
 970                      [(set VR128:$dst,
 971                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 972
 973 // FIXME: may not be able to eliminate this movss with coalescing the src and
 974 // dest register classes are different. We really want to write this pattern
 975 // like this:
 976 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 977 //           (f32 FR32:$src)>;
 978 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
 979                      "movss\t{$src, $dst|$dst, $src}",
 980                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
 981                                        (iPTR 0)))]>;
 982 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
 983                      "movss\t{$src, $dst|$dst, $src}",
 984                      [(store (f32 (vector_extract (v4f32 VR128:$src),
 985                                    (iPTR 0))), addr:$dst)]>;
 986
 987
 988 // Move to lower bits of a VR128, leaving upper bits alone.
 989 // Three operand (but two address) aliases.
 990 let Constraints = "$src1 = $dst" in {
 991 let neverHasSideEffects = 1 in
 992   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
 993                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 994                         "movss\t{$src2, $dst|$dst, $src2}", []>;
 995
 996   let AddedComplexity = 15 in
 997     def MOVLPSrr : SSI<0x10, MRMSrcReg,
 998                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 999                        "movss\t{$src2, $dst|$dst, $src2}",
1000                        [(set VR128:$dst,
1001                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1002                                  MOVL_shuffle_mask)))]>;
1003 }
1004
1005 // Move to lower bits of a VR128 and zeroing upper bits.
1006 // Loading from memory automatically zeroing upper bits.
1007 let AddedComplexity = 20 in
1008 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1009                       "movss\t{$src, $dst|$dst, $src}",
1010                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV_bc,
1011                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1012                                                 MOVL_shuffle_mask)))]>;
1013
1014
1015 //===----------------------------------------------------------------------===//
1016 // SSE2 Instructions
1017 //===----------------------------------------------------------------------===//
1018
1019 // Move Instructions
1020 let neverHasSideEffects = 1 in
1021 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1022                   "movsd\t{$src, $dst|$dst, $src}", []>;
1023 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1024 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1025                   "movsd\t{$src, $dst|$dst, $src}",
1026                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1027 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1028                   "movsd\t{$src, $dst|$dst, $src}",
1029                   [(store FR64:$src, addr:$dst)]>;
1030
1031 // Conversion instructions
1032 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1033                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1034                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1035 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1036                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1037                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1038 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1039                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1040                       [(set FR32:$dst, (fround FR64:$src))]>;
1041 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1042                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1043                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1044 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1045                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1046                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1047 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1048                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1049                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1050
1051 // SSE2 instructions with XS prefix
1052 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1053                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1054                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1055                  Requires<[HasSSE2]>;
1056 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1057                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1058                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1059                  Requires<[HasSSE2]>;
1060
1061 // Match intrinsics which expect XMM operand(s).
1062 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1063                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1064                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1065 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1066                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1067                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1068                                            (load addr:$src)))]>;
1069
1070 // Match intrinisics which expect MM and XMM operand(s).
1071 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1072                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1073                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1074 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1075                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1076                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1077                                            (load addr:$src)))]>;
1078 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1079                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1080                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1081 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1082                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1083                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1084                                            (load addr:$src)))]>;
1085 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1086                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1087                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1088 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1089                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1090                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1091                                             (load addr:$src)))]>;
1092
1093 // Aliases for intrinsics
1094 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1095                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1096                           [(set GR32:$dst,
1097                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1098 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1099                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1100                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1101                                             (load addr:$src)))]>;
1102
1103 // Comparison instructions
1104 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1105   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1106                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1107                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1108 let mayLoad = 1 in
1109   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1110                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1111                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1112 }
1113
1114 let Defs = [EFLAGS] in {
1115 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1116                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1117                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1118 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1119                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1120                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1121                     (implicit EFLAGS)]>;
1122 }
1123
1124 // Aliases to match intrinsics which expect XMM operand(s).
1125 let Constraints = "$src1 = $dst" in {
1126   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1127                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1128                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1129                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1130                                            VR128:$src, imm:$cc))]>;
1131   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1132                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1133                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1134                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1135                                            (load addr:$src), imm:$cc))]>;
1136 }
1137
1138 let Defs = [EFLAGS] in {
1139 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1140                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1141                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1142                         (implicit EFLAGS)]>;
1143 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1144                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1145                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1146                         (implicit EFLAGS)]>;
1147
1148 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1149                       "comisd\t{$src2, $src1|$src1, $src2}",
1150                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1151                        (implicit EFLAGS)]>;
1152 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1153                       "comisd\t{$src2, $src1|$src1, $src2}",
1154                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1155                        (implicit EFLAGS)]>;
1156 } // Defs = EFLAGS]
1157
1158 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1159 // start with 'Fs'.
1160
1161 // Alias instructions that map fld0 to pxor for sse.
1162 let isReMaterializable = 1 in
1163 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1164                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1165                Requires<[HasSSE2]>, TB, OpSize;
1166
1167 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1168 // disregarded.
1169 let neverHasSideEffects = 1 in
1170 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1171                      "movapd\t{$src, $dst|$dst, $src}", []>;
1172
1173 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1174 // disregarded.
1175 let isSimpleLoad = 1 in
1176 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1177                      "movapd\t{$src, $dst|$dst, $src}",
1178                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1179
1180 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1181 let Constraints = "$src1 = $dst" in {
1182 let isCommutable = 1 in {
1183   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1184                                        (ins FR64:$src1, FR64:$src2),
1185                       "andpd\t{$src2, $dst|$dst, $src2}",
1186                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1187   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1188                                        (ins FR64:$src1, FR64:$src2),
1189                       "orpd\t{$src2, $dst|$dst, $src2}",
1190                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1191   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1192                                        (ins FR64:$src1, FR64:$src2),
1193                       "xorpd\t{$src2, $dst|$dst, $src2}",
1194                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1195 }
1196
1197 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1198                                      (ins FR64:$src1, f128mem:$src2),
1199                     "andpd\t{$src2, $dst|$dst, $src2}",
1200                     [(set FR64:$dst, (X86fand FR64:$src1,
1201                                       (memopfsf64 addr:$src2)))]>;
1202 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1203                                      (ins FR64:$src1, f128mem:$src2),
1204                     "orpd\t{$src2, $dst|$dst, $src2}",
1205                     [(set FR64:$dst, (X86for FR64:$src1,
1206                                       (memopfsf64 addr:$src2)))]>;
1207 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1208                                      (ins FR64:$src1, f128mem:$src2),
1209                     "xorpd\t{$src2, $dst|$dst, $src2}",
1210                     [(set FR64:$dst, (X86fxor FR64:$src1,
1211                                       (memopfsf64 addr:$src2)))]>;
1212
1213 let neverHasSideEffects = 1 in {
1214 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1215                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1216                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1217 let mayLoad = 1 in
1218 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1219                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1220                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1221 }
1222 }
1223
1224 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1225 ///
1226 /// In addition, we also have a special variant of the scalar form here to
1227 /// represent the associated intrinsic operation.  This form is unlike the
1228 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1229 /// and leaves the top elements undefined.
1230 ///
1231 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1232 /// six "instructions".
1233 ///
1234 let Constraints = "$src1 = $dst" in {
1235 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1236                                   SDNode OpNode, Intrinsic F64Int,
1237                                   bit Commutable = 0> {
1238   // Scalar operation, reg+reg.
1239   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1240                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1241                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1242     let isCommutable = Commutable;
1243   }
1244
1245   // Scalar operation, reg+mem.
1246   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1247                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1248                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1249
1250   // Vector operation, reg+reg.
1251   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1252                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1253                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1254     let isCommutable = Commutable;
1255   }
1256
1257   // Vector operation, reg+mem.
1258   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1259                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1260                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1261
1262   // Intrinsic operation, reg+reg.
1263   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1264                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1265                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1266     let isCommutable = Commutable;
1267   }
1268
1269   // Intrinsic operation, reg+mem.
1270   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1271                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1272                      [(set VR128:$dst, (F64Int VR128:$src1,
1273                                                sse_load_f64:$src2))]>;
1274 }
1275 }
1276
1277 // Arithmetic instructions
1278 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1279 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1280 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1281 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1282
1283 /// sse2_fp_binop_rm - Other SSE2 binops
1284 ///
1285 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1286 /// instructions for a full-vector intrinsic form.  Operations that map
1287 /// onto C operators don't use this form since they just use the plain
1288 /// vector form instead of having a separate vector intrinsic form.
1289 ///
1290 /// This provides a total of eight "instructions".
1291 ///
1292 let Constraints = "$src1 = $dst" in {
1293 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1294                             SDNode OpNode,
1295                             Intrinsic F64Int,
1296                             Intrinsic V2F64Int,
1297                             bit Commutable = 0> {
1298
1299   // Scalar operation, reg+reg.
1300   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1301                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1302                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1303     let isCommutable = Commutable;
1304   }
1305
1306   // Scalar operation, reg+mem.
1307   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1308                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1309                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1310
1311   // Vector operation, reg+reg.
1312   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1313                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1314                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1315     let isCommutable = Commutable;
1316   }
1317
1318   // Vector operation, reg+mem.
1319   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1320                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1321                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1322
1323   // Intrinsic operation, reg+reg.
1324   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1325                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1326                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1327     let isCommutable = Commutable;
1328   }
1329
1330   // Intrinsic operation, reg+mem.
1331   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1332                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1333                      [(set VR128:$dst, (F64Int VR128:$src1,
1334                                                sse_load_f64:$src2))]>;
1335
1336   // Vector intrinsic operation, reg+reg.
1337   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1338                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1339                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1340     let isCommutable = Commutable;
1341   }
1342
1343   // Vector intrinsic operation, reg+mem.
1344   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1345                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1346                      [(set VR128:$dst, (V2F64Int VR128:$src1, (load addr:$src2)))]>;
1347 }
1348 }
1349
1350 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1351                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1352 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1353                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1354
1355 //===----------------------------------------------------------------------===//
1356 // SSE packed FP Instructions
1357
1358 // Move Instructions
1359 let neverHasSideEffects = 1 in
1360 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1361                    "movapd\t{$src, $dst|$dst, $src}", []>;
1362 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1363 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1364                    "movapd\t{$src, $dst|$dst, $src}",
1365                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1366
1367 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1368                    "movapd\t{$src, $dst|$dst, $src}",
1369                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1370
1371 let neverHasSideEffects = 1 in
1372 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1373                    "movupd\t{$src, $dst|$dst, $src}", []>;
1374 let isSimpleLoad = 1 in
1375 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1376                    "movupd\t{$src, $dst|$dst, $src}",
1377                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1378 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1379                    "movupd\t{$src, $dst|$dst, $src}",
1380                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1381
1382 // Intrinsic forms of MOVUPD load and store
1383 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1384                        "movupd\t{$src, $dst|$dst, $src}",
1385                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1386 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1387                        "movupd\t{$src, $dst|$dst, $src}",
1388                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1389
1390 let Constraints = "$src1 = $dst" in {
1391   let AddedComplexity = 20 in {
1392     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1393                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1394                        "movlpd\t{$src2, $dst|$dst, $src2}",
1395                        [(set VR128:$dst,
1396                          (v2f64 (vector_shuffle VR128:$src1,
1397                                  (scalar_to_vector (loadf64 addr:$src2)),
1398                                  MOVLP_shuffle_mask)))]>;
1399     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1400                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1401                        "movhpd\t{$src2, $dst|$dst, $src2}",
1402                        [(set VR128:$dst,
1403                          (v2f64 (vector_shuffle VR128:$src1,
1404                                  (scalar_to_vector (loadf64 addr:$src2)),
1405                                  MOVHP_shuffle_mask)))]>;
1406   } // AddedComplexity
1407 } // Constraints = "$src1 = $dst"
1408
1409 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1410                    "movlpd\t{$src, $dst|$dst, $src}",
1411                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1412                                  (iPTR 0))), addr:$dst)]>;
1413
1414 // v2f64 extract element 1 is always custom lowered to unpack high to low
1415 // and extract element 0 so the non-store version isn't too horrible.
1416 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1417                    "movhpd\t{$src, $dst|$dst, $src}",
1418                    [(store (f64 (vector_extract
1419                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1420                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1421                      addr:$dst)]>;
1422
1423 // SSE2 instructions without OpSize prefix
1424 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1425                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1426                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1427                      TB, Requires<[HasSSE2]>;
1428 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1429                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1430                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1431                                         (bitconvert (memopv2i64 addr:$src))))]>,
1432                      TB, Requires<[HasSSE2]>;
1433
1434 // SSE2 instructions with XS prefix
1435 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1436                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1437                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1438                      XS, Requires<[HasSSE2]>;
1439 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1440                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1441                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1442                                         (bitconvert (memopv2i64 addr:$src))))]>,
1443                      XS, Requires<[HasSSE2]>;
1444
1445 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1446                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1447                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1448 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1449                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1450                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1451                                             (load addr:$src)))]>;
1452 // SSE2 packed instructions with XS prefix
1453 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1454                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1455                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1456                       XS, Requires<[HasSSE2]>;
1457 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1458                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1459                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1460                                            (load addr:$src)))]>,
1461                       XS, Requires<[HasSSE2]>;
1462
1463 // SSE2 packed instructions with XD prefix
1464 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1465                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1466                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1467                      XD, Requires<[HasSSE2]>;
1468 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1469                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1470                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1471                                           (load addr:$src)))]>,
1472                      XD, Requires<[HasSSE2]>;
1473
1474 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1475                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1476                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1477 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1478                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1479                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1480                                              (load addr:$src)))]>;
1481
1482 // SSE2 instructions without OpSize prefix
1483 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1484                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1485                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1486                      TB, Requires<[HasSSE2]>;
1487 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f64mem:$src),
1488                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1489                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1490                                           (load addr:$src)))]>,
1491                      TB, Requires<[HasSSE2]>;
1492
1493 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1494                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1495                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1496 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f128mem:$src),
1497                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1498                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1499                                             (load addr:$src)))]>;
1500
1501 // Match intrinsics which expect XMM operand(s).
1502 // Aliases for intrinsics
1503 let Constraints = "$src1 = $dst" in {
1504 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1505                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1506                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1507                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1508                                            GR32:$src2))]>;
1509 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1510                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1511                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1512                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1513                                            (loadi32 addr:$src2)))]>;
1514 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1515                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1516                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1517                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1518                                       VR128:$src2))]>;
1519 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1520                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1521                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1522                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1523                                       (load addr:$src2)))]>;
1524 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1525                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1526                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1527                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1528                                        VR128:$src2))]>, XS,
1529                     Requires<[HasSSE2]>;
1530 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1531                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1532                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1533                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1534                                        (load addr:$src2)))]>, XS,
1535                     Requires<[HasSSE2]>;
1536 }
1537
1538 // Arithmetic
1539
1540 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1541 ///
1542 /// In addition, we also have a special variant of the scalar form here to
1543 /// represent the associated intrinsic operation.  This form is unlike the
1544 /// plain scalar form, in that it takes an entire vector (instead of a
1545 /// scalar) and leaves the top elements undefined.
1546 ///
1547 /// And, we have a special variant form for a full-vector intrinsic form.
1548 ///
1549 /// These four forms can each have a reg or a mem operand, so there are a
1550 /// total of eight "instructions".
1551 ///
1552 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1553                            SDNode OpNode,
1554                            Intrinsic F64Int,
1555                            Intrinsic V2F64Int,
1556                            bit Commutable = 0> {
1557   // Scalar operation, reg.
1558   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1559                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1560                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1561     let isCommutable = Commutable;
1562   }
1563
1564   // Scalar operation, mem.
1565   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1566                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1567                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1568
1569   // Vector operation, reg.
1570   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1571               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1572               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1573     let isCommutable = Commutable;
1574   }
1575
1576   // Vector operation, mem.
1577   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1578                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1579                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1580
1581   // Intrinsic operation, reg.
1582   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1583                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1584                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1585     let isCommutable = Commutable;
1586   }
1587
1588   // Intrinsic operation, mem.
1589   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1590                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1591                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1592
1593   // Vector intrinsic operation, reg
1594   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1595                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1596                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1597     let isCommutable = Commutable;
1598   }
1599
1600   // Vector intrinsic operation, mem
1601   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1602                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1603                     [(set VR128:$dst, (V2F64Int (load addr:$src)))]>;
1604 }
1605
1606 // Square root.
1607 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1608                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1609
1610 // There is no f64 version of the reciprocal approximation instructions.
1611
1612 // Logical
1613 let Constraints = "$src1 = $dst" in {
1614   let isCommutable = 1 in {
1615     def ANDPDrr : PDI<0x54, MRMSrcReg,
1616                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1617                       "andpd\t{$src2, $dst|$dst, $src2}",
1618                       [(set VR128:$dst,
1619                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1620                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1621     def ORPDrr  : PDI<0x56, MRMSrcReg,
1622                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1623                       "orpd\t{$src2, $dst|$dst, $src2}",
1624                       [(set VR128:$dst,
1625                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1626                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1627     def XORPDrr : PDI<0x57, MRMSrcReg,
1628                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1629                       "xorpd\t{$src2, $dst|$dst, $src2}",
1630                       [(set VR128:$dst,
1631                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1632                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1633   }
1634
1635   def ANDPDrm : PDI<0x54, MRMSrcMem,
1636                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1637                     "andpd\t{$src2, $dst|$dst, $src2}",
1638                     [(set VR128:$dst,
1639                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1640                        (memopv2i64 addr:$src2)))]>;
1641   def ORPDrm  : PDI<0x56, MRMSrcMem,
1642                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1643                     "orpd\t{$src2, $dst|$dst, $src2}",
1644                     [(set VR128:$dst,
1645                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1646                        (memopv2i64 addr:$src2)))]>;
1647   def XORPDrm : PDI<0x57, MRMSrcMem,
1648                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1649                     "xorpd\t{$src2, $dst|$dst, $src2}",
1650                     [(set VR128:$dst,
1651                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1652                        (memopv2i64 addr:$src2)))]>;
1653   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1654                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1655                      "andnpd\t{$src2, $dst|$dst, $src2}",
1656                      [(set VR128:$dst,
1657                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1658                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1659   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1660                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1661                      "andnpd\t{$src2, $dst|$dst, $src2}",
1662                      [(set VR128:$dst,
1663                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1664                         (memopv2i64 addr:$src2)))]>;
1665 }
1666
1667 let Constraints = "$src1 = $dst" in {
1668   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1669                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1670                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1671                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1672                                        VR128:$src, imm:$cc))]>;
1673   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1674                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1675                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1676                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1677                                      (load addr:$src), imm:$cc))]>;
1678 }
1679
1680 // Shuffle and unpack instructions
1681 let Constraints = "$src1 = $dst" in {
1682   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1683                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1684                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1685                  [(set VR128:$dst, (v2f64 (vector_shuffle
1686                                            VR128:$src1, VR128:$src2,
1687                                            SHUFP_shuffle_mask:$src3)))]>;
1688   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1689                         (outs VR128:$dst), (ins VR128:$src1,
1690                          f128mem:$src2, i8imm:$src3),
1691                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1692                         [(set VR128:$dst,
1693                           (v2f64 (vector_shuffle
1694                                   VR128:$src1, (memopv2f64 addr:$src2),
1695                                   SHUFP_shuffle_mask:$src3)))]>;
1696
1697   let AddedComplexity = 10 in {
1698     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1699                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1700                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1701                          [(set VR128:$dst,
1702                            (v2f64 (vector_shuffle
1703                                    VR128:$src1, VR128:$src2,
1704                                    UNPCKH_shuffle_mask)))]>;
1705     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1706                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1707                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1708                          [(set VR128:$dst,
1709                            (v2f64 (vector_shuffle
1710                                    VR128:$src1, (memopv2f64 addr:$src2),
1711                                    UNPCKH_shuffle_mask)))]>;
1712
1713     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1714                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1715                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1716                          [(set VR128:$dst,
1717                            (v2f64 (vector_shuffle
1718                                    VR128:$src1, VR128:$src2,
1719                                    UNPCKL_shuffle_mask)))]>;
1720     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1721                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1722                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1723                          [(set VR128:$dst,
1724                            (v2f64 (vector_shuffle
1725                                    VR128:$src1, (memopv2f64 addr:$src2),
1726                                    UNPCKL_shuffle_mask)))]>;
1727   } // AddedComplexity
1728 } // Constraints = "$src1 = $dst"
1729
1730
1731 //===----------------------------------------------------------------------===//
1732 // SSE integer instructions
1733
1734 // Move Instructions
1735 let neverHasSideEffects = 1 in
1736 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1737                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1738 let isSimpleLoad = 1, mayLoad = 1 in
1739 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1740                    "movdqa\t{$src, $dst|$dst, $src}",
1741                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1742 let mayStore = 1 in
1743 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1744                    "movdqa\t{$src, $dst|$dst, $src}",
1745                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1746 let isSimpleLoad = 1, mayLoad = 1 in
1747 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1748                    "movdqu\t{$src, $dst|$dst, $src}",
1749                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1750                  XS, Requires<[HasSSE2]>;
1751 let mayStore = 1 in
1752 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1753                    "movdqu\t{$src, $dst|$dst, $src}",
1754                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1755                  XS, Requires<[HasSSE2]>;
1756
1757 // Intrinsic forms of MOVDQU load and store
1758 let isSimpleLoad = 1 in
1759 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1760                        "movdqu\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1762                  XS, Requires<[HasSSE2]>;
1763 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1764                        "movdqu\t{$src, $dst|$dst, $src}",
1765                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1766                      XS, Requires<[HasSSE2]>;
1767
1768 let Constraints = "$src1 = $dst" in {
1769
1770 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1771                             bit Commutable = 0> {
1772   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1773                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1774                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1775     let isCommutable = Commutable;
1776   }
1777   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1778                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1779                [(set VR128:$dst, (IntId VR128:$src1,
1780                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1781 }
1782
1783 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1784                              string OpcodeStr,
1785                              Intrinsic IntId, Intrinsic IntId2> {
1786   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1787                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1788                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1789   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1790                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1791                [(set VR128:$dst, (IntId VR128:$src1,
1792                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1793   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1794                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1795                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1796 }
1797
1798 /// PDI_binop_rm - Simple SSE2 binary operator.
1799 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1800                         ValueType OpVT, bit Commutable = 0> {
1801   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1802                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1803                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1804     let isCommutable = Commutable;
1805   }
1806   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1807                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1808                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1809                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1810 }
1811
1812 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1813 ///
1814 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1815 /// to collapse (bitconvert VT to VT) into its operand.
1816 ///
1817 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1818                               bit Commutable = 0> {
1819   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1820                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1821                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1822     let isCommutable = Commutable;
1823   }
1824   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1825                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1826                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1827 }
1828
1829 } // Constraints = "$src1 = $dst"
1830
1831 // 128-bit Integer Arithmetic
1832
1833 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1834 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1835 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1836 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1837
1838 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1839 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1840 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1841 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1842
1843 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1844 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1845 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1846 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1847
1848 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1849 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1850 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1851 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1852
1853 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1854
1855 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1856 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1857 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1858
1859 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1860
1861 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1862 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1863
1864
1865 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1866 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1867 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1868 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1869 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1870
1871
1872 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1873                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1874 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1875                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1876 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1877                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1878
1879 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1880                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1881 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1882                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1883 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x72, MRM2r, "psrlq",
1884                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
1885
1886 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
1887                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
1888 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x71, MRM4r, "psrad",
1889                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
1890
1891 // 128-bit logical shifts.
1892 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1893   def PSLLDQri : PDIi8<0x73, MRM7r,
1894                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1895                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1896   def PSRLDQri : PDIi8<0x73, MRM3r,
1897                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1898                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1899   // PSRADQri doesn't exist in SSE[1-3].
1900 }
1901
1902 let Predicates = [HasSSE2] in {
1903   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1904             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1905   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1906             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1907   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1908             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1909 }
1910
1911 // Logical
1912 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1913 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1914 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1915
1916 let Constraints = "$src1 = $dst" in {
1917   def PANDNrr : PDI<0xDF, MRMSrcReg,
1918                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1919                     "pandn\t{$src2, $dst|$dst, $src2}",
1920                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1921                                               VR128:$src2)))]>;
1922
1923   def PANDNrm : PDI<0xDF, MRMSrcMem,
1924                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1925                     "pandn\t{$src2, $dst|$dst, $src2}",
1926                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1927                                               (memopv2i64 addr:$src2))))]>;
1928 }
1929
1930 // SSE2 Integer comparison
1931 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1932 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1933 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1934 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1935 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1936 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1937
1938 // Pack instructions
1939 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1940 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1941 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1942
1943 // Shuffle and unpack instructions
1944 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1945                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1946                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1947                      [(set VR128:$dst, (v4i32 (vector_shuffle
1948                                                VR128:$src1, (undef),
1949                                                PSHUFD_shuffle_mask:$src2)))]>;
1950 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1951                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1952                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1953                      [(set VR128:$dst, (v4i32 (vector_shuffle
1954                                                (bc_v4i32(memopv2i64 addr:$src1)),
1955                                                (undef),
1956                                                PSHUFD_shuffle_mask:$src2)))]>;
1957
1958 // SSE2 with ImmT == Imm8 and XS prefix.
1959 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1960                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1961                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1962                     [(set VR128:$dst, (v8i16 (vector_shuffle
1963                                               VR128:$src1, (undef),
1964                                               PSHUFHW_shuffle_mask:$src2)))]>,
1965                 XS, Requires<[HasSSE2]>;
1966 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1967                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1968                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1969                     [(set VR128:$dst, (v8i16 (vector_shuffle
1970                                               (bc_v8i16 (memopv2i64 addr:$src1)),
1971                                               (undef),
1972                                               PSHUFHW_shuffle_mask:$src2)))]>,
1973                 XS, Requires<[HasSSE2]>;
1974
1975 // SSE2 with ImmT == Imm8 and XD prefix.
1976 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1977                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1978                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1979                     [(set VR128:$dst, (v8i16 (vector_shuffle
1980                                               VR128:$src1, (undef),
1981                                               PSHUFLW_shuffle_mask:$src2)))]>,
1982                 XD, Requires<[HasSSE2]>;
1983 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1984                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
1985                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1986                     [(set VR128:$dst, (v8i16 (vector_shuffle
1987                                               (bc_v8i16 (memopv2i64 addr:$src1)),
1988                                               (undef),
1989                                               PSHUFLW_shuffle_mask:$src2)))]>,
1990                 XD, Requires<[HasSSE2]>;
1991
1992
1993 let Constraints = "$src1 = $dst" in {
1994   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1995                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1996                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
1997                         [(set VR128:$dst,
1998                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1999                                   UNPCKL_shuffle_mask)))]>;
2000   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2001                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2002                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2003                         [(set VR128:$dst,
2004                           (v16i8 (vector_shuffle VR128:$src1,
2005                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2006                                   UNPCKL_shuffle_mask)))]>;
2007   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2008                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2009                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2010                         [(set VR128:$dst,
2011                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2012                                   UNPCKL_shuffle_mask)))]>;
2013   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2014                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2015                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2016                         [(set VR128:$dst,
2017                           (v8i16 (vector_shuffle VR128:$src1,
2018                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2019                                   UNPCKL_shuffle_mask)))]>;
2020   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2021                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2022                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2023                         [(set VR128:$dst,
2024                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2025                                   UNPCKL_shuffle_mask)))]>;
2026   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2027                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2028                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2029                         [(set VR128:$dst,
2030                           (v4i32 (vector_shuffle VR128:$src1,
2031                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2032                                   UNPCKL_shuffle_mask)))]>;
2033   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2034                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2035                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2036                         [(set VR128:$dst,
2037                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2038                                   UNPCKL_shuffle_mask)))]>;
2039   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2040                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2041                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2042                         [(set VR128:$dst,
2043                           (v2i64 (vector_shuffle VR128:$src1,
2044                                   (memopv2i64 addr:$src2),
2045                                   UNPCKL_shuffle_mask)))]>;
2046
2047   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2048                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2049                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2050                         [(set VR128:$dst,
2051                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2052                                   UNPCKH_shuffle_mask)))]>;
2053   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2054                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2055                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2056                         [(set VR128:$dst,
2057                           (v16i8 (vector_shuffle VR128:$src1,
2058                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2059                                   UNPCKH_shuffle_mask)))]>;
2060   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2061                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2062                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2063                         [(set VR128:$dst,
2064                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2065                                   UNPCKH_shuffle_mask)))]>;
2066   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2067                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2068                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2069                         [(set VR128:$dst,
2070                           (v8i16 (vector_shuffle VR128:$src1,
2071                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2072                                   UNPCKH_shuffle_mask)))]>;
2073   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2074                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2075                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2076                         [(set VR128:$dst,
2077                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2078                                   UNPCKH_shuffle_mask)))]>;
2079   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2080                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2081                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2082                         [(set VR128:$dst,
2083                           (v4i32 (vector_shuffle VR128:$src1,
2084                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2085                                   UNPCKH_shuffle_mask)))]>;
2086   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2087                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2088                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2089                         [(set VR128:$dst,
2090                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2091                                   UNPCKH_shuffle_mask)))]>;
2092   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2093                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2094                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2095                         [(set VR128:$dst,
2096                           (v2i64 (vector_shuffle VR128:$src1,
2097                                   (memopv2i64 addr:$src2),
2098                                   UNPCKH_shuffle_mask)))]>;
2099 }
2100
2101 // Extract / Insert
2102 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2103                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2104                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2105                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2106                                                 imm:$src2))]>;
2107 let Constraints = "$src1 = $dst" in {
2108   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2109                        (outs VR128:$dst), (ins VR128:$src1,
2110                         GR32:$src2, i32i8imm:$src3),
2111                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2112                        [(set VR128:$dst,
2113                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2114   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2115                        (outs VR128:$dst), (ins VR128:$src1,
2116                         i16mem:$src2, i32i8imm:$src3),
2117                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2118                        [(set VR128:$dst,
2119                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2120                                     imm:$src3))]>;
2121 }
2122
2123 // Mask creation
2124 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2125                      "pmovmskb\t{$src, $dst|$dst, $src}",
2126                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2127
2128 // Conditional store
2129 let Uses = [EDI] in
2130 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2131                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2132                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2133
2134 // Non-temporal stores
2135 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2136                     "movntpd\t{$src, $dst|$dst, $src}",
2137                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2138 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2139                     "movntdq\t{$src, $dst|$dst, $src}",
2140                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2141 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2142                     "movnti\t{$src, $dst|$dst, $src}",
2143                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2144                   TB, Requires<[HasSSE2]>;
2145
2146 // Flush cache
2147 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2148                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2149               TB, Requires<[HasSSE2]>;
2150
2151 // Load, store, and memory fence
2152 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2153                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2154 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2155                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2156
2157 //TODO: custom lower this so as to never even generate the noop
2158 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2159            (i8 0)), (NOOP)>;
2160 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2161 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2162 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2163            (i8 1)), (MFENCE)>;
2164
2165 // Alias instructions that map zero vector to pxor / xorp* for sse.
2166 let isReMaterializable = 1 in
2167   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2168                          "pcmpeqd\t$dst, $dst",
2169                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2170
2171 // FR64 to 128-bit vector conversion.
2172 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2173                       "movsd\t{$src, $dst|$dst, $src}",
2174                       [(set VR128:$dst,
2175                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2176 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2177                      "movsd\t{$src, $dst|$dst, $src}",
2178                      [(set VR128:$dst,
2179                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2180
2181 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2182                       "movd\t{$src, $dst|$dst, $src}",
2183                       [(set VR128:$dst,
2184                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2185 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2186                       "movd\t{$src, $dst|$dst, $src}",
2187                       [(set VR128:$dst,
2188                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2189
2190 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2191                       "movd\t{$src, $dst|$dst, $src}",
2192                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2193
2194 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2195                       "movd\t{$src, $dst|$dst, $src}",
2196                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2197
2198 // SSE2 instructions with XS prefix
2199 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2200                     "movq\t{$src, $dst|$dst, $src}",
2201                     [(set VR128:$dst,
2202                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2203                   Requires<[HasSSE2]>;
2204 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2205                       "movq\t{$src, $dst|$dst, $src}",
2206                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2207                                     (iPTR 0))), addr:$dst)]>;
2208
2209 // FIXME: may not be able to eliminate this movss with coalescing the src and
2210 // dest register classes are different. We really want to write this pattern
2211 // like this:
2212 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2213 //           (f32 FR32:$src)>;
2214 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2215                      "movsd\t{$src, $dst|$dst, $src}",
2216                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2217                                        (iPTR 0)))]>;
2218 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2219                      "movsd\t{$src, $dst|$dst, $src}",
2220                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2221                                    (iPTR 0))), addr:$dst)]>;
2222 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2223                        "movd\t{$src, $dst|$dst, $src}",
2224                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2225                                         (iPTR 0)))]>;
2226 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2227                        "movd\t{$src, $dst|$dst, $src}",
2228                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2229                                      (iPTR 0))), addr:$dst)]>;
2230
2231 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2232                       "movd\t{$src, $dst|$dst, $src}",
2233                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2234 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2235                       "movd\t{$src, $dst|$dst, $src}",
2236                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2237
2238
2239 // Move to lower bits of a VR128, leaving upper bits alone.
2240 // Three operand (but two address) aliases.
2241 let Constraints = "$src1 = $dst" in {
2242   let neverHasSideEffects = 1 in
2243   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2244                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2245                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2246
2247   let AddedComplexity = 15 in
2248     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2249                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2250                        "movsd\t{$src2, $dst|$dst, $src2}",
2251                        [(set VR128:$dst,
2252                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2253                                  MOVL_shuffle_mask)))]>;
2254 }
2255
2256 // Store / copy lower 64-bits of a XMM register.
2257 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2258                      "movq\t{$src, $dst|$dst, $src}",
2259                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2260
2261 // Move to lower bits of a VR128 and zeroing upper bits.
2262 // Loading from memory automatically zeroing upper bits.
2263 let AddedComplexity = 20 in
2264   def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2265                         "movsd\t{$src, $dst|$dst, $src}",
2266                         [(set VR128:$dst,
2267                           (v2f64 (vector_shuffle immAllZerosV_bc,
2268                                   (v2f64 (scalar_to_vector
2269                                           (loadf64 addr:$src))),
2270                                   MOVL_shuffle_mask)))]>;
2271
2272 // movd / movq to XMM register zero-extends
2273 let AddedComplexity = 15 in {
2274 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2275                        "movd\t{$src, $dst|$dst, $src}",
2276                        [(set VR128:$dst,
2277                          (v4i32 (vector_shuffle immAllZerosV,
2278                                  (v4i32 (scalar_to_vector GR32:$src)),
2279                                  MOVL_shuffle_mask)))]>;
2280 // This is X86-64 only.
2281 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2282                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2283                        [(set VR128:$dst,
2284                          (v2i64 (vector_shuffle immAllZerosV_bc,
2285                                  (v2i64 (scalar_to_vector GR64:$src)),
2286                                  MOVL_shuffle_mask)))]>;
2287 }
2288
2289 // Handle the v2f64 form of 'MOVZQI2PQIrr' for PR2108.  FIXME: this would be
2290 // better written as a dag combine xform.
2291 let AddedComplexity = 15 in
2292 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc,
2293                                   (v2f64 (scalar_to_vector
2294                                        (f64 (bitconvert GR64:$src)))),
2295                                   MOVL_shuffle_mask)),
2296           (MOVZQI2PQIrr GR64:$src)>, Requires<[HasSSE2]>;
2297
2298
2299 let AddedComplexity = 20 in {
2300 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2301                        "movd\t{$src, $dst|$dst, $src}",
2302                        [(set VR128:$dst,
2303                          (v4i32 (vector_shuffle immAllZerosV,
2304                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
2305                                  MOVL_shuffle_mask)))]>;
2306 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2307                      "movq\t{$src, $dst|$dst, $src}",
2308                      [(set VR128:$dst,
2309                        (v2i64 (vector_shuffle immAllZerosV_bc,
2310                               (v2i64 (scalar_to_vector (loadi64 addr:$src))),
2311                               MOVL_shuffle_mask)))]>, XS,
2312                    Requires<[HasSSE2]>;
2313 }
2314
2315 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2316 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2317 let AddedComplexity = 15 in
2318 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2319                         "movq\t{$src, $dst|$dst, $src}",
2320                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2321                                              VR128:$src,
2322                                              MOVL_shuffle_mask)))]>,
2323                       XS, Requires<[HasSSE2]>;
2324
2325 let AddedComplexity = 20 in
2326 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2327                         "movq\t{$src, $dst|$dst, $src}",
2328                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2329                                              (memopv2i64 addr:$src),
2330                                              MOVL_shuffle_mask)))]>,
2331                       XS, Requires<[HasSSE2]>;
2332
2333 //===----------------------------------------------------------------------===//
2334 // SSE3 Instructions
2335 //===----------------------------------------------------------------------===//
2336
2337 // Move Instructions
2338 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2339                       "movshdup\t{$src, $dst|$dst, $src}",
2340                       [(set VR128:$dst, (v4f32 (vector_shuffle
2341                                                 VR128:$src, (undef),
2342                                                 MOVSHDUP_shuffle_mask)))]>;
2343 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2344                       "movshdup\t{$src, $dst|$dst, $src}",
2345                       [(set VR128:$dst, (v4f32 (vector_shuffle
2346                                                 (memopv4f32 addr:$src), (undef),
2347                                                 MOVSHDUP_shuffle_mask)))]>;
2348
2349 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2350                       "movsldup\t{$src, $dst|$dst, $src}",
2351                       [(set VR128:$dst, (v4f32 (vector_shuffle
2352                                                 VR128:$src, (undef),
2353                                                 MOVSLDUP_shuffle_mask)))]>;
2354 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2355                       "movsldup\t{$src, $dst|$dst, $src}",
2356                       [(set VR128:$dst, (v4f32 (vector_shuffle
2357                                                 (memopv4f32 addr:$src), (undef),
2358                                                 MOVSLDUP_shuffle_mask)))]>;
2359
2360 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2361                       "movddup\t{$src, $dst|$dst, $src}",
2362                       [(set VR128:$dst, (v2f64 (vector_shuffle
2363                                                 VR128:$src, (undef),
2364                                                 SSE_splat_lo_mask)))]>;
2365 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2366                       "movddup\t{$src, $dst|$dst, $src}",
2367                       [(set VR128:$dst,
2368                         (v2f64 (vector_shuffle
2369                                 (scalar_to_vector (loadf64 addr:$src)),
2370                                 (undef),
2371                                 SSE_splat_lo_mask)))]>;
2372
2373 // Arithmetic
2374 let Constraints = "$src1 = $dst" in {
2375   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2376                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2377                         "addsubps\t{$src2, $dst|$dst, $src2}",
2378                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2379                                            VR128:$src2))]>;
2380   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2381                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2382                         "addsubps\t{$src2, $dst|$dst, $src2}",
2383                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2384                                            (load addr:$src2)))]>;
2385   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2386                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2387                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2388                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2389                                           VR128:$src2))]>;
2390   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2391                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2392                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2393                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2394                                           (load addr:$src2)))]>;
2395 }
2396
2397 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2398                    "lddqu\t{$src, $dst|$dst, $src}",
2399                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2400
2401 // Horizontal ops
2402 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2403   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2404          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2405          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2406 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2407   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2408          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2409          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2410 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2411   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2412         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2413         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2414 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2415   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2416         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2417         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2418
2419 let Constraints = "$src1 = $dst" in {
2420   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2421   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2422   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2423   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2424   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2425   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2426   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2427   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2428 }
2429
2430 // Thread synchronization
2431 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2432                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2433 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2434                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2435
2436 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2437 let AddedComplexity = 15 in
2438 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2439                   MOVSHDUP_shuffle_mask)),
2440           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2441 let AddedComplexity = 20 in
2442 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2443                   MOVSHDUP_shuffle_mask)),
2444           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2445
2446 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2447 let AddedComplexity = 15 in
2448   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2449                     MOVSLDUP_shuffle_mask)),
2450             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2451 let AddedComplexity = 20 in
2452   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2453                     MOVSLDUP_shuffle_mask)),
2454             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2455
2456 //===----------------------------------------------------------------------===//
2457 // SSSE3 Instructions
2458 //===----------------------------------------------------------------------===//
2459
2460 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2461 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2462                               Intrinsic IntId64, Intrinsic IntId128> {
2463   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2464                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2465                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2466
2467   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2468                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2469                    [(set VR64:$dst,
2470                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2471
2472   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2473                     (ins VR128:$src),
2474                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2475                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2476                     OpSize;
2477
2478   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2479                     (ins i128mem:$src),
2480                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2481                     [(set VR128:$dst,
2482                       (IntId128
2483                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2484 }
2485
2486 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2487 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2488                                Intrinsic IntId64, Intrinsic IntId128> {
2489   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2490                    (ins VR64:$src),
2491                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2492                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2493
2494   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2495                    (ins i64mem:$src),
2496                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2497                    [(set VR64:$dst,
2498                      (IntId64
2499                       (bitconvert (memopv4i16 addr:$src))))]>;
2500
2501   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2502                     (ins VR128:$src),
2503                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2504                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2505                     OpSize;
2506
2507   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2508                     (ins i128mem:$src),
2509                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2510                     [(set VR128:$dst,
2511                       (IntId128
2512                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2513 }
2514
2515 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2516 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2517                                Intrinsic IntId64, Intrinsic IntId128> {
2518   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2519                    (ins VR64:$src),
2520                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2521                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2522
2523   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2524                    (ins i64mem:$src),
2525                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2526                    [(set VR64:$dst,
2527                      (IntId64
2528                       (bitconvert (memopv2i32 addr:$src))))]>;
2529
2530   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2531                     (ins VR128:$src),
2532                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2533                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2534                     OpSize;
2535
2536   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2537                     (ins i128mem:$src),
2538                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2539                     [(set VR128:$dst,
2540                       (IntId128
2541                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2542 }
2543
2544 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2545                                        int_x86_ssse3_pabs_b,
2546                                        int_x86_ssse3_pabs_b_128>;
2547 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2548                                        int_x86_ssse3_pabs_w,
2549                                        int_x86_ssse3_pabs_w_128>;
2550 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2551                                        int_x86_ssse3_pabs_d,
2552                                        int_x86_ssse3_pabs_d_128>;
2553
2554 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2555 let Constraints = "$src1 = $dst" in {
2556   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2557                                  Intrinsic IntId64, Intrinsic IntId128,
2558                                  bit Commutable = 0> {
2559     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2560                      (ins VR64:$src1, VR64:$src2),
2561                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2562                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2563       let isCommutable = Commutable;
2564     }
2565     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2566                      (ins VR64:$src1, i64mem:$src2),
2567                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2568                      [(set VR64:$dst,
2569                        (IntId64 VR64:$src1,
2570                         (bitconvert (memopv8i8 addr:$src2))))]>;
2571
2572     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2573                       (ins VR128:$src1, VR128:$src2),
2574                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2575                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2576                       OpSize {
2577       let isCommutable = Commutable;
2578     }
2579     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2580                       (ins VR128:$src1, i128mem:$src2),
2581                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2582                       [(set VR128:$dst,
2583                         (IntId128 VR128:$src1,
2584                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2585   }
2586 }
2587
2588 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2589 let Constraints = "$src1 = $dst" in {
2590   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2591                                   Intrinsic IntId64, Intrinsic IntId128,
2592                                   bit Commutable = 0> {
2593     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2594                      (ins VR64:$src1, VR64:$src2),
2595                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2596                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2597       let isCommutable = Commutable;
2598     }
2599     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2600                      (ins VR64:$src1, i64mem:$src2),
2601                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2602                      [(set VR64:$dst,
2603                        (IntId64 VR64:$src1,
2604                         (bitconvert (memopv4i16 addr:$src2))))]>;
2605
2606     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2607                       (ins VR128:$src1, VR128:$src2),
2608                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2609                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2610                       OpSize {
2611       let isCommutable = Commutable;
2612     }
2613     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2614                       (ins VR128:$src1, i128mem:$src2),
2615                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2616                       [(set VR128:$dst,
2617                         (IntId128 VR128:$src1,
2618                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2619   }
2620 }
2621
2622 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2623 let Constraints = "$src1 = $dst" in {
2624   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2625                                   Intrinsic IntId64, Intrinsic IntId128,
2626                                   bit Commutable = 0> {
2627     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2628                      (ins VR64:$src1, VR64:$src2),
2629                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2630                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2631       let isCommutable = Commutable;
2632     }
2633     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2634                      (ins VR64:$src1, i64mem:$src2),
2635                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2636                      [(set VR64:$dst,
2637                        (IntId64 VR64:$src1,
2638                         (bitconvert (memopv2i32 addr:$src2))))]>;
2639
2640     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2641                       (ins VR128:$src1, VR128:$src2),
2642                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2643                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2644                       OpSize {
2645       let isCommutable = Commutable;
2646     }
2647     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2648                       (ins VR128:$src1, i128mem:$src2),
2649                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2650                       [(set VR128:$dst,
2651                         (IntId128 VR128:$src1,
2652                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2653   }
2654 }
2655
2656 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2657                                         int_x86_ssse3_phadd_w,
2658                                         int_x86_ssse3_phadd_w_128, 1>;
2659 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2660                                         int_x86_ssse3_phadd_d,
2661                                         int_x86_ssse3_phadd_d_128, 1>;
2662 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2663                                         int_x86_ssse3_phadd_sw,
2664                                         int_x86_ssse3_phadd_sw_128, 1>;
2665 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2666                                         int_x86_ssse3_phsub_w,
2667                                         int_x86_ssse3_phsub_w_128>;
2668 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2669                                         int_x86_ssse3_phsub_d,
2670                                         int_x86_ssse3_phsub_d_128>;
2671 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2672                                         int_x86_ssse3_phsub_sw,
2673                                         int_x86_ssse3_phsub_sw_128>;
2674 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2675                                         int_x86_ssse3_pmadd_ub_sw,
2676                                         int_x86_ssse3_pmadd_ub_sw_128, 1>;
2677 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2678                                         int_x86_ssse3_pmul_hr_sw,
2679                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2680 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2681                                         int_x86_ssse3_pshuf_b,
2682                                         int_x86_ssse3_pshuf_b_128>;
2683 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2684                                         int_x86_ssse3_psign_b,
2685                                         int_x86_ssse3_psign_b_128>;
2686 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2687                                         int_x86_ssse3_psign_w,
2688                                         int_x86_ssse3_psign_w_128>;
2689 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2690                                         int_x86_ssse3_psign_d,
2691                                         int_x86_ssse3_psign_d_128>;
2692
2693 let Constraints = "$src1 = $dst" in {
2694   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2695                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2696                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2697                            [(set VR64:$dst,
2698                              (int_x86_ssse3_palign_r
2699                               VR64:$src1, VR64:$src2,
2700                               imm:$src3))]>;
2701   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2702                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2703                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2704                            [(set VR64:$dst,
2705                              (int_x86_ssse3_palign_r
2706                               VR64:$src1,
2707                               (bitconvert (memopv2i32 addr:$src2)),
2708                               imm:$src3))]>;
2709
2710   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2711                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2712                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2713                            [(set VR128:$dst,
2714                              (int_x86_ssse3_palign_r_128
2715                               VR128:$src1, VR128:$src2,
2716                               imm:$src3))]>, OpSize;
2717   def PALIGNR128rm : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2718                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2719                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2720                            [(set VR128:$dst,
2721                              (int_x86_ssse3_palign_r_128
2722                               VR128:$src1,
2723                               (bitconvert (memopv4i32 addr:$src2)),
2724                               imm:$src3))]>, OpSize;
2725 }
2726
2727 //===----------------------------------------------------------------------===//
2728 // Non-Instruction Patterns
2729 //===----------------------------------------------------------------------===//
2730
2731 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2732 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2733 // Since these loads aren't folded into the fextend, we have to match it
2734 // explicitly here.
2735 let Predicates = [HasSSE2] in
2736  def : Pat<(fextend (loadf32 addr:$src)),
2737            (CVTSS2SDrm addr:$src)>;
2738
2739 // bit_convert
2740 let Predicates = [HasSSE2] in {
2741   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2742   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2743   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2744   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2745   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2746   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2747   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2748   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2749   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2750   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2751   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2752   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2753   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2754   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2755   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2756   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2757   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2758   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2759   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2760   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2761   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2762   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2763   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2764   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2765   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2766   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2767   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2768   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2769   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2770   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2771 }
2772
2773 // Move scalar to XMM zero-extended
2774 // movd to XMM register zero-extends
2775 let AddedComplexity = 15 in {
2776 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2777 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc,
2778                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
2779           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2780 def : Pat<(v4f32 (vector_shuffle immAllZerosV_bc,
2781                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
2782           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2783 }
2784
2785 // Splat v2f64 / v2i64
2786 let AddedComplexity = 10 in {
2787 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2788           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2789 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2790           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2791 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2792           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2793 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2794           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2795 }
2796
2797 // Special unary SHUFPSrri case.
2798 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2799            SHUFP_unary_shuffle_mask:$sm)),
2800           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2801       Requires<[HasSSE1]>;
2802 // Special unary SHUFPDrri case.
2803 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2804            SHUFP_unary_shuffle_mask:$sm)),
2805           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2806       Requires<[HasSSE2]>;
2807 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2808 def : Pat<(vector_shuffle (bc_v4i32 (memopv4f32 addr:$src1)), (undef),
2809            SHUFP_unary_shuffle_mask:$sm),
2810           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2811       Requires<[HasSSE2]>;
2812 // Special binary v4i32 shuffle cases with SHUFPS.
2813 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2814            PSHUFD_binary_shuffle_mask:$sm)),
2815           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2816            Requires<[HasSSE2]>;
2817 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2818            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2819           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2820            Requires<[HasSSE2]>;
2821 // Special binary v2i64 shuffle cases using SHUFPDrri.
2822 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2823                  SHUFP_shuffle_mask:$sm)),
2824           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2825           Requires<[HasSSE2]>;
2826 // Special unary SHUFPDrri case.
2827 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2828            SHUFP_unary_shuffle_mask:$sm)),
2829           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2830       Requires<[HasSSE2]>;
2831
2832 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2833 let AddedComplexity = 10 in {
2834 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2835                   UNPCKL_v_undef_shuffle_mask)),
2836           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2837 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2838                   UNPCKL_v_undef_shuffle_mask)),
2839           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2840 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2841                   UNPCKL_v_undef_shuffle_mask)),
2842           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2843 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2844                   UNPCKL_v_undef_shuffle_mask)),
2845           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2846 }
2847
2848 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2849 let AddedComplexity = 10 in {
2850 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2851                   UNPCKH_v_undef_shuffle_mask)),
2852           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2853 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2854                   UNPCKH_v_undef_shuffle_mask)),
2855           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2856 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2857                   UNPCKH_v_undef_shuffle_mask)),
2858           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2859 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2860                   UNPCKH_v_undef_shuffle_mask)),
2861           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2862 }
2863
2864 let AddedComplexity = 15 in {
2865 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2866 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2867                   MOVHP_shuffle_mask)),
2868           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2869
2870 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2871 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2872                   MOVHLPS_shuffle_mask)),
2873           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2874
2875 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2876 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2877                   MOVHLPS_v_undef_shuffle_mask)),
2878           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2879 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2880                   MOVHLPS_v_undef_shuffle_mask)),
2881           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2882 }
2883
2884 let AddedComplexity = 20 in {
2885 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2886 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2887 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2888                   MOVLP_shuffle_mask)),
2889           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2890 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2891                   MOVLP_shuffle_mask)),
2892           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2893 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2894                   MOVHP_shuffle_mask)),
2895           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2896 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2897                   MOVHP_shuffle_mask)),
2898           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2899
2900 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2901                   MOVLP_shuffle_mask)),
2902           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2903 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2904                   MOVLP_shuffle_mask)),
2905           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2906 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2907                   MOVHP_shuffle_mask)),
2908           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2909 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2910                   MOVLP_shuffle_mask)),
2911           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2912 }
2913
2914 let AddedComplexity = 15 in {
2915 // Setting the lowest element in the vector.
2916 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2917                   MOVL_shuffle_mask)),
2918           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2919 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2920                   MOVL_shuffle_mask)),
2921           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2922
2923 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2924 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2925                   MOVLP_shuffle_mask)),
2926           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2927 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2928                   MOVLP_shuffle_mask)),
2929           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2930 }
2931
2932 // Set lowest element and zero upper elements.
2933 let AddedComplexity = 15 in
2934 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
2935            MOVL_shuffle_mask)),
2936           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
2937
2938
2939 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2940 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2941           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2942 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2943           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2944 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2945           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2946 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2947           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2948       Requires<[HasSSE2]>;
2949 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2950           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2951       Requires<[HasSSE2]>;
2952 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2953           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2954 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2955           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2956 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2957           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2958 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2959           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2960 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2961           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2962 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2963           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2964 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2965           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2966 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2967           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2968
2969 // Some special case pandn patterns.
2970 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2971                   VR128:$src2)),
2972           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2973 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2974                   VR128:$src2)),
2975           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2976 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2977                   VR128:$src2)),
2978           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2979
2980 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2981                   (memopv2i64 addr:$src2))),
2982           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2983 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2984                   (memopv2i64 addr:$src2))),
2985           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2986 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2987                   (memopv2i64 addr:$src2))),
2988           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2989
2990 // vector -> vector casts
2991 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2992           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
2993 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2994           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
2995
2996 // Use movaps / movups for SSE integer load / store (one byte shorter).
2997 def : Pat<(alignedloadv4i32 addr:$src),
2998           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
2999 def : Pat<(loadv4i32 addr:$src),
3000           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3001 def : Pat<(alignedloadv2i64 addr:$src),
3002           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3003 def : Pat<(loadv2i64 addr:$src),
3004           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3005
3006 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3007           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3008 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3009           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3010 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3011           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3012 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3013           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3014 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3015           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3016 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3017           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3018 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3019           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3020 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3021           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3022
3023 //===----------------------------------------------------------------------===//
3024 // SSE4.1 Instructions
3025 //===----------------------------------------------------------------------===//
3026
3027 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3028                             bits<8> opcsd, bits<8> opcpd,
3029                             string OpcodeStr,
3030                             Intrinsic F32Int,
3031                             Intrinsic V4F32Int,
3032                             Intrinsic F64Int,
3033                             Intrinsic V2F64Int> {
3034   // Intrinsic operation, reg.
3035   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3036                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3037                     !strconcat(OpcodeStr,
3038                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3039                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3040                     OpSize;
3041
3042   // Intrinsic operation, mem.
3043   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3044                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3045                     !strconcat(OpcodeStr,
3046                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3047                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3048                     OpSize;
3049
3050   // Vector intrinsic operation, reg
3051   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3052                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3053                     !strconcat(OpcodeStr,
3054                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3055                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3056                     OpSize;
3057
3058   // Vector intrinsic operation, mem
3059   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3060                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3061                     !strconcat(OpcodeStr,
3062                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3063                     [(set VR128:$dst, (V4F32Int (load addr:$src1),imm:$src2))]>,
3064                     OpSize;
3065
3066   // Intrinsic operation, reg.
3067   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3068                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3069                     !strconcat(OpcodeStr,
3070                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3071                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3072                     OpSize;
3073
3074   // Intrinsic operation, mem.
3075   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3076                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3077                     !strconcat(OpcodeStr,
3078                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3079                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3080                     OpSize;
3081
3082   // Vector intrinsic operation, reg
3083   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3084                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3085                     !strconcat(OpcodeStr,
3086                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3087                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3088                     OpSize;
3089
3090   // Vector intrinsic operation, mem
3091   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3092                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3093                     !strconcat(OpcodeStr,
3094                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3095                     [(set VR128:$dst, (V2F64Int (load addr:$src1),imm:$src2))]>,
3096                     OpSize;
3097 }
3098
3099 // FP round - roundss, roundps, roundsd, roundpd
3100 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3101                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3102                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3103
3104 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3105 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3106                                  Intrinsic IntId128> {
3107   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3108                     (ins VR128:$src),
3109                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3110                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3111   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3112                      (ins i128mem:$src),
3113                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3114                      [(set VR128:$dst,
3115                        (IntId128
3116                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3117 }
3118
3119 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3120                                          int_x86_sse41_phminposuw>;
3121
3122 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3123 let Constraints = "$src1 = $dst" in {
3124   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3125                                 Intrinsic IntId128, bit Commutable = 0> {
3126     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3127                    (ins VR128:$src1, VR128:$src2),
3128                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3129                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3130                    OpSize {
3131       let isCommutable = Commutable;
3132     }
3133     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3134                    (ins VR128:$src1, i128mem:$src2),
3135                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3136                    [(set VR128:$dst,
3137                      (IntId128 VR128:$src1,
3138                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3139   }
3140 }
3141
3142 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3143                                        int_x86_sse41_pcmpeqq, 1>;
3144 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3145                                        int_x86_sse41_packusdw, 0>;
3146 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3147                                        int_x86_sse41_pminsb, 1>;
3148 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3149                                        int_x86_sse41_pminsd, 1>;
3150 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3151                                        int_x86_sse41_pminud, 1>;
3152 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3153                                        int_x86_sse41_pminuw, 1>;
3154 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3155                                        int_x86_sse41_pmaxsb, 1>;
3156 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3157                                        int_x86_sse41_pmaxsd, 1>;
3158 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3159                                        int_x86_sse41_pmaxud, 1>;
3160 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3161                                        int_x86_sse41_pmaxuw, 1>;
3162 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq",
3163                                        int_x86_sse41_pmuldq, 1>;
3164
3165
3166 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3167 let Constraints = "$src1 = $dst" in {
3168   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, SDNode OpNode,
3169                                 Intrinsic IntId128, bit Commutable = 0> {
3170     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3171                    (ins VR128:$src1, VR128:$src2),
3172                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3173                    [(set VR128:$dst, (OpNode (v4i32 VR128:$src1),
3174                                                     VR128:$src2))]>, OpSize {
3175       let isCommutable = Commutable;
3176     }
3177     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3178                       (ins VR128:$src1, VR128:$src2),
3179                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3180                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3181                       OpSize {
3182       let isCommutable = Commutable;
3183     }
3184     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3185                    (ins VR128:$src1, i128mem:$src2),
3186                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3187                    [(set VR128:$dst,
3188                      (OpNode VR128:$src1, (memopv4i32 addr:$src2)))]>, OpSize;
3189     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3190                        (ins VR128:$src1, i128mem:$src2),
3191                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3192                        [(set VR128:$dst,
3193                         (IntId128 VR128:$src1, (memopv4i32 addr:$src2)))]>,
3194                        OpSize;
3195   }
3196 }
3197 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", mul,
3198                                        int_x86_sse41_pmulld, 1>;
3199
3200
3201 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3202 let Constraints = "$src1 = $dst" in {
3203   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3204                                  Intrinsic IntId128, bit Commutable = 0> {
3205     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3206                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3207                     !strconcat(OpcodeStr,
3208                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3209                     [(set VR128:$dst,
3210                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3211                     OpSize {
3212       let isCommutable = Commutable;
3213     }
3214     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3215                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3216                     !strconcat(OpcodeStr,
3217                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3218                     [(set VR128:$dst,
3219                       (IntId128 VR128:$src1,
3220                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3221                     OpSize;
3222   }
3223 }
3224
3225 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3226                                         int_x86_sse41_blendps, 0>;
3227 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3228                                         int_x86_sse41_blendpd, 0>;
3229 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3230                                         int_x86_sse41_pblendw, 0>;
3231 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3232                                         int_x86_sse41_dpps, 1>;
3233 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3234                                         int_x86_sse41_dppd, 1>;
3235 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3236                                         int_x86_sse41_mpsadbw, 0>;
3237
3238
3239 /// SS41I_ternary_int - SSE 4.1 ternary operator
3240 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3241   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3242     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3243                     (ins VR128:$src1, VR128:$src2),
3244                     !strconcat(OpcodeStr,
3245                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3246                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3247                     OpSize;
3248
3249     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3250                     (ins VR128:$src1, i128mem:$src2),
3251                     !strconcat(OpcodeStr,
3252                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3253                     [(set VR128:$dst,
3254                       (IntId VR128:$src1,
3255                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3256   }
3257 }
3258
3259 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3260 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3261 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3262
3263
3264 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3265   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3266                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3267                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3268
3269   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3270                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3271                  [(set VR128:$dst,
3272                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3273 }
3274
3275 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3276 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3277 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3278 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3279 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3280 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3281
3282 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3283   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3284                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3285                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3286
3287   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3288                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3289                  [(set VR128:$dst,
3290                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3291 }
3292
3293 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3294 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3295 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3296 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3297
3298 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3299   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3300                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3301                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3302
3303   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3304                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3305                  [(set VR128:$dst,
3306                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3307 }
3308
3309 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3310 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3311
3312
3313 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3314 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3315   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3316                  (ins VR128:$src1, i32i8imm:$src2),
3317                  !strconcat(OpcodeStr,
3318                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3319                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3320                  OpSize;
3321   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3322                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3323                  !strconcat(OpcodeStr,
3324                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3325                  []>, OpSize;
3326 // FIXME:
3327 // There's an AssertZext in the way of writing the store pattern
3328 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3329 }
3330
3331 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3332
3333
3334 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3335 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3336   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3337                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3338                  !strconcat(OpcodeStr,
3339                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3340                  []>, OpSize;
3341 // FIXME:
3342 // There's an AssertZext in the way of writing the store pattern
3343 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3344 }
3345
3346 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3347
3348
3349 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3350 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3351   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3352                  (ins VR128:$src1, i32i8imm:$src2),
3353                  !strconcat(OpcodeStr,
3354                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3355                  [(set GR32:$dst,
3356                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3357   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3358                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3359                  !strconcat(OpcodeStr,
3360                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3361                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3362                           addr:$dst)]>, OpSize;
3363 }
3364
3365 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3366
3367
3368 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3369 /// destination
3370 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3371   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3372                  (ins VR128:$src1, i32i8imm:$src2),
3373                  !strconcat(OpcodeStr,
3374                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3375                  [(set GR32:$dst,
3376                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3377            OpSize;
3378   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3379                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3380                  !strconcat(OpcodeStr,
3381                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3382                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3383                           addr:$dst)]>, OpSize;
3384 }
3385
3386 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3387
3388 let Constraints = "$src1 = $dst" in {
3389   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3390     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3391                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3392                    !strconcat(OpcodeStr,
3393                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3394                    [(set VR128:$dst,
3395                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3396     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3397                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3398                    !strconcat(OpcodeStr,
3399                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3400                    [(set VR128:$dst,
3401                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3402                                 imm:$src3))]>, OpSize;
3403   }
3404 }
3405
3406 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3407
3408 let Constraints = "$src1 = $dst" in {
3409   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3410     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3411                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3412                    !strconcat(OpcodeStr,
3413                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3414                    [(set VR128:$dst,
3415                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3416                    OpSize;
3417     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3418                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3419                    !strconcat(OpcodeStr,
3420                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3421                    [(set VR128:$dst,
3422                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3423                                        imm:$src3)))]>, OpSize;
3424   }
3425 }
3426
3427 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3428
3429 let Constraints = "$src1 = $dst" in {
3430   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3431     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3432                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3433                    !strconcat(OpcodeStr,
3434                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3435                    [(set VR128:$dst,
3436                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3437     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3438                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3439                    !strconcat(OpcodeStr,
3440                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3441                    [(set VR128:$dst,
3442                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3443                                  imm:$src3))]>, OpSize;
3444   }
3445 }
3446
3447 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3448
3449 let Defs = [EFLAGS] in {
3450 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3451                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3452 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3453                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3454 }
3455
3456 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3457                        "movntdqa\t{$src, $dst|$dst, $src}",
3458                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;