lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 //  Non-instruction patterns
 120 //===----------------------------------------------------------------------===//
 121
 122 // A vector extract of the first f32 position is a subregister copy
 123 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 124           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 125
 126 // A 128-bit subvector extract from the first 256-bit vector position
 127 // is a subregister copy that needs no instruction.
 128 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 129           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 130 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 131           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 132
 133 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 134           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 135 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 136           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 137
 138 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 139           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 140 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 141           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 142
 143 // A 128-bit subvector insert to the first 256-bit vector position
 144 // is a subregister copy that needs no instruction.
 145 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 146           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 147 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 148           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 149 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157
 158 // Implicitly promote a 32-bit scalar to a vector.
 159 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 160           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 161 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 162           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 163 // Implicitly promote a 64-bit scalar to a vector.
 164 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 165           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 166 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 167           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 168
 169 // Bitcasts between 128-bit vector types. Return the original type since
 170 // no instruction is needed for the conversion
 171 let Predicates = [HasXMMInt] in {
 172   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 173   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 174   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 175   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 178   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 179   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 183   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 184   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 188   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 189   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 193   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 194   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 198   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 199   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 202 }
 203
 204 // Bitcasts between 256-bit vector types. Return the original type since
 205 // no instruction is needed for the conversion
 206 let Predicates = [HasAVX] in {
 207   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 208   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 209   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 210   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 213   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 214   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 217   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 218   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 219   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 222   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 223   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 224   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 227   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 228   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 229   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 233   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 234   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 237 }
 238
 239 //===----------------------------------------------------------------------===//
 240 // AVX & SSE - Zero/One Vectors
 241 //===----------------------------------------------------------------------===//
 242
 243 // Alias instructions that map zero vector to pxor / xorp* for sse.
 244 // We set canFoldAsLoad because this can be converted to a constant-pool
 245 // load of an all-zeros value if folding it would be beneficial.
 246 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 247 // JIT implementation, it does not expand the instructions below like
 248 // X86MCInstLower does.
 249 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 250     isCodeGenOnly = 1 in {
 251 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 252                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 253 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 254                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
 255 let ExeDomain = SSEPackedInt in
 256 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 257                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 258 }
 259
 260 // The same as done above but for AVX. The 128-bit versions are the
 261 // same, but re-encoded. The 256-bit does not support PI version, and
 262 // doesn't need it because on sandy bridge the register is set to zero
 263 // at the rename stage without using any execution unit, so SET0PSY
 264 // and SET0PDY can be used for vector int instructions without penalty
 265 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 266 // JIT implementatioan, it does not expand the instructions below like
 267 // X86MCInstLower does.
 268 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 269     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 270 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 271                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
 272 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 273                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
 274 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 275                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 276 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 277                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 278 let ExeDomain = SSEPackedInt in
 279 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 280                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 281 }
 282
 283 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
 284 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
 285 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
 286
 287 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 288 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 289 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 290 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 291           (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 292
 293 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 294 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 295           (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 296
 297 //===----------------------------------------------------------------------===//
 298 // SSE 1 & 2 - Move FP Scalar Instructions
 299 //
 300 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 301 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 302 // is used instead. Register-to-register movss/movsd is not modeled as an
 303 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 304 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 305 //===----------------------------------------------------------------------===//
 306
 307 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 308       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 309       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 310
 311 // Loading from memory automatically zeroing upper bits.
 312 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 313                     PatFrag mem_pat, string OpcodeStr> :
 314       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 315          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 316                         [(set RC:$dst, (mem_pat addr:$src))]>;
 317
 318 // AVX
 319 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 320                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 321 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 322                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 323
 324 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 325   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 326   let AddedComplexity = 20 in
 327     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 328 }
 329
 330 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 331                   "movss\t{$src, $dst|$dst, $src}",
 332                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 333 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 334                   "movsd\t{$src, $dst|$dst, $src}",
 335                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 336
 337 // SSE1 & 2
 338 let Constraints = "$src1 = $dst" in {
 339   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 340                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 341   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 342                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 343 }
 344
 345 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 346   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 347
 348   let AddedComplexity = 20 in
 349     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 350 }
 351
 352 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 353                   "movss\t{$src, $dst|$dst, $src}",
 354                   [(store FR32:$src, addr:$dst)]>;
 355 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 356                   "movsd\t{$src, $dst|$dst, $src}",
 357                   [(store FR64:$src, addr:$dst)]>;
 358
 359 // Patterns
 360 let Predicates = [HasSSE1] in {
 361   let AddedComplexity = 15 in {
 362   // Extract the low 32-bit value from one vector and insert it into another.
 363   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 364             (MOVSSrr (v4f32 VR128:$src1),
 365                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 366   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 367             (MOVSSrr (v4i32 VR128:$src1),
 368                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 369
 370   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 371   // MOVSS to the lower bits.
 372   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 373             (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
 374   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 375             (MOVSSrr (v4f32 (V_SET0PS)),
 376                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 377   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 378             (MOVSSrr (v4i32 (V_SET0PI)),
 379                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 380   }
 381
 382   let AddedComplexity = 20 in {
 383   // MOVSSrm zeros the high parts of the register; represent this
 384   // with SUBREG_TO_REG.
 385   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 386             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 387   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 388             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 389   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 390             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 391   }
 392
 393   // Extract and store.
 394   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 395                    addr:$dst),
 396             (MOVSSmr addr:$dst,
 397                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 398
 399   // Shuffle with MOVSS
 400   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 401             (MOVSSrr VR128:$src1, FR32:$src2)>;
 402   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 403             (MOVSSrr (v4i32 VR128:$src1),
 404                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 405   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 406             (MOVSSrr (v4f32 VR128:$src1),
 407                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 408 }
 409
 410 let Predicates = [HasSSE2] in {
 411   let AddedComplexity = 15 in {
 412   // Extract the low 64-bit value from one vector and insert it into another.
 413   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 414             (MOVSDrr (v2f64 VR128:$src1),
 415                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 416   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 417             (MOVSDrr (v2i64 VR128:$src1),
 418                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 419
 420   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 421   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 422             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 423   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 424             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 425
 426   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 427   // MOVSD to the lower bits.
 428   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 429             (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
 430   }
 431
 432   let AddedComplexity = 20 in {
 433   // MOVSDrm zeros the high parts of the register; represent this
 434   // with SUBREG_TO_REG.
 435   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 436             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 437   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 438             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 439   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 440             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 441   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 442             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 443   def : Pat<(v2f64 (X86vzload addr:$src)),
 444             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 445   }
 446
 447   // Extract and store.
 448   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 449                    addr:$dst),
 450             (MOVSDmr addr:$dst,
 451                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 452
 453   // Shuffle with MOVSD
 454   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 455             (MOVSDrr VR128:$src1, FR64:$src2)>;
 456   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 457             (MOVSDrr (v2i64 VR128:$src1),
 458                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 459   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 460             (MOVSDrr (v2f64 VR128:$src1),
 461                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 462   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 463             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 464   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 465             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 466
 467   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 468   // is during lowering, where it's not possible to recognize the fold cause
 469   // it has two uses through a bitcast. One use disappears at isel time and the
 470   // fold opportunity reappears.
 471   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 472             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 473   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 474             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 475 }
 476
 477 let Predicates = [HasAVX] in {
 478   let AddedComplexity = 15 in {
 479   // Extract the low 32-bit value from one vector and insert it into another.
 480   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 481             (VMOVSSrr (v4f32 VR128:$src1),
 482                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 483   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 484             (VMOVSSrr (v4i32 VR128:$src1),
 485                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 486
 487   // Extract the low 64-bit value from one vector and insert it into another.
 488   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 489             (VMOVSDrr (v2f64 VR128:$src1),
 490                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 491   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 492             (VMOVSDrr (v2i64 VR128:$src1),
 493                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 494
 495   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 496   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 497             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 498   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 499             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 500
 501   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 502   // MOVS{S,D} to the lower bits.
 503   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 504             (VMOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
 505   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 506             (VMOVSSrr (v4f32 (V_SET0PS)),
 507                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 508   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 509             (VMOVSSrr (v4i32 (V_SET0PI)),
 510                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 511   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 512             (VMOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
 513   }
 514
 515   let AddedComplexity = 20 in {
 516   // MOVSSrm zeros the high parts of the register; represent this
 517   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 518   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 519             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 520   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 521             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 522   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 523             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 524
 525   // MOVSDrm zeros the high parts of the register; represent this
 526   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 527   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 528             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 529   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 530             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 531   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 532             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 533   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 534             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 535   def : Pat<(v2f64 (X86vzload addr:$src)),
 536             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 537
 538   // Represent the same patterns above but in the form they appear for
 539   // 256-bit types
 540   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 541                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 542             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 543   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 544                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 545             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 546   }
 547
 548   // Extract and store.
 549   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 550                    addr:$dst),
 551             (VMOVSSmr addr:$dst,
 552                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 553   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 554                    addr:$dst),
 555             (VMOVSDmr addr:$dst,
 556                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 557
 558   // Shuffle with VMOVSS
 559   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 560             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 561   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 562             (VMOVSSrr (v4i32 VR128:$src1),
 563                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 564   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 565             (VMOVSSrr (v4f32 VR128:$src1),
 566                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 567
 568   // Shuffle with VMOVSD
 569   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 570             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 571   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 572             (VMOVSDrr (v2i64 VR128:$src1),
 573                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 574   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 575             (VMOVSDrr (v2f64 VR128:$src1),
 576                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 577   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 579                                                    sub_sd))>;
 580   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 581             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 582                                                    sub_sd))>;
 583
 584   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 585   // is during lowering, where it's not possible to recognize the fold cause
 586   // it has two uses through a bitcast. One use disappears at isel time and the
 587   // fold opportunity reappears.
 588   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 589             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 590                                                    sub_sd))>;
 591   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 592             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 593                                                    sub_sd))>;
 594 }
 595
 596 //===----------------------------------------------------------------------===//
 597 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 598 //===----------------------------------------------------------------------===//
 599
 600 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 601                             X86MemOperand x86memop, PatFrag ld_frag,
 602                             string asm, Domain d,
 603                             bit IsReMaterializable = 1> {
 604 let neverHasSideEffects = 1 in
 605   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 606               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 607 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 608   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 609               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 610                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 611 }
 612
 613 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 614                               "movaps", SSEPackedSingle>, TB, VEX;
 615 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 616                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 617 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 618                               "movups", SSEPackedSingle>, TB, VEX;
 619 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 620                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 621
 622 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 623                               "movaps", SSEPackedSingle>, TB, VEX;
 624 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 625                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 626 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 627                               "movups", SSEPackedSingle>, TB, VEX;
 628 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 629                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 630 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 631                               "movaps", SSEPackedSingle>, TB;
 632 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 633                               "movapd", SSEPackedDouble>, TB, OpSize;
 634 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 635                               "movups", SSEPackedSingle>, TB;
 636 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 637                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 638
 639 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 640                    "movaps\t{$src, $dst|$dst, $src}",
 641                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 642 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 643                    "movapd\t{$src, $dst|$dst, $src}",
 644                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 645 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 646                    "movups\t{$src, $dst|$dst, $src}",
 647                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 648 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 649                    "movupd\t{$src, $dst|$dst, $src}",
 650                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 651 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 652                    "movaps\t{$src, $dst|$dst, $src}",
 653                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 654 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 655                    "movapd\t{$src, $dst|$dst, $src}",
 656                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 657 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 658                    "movups\t{$src, $dst|$dst, $src}",
 659                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 660 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 661                    "movupd\t{$src, $dst|$dst, $src}",
 662                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 663
 664 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 665 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 666           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 667
 668 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 669 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 670           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 671
 672 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 673                    "movaps\t{$src, $dst|$dst, $src}",
 674                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 675 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 676                    "movapd\t{$src, $dst|$dst, $src}",
 677                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 678 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 679                    "movups\t{$src, $dst|$dst, $src}",
 680                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 681 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 682                    "movupd\t{$src, $dst|$dst, $src}",
 683                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 684
 685 // Intrinsic forms of MOVUPS/D load and store
 686 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 687            (ins f128mem:$dst, VR128:$src),
 688            "movups\t{$src, $dst|$dst, $src}",
 689            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 690 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 691            (ins f128mem:$dst, VR128:$src),
 692            "movupd\t{$src, $dst|$dst, $src}",
 693            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 694
 695 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 696                        "movups\t{$src, $dst|$dst, $src}",
 697                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 698 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 699                        "movupd\t{$src, $dst|$dst, $src}",
 700                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 701
 702 // Move Low/High packed floating point values
 703 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 704                                  PatFrag mov_frag, string base_opc,
 705                                  string asm_opr> {
 706   def PSrm : PI<opc, MRMSrcMem,
 707          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 708          !strconcat(base_opc, "s", asm_opr),
 709      [(set RC:$dst,
 710        (mov_frag RC:$src1,
 711               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 712               SSEPackedSingle>, TB;
 713
 714   def PDrm : PI<opc, MRMSrcMem,
 715          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 716          !strconcat(base_opc, "d", asm_opr),
 717      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 718                               (scalar_to_vector (loadf64 addr:$src2)))))],
 719               SSEPackedDouble>, TB, OpSize;
 720 }
 721
 722 let AddedComplexity = 20 in {
 723   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 724                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 725   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 726                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 727 }
 728 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 729   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 730                                    "\t{$src2, $dst|$dst, $src2}">;
 731   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 732                                    "\t{$src2, $dst|$dst, $src2}">;
 733 }
 734
 735 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 736                    "movlps\t{$src, $dst|$dst, $src}",
 737                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 738                                  (iPTR 0))), addr:$dst)]>, VEX;
 739 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 740                    "movlpd\t{$src, $dst|$dst, $src}",
 741                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 742                                  (iPTR 0))), addr:$dst)]>, VEX;
 743 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 744                    "movlps\t{$src, $dst|$dst, $src}",
 745                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 746                                  (iPTR 0))), addr:$dst)]>;
 747 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 748                    "movlpd\t{$src, $dst|$dst, $src}",
 749                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 750                                  (iPTR 0))), addr:$dst)]>;
 751
 752 // v2f64 extract element 1 is always custom lowered to unpack high to low
 753 // and extract element 0 so the non-store version isn't too horrible.
 754 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 755                    "movhps\t{$src, $dst|$dst, $src}",
 756                    [(store (f64 (vector_extract
 757                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 758                                          (undef)), (iPTR 0))), addr:$dst)]>,
 759                    VEX;
 760 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 761                    "movhpd\t{$src, $dst|$dst, $src}",
 762                    [(store (f64 (vector_extract
 763                                  (v2f64 (unpckh VR128:$src, (undef))),
 764                                  (iPTR 0))), addr:$dst)]>,
 765                    VEX;
 766 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 767                    "movhps\t{$src, $dst|$dst, $src}",
 768                    [(store (f64 (vector_extract
 769                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 770                                          (undef)), (iPTR 0))), addr:$dst)]>;
 771 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 772                    "movhpd\t{$src, $dst|$dst, $src}",
 773                    [(store (f64 (vector_extract
 774                                  (v2f64 (unpckh VR128:$src, (undef))),
 775                                  (iPTR 0))), addr:$dst)]>;
 776
 777 let AddedComplexity = 20 in {
 778   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 779                                        (ins VR128:$src1, VR128:$src2),
 780                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 781                       [(set VR128:$dst,
 782                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 783                       VEX_4V;
 784   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 785                                        (ins VR128:$src1, VR128:$src2),
 786                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 787                       [(set VR128:$dst,
 788                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 789                       VEX_4V;
 790 }
 791 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 792   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 793                                        (ins VR128:$src1, VR128:$src2),
 794                       "movlhps\t{$src2, $dst|$dst, $src2}",
 795                       [(set VR128:$dst,
 796                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 797   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 798                                        (ins VR128:$src1, VR128:$src2),
 799                       "movhlps\t{$src2, $dst|$dst, $src2}",
 800                       [(set VR128:$dst,
 801                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 802 }
 803
 804 let Predicates = [HasAVX] in {
 805   // MOVHPS patterns
 806   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 807             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 808   def : Pat<(X86Movlhps VR128:$src1,
 809                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 810             (VMOVHPSrm VR128:$src1, addr:$src2)>;
 811   def : Pat<(X86Movlhps VR128:$src1,
 812                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 813             (VMOVHPSrm VR128:$src1, addr:$src2)>;
 814
 815   // MOVLHPS patterns
 816   let AddedComplexity = 20 in {
 817     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 818               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 819     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 820               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 821
 822     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
 823     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
 824               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 825   }
 826   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
 827             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 828   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
 829             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 830   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
 831             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
 832
 833   // MOVHLPS patterns
 834   let AddedComplexity = 20 in {
 835     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
 836     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
 837               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 838
 839     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
 840     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
 841               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
 842     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
 843               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
 844   }
 845
 846   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
 847             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 848   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
 849             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 850 }
 851
 852 let Predicates = [HasSSE1] in {
 853   // MOVHPS patterns
 854   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 855             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 856
 857   def : Pat<(X86Movlhps VR128:$src1,
 858                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 859             (MOVHPSrm VR128:$src1, addr:$src2)>;
 860   def : Pat<(X86Movlhps VR128:$src1,
 861                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
 862             (MOVHPSrm VR128:$src1, addr:$src2)>;
 863
 864   // MOVLHPS patterns
 865   let AddedComplexity = 20 in {
 866     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 867               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 868     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 869               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 870
 871     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
 872     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
 873               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 874   }
 875   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
 876             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 877   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
 878             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 879   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
 880             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
 881
 882   // MOVHLPS patterns
 883   let AddedComplexity = 20 in {
 884     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
 885     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
 886               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 887
 888     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
 889     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
 890               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
 891     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
 892               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
 893   }
 894
 895   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
 896             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 897   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
 898             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 899 }
 900
 901 //===----------------------------------------------------------------------===//
 902 // SSE 1 & 2 - Conversion Instructions
 903 //===----------------------------------------------------------------------===//
 904
 905 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 906                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 907                      string asm> {
 908   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 909                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 910   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 911                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 912 }
 913
 914 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 915                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 916                          string asm, Domain d> {
 917   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 918                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 919   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 920                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 921 }
 922
 923 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 924                           X86MemOperand x86memop, string asm> {
 925   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 926               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 927   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 928               (ins DstRC:$src1, x86memop:$src),
 929               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 930 }
 931
 932 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 933                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 934 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 935                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 936                                 VEX_W;
 937 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 938                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 939 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 940                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 941                                 VEX, VEX_W;
 942
 943 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 944 // register, but the same isn't true when only using memory operands,
 945 // provide other assembly "l" and "q" forms to address this explicitly
 946 // where appropriate to do so.
 947 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 948                                   VEX_4V;
 949 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 950                                   VEX_4V, VEX_W;
 951 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 952                                   VEX_4V;
 953 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 954                                   VEX_4V;
 955 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 956                                   VEX_4V, VEX_W;
 957
 958 let Predicates = [HasAVX] in {
 959   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
 960             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 961   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
 962             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
 963   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
 964             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
 965   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
 966             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
 967
 968   def : Pat<(f32 (sint_to_fp GR32:$src)),
 969             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
 970   def : Pat<(f32 (sint_to_fp GR64:$src)),
 971             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
 972   def : Pat<(f64 (sint_to_fp GR32:$src)),
 973             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
 974   def : Pat<(f64 (sint_to_fp GR64:$src)),
 975             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
 976 }
 977
 978 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 979                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 980 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 981                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 982 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 983                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 984 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 985                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 986 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 987                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 988 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 989                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 990 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 991                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 992 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 993                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 994
 995 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 996 // and/or XMM operand(s).
 997
 998 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 999                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1000                          string asm> {
1001   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1002               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1003               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1004   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1005               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1006               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1007 }
1008
1009 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1010                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1011                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1012   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1013               !if(Is2Addr,
1014                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1015                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1016               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1017   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1018               (ins DstRC:$src1, x86memop:$src2),
1019               !if(Is2Addr,
1020                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1021                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1022               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1023 }
1024
1025 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1026                       f128mem, load, "cvtsd2si">, XD, VEX;
1027 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1028                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1029                       XD, VEX, VEX_W;
1030
1031 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1032 // Get rid of this hack or rename the intrinsics, there are several
1033 // intructions that only match with the intrinsic form, why create duplicates
1034 // to let them be recognized by the assembler?
1035 let Pattern = []<dag> in {
1036 defm VCVTSD2SI     : sse12_cvt_s<0x2D, FR64, GR32, undef, f64mem, load,
1037                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
1038 defm VCVTSD2SI64   : sse12_cvt_s<0x2D, FR64, GR64, undef, f64mem, load,
1039                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
1040 }
1041 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1042                 f128mem, load, "cvtsd2si{l}">, XD;
1043 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1044                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1045
1046
1047 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1048           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1049 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1050           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1051           VEX_W;
1052 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1053           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1054 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1055           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1056           VEX_4V, VEX_W;
1057
1058 let Constraints = "$src1 = $dst" in {
1059   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1060                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1061                         "cvtsi2ss">, XS;
1062   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1063                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1064                         "cvtsi2ss{q}">, XS, REX_W;
1065   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1066                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1067                         "cvtsi2sd">, XD;
1068   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1069                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1070                         "cvtsi2sd">, XD, REX_W;
1071 }
1072
1073 /// SSE 1 Only
1074
1075 // Aliases for intrinsics
1076 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1077                                     f32mem, load, "cvttss2si">, XS, VEX;
1078 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1079                                     int_x86_sse_cvttss2si64, f32mem, load,
1080                                     "cvttss2si">, XS, VEX, VEX_W;
1081 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1082                                     f128mem, load, "cvttsd2si">, XD, VEX;
1083 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1084                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1085                                     "cvttsd2si">, XD, VEX, VEX_W;
1086 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1087                                     f32mem, load, "cvttss2si">, XS;
1088 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1089                                     int_x86_sse_cvttss2si64, f32mem, load,
1090                                     "cvttss2si{q}">, XS, REX_W;
1091 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1092                                     f128mem, load, "cvttsd2si">, XD;
1093 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1094                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1095                                     "cvttsd2si{q}">, XD, REX_W;
1096
1097 let Pattern = []<dag> in {
1098 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1099                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
1100 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1101                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1102                                VEX_W;
1103 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1104                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1105                                SSEPackedSingle>, TB, VEX;
1106 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1107                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1108                                SSEPackedSingle>, TB, VEX;
1109 }
1110
1111 let Pattern = []<dag> in {
1112 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1113                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1114 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1115                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1116 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1117                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1118                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1119 }
1120
1121 let Predicates = [HasSSE1] in {
1122   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1123             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1124   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1125             (CVTSS2SIrm addr:$src)>;
1126   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1127             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1128   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1129             (CVTSS2SI64rm addr:$src)>;
1130 }
1131
1132 let Predicates = [HasAVX] in {
1133   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1134             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1135   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1136             (VCVTSS2SIrm addr:$src)>;
1137   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1138             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1139   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1140             (VCVTSS2SI64rm addr:$src)>;
1141 }
1142
1143 /// SSE 2 Only
1144
1145 // Convert scalar double to scalar single
1146 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1147                        (ins FR64:$src1, FR64:$src2),
1148                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1149                       VEX_4V;
1150 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1151                        (ins FR64:$src1, f64mem:$src2),
1152                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1153                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
1154 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1155         Requires<[HasAVX]>;
1156
1157 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1158                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1159                       [(set FR32:$dst, (fround FR64:$src))]>;
1160 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1161                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1162                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1163                   Requires<[HasSSE2, OptForSize]>;
1164
1165 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1166                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1167                       XS, VEX_4V;
1168 let Constraints = "$src1 = $dst" in
1169 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1170                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1171
1172 // Convert scalar single to scalar double
1173 // SSE2 instructions with XS prefix
1174 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1175                     (ins FR32:$src1, FR32:$src2),
1176                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1177                     []>, XS, Requires<[HasAVX]>, VEX_4V;
1178 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1179                     (ins FR32:$src1, f32mem:$src2),
1180                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1181                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
1182
1183 let Predicates = [HasAVX] in {
1184   def : Pat<(f64 (fextend FR32:$src)),
1185             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1186   def : Pat<(fextend (loadf32 addr:$src)),
1187             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1188   def : Pat<(extloadf32 addr:$src),
1189             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1190 }
1191
1192 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1193                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1194                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1195                  Requires<[HasSSE2]>;
1196 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1197                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1198                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1199                  Requires<[HasSSE2, OptForSize]>;
1200
1201 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1202                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1203                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1204                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1205                                        VR128:$src2))]>, XS, VEX_4V,
1206                     Requires<[HasAVX]>;
1207 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1208                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1209                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1210                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1211                                        (load addr:$src2)))]>, XS, VEX_4V,
1212                     Requires<[HasAVX]>;
1213 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1214 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1215                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1216                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1217                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1218                                        VR128:$src2))]>, XS,
1219                     Requires<[HasSSE2]>;
1220 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1221                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1222                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1223                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1224                                        (load addr:$src2)))]>, XS,
1225                     Requires<[HasSSE2]>;
1226 }
1227
1228 def : Pat<(extloadf32 addr:$src),
1229           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1230       Requires<[HasSSE2, OptForSpeed]>;
1231
1232 // Convert doubleword to packed single/double fp
1233 // SSE2 instructions without OpSize prefix
1234 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1235                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1236                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1237                      TB, VEX, Requires<[HasAVX]>;
1238 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1239                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1240                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1241                                         (bitconvert (memopv2i64 addr:$src))))]>,
1242                      TB, VEX, Requires<[HasAVX]>;
1243 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1244                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1245                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1246                      TB, Requires<[HasSSE2]>;
1247 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1248                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1249                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1250                                         (bitconvert (memopv2i64 addr:$src))))]>,
1251                      TB, Requires<[HasSSE2]>;
1252
1253 // FIXME: why the non-intrinsic version is described as SSE3?
1254 // SSE2 instructions with XS prefix
1255 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1256                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1257                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1258                      XS, VEX, Requires<[HasAVX]>;
1259 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1260                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1261                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1262                                         (bitconvert (memopv2i64 addr:$src))))]>,
1263                      XS, VEX, Requires<[HasAVX]>;
1264 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1265                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1266                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1267                      XS, Requires<[HasSSE2]>;
1268 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1269                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1270                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1271                                         (bitconvert (memopv2i64 addr:$src))))]>,
1272                      XS, Requires<[HasSSE2]>;
1273
1274
1275 // Convert packed single/double fp to doubleword
1276 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1277                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1278 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1279                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1280 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1281                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1282 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1283                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1284 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1285                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1286 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1287                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1288
1289 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1290                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1291                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1292                         VEX;
1293 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1294                          (ins f128mem:$src),
1295                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1296                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1297                                             (memop addr:$src)))]>, VEX;
1298 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1299                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1300                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1301 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1302                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1303                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1304                                             (memop addr:$src)))]>;
1305
1306 // SSE2 packed instructions with XD prefix
1307 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1308                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1309                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1310                      XD, VEX, Requires<[HasAVX]>;
1311 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1312                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1313                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1314                                           (memop addr:$src)))]>,
1315                      XD, VEX, Requires<[HasAVX]>;
1316 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1317                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1318                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1319                      XD, Requires<[HasSSE2]>;
1320 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1321                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1322                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1323                                           (memop addr:$src)))]>,
1324                      XD, Requires<[HasSSE2]>;
1325
1326
1327 // Convert with truncation packed single/double fp to doubleword
1328 // SSE2 packed instructions with XS prefix
1329 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1330                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1331 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1332                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1333 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1334                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1335 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1336                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1337 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1338                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1339                       [(set VR128:$dst,
1340                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1341 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1342                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1343                       [(set VR128:$dst,
1344                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1345
1346 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1347                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1348                         [(set VR128:$dst,
1349                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1350                       XS, VEX, Requires<[HasAVX]>;
1351 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1352                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1353                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1354                                            (memop addr:$src)))]>,
1355                       XS, VEX, Requires<[HasAVX]>;
1356
1357 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1358           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
1359 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1360           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
1361
1362 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1363           (Int_VCVTDQ2PSrr VR128:$src)>, Requires<[HasAVX]>;
1364 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1365           (VCVTTPS2DQrr VR128:$src)>, Requires<[HasAVX]>;
1366 def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1367           (VCVTDQ2PSYrr VR256:$src)>, Requires<[HasAVX]>;
1368 def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1369           (VCVTTPS2DQYrr VR256:$src)>, Requires<[HasAVX]>;
1370
1371 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1372                             (ins VR128:$src),
1373                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1374                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1375                        VEX;
1376 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1377                           (ins f128mem:$src),
1378                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1379                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1380                                              (memop addr:$src)))]>, VEX;
1381 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1382                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1383                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1384 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1385                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1386                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1387                                         (memop addr:$src)))]>;
1388
1389 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1390 // register, but the same isn't true when using memory operands instead.
1391 // Provide other assembly rr and rm forms to address this explicitly.
1392 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1393                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1394 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1395                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1396
1397 // XMM only
1398 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1399                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1400 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1401                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1402
1403 // YMM only
1404 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1405                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1406 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1407                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1408
1409 // Convert packed single to packed double
1410 let Predicates = [HasAVX] in {
1411                   // SSE2 instructions without OpSize prefix
1412 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1413                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1414 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1415                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1416 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1417                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1418 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1419                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1420 }
1421 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1422                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1423 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1424                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1425
1426 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1427                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1428                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1429                      TB, VEX, Requires<[HasAVX]>;
1430 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1431                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1432                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1433                                           (load addr:$src)))]>,
1434                      TB, VEX, Requires<[HasAVX]>;
1435 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1436                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1437                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1438                      TB, Requires<[HasSSE2]>;
1439 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1440                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1441                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1442                                           (load addr:$src)))]>,
1443                      TB, Requires<[HasSSE2]>;
1444
1445 // Convert packed double to packed single
1446 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1447 // register, but the same isn't true when using memory operands instead.
1448 // Provide other assembly rr and rm forms to address this explicitly.
1449 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1450                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1451 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1452                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1453
1454 // XMM only
1455 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1456                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1457 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1458                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1459
1460 // YMM only
1461 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1462                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1463 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1464                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1465 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1466                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1467 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1468                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1469
1470
1471 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1472                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1473                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1474 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1475                          (ins f128mem:$src),
1476                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1477                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1478                                             (memop addr:$src)))]>;
1479 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1480                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1481                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1482 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1483                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1484                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1485                                             (memop addr:$src)))]>;
1486
1487 // AVX 256-bit register conversion intrinsics
1488 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1489 // whenever possible to avoid declaring two versions of each one.
1490 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1491           (VCVTDQ2PSYrr VR256:$src)>;
1492 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1493           (VCVTDQ2PSYrm addr:$src)>;
1494
1495 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1496           (VCVTPD2PSYrr VR256:$src)>;
1497 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1498           (VCVTPD2PSYrm addr:$src)>;
1499
1500 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1501           (VCVTPS2DQYrr VR256:$src)>;
1502 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1503           (VCVTPS2DQYrm addr:$src)>;
1504
1505 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1506           (VCVTPS2PDYrr VR128:$src)>;
1507 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1508           (VCVTPS2PDYrm addr:$src)>;
1509
1510 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1511           (VCVTTPD2DQYrr VR256:$src)>;
1512 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1513           (VCVTTPD2DQYrm addr:$src)>;
1514
1515 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1516           (VCVTTPS2DQYrr VR256:$src)>;
1517 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1518           (VCVTTPS2DQYrm addr:$src)>;
1519
1520 // Match fround and fextend for 128/256-bit conversions
1521 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1522           (VCVTPD2PSYrr VR256:$src)>;
1523 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1524           (VCVTPD2PSYrm addr:$src)>;
1525
1526 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1527           (VCVTPS2PDYrr VR128:$src)>;
1528 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1529           (VCVTPS2PDYrm addr:$src)>;
1530
1531 //===----------------------------------------------------------------------===//
1532 // SSE 1 & 2 - Compare Instructions
1533 //===----------------------------------------------------------------------===//
1534
1535 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1536 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1537                             string asm, string asm_alt> {
1538   let isAsmParserOnly = 1 in {
1539     def rr : SIi8<0xC2, MRMSrcReg,
1540                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1541                   asm, []>;
1542     let mayLoad = 1 in
1543     def rm : SIi8<0xC2, MRMSrcMem,
1544                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1545                   asm, []>;
1546   }
1547
1548   // Accept explicit immediate argument form instead of comparison code.
1549   def rr_alt : SIi8<0xC2, MRMSrcReg,
1550                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1551                 asm_alt, []>;
1552   let mayLoad = 1 in
1553   def rm_alt : SIi8<0xC2, MRMSrcMem,
1554                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1555                 asm_alt, []>;
1556 }
1557
1558 let neverHasSideEffects = 1 in {
1559   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1560                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1561                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1562                   XS, VEX_4V;
1563   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1564                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1565                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1566                   XD, VEX_4V;
1567 }
1568
1569 let Constraints = "$src1 = $dst" in {
1570 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1571                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1572                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1573                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1574 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1575                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1576                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1577                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1578 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1579                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1580                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1581                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1582 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1583                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1584                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1585                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1586 }
1587 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1588 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1589                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1590                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1591 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1592                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1593                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1594 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1595                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1596                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1597 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1598                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1599                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1600 }
1601
1602 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1603                          Intrinsic Int, string asm> {
1604   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1605                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1606                         [(set VR128:$dst, (Int VR128:$src1,
1607                                                VR128:$src, imm:$cc))]>;
1608   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1609                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1610                         [(set VR128:$dst, (Int VR128:$src1,
1611                                                (load addr:$src), imm:$cc))]>;
1612 }
1613
1614 // Aliases to match intrinsics which expect XMM operand(s).
1615 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1616                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1617                      XS, VEX_4V;
1618 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1619                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1620                      XD, VEX_4V;
1621 let Constraints = "$src1 = $dst" in {
1622   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1623                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1624   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1625                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1626 }
1627
1628
1629 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1630 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1631                             ValueType vt, X86MemOperand x86memop,
1632                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1633   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1634                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1635                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1636   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1637                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1638                      [(set EFLAGS, (OpNode (vt RC:$src1),
1639                                            (ld_frag addr:$src2)))], d>;
1640 }
1641
1642 let Defs = [EFLAGS] in {
1643   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1644                                   "ucomiss", SSEPackedSingle>, TB, VEX;
1645   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1646                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
1647   let Pattern = []<dag> in {
1648     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1649                                     "comiss", SSEPackedSingle>, TB, VEX;
1650     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1651                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX;
1652   }
1653
1654   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1655                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
1656   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1657                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
1658
1659   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1660                             load, "comiss", SSEPackedSingle>, TB, VEX;
1661   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1662                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
1663   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1664                                   "ucomiss", SSEPackedSingle>, TB;
1665   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1666                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1667
1668   let Pattern = []<dag> in {
1669     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1670                                     "comiss", SSEPackedSingle>, TB;
1671     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1672                                     "comisd", SSEPackedDouble>, TB, OpSize;
1673   }
1674
1675   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1676                               load, "ucomiss", SSEPackedSingle>, TB;
1677   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1678                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1679
1680   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1681                                   "comiss", SSEPackedSingle>, TB;
1682   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1683                                   "comisd", SSEPackedDouble>, TB, OpSize;
1684 } // Defs = [EFLAGS]
1685
1686 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1687 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1688                             Intrinsic Int, string asm, string asm_alt,
1689                             Domain d> {
1690   let isAsmParserOnly = 1 in {
1691     def rri : PIi8<0xC2, MRMSrcReg,
1692                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1693                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1694     def rmi : PIi8<0xC2, MRMSrcMem,
1695                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1696                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1697   }
1698
1699   // Accept explicit immediate argument form instead of comparison code.
1700   def rri_alt : PIi8<0xC2, MRMSrcReg,
1701              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1702              asm_alt, [], d>;
1703   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1704              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1705              asm_alt, [], d>;
1706 }
1707
1708 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1709                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1710                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1711                SSEPackedSingle>, TB, VEX_4V;
1712 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1713                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1714                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1715                SSEPackedDouble>, TB, OpSize, VEX_4V;
1716 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1717                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1718                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1719                SSEPackedSingle>, TB, VEX_4V;
1720 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1721                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1722                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1723                SSEPackedDouble>, TB, OpSize, VEX_4V;
1724 let Constraints = "$src1 = $dst" in {
1725   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1726                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1727                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1728                  SSEPackedSingle>, TB;
1729   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1730                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1731                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1732                  SSEPackedDouble>, TB, OpSize;
1733 }
1734
1735 let Predicates = [HasSSE1] in {
1736 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1737           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1738 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1739           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1740 }
1741
1742 let Predicates = [HasSSE2] in {
1743 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1744           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1745 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1746           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1747 }
1748
1749 let Predicates = [HasAVX] in {
1750 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1751           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1752 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1753           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1754 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1755           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1756 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1757           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1758
1759 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
1760           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
1761 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
1762           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
1763 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
1764           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
1765 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
1766           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
1767 }
1768
1769 //===----------------------------------------------------------------------===//
1770 // SSE 1 & 2 - Shuffle Instructions
1771 //===----------------------------------------------------------------------===//
1772
1773 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1774 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1775                          ValueType vt, string asm, PatFrag mem_frag,
1776                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1777   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1778                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1779                    [(set RC:$dst, (vt (shufp:$src3
1780                             RC:$src1, (mem_frag addr:$src2))))], d>;
1781   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1782     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1783                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1784                    [(set RC:$dst,
1785                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1786 }
1787
1788 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1789            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1790            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1791 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1792            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1793            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1794 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1795            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1796            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1797 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1798            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1799            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1800
1801 let Constraints = "$src1 = $dst" in {
1802   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1803                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1804                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1805                     TB;
1806   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1807                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1808                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1809 }
1810
1811 let Predicates = [HasSSE1] in {
1812   def : Pat<(v4f32 (X86Shufps VR128:$src1,
1813                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
1814             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1815   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1816             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1817   def : Pat<(v4i32 (X86Shufps VR128:$src1,
1818                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
1819             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1820   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1821             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1822   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
1823   // fall back to this for SSE1)
1824   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
1825             (SHUFPSrri VR128:$src2, VR128:$src1,
1826                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1827   // Special unary SHUFPSrri case.
1828   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
1829             (SHUFPSrri VR128:$src1, VR128:$src1,
1830                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1831 }
1832
1833 let Predicates = [HasSSE2] in {
1834   // Special binary v4i32 shuffle cases with SHUFPS.
1835   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
1836             (SHUFPSrri VR128:$src1, VR128:$src2,
1837                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1838   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
1839                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
1840             (SHUFPSrmi VR128:$src1, addr:$src2,
1841                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
1842   // Special unary SHUFPDrri cases.
1843   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
1844             (SHUFPDrri VR128:$src1, VR128:$src1,
1845                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1846   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
1847             (SHUFPDrri VR128:$src1, VR128:$src1,
1848                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1849   // Special binary v2i64 shuffle cases using SHUFPDrri.
1850   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
1851             (SHUFPDrri VR128:$src1, VR128:$src2,
1852                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1853   // Generic SHUFPD patterns
1854   def : Pat<(v2f64 (X86Shufps VR128:$src1,
1855                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
1856             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
1857   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1858             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1859   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1860             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1861 }
1862
1863 let Predicates = [HasAVX] in {
1864   def : Pat<(v4f32 (X86Shufps VR128:$src1,
1865                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
1866             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1867   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1868             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1869   def : Pat<(v4i32 (X86Shufps VR128:$src1,
1870                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
1871             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1872   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1873             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1874   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
1875   // fall back to this for SSE1)
1876   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
1877             (VSHUFPSrri VR128:$src2, VR128:$src1,
1878                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1879   // Special unary SHUFPSrri case.
1880   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
1881             (VSHUFPSrri VR128:$src1, VR128:$src1,
1882                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1883   // Special binary v4i32 shuffle cases with SHUFPS.
1884   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
1885             (VSHUFPSrri VR128:$src1, VR128:$src2,
1886                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1887   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
1888                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
1889             (VSHUFPSrmi VR128:$src1, addr:$src2,
1890                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1891   // Special unary SHUFPDrri cases.
1892   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
1893             (VSHUFPDrri VR128:$src1, VR128:$src1,
1894                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1895   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
1896             (VSHUFPDrri VR128:$src1, VR128:$src1,
1897                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1898   // Special binary v2i64 shuffle cases using SHUFPDrri.
1899   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
1900             (VSHUFPDrri VR128:$src1, VR128:$src2,
1901                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1902
1903   def : Pat<(v2f64 (X86Shufps VR128:$src1,
1904                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
1905             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
1906   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1907             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1908   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1909             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1910
1911   // 256-bit patterns
1912   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1913             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1914   def : Pat<(v8i32 (X86Shufps VR256:$src1,
1915                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
1916             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1917
1918   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1919             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1920   def : Pat<(v8f32 (X86Shufps VR256:$src1,
1921                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
1922             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1923
1924   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1925             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1926   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
1927                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
1928             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1929
1930   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1931             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1932   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
1933                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
1934             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1935 }
1936
1937 //===----------------------------------------------------------------------===//
1938 // SSE 1 & 2 - Unpack Instructions
1939 //===----------------------------------------------------------------------===//
1940
1941 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1942 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1943                                    PatFrag mem_frag, RegisterClass RC,
1944                                    X86MemOperand x86memop, string asm,
1945                                    Domain d> {
1946     def rr : PI<opc, MRMSrcReg,
1947                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1948                 asm, [(set RC:$dst,
1949                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1950     def rm : PI<opc, MRMSrcMem,
1951                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1952                 asm, [(set RC:$dst,
1953                            (vt (OpNode RC:$src1,
1954                                        (mem_frag addr:$src2))))], d>;
1955 }
1956
1957 let AddedComplexity = 10 in {
1958   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1959         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1960                        SSEPackedSingle>, TB, VEX_4V;
1961   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1962         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1963                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1964   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1965         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1966                        SSEPackedSingle>, TB, VEX_4V;
1967   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1968         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1969                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1970
1971   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1972         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1973                        SSEPackedSingle>, TB, VEX_4V;
1974   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1975         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1976                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1977   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1978         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1979                        SSEPackedSingle>, TB, VEX_4V;
1980   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1981         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1982                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1983
1984   let Constraints = "$src1 = $dst" in {
1985     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1986           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1987                          SSEPackedSingle>, TB;
1988     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1989           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1990                          SSEPackedDouble>, TB, OpSize;
1991     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1992           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1993                          SSEPackedSingle>, TB;
1994     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1995           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1996                          SSEPackedDouble>, TB, OpSize;
1997   } // Constraints = "$src1 = $dst"
1998 } // AddedComplexity
1999
2000 let Predicates = [HasSSE1] in {
2001   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2002             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2003   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2004             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2005   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2006             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2007   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2008             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2009 }
2010
2011 let Predicates = [HasSSE2] in {
2012   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2013             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2014   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2015             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2016   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2017             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2018   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2019             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2020
2021   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2022   // problem is during lowering, where it's not possible to recognize the load
2023   // fold cause it has two uses through a bitcast. One use disappears at isel
2024   // time and the fold opportunity reappears.
2025   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2026             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2027
2028   let AddedComplexity = 10 in
2029   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2030             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2031 }
2032
2033 let Predicates = [HasAVX] in {
2034   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2035             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2036   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2037             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2038   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2039             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2040   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2041             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2042
2043   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
2044             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2045   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2046             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2047   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2048             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2049   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
2050             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2051   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
2052             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2053   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2054             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2055   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
2056             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2057   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2058             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2059
2060   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2061             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2062   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2063             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2064   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2065             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2066   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2067             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2068
2069   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
2070             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2071   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2072             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2073   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
2074             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2075   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2076             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2077   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
2078             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2079   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2080             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2081   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
2082             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2083   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2084             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2085
2086   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2087   // problem is during lowering, where it's not possible to recognize the load
2088   // fold cause it has two uses through a bitcast. One use disappears at isel
2089   // time and the fold opportunity reappears.
2090   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2091             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2092   let AddedComplexity = 10 in
2093   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2094             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2095 }
2096
2097 //===----------------------------------------------------------------------===//
2098 // SSE 1 & 2 - Extract Floating-Point Sign mask
2099 //===----------------------------------------------------------------------===//
2100
2101 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2102 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2103                                 Domain d> {
2104   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2105                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2106                      [(set GR32:$dst, (Int RC:$src))], d>;
2107   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2108                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2109 }
2110
2111 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2112                                      SSEPackedSingle>, TB;
2113 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2114                                      SSEPackedDouble>, TB, OpSize;
2115
2116 def : Pat<(i32 (X86fgetsign FR32:$src)),
2117           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2118                                        sub_ss))>, Requires<[HasSSE1]>;
2119 def : Pat<(i64 (X86fgetsign FR32:$src)),
2120           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2121                                        sub_ss))>, Requires<[HasSSE1]>;
2122 def : Pat<(i32 (X86fgetsign FR64:$src)),
2123           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2124                                        sub_sd))>, Requires<[HasSSE2]>;
2125 def : Pat<(i64 (X86fgetsign FR64:$src)),
2126           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2127                                        sub_sd))>, Requires<[HasSSE2]>;
2128
2129 let Predicates = [HasAVX] in {
2130   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2131                                         "movmskps", SSEPackedSingle>, TB, VEX;
2132   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2133                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
2134                                         VEX;
2135   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2136                                         "movmskps", SSEPackedSingle>, TB, VEX;
2137   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2138                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
2139                                         VEX;
2140
2141   def : Pat<(i32 (X86fgetsign FR32:$src)),
2142             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2143                                           sub_ss))>;
2144   def : Pat<(i64 (X86fgetsign FR32:$src)),
2145             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2146                                           sub_ss))>;
2147   def : Pat<(i32 (X86fgetsign FR64:$src)),
2148             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2149                                           sub_sd))>;
2150   def : Pat<(i64 (X86fgetsign FR64:$src)),
2151             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2152                                           sub_sd))>;
2153
2154   // Assembler Only
2155   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2156              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2157   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2158              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB, OpSize,
2159              VEX;
2160   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2161              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2162   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2163              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB, OpSize,
2164              VEX;
2165 }
2166
2167 //===----------------------------------------------------------------------===//
2168 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
2169 //===----------------------------------------------------------------------===//
2170
2171 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
2172 // names that start with 'Fs'.
2173
2174 // Alias instructions that map fld0 to pxor for sse.
2175 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
2176     canFoldAsLoad = 1 in {
2177   // FIXME: Set encoding to pseudo!
2178 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
2179                  [(set FR32:$dst, fp32imm0)]>,
2180                  Requires<[HasSSE1]>, TB, OpSize;
2181 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
2182                  [(set FR64:$dst, fpimm0)]>,
2183                Requires<[HasSSE2]>, TB, OpSize;
2184 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
2185                   [(set FR32:$dst, fp32imm0)]>,
2186                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
2187 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
2188                   [(set FR64:$dst, fpimm0)]>,
2189                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
2190 }
2191
2192 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
2193 // bits are disregarded.
2194 let neverHasSideEffects = 1 in {
2195 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2196                      "movaps\t{$src, $dst|$dst, $src}", []>;
2197 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2198                      "movapd\t{$src, $dst|$dst, $src}", []>;
2199 }
2200
2201 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
2202 // bits are disregarded.
2203 let canFoldAsLoad = 1, isReMaterializable = 1 in {
2204 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
2205                      "movaps\t{$src, $dst|$dst, $src}",
2206                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
2207 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
2208                      "movapd\t{$src, $dst|$dst, $src}",
2209                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
2210 }
2211
2212 //===----------------------------------------------------------------------===//
2213 // SSE 1 & 2 - Logical Instructions
2214 //===----------------------------------------------------------------------===//
2215
2216 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2217 ///
2218 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2219                                        SDNode OpNode> {
2220   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2221               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2222
2223   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2224         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2225
2226   let Constraints = "$src1 = $dst" in {
2227     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2228                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2229
2230     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2231                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2232   }
2233 }
2234
2235 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2236 let mayLoad = 0 in {
2237   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2238   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2239   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2240 }
2241
2242 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2243   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2244
2245 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2246 ///
2247 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2248                                    SDNode OpNode> {
2249   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2250   // are all promoted to v2i64, and the patterns are covered by the int
2251   // version. This is needed in SSE only, because v2i64 isn't supported on
2252   // SSE1, but only on SSE2.
2253   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2254        !strconcat(OpcodeStr, "ps"), f128mem, [],
2255        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2256                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2257
2258   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2259        !strconcat(OpcodeStr, "pd"), f128mem,
2260        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2261                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2262        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2263                                  (memopv2i64 addr:$src2)))], 0>,
2264                                                  TB, OpSize, VEX_4V;
2265   let Constraints = "$src1 = $dst" in {
2266     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2267          !strconcat(OpcodeStr, "ps"), f128mem,
2268          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2269          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2270                                    (memopv2i64 addr:$src2)))]>, TB;
2271
2272     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2273          !strconcat(OpcodeStr, "pd"), f128mem,
2274          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2275                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2276          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2277                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2278   }
2279 }
2280
2281 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2282 ///
2283 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2284                                      SDNode OpNode> {
2285     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2286           !strconcat(OpcodeStr, "ps"), f256mem,
2287           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2288           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2289                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2290
2291     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2292           !strconcat(OpcodeStr, "pd"), f256mem,
2293           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2294                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2295           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2296                                     (memopv4i64 addr:$src2)))], 0>,
2297                                     TB, OpSize, VEX_4V;
2298 }
2299
2300 // AVX 256-bit packed logical ops forms
2301 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2302 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2303 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2304 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2305
2306 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2307 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2308 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2309 let isCommutable = 0 in
2310   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2311
2312 //===----------------------------------------------------------------------===//
2313 // SSE 1 & 2 - Arithmetic Instructions
2314 //===----------------------------------------------------------------------===//
2315
2316 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2317 /// vector forms.
2318 ///
2319 /// In addition, we also have a special variant of the scalar form here to
2320 /// represent the associated intrinsic operation.  This form is unlike the
2321 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2322 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2323 ///
2324 /// These three forms can each be reg+reg or reg+mem.
2325 ///
2326
2327 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2328 /// classes below
2329 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2330                                   bit Is2Addr = 1> {
2331   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2332                             OpNode, FR32, f32mem, Is2Addr>, XS;
2333   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2334                             OpNode, FR64, f64mem, Is2Addr>, XD;
2335 }
2336
2337 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2338                                    bit Is2Addr = 1> {
2339   let mayLoad = 0 in {
2340   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2341               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2342   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2343               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2344   }
2345 }
2346
2347 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2348                                     SDNode OpNode> {
2349   let mayLoad = 0 in {
2350     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2351                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2352     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2353                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2354   }
2355 }
2356
2357 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2358                                       bit Is2Addr = 1> {
2359   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2360      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2361   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2362      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2363 }
2364
2365 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2366                                       bit Is2Addr = 1> {
2367   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2368      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2369                                               SSEPackedSingle, Is2Addr>, TB;
2370
2371   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2372      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2373                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2374 }
2375
2376 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2377   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2378      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2379       SSEPackedSingle, 0>, TB;
2380
2381   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2382      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2383       SSEPackedDouble, 0>, TB, OpSize;
2384 }
2385
2386 // Binary Arithmetic instructions
2387 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2388             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
2389             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2390             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2391 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2392             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
2393             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2394             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2395
2396 let isCommutable = 0 in {
2397   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2398               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
2399               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2400               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2401   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2402               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
2403               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2404               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2405   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2406               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
2407               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2408               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2409               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2410               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2411   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2412               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
2413               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2414               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2415               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2416               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2417 }
2418
2419 let Constraints = "$src1 = $dst" in {
2420   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2421              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2422              basic_sse12_fp_binop_s_int<0x58, "add">;
2423   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2424              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2425              basic_sse12_fp_binop_s_int<0x59, "mul">;
2426
2427   let isCommutable = 0 in {
2428     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2429                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2430                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2431     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2432                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2433                basic_sse12_fp_binop_s_int<0x5E, "div">;
2434     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2435                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2436                basic_sse12_fp_binop_s_int<0x5F, "max">,
2437                basic_sse12_fp_binop_p_int<0x5F, "max">;
2438     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2439                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2440                basic_sse12_fp_binop_s_int<0x5D, "min">,
2441                basic_sse12_fp_binop_p_int<0x5D, "min">;
2442   }
2443 }
2444
2445 /// Unop Arithmetic
2446 /// In addition, we also have a special variant of the scalar form here to
2447 /// represent the associated intrinsic operation.  This form is unlike the
2448 /// plain scalar form, in that it takes an entire vector (instead of a
2449 /// scalar) and leaves the top elements undefined.
2450 ///
2451 /// And, we have a special variant form for a full-vector intrinsic form.
2452
2453 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2454 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2455                           SDNode OpNode, Intrinsic F32Int> {
2456   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2457                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2458                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2459   // For scalar unary operations, fold a load into the operation
2460   // only in OptForSize mode. It eliminates an instruction, but it also
2461   // eliminates a whole-register clobber (the load), so it introduces a
2462   // partial register update condition.
2463   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2464                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2465                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2466             Requires<[HasSSE1, OptForSize]>;
2467   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2468                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2469                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2470   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2471                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2472                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2473 }
2474
2475 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2476 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2477   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2478                 !strconcat(OpcodeStr,
2479                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2480   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2481                 !strconcat(OpcodeStr,
2482                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2483   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2484                 (ins ssmem:$src1, VR128:$src2),
2485                 !strconcat(OpcodeStr,
2486                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2487 }
2488
2489 /// sse1_fp_unop_p - SSE1 unops in packed form.
2490 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2491   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2492               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2493               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2494   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2495                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2496                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2497 }
2498
2499 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2500 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2501   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2502               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2503               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2504   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2505                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2506                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2507 }
2508
2509 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2510 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2511                               Intrinsic V4F32Int> {
2512   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2513                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2514                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2515   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2516                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2517                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2518 }
2519
2520 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2521 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2522                                 Intrinsic V4F32Int> {
2523   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2524                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2525                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2526   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2527                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2528                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2529 }
2530
2531 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2532 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2533                           SDNode OpNode, Intrinsic F64Int> {
2534   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2535                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2536                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2537   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2538   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2539                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2540                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2541             Requires<[HasSSE2, OptForSize]>;
2542   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2543                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2544                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2545   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2546                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2547                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2548 }
2549
2550 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2551 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2552   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2553                !strconcat(OpcodeStr,
2554                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2555   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2556                !strconcat(OpcodeStr,
2557                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2558   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2559                (ins VR128:$src1, sdmem:$src2),
2560                !strconcat(OpcodeStr,
2561                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2562 }
2563
2564 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2565 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2566                           SDNode OpNode> {
2567   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2568               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2569               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2570   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2571                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2572                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2573 }
2574
2575 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2576 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2577   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2578               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2579               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2580   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2581                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2582                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2583 }
2584
2585 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2586 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2587                               Intrinsic V2F64Int> {
2588   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2589                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2590                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2591   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2592                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2593                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2594 }
2595
2596 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2597 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2598                                 Intrinsic V2F64Int> {
2599   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2600                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2601                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2602   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2603                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2604                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2605 }
2606
2607 let Predicates = [HasAVX] in {
2608   // Square root.
2609   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2610                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V;
2611
2612   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2613                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2614                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2615                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2616                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2617                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2618                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2619                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2620                 VEX;
2621
2622   // Reciprocal approximations. Note that these typically require refinement
2623   // in order to obtain suitable precision.
2624   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V;
2625   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2626                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2627                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2628                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2629
2630   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V;
2631   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2632                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2633                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2634                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2635 }
2636
2637 def : Pat<(f32 (fsqrt FR32:$src)),
2638           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2639 def : Pat<(f32 (fsqrt (load addr:$src))),
2640           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2641           Requires<[HasAVX, OptForSize]>;
2642 def : Pat<(f64 (fsqrt FR64:$src)),
2643           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2644 def : Pat<(f64 (fsqrt (load addr:$src))),
2645           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2646           Requires<[HasAVX, OptForSize]>;
2647
2648 def : Pat<(f32 (X86frsqrt FR32:$src)),
2649           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2650 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2651           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2652           Requires<[HasAVX, OptForSize]>;
2653
2654 def : Pat<(f32 (X86frcp FR32:$src)),
2655           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2656 def : Pat<(f32 (X86frcp (load addr:$src))),
2657           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2658           Requires<[HasAVX, OptForSize]>;
2659
2660 let Predicates = [HasAVX] in {
2661 def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2662           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2663               (VSQRTSSr (f32 (IMPLICIT_DEF)),
2664                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2665               sub_ss)>;
2666 def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2667           (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2668
2669 def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2670           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2671               (VSQRTSDr (f64 (IMPLICIT_DEF)),
2672                         (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2673               sub_sd)>;
2674 def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2675           (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2676
2677 def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2678           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2679               (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2680                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2681               sub_ss)>;
2682 def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
2683           (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2684
2685 def : Pat<(int_x86_sse_rcp_ss VR128:$src),
2686           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2687               (VRCPSSr (f32 (IMPLICIT_DEF)),
2688                        (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2689               sub_ss)>;
2690 def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
2691           (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2692 }
2693
2694 // Square root.
2695 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2696              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2697              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2698              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2699              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2700              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
2701
2702 // Reciprocal approximations. Note that these typically require refinement
2703 // in order to obtain suitable precision.
2704 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2705              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
2706              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
2707 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2708              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
2709              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
2710
2711 // There is no f64 version of the reciprocal approximation instructions.
2712
2713 //===----------------------------------------------------------------------===//
2714 // SSE 1 & 2 - Non-temporal stores
2715 //===----------------------------------------------------------------------===//
2716
2717 let AddedComplexity = 400 in { // Prefer non-temporal versions
2718   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2719                        (ins f128mem:$dst, VR128:$src),
2720                        "movntps\t{$src, $dst|$dst, $src}",
2721                        [(alignednontemporalstore (v4f32 VR128:$src),
2722                                                  addr:$dst)]>, VEX;
2723   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2724                        (ins f128mem:$dst, VR128:$src),
2725                        "movntpd\t{$src, $dst|$dst, $src}",
2726                        [(alignednontemporalstore (v2f64 VR128:$src),
2727                                                  addr:$dst)]>, VEX;
2728   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2729                         (ins f128mem:$dst, VR128:$src),
2730                         "movntdq\t{$src, $dst|$dst, $src}",
2731                         [(alignednontemporalstore (v2f64 VR128:$src),
2732                                                   addr:$dst)]>, VEX;
2733
2734   let ExeDomain = SSEPackedInt in
2735   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
2736                            (ins f128mem:$dst, VR128:$src),
2737                            "movntdq\t{$src, $dst|$dst, $src}",
2738                            [(alignednontemporalstore (v4f32 VR128:$src),
2739                                                      addr:$dst)]>, VEX;
2740
2741   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2742             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
2743
2744   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2745                        (ins f256mem:$dst, VR256:$src),
2746                        "movntps\t{$src, $dst|$dst, $src}",
2747                        [(alignednontemporalstore (v8f32 VR256:$src),
2748                                                  addr:$dst)]>, VEX;
2749   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2750                        (ins f256mem:$dst, VR256:$src),
2751                        "movntpd\t{$src, $dst|$dst, $src}",
2752                        [(alignednontemporalstore (v4f64 VR256:$src),
2753                                                  addr:$dst)]>, VEX;
2754   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2755                         (ins f256mem:$dst, VR256:$src),
2756                         "movntdq\t{$src, $dst|$dst, $src}",
2757                         [(alignednontemporalstore (v4f64 VR256:$src),
2758                                                   addr:$dst)]>, VEX;
2759   let ExeDomain = SSEPackedInt in
2760   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2761                       (ins f256mem:$dst, VR256:$src),
2762                       "movntdq\t{$src, $dst|$dst, $src}",
2763                       [(alignednontemporalstore (v8f32 VR256:$src),
2764                                                 addr:$dst)]>, VEX;
2765 }
2766
2767 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2768           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2769 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2770           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2771 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2772           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2773
2774 let AddedComplexity = 400 in { // Prefer non-temporal versions
2775 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2776                     "movntps\t{$src, $dst|$dst, $src}",
2777                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2778 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2779                     "movntpd\t{$src, $dst|$dst, $src}",
2780                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2781
2782 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2783                     "movntdq\t{$src, $dst|$dst, $src}",
2784                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2785
2786 let ExeDomain = SSEPackedInt in
2787 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2788                     "movntdq\t{$src, $dst|$dst, $src}",
2789                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2790
2791 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2792           (MOVNTDQmr addr:$dst, VR128:$src)>;
2793
2794 // There is no AVX form for instructions below this point
2795 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2796                  "movnti{l}\t{$src, $dst|$dst, $src}",
2797                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2798                TB, Requires<[HasSSE2]>;
2799 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2800                      "movnti{q}\t{$src, $dst|$dst, $src}",
2801                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2802                   TB, Requires<[HasSSE2]>;
2803 }
2804
2805 //===----------------------------------------------------------------------===//
2806 // SSE 1 & 2 - Prefetch and memory fence
2807 //===----------------------------------------------------------------------===//
2808
2809 // Prefetch intrinsic.
2810 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2811     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2812 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2813     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2814 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2815     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2816 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2817     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2818
2819 // Load, store, and memory fence
2820 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2821              TB, Requires<[HasSSE1]>;
2822 def : Pat<(X86SFence), (SFENCE)>;
2823
2824 //===----------------------------------------------------------------------===//
2825 // SSE 1 & 2 - Load/Store XCSR register
2826 //===----------------------------------------------------------------------===//
2827
2828 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2829                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2830 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2831                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2832
2833 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2834                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2835 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2836                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2837
2838 //===---------------------------------------------------------------------===//
2839 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2840 //===---------------------------------------------------------------------===//
2841
2842 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2843
2844 let neverHasSideEffects = 1 in {
2845 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2846                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2847 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2848                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2849 }
2850 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2851                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2852 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2853                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2854
2855 let canFoldAsLoad = 1, mayLoad = 1 in {
2856 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2857                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2858 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2859                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2860 let Predicates = [HasAVX] in {
2861   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2862                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2863   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2864                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2865 }
2866 }
2867
2868 let mayStore = 1 in {
2869 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2870                      (ins i128mem:$dst, VR128:$src),
2871                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2872 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2873                      (ins i256mem:$dst, VR256:$src),
2874                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2875 let Predicates = [HasAVX] in {
2876 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2877                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2878 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2879                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2880 }
2881 }
2882
2883 let neverHasSideEffects = 1 in
2884 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2885                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2886
2887 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2888                    "movdqu\t{$src, $dst|$dst, $src}",
2889                    []>, XS, Requires<[HasSSE2]>;
2890
2891 let canFoldAsLoad = 1, mayLoad = 1 in {
2892 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2893                    "movdqa\t{$src, $dst|$dst, $src}",
2894                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2895 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2896                    "movdqu\t{$src, $dst|$dst, $src}",
2897                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2898                  XS, Requires<[HasSSE2]>;
2899 }
2900
2901 let mayStore = 1 in {
2902 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2903                    "movdqa\t{$src, $dst|$dst, $src}",
2904                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2905 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2906                    "movdqu\t{$src, $dst|$dst, $src}",
2907                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2908                  XS, Requires<[HasSSE2]>;
2909 }
2910
2911 // Intrinsic forms of MOVDQU load and store
2912 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2913                        "vmovdqu\t{$src, $dst|$dst, $src}",
2914                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2915                      XS, VEX, Requires<[HasAVX]>;
2916
2917 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2918                        "movdqu\t{$src, $dst|$dst, $src}",
2919                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2920                      XS, Requires<[HasSSE2]>;
2921
2922 } // ExeDomain = SSEPackedInt
2923
2924 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2925 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2926           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2927
2928 //===---------------------------------------------------------------------===//
2929 // SSE2 - Packed Integer Arithmetic Instructions
2930 //===---------------------------------------------------------------------===//
2931
2932 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2933
2934 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2935                             bit IsCommutable = 0, bit Is2Addr = 1> {
2936   let isCommutable = IsCommutable in
2937   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2938        (ins VR128:$src1, VR128:$src2),
2939        !if(Is2Addr,
2940            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2941            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2942        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2943   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2944        (ins VR128:$src1, i128mem:$src2),
2945        !if(Is2Addr,
2946            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2947            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2948        [(set VR128:$dst, (IntId VR128:$src1,
2949                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2950 }
2951
2952 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2953                              string OpcodeStr, Intrinsic IntId,
2954                              Intrinsic IntId2, bit Is2Addr = 1> {
2955   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2956        (ins VR128:$src1, VR128:$src2),
2957        !if(Is2Addr,
2958            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2959            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2960        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2961   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2962        (ins VR128:$src1, i128mem:$src2),
2963        !if(Is2Addr,
2964            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2965            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2966        [(set VR128:$dst, (IntId VR128:$src1,
2967                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2968   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2969        (ins VR128:$src1, i32i8imm:$src2),
2970        !if(Is2Addr,
2971            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2972            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2973        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2974 }
2975
2976 /// PDI_binop_rm - Simple SSE2 binary operator.
2977 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2978                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2979   let isCommutable = IsCommutable in
2980   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2981        (ins VR128:$src1, VR128:$src2),
2982        !if(Is2Addr,
2983            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2984            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2985        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2986   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2987        (ins VR128:$src1, i128mem:$src2),
2988        !if(Is2Addr,
2989            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2990            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2991        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2992                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2993 }
2994
2995 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2996 ///
2997 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2998 /// to collapse (bitconvert VT to VT) into its operand.
2999 ///
3000 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
3001                               bit IsCommutable = 0, bit Is2Addr = 1> {
3002   let isCommutable = IsCommutable in
3003   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3004        (ins VR128:$src1, VR128:$src2),
3005        !if(Is2Addr,
3006            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3007            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3008        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
3009   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3010        (ins VR128:$src1, i128mem:$src2),
3011        !if(Is2Addr,
3012            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3013            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3014        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
3015 }
3016
3017 } // ExeDomain = SSEPackedInt
3018
3019 // 128-bit Integer Arithmetic
3020
3021 let Predicates = [HasAVX] in {
3022 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
3023 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
3024 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
3025 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
3026 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
3027 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
3028 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
3029 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
3030 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
3031
3032 // Intrinsic forms
3033 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
3034                                  VEX_4V;
3035 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
3036                                  VEX_4V;
3037 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
3038                                  VEX_4V;
3039 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
3040                                  VEX_4V;
3041 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
3042                                  VEX_4V;
3043 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
3044                                  VEX_4V;
3045 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
3046                                  VEX_4V;
3047 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
3048                                  VEX_4V;
3049 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
3050                                  VEX_4V;
3051 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
3052                                  VEX_4V;
3053 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
3054                                  VEX_4V;
3055 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
3056                                  VEX_4V;
3057 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
3058                                  VEX_4V;
3059 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
3060                                  VEX_4V;
3061 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
3062                                  VEX_4V;
3063 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
3064                                  VEX_4V;
3065 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
3066                                  VEX_4V;
3067 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
3068                                  VEX_4V;
3069 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
3070                                  VEX_4V;
3071 }
3072
3073 let Constraints = "$src1 = $dst" in {
3074 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
3075 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
3076 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
3077 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
3078 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
3079 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
3080 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
3081 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
3082 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
3083
3084 // Intrinsic forms
3085 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
3086 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
3087 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
3088 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
3089 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
3090 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
3091 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
3092 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
3093 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
3094 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
3095 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
3096 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
3097 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
3098 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
3099 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
3100 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
3101 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
3102 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
3103 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
3104
3105 } // Constraints = "$src1 = $dst"
3106
3107 //===---------------------------------------------------------------------===//
3108 // SSE2 - Packed Integer Logical Instructions
3109 //===---------------------------------------------------------------------===//
3110
3111 let Predicates = [HasAVX] in {
3112 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3113                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
3114                                 VEX_4V;
3115 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3116                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
3117                                 VEX_4V;
3118 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3119                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
3120                                 VEX_4V;
3121
3122 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3123                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
3124                                 VEX_4V;
3125 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3126                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
3127                                 VEX_4V;
3128 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3129                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
3130                                 VEX_4V;
3131
3132 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3133                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
3134                                 VEX_4V;
3135 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3136                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
3137                                 VEX_4V;
3138
3139 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
3140 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
3141 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
3142
3143 let ExeDomain = SSEPackedInt in {
3144   let neverHasSideEffects = 1 in {
3145     // 128-bit logical shifts.
3146     def VPSLLDQri : PDIi8<0x73, MRM7r,
3147                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3148                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3149                       VEX_4V;
3150     def VPSRLDQri : PDIi8<0x73, MRM3r,
3151                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3152                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3153                       VEX_4V;
3154     // PSRADQri doesn't exist in SSE[1-3].
3155   }
3156   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3157                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3158                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3159                     [(set VR128:$dst,
3160                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3161
3162   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3163                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3164                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3165                     [(set VR128:$dst, (X86andnp VR128:$src1,
3166                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3167 }
3168 }
3169
3170 let Constraints = "$src1 = $dst" in {
3171 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3172                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
3173 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3174                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
3175 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3176                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
3177
3178 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3179                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
3180 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3181                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
3182 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3183                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
3184
3185 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3186                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
3187 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3188                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
3189
3190 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
3191 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
3192 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
3193
3194 let ExeDomain = SSEPackedInt in {
3195   let neverHasSideEffects = 1 in {
3196     // 128-bit logical shifts.
3197     def PSLLDQri : PDIi8<0x73, MRM7r,
3198                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3199                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3200     def PSRLDQri : PDIi8<0x73, MRM3r,
3201                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3202                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3203     // PSRADQri doesn't exist in SSE[1-3].
3204   }
3205   def PANDNrr : PDI<0xDF, MRMSrcReg,
3206                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3207                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3208
3209   def PANDNrm : PDI<0xDF, MRMSrcMem,
3210                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3211                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3212 }
3213 } // Constraints = "$src1 = $dst"
3214
3215 let Predicates = [HasAVX] in {
3216   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3217             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3218   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3219             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3220   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3221             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
3222   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3223             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
3224   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3225             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3226
3227   // Shift up / down and insert zero's.
3228   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3229             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3230   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3231             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3232 }
3233
3234 let Predicates = [HasSSE2] in {
3235   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3236             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3237   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3238             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3239   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3240             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
3241   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3242             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
3243   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3244             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3245
3246   // Shift up / down and insert zero's.
3247   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3248             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3249   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3250             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3251 }
3252
3253 //===---------------------------------------------------------------------===//
3254 // SSE2 - Packed Integer Comparison Instructions
3255 //===---------------------------------------------------------------------===//
3256
3257 let Predicates = [HasAVX] in {
3258   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
3259                                     0>, VEX_4V;
3260   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
3261                                     0>, VEX_4V;
3262   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
3263                                     0>, VEX_4V;
3264   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
3265                                     0>, VEX_4V;
3266   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
3267                                     0>, VEX_4V;
3268   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
3269                                     0>, VEX_4V;
3270
3271   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3272             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3273   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3274             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3275   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3276             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3277   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3278             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3279   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3280             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3281   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3282             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3283
3284   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3285             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3286   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3287             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3288   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3289             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3290   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3291             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3292   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3293             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3294   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3295             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3296 }
3297
3298 let Constraints = "$src1 = $dst" in {
3299   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
3300   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
3301   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
3302   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
3303   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
3304   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
3305 } // Constraints = "$src1 = $dst"
3306
3307 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3308           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3309 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3310           (PCMPEQBrm VR128:$src1, addr:$src2)>;
3311 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3312           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3313 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3314           (PCMPEQWrm VR128:$src1, addr:$src2)>;
3315 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3316           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3317 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3318           (PCMPEQDrm VR128:$src1, addr:$src2)>;
3319
3320 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3321           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3322 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3323           (PCMPGTBrm VR128:$src1, addr:$src2)>;
3324 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3325           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3326 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3327           (PCMPGTWrm VR128:$src1, addr:$src2)>;
3328 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3329           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3330 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3331           (PCMPGTDrm VR128:$src1, addr:$src2)>;
3332
3333 //===---------------------------------------------------------------------===//
3334 // SSE2 - Packed Integer Pack Instructions
3335 //===---------------------------------------------------------------------===//
3336
3337 let Predicates = [HasAVX] in {
3338 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3339                                   0, 0>, VEX_4V;
3340 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3341                                   0, 0>, VEX_4V;
3342 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3343                                   0, 0>, VEX_4V;
3344 }
3345
3346 let Constraints = "$src1 = $dst" in {
3347 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
3348 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
3349 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
3350 } // Constraints = "$src1 = $dst"
3351
3352 //===---------------------------------------------------------------------===//
3353 // SSE2 - Packed Integer Shuffle Instructions
3354 //===---------------------------------------------------------------------===//
3355
3356 let ExeDomain = SSEPackedInt in {
3357 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3358                          PatFrag bc_frag> {
3359 def ri : Ii8<0x70, MRMSrcReg,
3360               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3361               !strconcat(OpcodeStr,
3362                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3363               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3364                                                       (undef))))]>;
3365 def mi : Ii8<0x70, MRMSrcMem,
3366               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3367               !strconcat(OpcodeStr,
3368                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3369               [(set VR128:$dst, (vt (pshuf_frag:$src2
3370                                       (bc_frag (memopv2i64 addr:$src1)),
3371                                       (undef))))]>;
3372 }
3373 } // ExeDomain = SSEPackedInt
3374
3375 let Predicates = [HasAVX] in {
3376   let AddedComplexity = 5 in
3377   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3378                                VEX;
3379
3380   // SSE2 with ImmT == Imm8 and XS prefix.
3381   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
3382                                VEX;
3383
3384   // SSE2 with ImmT == Imm8 and XD prefix.
3385   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
3386                                VEX;
3387
3388   let AddedComplexity = 5 in
3389   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3390             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3391   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
3392   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3393             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3394
3395   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3396                                    (i8 imm:$imm))),
3397             (VPSHUFDmi addr:$src1, imm:$imm)>;
3398   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3399                                    (i8 imm:$imm))),
3400             (VPSHUFDmi addr:$src1, imm:$imm)>;
3401   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3402             (VPSHUFDri VR128:$src1, imm:$imm)>;
3403   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3404             (VPSHUFDri VR128:$src1, imm:$imm)>;
3405   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3406             (VPSHUFHWri VR128:$src, imm:$imm)>;
3407   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3408                                (i8 imm:$imm))),
3409             (VPSHUFHWmi addr:$src, imm:$imm)>;
3410   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3411             (VPSHUFLWri VR128:$src, imm:$imm)>;
3412   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3413                                (i8 imm:$imm))),
3414             (VPSHUFLWmi addr:$src, imm:$imm)>;
3415 }
3416
3417 let Predicates = [HasSSE2] in {
3418   let AddedComplexity = 5 in
3419   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
3420
3421   // SSE2 with ImmT == Imm8 and XS prefix.
3422   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
3423
3424   // SSE2 with ImmT == Imm8 and XD prefix.
3425   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
3426
3427   let AddedComplexity = 5 in
3428   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3429             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3430   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3431   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3432             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3433
3434   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3435                                    (i8 imm:$imm))),
3436             (PSHUFDmi addr:$src1, imm:$imm)>;
3437   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3438                                    (i8 imm:$imm))),
3439             (PSHUFDmi addr:$src1, imm:$imm)>;
3440   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3441             (PSHUFDri VR128:$src1, imm:$imm)>;
3442   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3443             (PSHUFDri VR128:$src1, imm:$imm)>;
3444   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3445             (PSHUFHWri VR128:$src, imm:$imm)>;
3446   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3447                                (i8 imm:$imm))),
3448             (PSHUFHWmi addr:$src, imm:$imm)>;
3449   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3450             (PSHUFLWri VR128:$src, imm:$imm)>;
3451   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3452                                (i8 imm:$imm))),
3453             (PSHUFLWmi addr:$src, imm:$imm)>;
3454 }
3455
3456 //===---------------------------------------------------------------------===//
3457 // SSE2 - Packed Integer Unpack Instructions
3458 //===---------------------------------------------------------------------===//
3459
3460 let ExeDomain = SSEPackedInt in {
3461 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3462                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3463   def rr : PDI<opc, MRMSrcReg,
3464       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3465       !if(Is2Addr,
3466           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3467           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3468       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
3469   def rm : PDI<opc, MRMSrcMem,
3470       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3471       !if(Is2Addr,
3472           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3473           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3474       [(set VR128:$dst, (OpNode VR128:$src1,
3475                                   (bc_frag (memopv2i64
3476                                                addr:$src2))))]>;
3477 }
3478
3479 let Predicates = [HasAVX] in {
3480   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
3481                                  bc_v16i8, 0>, VEX_4V;
3482   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
3483                                  bc_v8i16, 0>, VEX_4V;
3484   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
3485                                  bc_v4i32, 0>, VEX_4V;
3486
3487   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3488   /// knew to collapse (bitconvert VT to VT) into its operand.
3489   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3490             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3491             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3492             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3493                                                     VR128:$src2)))]>, VEX_4V;
3494   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3495             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3496             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3497             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3498                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3499
3500   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
3501                                  bc_v16i8, 0>, VEX_4V;
3502   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
3503                                  bc_v8i16, 0>, VEX_4V;
3504   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
3505                                  bc_v4i32, 0>, VEX_4V;
3506
3507   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3508   /// knew to collapse (bitconvert VT to VT) into its operand.
3509   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3510              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3511              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3512              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3513                                                      VR128:$src2)))]>, VEX_4V;
3514   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3515              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3516              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3517              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3518                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3519 }
3520
3521 let Constraints = "$src1 = $dst" in {
3522   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
3523   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
3524   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
3525
3526   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3527   /// knew to collapse (bitconvert VT to VT) into its operand.
3528   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3529                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3530                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3531                         [(set VR128:$dst,
3532                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
3533   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3534                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3535                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3536                         [(set VR128:$dst,
3537                           (v2i64 (X86Punpcklqdq VR128:$src1,
3538                                          (memopv2i64 addr:$src2))))]>;
3539
3540   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
3541   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
3542   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
3543
3544   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3545   /// knew to collapse (bitconvert VT to VT) into its operand.
3546   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3547                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3548                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3549                         [(set VR128:$dst,
3550                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
3551   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3552                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3553                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3554                         [(set VR128:$dst,
3555                           (v2i64 (X86Punpckhqdq VR128:$src1,
3556                                          (memopv2i64 addr:$src2))))]>;
3557 }
3558
3559 } // ExeDomain = SSEPackedInt
3560
3561 //===---------------------------------------------------------------------===//
3562 // SSE2 - Packed Integer Extract and Insert
3563 //===---------------------------------------------------------------------===//
3564
3565 let ExeDomain = SSEPackedInt in {
3566 multiclass sse2_pinsrw<bit Is2Addr = 1> {
3567   def rri : Ii8<0xC4, MRMSrcReg,
3568        (outs VR128:$dst), (ins VR128:$src1,
3569         GR32:$src2, i32i8imm:$src3),
3570        !if(Is2Addr,
3571            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3572            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3573        [(set VR128:$dst,
3574          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
3575   def rmi : Ii8<0xC4, MRMSrcMem,
3576                        (outs VR128:$dst), (ins VR128:$src1,
3577                         i16mem:$src2, i32i8imm:$src3),
3578        !if(Is2Addr,
3579            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3580            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3581        [(set VR128:$dst,
3582          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
3583                     imm:$src3))]>;
3584 }
3585
3586 // Extract
3587 let Predicates = [HasAVX] in
3588 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
3589                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3590                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3591                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3592                                                 imm:$src2))]>, TB, OpSize, VEX;
3593 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
3594                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3595                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3596                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3597                                                 imm:$src2))]>;
3598
3599 // Insert
3600 let Predicates = [HasAVX] in {
3601   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
3602   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
3603        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
3604        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
3605        []>, TB, OpSize, VEX_4V;
3606 }
3607
3608 let Constraints = "$src1 = $dst" in
3609   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
3610
3611 } // ExeDomain = SSEPackedInt
3612
3613 //===---------------------------------------------------------------------===//
3614 // SSE2 - Packed Mask Creation
3615 //===---------------------------------------------------------------------===//
3616
3617 let ExeDomain = SSEPackedInt in {
3618
3619 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3620            "pmovmskb\t{$src, $dst|$dst, $src}",
3621            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
3622 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
3623            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
3624 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3625            "pmovmskb\t{$src, $dst|$dst, $src}",
3626            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
3627
3628 } // ExeDomain = SSEPackedInt
3629
3630 //===---------------------------------------------------------------------===//
3631 // SSE2 - Conditional Store
3632 //===---------------------------------------------------------------------===//
3633
3634 let ExeDomain = SSEPackedInt in {
3635
3636 let Uses = [EDI] in
3637 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
3638            (ins VR128:$src, VR128:$mask),
3639            "maskmovdqu\t{$mask, $src|$src, $mask}",
3640            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
3641 let Uses = [RDI] in
3642 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
3643            (ins VR128:$src, VR128:$mask),
3644            "maskmovdqu\t{$mask, $src|$src, $mask}",
3645            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
3646
3647 let Uses = [EDI] in
3648 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3649            "maskmovdqu\t{$mask, $src|$src, $mask}",
3650            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
3651 let Uses = [RDI] in
3652 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3653            "maskmovdqu\t{$mask, $src|$src, $mask}",
3654            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
3655
3656 } // ExeDomain = SSEPackedInt
3657
3658 //===---------------------------------------------------------------------===//
3659 // SSE2 - Move Doubleword
3660 //===---------------------------------------------------------------------===//
3661
3662 //===---------------------------------------------------------------------===//
3663 // Move Int Doubleword to Packed Double Int
3664 //
3665 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3666                       "movd\t{$src, $dst|$dst, $src}",
3667                       [(set VR128:$dst,
3668                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
3669 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3670                       "movd\t{$src, $dst|$dst, $src}",
3671                       [(set VR128:$dst,
3672                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
3673                       VEX;
3674 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3675                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3676                         [(set VR128:$dst,
3677                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
3678 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3679                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3680                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
3681
3682 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3683                       "movd\t{$src, $dst|$dst, $src}",
3684                       [(set VR128:$dst,
3685                         (v4i32 (scalar_to_vector GR32:$src)))]>;
3686 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3687                       "movd\t{$src, $dst|$dst, $src}",
3688                       [(set VR128:$dst,
3689                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
3690 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3691                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3692                         [(set VR128:$dst,
3693                           (v2i64 (scalar_to_vector GR64:$src)))]>;
3694 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3695                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3696                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
3697
3698 //===---------------------------------------------------------------------===//
3699 // Move Int Doubleword to Single Scalar
3700 //
3701 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3702                       "movd\t{$src, $dst|$dst, $src}",
3703                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
3704
3705 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3706                       "movd\t{$src, $dst|$dst, $src}",
3707                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
3708                       VEX;
3709 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3710                       "movd\t{$src, $dst|$dst, $src}",
3711                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3712
3713 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3714                       "movd\t{$src, $dst|$dst, $src}",
3715                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
3716
3717 //===---------------------------------------------------------------------===//
3718 // Move Packed Doubleword Int to Packed Double Int
3719 //
3720 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3721                        "movd\t{$src, $dst|$dst, $src}",
3722                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3723                                         (iPTR 0)))]>, VEX;
3724 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
3725                        (ins i32mem:$dst, VR128:$src),
3726                        "movd\t{$src, $dst|$dst, $src}",
3727                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3728                                      (iPTR 0))), addr:$dst)]>, VEX;
3729 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3730                        "movd\t{$src, $dst|$dst, $src}",
3731                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3732                                         (iPTR 0)))]>;
3733 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3734                        "movd\t{$src, $dst|$dst, $src}",
3735                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3736                                      (iPTR 0))), addr:$dst)]>;
3737
3738 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3739                          "mov{d|q}\t{$src, $dst|$dst, $src}",
3740                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
3741                                            (iPTR 0)))]>;
3742 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
3743                        "movq\t{$src, $dst|$dst, $src}",
3744                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
3745
3746 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
3747                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3748                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
3749 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
3750                         "movq\t{$src, $dst|$dst, $src}",
3751                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
3752
3753 //===---------------------------------------------------------------------===//
3754 // Move Scalar Single to Double Int
3755 //
3756 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3757                       "movd\t{$src, $dst|$dst, $src}",
3758                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3759 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3760                       "movd\t{$src, $dst|$dst, $src}",
3761                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3762 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3763                       "movd\t{$src, $dst|$dst, $src}",
3764                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3765 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3766                       "movd\t{$src, $dst|$dst, $src}",
3767                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3768
3769 //===---------------------------------------------------------------------===//
3770 // Patterns and instructions to describe movd/movq to XMM register zero-extends
3771 //
3772 let AddedComplexity = 15 in {
3773 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3774                        "movd\t{$src, $dst|$dst, $src}",
3775                        [(set VR128:$dst, (v4i32 (X86vzmovl
3776                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3777                                       VEX;
3778 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3779                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3780                        [(set VR128:$dst, (v2i64 (X86vzmovl
3781                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3782                                       VEX, VEX_W;
3783 }
3784 let AddedComplexity = 15 in {
3785 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3786                        "movd\t{$src, $dst|$dst, $src}",
3787                        [(set VR128:$dst, (v4i32 (X86vzmovl
3788                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3789 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3790                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3791                        [(set VR128:$dst, (v2i64 (X86vzmovl
3792                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3793 }
3794
3795 let AddedComplexity = 20 in {
3796 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3797                        "movd\t{$src, $dst|$dst, $src}",
3798                        [(set VR128:$dst,
3799                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3800                                                    (loadi32 addr:$src))))))]>,
3801                                                    VEX;
3802 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3803                        "movd\t{$src, $dst|$dst, $src}",
3804                        [(set VR128:$dst,
3805                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3806                                                    (loadi32 addr:$src))))))]>;
3807
3808 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3809             (MOVZDI2PDIrm addr:$src)>;
3810 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3811             (MOVZDI2PDIrm addr:$src)>;
3812 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3813             (MOVZDI2PDIrm addr:$src)>;
3814 }
3815
3816 // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3817 // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3818 def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3819                               (v4i32 (scalar_to_vector GR32:$src)), (i32 0)))),
3820           (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
3821 def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3822                               (v2i64 (scalar_to_vector GR64:$src)), (i32 0)))),
3823           (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
3824
3825 // These are the correct encodings of the instructions so that we know how to
3826 // read correct assembly, even though we continue to emit the wrong ones for
3827 // compatibility with Darwin's buggy assembler.
3828 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3829                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
3830 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3831                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
3832 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3833                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
3834 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3835                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
3836 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3837                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3838 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3839                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3840
3841 //===---------------------------------------------------------------------===//
3842 // SSE2 - Move Quadword
3843 //===---------------------------------------------------------------------===//
3844
3845 //===---------------------------------------------------------------------===//
3846 // Move Quadword Int to Packed Quadword Int
3847 //
3848 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3849                     "vmovq\t{$src, $dst|$dst, $src}",
3850                     [(set VR128:$dst,
3851                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3852                     VEX, Requires<[HasAVX]>;
3853 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3854                     "movq\t{$src, $dst|$dst, $src}",
3855                     [(set VR128:$dst,
3856                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3857                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3858
3859 //===---------------------------------------------------------------------===//
3860 // Move Packed Quadword Int to Quadword Int
3861 //
3862 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3863                       "movq\t{$src, $dst|$dst, $src}",
3864                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3865                                     (iPTR 0))), addr:$dst)]>, VEX;
3866 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3867                       "movq\t{$src, $dst|$dst, $src}",
3868                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3869                                     (iPTR 0))), addr:$dst)]>;
3870
3871 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3872           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3873
3874 //===---------------------------------------------------------------------===//
3875 // Store / copy lower 64-bits of a XMM register.
3876 //
3877 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3878                      "movq\t{$src, $dst|$dst, $src}",
3879                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3880 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3881                      "movq\t{$src, $dst|$dst, $src}",
3882                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3883
3884 let AddedComplexity = 20 in
3885 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3886                      "vmovq\t{$src, $dst|$dst, $src}",
3887                      [(set VR128:$dst,
3888                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3889                                                  (loadi64 addr:$src))))))]>,
3890                      XS, VEX, Requires<[HasAVX]>;
3891
3892 let AddedComplexity = 20 in {
3893 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3894                      "movq\t{$src, $dst|$dst, $src}",
3895                      [(set VR128:$dst,
3896                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3897                                                  (loadi64 addr:$src))))))]>,
3898                      XS, Requires<[HasSSE2]>;
3899
3900 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3901             (MOVZQI2PQIrm addr:$src)>;
3902 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3903             (MOVZQI2PQIrm addr:$src)>;
3904 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3905 }
3906
3907 //===---------------------------------------------------------------------===//
3908 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3909 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3910 //
3911 let AddedComplexity = 15 in
3912 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3913                         "vmovq\t{$src, $dst|$dst, $src}",
3914                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3915                       XS, VEX, Requires<[HasAVX]>;
3916 let AddedComplexity = 15 in
3917 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3918                         "movq\t{$src, $dst|$dst, $src}",
3919                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3920                       XS, Requires<[HasSSE2]>;
3921
3922 let AddedComplexity = 20 in
3923 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3924                         "vmovq\t{$src, $dst|$dst, $src}",
3925                     [(set VR128:$dst, (v2i64 (X86vzmovl
3926                                              (loadv2i64 addr:$src))))]>,
3927                       XS, VEX, Requires<[HasAVX]>;
3928 let AddedComplexity = 20 in {
3929 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3930                         "movq\t{$src, $dst|$dst, $src}",
3931                     [(set VR128:$dst, (v2i64 (X86vzmovl
3932                                              (loadv2i64 addr:$src))))]>,
3933                       XS, Requires<[HasSSE2]>;
3934
3935 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3936             (MOVZPQILo2PQIrm addr:$src)>;
3937 }
3938
3939 // Instructions to match in the assembler
3940 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3941                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3942 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3943                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3944 // Recognize "movd" with GR64 destination, but encode as a "movq"
3945 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3946                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3947
3948 // Instructions for the disassembler
3949 // xr = XMM register
3950 // xm = mem64
3951
3952 let Predicates = [HasAVX] in
3953 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3954                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3955 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3956                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3957
3958 //===---------------------------------------------------------------------===//
3959 // SSE2 - Misc Instructions
3960 //===---------------------------------------------------------------------===//
3961
3962 // Flush cache
3963 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3964                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3965               TB, Requires<[HasSSE2]>;
3966
3967 // Load, store, and memory fence
3968 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3969                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3970 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3971                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3972 def : Pat<(X86LFence), (LFENCE)>;
3973 def : Pat<(X86MFence), (MFENCE)>;
3974
3975
3976 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3977 // was introduced with SSE2, it's backward compatible.
3978 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3979
3980 // Alias instructions that map zero vector to pxor / xorp* for sse.
3981 // We set canFoldAsLoad because this can be converted to a constant-pool
3982 // load of an all-ones value if folding it would be beneficial.
3983 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
3984 // JIT implementation, it does not expand the instructions below like
3985 // X86MCInstLower does.
3986 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3987     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3988   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3989                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3990 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3991     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
3992   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3993                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
3994
3995 //===---------------------------------------------------------------------===//
3996 // SSE3 - Conversion Instructions
3997 //===---------------------------------------------------------------------===//
3998
3999 // Convert Packed Double FP to Packed DW Integers
4000 let Predicates = [HasAVX] in {
4001 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4002 // register, but the same isn't true when using memory operands instead.
4003 // Provide other assembly rr and rm forms to address this explicitly.
4004 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4005                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4006 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4007                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4008
4009 // XMM only
4010 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4011                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4012 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4013                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4014
4015 // YMM only
4016 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4017                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4018 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4019                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4020 }
4021
4022 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4023                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4024 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4025                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4026
4027 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4028           (VCVTPD2DQYrr VR256:$src)>;
4029 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4030           (VCVTPD2DQYrm addr:$src)>;
4031
4032 // Convert Packed DW Integers to Packed Double FP
4033 let Predicates = [HasAVX] in {
4034 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4035                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4036 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4037                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4038 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4039                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4040 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4041                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4042 }
4043
4044 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4045                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4046 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4047                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4048
4049 // AVX 256-bit register conversion intrinsics
4050 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4051            (VCVTDQ2PDYrr VR128:$src)>;
4052 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4053            (VCVTDQ2PDYrm addr:$src)>;
4054
4055 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4056           (VCVTPD2DQYrr VR256:$src)>;
4057 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4058           (VCVTPD2DQYrm addr:$src)>;
4059
4060 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4061           (VCVTDQ2PDYrr VR128:$src)>;
4062 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4063           (VCVTDQ2PDYrm addr:$src)>;
4064
4065 //===---------------------------------------------------------------------===//
4066 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4067 //===---------------------------------------------------------------------===//
4068 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4069                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4070                               X86MemOperand x86memop> {
4071 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4072                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4073                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4074 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4075                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4076                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4077 }
4078
4079 let Predicates = [HasAVX] in {
4080   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4081                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4082   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4083                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4084   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4085                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4086   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4087                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4088 }
4089 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4090                                    memopv4f32, f128mem>;
4091 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4092                                    memopv4f32, f128mem>;
4093
4094 let Predicates = [HasSSE3] in {
4095   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4096             (MOVSHDUPrr VR128:$src)>;
4097   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4098             (MOVSHDUPrm addr:$src)>;
4099   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4100             (MOVSLDUPrr VR128:$src)>;
4101   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4102             (MOVSLDUPrm addr:$src)>;
4103 }
4104
4105 let Predicates = [HasAVX] in {
4106   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4107             (VMOVSHDUPrr VR128:$src)>;
4108   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4109             (VMOVSHDUPrm addr:$src)>;
4110   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4111             (VMOVSLDUPrr VR128:$src)>;
4112   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4113             (VMOVSLDUPrm addr:$src)>;
4114   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4115             (VMOVSHDUPYrr VR256:$src)>;
4116   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4117             (VMOVSHDUPYrm addr:$src)>;
4118   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4119             (VMOVSLDUPYrr VR256:$src)>;
4120   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4121             (VMOVSLDUPYrm addr:$src)>;
4122 }
4123
4124 //===---------------------------------------------------------------------===//
4125 // SSE3 - Replicate Double FP - MOVDDUP
4126 //===---------------------------------------------------------------------===//
4127
4128 multiclass sse3_replicate_dfp<string OpcodeStr> {
4129 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4130                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4131                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4132 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4133                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4134                     [(set VR128:$dst,
4135                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4136                                       (undef))))]>;
4137 }
4138
4139 // FIXME: Merge with above classe when there're patterns for the ymm version
4140 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4141 let Predicates = [HasAVX] in {
4142   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4143                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4144                       []>;
4145   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4146                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4147                       []>;
4148   }
4149 }
4150
4151 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4152 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4153 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4154
4155 let Predicates = [HasSSE3] in {
4156   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4157                    (undef)),
4158             (MOVDDUPrm addr:$src)>;
4159   let AddedComplexity = 5 in {
4160   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4161   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4162             (MOVDDUPrm addr:$src)>;
4163   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4164   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4165             (MOVDDUPrm addr:$src)>;
4166   }
4167   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4168             (MOVDDUPrm addr:$src)>;
4169   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4170             (MOVDDUPrm addr:$src)>;
4171   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4172             (MOVDDUPrm addr:$src)>;
4173   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4174             (MOVDDUPrm addr:$src)>;
4175   def : Pat<(X86Movddup (bc_v2f64
4176                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4177             (MOVDDUPrm addr:$src)>;
4178 }
4179
4180 let Predicates = [HasAVX] in {
4181   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4182                    (undef)),
4183             (VMOVDDUPrm addr:$src)>;
4184   let AddedComplexity = 5 in {
4185   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4186   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4187             (VMOVDDUPrm addr:$src)>;
4188   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4189   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4190             (VMOVDDUPrm addr:$src)>;
4191   }
4192   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4193             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4194   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4195             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4196   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4197             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4198   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4199             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4200   def : Pat<(X86Movddup (bc_v2f64
4201                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4202             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4203
4204   // 256-bit version
4205   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4206             (VMOVDDUPYrm addr:$src)>;
4207   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4208             (VMOVDDUPYrm addr:$src)>;
4209   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4210             (VMOVDDUPYrm addr:$src)>;
4211   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4212             (VMOVDDUPYrm addr:$src)>;
4213   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4214             (VMOVDDUPYrr VR256:$src)>;
4215   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4216             (VMOVDDUPYrr VR256:$src)>;
4217 }
4218
4219 //===---------------------------------------------------------------------===//
4220 // SSE3 - Move Unaligned Integer
4221 //===---------------------------------------------------------------------===//
4222
4223 let Predicates = [HasAVX] in {
4224   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4225                    "vlddqu\t{$src, $dst|$dst, $src}",
4226                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4227   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4228                    "vlddqu\t{$src, $dst|$dst, $src}",
4229                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4230 }
4231 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4232                    "lddqu\t{$src, $dst|$dst, $src}",
4233                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4234
4235 //===---------------------------------------------------------------------===//
4236 // SSE3 - Arithmetic
4237 //===---------------------------------------------------------------------===//
4238
4239 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4240                        X86MemOperand x86memop, bit Is2Addr = 1> {
4241   def rr : I<0xD0, MRMSrcReg,
4242        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4243        !if(Is2Addr,
4244            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4245            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4246        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4247   def rm : I<0xD0, MRMSrcMem,
4248        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4249        !if(Is2Addr,
4250            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4251            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4252        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4253 }
4254
4255 let Predicates = [HasAVX],
4256   ExeDomain = SSEPackedDouble in {
4257   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4258                                f128mem, 0>, TB, XD, VEX_4V;
4259   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4260                                f128mem, 0>, TB, OpSize, VEX_4V;
4261   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4262                                f256mem, 0>, TB, XD, VEX_4V;
4263   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4264                                f256mem, 0>, TB, OpSize, VEX_4V;
4265 }
4266 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
4267     ExeDomain = SSEPackedDouble in {
4268   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4269                               f128mem>, TB, XD;
4270   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4271                               f128mem>, TB, OpSize;
4272 }
4273
4274 //===---------------------------------------------------------------------===//
4275 // SSE3 Instructions
4276 //===---------------------------------------------------------------------===//
4277
4278 // Horizontal ops
4279 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4280                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4281   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4282        !if(Is2Addr,
4283          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4284          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4285       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4286
4287   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4288        !if(Is2Addr,
4289          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4290          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4291       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4292 }
4293 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4294                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4295   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4296        !if(Is2Addr,
4297          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4298          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4299       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4300
4301   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4302        !if(Is2Addr,
4303          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4304          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4305       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4306 }
4307
4308 let Predicates = [HasAVX] in {
4309   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4310                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
4311   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4312                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
4313   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4314                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
4315   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4316                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
4317   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4318                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
4319   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4320                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
4321   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4322                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
4323   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4324                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
4325 }
4326
4327 let Constraints = "$src1 = $dst" in {
4328   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
4329                         int_x86_sse3_hadd_ps>;
4330   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
4331                        int_x86_sse3_hadd_pd>;
4332   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
4333                         int_x86_sse3_hsub_ps>;
4334   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
4335                        int_x86_sse3_hsub_pd>;
4336 }
4337
4338 //===---------------------------------------------------------------------===//
4339 // SSSE3 - Packed Absolute Instructions
4340 //===---------------------------------------------------------------------===//
4341
4342
4343 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4344 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4345                             PatFrag mem_frag128, Intrinsic IntId128> {
4346   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4347                     (ins VR128:$src),
4348                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4349                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4350                     OpSize;
4351
4352   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4353                     (ins i128mem:$src),
4354                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4355                     [(set VR128:$dst,
4356                       (IntId128
4357                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
4358 }
4359
4360 let Predicates = [HasAVX] in {
4361   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
4362                                   int_x86_ssse3_pabs_b_128>, VEX;
4363   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
4364                                   int_x86_ssse3_pabs_w_128>, VEX;
4365   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
4366                                   int_x86_ssse3_pabs_d_128>, VEX;
4367 }
4368
4369 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
4370                               int_x86_ssse3_pabs_b_128>;
4371 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
4372                               int_x86_ssse3_pabs_w_128>;
4373 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
4374                               int_x86_ssse3_pabs_d_128>;
4375
4376 //===---------------------------------------------------------------------===//
4377 // SSSE3 - Packed Binary Operator Instructions
4378 //===---------------------------------------------------------------------===//
4379
4380 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4381 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4382                              PatFrag mem_frag128, Intrinsic IntId128,
4383                              bit Is2Addr = 1> {
4384   let isCommutable = 1 in
4385   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4386        (ins VR128:$src1, VR128:$src2),
4387        !if(Is2Addr,
4388          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4389          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4390        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4391        OpSize;
4392   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4393        (ins VR128:$src1, i128mem:$src2),
4394        !if(Is2Addr,
4395          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4396          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4397        [(set VR128:$dst,
4398          (IntId128 VR128:$src1,
4399           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4400 }
4401
4402 let Predicates = [HasAVX] in {
4403 let isCommutable = 0 in {
4404   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
4405                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
4406   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
4407                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
4408   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
4409                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
4410   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
4411                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
4412   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
4413                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
4414   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
4415                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
4416   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
4417                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
4418   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
4419                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
4420   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
4421                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
4422   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
4423                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
4424   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
4425                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
4426 }
4427 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
4428                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
4429 }
4430
4431 // None of these have i8 immediate fields.
4432 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
4433 let isCommutable = 0 in {
4434   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
4435                                      int_x86_ssse3_phadd_w_128>;
4436   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
4437                                      int_x86_ssse3_phadd_d_128>;
4438   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
4439                                      int_x86_ssse3_phadd_sw_128>;
4440   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
4441                                      int_x86_ssse3_phsub_w_128>;
4442   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
4443                                      int_x86_ssse3_phsub_d_128>;
4444   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
4445                                      int_x86_ssse3_phsub_sw_128>;
4446   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
4447                                      int_x86_ssse3_pmadd_ub_sw_128>;
4448   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
4449                                      int_x86_ssse3_pshuf_b_128>;
4450   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
4451                                      int_x86_ssse3_psign_b_128>;
4452   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
4453                                      int_x86_ssse3_psign_w_128>;
4454   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
4455                                        int_x86_ssse3_psign_d_128>;
4456 }
4457 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
4458                                      int_x86_ssse3_pmul_hr_sw_128>;
4459 }
4460
4461 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
4462           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
4463 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
4464           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
4465
4466 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
4467           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4468 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
4469           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4470 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
4471           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4472
4473 //===---------------------------------------------------------------------===//
4474 // SSSE3 - Packed Align Instruction Patterns
4475 //===---------------------------------------------------------------------===//
4476
4477 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
4478   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
4479       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4480       !if(Is2Addr,
4481         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4482         !strconcat(asm,
4483                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4484       []>, OpSize;
4485   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
4486       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4487       !if(Is2Addr,
4488         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4489         !strconcat(asm,
4490                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4491       []>, OpSize;
4492 }
4493
4494 let Predicates = [HasAVX] in
4495   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
4496 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
4497   defm PALIGN : ssse3_palign<"palignr">;
4498
4499 let Predicates = [HasSSSE3] in {
4500 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4501           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4502 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4503           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4504 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4505           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4506 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4507           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4508 }
4509
4510 let Predicates = [HasAVX] in {
4511 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4512           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4513 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4514           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4515 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4516           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4517 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4518           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4519 }
4520
4521 //===---------------------------------------------------------------------===//
4522 // SSSE3 Misc Instructions
4523 //===---------------------------------------------------------------------===//
4524
4525 // Thread synchronization
4526 let usesCustomInserter = 1 in {
4527 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
4528                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
4529 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
4530                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
4531 }
4532
4533 let Uses = [EAX, ECX, EDX] in
4534 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
4535                  Requires<[HasSSE3]>;
4536 let Uses = [ECX, EAX] in
4537 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
4538                 Requires<[HasSSE3]>;
4539
4540 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
4541 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
4542
4543 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
4544       Requires<[In32BitMode]>;
4545 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
4546       Requires<[In64BitMode]>;
4547
4548 // extload f32 -> f64.  This matches load+fextend because we have a hack in
4549 // the isel (PreprocessForFPConvert) that can introduce loads after dag
4550 // combine.
4551 // Since these loads aren't folded into the fextend, we have to match it
4552 // explicitly here.
4553 let Predicates = [HasSSE2] in
4554  def : Pat<(fextend (loadf32 addr:$src)),
4555            (CVTSS2SDrm addr:$src)>;
4556
4557 // Splat v2f64 / v2i64
4558 let AddedComplexity = 10 in {
4559 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4560           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4561 }
4562
4563 let AddedComplexity = 20 in {
4564 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
4565 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
4566           (MOVLPSrm VR128:$src1, addr:$src2)>;
4567 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
4568           (MOVLPDrm VR128:$src1, addr:$src2)>;
4569 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
4570           (MOVLPSrm VR128:$src1, addr:$src2)>;
4571 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
4572           (MOVLPDrm VR128:$src1, addr:$src2)>;
4573 }
4574
4575 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
4576 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4577           (MOVLPSmr addr:$src1, VR128:$src2)>;
4578 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4579           (MOVLPDmr addr:$src1, VR128:$src2)>;
4580 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
4581                  addr:$src1),
4582           (MOVLPSmr addr:$src1, VR128:$src2)>;
4583 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4584           (MOVLPDmr addr:$src1, VR128:$src2)>;
4585
4586 // Set lowest element and zero upper elements.
4587 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4588           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
4589
4590 // Use movaps / movups for SSE integer load / store (one byte shorter).
4591 // The instructions selected below are then converted to MOVDQA/MOVDQU
4592 // during the SSE domain pass.
4593 let Predicates = [HasSSE1] in {
4594   def : Pat<(alignedloadv4i32 addr:$src),
4595             (MOVAPSrm addr:$src)>;
4596   def : Pat<(loadv4i32 addr:$src),
4597             (MOVUPSrm addr:$src)>;
4598   def : Pat<(alignedloadv2i64 addr:$src),
4599             (MOVAPSrm addr:$src)>;
4600   def : Pat<(loadv2i64 addr:$src),
4601             (MOVUPSrm addr:$src)>;
4602
4603   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4604             (MOVAPSmr addr:$dst, VR128:$src)>;
4605   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4606             (MOVAPSmr addr:$dst, VR128:$src)>;
4607   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4608             (MOVAPSmr addr:$dst, VR128:$src)>;
4609   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4610             (MOVAPSmr addr:$dst, VR128:$src)>;
4611   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4612             (MOVUPSmr addr:$dst, VR128:$src)>;
4613   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4614             (MOVUPSmr addr:$dst, VR128:$src)>;
4615   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4616             (MOVUPSmr addr:$dst, VR128:$src)>;
4617   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4618             (MOVUPSmr addr:$dst, VR128:$src)>;
4619 }
4620
4621 // Use vmovaps/vmovups for AVX integer load/store.
4622 let Predicates = [HasAVX] in {
4623   // 128-bit load/store
4624   def : Pat<(alignedloadv4i32 addr:$src),
4625             (VMOVAPSrm addr:$src)>;
4626   def : Pat<(loadv4i32 addr:$src),
4627             (VMOVUPSrm addr:$src)>;
4628   def : Pat<(alignedloadv2i64 addr:$src),
4629             (VMOVAPSrm addr:$src)>;
4630   def : Pat<(loadv2i64 addr:$src),
4631             (VMOVUPSrm addr:$src)>;
4632
4633   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4634             (VMOVAPSmr addr:$dst, VR128:$src)>;
4635   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4636             (VMOVAPSmr addr:$dst, VR128:$src)>;
4637   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4638             (VMOVAPSmr addr:$dst, VR128:$src)>;
4639   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4640             (VMOVAPSmr addr:$dst, VR128:$src)>;
4641   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4642             (VMOVUPSmr addr:$dst, VR128:$src)>;
4643   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4644             (VMOVUPSmr addr:$dst, VR128:$src)>;
4645   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4646             (VMOVUPSmr addr:$dst, VR128:$src)>;
4647   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4648             (VMOVUPSmr addr:$dst, VR128:$src)>;
4649
4650   // 256-bit load/store
4651   def : Pat<(alignedloadv4i64 addr:$src),
4652             (VMOVAPSYrm addr:$src)>;
4653   def : Pat<(loadv4i64 addr:$src),
4654             (VMOVUPSYrm addr:$src)>;
4655   def : Pat<(alignedloadv8i32 addr:$src),
4656             (VMOVAPSYrm addr:$src)>;
4657   def : Pat<(loadv8i32 addr:$src),
4658             (VMOVUPSYrm addr:$src)>;
4659   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
4660             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4661   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
4662             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4663   def : Pat<(alignedstore (v16i16 VR256:$src), addr:$dst),
4664             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4665   def : Pat<(alignedstore (v32i8 VR256:$src), addr:$dst),
4666             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4667   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
4668             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4669   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
4670             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4671   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
4672             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4673   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
4674             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4675 }
4676
4677 //===----------------------------------------------------------------------===//
4678 // SSE4.1 - Packed Move with Sign/Zero Extend
4679 //===----------------------------------------------------------------------===//
4680
4681 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4682   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4683                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4684                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4685
4686   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4687                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4688        [(set VR128:$dst,
4689          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4690        OpSize;
4691 }
4692
4693 let Predicates = [HasAVX] in {
4694 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4695                                      VEX;
4696 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4697                                      VEX;
4698 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4699                                      VEX;
4700 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4701                                      VEX;
4702 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4703                                      VEX;
4704 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4705                                      VEX;
4706 }
4707
4708 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4709 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4710 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4711 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4712 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4713 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4714
4715 // Common patterns involving scalar load.
4716 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4717           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4718 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4719           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4720
4721 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4722           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4723 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4724           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4725
4726 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4727           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4728 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4729           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4730
4731 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4732           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4733 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4734           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4735
4736 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4737           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4738 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4739           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4740
4741 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4742           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4743 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4744           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4745
4746
4747 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4748   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4749                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4750                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4751
4752   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4753                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4754        [(set VR128:$dst,
4755          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4756           OpSize;
4757 }
4758
4759 let Predicates = [HasAVX] in {
4760 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4761                                      VEX;
4762 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4763                                      VEX;
4764 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4765                                      VEX;
4766 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4767                                      VEX;
4768 }
4769
4770 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4771 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4772 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4773 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4774
4775 // Common patterns involving scalar load
4776 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4777           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4778 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4779           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4780
4781 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4782           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4783 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4784           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4785
4786
4787 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4788   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4789                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4790                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4791
4792   // Expecting a i16 load any extended to i32 value.
4793   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4794                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4795                  [(set VR128:$dst, (IntId (bitconvert
4796                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4797                  OpSize;
4798 }
4799
4800 let Predicates = [HasAVX] in {
4801 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4802                                      VEX;
4803 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4804                                      VEX;
4805 }
4806 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4807 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4808
4809 // Common patterns involving scalar load
4810 def : Pat<(int_x86_sse41_pmovsxbq
4811             (bitconvert (v4i32 (X86vzmovl
4812                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4813           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4814
4815 def : Pat<(int_x86_sse41_pmovzxbq
4816             (bitconvert (v4i32 (X86vzmovl
4817                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4818           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4819
4820 //===----------------------------------------------------------------------===//
4821 // SSE4.1 - Extract Instructions
4822 //===----------------------------------------------------------------------===//
4823
4824 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4825 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4826   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4827                  (ins VR128:$src1, i32i8imm:$src2),
4828                  !strconcat(OpcodeStr,
4829                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4830                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4831                  OpSize;
4832   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4833                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4834                  !strconcat(OpcodeStr,
4835                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4836                  []>, OpSize;
4837 // FIXME:
4838 // There's an AssertZext in the way of writing the store pattern
4839 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4840 }
4841
4842 let Predicates = [HasAVX] in {
4843   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4844   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4845          (ins VR128:$src1, i32i8imm:$src2),
4846          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4847 }
4848
4849 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4850
4851
4852 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4853 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4854   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4855                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4856                  !strconcat(OpcodeStr,
4857                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4858                  []>, OpSize;
4859 // FIXME:
4860 // There's an AssertZext in the way of writing the store pattern
4861 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4862 }
4863
4864 let Predicates = [HasAVX] in
4865   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4866
4867 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4868
4869
4870 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4871 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4872   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4873                  (ins VR128:$src1, i32i8imm:$src2),
4874                  !strconcat(OpcodeStr,
4875                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4876                  [(set GR32:$dst,
4877                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4878   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4879                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4880                  !strconcat(OpcodeStr,
4881                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4882                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4883                           addr:$dst)]>, OpSize;
4884 }
4885
4886 let Predicates = [HasAVX] in
4887   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4888
4889 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4890
4891 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4892 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4893   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4894                  (ins VR128:$src1, i32i8imm:$src2),
4895                  !strconcat(OpcodeStr,
4896                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4897                  [(set GR64:$dst,
4898                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4899   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4900                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4901                  !strconcat(OpcodeStr,
4902                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4903                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4904                           addr:$dst)]>, OpSize, REX_W;
4905 }
4906
4907 let Predicates = [HasAVX] in
4908   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4909
4910 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4911
4912 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4913 /// destination
4914 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4915   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4916                  (ins VR128:$src1, i32i8imm:$src2),
4917                  !strconcat(OpcodeStr,
4918                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4919                  [(set GR32:$dst,
4920                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4921            OpSize;
4922   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4923                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4924                  !strconcat(OpcodeStr,
4925                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4926                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4927                           addr:$dst)]>, OpSize;
4928 }
4929
4930 let Predicates = [HasAVX] in {
4931   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4932   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4933                   (ins VR128:$src1, i32i8imm:$src2),
4934                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4935                   []>, OpSize, VEX;
4936 }
4937 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4938
4939 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4940 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4941                                               imm:$src2))),
4942                  addr:$dst),
4943           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4944          Requires<[HasSSE41]>;
4945
4946 //===----------------------------------------------------------------------===//
4947 // SSE4.1 - Insert Instructions
4948 //===----------------------------------------------------------------------===//
4949
4950 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4951   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4952       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4953       !if(Is2Addr,
4954         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4955         !strconcat(asm,
4956                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4957       [(set VR128:$dst,
4958         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4959   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4960       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4961       !if(Is2Addr,
4962         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4963         !strconcat(asm,
4964                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4965       [(set VR128:$dst,
4966         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4967                    imm:$src3))]>, OpSize;
4968 }
4969
4970 let Predicates = [HasAVX] in
4971   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4972 let Constraints = "$src1 = $dst" in
4973   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4974
4975 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4976   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4977       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4978       !if(Is2Addr,
4979         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4980         !strconcat(asm,
4981                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4982       [(set VR128:$dst,
4983         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4984       OpSize;
4985   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4986       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4987       !if(Is2Addr,
4988         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4989         !strconcat(asm,
4990                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4991       [(set VR128:$dst,
4992         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4993                           imm:$src3)))]>, OpSize;
4994 }
4995
4996 let Predicates = [HasAVX] in
4997   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4998 let Constraints = "$src1 = $dst" in
4999   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5000
5001 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5002   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5003       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5004       !if(Is2Addr,
5005         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5006         !strconcat(asm,
5007                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5008       [(set VR128:$dst,
5009         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5010       OpSize;
5011   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5012       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5013       !if(Is2Addr,
5014         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5015         !strconcat(asm,
5016                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5017       [(set VR128:$dst,
5018         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5019                           imm:$src3)))]>, OpSize;
5020 }
5021
5022 let Predicates = [HasAVX] in
5023   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5024 let Constraints = "$src1 = $dst" in
5025   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5026
5027 // insertps has a few different modes, there's the first two here below which
5028 // are optimized inserts that won't zero arbitrary elements in the destination
5029 // vector. The next one matches the intrinsic and could zero arbitrary elements
5030 // in the target vector.
5031 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5032   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5033       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5034       !if(Is2Addr,
5035         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5036         !strconcat(asm,
5037                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5038       [(set VR128:$dst,
5039         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5040       OpSize;
5041   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5042       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5043       !if(Is2Addr,
5044         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5045         !strconcat(asm,
5046                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5047       [(set VR128:$dst,
5048         (X86insrtps VR128:$src1,
5049                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5050                     imm:$src3))]>, OpSize;
5051 }
5052
5053 let Constraints = "$src1 = $dst" in
5054   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5055 let Predicates = [HasAVX] in
5056   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5057
5058 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5059           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5060           Requires<[HasAVX]>;
5061 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5062           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5063           Requires<[HasSSE41]>;
5064
5065 //===----------------------------------------------------------------------===//
5066 // SSE4.1 - Round Instructions
5067 //===----------------------------------------------------------------------===//
5068
5069 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5070                             X86MemOperand x86memop, RegisterClass RC,
5071                             PatFrag mem_frag32, PatFrag mem_frag64,
5072                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5073   // Intrinsic operation, reg.
5074   // Vector intrinsic operation, reg
5075   def PSr : SS4AIi8<opcps, MRMSrcReg,
5076                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5077                     !strconcat(OpcodeStr,
5078                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5079                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5080                     OpSize;
5081
5082   // Vector intrinsic operation, mem
5083   def PSm : Ii8<opcps, MRMSrcMem,
5084                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
5085                     !strconcat(OpcodeStr,
5086                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5087                     [(set RC:$dst,
5088                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5089                     TA, OpSize,
5090                 Requires<[HasSSE41]>;
5091
5092   // Vector intrinsic operation, reg
5093   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5094                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5095                     !strconcat(OpcodeStr,
5096                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5097                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5098                     OpSize;
5099
5100   // Vector intrinsic operation, mem
5101   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5102                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
5103                     !strconcat(OpcodeStr,
5104                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5105                     [(set RC:$dst,
5106                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5107                     OpSize;
5108 }
5109
5110 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
5111                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
5112   // Intrinsic operation, reg.
5113   // Vector intrinsic operation, reg
5114   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
5115                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5116                     !strconcat(OpcodeStr,
5117                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5118                     []>, OpSize;
5119
5120   // Vector intrinsic operation, mem
5121   def PSm_AVX : Ii8<opcps, MRMSrcMem,
5122                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5123                     !strconcat(OpcodeStr,
5124                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5125                     []>, TA, OpSize, Requires<[HasSSE41]>;
5126
5127   // Vector intrinsic operation, reg
5128   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
5129                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5130                     !strconcat(OpcodeStr,
5131                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5132                     []>, OpSize;
5133
5134   // Vector intrinsic operation, mem
5135   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
5136                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5137                     !strconcat(OpcodeStr,
5138                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5139                     []>, OpSize;
5140 }
5141
5142 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5143                             string OpcodeStr,
5144                             Intrinsic F32Int,
5145                             Intrinsic F64Int, bit Is2Addr = 1> {
5146   // Intrinsic operation, reg.
5147   def SSr : SS4AIi8<opcss, MRMSrcReg,
5148         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5149         !if(Is2Addr,
5150             !strconcat(OpcodeStr,
5151                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5152             !strconcat(OpcodeStr,
5153                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5154         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5155         OpSize;
5156
5157   // Intrinsic operation, mem.
5158   def SSm : SS4AIi8<opcss, MRMSrcMem,
5159         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5160         !if(Is2Addr,
5161             !strconcat(OpcodeStr,
5162                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5163             !strconcat(OpcodeStr,
5164                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5165         [(set VR128:$dst,
5166              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5167         OpSize;
5168
5169   // Intrinsic operation, reg.
5170   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5171         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5172         !if(Is2Addr,
5173             !strconcat(OpcodeStr,
5174                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5175             !strconcat(OpcodeStr,
5176                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5177         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5178         OpSize;
5179
5180   // Intrinsic operation, mem.
5181   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5182         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5183         !if(Is2Addr,
5184             !strconcat(OpcodeStr,
5185                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5186             !strconcat(OpcodeStr,
5187                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5188         [(set VR128:$dst,
5189               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5190         OpSize;
5191 }
5192
5193 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
5194                                    string OpcodeStr> {
5195   // Intrinsic operation, reg.
5196   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
5197         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5198         !strconcat(OpcodeStr,
5199                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5200         []>, OpSize;
5201
5202   // Intrinsic operation, mem.
5203   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
5204         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5205         !strconcat(OpcodeStr,
5206                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5207         []>, OpSize;
5208
5209   // Intrinsic operation, reg.
5210   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
5211         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5212             !strconcat(OpcodeStr,
5213                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5214         []>, OpSize;
5215
5216   // Intrinsic operation, mem.
5217   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
5218         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5219             !strconcat(OpcodeStr,
5220                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5221         []>, OpSize;
5222 }
5223
5224 // FP round - roundss, roundps, roundsd, roundpd
5225 let Predicates = [HasAVX] in {
5226   // Intrinsic form
5227   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5228                                   memopv4f32, memopv2f64,
5229                                   int_x86_sse41_round_ps,
5230                                   int_x86_sse41_round_pd>, VEX;
5231   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5232                                   memopv8f32, memopv4f64,
5233                                   int_x86_avx_round_ps_256,
5234                                   int_x86_avx_round_pd_256>, VEX;
5235   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5236                                   int_x86_sse41_round_ss,
5237                                   int_x86_sse41_round_sd, 0>, VEX_4V;
5238
5239   // Instructions for the assembler
5240   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
5241                                         VEX;
5242   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
5243                                         VEX;
5244   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
5245 }
5246
5247 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
5248                                memopv4f32, memopv2f64,
5249                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
5250 let Constraints = "$src1 = $dst" in
5251 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
5252                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
5253
5254 //===----------------------------------------------------------------------===//
5255 // SSE4.1 - Packed Bit Test
5256 //===----------------------------------------------------------------------===//
5257
5258 // ptest instruction we'll lower to this in X86ISelLowering primarily from
5259 // the intel intrinsic that corresponds to this.
5260 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5261 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5262                 "vptest\t{$src2, $src1|$src1, $src2}",
5263                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5264                 OpSize, VEX;
5265 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5266                 "vptest\t{$src2, $src1|$src1, $src2}",
5267                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5268                 OpSize, VEX;
5269
5270 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
5271                 "vptest\t{$src2, $src1|$src1, $src2}",
5272                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
5273                 OpSize, VEX;
5274 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
5275                 "vptest\t{$src2, $src1|$src1, $src2}",
5276                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
5277                 OpSize, VEX;
5278 }
5279
5280 let Defs = [EFLAGS] in {
5281 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5282               "ptest \t{$src2, $src1|$src1, $src2}",
5283               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5284               OpSize;
5285 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5286               "ptest \t{$src2, $src1|$src1, $src2}",
5287               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5288               OpSize;
5289 }
5290
5291 // The bit test instructions below are AVX only
5292 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
5293                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
5294   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
5295             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5296             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
5297   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
5298             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5299             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
5300             OpSize, VEX;
5301 }
5302
5303 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5304 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
5305 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
5306 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
5307 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
5308 }
5309
5310 //===----------------------------------------------------------------------===//
5311 // SSE4.1 - Misc Instructions
5312 //===----------------------------------------------------------------------===//
5313
5314 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
5315                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5316                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
5317 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
5318                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5319                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
5320
5321 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
5322                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5323                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
5324 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
5325                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5326                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
5327
5328 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
5329                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5330                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
5331 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
5332                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5333                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
5334
5335
5336
5337 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
5338 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
5339                                  Intrinsic IntId128> {
5340   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5341                     (ins VR128:$src),
5342                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5343                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
5344   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5345                      (ins i128mem:$src),
5346                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5347                      [(set VR128:$dst,
5348                        (IntId128
5349                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
5350 }
5351
5352 let Predicates = [HasAVX] in
5353 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
5354                                          int_x86_sse41_phminposuw>, VEX;
5355 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
5356                                          int_x86_sse41_phminposuw>;
5357
5358 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
5359 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
5360                               Intrinsic IntId128, bit Is2Addr = 1> {
5361   let isCommutable = 1 in
5362   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5363        (ins VR128:$src1, VR128:$src2),
5364        !if(Is2Addr,
5365            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5366            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5367        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
5368   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5369        (ins VR128:$src1, i128mem:$src2),
5370        !if(Is2Addr,
5371            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5372            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5373        [(set VR128:$dst,
5374          (IntId128 VR128:$src1,
5375           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5376 }
5377
5378 let Predicates = [HasAVX] in {
5379   let isCommutable = 0 in
5380   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
5381                                                          0>, VEX_4V;
5382   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
5383                                                          0>, VEX_4V;
5384   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
5385                                                          0>, VEX_4V;
5386   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
5387                                                          0>, VEX_4V;
5388   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
5389                                                          0>, VEX_4V;
5390   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
5391                                                          0>, VEX_4V;
5392   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
5393                                                          0>, VEX_4V;
5394   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
5395                                                          0>, VEX_4V;
5396   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
5397                                                          0>, VEX_4V;
5398   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
5399                                                          0>, VEX_4V;
5400   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
5401                                                          0>, VEX_4V;
5402
5403   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5404             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
5405   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5406             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
5407 }
5408
5409 let Constraints = "$src1 = $dst" in {
5410   let isCommutable = 0 in
5411   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
5412   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
5413   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
5414   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
5415   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
5416   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
5417   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
5418   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
5419   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
5420   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
5421   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
5422 }
5423
5424 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5425           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
5426 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5427           (PCMPEQQrm VR128:$src1, addr:$src2)>;
5428
5429 /// SS48I_binop_rm - Simple SSE41 binary operator.
5430 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5431                         ValueType OpVT, bit Is2Addr = 1> {
5432   let isCommutable = 1 in
5433   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5434        (ins VR128:$src1, VR128:$src2),
5435        !if(Is2Addr,
5436            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5437            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5438        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
5439        OpSize;
5440   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5441        (ins VR128:$src1, i128mem:$src2),
5442        !if(Is2Addr,
5443            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5444            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5445        [(set VR128:$dst, (OpNode VR128:$src1,
5446                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
5447        OpSize;
5448 }
5449
5450 let Predicates = [HasAVX] in
5451   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
5452 let Constraints = "$src1 = $dst" in
5453   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
5454
5455 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
5456 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
5457                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
5458                  X86MemOperand x86memop, bit Is2Addr = 1> {
5459   let isCommutable = 1 in
5460   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
5461         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
5462         !if(Is2Addr,
5463             !strconcat(OpcodeStr,
5464                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5465             !strconcat(OpcodeStr,
5466                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5467         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
5468         OpSize;
5469   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
5470         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
5471         !if(Is2Addr,
5472             !strconcat(OpcodeStr,
5473                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5474             !strconcat(OpcodeStr,
5475                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5476         [(set RC:$dst,
5477           (IntId RC:$src1,
5478            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
5479         OpSize;
5480 }
5481
5482 let Predicates = [HasAVX] in {
5483   let isCommutable = 0 in {
5484   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
5485                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5486   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
5487                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5488   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
5489             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5490   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
5491             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5492   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
5493                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5494   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
5495                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5496   }
5497   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
5498                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5499   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
5500                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5501   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
5502                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
5503 }
5504
5505 let Constraints = "$src1 = $dst" in {
5506   let isCommutable = 0 in {
5507   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
5508                                      VR128, memopv16i8, i128mem>;
5509   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
5510                                      VR128, memopv16i8, i128mem>;
5511   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
5512                                      VR128, memopv16i8, i128mem>;
5513   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
5514                                      VR128, memopv16i8, i128mem>;
5515   }
5516   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
5517                                   VR128, memopv16i8, i128mem>;
5518   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
5519                                   VR128, memopv16i8, i128mem>;
5520 }
5521
5522 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
5523 let Predicates = [HasAVX] in {
5524 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
5525                                     RegisterClass RC, X86MemOperand x86memop,
5526                                     PatFrag mem_frag, Intrinsic IntId> {
5527   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
5528                   (ins RC:$src1, RC:$src2, RC:$src3),
5529                   !strconcat(OpcodeStr,
5530                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5531                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
5532                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5533
5534   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
5535                   (ins RC:$src1, x86memop:$src2, RC:$src3),
5536                   !strconcat(OpcodeStr,
5537                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5538                   [(set RC:$dst,
5539                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
5540                                RC:$src3))],
5541                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5542 }
5543 }
5544
5545 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
5546                                            memopv16i8, int_x86_sse41_blendvpd>;
5547 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
5548                                            memopv16i8, int_x86_sse41_blendvps>;
5549 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
5550                                            memopv16i8, int_x86_sse41_pblendvb>;
5551 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
5552                                          memopv32i8, int_x86_avx_blendv_pd_256>;
5553 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
5554                                          memopv32i8, int_x86_avx_blendv_ps_256>;
5555
5556 /// SS41I_ternary_int - SSE 4.1 ternary operator
5557 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
5558   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5559     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5560                     (ins VR128:$src1, VR128:$src2),
5561                     !strconcat(OpcodeStr,
5562                      "\t{$src2, $dst|$dst, $src2}"),
5563                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
5564                     OpSize;
5565
5566     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5567                     (ins VR128:$src1, i128mem:$src2),
5568                     !strconcat(OpcodeStr,
5569                      "\t{$src2, $dst|$dst, $src2}"),
5570                     [(set VR128:$dst,
5571                       (IntId VR128:$src1,
5572                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
5573   }
5574 }
5575
5576 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
5577 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
5578 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
5579
5580 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
5581           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
5582
5583 let Predicates = [HasAVX] in
5584 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5585                        "vmovntdqa\t{$src, $dst|$dst, $src}",
5586                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5587                        OpSize, VEX;
5588 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5589                        "movntdqa\t{$src, $dst|$dst, $src}",
5590                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5591                        OpSize;
5592
5593 //===----------------------------------------------------------------------===//
5594 // SSE4.2 - Compare Instructions
5595 //===----------------------------------------------------------------------===//
5596
5597 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
5598 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
5599                               Intrinsic IntId128, bit Is2Addr = 1> {
5600   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
5601        (ins VR128:$src1, VR128:$src2),
5602        !if(Is2Addr,
5603            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5604            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5605        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5606        OpSize;
5607   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
5608        (ins VR128:$src1, i128mem:$src2),
5609        !if(Is2Addr,
5610            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5611            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5612        [(set VR128:$dst,
5613          (IntId128 VR128:$src1,
5614           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5615 }
5616
5617 let Predicates = [HasAVX] in {
5618   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
5619                                      0>, VEX_4V;
5620
5621   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5622             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
5623   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5624             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
5625 }
5626
5627 let Constraints = "$src1 = $dst" in
5628   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
5629
5630 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5631           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
5632 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5633           (PCMPGTQrm VR128:$src1, addr:$src2)>;
5634
5635 //===----------------------------------------------------------------------===//
5636 // SSE4.2 - String/text Processing Instructions
5637 //===----------------------------------------------------------------------===//
5638
5639 // Packed Compare Implicit Length Strings, Return Mask
5640 multiclass pseudo_pcmpistrm<string asm> {
5641   def REG : PseudoI<(outs VR128:$dst),
5642                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5643     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
5644                                                   imm:$src3))]>;
5645   def MEM : PseudoI<(outs VR128:$dst),
5646                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5647     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
5648                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
5649 }
5650
5651 let Defs = [EFLAGS], usesCustomInserter = 1 in {
5652   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
5653   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
5654 }
5655
5656 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
5657   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5658       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5659       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5660   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5661       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5662       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5663 }
5664
5665 let Defs = [XMM0, EFLAGS] in {
5666   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5667       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5668       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5669   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5670       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5671       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5672 }
5673
5674 // Packed Compare Explicit Length Strings, Return Mask
5675 multiclass pseudo_pcmpestrm<string asm> {
5676   def REG : PseudoI<(outs VR128:$dst),
5677                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5678     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5679                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5680   def MEM : PseudoI<(outs VR128:$dst),
5681                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5682     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5683                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5684 }
5685
5686 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5687   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5688   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5689 }
5690
5691 let Predicates = [HasAVX],
5692     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5693   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5694       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5695       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5696   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5697       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5698       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5699 }
5700
5701 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5702   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5703       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5704       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5705   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5706       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5707       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5708 }
5709
5710 // Packed Compare Implicit Length Strings, Return Index
5711 let Defs = [ECX, EFLAGS] in {
5712   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5713     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5714       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5715       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5716       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5717        (implicit EFLAGS)]>, OpSize;
5718     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5719       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5720       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5721       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5722        (implicit EFLAGS)]>, OpSize;
5723   }
5724 }
5725
5726 let Predicates = [HasAVX] in {
5727 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5728                                     VEX;
5729 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5730                                     VEX;
5731 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5732                                     VEX;
5733 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5734                                     VEX;
5735 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5736                                     VEX;
5737 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5738                                     VEX;
5739 }
5740
5741 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5742 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5743 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5744 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5745 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5746 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5747
5748 // Packed Compare Explicit Length Strings, Return Index
5749 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5750   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5751     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5752       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5753       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5754       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5755        (implicit EFLAGS)]>, OpSize;
5756     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5757       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5758       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5759        [(set ECX,
5760              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5761         (implicit EFLAGS)]>, OpSize;
5762   }
5763 }
5764
5765 let Predicates = [HasAVX] in {
5766 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5767                                     VEX;
5768 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5769                                     VEX;
5770 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5771                                     VEX;
5772 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5773                                     VEX;
5774 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5775                                     VEX;
5776 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5777                                     VEX;
5778 }
5779
5780 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5781 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5782 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5783 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5784 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5785 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5786
5787 //===----------------------------------------------------------------------===//
5788 // SSE4.2 - CRC Instructions
5789 //===----------------------------------------------------------------------===//
5790
5791 // No CRC instructions have AVX equivalents
5792
5793 // crc intrinsic instruction
5794 // This set of instructions are only rm, the only difference is the size
5795 // of r and m.
5796 let Constraints = "$src1 = $dst" in {
5797   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5798                       (ins GR32:$src1, i8mem:$src2),
5799                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5800                        [(set GR32:$dst,
5801                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5802                          (load addr:$src2)))]>;
5803   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5804                       (ins GR32:$src1, GR8:$src2),
5805                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5806                        [(set GR32:$dst,
5807                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5808   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5809                       (ins GR32:$src1, i16mem:$src2),
5810                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5811                        [(set GR32:$dst,
5812                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5813                          (load addr:$src2)))]>,
5814                          OpSize;
5815   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5816                       (ins GR32:$src1, GR16:$src2),
5817                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5818                        [(set GR32:$dst,
5819                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5820                          OpSize;
5821   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5822                       (ins GR32:$src1, i32mem:$src2),
5823                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5824                        [(set GR32:$dst,
5825                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5826                          (load addr:$src2)))]>;
5827   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5828                       (ins GR32:$src1, GR32:$src2),
5829                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5830                        [(set GR32:$dst,
5831                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5832   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5833                       (ins GR64:$src1, i8mem:$src2),
5834                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5835                        [(set GR64:$dst,
5836                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5837                          (load addr:$src2)))]>,
5838                          REX_W;
5839   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5840                       (ins GR64:$src1, GR8:$src2),
5841                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5842                        [(set GR64:$dst,
5843                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5844                          REX_W;
5845   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5846                       (ins GR64:$src1, i64mem:$src2),
5847                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5848                        [(set GR64:$dst,
5849                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5850                          (load addr:$src2)))]>,
5851                          REX_W;
5852   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5853                       (ins GR64:$src1, GR64:$src2),
5854                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5855                        [(set GR64:$dst,
5856                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5857                          REX_W;
5858 }
5859
5860 //===----------------------------------------------------------------------===//
5861 // AES-NI Instructions
5862 //===----------------------------------------------------------------------===//
5863
5864 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5865                               Intrinsic IntId128, bit Is2Addr = 1> {
5866   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5867        (ins VR128:$src1, VR128:$src2),
5868        !if(Is2Addr,
5869            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5870            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5871        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5872        OpSize;
5873   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5874        (ins VR128:$src1, i128mem:$src2),
5875        !if(Is2Addr,
5876            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5877            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5878        [(set VR128:$dst,
5879          (IntId128 VR128:$src1,
5880           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5881 }
5882
5883 // Perform One Round of an AES Encryption/Decryption Flow
5884 let Predicates = [HasAVX, HasAES] in {
5885   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5886                          int_x86_aesni_aesenc, 0>, VEX_4V;
5887   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5888                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5889   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5890                          int_x86_aesni_aesdec, 0>, VEX_4V;
5891   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5892                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5893 }
5894
5895 let Constraints = "$src1 = $dst" in {
5896   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5897                          int_x86_aesni_aesenc>;
5898   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5899                          int_x86_aesni_aesenclast>;
5900   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5901                          int_x86_aesni_aesdec>;
5902   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5903                          int_x86_aesni_aesdeclast>;
5904 }
5905
5906 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5907           (AESENCrr VR128:$src1, VR128:$src2)>;
5908 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5909           (AESENCrm VR128:$src1, addr:$src2)>;
5910 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5911           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5912 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5913           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5914 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5915           (AESDECrr VR128:$src1, VR128:$src2)>;
5916 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5917           (AESDECrm VR128:$src1, addr:$src2)>;
5918 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5919           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5920 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5921           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5922
5923 // Perform the AES InvMixColumn Transformation
5924 let Predicates = [HasAVX, HasAES] in {
5925   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5926       (ins VR128:$src1),
5927       "vaesimc\t{$src1, $dst|$dst, $src1}",
5928       [(set VR128:$dst,
5929         (int_x86_aesni_aesimc VR128:$src1))]>,
5930       OpSize, VEX;
5931   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5932       (ins i128mem:$src1),
5933       "vaesimc\t{$src1, $dst|$dst, $src1}",
5934       [(set VR128:$dst,
5935         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5936       OpSize, VEX;
5937 }
5938 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5939   (ins VR128:$src1),
5940   "aesimc\t{$src1, $dst|$dst, $src1}",
5941   [(set VR128:$dst,
5942     (int_x86_aesni_aesimc VR128:$src1))]>,
5943   OpSize;
5944 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5945   (ins i128mem:$src1),
5946   "aesimc\t{$src1, $dst|$dst, $src1}",
5947   [(set VR128:$dst,
5948     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5949   OpSize;
5950
5951 // AES Round Key Generation Assist
5952 let Predicates = [HasAVX, HasAES] in {
5953   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5954       (ins VR128:$src1, i8imm:$src2),
5955       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5956       [(set VR128:$dst,
5957         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5958       OpSize, VEX;
5959   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5960       (ins i128mem:$src1, i8imm:$src2),
5961       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5962       [(set VR128:$dst,
5963         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5964                                         imm:$src2))]>,
5965       OpSize, VEX;
5966 }
5967 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5968   (ins VR128:$src1, i8imm:$src2),
5969   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5970   [(set VR128:$dst,
5971     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5972   OpSize;
5973 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5974   (ins i128mem:$src1, i8imm:$src2),
5975   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5976   [(set VR128:$dst,
5977     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5978                                     imm:$src2))]>,
5979   OpSize;
5980
5981 //===----------------------------------------------------------------------===//
5982 // CLMUL Instructions
5983 //===----------------------------------------------------------------------===//
5984
5985 // Carry-less Multiplication instructions
5986 let Constraints = "$src1 = $dst" in {
5987 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5988            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5989            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5990            []>;
5991
5992 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5993            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5994            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5995            []>;
5996 }
5997
5998 // AVX carry-less Multiplication instructions
5999 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6000            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6001            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6002            []>;
6003
6004 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6005            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6006            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6007            []>;
6008
6009
6010 multiclass pclmul_alias<string asm, int immop> {
6011   def : InstAlias<!strconcat("pclmul", asm,
6012                            "dq {$src, $dst|$dst, $src}"),
6013                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6014
6015   def : InstAlias<!strconcat("pclmul", asm,
6016                              "dq {$src, $dst|$dst, $src}"),
6017                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6018
6019   def : InstAlias<!strconcat("vpclmul", asm,
6020                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6021                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6022
6023   def : InstAlias<!strconcat("vpclmul", asm,
6024                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6025                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6026 }
6027 defm : pclmul_alias<"hqhq", 0x11>;
6028 defm : pclmul_alias<"hqlq", 0x01>;
6029 defm : pclmul_alias<"lqhq", 0x10>;
6030 defm : pclmul_alias<"lqlq", 0x00>;
6031
6032 //===----------------------------------------------------------------------===//
6033 // AVX Instructions
6034 //===----------------------------------------------------------------------===//
6035
6036 //===----------------------------------------------------------------------===//
6037 // VBROADCAST - Load from memory and broadcast to all elements of the
6038 //              destination operand
6039 //
6040 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6041                     X86MemOperand x86memop, Intrinsic Int> :
6042   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6043         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6044         [(set RC:$dst, (Int addr:$src))]>, VEX;
6045
6046 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
6047                                    int_x86_avx_vbroadcastss>;
6048 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
6049                                    int_x86_avx_vbroadcastss_256>;
6050 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
6051                                    int_x86_avx_vbroadcast_sd_256>;
6052 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
6053                                    int_x86_avx_vbroadcastf128_pd_256>;
6054
6055 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
6056           (VBROADCASTF128 addr:$src)>;
6057
6058 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
6059           (VBROADCASTSSY addr:$src)>;
6060 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
6061           (VBROADCASTSD addr:$src)>;
6062 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
6063           (VBROADCASTSSY addr:$src)>;
6064 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
6065           (VBROADCASTSD addr:$src)>;
6066
6067 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
6068           (VBROADCASTSS addr:$src)>;
6069 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
6070           (VBROADCASTSS addr:$src)>;
6071
6072 //===----------------------------------------------------------------------===//
6073 // VINSERTF128 - Insert packed floating-point values
6074 //
6075 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
6076           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
6077           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6078           []>, VEX_4V;
6079 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
6080           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
6081           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6082           []>, VEX_4V;
6083
6084 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
6085           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6086 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
6087           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6088 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
6089           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6090
6091 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
6092                                    (i32 imm)),
6093           (VINSERTF128rr VR256:$src1, VR128:$src2,
6094                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6095 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
6096                                    (i32 imm)),
6097           (VINSERTF128rr VR256:$src1, VR128:$src2,
6098                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6099 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
6100                                    (i32 imm)),
6101           (VINSERTF128rr VR256:$src1, VR128:$src2,
6102                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6103 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
6104                                    (i32 imm)),
6105           (VINSERTF128rr VR256:$src1, VR128:$src2,
6106                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6107 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
6108                                    (i32 imm)),
6109           (VINSERTF128rr VR256:$src1, VR128:$src2,
6110                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6111 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
6112                                    (i32 imm)),
6113           (VINSERTF128rr VR256:$src1, VR128:$src2,
6114                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6115
6116 //===----------------------------------------------------------------------===//
6117 // VEXTRACTF128 - Extract packed floating-point values
6118 //
6119 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
6120           (ins VR256:$src1, i8imm:$src2),
6121           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6122           []>, VEX;
6123 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
6124           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
6125           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6126           []>, VEX;
6127
6128 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
6129           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6130 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
6131           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6132 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
6133           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6134
6135 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6136           (v4f32 (VEXTRACTF128rr
6137                     (v8f32 VR256:$src1),
6138                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6139 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6140           (v2f64 (VEXTRACTF128rr
6141                     (v4f64 VR256:$src1),
6142                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6143 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6144           (v4i32 (VEXTRACTF128rr
6145                     (v8i32 VR256:$src1),
6146                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6147 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6148           (v2i64 (VEXTRACTF128rr
6149                     (v4i64 VR256:$src1),
6150                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6151 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6152           (v8i16 (VEXTRACTF128rr
6153                     (v16i16 VR256:$src1),
6154                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6155 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6156           (v16i8 (VEXTRACTF128rr
6157                     (v32i8 VR256:$src1),
6158                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6159
6160 //===----------------------------------------------------------------------===//
6161 // VMASKMOV - Conditional SIMD Packed Loads and Stores
6162 //
6163 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
6164                           Intrinsic IntLd, Intrinsic IntLd256,
6165                           Intrinsic IntSt, Intrinsic IntSt256,
6166                           PatFrag pf128, PatFrag pf256> {
6167   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
6168              (ins VR128:$src1, f128mem:$src2),
6169              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6170              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
6171              VEX_4V;
6172   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
6173              (ins VR256:$src1, f256mem:$src2),
6174              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6175              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
6176              VEX_4V;
6177   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
6178              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
6179              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6180              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
6181   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
6182              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
6183              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6184              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
6185 }
6186
6187 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
6188                                  int_x86_avx_maskload_ps,
6189                                  int_x86_avx_maskload_ps_256,
6190                                  int_x86_avx_maskstore_ps,
6191                                  int_x86_avx_maskstore_ps_256,
6192                                  memopv4f32, memopv8f32>;
6193 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
6194                                  int_x86_avx_maskload_pd,
6195                                  int_x86_avx_maskload_pd_256,
6196                                  int_x86_avx_maskstore_pd,
6197                                  int_x86_avx_maskstore_pd_256,
6198                                  memopv2f64, memopv4f64>;
6199
6200 //===----------------------------------------------------------------------===//
6201 // VPERMIL - Permute Single and Double Floating-Point Values
6202 //
6203 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
6204                       RegisterClass RC, X86MemOperand x86memop_f,
6205                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
6206                       Intrinsic IntVar, Intrinsic IntImm> {
6207   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
6208              (ins RC:$src1, RC:$src2),
6209              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6210              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
6211   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
6212              (ins RC:$src1, x86memop_i:$src2),
6213              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6214              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
6215
6216   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
6217              (ins RC:$src1, i8imm:$src2),
6218              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6219              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
6220   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
6221              (ins x86memop_f:$src1, i8imm:$src2),
6222              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6223              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
6224 }
6225
6226 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
6227                              memopv4f32, memopv4i32,
6228                              int_x86_avx_vpermilvar_ps,
6229                              int_x86_avx_vpermil_ps>;
6230 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
6231                              memopv8f32, memopv8i32,
6232                              int_x86_avx_vpermilvar_ps_256,
6233                              int_x86_avx_vpermil_ps_256>;
6234 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
6235                              memopv2f64, memopv2i64,
6236                              int_x86_avx_vpermilvar_pd,
6237                              int_x86_avx_vpermil_pd>;
6238 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
6239                              memopv4f64, memopv4i64,
6240                              int_x86_avx_vpermilvar_pd_256,
6241                              int_x86_avx_vpermil_pd_256>;
6242
6243 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6244           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6245 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6246           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6247 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6248           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6249 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6250           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6251
6252 //===----------------------------------------------------------------------===//
6253 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
6254 //
6255 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
6256           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6257           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6258           []>, VEX_4V;
6259 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
6260           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
6261           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6262           []>, VEX_4V;
6263
6264 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
6265           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6266 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
6267           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6268 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
6269           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6270
6271 def : Pat<(int_x86_avx_vperm2f128_ps_256
6272                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
6273           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6274 def : Pat<(int_x86_avx_vperm2f128_pd_256
6275                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
6276           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6277 def : Pat<(int_x86_avx_vperm2f128_si_256
6278                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
6279           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6280
6281 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6282           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6283 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6284           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6285 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6286           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6287 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6288           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6289 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6290           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6291 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6292           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6293
6294 //===----------------------------------------------------------------------===//
6295 // VZERO - Zero YMM registers
6296 //
6297 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
6298             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
6299   // Zero All YMM registers
6300   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
6301                    [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
6302
6303   // Zero Upper bits of YMM registers
6304   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
6305                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
6306 }
6307
6308 //===----------------------------------------------------------------------===//
6309 // SSE Shuffle pattern fragments
6310 //===----------------------------------------------------------------------===//
6311
6312 // This is part of a "work in progress" refactoring. The idea is that all
6313 // vector shuffles are going to be translated into target specific nodes and
6314 // directly matched by the patterns below (which can be changed along the way)
6315 // The AVX version of some but not all of them are described here, and more
6316 // should come in a near future.
6317
6318 // Shuffle with MOVLHPD
6319 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
6320                     (scalar_to_vector (loadf64 addr:$src2)))),
6321           (MOVHPDrm VR128:$src1, addr:$src2)>;
6322
6323 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
6324 // is during lowering, where it's not possible to recognize the load fold cause
6325 // it has two uses through a bitcast. One use disappears at isel time and the
6326 // fold opportunity reappears.
6327 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
6328                     (scalar_to_vector (loadf64 addr:$src2)))),
6329           (MOVHPDrm VR128:$src1, addr:$src2)>;
6330
6331 // Shuffle with MOVLPS
6332 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
6333           (MOVLPSrm VR128:$src1, addr:$src2)>;
6334 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
6335           (MOVLPSrm VR128:$src1, addr:$src2)>;
6336 def : Pat<(X86Movlps VR128:$src1,
6337                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
6338           (MOVLPSrm VR128:$src1, addr:$src2)>;
6339
6340 // Shuffle with MOVLPD
6341 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6342           (MOVLPDrm VR128:$src1, addr:$src2)>;
6343 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6344           (MOVLPDrm VR128:$src1, addr:$src2)>;
6345 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
6346                             (scalar_to_vector (loadf64 addr:$src2)))),
6347           (MOVLPDrm VR128:$src1, addr:$src2)>;
6348
6349 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
6350 def : Pat<(store (f64 (vector_extract
6351           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6352           (MOVHPSmr addr:$dst, VR128:$src)>;
6353 def : Pat<(store (f64 (vector_extract
6354           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6355           (MOVHPDmr addr:$dst, VR128:$src)>;
6356
6357 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
6358           (MOVLPSmr addr:$src1, VR128:$src2)>;
6359 def : Pat<(store (v4i32 (X86Movlps
6360                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
6361           (MOVLPSmr addr:$src1, VR128:$src2)>;
6362
6363 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6364           (MOVLPDmr addr:$src1, VR128:$src2)>;
6365 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6366           (MOVLPDmr addr:$src1, VR128:$src2)>;