lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasXMM]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasXMMInt]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 283 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 284                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 285 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 287 }
 288
 289
 290 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 291 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 292 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 293 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 294           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 295
 296 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 297 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 298           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 299
 300 // We set canFoldAsLoad because this can be converted to a constant-pool
 301 // load of an all-ones value if folding it would be beneficial.
 302 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 303 // JIT implementation, it does not expand the instructions below like
 304 // X86MCInstLower does.
 305 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 306     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 307   let Predicates = [HasAVX] in
 308   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 309                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 310   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 311                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 312   let Predicates = [HasAVX2] in
 313   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 314                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 315 }
 316
 317
 318 //===----------------------------------------------------------------------===//
 319 // SSE 1 & 2 - Move FP Scalar Instructions
 320 //
 321 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 322 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 323 // is used instead. Register-to-register movss/movsd is not modeled as an
 324 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 325 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 326 //===----------------------------------------------------------------------===//
 327
 328 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 329       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 330       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 331
 332 // Loading from memory automatically zeroing upper bits.
 333 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 334                     PatFrag mem_pat, string OpcodeStr> :
 335       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 336          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 337                         [(set RC:$dst, (mem_pat addr:$src))]>;
 338
 339 // AVX
 340 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 341                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 342                 VEX_LIG;
 343 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 344                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 345                 VEX_LIG;
 346
 347 // For the disassembler
 348 let isCodeGenOnly = 1 in {
 349   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 350                         (ins VR128:$src1, FR32:$src2),
 351                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 352                         XS, VEX_4V, VEX_LIG;
 353   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 354                         (ins VR128:$src1, FR64:$src2),
 355                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 356                         XD, VEX_4V, VEX_LIG;
 357 }
 358
 359 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 360   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 361                  VEX_LIG;
 362   let AddedComplexity = 20 in
 363     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 364                    VEX_LIG;
 365 }
 366
 367 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 368                   "movss\t{$src, $dst|$dst, $src}",
 369                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 370 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 371                   "movsd\t{$src, $dst|$dst, $src}",
 372                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 373
 374 // SSE1 & 2
 375 let Constraints = "$src1 = $dst" in {
 376   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 377                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 378   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 379                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 380
 381   // For the disassembler
 382   let isCodeGenOnly = 1 in {
 383     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 384                          (ins VR128:$src1, FR32:$src2),
 385                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 386     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 387                          (ins VR128:$src1, FR64:$src2),
 388                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 389   }
 390 }
 391
 392 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 393   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 394
 395   let AddedComplexity = 20 in
 396     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 397 }
 398
 399 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 400                   "movss\t{$src, $dst|$dst, $src}",
 401                   [(store FR32:$src, addr:$dst)]>;
 402 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 403                   "movsd\t{$src, $dst|$dst, $src}",
 404                   [(store FR64:$src, addr:$dst)]>;
 405
 406 // Patterns
 407 let Predicates = [HasAVX] in {
 408   let AddedComplexity = 15 in {
 409   // Extract the low 32-bit value from one vector and insert it into another.
 410   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 411             (VMOVSSrr (v4f32 VR128:$src1),
 412                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 413   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 414             (VMOVSSrr (v4i32 VR128:$src1),
 415                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 416
 417   // Extract the low 64-bit value from one vector and insert it into another.
 418   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 419             (VMOVSDrr (v2f64 VR128:$src1),
 420                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 421   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 422             (VMOVSDrr (v2i64 VR128:$src1),
 423                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 424
 425   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 426   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 427             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 428   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 429             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 430
 431   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 432   // MOVS{S,D} to the lower bits.
 433   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 434             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 435   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 436             (VMOVSSrr (v4f32 (V_SET0)),
 437                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 438   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 439             (VMOVSSrr (v4i32 (V_SET0)),
 440                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 441   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 442             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 443
 444   // Move low f32 and clear high bits.
 445   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 446             (SUBREG_TO_REG (i32 0),
 447               (VMOVSSrr (v4f32 (V_SET0)),
 448                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 449   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 450             (SUBREG_TO_REG (i32 0),
 451               (VMOVSSrr (v4i32 (V_SET0)),
 452                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 453   }
 454
 455   let AddedComplexity = 20 in {
 456   // MOVSSrm zeros the high parts of the register; represent this
 457   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 458   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 459             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 460   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 461             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 462   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 463             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 464
 465   // MOVSDrm zeros the high parts of the register; represent this
 466   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 467   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 468             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 469   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 470             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 471   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 472             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 473   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 474             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 475   def : Pat<(v2f64 (X86vzload addr:$src)),
 476             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 477
 478   // Represent the same patterns above but in the form they appear for
 479   // 256-bit types
 480   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 481                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 482             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 483   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 484                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 485             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 486   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 487                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 488             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 489   }
 490   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 491                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 492             (SUBREG_TO_REG (i32 0),
 493                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 494                            sub_xmm)>;
 495   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 496                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 497             (SUBREG_TO_REG (i64 0),
 498                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 499                            sub_xmm)>;
 500   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 501                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 502             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 503
 504   // Move low f64 and clear high bits.
 505   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 506             (SUBREG_TO_REG (i32 0),
 507               (VMOVSDrr (v2f64 (V_SET0)),
 508                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 509
 510   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 511             (SUBREG_TO_REG (i32 0),
 512               (VMOVSDrr (v2i64 (V_SET0)),
 513                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 514
 515 // Extract and store.
 516   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 517                    addr:$dst),
 518             (VMOVSSmr addr:$dst,
 519                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 520   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 521                    addr:$dst),
 522             (VMOVSDmr addr:$dst,
 523                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 524
 525   // Shuffle with VMOVSS
 526   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 527             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 528   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 529             (VMOVSSrr (v4i32 VR128:$src1),
 530                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 531   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 532             (VMOVSSrr (v4f32 VR128:$src1),
 533                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 534
 535   // 256-bit variants
 536   def : Pat<(v8i32 (X86Movsd VR256:$src1, VR256:$src2)),
 537             (SUBREG_TO_REG (i32 0),
 538                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 539                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 540   def : Pat<(v8f32 (X86Movsd VR256:$src1, VR256:$src2)),
 541             (SUBREG_TO_REG (i32 0),
 542                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 543                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 544
 545   // Shuffle with VMOVSD
 546   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 547             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 548   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 549             (VMOVSDrr (v2i64 VR128:$src1),
 550                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 551   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 552             (VMOVSDrr (v2f64 VR128:$src1),
 553                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 554   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 555             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 556                                                    sub_sd))>;
 557   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 558             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 559                                                    sub_sd))>;
 560
 561   // 256-bit variants
 562   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 563             (SUBREG_TO_REG (i32 0),
 564                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 565                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 566   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 567             (SUBREG_TO_REG (i32 0),
 568                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 569                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 570
 571
 572   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 573   // is during lowering, where it's not possible to recognize the fold cause
 574   // it has two uses through a bitcast. One use disappears at isel time and the
 575   // fold opportunity reappears.
 576   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 577             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 578                                                    sub_sd))>;
 579   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 580             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 581                                                    sub_sd))>;
 582   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 583             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 584                                                    sub_sd))>;
 585   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 586             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 587                                                    sub_sd))>;
 588 }
 589
 590 let Predicates = [HasSSE1] in {
 591   let AddedComplexity = 15 in {
 592   // Extract the low 32-bit value from one vector and insert it into another.
 593   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 594             (MOVSSrr (v4f32 VR128:$src1),
 595                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 596   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 597             (MOVSSrr (v4i32 VR128:$src1),
 598                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 599
 600   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 601   // MOVSS to the lower bits.
 602   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 603             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 604   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 605             (MOVSSrr (v4f32 (V_SET0)),
 606                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 607   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 608             (MOVSSrr (v4i32 (V_SET0)),
 609                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 610   }
 611
 612   let AddedComplexity = 20 in {
 613   // MOVSSrm zeros the high parts of the register; represent this
 614   // with SUBREG_TO_REG.
 615   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 616             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 617   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 618             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 619   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 620             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 621   }
 622
 623   // Extract and store.
 624   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 625                    addr:$dst),
 626             (MOVSSmr addr:$dst,
 627                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 628
 629   // Shuffle with MOVSS
 630   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 631             (MOVSSrr VR128:$src1, FR32:$src2)>;
 632   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 633             (MOVSSrr (v4i32 VR128:$src1),
 634                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 635   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 636             (MOVSSrr (v4f32 VR128:$src1),
 637                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 638 }
 639
 640 let Predicates = [HasSSE2] in {
 641   let AddedComplexity = 15 in {
 642   // Extract the low 64-bit value from one vector and insert it into another.
 643   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 644             (MOVSDrr (v2f64 VR128:$src1),
 645                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 646   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 647             (MOVSDrr (v2i64 VR128:$src1),
 648                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 649
 650   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 651   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 652             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 653   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 654             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 655
 656   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 657   // MOVSD to the lower bits.
 658   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 659             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 660   }
 661
 662   let AddedComplexity = 20 in {
 663   // MOVSDrm zeros the high parts of the register; represent this
 664   // with SUBREG_TO_REG.
 665   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 666             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 667   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 668             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 669   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 670             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 671   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 672             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 673   def : Pat<(v2f64 (X86vzload addr:$src)),
 674             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 675   }
 676
 677   // Extract and store.
 678   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 679                    addr:$dst),
 680             (MOVSDmr addr:$dst,
 681                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 682
 683   // Shuffle with MOVSD
 684   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 685             (MOVSDrr VR128:$src1, FR64:$src2)>;
 686   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 687             (MOVSDrr (v2i64 VR128:$src1),
 688                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 689   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (MOVSDrr (v2f64 VR128:$src1),
 691                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 692   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 693             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 694   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 695             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 696
 697   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 698   // is during lowering, where it's not possible to recognize the fold cause
 699   // it has two uses through a bitcast. One use disappears at isel time and the
 700   // fold opportunity reappears.
 701   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 702             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 703   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 704             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 705   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 706             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 707   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 708             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 709 }
 710
 711 //===----------------------------------------------------------------------===//
 712 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 713 //===----------------------------------------------------------------------===//
 714
 715 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 716                             X86MemOperand x86memop, PatFrag ld_frag,
 717                             string asm, Domain d,
 718                             bit IsReMaterializable = 1> {
 719 let neverHasSideEffects = 1 in
 720   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 721               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 722 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 723   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 724               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 725                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 726 }
 727
 728 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 729                               "movaps", SSEPackedSingle>, TB, VEX;
 730 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 731                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 732 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 733                               "movups", SSEPackedSingle>, TB, VEX;
 734 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 735                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 736
 737 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 738                               "movaps", SSEPackedSingle>, TB, VEX;
 739 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 740                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 741 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 742                               "movups", SSEPackedSingle>, TB, VEX;
 743 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 744                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 745 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 746                               "movaps", SSEPackedSingle>, TB;
 747 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 748                               "movapd", SSEPackedDouble>, TB, OpSize;
 749 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 750                               "movups", SSEPackedSingle>, TB;
 751 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 752                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 753
 754 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 755                    "movaps\t{$src, $dst|$dst, $src}",
 756                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 757 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 758                    "movapd\t{$src, $dst|$dst, $src}",
 759                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 760 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 761                    "movups\t{$src, $dst|$dst, $src}",
 762                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 763 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 764                    "movupd\t{$src, $dst|$dst, $src}",
 765                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 766 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 767                    "movaps\t{$src, $dst|$dst, $src}",
 768                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 769 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 770                    "movapd\t{$src, $dst|$dst, $src}",
 771                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 772 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 773                    "movups\t{$src, $dst|$dst, $src}",
 774                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 775 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 776                    "movupd\t{$src, $dst|$dst, $src}",
 777                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 778
 779 // For disassembler
 780 let isCodeGenOnly = 1 in {
 781   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 782                           (ins VR128:$src),
 783                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 784   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 785                            (ins VR128:$src),
 786                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 787   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 788                            (ins VR128:$src),
 789                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 790   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 791                            (ins VR128:$src),
 792                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 793   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 794                             (ins VR256:$src),
 795                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 796   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 797                             (ins VR256:$src),
 798                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 799   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 800                             (ins VR256:$src),
 801                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 802   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 803                             (ins VR256:$src),
 804                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 805 }
 806
 807 let Predicates = [HasAVX] in {
 808 def : Pat<(v8i32 (X86vzmovl
 809                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 810           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 811 def : Pat<(v4i64 (X86vzmovl
 812                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 813           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 814 def : Pat<(v8f32 (X86vzmovl
 815                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 816           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 817 def : Pat<(v4f64 (X86vzmovl
 818                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 819           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 820 }
 821
 822
 823 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 824 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 825           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 826
 827 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 828 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 829           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 830
 831 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 832                    "movaps\t{$src, $dst|$dst, $src}",
 833                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 834 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 835                    "movapd\t{$src, $dst|$dst, $src}",
 836                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 837 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 838                    "movups\t{$src, $dst|$dst, $src}",
 839                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 840 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 841                    "movupd\t{$src, $dst|$dst, $src}",
 842                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 843
 844 // For disassembler
 845 let isCodeGenOnly = 1 in {
 846   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 847                          "movaps\t{$src, $dst|$dst, $src}", []>;
 848   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 849                          "movapd\t{$src, $dst|$dst, $src}", []>;
 850   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 851                          "movups\t{$src, $dst|$dst, $src}", []>;
 852   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 853                          "movupd\t{$src, $dst|$dst, $src}", []>;
 854 }
 855
 856 let Predicates = [HasAVX] in {
 857   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 858             (VMOVUPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 860             (VMOVUPDmr addr:$dst, VR128:$src)>;
 861 }
 862
 863 let Predicates = [HasSSE1] in
 864   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 865             (MOVUPSmr addr:$dst, VR128:$src)>;
 866 let Predicates = [HasSSE2] in
 867   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 868             (MOVUPDmr addr:$dst, VR128:$src)>;
 869
 870 // Use vmovaps/vmovups for AVX integer load/store.
 871 let Predicates = [HasAVX] in {
 872   // 128-bit load/store
 873   def : Pat<(alignedloadv4i32 addr:$src),
 874             (VMOVAPSrm addr:$src)>;
 875   def : Pat<(loadv4i32 addr:$src),
 876             (VMOVUPSrm addr:$src)>;
 877   def : Pat<(alignedloadv2i64 addr:$src),
 878             (VMOVAPSrm addr:$src)>;
 879   def : Pat<(loadv2i64 addr:$src),
 880             (VMOVUPSrm addr:$src)>;
 881
 882   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 883             (VMOVAPSmr addr:$dst, VR128:$src)>;
 884   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 885             (VMOVAPSmr addr:$dst, VR128:$src)>;
 886   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 887             (VMOVAPSmr addr:$dst, VR128:$src)>;
 888   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 889             (VMOVAPSmr addr:$dst, VR128:$src)>;
 890   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 891             (VMOVUPSmr addr:$dst, VR128:$src)>;
 892   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 893             (VMOVUPSmr addr:$dst, VR128:$src)>;
 894   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 895             (VMOVUPSmr addr:$dst, VR128:$src)>;
 896   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 897             (VMOVUPSmr addr:$dst, VR128:$src)>;
 898
 899   // 256-bit load/store
 900   def : Pat<(alignedloadv4i64 addr:$src),
 901             (VMOVAPSYrm addr:$src)>;
 902   def : Pat<(loadv4i64 addr:$src),
 903             (VMOVUPSYrm addr:$src)>;
 904   def : Pat<(alignedloadv8i32 addr:$src),
 905             (VMOVAPSYrm addr:$src)>;
 906   def : Pat<(loadv8i32 addr:$src),
 907             (VMOVUPSYrm addr:$src)>;
 908   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 909             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 910   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 911             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 912   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 913             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 914   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 915             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 916   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 917             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 918   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 919             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 920   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 921             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 922   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 923             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 924 }
 925
 926 // Use movaps / movups for SSE integer load / store (one byte shorter).
 927 // The instructions selected below are then converted to MOVDQA/MOVDQU
 928 // during the SSE domain pass.
 929 let Predicates = [HasSSE1] in {
 930   def : Pat<(alignedloadv4i32 addr:$src),
 931             (MOVAPSrm addr:$src)>;
 932   def : Pat<(loadv4i32 addr:$src),
 933             (MOVUPSrm addr:$src)>;
 934   def : Pat<(alignedloadv2i64 addr:$src),
 935             (MOVAPSrm addr:$src)>;
 936   def : Pat<(loadv2i64 addr:$src),
 937             (MOVUPSrm addr:$src)>;
 938
 939   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 940             (MOVAPSmr addr:$dst, VR128:$src)>;
 941   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 942             (MOVAPSmr addr:$dst, VR128:$src)>;
 943   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 944             (MOVAPSmr addr:$dst, VR128:$src)>;
 945   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 946             (MOVAPSmr addr:$dst, VR128:$src)>;
 947   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 948             (MOVUPSmr addr:$dst, VR128:$src)>;
 949   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 950             (MOVUPSmr addr:$dst, VR128:$src)>;
 951   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 952             (MOVUPSmr addr:$dst, VR128:$src)>;
 953   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 954             (MOVUPSmr addr:$dst, VR128:$src)>;
 955 }
 956
 957 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 958 // bits are disregarded. FIXME: Set encoding to pseudo!
 959 let neverHasSideEffects = 1 in {
 960 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 961                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 962 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 963                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 964 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 965                      "movaps\t{$src, $dst|$dst, $src}", []>;
 966 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 967                      "movapd\t{$src, $dst|$dst, $src}", []>;
 968 }
 969
 970 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 971 // bits are disregarded. FIXME: Set encoding to pseudo!
 972 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 973 let isCodeGenOnly = 1 in {
 974   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 975                          "movaps\t{$src, $dst|$dst, $src}",
 976                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 977   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 978                          "movapd\t{$src, $dst|$dst, $src}",
 979                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 980 }
 981 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 982                      "movaps\t{$src, $dst|$dst, $src}",
 983                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 984 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 985                      "movapd\t{$src, $dst|$dst, $src}",
 986                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 987 }
 988
 989 //===----------------------------------------------------------------------===//
 990 // SSE 1 & 2 - Move Low packed FP Instructions
 991 //===----------------------------------------------------------------------===//
 992
 993 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 994                                  PatFrag mov_frag, string base_opc,
 995                                  string asm_opr> {
 996   def PSrm : PI<opc, MRMSrcMem,
 997          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 998          !strconcat(base_opc, "s", asm_opr),
 999      [(set RC:$dst,
1000        (mov_frag RC:$src1,
1001               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1002               SSEPackedSingle>, TB;
1003
1004   def PDrm : PI<opc, MRMSrcMem,
1005          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1006          !strconcat(base_opc, "d", asm_opr),
1007      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1008                               (scalar_to_vector (loadf64 addr:$src2)))))],
1009               SSEPackedDouble>, TB, OpSize;
1010 }
1011
1012 let AddedComplexity = 20 in {
1013   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1014                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1015 }
1016 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1017   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1018                                    "\t{$src2, $dst|$dst, $src2}">;
1019 }
1020
1021 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1022                    "movlps\t{$src, $dst|$dst, $src}",
1023                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1024                                  (iPTR 0))), addr:$dst)]>, VEX;
1025 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1026                    "movlpd\t{$src, $dst|$dst, $src}",
1027                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1028                                  (iPTR 0))), addr:$dst)]>, VEX;
1029 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1030                    "movlps\t{$src, $dst|$dst, $src}",
1031                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1032                                  (iPTR 0))), addr:$dst)]>;
1033 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1034                    "movlpd\t{$src, $dst|$dst, $src}",
1035                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1036                                  (iPTR 0))), addr:$dst)]>;
1037
1038 let Predicates = [HasAVX] in {
1039   let AddedComplexity = 20 in {
1040     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1041     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1042               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1043     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1044               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1045     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1046     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1050   }
1051
1052   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1053   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1054             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1055   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1056                                  VR128:$src2)), addr:$src1),
1057             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1058
1059   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1060   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1061             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1062   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1063             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1064
1065   // Shuffle with VMOVLPS
1066   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1067             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1068   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1069             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1070   def : Pat<(X86Movlps VR128:$src1,
1071                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073
1074   // Shuffle with VMOVLPD
1075   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1076             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1077   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1078             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1079   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1080                               (scalar_to_vector (loadf64 addr:$src2)))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082
1083   // Store patterns
1084   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1085                    addr:$src1),
1086             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1087   def : Pat<(store (v4i32 (X86Movlps
1088                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1089             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1090   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1091                    addr:$src1),
1092             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1093   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1094                    addr:$src1),
1095             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1096 }
1097
1098 let Predicates = [HasSSE1] in {
1099   let AddedComplexity = 20 in {
1100     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1101     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1102               (MOVLPSrm VR128:$src1, addr:$src2)>;
1103     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1104               (MOVLPSrm VR128:$src1, addr:$src2)>;
1105   }
1106
1107   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1108   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1109                                  (iPTR 0))), addr:$src1),
1110             (MOVLPSmr addr:$src1, VR128:$src2)>;
1111   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1112             (MOVLPSmr addr:$src1, VR128:$src2)>;
1113   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1114                                  VR128:$src2)), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116
1117   // Shuffle with MOVLPS
1118   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1119             (MOVLPSrm VR128:$src1, addr:$src2)>;
1120   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1121             (MOVLPSrm VR128:$src1, addr:$src2)>;
1122   def : Pat<(X86Movlps VR128:$src1,
1123                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(X86Movlps VR128:$src1,
1126                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1127             (MOVLPSrm VR128:$src1, addr:$src2)>;
1128
1129   // Store patterns
1130   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1131                                       addr:$src1),
1132             (MOVLPSmr addr:$src1, VR128:$src2)>;
1133   def : Pat<(store (v4i32 (X86Movlps
1134                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1135                               addr:$src1),
1136             (MOVLPSmr addr:$src1, VR128:$src2)>;
1137 }
1138
1139 let Predicates = [HasSSE2] in {
1140   let AddedComplexity = 20 in {
1141     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1142     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1143               (MOVLPDrm VR128:$src1, addr:$src2)>;
1144     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1145               (MOVLPDrm VR128:$src1, addr:$src2)>;
1146   }
1147
1148   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1149   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1150             (MOVLPDmr addr:$src1, VR128:$src2)>;
1151   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1152             (MOVLPDmr addr:$src1, VR128:$src2)>;
1153
1154   // Shuffle with MOVLPD
1155   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1156             (MOVLPDrm VR128:$src1, addr:$src2)>;
1157   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1158             (MOVLPDrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1160                               (scalar_to_vector (loadf64 addr:$src2)))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162
1163   // Store patterns
1164   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1165                            addr:$src1),
1166             (MOVLPDmr addr:$src1, VR128:$src2)>;
1167   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1168                            addr:$src1),
1169             (MOVLPDmr addr:$src1, VR128:$src2)>;
1170 }
1171
1172 //===----------------------------------------------------------------------===//
1173 // SSE 1 & 2 - Move Hi packed FP Instructions
1174 //===----------------------------------------------------------------------===//
1175
1176 let AddedComplexity = 20 in {
1177   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1178                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1179 }
1180 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1181   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1182                                    "\t{$src2, $dst|$dst, $src2}">;
1183 }
1184
1185 // v2f64 extract element 1 is always custom lowered to unpack high to low
1186 // and extract element 0 so the non-store version isn't too horrible.
1187 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movhps\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract
1190                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1191                                          (undef)), (iPTR 0))), addr:$dst)]>,
1192                    VEX;
1193 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movhpd\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract
1196                                  (v2f64 (unpckh VR128:$src, (undef))),
1197                                  (iPTR 0))), addr:$dst)]>,
1198                    VEX;
1199 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1200                    "movhps\t{$src, $dst|$dst, $src}",
1201                    [(store (f64 (vector_extract
1202                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1203                                          (undef)), (iPTR 0))), addr:$dst)]>;
1204 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhpd\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (v2f64 (unpckh VR128:$src, (undef))),
1208                                  (iPTR 0))), addr:$dst)]>;
1209
1210 let Predicates = [HasAVX] in {
1211   // VMOVHPS patterns
1212   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1213             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1214   def : Pat<(X86Movlhps VR128:$src1,
1215                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1216             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(X86Movlhps VR128:$src1,
1218                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1219             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1220   def : Pat<(X86Movlhps VR128:$src1,
1221                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1222             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1223
1224   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1225   // is during lowering, where it's not possible to recognize the load fold
1226   // cause it has two uses through a bitcast. One use disappears at isel time
1227   // and the fold opportunity reappears.
1228   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1229                       (scalar_to_vector (loadf64 addr:$src2)))),
1230             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1231
1232   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1233   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (f64 (vector_extract
1239             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1240                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1241             (VMOVHPSmr addr:$dst, VR128:$src)>;
1242   def : Pat<(store (f64 (vector_extract
1243             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1244             (VMOVHPDmr addr:$dst, VR128:$src)>;
1245 }
1246
1247 let Predicates = [HasSSE1] in {
1248   // MOVHPS patterns
1249   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1250             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1251   def : Pat<(X86Movlhps VR128:$src1,
1252                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1253             (MOVHPSrm VR128:$src1, addr:$src2)>;
1254   def : Pat<(X86Movlhps VR128:$src1,
1255                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1256             (MOVHPSrm VR128:$src1, addr:$src2)>;
1257   def : Pat<(X86Movlhps VR128:$src1,
1258                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1259             (MOVHPSrm VR128:$src1, addr:$src2)>;
1260
1261   // Store patterns
1262   def : Pat<(store (f64 (vector_extract
1263             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1264                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1265             (MOVHPSmr addr:$dst, VR128:$src)>;
1266 }
1267
1268 let Predicates = [HasSSE2] in {
1269   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1270   // is during lowering, where it's not possible to recognize the load fold
1271   // cause it has two uses through a bitcast. One use disappears at isel time
1272   // and the fold opportunity reappears.
1273   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1274                       (scalar_to_vector (loadf64 addr:$src2)))),
1275             (MOVHPDrm VR128:$src1, addr:$src2)>;
1276
1277   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1278   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1279                       (scalar_to_vector (loadf64 addr:$src2)))),
1280             (MOVHPDrm VR128:$src1, addr:$src2)>;
1281
1282   // Store patterns
1283   def : Pat<(store (f64 (vector_extract
1284             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1285             (MOVHPDmr addr:$dst, VR128:$src)>;
1286 }
1287
1288 //===----------------------------------------------------------------------===//
1289 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1290 //===----------------------------------------------------------------------===//
1291
1292 let AddedComplexity = 20 in {
1293   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1294                                        (ins VR128:$src1, VR128:$src2),
1295                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1296                       [(set VR128:$dst,
1297                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1298                       VEX_4V;
1299   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1300                                        (ins VR128:$src1, VR128:$src2),
1301                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1302                       [(set VR128:$dst,
1303                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1304                       VEX_4V;
1305 }
1306 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1307   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1308                                        (ins VR128:$src1, VR128:$src2),
1309                       "movlhps\t{$src2, $dst|$dst, $src2}",
1310                       [(set VR128:$dst,
1311                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1312   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movhlps\t{$src2, $dst|$dst, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1317 }
1318
1319 let Predicates = [HasAVX] in {
1320   // MOVLHPS patterns
1321   let AddedComplexity = 20 in {
1322     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1323               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1324     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1325               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1326
1327     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1328     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1329               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1330   }
1331   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1332             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1333   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1334             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1335   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1336             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1337
1338   // MOVHLPS patterns
1339   let AddedComplexity = 20 in {
1340     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1341     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1342               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1343
1344     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1345     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1346               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1347     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1348               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1349   }
1350
1351   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1352             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1353   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1354             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1355 }
1356
1357 let Predicates = [HasSSE1] in {
1358   // MOVLHPS patterns
1359   let AddedComplexity = 20 in {
1360     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1361               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1362     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1363               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1364
1365     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1366     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1367               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1368   }
1369   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1373   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1374             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1375
1376   // MOVHLPS patterns
1377   let AddedComplexity = 20 in {
1378     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1379     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1380               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1381
1382     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1383     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1384               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1385     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1386               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1387   }
1388
1389   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1390             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1391   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1392             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1393 }
1394
1395 //===----------------------------------------------------------------------===//
1396 // SSE 1 & 2 - Conversion Instructions
1397 //===----------------------------------------------------------------------===//
1398
1399 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1400                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1401                      string asm> {
1402   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1403                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1404   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1405                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1406 }
1407
1408 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1409                           X86MemOperand x86memop, string asm> {
1410   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1411   let mayLoad = 1 in
1412   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1413 }
1414
1415 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1416                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1417                          string asm, Domain d> {
1418   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1419                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1420   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1421                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1422 }
1423
1424 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1425                           X86MemOperand x86memop, string asm> {
1426   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1427               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1428   let mayLoad = 1 in
1429   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1430               (ins DstRC:$src1, x86memop:$src),
1431               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1432 }
1433
1434 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1435                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1436                                 VEX_LIG;
1437 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1438                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1439                                 VEX_W, VEX_LIG;
1440 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1441                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1442                                 VEX_LIG;
1443 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1444                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1445                                 VEX, VEX_W, VEX_LIG;
1446
1447 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1448 // register, but the same isn't true when only using memory operands,
1449 // provide other assembly "l" and "q" forms to address this explicitly
1450 // where appropriate to do so.
1451 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1452                                   VEX_4V, VEX_LIG;
1453 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1454                                   VEX_4V, VEX_W, VEX_LIG;
1455 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1456                                   VEX_4V, VEX_LIG;
1457 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1458                                   VEX_4V, VEX_LIG;
1459 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1460                                   VEX_4V, VEX_W, VEX_LIG;
1461
1462 let Predicates = [HasAVX] in {
1463   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1464             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1465   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1466             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1467   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1468             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1469   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1470             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1471
1472   def : Pat<(f32 (sint_to_fp GR32:$src)),
1473             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1474   def : Pat<(f32 (sint_to_fp GR64:$src)),
1475             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1476   def : Pat<(f64 (sint_to_fp GR32:$src)),
1477             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1478   def : Pat<(f64 (sint_to_fp GR64:$src)),
1479             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1480 }
1481
1482 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1483                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1484 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1485                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1486 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1487                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1488 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1489                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1490 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1491                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1492 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1493                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1494 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1495                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1496 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1497                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1498
1499 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1500 // and/or XMM operand(s).
1501
1502 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1503                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1504                          string asm> {
1505   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1506               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1507               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1508   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1509               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1510               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1511 }
1512
1513 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1514                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1515                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1516   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1517               !if(Is2Addr,
1518                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1519                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1520               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1521   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1522               (ins DstRC:$src1, x86memop:$src2),
1523               !if(Is2Addr,
1524                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1525                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1526               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1527 }
1528
1529 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1530                       f128mem, load, "cvtsd2si">, XD, VEX;
1531 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1532                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1533                       XD, VEX, VEX_W;
1534
1535 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1536 // Get rid of this hack or rename the intrinsics, there are several
1537 // intructions that only match with the intrinsic form, why create duplicates
1538 // to let them be recognized by the assembler?
1539 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1540                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1541 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1542                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1543                       VEX_LIG;
1544
1545 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1546                 f128mem, load, "cvtsd2si{l}">, XD;
1547 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1548                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1549
1550
1551 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1552           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1553 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1554           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1555           VEX_W;
1556 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1557           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1558 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1559           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1560           VEX_4V, VEX_W;
1561
1562 let Constraints = "$src1 = $dst" in {
1563   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1564                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1565                         "cvtsi2ss">, XS;
1566   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1567                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1568                         "cvtsi2ss{q}">, XS, REX_W;
1569   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1570                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1571                         "cvtsi2sd">, XD;
1572   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1573                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1574                         "cvtsi2sd">, XD, REX_W;
1575 }
1576
1577 /// SSE 1 Only
1578
1579 // Aliases for intrinsics
1580 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1581                                     f32mem, load, "cvttss2si">, XS, VEX;
1582 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1583                                     int_x86_sse_cvttss2si64, f32mem, load,
1584                                     "cvttss2si">, XS, VEX, VEX_W;
1585 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1586                                     f128mem, load, "cvttsd2si">, XD, VEX;
1587 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1588                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1589                                     "cvttsd2si">, XD, VEX, VEX_W;
1590 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1591                                     f32mem, load, "cvttss2si">, XS;
1592 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1593                                     int_x86_sse_cvttss2si64, f32mem, load,
1594                                     "cvttss2si{q}">, XS, REX_W;
1595 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1596                                     f128mem, load, "cvttsd2si">, XD;
1597 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1598                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1599                                     "cvttsd2si{q}">, XD, REX_W;
1600
1601 let Pattern = []<dag> in {
1602 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1603                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1604                                VEX, VEX_LIG;
1605 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1606                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1607                                VEX_W, VEX_LIG;
1608 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1609                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1610                                SSEPackedSingle>, TB, VEX;
1611 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1612                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1613                                SSEPackedSingle>, TB, VEX;
1614 }
1615
1616 let Pattern = []<dag> in {
1617 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1618                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1619 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1620                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1621 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1622                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1623                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1624 }
1625
1626 let Predicates = [HasSSE1] in {
1627   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1628             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1629   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1630             (CVTSS2SIrm addr:$src)>;
1631   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1632             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1633   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1634             (CVTSS2SI64rm addr:$src)>;
1635 }
1636
1637 let Predicates = [HasAVX] in {
1638   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1639             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1640   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1641             (VCVTSS2SIrm addr:$src)>;
1642   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1643             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1644   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1645             (VCVTSS2SI64rm addr:$src)>;
1646 }
1647
1648 /// SSE 2 Only
1649
1650 // Convert scalar double to scalar single
1651 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1652                        (ins FR64:$src1, FR64:$src2),
1653                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1654                       VEX_4V, VEX_LIG;
1655 let mayLoad = 1 in
1656 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1657                        (ins FR64:$src1, f64mem:$src2),
1658                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1659                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1660
1661 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1662           Requires<[HasAVX]>;
1663
1664 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1665                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1666                       [(set FR32:$dst, (fround FR64:$src))]>;
1667 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1668                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1669                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1670                   Requires<[HasSSE2, OptForSize]>;
1671
1672 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1673                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1674                       XS, VEX_4V;
1675 let Constraints = "$src1 = $dst" in
1676 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1677                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1678
1679 // Convert scalar single to scalar double
1680 // SSE2 instructions with XS prefix
1681 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1682                     (ins FR32:$src1, FR32:$src2),
1683                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1684                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1685 let mayLoad = 1 in
1686 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1687                     (ins FR32:$src1, f32mem:$src2),
1688                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1689                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1690
1691 let Predicates = [HasAVX] in {
1692   def : Pat<(f64 (fextend FR32:$src)),
1693             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1694   def : Pat<(fextend (loadf32 addr:$src)),
1695             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1696   def : Pat<(extloadf32 addr:$src),
1697             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1698 }
1699
1700 def : Pat<(extloadf32 addr:$src),
1701           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1702           Requires<[HasAVX, OptForSpeed]>;
1703
1704 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1705                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1706                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1707                  Requires<[HasSSE2]>;
1708 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1709                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1710                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1711                  Requires<[HasSSE2, OptForSize]>;
1712
1713 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1714 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1715 // combine.
1716 // Since these loads aren't folded into the fextend, we have to match it
1717 // explicitly here.
1718 def : Pat<(fextend (loadf32 addr:$src)),
1719           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1720 def : Pat<(extloadf32 addr:$src),
1721           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1722
1723 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1724                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1725                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1726                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1727                                        VR128:$src2))]>, XS, VEX_4V,
1728                     Requires<[HasAVX]>;
1729 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1730                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1731                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1732                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1733                                        (load addr:$src2)))]>, XS, VEX_4V,
1734                     Requires<[HasAVX]>;
1735 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1736 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1737                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1738                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1739                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1740                                        VR128:$src2))]>, XS,
1741                     Requires<[HasSSE2]>;
1742 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1743                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1744                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1745                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1746                                        (load addr:$src2)))]>, XS,
1747                     Requires<[HasSSE2]>;
1748 }
1749
1750 // Convert doubleword to packed single/double fp
1751 // SSE2 instructions without OpSize prefix
1752 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1753                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1754                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1755                      TB, VEX, Requires<[HasAVX]>;
1756 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1757                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1758                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1759                                         (bitconvert (memopv2i64 addr:$src))))]>,
1760                      TB, VEX, Requires<[HasAVX]>;
1761 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1762                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1763                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1764                      TB, Requires<[HasSSE2]>;
1765 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1766                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1767                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1768                                         (bitconvert (memopv2i64 addr:$src))))]>,
1769                      TB, Requires<[HasSSE2]>;
1770
1771 // FIXME: why the non-intrinsic version is described as SSE3?
1772 // SSE2 instructions with XS prefix
1773 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1774                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1775                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1776                      XS, VEX, Requires<[HasAVX]>;
1777 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1778                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1779                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1780                                         (bitconvert (memopv2i64 addr:$src))))]>,
1781                      XS, VEX, Requires<[HasAVX]>;
1782 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1783                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1784                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1785                      XS, Requires<[HasSSE2]>;
1786 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1787                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1788                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1789                                         (bitconvert (memopv2i64 addr:$src))))]>,
1790                      XS, Requires<[HasSSE2]>;
1791
1792
1793 // Convert packed single/double fp to doubleword
1794 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1796 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1797                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1798 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1799                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1800 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1801                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1802 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1803                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1804 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1805                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1806
1807 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1808                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1809                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1810                         VEX;
1811 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1812                          (ins f128mem:$src),
1813                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1814                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1815                                             (memop addr:$src)))]>, VEX;
1816 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1817                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1818                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1819 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1820                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1821                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1822                                             (memop addr:$src)))]>;
1823
1824 // SSE2 packed instructions with XD prefix
1825 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1826                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1827                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1828                      XD, VEX, Requires<[HasAVX]>;
1829 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1830                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1831                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1832                                           (memop addr:$src)))]>,
1833                      XD, VEX, Requires<[HasAVX]>;
1834 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1835                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1836                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1837                      XD, Requires<[HasSSE2]>;
1838 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1839                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1840                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1841                                           (memop addr:$src)))]>,
1842                      XD, Requires<[HasSSE2]>;
1843
1844
1845 // Convert with truncation packed single/double fp to doubleword
1846 // SSE2 packed instructions with XS prefix
1847 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1848                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1849 let mayLoad = 1 in
1850 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1851                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1852 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1853                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1854 let mayLoad = 1 in
1855 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1856                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1857 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1858                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1859                       [(set VR128:$dst,
1860                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1861 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1862                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1863                       [(set VR128:$dst,
1864                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1865
1866 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1867                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1868                         [(set VR128:$dst,
1869                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1870                       XS, VEX, Requires<[HasAVX]>;
1871 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1872                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1873                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1874                                            (memop addr:$src)))]>,
1875                       XS, VEX, Requires<[HasAVX]>;
1876
1877 let Predicates = [HasSSE2] in {
1878   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1879             (Int_CVTDQ2PSrr VR128:$src)>;
1880   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1881             (CVTTPS2DQrr VR128:$src)>;
1882 }
1883
1884 let Predicates = [HasAVX] in {
1885   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1886             (Int_VCVTDQ2PSrr VR128:$src)>;
1887   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1888             (VCVTTPS2DQrr VR128:$src)>;
1889   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1890             (VCVTDQ2PSYrr VR256:$src)>;
1891   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1892             (VCVTTPS2DQYrr VR256:$src)>;
1893 }
1894
1895 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1896                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1897                         [(set VR128:$dst,
1898                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1899 let isCodeGenOnly = 1 in
1900 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1901                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1902                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1903                                                (memop addr:$src)))]>, VEX;
1904 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1905                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1906                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1907 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1908                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1909                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1910                                         (memop addr:$src)))]>;
1911
1912 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1913 // register, but the same isn't true when using memory operands instead.
1914 // Provide other assembly rr and rm forms to address this explicitly.
1915 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1916                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1917
1918 // XMM only
1919 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1920                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1921 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1922                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1923
1924 // YMM only
1925 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1926                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1927 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1928                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1929
1930 // Convert packed single to packed double
1931 let Predicates = [HasAVX] in {
1932                   // SSE2 instructions without OpSize prefix
1933 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1934                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1935 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1936                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1937 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1939 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1940                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1941 }
1942 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1943                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1944 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1945                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1946
1947 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1948                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1949                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1950                      TB, VEX, Requires<[HasAVX]>;
1951 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1952                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1953                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1954                                           (load addr:$src)))]>,
1955                      TB, VEX, Requires<[HasAVX]>;
1956 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1957                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1958                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1959                      TB, Requires<[HasSSE2]>;
1960 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1961                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1963                                           (load addr:$src)))]>,
1964                      TB, Requires<[HasSSE2]>;
1965
1966 // Convert packed double to packed single
1967 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1968 // register, but the same isn't true when using memory operands instead.
1969 // Provide other assembly rr and rm forms to address this explicitly.
1970 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1971                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1972 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1973                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1974
1975 // XMM only
1976 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1977                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1978 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1979                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1980
1981 // YMM only
1982 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1983                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1984 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1985                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1986 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1988 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1989                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1990
1991
1992 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1993                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1994                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1995 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1996                          (ins f128mem:$src),
1997                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1998                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1999                                             (memop addr:$src)))]>;
2000 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2001                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2002                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2003 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2004                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2005                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2006                                             (memop addr:$src)))]>;
2007
2008 // AVX 256-bit register conversion intrinsics
2009 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2010 // whenever possible to avoid declaring two versions of each one.
2011 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2012           (VCVTDQ2PSYrr VR256:$src)>;
2013 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2014           (VCVTDQ2PSYrm addr:$src)>;
2015
2016 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2017           (VCVTPD2PSYrr VR256:$src)>;
2018 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2019           (VCVTPD2PSYrm addr:$src)>;
2020
2021 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2022           (VCVTPS2DQYrr VR256:$src)>;
2023 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2024           (VCVTPS2DQYrm addr:$src)>;
2025
2026 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2027           (VCVTPS2PDYrr VR128:$src)>;
2028 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2029           (VCVTPS2PDYrm addr:$src)>;
2030
2031 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2032           (VCVTTPD2DQYrr VR256:$src)>;
2033 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2034           (VCVTTPD2DQYrm addr:$src)>;
2035
2036 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
2037           (VCVTTPS2DQYrr VR256:$src)>;
2038 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
2039           (VCVTTPS2DQYrm addr:$src)>;
2040
2041 // Match fround and fextend for 128/256-bit conversions
2042 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2043           (VCVTPD2PSYrr VR256:$src)>;
2044 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2045           (VCVTPD2PSYrm addr:$src)>;
2046
2047 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2048           (VCVTPS2PDYrr VR128:$src)>;
2049 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2050           (VCVTPS2PDYrm addr:$src)>;
2051
2052 //===----------------------------------------------------------------------===//
2053 // SSE 1 & 2 - Compare Instructions
2054 //===----------------------------------------------------------------------===//
2055
2056 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2057 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2058                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2059                             string asm, string asm_alt> {
2060   def rr : SIi8<0xC2, MRMSrcReg,
2061                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2062                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2063   def rm : SIi8<0xC2, MRMSrcMem,
2064                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2065                 [(set RC:$dst, (OpNode (VT RC:$src1),
2066                                          (ld_frag addr:$src2), imm:$cc))]>;
2067
2068   // Accept explicit immediate argument form instead of comparison code.
2069   let neverHasSideEffects = 1 in {
2070     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2071                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2072     let mayLoad = 1 in
2073     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2074                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2075   }
2076 }
2077
2078 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2079                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2080                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2081                  XS, VEX_4V, VEX_LIG;
2082 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2083                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2084                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2085                  XD, VEX_4V, VEX_LIG;
2086
2087 let Constraints = "$src1 = $dst" in {
2088   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2089                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2090                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2091                   XS;
2092   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2093                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2094                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2095                   XD;
2096 }
2097
2098 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2099                          Intrinsic Int, string asm> {
2100   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2101                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2102                         [(set VR128:$dst, (Int VR128:$src1,
2103                                                VR128:$src, imm:$cc))]>;
2104   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2105                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2106                         [(set VR128:$dst, (Int VR128:$src1,
2107                                                (load addr:$src), imm:$cc))]>;
2108 }
2109
2110 // Aliases to match intrinsics which expect XMM operand(s).
2111 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2112                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2113                      XS, VEX_4V;
2114 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2115                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2116                      XD, VEX_4V;
2117 let Constraints = "$src1 = $dst" in {
2118   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2119                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2120   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2121                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2122 }
2123
2124
2125 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2126 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2127                             ValueType vt, X86MemOperand x86memop,
2128                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2129   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2130                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2131                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2132   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2133                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2134                      [(set EFLAGS, (OpNode (vt RC:$src1),
2135                                            (ld_frag addr:$src2)))], d>;
2136 }
2137
2138 let Defs = [EFLAGS] in {
2139   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2140                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2141   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2142                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2143                                   VEX_LIG;
2144   let Pattern = []<dag> in {
2145     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2146                                     "comiss", SSEPackedSingle>, TB, VEX,
2147                                     VEX_LIG;
2148     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2149                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2150                                     VEX_LIG;
2151   }
2152
2153   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2154                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2155   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2156                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2157
2158   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2159                             load, "comiss", SSEPackedSingle>, TB, VEX;
2160   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2161                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2162   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2163                                   "ucomiss", SSEPackedSingle>, TB;
2164   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2165                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2166
2167   let Pattern = []<dag> in {
2168     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2169                                     "comiss", SSEPackedSingle>, TB;
2170     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2171                                     "comisd", SSEPackedDouble>, TB, OpSize;
2172   }
2173
2174   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2175                               load, "ucomiss", SSEPackedSingle>, TB;
2176   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2177                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2178
2179   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2180                                   "comiss", SSEPackedSingle>, TB;
2181   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2182                                   "comisd", SSEPackedDouble>, TB, OpSize;
2183 } // Defs = [EFLAGS]
2184
2185 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2186 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2187                             Intrinsic Int, string asm, string asm_alt,
2188                             Domain d> {
2189   let isAsmParserOnly = 1 in {
2190     def rri : PIi8<0xC2, MRMSrcReg,
2191                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2192                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2193     def rmi : PIi8<0xC2, MRMSrcMem,
2194                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2195                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2196   }
2197
2198   // Accept explicit immediate argument form instead of comparison code.
2199   def rri_alt : PIi8<0xC2, MRMSrcReg,
2200              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2201              asm_alt, [], d>;
2202   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2203              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2204              asm_alt, [], d>;
2205 }
2206
2207 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2208                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2209                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2210                SSEPackedSingle>, TB, VEX_4V;
2211 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2212                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2213                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2214                SSEPackedDouble>, TB, OpSize, VEX_4V;
2215 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2216                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2217                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2218                SSEPackedSingle>, TB, VEX_4V;
2219 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2220                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2221                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2222                SSEPackedDouble>, TB, OpSize, VEX_4V;
2223 let Constraints = "$src1 = $dst" in {
2224   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2225                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2226                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2227                  SSEPackedSingle>, TB;
2228   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2229                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2230                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2231                  SSEPackedDouble>, TB, OpSize;
2232 }
2233
2234 let Predicates = [HasAVX] in {
2235 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2236           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2237 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2238           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2239 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2240           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2241 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2242           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2243
2244 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2245           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2246 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2247           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2248 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2249           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2250 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2251           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2252 }
2253
2254 let Predicates = [HasSSE1] in {
2255 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2256           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2257 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2258           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2259 }
2260
2261 let Predicates = [HasSSE2] in {
2262 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2263           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2264 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2265           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2266 }
2267
2268 //===----------------------------------------------------------------------===//
2269 // SSE 1 & 2 - Shuffle Instructions
2270 //===----------------------------------------------------------------------===//
2271
2272 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2273 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2274                          ValueType vt, string asm, PatFrag mem_frag,
2275                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2276   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2277                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2278                    [(set RC:$dst, (vt (shufp:$src3
2279                             RC:$src1, (mem_frag addr:$src2))))], d>;
2280   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2281     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2282                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2283                    [(set RC:$dst,
2284                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2285 }
2286
2287 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2288            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2289            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2290 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2291            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2292            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2293 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2294            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2295            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2296 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2297            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2298            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2299
2300 let Constraints = "$src1 = $dst" in {
2301   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2302                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2303                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2304                     TB;
2305   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2306                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2307                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2308 }
2309
2310 let Predicates = [HasAVX] in {
2311   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2312                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2313             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2314   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2315             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2316   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2317                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2318             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2319   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2320             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2321   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2322   // fall back to this for SSE1)
2323   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2324             (VSHUFPSrri VR128:$src2, VR128:$src1,
2325                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2326   // Special unary SHUFPSrri case.
2327   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2328             (VSHUFPSrri VR128:$src1, VR128:$src1,
2329                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2330   // Special binary v4i32 shuffle cases with SHUFPS.
2331   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2332             (VSHUFPSrri VR128:$src1, VR128:$src2,
2333                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2334   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2335                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2336             (VSHUFPSrmi VR128:$src1, addr:$src2,
2337                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2338   // Special unary SHUFPDrri cases.
2339   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2340             (VSHUFPDrri VR128:$src1, VR128:$src1,
2341                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2342   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2343             (VSHUFPDrri VR128:$src1, VR128:$src1,
2344                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2345   // Special binary v2i64 shuffle cases using SHUFPDrri.
2346   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2347             (VSHUFPDrri VR128:$src1, VR128:$src2,
2348                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2349
2350   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2351                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2352             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2353   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2354                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2355             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2356   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2357             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2358   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2359             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2360
2361   // 256-bit patterns
2362   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2363             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2364   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2365                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2366             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2367
2368   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2369             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2370   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2371                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2372             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2373
2374   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2375             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2376   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2377                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2378             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2379
2380   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2381             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2382   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2383                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2384             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2385 }
2386
2387 let Predicates = [HasSSE1] in {
2388   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2389                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2390             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2391   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2392             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2393   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2394                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2395             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2396   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2397             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2398   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2399   // fall back to this for SSE1)
2400   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2401             (SHUFPSrri VR128:$src2, VR128:$src1,
2402                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2403   // Special unary SHUFPSrri case.
2404   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2405             (SHUFPSrri VR128:$src1, VR128:$src1,
2406                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2407 }
2408
2409 let Predicates = [HasSSE2] in {
2410   // Special binary v4i32 shuffle cases with SHUFPS.
2411   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2412             (SHUFPSrri VR128:$src1, VR128:$src2,
2413                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2414   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2415                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2416             (SHUFPSrmi VR128:$src1, addr:$src2,
2417                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2418   // Special unary SHUFPDrri cases.
2419   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2420             (SHUFPDrri VR128:$src1, VR128:$src1,
2421                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2422   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2423             (SHUFPDrri VR128:$src1, VR128:$src1,
2424                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2425   // Special binary v2i64 shuffle cases using SHUFPDrri.
2426   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2427             (SHUFPDrri VR128:$src1, VR128:$src2,
2428                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2429   // Generic SHUFPD patterns
2430   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2431                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2432             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2433   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2434                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2435             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2436   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2437             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2438   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2439             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2440 }
2441
2442 //===----------------------------------------------------------------------===//
2443 // SSE 1 & 2 - Unpack Instructions
2444 //===----------------------------------------------------------------------===//
2445
2446 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2447 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2448                                    PatFrag mem_frag, RegisterClass RC,
2449                                    X86MemOperand x86memop, string asm,
2450                                    Domain d> {
2451     def rr : PI<opc, MRMSrcReg,
2452                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2453                 asm, [(set RC:$dst,
2454                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2455     def rm : PI<opc, MRMSrcMem,
2456                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2457                 asm, [(set RC:$dst,
2458                            (vt (OpNode RC:$src1,
2459                                        (mem_frag addr:$src2))))], d>;
2460 }
2461
2462 let AddedComplexity = 10 in {
2463   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2464         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2465                        SSEPackedSingle>, TB, VEX_4V;
2466   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2467         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2468                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2469   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2470         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2471                        SSEPackedSingle>, TB, VEX_4V;
2472   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2473         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2474                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2475
2476   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2477         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2478                        SSEPackedSingle>, TB, VEX_4V;
2479   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2480         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2481                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2482   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2483         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2484                        SSEPackedSingle>, TB, VEX_4V;
2485   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2486         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2487                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2488
2489   let Constraints = "$src1 = $dst" in {
2490     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2491           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2492                          SSEPackedSingle>, TB;
2493     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2494           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2495                          SSEPackedDouble>, TB, OpSize;
2496     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2497           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2498                          SSEPackedSingle>, TB;
2499     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2500           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2501                          SSEPackedDouble>, TB, OpSize;
2502   } // Constraints = "$src1 = $dst"
2503 } // AddedComplexity
2504
2505 let Predicates = [HasSSE1] in {
2506   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2507             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2508   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2509             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2510   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2511             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2512   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2513             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2514 }
2515
2516 let Predicates = [HasSSE2] in {
2517   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2518             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2519   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2520             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2521   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2522             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2523   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2524             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2525
2526   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2527   // problem is during lowering, where it's not possible to recognize the load
2528   // fold cause it has two uses through a bitcast. One use disappears at isel
2529   // time and the fold opportunity reappears.
2530   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2531             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2532
2533   let AddedComplexity = 10 in
2534   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2535             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2536 }
2537
2538 let Predicates = [HasAVX] in {
2539   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2540             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2541   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2542             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2543   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2544             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2545   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2546             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2547
2548   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2549             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2550   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2551             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2552   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2553             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2554   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2555             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2556
2557   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2558             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2559   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2560             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2561   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2562             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2563   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2564             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2565
2566   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2567             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2568   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2569             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2570   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2571             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2572   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2573             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2574
2575   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2576   // problem is during lowering, where it's not possible to recognize the load
2577   // fold cause it has two uses through a bitcast. One use disappears at isel
2578   // time and the fold opportunity reappears.
2579   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2580             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2581   let AddedComplexity = 10 in
2582   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2583             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2584 }
2585
2586 //===----------------------------------------------------------------------===//
2587 // SSE 1 & 2 - Extract Floating-Point Sign mask
2588 //===----------------------------------------------------------------------===//
2589
2590 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2591 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2592                                 Domain d> {
2593   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2594                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2595                      [(set GR32:$dst, (Int RC:$src))], d>;
2596   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2597                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2598 }
2599
2600 let Predicates = [HasAVX] in {
2601   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2602                                         "movmskps", SSEPackedSingle>, TB, VEX;
2603   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2604                                         "movmskpd", SSEPackedDouble>, TB,
2605                                         OpSize, VEX;
2606   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2607                                         "movmskps", SSEPackedSingle>, TB, VEX;
2608   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2609                                         "movmskpd", SSEPackedDouble>, TB,
2610                                         OpSize, VEX;
2611
2612   def : Pat<(i32 (X86fgetsign FR32:$src)),
2613             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2614                                           sub_ss))>;
2615   def : Pat<(i64 (X86fgetsign FR32:$src)),
2616             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2617                                           sub_ss))>;
2618   def : Pat<(i32 (X86fgetsign FR64:$src)),
2619             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2620                                           sub_sd))>;
2621   def : Pat<(i64 (X86fgetsign FR64:$src)),
2622             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2623                                           sub_sd))>;
2624
2625   // Assembler Only
2626   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2627              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2628   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2629              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2630              OpSize, VEX;
2631   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2632              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2633   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2634              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2635              OpSize, VEX;
2636 }
2637
2638 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2639                                      SSEPackedSingle>, TB;
2640 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2641                                      SSEPackedDouble>, TB, OpSize;
2642
2643 def : Pat<(i32 (X86fgetsign FR32:$src)),
2644           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2645                                        sub_ss))>, Requires<[HasSSE1]>;
2646 def : Pat<(i64 (X86fgetsign FR32:$src)),
2647           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2648                                        sub_ss))>, Requires<[HasSSE1]>;
2649 def : Pat<(i32 (X86fgetsign FR64:$src)),
2650           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2651                                        sub_sd))>, Requires<[HasSSE2]>;
2652 def : Pat<(i64 (X86fgetsign FR64:$src)),
2653           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2654                                        sub_sd))>, Requires<[HasSSE2]>;
2655
2656 //===---------------------------------------------------------------------===//
2657 // SSE2 - Packed Integer Logical Instructions
2658 //===---------------------------------------------------------------------===//
2659
2660 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2661
2662 /// PDI_binop_rm - Simple SSE2 binary operator.
2663 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2664                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2665                         X86MemOperand x86memop, bit IsCommutable = 0,
2666                         bit Is2Addr = 1> {
2667   let isCommutable = IsCommutable in
2668   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2669        (ins RC:$src1, RC:$src2),
2670        !if(Is2Addr,
2671            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2672            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2673        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2674   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2675        (ins RC:$src1, x86memop:$src2),
2676        !if(Is2Addr,
2677            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2678            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2679        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2680                                      (bitconvert (memop_frag addr:$src2)))))]>;
2681 }
2682 } // ExeDomain = SSEPackedInt
2683
2684 // These are ordered here for pattern ordering requirements with the fp versions
2685
2686 let Predicates = [HasAVX] in {
2687 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2688                           i128mem, 1, 0>, VEX_4V;
2689 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2690                           i128mem, 1, 0>, VEX_4V;
2691 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2692                           i128mem, 1, 0>, VEX_4V;
2693 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2694                           i128mem, 0, 0>, VEX_4V;
2695 }
2696
2697 let Constraints = "$src1 = $dst" in {
2698 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2699                          i128mem, 1>;
2700 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2701                          i128mem, 1>;
2702 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2703                          i128mem, 1>;
2704 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2705                           i128mem, 0>;
2706 } // Constraints = "$src1 = $dst"
2707
2708 let Predicates = [HasAVX2] in {
2709 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2710                            i256mem, 1, 0>, VEX_4V;
2711 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2712                            i256mem, 1, 0>, VEX_4V;
2713 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2714                            i256mem, 1, 0>, VEX_4V;
2715 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2716                             i256mem, 0, 0>, VEX_4V;
2717 }
2718
2719 //===----------------------------------------------------------------------===//
2720 // SSE 1 & 2 - Logical Instructions
2721 //===----------------------------------------------------------------------===//
2722
2723 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2724 ///
2725 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2726                                        SDNode OpNode> {
2727   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2728               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2729
2730   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2731         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2732
2733   let Constraints = "$src1 = $dst" in {
2734     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2735                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2736
2737     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2738                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2739   }
2740 }
2741
2742 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2743 let mayLoad = 0 in {
2744   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2745   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2746   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2747 }
2748
2749 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2750   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2751
2752 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2753 ///
2754 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2755                                    SDNode OpNode> {
2756   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2757   // are all promoted to v2i64, and the patterns are covered by the int
2758   // version. This is needed in SSE only, because v2i64 isn't supported on
2759   // SSE1, but only on SSE2.
2760   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2761        !strconcat(OpcodeStr, "ps"), f128mem, [],
2762        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2763                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2764
2765   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2766        !strconcat(OpcodeStr, "pd"), f128mem,
2767        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2768                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2769        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2770                                  (memopv2i64 addr:$src2)))], 0>,
2771                                                  TB, OpSize, VEX_4V;
2772   let Constraints = "$src1 = $dst" in {
2773     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2774          !strconcat(OpcodeStr, "ps"), f128mem,
2775          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2776          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2777                                    (memopv2i64 addr:$src2)))]>, TB;
2778
2779     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2780          !strconcat(OpcodeStr, "pd"), f128mem,
2781          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2782                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2783          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2784                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2785   }
2786 }
2787
2788 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2789 ///
2790 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2791                                      SDNode OpNode> {
2792     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2793           !strconcat(OpcodeStr, "ps"), f256mem,
2794           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2795           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2796                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2797
2798     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2799           !strconcat(OpcodeStr, "pd"), f256mem,
2800           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2801                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2802           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2803                                     (memopv4i64 addr:$src2)))], 0>,
2804                                     TB, OpSize, VEX_4V;
2805 }
2806
2807 // AVX 256-bit packed logical ops forms
2808 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2809 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2810 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2811 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2812
2813 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2814 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2815 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2816 let isCommutable = 0 in
2817   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2818
2819 //===----------------------------------------------------------------------===//
2820 // SSE 1 & 2 - Arithmetic Instructions
2821 //===----------------------------------------------------------------------===//
2822
2823 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2824 /// vector forms.
2825 ///
2826 /// In addition, we also have a special variant of the scalar form here to
2827 /// represent the associated intrinsic operation.  This form is unlike the
2828 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2829 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2830 ///
2831 /// These three forms can each be reg+reg or reg+mem.
2832 ///
2833
2834 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2835 /// classes below
2836 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2837                                   bit Is2Addr = 1> {
2838   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2839                             OpNode, FR32, f32mem, Is2Addr>, XS;
2840   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2841                             OpNode, FR64, f64mem, Is2Addr>, XD;
2842 }
2843
2844 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2845                                    bit Is2Addr = 1> {
2846   let mayLoad = 0 in {
2847   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2848               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2849   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2850               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2851   }
2852 }
2853
2854 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2855                                     SDNode OpNode> {
2856   let mayLoad = 0 in {
2857     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2858                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2859     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2860                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2861   }
2862 }
2863
2864 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2865                                       bit Is2Addr = 1> {
2866   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2867      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2868   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2869      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2870 }
2871
2872 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2873                                       bit Is2Addr = 1> {
2874   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2875      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2876                                               SSEPackedSingle, Is2Addr>, TB;
2877
2878   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2879      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2880                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2881 }
2882
2883 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2884   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2885      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2886       SSEPackedSingle, 0>, TB;
2887
2888   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2889      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2890       SSEPackedDouble, 0>, TB, OpSize;
2891 }
2892
2893 // Binary Arithmetic instructions
2894 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2895             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2896 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2897             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2898 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2899             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2900 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2901             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2902
2903 let isCommutable = 0 in {
2904   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2905               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2906   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2907               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2908   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2909               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2910   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2911               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2912   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2913               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2914   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2915               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2916               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2917               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2918   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2919               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2920   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2921               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2922               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2923               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2924 }
2925
2926 let Constraints = "$src1 = $dst" in {
2927   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2928              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2929              basic_sse12_fp_binop_s_int<0x58, "add">;
2930   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2931              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2932              basic_sse12_fp_binop_s_int<0x59, "mul">;
2933
2934   let isCommutable = 0 in {
2935     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2936                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2937                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2938     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2939                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2940                basic_sse12_fp_binop_s_int<0x5E, "div">;
2941     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2942                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2943                basic_sse12_fp_binop_s_int<0x5F, "max">,
2944                basic_sse12_fp_binop_p_int<0x5F, "max">;
2945     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2946                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2947                basic_sse12_fp_binop_s_int<0x5D, "min">,
2948                basic_sse12_fp_binop_p_int<0x5D, "min">;
2949   }
2950 }
2951
2952 /// Unop Arithmetic
2953 /// In addition, we also have a special variant of the scalar form here to
2954 /// represent the associated intrinsic operation.  This form is unlike the
2955 /// plain scalar form, in that it takes an entire vector (instead of a
2956 /// scalar) and leaves the top elements undefined.
2957 ///
2958 /// And, we have a special variant form for a full-vector intrinsic form.
2959
2960 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2961 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2962                           SDNode OpNode, Intrinsic F32Int> {
2963   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2964                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2965                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2966   // For scalar unary operations, fold a load into the operation
2967   // only in OptForSize mode. It eliminates an instruction, but it also
2968   // eliminates a whole-register clobber (the load), so it introduces a
2969   // partial register update condition.
2970   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2971                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2972                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2973             Requires<[HasSSE1, OptForSize]>;
2974   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2975                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2976                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2977   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2978                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2979                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2980 }
2981
2982 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2983 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2984   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2985                 !strconcat(OpcodeStr,
2986                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2987   let mayLoad = 1 in
2988   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2989                 !strconcat(OpcodeStr,
2990                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2991   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2992                 (ins VR128:$src1, ssmem:$src2),
2993                 !strconcat(OpcodeStr,
2994                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2995 }
2996
2997 /// sse1_fp_unop_p - SSE1 unops in packed form.
2998 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2999   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3000               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3001               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
3002   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3003                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3004                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3005 }
3006
3007 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3008 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3009   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3010               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3011               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3012   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3013                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3014                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3015 }
3016
3017 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3018 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3019                               Intrinsic V4F32Int> {
3020   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3021                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3022                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3023   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3024                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3025                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3026 }
3027
3028 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3029 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3030                                 Intrinsic V4F32Int> {
3031   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3032                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3033                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3034   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3035                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3036                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3037 }
3038
3039 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3040 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3041                           SDNode OpNode, Intrinsic F64Int> {
3042   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3043                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3044                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3045   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3046   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3047                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3048                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3049             Requires<[HasSSE2, OptForSize]>;
3050   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3051                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3052                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3053   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3054                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3055                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3056 }
3057
3058 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3059 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3060   let neverHasSideEffects = 1 in {
3061   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3062                !strconcat(OpcodeStr,
3063                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3064   let mayLoad = 1 in
3065   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3066                !strconcat(OpcodeStr,
3067                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3068   }
3069   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3070                (ins VR128:$src1, sdmem:$src2),
3071                !strconcat(OpcodeStr,
3072                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3073 }
3074
3075 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3076 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3077                           SDNode OpNode> {
3078   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3079               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3080               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3081   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3082                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3083                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3084 }
3085
3086 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3087 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3088   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3089               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3090               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3091   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3092                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3093                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3094 }
3095
3096 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3097 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3098                               Intrinsic V2F64Int> {
3099   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3100                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3101                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3102   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3103                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3104                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3105 }
3106
3107 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3108 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3109                                 Intrinsic V2F64Int> {
3110   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3111                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3112                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3113   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3114                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3115                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3116 }
3117
3118 let Predicates = [HasAVX] in {
3119   // Square root.
3120   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3121                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3122
3123   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3124                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3125                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3126                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3127                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3128                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3129                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3130                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3131                 VEX;
3132
3133   // Reciprocal approximations. Note that these typically require refinement
3134   // in order to obtain suitable precision.
3135   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3136   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3137                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3138                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3139                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3140
3141   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3142   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3143                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3144                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3145                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3146 }
3147
3148 def : Pat<(f32 (fsqrt FR32:$src)),
3149           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3150 def : Pat<(f32 (fsqrt (load addr:$src))),
3151           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3152           Requires<[HasAVX, OptForSize]>;
3153 def : Pat<(f64 (fsqrt FR64:$src)),
3154           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3155 def : Pat<(f64 (fsqrt (load addr:$src))),
3156           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3157           Requires<[HasAVX, OptForSize]>;
3158
3159 def : Pat<(f32 (X86frsqrt FR32:$src)),
3160           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3161 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3162           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3163           Requires<[HasAVX, OptForSize]>;
3164
3165 def : Pat<(f32 (X86frcp FR32:$src)),
3166           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3167 def : Pat<(f32 (X86frcp (load addr:$src))),
3168           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3169           Requires<[HasAVX, OptForSize]>;
3170
3171 let Predicates = [HasAVX] in {
3172   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3173             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3174                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3175                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3176                 sub_ss)>;
3177   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3178             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3179
3180   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3181             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3182                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3183                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3184                 sub_sd)>;
3185   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3186             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3187
3188   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3189             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3190                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3191                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3192                 sub_ss)>;
3193   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3194             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3195
3196   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3197             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3198                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3199                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3200                 sub_ss)>;
3201   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3202             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3203 }
3204
3205 // Square root.
3206 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3207              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3208              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3209              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3210              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3211              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3212
3213 // Reciprocal approximations. Note that these typically require refinement
3214 // in order to obtain suitable precision.
3215 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3216              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3217              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3218 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3219              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3220              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3221
3222 // There is no f64 version of the reciprocal approximation instructions.
3223
3224 //===----------------------------------------------------------------------===//
3225 // SSE 1 & 2 - Non-temporal stores
3226 //===----------------------------------------------------------------------===//
3227
3228 let AddedComplexity = 400 in { // Prefer non-temporal versions
3229   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3230                        (ins f128mem:$dst, VR128:$src),
3231                        "movntps\t{$src, $dst|$dst, $src}",
3232                        [(alignednontemporalstore (v4f32 VR128:$src),
3233                                                  addr:$dst)]>, VEX;
3234   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3235                        (ins f128mem:$dst, VR128:$src),
3236                        "movntpd\t{$src, $dst|$dst, $src}",
3237                        [(alignednontemporalstore (v2f64 VR128:$src),
3238                                                  addr:$dst)]>, VEX;
3239
3240   let ExeDomain = SSEPackedInt in
3241   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3242                            (ins f128mem:$dst, VR128:$src),
3243                            "movntdq\t{$src, $dst|$dst, $src}",
3244                            [(alignednontemporalstore (v2i64 VR128:$src),
3245                                                      addr:$dst)]>, VEX;
3246
3247   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3248             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3249
3250   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3251                        (ins f256mem:$dst, VR256:$src),
3252                        "movntps\t{$src, $dst|$dst, $src}",
3253                        [(alignednontemporalstore (v8f32 VR256:$src),
3254                                                  addr:$dst)]>, VEX;
3255   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3256                        (ins f256mem:$dst, VR256:$src),
3257                        "movntpd\t{$src, $dst|$dst, $src}",
3258                        [(alignednontemporalstore (v4f64 VR256:$src),
3259                                                  addr:$dst)]>, VEX;
3260   let ExeDomain = SSEPackedInt in
3261   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3262                       (ins f256mem:$dst, VR256:$src),
3263                       "movntdq\t{$src, $dst|$dst, $src}",
3264                       [(alignednontemporalstore (v4i64 VR256:$src),
3265                                                 addr:$dst)]>, VEX;
3266 }
3267
3268 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3269           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3270 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3271           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3272 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3273           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3274
3275 let AddedComplexity = 400 in { // Prefer non-temporal versions
3276 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3277                     "movntps\t{$src, $dst|$dst, $src}",
3278                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3279 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3280                     "movntpd\t{$src, $dst|$dst, $src}",
3281                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3282
3283 let ExeDomain = SSEPackedInt in
3284 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3285                     "movntdq\t{$src, $dst|$dst, $src}",
3286                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3287
3288 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3289           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3290
3291 // There is no AVX form for instructions below this point
3292 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3293                  "movnti{l}\t{$src, $dst|$dst, $src}",
3294                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3295                TB, Requires<[HasXMMInt]>;
3296 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3297                      "movnti{q}\t{$src, $dst|$dst, $src}",
3298                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3299                   TB, Requires<[HasXMMInt]>;
3300 }
3301
3302 //===----------------------------------------------------------------------===//
3303 // SSE 1 & 2 - Prefetch and memory fence
3304 //===----------------------------------------------------------------------===//
3305
3306 // Prefetch intrinsic.
3307 let Predicates = [HasXMM] in {
3308 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3309     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3310 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3311     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3312 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3313     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3314 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3315     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3316 }
3317
3318 // Flush cache
3319 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3320                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3321               TB, Requires<[HasXMMInt]>;
3322
3323 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3324 // was introduced with SSE2, it's backward compatible.
3325 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3326
3327 // Load, store, and memory fence
3328 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3329                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasXMM]>;
3330 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3331                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasXMMInt]>;
3332 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3333                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasXMMInt]>;
3334
3335 def : Pat<(X86SFence), (SFENCE)>;
3336 def : Pat<(X86LFence), (LFENCE)>;
3337 def : Pat<(X86MFence), (MFENCE)>;
3338
3339 //===----------------------------------------------------------------------===//
3340 // SSE 1 & 2 - Load/Store XCSR register
3341 //===----------------------------------------------------------------------===//
3342
3343 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3344                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3345 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3346                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3347
3348 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3349                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3350 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3351                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3352
3353 //===---------------------------------------------------------------------===//
3354 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3355 //===---------------------------------------------------------------------===//
3356
3357 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3358
3359 let neverHasSideEffects = 1 in {
3360 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3361                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3362 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3363                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3364 }
3365 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3366                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3367 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3368                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3369
3370 // For Disassembler
3371 let isCodeGenOnly = 1 in {
3372 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3373                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3374 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3375                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3376 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3377                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3378 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3379                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3380 }
3381
3382 let canFoldAsLoad = 1, mayLoad = 1 in {
3383 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3384                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3385 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3386                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3387 let Predicates = [HasAVX] in {
3388   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3389                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3390   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3391                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3392 }
3393 }
3394
3395 let mayStore = 1 in {
3396 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3397                      (ins i128mem:$dst, VR128:$src),
3398                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3399 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3400                      (ins i256mem:$dst, VR256:$src),
3401                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3402 let Predicates = [HasAVX] in {
3403 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3404                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3405 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3406                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3407 }
3408 }
3409
3410 let neverHasSideEffects = 1 in
3411 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3412                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3413
3414 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3415                    "movdqu\t{$src, $dst|$dst, $src}",
3416                    []>, XS, Requires<[HasSSE2]>;
3417
3418 // For Disassembler
3419 let isCodeGenOnly = 1 in {
3420 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3421                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3422
3423 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3424                        "movdqu\t{$src, $dst|$dst, $src}",
3425                        []>, XS, Requires<[HasSSE2]>;
3426 }
3427
3428 let canFoldAsLoad = 1, mayLoad = 1 in {
3429 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3430                    "movdqa\t{$src, $dst|$dst, $src}",
3431                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3432 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3433                    "movdqu\t{$src, $dst|$dst, $src}",
3434                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3435                  XS, Requires<[HasSSE2]>;
3436 }
3437
3438 let mayStore = 1 in {
3439 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3440                    "movdqa\t{$src, $dst|$dst, $src}",
3441                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3442 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3443                    "movdqu\t{$src, $dst|$dst, $src}",
3444                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3445                  XS, Requires<[HasSSE2]>;
3446 }
3447
3448 // Intrinsic forms of MOVDQU load and store
3449 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3450                        "vmovdqu\t{$src, $dst|$dst, $src}",
3451                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3452                      XS, VEX, Requires<[HasAVX]>;
3453
3454 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3455                        "movdqu\t{$src, $dst|$dst, $src}",
3456                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3457                      XS, Requires<[HasSSE2]>;
3458
3459 } // ExeDomain = SSEPackedInt
3460
3461 let Predicates = [HasAVX] in {
3462   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3463   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3464             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3465 }
3466
3467 //===---------------------------------------------------------------------===//
3468 // SSE2 - Packed Integer Arithmetic Instructions
3469 //===---------------------------------------------------------------------===//
3470
3471 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3472
3473 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3474                             RegisterClass RC, PatFrag memop_frag,
3475                             X86MemOperand x86memop, bit IsCommutable = 0,
3476                             bit Is2Addr = 1> {
3477   let isCommutable = IsCommutable in
3478   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3479        (ins RC:$src1, RC:$src2),
3480        !if(Is2Addr,
3481            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3482            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3483        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3484   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3485        (ins RC:$src1, x86memop:$src2),
3486        !if(Is2Addr,
3487            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3488            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3489        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3490 }
3491
3492 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3493                              string OpcodeStr, Intrinsic IntId,
3494                              Intrinsic IntId2, RegisterClass RC,
3495                              bit Is2Addr = 1> {
3496   // src2 is always 128-bit
3497   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3498        (ins RC:$src1, VR128:$src2),
3499        !if(Is2Addr,
3500            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3501            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3502        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3503   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3504        (ins RC:$src1, i128mem:$src2),
3505        !if(Is2Addr,
3506            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3507            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3508        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3509   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3510        (ins RC:$src1, i32i8imm:$src2),
3511        !if(Is2Addr,
3512            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3513            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3514        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3515 }
3516
3517 } // ExeDomain = SSEPackedInt
3518
3519 // 128-bit Integer Arithmetic
3520
3521 let Predicates = [HasAVX] in {
3522 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3523                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3524 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3525                             i128mem, 1, 0>, VEX_4V;
3526 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3527                             i128mem, 1, 0>, VEX_4V;
3528 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3529                             i128mem, 1, 0>, VEX_4V;
3530 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3531                             i128mem, 1, 0>, VEX_4V;
3532 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3533                             i128mem, 0, 0>, VEX_4V;
3534 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3535                             i128mem, 0, 0>, VEX_4V;
3536 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3537                             i128mem, 0, 0>, VEX_4V;
3538 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3539                             i128mem, 0, 0>, VEX_4V;
3540
3541 // Intrinsic forms
3542 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3543                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3544 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3545                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3546 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3547                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3548 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3549                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3550 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3551                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3552 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3553                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3554 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3555                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3556 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3557                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3558 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3559                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3560 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3561                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3562 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3563                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3564 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3565                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3566 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3567                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3568 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3569                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3570 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3571                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3572 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3573                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3574 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3575                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3576 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3577                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3578 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3579                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3580 }
3581
3582 let Predicates = [HasAVX2] in {
3583 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3584                              i256mem, 1, 0>, VEX_4V;
3585 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3586                              i256mem, 1, 0>, VEX_4V;
3587 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3588                              i256mem, 1, 0>, VEX_4V;
3589 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3590                              i256mem, 1, 0>, VEX_4V;
3591 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3592                              i256mem, 1, 0>, VEX_4V;
3593 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3594                              i256mem, 0, 0>, VEX_4V;
3595 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3596                              i256mem, 0, 0>, VEX_4V;
3597 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3598                              i256mem, 0, 0>, VEX_4V;
3599 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3600                              i256mem, 0, 0>, VEX_4V;
3601
3602 // Intrinsic forms
3603 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3604                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3605 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3606                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3607 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3608                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3609 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3610                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3611 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3612                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3613 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3614                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3615 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3616                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3617 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3618                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3619 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3620                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3621 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3622                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3623 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3624                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3625 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3626                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3627 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3628                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3629 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3630                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3631 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3632                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3633 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3634                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3635 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3636                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3637 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3638                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3639 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3640                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3641 }
3642
3643 let Constraints = "$src1 = $dst" in {
3644 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3645                            i128mem, 1>;
3646 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3647                            i128mem, 1>;
3648 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3649                            i128mem, 1>;
3650 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3651                            i128mem, 1>;
3652 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3653                            i128mem, 1>;
3654 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3655                           i128mem>;
3656 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3657                           i128mem>;
3658 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3659                           i128mem>;
3660 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3661                           i128mem>;
3662
3663 // Intrinsic forms
3664 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3665                                 VR128, memopv2i64, i128mem>;
3666 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3667                                 VR128, memopv2i64, i128mem>;
3668 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3669                                 VR128, memopv2i64, i128mem>;
3670 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3671                                 VR128, memopv2i64, i128mem>;
3672 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3673                                 VR128, memopv2i64, i128mem, 1>;
3674 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3675                                 VR128, memopv2i64, i128mem, 1>;
3676 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3677                                 VR128, memopv2i64, i128mem, 1>;
3678 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3679                                 VR128, memopv2i64, i128mem, 1>;
3680 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3681                                 VR128, memopv2i64, i128mem, 1>;
3682 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3683                                 VR128, memopv2i64, i128mem, 1>;
3684 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3685                                 VR128, memopv2i64, i128mem, 1>;
3686 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3687                                 VR128, memopv2i64, i128mem, 1>;
3688 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3689                                 VR128, memopv2i64, i128mem, 1>;
3690 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3691                                 VR128, memopv2i64, i128mem, 1>;
3692 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3693                                 VR128, memopv2i64, i128mem, 1>;
3694 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3695                                 VR128, memopv2i64, i128mem, 1>;
3696 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3697                                 VR128, memopv2i64, i128mem, 1>;
3698 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3699                                 VR128, memopv2i64, i128mem, 1>;
3700 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3701                                 VR128, memopv2i64, i128mem, 1>;
3702
3703 } // Constraints = "$src1 = $dst"
3704
3705 //===---------------------------------------------------------------------===//
3706 // SSE2 - Packed Integer Logical Instructions
3707 //===---------------------------------------------------------------------===//
3708
3709 let Predicates = [HasAVX] in {
3710 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3711                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3712                                 VR128, 0>, VEX_4V;
3713 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3714                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3715                                 VR128, 0>, VEX_4V;
3716 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3717                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3718                                 VR128, 0>, VEX_4V;
3719
3720 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3721                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3722                                 VR128, 0>, VEX_4V;
3723 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3724                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3725                                 VR128, 0>, VEX_4V;
3726 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3727                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3728                                 VR128, 0>, VEX_4V;
3729
3730 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3731                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3732                                 VR128, 0>, VEX_4V;
3733 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3734                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3735                                 VR128, 0>, VEX_4V;
3736
3737 let ExeDomain = SSEPackedInt in {
3738   let neverHasSideEffects = 1 in {
3739     // 128-bit logical shifts.
3740     def VPSLLDQri : PDIi8<0x73, MRM7r,
3741                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3742                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3743                       VEX_4V;
3744     def VPSRLDQri : PDIi8<0x73, MRM3r,
3745                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3746                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3747                       VEX_4V;
3748     // PSRADQri doesn't exist in SSE[1-3].
3749   }
3750 }
3751 }
3752
3753 let Predicates = [HasAVX2] in {
3754 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3755                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3756                                  VR256, 0>, VEX_4V;
3757 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3758                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3759                                  VR256, 0>, VEX_4V;
3760 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3761                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3762                                  VR256, 0>, VEX_4V;
3763
3764 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3765                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3766                                  VR256, 0>, VEX_4V;
3767 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3768                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3769                                  VR256, 0>, VEX_4V;
3770 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3771                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3772                                  VR256, 0>, VEX_4V;
3773
3774 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3775                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3776                                  VR256, 0>, VEX_4V;
3777 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3778                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3779                                  VR256, 0>, VEX_4V;
3780
3781 let ExeDomain = SSEPackedInt in {
3782   let neverHasSideEffects = 1 in {
3783     // 128-bit logical shifts.
3784     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3785                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3786                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3787                       VEX_4V;
3788     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3789                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3790                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3791                       VEX_4V;
3792     // PSRADQYri doesn't exist in SSE[1-3].
3793   }
3794 }
3795 }
3796
3797 let Constraints = "$src1 = $dst" in {
3798 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3799                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3800                                VR128>;
3801 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3802                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3803                                VR128>;
3804 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3805                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3806                                VR128>;
3807
3808 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3809                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3810                                VR128>;
3811 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3812                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3813                                VR128>;
3814 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3815                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3816                                VR128>;
3817
3818 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3819                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3820                                VR128>;
3821 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3822                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3823                                VR128>;
3824
3825 let ExeDomain = SSEPackedInt in {
3826   let neverHasSideEffects = 1 in {
3827     // 128-bit logical shifts.
3828     def PSLLDQri : PDIi8<0x73, MRM7r,
3829                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3830                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3831     def PSRLDQri : PDIi8<0x73, MRM3r,
3832                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3833                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3834     // PSRADQri doesn't exist in SSE[1-3].
3835   }
3836 }
3837 } // Constraints = "$src1 = $dst"
3838
3839 let Predicates = [HasAVX] in {
3840   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3841             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3842   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3843             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3844   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3845             (VPSLLDQri VR128:$src1, imm:$src2)>;
3846   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3847             (VPSRLDQri VR128:$src1, imm:$src2)>;
3848   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3849             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3850
3851   // Shift up / down and insert zero's.
3852   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3853             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3854   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3855             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3856 }
3857
3858 let Predicates = [HasAVX2] in {
3859   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3860             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3861   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3862             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3863   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3864             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3865   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3866             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3867 }
3868
3869 let Predicates = [HasSSE2] in {
3870   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3871             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3872   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3873             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3874   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3875             (PSLLDQri VR128:$src1, imm:$src2)>;
3876   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3877             (PSRLDQri VR128:$src1, imm:$src2)>;
3878   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3879             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3880
3881   // Shift up / down and insert zero's.
3882   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3883             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3884   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3885             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3886 }
3887
3888 //===---------------------------------------------------------------------===//
3889 // SSE2 - Packed Integer Comparison Instructions
3890 //===---------------------------------------------------------------------===//
3891
3892 let Predicates = [HasAVX] in {
3893   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3894                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3895   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3896                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3897   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3898                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3899   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3900                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3901   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3902                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3903   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3904                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3905
3906   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3907             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3908   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3909                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3910             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3911   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3912             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3913   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3914                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3915             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3916   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3917             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3918   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3919                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3920             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3921
3922   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3923             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3924   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3925                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3926             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3927   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3928             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3929   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3930                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3931             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3932   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3933             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3934   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3935                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3936             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3937 }
3938
3939 let Predicates = [HasAVX2] in {
3940   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3941                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3942   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3943                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3944   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3945                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3946   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3947                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3948   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3949                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3950   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3951                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3952
3953   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3954             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3955   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3956                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3957             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3958   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3959             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3960   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3961                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3962             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3963   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3964             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3965   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3966                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3967             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3968
3969   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3970             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3971   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3972                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3973             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3974   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3975             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3976   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3977                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3978             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3979   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3980             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3981   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3982                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3983             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3984 }
3985
3986 let Constraints = "$src1 = $dst" in {
3987   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3988                                    VR128, memopv2i64, i128mem, 1>;
3989   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3990                                    VR128, memopv2i64, i128mem, 1>;
3991   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3992                                    VR128, memopv2i64, i128mem, 1>;
3993   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3994                                    VR128, memopv2i64, i128mem>;
3995   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3996                                    VR128, memopv2i64, i128mem>;
3997   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3998                                    VR128, memopv2i64, i128mem>;
3999 } // Constraints = "$src1 = $dst"
4000
4001 let Predicates = [HasSSE2] in {
4002   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
4003             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
4004   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
4005                     (bc_v16i8 (memopv2i64 addr:$src2)))),
4006             (PCMPEQBrm VR128:$src1, addr:$src2)>;
4007   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
4008             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
4009   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
4010                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4011             (PCMPEQWrm VR128:$src1, addr:$src2)>;
4012   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
4013             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
4014   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
4015                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4016             (PCMPEQDrm VR128:$src1, addr:$src2)>;
4017
4018   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
4019             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
4020   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
4021              (bc_v16i8 (memopv2i64 addr:$src2)))),
4022             (PCMPGTBrm VR128:$src1, addr:$src2)>;
4023   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
4024             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
4025   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
4026                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4027             (PCMPGTWrm VR128:$src1, addr:$src2)>;
4028   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
4029             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
4030   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
4031                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4032             (PCMPGTDrm VR128:$src1, addr:$src2)>;
4033 }
4034
4035 //===---------------------------------------------------------------------===//
4036 // SSE2 - Packed Integer Pack Instructions
4037 //===---------------------------------------------------------------------===//
4038
4039 let Predicates = [HasAVX] in {
4040 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4041                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4042 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4043                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4044 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4045                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4046 }
4047
4048 let Predicates = [HasAVX2] in {
4049 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4050                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4051 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4052                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4053 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4054                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4055 }
4056
4057 let Constraints = "$src1 = $dst" in {
4058 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4059                                  VR128, memopv2i64, i128mem>;
4060 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4061                                  VR128, memopv2i64, i128mem>;
4062 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4063                                  VR128, memopv2i64, i128mem>;
4064 } // Constraints = "$src1 = $dst"
4065
4066 //===---------------------------------------------------------------------===//
4067 // SSE2 - Packed Integer Shuffle Instructions
4068 //===---------------------------------------------------------------------===//
4069
4070 let ExeDomain = SSEPackedInt in {
4071 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4072                          PatFrag bc_frag> {
4073 def ri : Ii8<0x70, MRMSrcReg,
4074               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4075               !strconcat(OpcodeStr,
4076                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4077               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4078                                                       (undef))))]>;
4079 def mi : Ii8<0x70, MRMSrcMem,
4080               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4081               !strconcat(OpcodeStr,
4082                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4083               [(set VR128:$dst, (vt (pshuf_frag:$src2
4084                                       (bc_frag (memopv2i64 addr:$src1)),
4085                                       (undef))))]>;
4086 }
4087
4088 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4089                            PatFrag bc_frag> {
4090 def Yri : Ii8<0x70, MRMSrcReg,
4091               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4092               !strconcat(OpcodeStr,
4093                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4094               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4095                                                       (undef))))]>;
4096 def Ymi : Ii8<0x70, MRMSrcMem,
4097               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4098               !strconcat(OpcodeStr,
4099                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4100               [(set VR256:$dst, (vt (pshuf_frag:$src2
4101                                       (bc_frag (memopv4i64 addr:$src1)),
4102                                       (undef))))]>;
4103 }
4104 } // ExeDomain = SSEPackedInt
4105
4106 let Predicates = [HasAVX] in {
4107   let AddedComplexity = 5 in
4108   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4109                                VEX;
4110
4111   // SSE2 with ImmT == Imm8 and XS prefix.
4112   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4113                                VEX;
4114
4115   // SSE2 with ImmT == Imm8 and XD prefix.
4116   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4117                                VEX;
4118
4119   let AddedComplexity = 5 in
4120   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4121             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4122   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4123   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4124             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4125
4126   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4127                                    (i8 imm:$imm))),
4128             (VPSHUFDmi addr:$src1, imm:$imm)>;
4129   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4130                                    (i8 imm:$imm))),
4131             (VPSHUFDmi addr:$src1, imm:$imm)>;
4132   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4133             (VPSHUFDri VR128:$src1, imm:$imm)>;
4134   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4135             (VPSHUFDri VR128:$src1, imm:$imm)>;
4136   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4137             (VPSHUFHWri VR128:$src, imm:$imm)>;
4138   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4139                                (i8 imm:$imm))),
4140             (VPSHUFHWmi addr:$src, imm:$imm)>;
4141   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4142             (VPSHUFLWri VR128:$src, imm:$imm)>;
4143   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4144                                (i8 imm:$imm))),
4145             (VPSHUFLWmi addr:$src, imm:$imm)>;
4146 }
4147
4148 let Predicates = [HasAVX2] in {
4149   let AddedComplexity = 5 in
4150   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4151                                  OpSize, VEX;
4152
4153   // SSE2 with ImmT == Imm8 and XS prefix.
4154   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4155                                   VEX;
4156
4157   // SSE2 with ImmT == Imm8 and XD prefix.
4158   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4159                                   VEX;
4160 }
4161
4162 let Predicates = [HasSSE2] in {
4163   let AddedComplexity = 5 in
4164   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4165
4166   // SSE2 with ImmT == Imm8 and XS prefix.
4167   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4168
4169   // SSE2 with ImmT == Imm8 and XD prefix.
4170   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4171
4172   let AddedComplexity = 5 in
4173   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4174             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4175   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4176   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4177             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4178
4179   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4180                                    (i8 imm:$imm))),
4181             (PSHUFDmi addr:$src1, imm:$imm)>;
4182   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4183                                    (i8 imm:$imm))),
4184             (PSHUFDmi addr:$src1, imm:$imm)>;
4185   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4186             (PSHUFDri VR128:$src1, imm:$imm)>;
4187   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4188             (PSHUFDri VR128:$src1, imm:$imm)>;
4189   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4190             (PSHUFHWri VR128:$src, imm:$imm)>;
4191   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4192                                (i8 imm:$imm))),
4193             (PSHUFHWmi addr:$src, imm:$imm)>;
4194   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4195             (PSHUFLWri VR128:$src, imm:$imm)>;
4196   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4197                                (i8 imm:$imm))),
4198             (PSHUFLWmi addr:$src, imm:$imm)>;
4199 }
4200
4201 //===---------------------------------------------------------------------===//
4202 // SSE2 - Packed Integer Unpack Instructions
4203 //===---------------------------------------------------------------------===//
4204
4205 let ExeDomain = SSEPackedInt in {
4206 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4207                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4208   def rr : PDI<opc, MRMSrcReg,
4209       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4210       !if(Is2Addr,
4211           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4212           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4213       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4214   def rm : PDI<opc, MRMSrcMem,
4215       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4216       !if(Is2Addr,
4217           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4218           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4219       [(set VR128:$dst, (OpNode VR128:$src1,
4220                                   (bc_frag (memopv2i64
4221                                                addr:$src2))))]>;
4222 }
4223
4224 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4225                          SDNode OpNode, PatFrag bc_frag> {
4226   def Yrr : PDI<opc, MRMSrcReg,
4227       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4228       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4229       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4230   def Yrm : PDI<opc, MRMSrcMem,
4231       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4232       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4233       [(set VR256:$dst, (OpNode VR256:$src1,
4234                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4235 }
4236
4237 let Predicates = [HasAVX] in {
4238   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4239                                  bc_v16i8, 0>, VEX_4V;
4240   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4241                                  bc_v8i16, 0>, VEX_4V;
4242   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4243                                  bc_v4i32, 0>, VEX_4V;
4244   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4245                                  bc_v2i64, 0>, VEX_4V;
4246
4247   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4248                                  bc_v16i8, 0>, VEX_4V;
4249   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4250                                  bc_v8i16, 0>, VEX_4V;
4251   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4252                                  bc_v4i32, 0>, VEX_4V;
4253   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4254                                  bc_v2i64, 0>, VEX_4V;
4255 }
4256
4257 let Predicates = [HasAVX2] in {
4258   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4259                                    bc_v32i8>, VEX_4V;
4260   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4261                                    bc_v16i16>, VEX_4V;
4262   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4263                                    bc_v8i32>, VEX_4V;
4264   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4265                                    bc_v4i64>, VEX_4V;
4266
4267   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4268                                    bc_v32i8>, VEX_4V;
4269   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4270                                    bc_v16i16>, VEX_4V;
4271   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4272                                    bc_v8i32>, VEX_4V;
4273   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4274                                    bc_v4i64>, VEX_4V;
4275 }
4276
4277 let Constraints = "$src1 = $dst" in {
4278   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4279                                 bc_v16i8>;
4280   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4281                                 bc_v8i16>;
4282   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4283                                 bc_v4i32>;
4284   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4285                                 bc_v2i64>;
4286
4287   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4288                                 bc_v16i8>;
4289   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4290                                 bc_v8i16>;
4291   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4292                                 bc_v4i32>;
4293   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4294                                 bc_v2i64>;
4295 }
4296 } // ExeDomain = SSEPackedInt
4297
4298 // Patterns for using AVX1 instructions with integer vectors
4299 // Here to give AVX2 priority
4300 let Predicates = [HasAVX] in {
4301   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4302             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4303   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4304             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4305   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4306             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4307   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4308             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4309
4310   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4311             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4312   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4313             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4314   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4315             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4316   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4317             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4318 }
4319
4320 // Splat v2f64 / v2i64
4321 let AddedComplexity = 10 in {
4322   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4323             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4324   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4325             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4326 }
4327
4328 //===---------------------------------------------------------------------===//
4329 // SSE2 - Packed Integer Extract and Insert
4330 //===---------------------------------------------------------------------===//
4331
4332 let ExeDomain = SSEPackedInt in {
4333 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4334   def rri : Ii8<0xC4, MRMSrcReg,
4335        (outs VR128:$dst), (ins VR128:$src1,
4336         GR32:$src2, i32i8imm:$src3),
4337        !if(Is2Addr,
4338            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4339            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4340        [(set VR128:$dst,
4341          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4342   def rmi : Ii8<0xC4, MRMSrcMem,
4343                        (outs VR128:$dst), (ins VR128:$src1,
4344                         i16mem:$src2, i32i8imm:$src3),
4345        !if(Is2Addr,
4346            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4347            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4348        [(set VR128:$dst,
4349          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4350                     imm:$src3))]>;
4351 }
4352
4353 // Extract
4354 let Predicates = [HasAVX] in
4355 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4356                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4357                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4358                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4359                                                 imm:$src2))]>, TB, OpSize, VEX;
4360 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4361                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4362                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4363                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4364                                                 imm:$src2))]>;
4365
4366 // Insert
4367 let Predicates = [HasAVX] in {
4368   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4369   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4370        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4371        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4372        []>, TB, OpSize, VEX_4V;
4373 }
4374
4375 let Constraints = "$src1 = $dst" in
4376   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4377
4378 } // ExeDomain = SSEPackedInt
4379
4380 //===---------------------------------------------------------------------===//
4381 // SSE2 - Packed Mask Creation
4382 //===---------------------------------------------------------------------===//
4383
4384 let ExeDomain = SSEPackedInt in {
4385
4386 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4387            "pmovmskb\t{$src, $dst|$dst, $src}",
4388            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4389 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4390            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4391
4392 let Predicates = [HasAVX2] in {
4393 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4394            "pmovmskb\t{$src, $dst|$dst, $src}",
4395            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4396 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4397            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4398 }
4399
4400 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4401            "pmovmskb\t{$src, $dst|$dst, $src}",
4402            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4403
4404 } // ExeDomain = SSEPackedInt
4405
4406 //===---------------------------------------------------------------------===//
4407 // SSE2 - Conditional Store
4408 //===---------------------------------------------------------------------===//
4409
4410 let ExeDomain = SSEPackedInt in {
4411
4412 let Uses = [EDI] in
4413 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4414            (ins VR128:$src, VR128:$mask),
4415            "maskmovdqu\t{$mask, $src|$src, $mask}",
4416            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4417 let Uses = [RDI] in
4418 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4419            (ins VR128:$src, VR128:$mask),
4420            "maskmovdqu\t{$mask, $src|$src, $mask}",
4421            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4422
4423 let Uses = [EDI] in
4424 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4425            "maskmovdqu\t{$mask, $src|$src, $mask}",
4426            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4427 let Uses = [RDI] in
4428 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4429            "maskmovdqu\t{$mask, $src|$src, $mask}",
4430            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4431
4432 } // ExeDomain = SSEPackedInt
4433
4434 //===---------------------------------------------------------------------===//
4435 // SSE2 - Move Doubleword
4436 //===---------------------------------------------------------------------===//
4437
4438 //===---------------------------------------------------------------------===//
4439 // Move Int Doubleword to Packed Double Int
4440 //
4441 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4442                       "movd\t{$src, $dst|$dst, $src}",
4443                       [(set VR128:$dst,
4444                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4445 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4446                       "movd\t{$src, $dst|$dst, $src}",
4447                       [(set VR128:$dst,
4448                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4449                       VEX;
4450 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4451                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4452                         [(set VR128:$dst,
4453                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4454 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4455                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4456                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4457
4458 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4459                       "movd\t{$src, $dst|$dst, $src}",
4460                       [(set VR128:$dst,
4461                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4462 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4463                       "movd\t{$src, $dst|$dst, $src}",
4464                       [(set VR128:$dst,
4465                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4466 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4467                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4468                         [(set VR128:$dst,
4469                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4470 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4471                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4472                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4473
4474 //===---------------------------------------------------------------------===//
4475 // Move Int Doubleword to Single Scalar
4476 //
4477 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4478                       "movd\t{$src, $dst|$dst, $src}",
4479                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4480
4481 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4482                       "movd\t{$src, $dst|$dst, $src}",
4483                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4484                       VEX;
4485 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4486                       "movd\t{$src, $dst|$dst, $src}",
4487                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4488
4489 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4490                       "movd\t{$src, $dst|$dst, $src}",
4491                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4492
4493 //===---------------------------------------------------------------------===//
4494 // Move Packed Doubleword Int to Packed Double Int
4495 //
4496 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4497                        "movd\t{$src, $dst|$dst, $src}",
4498                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4499                                         (iPTR 0)))]>, VEX;
4500 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4501                        (ins i32mem:$dst, VR128:$src),
4502                        "movd\t{$src, $dst|$dst, $src}",
4503                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4504                                      (iPTR 0))), addr:$dst)]>, VEX;
4505 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4506                        "movd\t{$src, $dst|$dst, $src}",
4507                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4508                                         (iPTR 0)))]>;
4509 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4510                        "movd\t{$src, $dst|$dst, $src}",
4511                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4512                                      (iPTR 0))), addr:$dst)]>;
4513
4514 //===---------------------------------------------------------------------===//
4515 // Move Packed Doubleword Int first element to Doubleword Int
4516 //
4517 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4518                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4519                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4520                                                            (iPTR 0)))]>,
4521                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4522
4523 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4524                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4525                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4526                                                          (iPTR 0)))]>;
4527
4528 //===---------------------------------------------------------------------===//
4529 // Bitcast FR64 <-> GR64
4530 //
4531 let Predicates = [HasAVX] in
4532 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4533                         "vmovq\t{$src, $dst|$dst, $src}",
4534                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4535                         VEX;
4536 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4537                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4538                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4539 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4540                          "movq\t{$src, $dst|$dst, $src}",
4541                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4542
4543 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4544                        "movq\t{$src, $dst|$dst, $src}",
4545                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4546 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4547                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4548                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4549 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4550                        "movq\t{$src, $dst|$dst, $src}",
4551                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4552
4553 //===---------------------------------------------------------------------===//
4554 // Move Scalar Single to Double Int
4555 //
4556 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4557                       "movd\t{$src, $dst|$dst, $src}",
4558                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4559 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4560                       "movd\t{$src, $dst|$dst, $src}",
4561                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4562 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4563                       "movd\t{$src, $dst|$dst, $src}",
4564                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4565 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4566                       "movd\t{$src, $dst|$dst, $src}",
4567                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4568
4569 //===---------------------------------------------------------------------===//
4570 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4571 //
4572 let AddedComplexity = 15 in {
4573 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4574                        "movd\t{$src, $dst|$dst, $src}",
4575                        [(set VR128:$dst, (v4i32 (X86vzmovl
4576                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4577                                       VEX;
4578 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4579                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4580                        [(set VR128:$dst, (v2i64 (X86vzmovl
4581                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4582                                       VEX, VEX_W;
4583 }
4584 let AddedComplexity = 15 in {
4585 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4586                        "movd\t{$src, $dst|$dst, $src}",
4587                        [(set VR128:$dst, (v4i32 (X86vzmovl
4588                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4589 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4590                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4591                        [(set VR128:$dst, (v2i64 (X86vzmovl
4592                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4593 }
4594
4595 let AddedComplexity = 20 in {
4596 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4597                        "movd\t{$src, $dst|$dst, $src}",
4598                        [(set VR128:$dst,
4599                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4600                                                    (loadi32 addr:$src))))))]>,
4601                                                    VEX;
4602 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4603                        "movd\t{$src, $dst|$dst, $src}",
4604                        [(set VR128:$dst,
4605                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4606                                                    (loadi32 addr:$src))))))]>;
4607 }
4608
4609 let Predicates = [HasAVX] in {
4610   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4611   let AddedComplexity = 20 in {
4612     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4613               (VMOVZDI2PDIrm addr:$src)>;
4614     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4615               (VMOVZDI2PDIrm addr:$src)>;
4616     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4617               (VMOVZDI2PDIrm addr:$src)>;
4618   }
4619   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4620   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4621                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4622             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4623   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4624                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4625             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4626 }
4627
4628 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4629   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4630             (MOVZDI2PDIrm addr:$src)>;
4631   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4632             (MOVZDI2PDIrm addr:$src)>;
4633   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4634             (MOVZDI2PDIrm addr:$src)>;
4635 }
4636
4637 // These are the correct encodings of the instructions so that we know how to
4638 // read correct assembly, even though we continue to emit the wrong ones for
4639 // compatibility with Darwin's buggy assembler.
4640 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4641                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4642 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4643                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4644 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4645                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4646 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4647                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4648 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4649                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4650 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4651                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4652
4653 //===---------------------------------------------------------------------===//
4654 // SSE2 - Move Quadword
4655 //===---------------------------------------------------------------------===//
4656
4657 //===---------------------------------------------------------------------===//
4658 // Move Quadword Int to Packed Quadword Int
4659 //
4660 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4661                     "vmovq\t{$src, $dst|$dst, $src}",
4662                     [(set VR128:$dst,
4663                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4664                     VEX, Requires<[HasAVX]>;
4665 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4666                     "movq\t{$src, $dst|$dst, $src}",
4667                     [(set VR128:$dst,
4668                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4669                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4670
4671 //===---------------------------------------------------------------------===//
4672 // Move Packed Quadword Int to Quadword Int
4673 //
4674 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4675                       "movq\t{$src, $dst|$dst, $src}",
4676                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4677                                     (iPTR 0))), addr:$dst)]>, VEX;
4678 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4679                       "movq\t{$src, $dst|$dst, $src}",
4680                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4681                                     (iPTR 0))), addr:$dst)]>;
4682
4683 //===---------------------------------------------------------------------===//
4684 // Store / copy lower 64-bits of a XMM register.
4685 //
4686 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4687                      "movq\t{$src, $dst|$dst, $src}",
4688                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4689 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4690                      "movq\t{$src, $dst|$dst, $src}",
4691                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4692
4693 let AddedComplexity = 20 in
4694 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4695                      "vmovq\t{$src, $dst|$dst, $src}",
4696                      [(set VR128:$dst,
4697                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4698                                                  (loadi64 addr:$src))))))]>,
4699                      XS, VEX, Requires<[HasAVX]>;
4700
4701 let AddedComplexity = 20 in
4702 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4703                      "movq\t{$src, $dst|$dst, $src}",
4704                      [(set VR128:$dst,
4705                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4706                                                  (loadi64 addr:$src))))))]>,
4707                      XS, Requires<[HasSSE2]>;
4708
4709 let Predicates = [HasAVX], AddedComplexity = 20 in {
4710   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4711             (VMOVZQI2PQIrm addr:$src)>;
4712   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4713             (VMOVZQI2PQIrm addr:$src)>;
4714   def : Pat<(v2i64 (X86vzload addr:$src)),
4715             (VMOVZQI2PQIrm addr:$src)>;
4716 }
4717
4718 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4719   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4720             (MOVZQI2PQIrm addr:$src)>;
4721   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4722             (MOVZQI2PQIrm addr:$src)>;
4723   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4724 }
4725
4726 let Predicates = [HasAVX] in {
4727 def : Pat<(v4i64 (X86vzload addr:$src)),
4728           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4729 }
4730
4731 //===---------------------------------------------------------------------===//
4732 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4733 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4734 //
4735 let AddedComplexity = 15 in
4736 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4737                         "vmovq\t{$src, $dst|$dst, $src}",
4738                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4739                       XS, VEX, Requires<[HasAVX]>;
4740 let AddedComplexity = 15 in
4741 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4742                         "movq\t{$src, $dst|$dst, $src}",
4743                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4744                       XS, Requires<[HasSSE2]>;
4745
4746 let AddedComplexity = 20 in
4747 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4748                         "vmovq\t{$src, $dst|$dst, $src}",
4749                     [(set VR128:$dst, (v2i64 (X86vzmovl
4750                                              (loadv2i64 addr:$src))))]>,
4751                       XS, VEX, Requires<[HasAVX]>;
4752 let AddedComplexity = 20 in {
4753 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4754                         "movq\t{$src, $dst|$dst, $src}",
4755                     [(set VR128:$dst, (v2i64 (X86vzmovl
4756                                              (loadv2i64 addr:$src))))]>,
4757                       XS, Requires<[HasSSE2]>;
4758 }
4759
4760 let AddedComplexity = 20 in {
4761   let Predicates = [HasAVX] in {
4762     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4763               (VMOVZPQILo2PQIrm addr:$src)>;
4764     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4765               (VMOVZPQILo2PQIrr VR128:$src)>;
4766   }
4767   let Predicates = [HasSSE2] in {
4768     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4769               (MOVZPQILo2PQIrm addr:$src)>;
4770     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4771               (MOVZPQILo2PQIrr VR128:$src)>;
4772   }
4773 }
4774
4775 // Instructions to match in the assembler
4776 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4777                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4778 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4779                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4780 // Recognize "movd" with GR64 destination, but encode as a "movq"
4781 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4782                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4783
4784 // Instructions for the disassembler
4785 // xr = XMM register
4786 // xm = mem64
4787
4788 let Predicates = [HasAVX] in
4789 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4790                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4791 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4792                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4793
4794 //===---------------------------------------------------------------------===//
4795 // SSE3 - Conversion Instructions
4796 //===---------------------------------------------------------------------===//
4797
4798 // Convert Packed Double FP to Packed DW Integers
4799 let Predicates = [HasAVX] in {
4800 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4801 // register, but the same isn't true when using memory operands instead.
4802 // Provide other assembly rr and rm forms to address this explicitly.
4803 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4804                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4805 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4806                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4807
4808 // XMM only
4809 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4810                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4811 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4812                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4813
4814 // YMM only
4815 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4816                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4817 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4818                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4819 }
4820
4821 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4822                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4823 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4824                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4825
4826 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4827           (VCVTPD2DQYrr VR256:$src)>;
4828 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4829           (VCVTPD2DQYrm addr:$src)>;
4830
4831 // Convert Packed DW Integers to Packed Double FP
4832 let Predicates = [HasAVX] in {
4833 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4834                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4835 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4836                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4837 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4838                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4839 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4840                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4841 }
4842
4843 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4844                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4845 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4846                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4847
4848 // AVX 256-bit register conversion intrinsics
4849 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4850            (VCVTDQ2PDYrr VR128:$src)>;
4851 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4852            (VCVTDQ2PDYrm addr:$src)>;
4853
4854 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4855           (VCVTPD2DQYrr VR256:$src)>;
4856 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4857           (VCVTPD2DQYrm addr:$src)>;
4858
4859 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4860           (VCVTDQ2PDYrr VR128:$src)>;
4861 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4862           (VCVTDQ2PDYrm addr:$src)>;
4863
4864 //===---------------------------------------------------------------------===//
4865 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4866 //===---------------------------------------------------------------------===//
4867 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4868                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4869                               X86MemOperand x86memop> {
4870 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4871                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4872                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4873 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4874                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4875                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4876 }
4877
4878 let Predicates = [HasAVX] in {
4879   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4880                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4881   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4882                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4883   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4884                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4885   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4886                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4887 }
4888 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4889                                    memopv4f32, f128mem>;
4890 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4891                                    memopv4f32, f128mem>;
4892
4893 let Predicates = [HasAVX] in {
4894   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4895             (VMOVSHDUPrr VR128:$src)>;
4896   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4897             (VMOVSHDUPrm addr:$src)>;
4898   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4899             (VMOVSLDUPrr VR128:$src)>;
4900   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4901             (VMOVSLDUPrm addr:$src)>;
4902   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4903             (VMOVSHDUPYrr VR256:$src)>;
4904   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4905             (VMOVSHDUPYrm addr:$src)>;
4906   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4907             (VMOVSLDUPYrr VR256:$src)>;
4908   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4909             (VMOVSLDUPYrm addr:$src)>;
4910 }
4911
4912 let Predicates = [HasSSE3] in {
4913   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4914             (MOVSHDUPrr VR128:$src)>;
4915   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4916             (MOVSHDUPrm addr:$src)>;
4917   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4918             (MOVSLDUPrr VR128:$src)>;
4919   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4920             (MOVSLDUPrm addr:$src)>;
4921 }
4922
4923 //===---------------------------------------------------------------------===//
4924 // SSE3 - Replicate Double FP - MOVDDUP
4925 //===---------------------------------------------------------------------===//
4926
4927 multiclass sse3_replicate_dfp<string OpcodeStr> {
4928 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4929                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4930                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4931 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4932                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4933                     [(set VR128:$dst,
4934                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4935                                       (undef))))]>;
4936 }
4937
4938 // FIXME: Merge with above classe when there're patterns for the ymm version
4939 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4940 let Predicates = [HasAVX] in {
4941   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4942                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4943                       []>;
4944   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4945                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4946                       []>;
4947   }
4948 }
4949
4950 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4951 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4952 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4953
4954 let Predicates = [HasAVX] in {
4955   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4956                    (undef)),
4957             (VMOVDDUPrm addr:$src)>;
4958   let AddedComplexity = 5 in {
4959   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4960   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4961             (VMOVDDUPrm addr:$src)>;
4962   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4963   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4964             (VMOVDDUPrm addr:$src)>;
4965   }
4966   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4967             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4968   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4969             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4970   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4971             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4972   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4973             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4974   def : Pat<(X86Movddup (bc_v2f64
4975                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4976             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4977
4978   // 256-bit version
4979   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4980             (VMOVDDUPYrm addr:$src)>;
4981   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4982             (VMOVDDUPYrm addr:$src)>;
4983   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4984             (VMOVDDUPYrm addr:$src)>;
4985   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4986             (VMOVDDUPYrm addr:$src)>;
4987   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4988             (VMOVDDUPYrr VR256:$src)>;
4989   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4990             (VMOVDDUPYrr VR256:$src)>;
4991 }
4992
4993 let Predicates = [HasSSE3] in {
4994   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4995                    (undef)),
4996             (MOVDDUPrm addr:$src)>;
4997   let AddedComplexity = 5 in {
4998   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4999   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
5000             (MOVDDUPrm addr:$src)>;
5001   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
5002   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
5003             (MOVDDUPrm addr:$src)>;
5004   }
5005   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5006             (MOVDDUPrm addr:$src)>;
5007   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5008             (MOVDDUPrm addr:$src)>;
5009   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5010             (MOVDDUPrm addr:$src)>;
5011   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5012             (MOVDDUPrm addr:$src)>;
5013   def : Pat<(X86Movddup (bc_v2f64
5014                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5015             (MOVDDUPrm addr:$src)>;
5016 }
5017
5018 //===---------------------------------------------------------------------===//
5019 // SSE3 - Move Unaligned Integer
5020 //===---------------------------------------------------------------------===//
5021
5022 let Predicates = [HasAVX] in {
5023   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5024                    "vlddqu\t{$src, $dst|$dst, $src}",
5025                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5026   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5027                    "vlddqu\t{$src, $dst|$dst, $src}",
5028                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5029 }
5030 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5031                    "lddqu\t{$src, $dst|$dst, $src}",
5032                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5033
5034 //===---------------------------------------------------------------------===//
5035 // SSE3 - Arithmetic
5036 //===---------------------------------------------------------------------===//
5037
5038 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5039                        X86MemOperand x86memop, bit Is2Addr = 1> {
5040   def rr : I<0xD0, MRMSrcReg,
5041        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5042        !if(Is2Addr,
5043            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5044            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5045        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5046   def rm : I<0xD0, MRMSrcMem,
5047        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5048        !if(Is2Addr,
5049            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5050            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5051        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5052 }
5053
5054 let Predicates = [HasAVX] in {
5055   let ExeDomain = SSEPackedSingle in {
5056     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5057                                  f128mem, 0>, TB, XD, VEX_4V;
5058     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5059                                  f256mem, 0>, TB, XD, VEX_4V;
5060   }
5061   let ExeDomain = SSEPackedDouble in {
5062     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5063                                  f128mem, 0>, TB, OpSize, VEX_4V;
5064     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5065                                  f256mem, 0>, TB, OpSize, VEX_4V;
5066   }
5067 }
5068 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5069   let ExeDomain = SSEPackedSingle in
5070   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5071                               f128mem>, TB, XD;
5072   let ExeDomain = SSEPackedDouble in
5073   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5074                               f128mem>, TB, OpSize;
5075 }
5076
5077 //===---------------------------------------------------------------------===//
5078 // SSE3 Instructions
5079 //===---------------------------------------------------------------------===//
5080
5081 // Horizontal ops
5082 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5083                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5084   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5085        !if(Is2Addr,
5086          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5087          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5088       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5089
5090   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5091        !if(Is2Addr,
5092          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5093          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5094       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5095 }
5096 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5097                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5098   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5099        !if(Is2Addr,
5100          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5101          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5102       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5103
5104   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5105        !if(Is2Addr,
5106          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5107          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5108       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5109 }
5110
5111 let Predicates = [HasAVX] in {
5112   let ExeDomain = SSEPackedSingle in {
5113     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5114                             X86fhadd, 0>, VEX_4V;
5115     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5116                             X86fhsub, 0>, VEX_4V;
5117     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5118                             X86fhadd, 0>, VEX_4V;
5119     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5120                             X86fhsub, 0>, VEX_4V;
5121   }
5122   let ExeDomain = SSEPackedDouble in {
5123     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5124                             X86fhadd, 0>, VEX_4V;
5125     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5126                             X86fhsub, 0>, VEX_4V;
5127     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5128                             X86fhadd, 0>, VEX_4V;
5129     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5130                             X86fhsub, 0>, VEX_4V;
5131   }
5132 }
5133
5134 let Constraints = "$src1 = $dst" in {
5135   let ExeDomain = SSEPackedSingle in {
5136     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5137     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5138   }
5139   let ExeDomain = SSEPackedDouble in {
5140     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5141     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5142   }
5143 }
5144
5145 //===---------------------------------------------------------------------===//
5146 // SSSE3 - Packed Absolute Instructions
5147 //===---------------------------------------------------------------------===//
5148
5149
5150 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5151 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5152                             Intrinsic IntId128> {
5153   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5154                     (ins VR128:$src),
5155                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5156                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5157                     OpSize;
5158
5159   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5160                     (ins i128mem:$src),
5161                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5162                     [(set VR128:$dst,
5163                       (IntId128
5164                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5165 }
5166
5167 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5168 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5169                               Intrinsic IntId256> {
5170   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5171                     (ins VR256:$src),
5172                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5173                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5174                     OpSize;
5175
5176   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5177                     (ins i256mem:$src),
5178                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5179                     [(set VR256:$dst,
5180                       (IntId256
5181                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5182 }
5183
5184 let Predicates = [HasAVX] in {
5185   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5186                                   int_x86_ssse3_pabs_b_128>, VEX;
5187   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5188                                   int_x86_ssse3_pabs_w_128>, VEX;
5189   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5190                                   int_x86_ssse3_pabs_d_128>, VEX;
5191 }
5192
5193 let Predicates = [HasAVX2] in {
5194   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5195                                     int_x86_avx2_pabs_b>, VEX;
5196   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5197                                     int_x86_avx2_pabs_w>, VEX;
5198   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5199                                     int_x86_avx2_pabs_d>, VEX;
5200 }
5201
5202 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5203                               int_x86_ssse3_pabs_b_128>;
5204 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5205                               int_x86_ssse3_pabs_w_128>;
5206 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5207                               int_x86_ssse3_pabs_d_128>;
5208
5209 //===---------------------------------------------------------------------===//
5210 // SSSE3 - Packed Binary Operator Instructions
5211 //===---------------------------------------------------------------------===//
5212
5213 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5214 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5215                              Intrinsic IntId128, bit Is2Addr = 1> {
5216   let isCommutable = 1 in
5217   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5218        (ins VR128:$src1, VR128:$src2),
5219        !if(Is2Addr,
5220          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5221          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5222        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5223        OpSize;
5224   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5225        (ins VR128:$src1, i128mem:$src2),
5226        !if(Is2Addr,
5227          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5228          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5229        [(set VR128:$dst,
5230          (IntId128 VR128:$src1,
5231           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5232 }
5233
5234 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5235                                Intrinsic IntId256> {
5236   let isCommutable = 1 in
5237   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5238        (ins VR256:$src1, VR256:$src2),
5239        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5240        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5241        OpSize;
5242   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5243        (ins VR256:$src1, i256mem:$src2),
5244        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5245        [(set VR256:$dst,
5246          (IntId256 VR256:$src1,
5247           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5248 }
5249
5250 let ImmT = NoImm, Predicates = [HasAVX] in {
5251 let isCommutable = 0 in {
5252   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5253                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5254   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5255                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5256   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5257                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5258   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5259                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5260   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5261                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5262   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5263                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5264   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5265                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5266   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5267                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5268   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5269                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5270   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5271                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5272   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5273                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5274 }
5275 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5276                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5277 }
5278
5279 let ImmT = NoImm, Predicates = [HasAVX2] in {
5280 let isCommutable = 0 in {
5281   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5282                                         int_x86_avx2_phadd_w>, VEX_4V;
5283   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5284                                         int_x86_avx2_phadd_d>, VEX_4V;
5285   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5286                                         int_x86_avx2_phadd_sw>, VEX_4V;
5287   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5288                                         int_x86_avx2_phsub_w>, VEX_4V;
5289   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5290                                         int_x86_avx2_phsub_d>, VEX_4V;
5291   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5292                                         int_x86_avx2_phsub_sw>, VEX_4V;
5293   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5294                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5295   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5296                                         int_x86_avx2_pshuf_b>, VEX_4V;
5297   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5298                                         int_x86_avx2_psign_b>, VEX_4V;
5299   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5300                                         int_x86_avx2_psign_w>, VEX_4V;
5301   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5302                                         int_x86_avx2_psign_d>, VEX_4V;
5303 }
5304 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5305                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5306 }
5307
5308 // None of these have i8 immediate fields.
5309 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5310 let isCommutable = 0 in {
5311   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5312                                      int_x86_ssse3_phadd_w_128>;
5313   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5314                                      int_x86_ssse3_phadd_d_128>;
5315   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5316                                      int_x86_ssse3_phadd_sw_128>;
5317   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5318                                      int_x86_ssse3_phsub_w_128>;
5319   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5320                                      int_x86_ssse3_phsub_d_128>;
5321   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5322                                      int_x86_ssse3_phsub_sw_128>;
5323   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5324                                      int_x86_ssse3_pmadd_ub_sw_128>;
5325   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5326                                      int_x86_ssse3_pshuf_b_128>;
5327   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5328                                      int_x86_ssse3_psign_b_128>;
5329   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5330                                      int_x86_ssse3_psign_w_128>;
5331   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5332                                        int_x86_ssse3_psign_d_128>;
5333 }
5334 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5335                                      int_x86_ssse3_pmul_hr_sw_128>;
5336 }
5337
5338 let Predicates = [HasAVX] in {
5339   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5340             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5341   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5342             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5343
5344   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5345             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5346   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5347             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5348   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5349             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5350
5351   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5352             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5353   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5354             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5355   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5356             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5357   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5358             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5359 }
5360
5361 let Predicates = [HasAVX2] in {
5362   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5363             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5364   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5365             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5366   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5367             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5368
5369   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5370             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5371   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5372             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5373   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5374             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5375   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5376             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5377 }
5378
5379 let Predicates = [HasSSSE3] in {
5380   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5381             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5382   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5383             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5384
5385   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5386             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5387   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5388             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5389   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5390             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5391
5392   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5393             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5394   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5395             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5396   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5397             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5398   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5399             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5400 }
5401
5402 //===---------------------------------------------------------------------===//
5403 // SSSE3 - Packed Align Instruction Patterns
5404 //===---------------------------------------------------------------------===//
5405
5406 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5407   let neverHasSideEffects = 1 in {
5408   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5409       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5410       !if(Is2Addr,
5411         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5412         !strconcat(asm,
5413                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5414       []>, OpSize;
5415   let mayLoad = 1 in
5416   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5417       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5418       !if(Is2Addr,
5419         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5420         !strconcat(asm,
5421                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5422       []>, OpSize;
5423   }
5424 }
5425
5426 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5427   let neverHasSideEffects = 1 in {
5428   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5429       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5430       !strconcat(asm,
5431                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5432       []>, OpSize;
5433   let mayLoad = 1 in
5434   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5435       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5436       !strconcat(asm,
5437                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5438       []>, OpSize;
5439   }
5440 }
5441
5442 let Predicates = [HasAVX] in
5443   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5444 let Predicates = [HasAVX2] in
5445   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5446 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5447   defm PALIGN : ssse3_palign<"palignr">;
5448
5449 let Predicates = [HasAVX] in {
5450 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5451           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5452 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5453           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5454 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5455           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5456 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5457           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5458 }
5459
5460 let Predicates = [HasSSSE3] in {
5461 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5462           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5463 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5464           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5465 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5466           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5467 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5468           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5469 }
5470
5471 //===---------------------------------------------------------------------===//
5472 // SSSE3 - Thread synchronization
5473 //===---------------------------------------------------------------------===//
5474
5475 let usesCustomInserter = 1 in {
5476 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5477                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5478                 Requires<[HasSSE3orAVX]>;
5479 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5480                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5481                 Requires<[HasSSE3orAVX]>;
5482 }
5483
5484 let Uses = [EAX, ECX, EDX] in
5485 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5486                  Requires<[HasSSE3orAVX]>;
5487 let Uses = [ECX, EAX] in
5488 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5489                 Requires<[HasSSE3orAVX]>;
5490
5491 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5492 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5493
5494 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5495       Requires<[In32BitMode]>;
5496 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5497       Requires<[In64BitMode]>;
5498
5499 //===----------------------------------------------------------------------===//
5500 // SSE4.1 - Packed Move with Sign/Zero Extend
5501 //===----------------------------------------------------------------------===//
5502
5503 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5504   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5505                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5506                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5507
5508   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5509                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5510        [(set VR128:$dst,
5511          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5512        OpSize;
5513 }
5514
5515 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5516                                  Intrinsic IntId> {
5517   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5518                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5519                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5520
5521   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5522                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5523                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5524 }
5525
5526 let Predicates = [HasAVX] in {
5527 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5528                                      VEX;
5529 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5530                                      VEX;
5531 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5532                                      VEX;
5533 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5534                                      VEX;
5535 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5536                                      VEX;
5537 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5538                                      VEX;
5539 }
5540
5541 let Predicates = [HasAVX2] in {
5542 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5543                                         int_x86_avx2_pmovsxbw>, VEX;
5544 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5545                                         int_x86_avx2_pmovsxwd>, VEX;
5546 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5547                                         int_x86_avx2_pmovsxdq>, VEX;
5548 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5549                                         int_x86_avx2_pmovzxbw>, VEX;
5550 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5551                                         int_x86_avx2_pmovzxwd>, VEX;
5552 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5553                                         int_x86_avx2_pmovzxdq>, VEX;
5554 }
5555
5556 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5557 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5558 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5559 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5560 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5561 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5562
5563 let Predicates = [HasAVX] in {
5564   // Common patterns involving scalar load.
5565   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5566             (VPMOVSXBWrm addr:$src)>;
5567   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5568             (VPMOVSXBWrm addr:$src)>;
5569
5570   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5571             (VPMOVSXWDrm addr:$src)>;
5572   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5573             (VPMOVSXWDrm addr:$src)>;
5574
5575   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5576             (VPMOVSXDQrm addr:$src)>;
5577   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5578             (VPMOVSXDQrm addr:$src)>;
5579
5580   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5581             (VPMOVZXBWrm addr:$src)>;
5582   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5583             (VPMOVZXBWrm addr:$src)>;
5584
5585   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5586             (VPMOVZXWDrm addr:$src)>;
5587   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5588             (VPMOVZXWDrm addr:$src)>;
5589
5590   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5591             (VPMOVZXDQrm addr:$src)>;
5592   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5593             (VPMOVZXDQrm addr:$src)>;
5594 }
5595
5596 let Predicates = [HasSSE41] in {
5597   // Common patterns involving scalar load.
5598   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5599             (PMOVSXBWrm addr:$src)>;
5600   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5601             (PMOVSXBWrm addr:$src)>;
5602
5603   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5604             (PMOVSXWDrm addr:$src)>;
5605   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5606             (PMOVSXWDrm addr:$src)>;
5607
5608   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5609             (PMOVSXDQrm addr:$src)>;
5610   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5611             (PMOVSXDQrm addr:$src)>;
5612
5613   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5614             (PMOVZXBWrm addr:$src)>;
5615   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5616             (PMOVZXBWrm addr:$src)>;
5617
5618   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5619             (PMOVZXWDrm addr:$src)>;
5620   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5621             (PMOVZXWDrm addr:$src)>;
5622
5623   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5624             (PMOVZXDQrm addr:$src)>;
5625   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5626             (PMOVZXDQrm addr:$src)>;
5627 }
5628
5629
5630 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5631   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5632                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5633                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5634
5635   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5636                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5637        [(set VR128:$dst,
5638          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5639           OpSize;
5640 }
5641
5642 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5643                                  Intrinsic IntId> {
5644   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5645                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5646                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5647
5648   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5649                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5650        [(set VR256:$dst,
5651          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5652           OpSize;
5653 }
5654
5655 let Predicates = [HasAVX] in {
5656 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5657                                      VEX;
5658 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5659                                      VEX;
5660 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5661                                      VEX;
5662 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5663                                      VEX;
5664 }
5665
5666 let Predicates = [HasAVX2] in {
5667 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5668                                        int_x86_avx2_pmovsxbd>, VEX;
5669 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5670                                        int_x86_avx2_pmovsxwq>, VEX;
5671 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5672                                        int_x86_avx2_pmovzxbd>, VEX;
5673 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5674                                        int_x86_avx2_pmovzxwq>, VEX;
5675 }
5676
5677 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5678 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5679 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5680 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5681
5682 let Predicates = [HasAVX] in {
5683   // Common patterns involving scalar load
5684   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5685             (VPMOVSXBDrm addr:$src)>;
5686   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5687             (VPMOVSXWQrm addr:$src)>;
5688
5689   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5690             (VPMOVZXBDrm addr:$src)>;
5691   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5692             (VPMOVZXWQrm addr:$src)>;
5693 }
5694
5695 let Predicates = [HasSSE41] in {
5696   // Common patterns involving scalar load
5697   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5698             (PMOVSXBDrm addr:$src)>;
5699   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5700             (PMOVSXWQrm addr:$src)>;
5701
5702   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5703             (PMOVZXBDrm addr:$src)>;
5704   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5705             (PMOVZXWQrm addr:$src)>;
5706 }
5707
5708 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5709   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5710                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5711                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5712
5713   // Expecting a i16 load any extended to i32 value.
5714   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5715                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5716                  [(set VR128:$dst, (IntId (bitconvert
5717                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5718                  OpSize;
5719 }
5720
5721 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5722                                  Intrinsic IntId> {
5723   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5724                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5725                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5726
5727   // Expecting a i16 load any extended to i32 value.
5728   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5729                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5730                   [(set VR256:$dst, (IntId (bitconvert
5731                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5732                   OpSize;
5733 }
5734
5735 let Predicates = [HasAVX] in {
5736 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5737                                      VEX;
5738 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5739                                      VEX;
5740 }
5741 let Predicates = [HasAVX2] in {
5742 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5743                                        int_x86_avx2_pmovsxbq>, VEX;
5744 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5745                                        int_x86_avx2_pmovzxbq>, VEX;
5746 }
5747 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5748 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5749
5750 let Predicates = [HasAVX] in {
5751   // Common patterns involving scalar load
5752   def : Pat<(int_x86_sse41_pmovsxbq
5753               (bitconvert (v4i32 (X86vzmovl
5754                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5755             (VPMOVSXBQrm addr:$src)>;
5756
5757   def : Pat<(int_x86_sse41_pmovzxbq
5758               (bitconvert (v4i32 (X86vzmovl
5759                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5760             (VPMOVZXBQrm addr:$src)>;
5761 }
5762
5763 let Predicates = [HasSSE41] in {
5764   // Common patterns involving scalar load
5765   def : Pat<(int_x86_sse41_pmovsxbq
5766               (bitconvert (v4i32 (X86vzmovl
5767                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5768             (PMOVSXBQrm addr:$src)>;
5769
5770   def : Pat<(int_x86_sse41_pmovzxbq
5771               (bitconvert (v4i32 (X86vzmovl
5772                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5773             (PMOVZXBQrm addr:$src)>;
5774 }
5775
5776 //===----------------------------------------------------------------------===//
5777 // SSE4.1 - Extract Instructions
5778 //===----------------------------------------------------------------------===//
5779
5780 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5781 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5782   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5783                  (ins VR128:$src1, i32i8imm:$src2),
5784                  !strconcat(OpcodeStr,
5785                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5786                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5787                  OpSize;
5788   let neverHasSideEffects = 1, mayStore = 1 in
5789   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5790                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5791                  !strconcat(OpcodeStr,
5792                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5793                  []>, OpSize;
5794 // FIXME:
5795 // There's an AssertZext in the way of writing the store pattern
5796 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5797 }
5798
5799 let Predicates = [HasAVX] in {
5800   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5801   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5802          (ins VR128:$src1, i32i8imm:$src2),
5803          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5804 }
5805
5806 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5807
5808
5809 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5810 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5811   let neverHasSideEffects = 1, mayStore = 1 in
5812   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5813                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5814                  !strconcat(OpcodeStr,
5815                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5816                  []>, OpSize;
5817 // FIXME:
5818 // There's an AssertZext in the way of writing the store pattern
5819 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5820 }
5821
5822 let Predicates = [HasAVX] in
5823   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5824
5825 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5826
5827
5828 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5829 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5830   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5831                  (ins VR128:$src1, i32i8imm:$src2),
5832                  !strconcat(OpcodeStr,
5833                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5834                  [(set GR32:$dst,
5835                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5836   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5837                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5838                  !strconcat(OpcodeStr,
5839                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5840                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5841                           addr:$dst)]>, OpSize;
5842 }
5843
5844 let Predicates = [HasAVX] in
5845   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5846
5847 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5848
5849 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5850 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5851   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5852                  (ins VR128:$src1, i32i8imm:$src2),
5853                  !strconcat(OpcodeStr,
5854                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5855                  [(set GR64:$dst,
5856                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5857   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5858                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5859                  !strconcat(OpcodeStr,
5860                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5861                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5862                           addr:$dst)]>, OpSize, REX_W;
5863 }
5864
5865 let Predicates = [HasAVX] in
5866   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5867
5868 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5869
5870 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5871 /// destination
5872 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5873   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5874                  (ins VR128:$src1, i32i8imm:$src2),
5875                  !strconcat(OpcodeStr,
5876                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5877                  [(set GR32:$dst,
5878                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5879            OpSize;
5880   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5881                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5882                  !strconcat(OpcodeStr,
5883                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5884                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5885                           addr:$dst)]>, OpSize;
5886 }
5887
5888 let ExeDomain = SSEPackedSingle in {
5889   let Predicates = [HasAVX] in {
5890     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5891     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5892                     (ins VR128:$src1, i32i8imm:$src2),
5893                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5894                     []>, OpSize, VEX;
5895   }
5896   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5897 }
5898
5899 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5900 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5901                                               imm:$src2))),
5902                  addr:$dst),
5903           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5904           Requires<[HasAVX]>;
5905 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5906                                               imm:$src2))),
5907                  addr:$dst),
5908           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5909           Requires<[HasSSE41]>;
5910
5911 //===----------------------------------------------------------------------===//
5912 // SSE4.1 - Insert Instructions
5913 //===----------------------------------------------------------------------===//
5914
5915 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5916   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5917       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5918       !if(Is2Addr,
5919         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5920         !strconcat(asm,
5921                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5922       [(set VR128:$dst,
5923         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5924   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5925       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5926       !if(Is2Addr,
5927         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5928         !strconcat(asm,
5929                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5930       [(set VR128:$dst,
5931         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5932                    imm:$src3))]>, OpSize;
5933 }
5934
5935 let Predicates = [HasAVX] in
5936   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5937 let Constraints = "$src1 = $dst" in
5938   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5939
5940 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5941   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5942       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5943       !if(Is2Addr,
5944         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5945         !strconcat(asm,
5946                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5947       [(set VR128:$dst,
5948         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5949       OpSize;
5950   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5951       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5952       !if(Is2Addr,
5953         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5954         !strconcat(asm,
5955                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5956       [(set VR128:$dst,
5957         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5958                           imm:$src3)))]>, OpSize;
5959 }
5960
5961 let Predicates = [HasAVX] in
5962   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5963 let Constraints = "$src1 = $dst" in
5964   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5965
5966 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5967   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5968       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5969       !if(Is2Addr,
5970         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5971         !strconcat(asm,
5972                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5973       [(set VR128:$dst,
5974         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5975       OpSize;
5976   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5977       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5978       !if(Is2Addr,
5979         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5980         !strconcat(asm,
5981                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5982       [(set VR128:$dst,
5983         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5984                           imm:$src3)))]>, OpSize;
5985 }
5986
5987 let Predicates = [HasAVX] in
5988   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5989 let Constraints = "$src1 = $dst" in
5990   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5991
5992 // insertps has a few different modes, there's the first two here below which
5993 // are optimized inserts that won't zero arbitrary elements in the destination
5994 // vector. The next one matches the intrinsic and could zero arbitrary elements
5995 // in the target vector.
5996 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5997   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5998       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5999       !if(Is2Addr,
6000         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6001         !strconcat(asm,
6002                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6003       [(set VR128:$dst,
6004         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6005       OpSize;
6006   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6007       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6008       !if(Is2Addr,
6009         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6010         !strconcat(asm,
6011                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6012       [(set VR128:$dst,
6013         (X86insrtps VR128:$src1,
6014                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6015                     imm:$src3))]>, OpSize;
6016 }
6017
6018 let ExeDomain = SSEPackedSingle in {
6019   let Predicates = [HasAVX] in
6020     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6021   let Constraints = "$src1 = $dst" in
6022     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6023 }
6024
6025 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6026           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6027           Requires<[HasAVX]>;
6028 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6029           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6030           Requires<[HasSSE41]>;
6031
6032 //===----------------------------------------------------------------------===//
6033 // SSE4.1 - Round Instructions
6034 //===----------------------------------------------------------------------===//
6035
6036 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6037                             X86MemOperand x86memop, RegisterClass RC,
6038                             PatFrag mem_frag32, PatFrag mem_frag64,
6039                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6040 let ExeDomain = SSEPackedSingle in {
6041   // Intrinsic operation, reg.
6042   // Vector intrinsic operation, reg
6043   def PSr : SS4AIi8<opcps, MRMSrcReg,
6044                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6045                     !strconcat(OpcodeStr,
6046                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6047                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6048                     OpSize;
6049
6050   // Vector intrinsic operation, mem
6051   def PSm : SS4AIi8<opcps, MRMSrcMem,
6052                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6053                     !strconcat(OpcodeStr,
6054                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6055                     [(set RC:$dst,
6056                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6057                     OpSize;
6058 } // ExeDomain = SSEPackedSingle
6059
6060 let ExeDomain = SSEPackedDouble in {
6061   // Vector intrinsic operation, reg
6062   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6063                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6064                     !strconcat(OpcodeStr,
6065                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6066                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6067                     OpSize;
6068
6069   // Vector intrinsic operation, mem
6070   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6071                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6072                     !strconcat(OpcodeStr,
6073                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6074                     [(set RC:$dst,
6075                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6076                     OpSize;
6077 } // ExeDomain = SSEPackedDouble
6078 }
6079
6080 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6081                             string OpcodeStr,
6082                             Intrinsic F32Int,
6083                             Intrinsic F64Int, bit Is2Addr = 1> {
6084 let ExeDomain = GenericDomain in {
6085   // Operation, reg.
6086   def SSr : SS4AIi8<opcss, MRMSrcReg,
6087       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6088       !if(Is2Addr,
6089           !strconcat(OpcodeStr,
6090               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6091           !strconcat(OpcodeStr,
6092               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6093       []>, OpSize;
6094
6095   // Intrinsic operation, reg.
6096   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6097         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6098         !if(Is2Addr,
6099             !strconcat(OpcodeStr,
6100                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6101             !strconcat(OpcodeStr,
6102                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6103         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6104         OpSize;
6105
6106   // Intrinsic operation, mem.
6107   def SSm : SS4AIi8<opcss, MRMSrcMem,
6108         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6109         !if(Is2Addr,
6110             !strconcat(OpcodeStr,
6111                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6112             !strconcat(OpcodeStr,
6113                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6114         [(set VR128:$dst,
6115              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6116         OpSize;
6117
6118   // Operation, reg.
6119   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6120         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6121         !if(Is2Addr,
6122             !strconcat(OpcodeStr,
6123                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6124             !strconcat(OpcodeStr,
6125                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6126         []>, OpSize;
6127
6128   // Intrinsic operation, reg.
6129   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6130         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6131         !if(Is2Addr,
6132             !strconcat(OpcodeStr,
6133                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6134             !strconcat(OpcodeStr,
6135                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6136         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6137         OpSize;
6138
6139   // Intrinsic operation, mem.
6140   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6141         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6142         !if(Is2Addr,
6143             !strconcat(OpcodeStr,
6144                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6145             !strconcat(OpcodeStr,
6146                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6147         [(set VR128:$dst,
6148               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6149         OpSize;
6150 } // ExeDomain = GenericDomain
6151 }
6152
6153 // FP round - roundss, roundps, roundsd, roundpd
6154 let Predicates = [HasAVX] in {
6155   // Intrinsic form
6156   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6157                                   memopv4f32, memopv2f64,
6158                                   int_x86_sse41_round_ps,
6159                                   int_x86_sse41_round_pd>, VEX;
6160   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6161                                   memopv8f32, memopv4f64,
6162                                   int_x86_avx_round_ps_256,
6163                                   int_x86_avx_round_pd_256>, VEX;
6164   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6165                                   int_x86_sse41_round_ss,
6166                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6167
6168   def : Pat<(ffloor FR32:$src),
6169             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6170   def : Pat<(f64 (ffloor FR64:$src)),
6171             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6172   def : Pat<(f32 (fnearbyint FR32:$src)),
6173             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6174   def : Pat<(f64 (fnearbyint FR64:$src)),
6175             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6176   def : Pat<(f32 (fceil FR32:$src)),
6177             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6178   def : Pat<(f64 (fceil FR64:$src)),
6179             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6180   def : Pat<(f32 (frint FR32:$src)),
6181             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6182   def : Pat<(f64 (frint FR64:$src)),
6183             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6184   def : Pat<(f32 (ftrunc FR32:$src)),
6185             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6186   def : Pat<(f64 (ftrunc FR64:$src)),
6187             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6188 }
6189
6190 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6191                                memopv4f32, memopv2f64,
6192                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6193 let Constraints = "$src1 = $dst" in
6194 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6195                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6196
6197 def : Pat<(ffloor FR32:$src),
6198           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6199 def : Pat<(f64 (ffloor FR64:$src)),
6200           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6201 def : Pat<(f32 (fnearbyint FR32:$src)),
6202           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6203 def : Pat<(f64 (fnearbyint FR64:$src)),
6204           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6205 def : Pat<(f32 (fceil FR32:$src)),
6206           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6207 def : Pat<(f64 (fceil FR64:$src)),
6208           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6209 def : Pat<(f32 (frint FR32:$src)),
6210           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6211 def : Pat<(f64 (frint FR64:$src)),
6212           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6213 def : Pat<(f32 (ftrunc FR32:$src)),
6214           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6215 def : Pat<(f64 (ftrunc FR64:$src)),
6216           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6217
6218 //===----------------------------------------------------------------------===//
6219 // SSE4.1 - Packed Bit Test
6220 //===----------------------------------------------------------------------===//
6221
6222 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6223 // the intel intrinsic that corresponds to this.
6224 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6225 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6226                 "vptest\t{$src2, $src1|$src1, $src2}",
6227                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6228                 OpSize, VEX;
6229 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6230                 "vptest\t{$src2, $src1|$src1, $src2}",
6231                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6232                 OpSize, VEX;
6233
6234 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6235                 "vptest\t{$src2, $src1|$src1, $src2}",
6236                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6237                 OpSize, VEX;
6238 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6239                 "vptest\t{$src2, $src1|$src1, $src2}",
6240                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6241                 OpSize, VEX;
6242 }
6243
6244 let Defs = [EFLAGS] in {
6245 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6246               "ptest\t{$src2, $src1|$src1, $src2}",
6247               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6248               OpSize;
6249 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6250               "ptest\t{$src2, $src1|$src1, $src2}",
6251               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6252               OpSize;
6253 }
6254
6255 // The bit test instructions below are AVX only
6256 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6257                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6258   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6259             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6260             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6261   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6262             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6263             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6264             OpSize, VEX;
6265 }
6266
6267 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6268 let ExeDomain = SSEPackedSingle in {
6269 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6270 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6271 }
6272 let ExeDomain = SSEPackedDouble in {
6273 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6274 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6275 }
6276 }
6277
6278 //===----------------------------------------------------------------------===//
6279 // SSE4.1 - Misc Instructions
6280 //===----------------------------------------------------------------------===//
6281
6282 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6283   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6284                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6285                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6286                      OpSize, XS;
6287   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6288                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6289                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6290                       (implicit EFLAGS)]>, OpSize, XS;
6291
6292   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6293                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6294                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6295                      XS;
6296   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6297                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6298                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6299                       (implicit EFLAGS)]>, XS;
6300
6301   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6302                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6303                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6304                       XS;
6305   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6306                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6307                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6308                        (implicit EFLAGS)]>, XS;
6309 }
6310
6311
6312
6313 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6314 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6315                                  Intrinsic IntId128> {
6316   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6317                     (ins VR128:$src),
6318                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6319                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6320   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6321                      (ins i128mem:$src),
6322                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6323                      [(set VR128:$dst,
6324                        (IntId128
6325                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6326 }
6327
6328 let Predicates = [HasAVX] in
6329 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6330                                          int_x86_sse41_phminposuw>, VEX;
6331 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6332                                          int_x86_sse41_phminposuw>;
6333
6334 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6335 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6336                               Intrinsic IntId128, bit Is2Addr = 1> {
6337   let isCommutable = 1 in
6338   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6339        (ins VR128:$src1, VR128:$src2),
6340        !if(Is2Addr,
6341            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6342            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6343        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6344   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6345        (ins VR128:$src1, i128mem:$src2),
6346        !if(Is2Addr,
6347            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6348            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6349        [(set VR128:$dst,
6350          (IntId128 VR128:$src1,
6351           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6352 }
6353
6354 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6355 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6356                                 Intrinsic IntId256> {
6357   let isCommutable = 1 in
6358   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6359        (ins VR256:$src1, VR256:$src2),
6360        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6361        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6362   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6363        (ins VR256:$src1, i256mem:$src2),
6364        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6365        [(set VR256:$dst,
6366          (IntId256 VR256:$src1,
6367           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6368 }
6369
6370 let Predicates = [HasAVX] in {
6371   let isCommutable = 0 in
6372   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6373                                                          0>, VEX_4V;
6374   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6375                                                          0>, VEX_4V;
6376   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6377                                                          0>, VEX_4V;
6378   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6379                                                          0>, VEX_4V;
6380   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6381                                                          0>, VEX_4V;
6382   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6383                                                          0>, VEX_4V;
6384   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6385                                                          0>, VEX_4V;
6386   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6387                                                          0>, VEX_4V;
6388   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6389                                                          0>, VEX_4V;
6390   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6391                                                          0>, VEX_4V;
6392   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6393                                                          0>, VEX_4V;
6394
6395   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6396             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6397   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6398             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6399 }
6400
6401 let Predicates = [HasAVX2] in {
6402   let isCommutable = 0 in
6403   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6404                                         int_x86_avx2_packusdw>, VEX_4V;
6405   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6406                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6407   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6408                                         int_x86_avx2_pmins_b>, VEX_4V;
6409   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6410                                         int_x86_avx2_pmins_d>, VEX_4V;
6411   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6412                                         int_x86_avx2_pminu_d>, VEX_4V;
6413   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6414                                         int_x86_avx2_pminu_w>, VEX_4V;
6415   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6416                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6417   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6418                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6419   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6420                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6421   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6422                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6423   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6424                                         int_x86_avx2_pmul_dq>, VEX_4V;
6425
6426   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6427             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6428   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6429             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6430 }
6431
6432 let Constraints = "$src1 = $dst" in {
6433   let isCommutable = 0 in
6434   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6435   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6436   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6437   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6438   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6439   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6440   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6441   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6442   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6443   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6444   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6445 }
6446
6447 let Predicates = [HasSSE41] in {
6448   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6449             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6450   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6451             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6452 }
6453
6454 /// SS48I_binop_rm - Simple SSE41 binary operator.
6455 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6456                           ValueType OpVT, bit Is2Addr = 1> {
6457   let isCommutable = 1 in
6458   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6459        (ins VR128:$src1, VR128:$src2),
6460        !if(Is2Addr,
6461            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6462            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6463        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6464        OpSize;
6465   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6466        (ins VR128:$src1, i128mem:$src2),
6467        !if(Is2Addr,
6468            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6469            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6470        [(set VR128:$dst, (OpNode VR128:$src1,
6471                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6472        OpSize;
6473 }
6474
6475 /// SS48I_binop_rm - Simple SSE41 binary operator.
6476 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6477                             ValueType OpVT> {
6478   let isCommutable = 1 in
6479   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6480        (ins VR256:$src1, VR256:$src2),
6481        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6482        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6483        OpSize;
6484   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6485        (ins VR256:$src1, i256mem:$src2),
6486        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6487        [(set VR256:$dst, (OpNode VR256:$src1,
6488                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6489        OpSize;
6490 }
6491
6492 let Predicates = [HasAVX] in
6493   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6494 let Predicates = [HasAVX2] in
6495   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6496 let Constraints = "$src1 = $dst" in
6497   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6498
6499 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6500 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6501                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6502                  X86MemOperand x86memop, bit Is2Addr = 1> {
6503   let isCommutable = 1 in
6504   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6505         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6506         !if(Is2Addr,
6507             !strconcat(OpcodeStr,
6508                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6509             !strconcat(OpcodeStr,
6510                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6511         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6512         OpSize;
6513   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6514         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6515         !if(Is2Addr,
6516             !strconcat(OpcodeStr,
6517                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6518             !strconcat(OpcodeStr,
6519                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6520         [(set RC:$dst,
6521           (IntId RC:$src1,
6522            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6523         OpSize;
6524 }
6525
6526 let Predicates = [HasAVX] in {
6527   let isCommutable = 0 in {
6528     let ExeDomain = SSEPackedSingle in {
6529     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6530                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6531     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6532               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6533     }
6534     let ExeDomain = SSEPackedDouble in {
6535     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6536                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6537     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6538               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6539     }
6540   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6541                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6542   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6543                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6544   }
6545   let ExeDomain = SSEPackedSingle in
6546   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6547                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6548   let ExeDomain = SSEPackedDouble in
6549   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6550                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6551   let ExeDomain = SSEPackedSingle in
6552   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6553                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6554 }
6555
6556 let Predicates = [HasAVX2] in {
6557   let isCommutable = 0 in {
6558   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6559                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6560   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6561                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6562   }
6563 }
6564
6565 let Constraints = "$src1 = $dst" in {
6566   let isCommutable = 0 in {
6567   let ExeDomain = SSEPackedSingle in
6568   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6569                                      VR128, memopv4f32, i128mem>;
6570   let ExeDomain = SSEPackedDouble in
6571   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6572                                      VR128, memopv2f64, i128mem>;
6573   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6574                                      VR128, memopv2i64, i128mem>;
6575   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6576                                      VR128, memopv2i64, i128mem>;
6577   }
6578   let ExeDomain = SSEPackedSingle in
6579   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6580                                   VR128, memopv4f32, i128mem>;
6581   let ExeDomain = SSEPackedDouble in
6582   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6583                                   VR128, memopv2f64, i128mem>;
6584 }
6585
6586 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6587 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6588                                     RegisterClass RC, X86MemOperand x86memop,
6589                                     PatFrag mem_frag, Intrinsic IntId> {
6590   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6591                   (ins RC:$src1, RC:$src2, RC:$src3),
6592                   !strconcat(OpcodeStr,
6593                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6594                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6595                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6596
6597   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6598                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6599                   !strconcat(OpcodeStr,
6600                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6601                   [(set RC:$dst,
6602                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6603                                RC:$src3))],
6604                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6605 }
6606
6607 let Predicates = [HasAVX] in {
6608 let ExeDomain = SSEPackedDouble in {
6609 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6610                                            memopv2f64, int_x86_sse41_blendvpd>;
6611 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6612                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6613 } // ExeDomain = SSEPackedDouble
6614 let ExeDomain = SSEPackedSingle in {
6615 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6616                                            memopv4f32, int_x86_sse41_blendvps>;
6617 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6618                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6619 } // ExeDomain = SSEPackedSingle
6620 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6621                                            memopv2i64, int_x86_sse41_pblendvb>;
6622 }
6623
6624 let Predicates = [HasAVX2] in {
6625 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6626                                            memopv4i64, int_x86_avx2_pblendvb>;
6627 }
6628
6629 let Predicates = [HasAVX] in {
6630   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6631                             (v16i8 VR128:$src2))),
6632             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6633   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6634                             (v4i32 VR128:$src2))),
6635             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6636   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6637                             (v4f32 VR128:$src2))),
6638             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6639   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6640                             (v2i64 VR128:$src2))),
6641             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6642   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6643                             (v2f64 VR128:$src2))),
6644             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6645   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6646                             (v8i32 VR256:$src2))),
6647             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6648   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6649                             (v8f32 VR256:$src2))),
6650             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6651   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6652                             (v4i64 VR256:$src2))),
6653             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6654   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6655                             (v4f64 VR256:$src2))),
6656             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6657 }
6658
6659 let Predicates = [HasAVX2] in {
6660   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6661                             (v32i8 VR256:$src2))),
6662             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6663 }
6664
6665 /// SS41I_ternary_int - SSE 4.1 ternary operator
6666 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6667   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6668                                Intrinsic IntId> {
6669     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6670                     (ins VR128:$src1, VR128:$src2),
6671                     !strconcat(OpcodeStr,
6672                      "\t{$src2, $dst|$dst, $src2}"),
6673                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6674                     OpSize;
6675
6676     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6677                     (ins VR128:$src1, i128mem:$src2),
6678                     !strconcat(OpcodeStr,
6679                      "\t{$src2, $dst|$dst, $src2}"),
6680                     [(set VR128:$dst,
6681                       (IntId VR128:$src1,
6682                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6683   }
6684 }
6685
6686 let ExeDomain = SSEPackedDouble in
6687 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6688                                   int_x86_sse41_blendvpd>;
6689 let ExeDomain = SSEPackedSingle in
6690 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6691                                   int_x86_sse41_blendvps>;
6692 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6693                                   int_x86_sse41_pblendvb>;
6694
6695 let Predicates = [HasSSE41] in {
6696   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6697                             (v16i8 VR128:$src2))),
6698             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6699   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6700                             (v4i32 VR128:$src2))),
6701             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6702   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6703                             (v4f32 VR128:$src2))),
6704             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6705   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6706                             (v2i64 VR128:$src2))),
6707             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6708   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6709                             (v2f64 VR128:$src2))),
6710             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6711 }
6712
6713 let Predicates = [HasAVX] in
6714 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6715                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6716                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6717                        OpSize, VEX;
6718 let Predicates = [HasAVX2] in
6719 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6720                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6721                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6722                          OpSize, VEX;
6723 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6724                        "movntdqa\t{$src, $dst|$dst, $src}",
6725                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6726                        OpSize;
6727
6728 //===----------------------------------------------------------------------===//
6729 // SSE4.2 - Compare Instructions
6730 //===----------------------------------------------------------------------===//
6731
6732 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6733 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6734                               Intrinsic IntId128, bit Is2Addr = 1> {
6735   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6736        (ins VR128:$src1, VR128:$src2),
6737        !if(Is2Addr,
6738            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6739            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6740        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6741        OpSize;
6742   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6743        (ins VR128:$src1, i128mem:$src2),
6744        !if(Is2Addr,
6745            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6746            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6747        [(set VR128:$dst,
6748          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6749 }
6750
6751 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6752 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6753                                 Intrinsic IntId256> {
6754   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6755        (ins VR256:$src1, VR256:$src2),
6756        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6757        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6758        OpSize;
6759   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6760        (ins VR256:$src1, i256mem:$src2),
6761        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6762        [(set VR256:$dst,
6763          (IntId256 VR256:$src1, (memopv4i64 addr:$src2)))]>, OpSize;
6764 }
6765
6766 let Predicates = [HasAVX] in {
6767   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6768                                      0>, VEX_4V;
6769
6770   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6771             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6772   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6773             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6774 }
6775
6776 let Predicates = [HasAVX2] in {
6777   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6778                                        VEX_4V;
6779
6780   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6781             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6782   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6783             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6784 }
6785
6786 let Constraints = "$src1 = $dst" in
6787   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6788
6789 let Predicates = [HasSSE42] in {
6790   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6791             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6792   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6793             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6794 }
6795
6796 //===----------------------------------------------------------------------===//
6797 // SSE4.2 - String/text Processing Instructions
6798 //===----------------------------------------------------------------------===//
6799
6800 // Packed Compare Implicit Length Strings, Return Mask
6801 multiclass pseudo_pcmpistrm<string asm> {
6802   def REG : PseudoI<(outs VR128:$dst),
6803                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6804     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6805                                                   imm:$src3))]>;
6806   def MEM : PseudoI<(outs VR128:$dst),
6807                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6808     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6809                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6810 }
6811
6812 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6813   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6814   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6815 }
6816
6817 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6818   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6819       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6820       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6821   let mayLoad = 1 in
6822   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6823       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6824       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6825 }
6826
6827 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6828   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6829       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6830       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6831   let mayLoad = 1 in
6832   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6833       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6834       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6835 }
6836
6837 // Packed Compare Explicit Length Strings, Return Mask
6838 multiclass pseudo_pcmpestrm<string asm> {
6839   def REG : PseudoI<(outs VR128:$dst),
6840                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6841     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6842                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6843   def MEM : PseudoI<(outs VR128:$dst),
6844                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6845     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6846                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6847 }
6848
6849 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6850   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6851   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6852 }
6853
6854 let Predicates = [HasAVX],
6855     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6856   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6857       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6858       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6859   let mayLoad = 1 in
6860   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6861       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6862       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6863 }
6864
6865 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6866   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6867       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6868       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6869   let mayLoad = 1 in
6870   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6871       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6872       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6873 }
6874
6875 // Packed Compare Implicit Length Strings, Return Index
6876 let Defs = [ECX, EFLAGS] in {
6877   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6878     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6879       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6880       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6881       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6882        (implicit EFLAGS)]>, OpSize;
6883     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6884       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6885       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6886       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6887        (implicit EFLAGS)]>, OpSize;
6888   }
6889 }
6890
6891 let Predicates = [HasAVX] in {
6892 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6893                                     VEX;
6894 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6895                                     VEX;
6896 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6897                                     VEX;
6898 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6899                                     VEX;
6900 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6901                                     VEX;
6902 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6903                                     VEX;
6904 }
6905
6906 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6907 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6908 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6909 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6910 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6911 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6912
6913 // Packed Compare Explicit Length Strings, Return Index
6914 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6915   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6916     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6917       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6918       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6919       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6920        (implicit EFLAGS)]>, OpSize;
6921     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6922       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6923       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6924        [(set ECX,
6925              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6926         (implicit EFLAGS)]>, OpSize;
6927   }
6928 }
6929
6930 let Predicates = [HasAVX] in {
6931 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6932                                     VEX;
6933 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6934                                     VEX;
6935 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6936                                     VEX;
6937 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6938                                     VEX;
6939 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6940                                     VEX;
6941 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6942                                     VEX;
6943 }
6944
6945 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6946 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6947 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6948 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6949 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6950 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6951
6952 //===----------------------------------------------------------------------===//
6953 // SSE4.2 - CRC Instructions
6954 //===----------------------------------------------------------------------===//
6955
6956 // No CRC instructions have AVX equivalents
6957
6958 // crc intrinsic instruction
6959 // This set of instructions are only rm, the only difference is the size
6960 // of r and m.
6961 let Constraints = "$src1 = $dst" in {
6962   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6963                       (ins GR32:$src1, i8mem:$src2),
6964                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6965                        [(set GR32:$dst,
6966                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6967                          (load addr:$src2)))]>;
6968   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6969                       (ins GR32:$src1, GR8:$src2),
6970                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6971                        [(set GR32:$dst,
6972                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6973   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6974                       (ins GR32:$src1, i16mem:$src2),
6975                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6976                        [(set GR32:$dst,
6977                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6978                          (load addr:$src2)))]>,
6979                          OpSize;
6980   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6981                       (ins GR32:$src1, GR16:$src2),
6982                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6983                        [(set GR32:$dst,
6984                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6985                          OpSize;
6986   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6987                       (ins GR32:$src1, i32mem:$src2),
6988                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6989                        [(set GR32:$dst,
6990                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6991                          (load addr:$src2)))]>;
6992   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6993                       (ins GR32:$src1, GR32:$src2),
6994                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6995                        [(set GR32:$dst,
6996                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6997   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6998                       (ins GR64:$src1, i8mem:$src2),
6999                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7000                        [(set GR64:$dst,
7001                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7002                          (load addr:$src2)))]>,
7003                          REX_W;
7004   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7005                       (ins GR64:$src1, GR8:$src2),
7006                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7007                        [(set GR64:$dst,
7008                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7009                          REX_W;
7010   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7011                       (ins GR64:$src1, i64mem:$src2),
7012                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7013                        [(set GR64:$dst,
7014                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7015                          (load addr:$src2)))]>,
7016                          REX_W;
7017   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7018                       (ins GR64:$src1, GR64:$src2),
7019                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7020                        [(set GR64:$dst,
7021                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7022                          REX_W;
7023 }
7024
7025 //===----------------------------------------------------------------------===//
7026 // AES-NI Instructions
7027 //===----------------------------------------------------------------------===//
7028
7029 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7030                               Intrinsic IntId128, bit Is2Addr = 1> {
7031   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7032        (ins VR128:$src1, VR128:$src2),
7033        !if(Is2Addr,
7034            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7035            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7036        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7037        OpSize;
7038   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7039        (ins VR128:$src1, i128mem:$src2),
7040        !if(Is2Addr,
7041            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7042            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7043        [(set VR128:$dst,
7044          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7045 }
7046
7047 // Perform One Round of an AES Encryption/Decryption Flow
7048 let Predicates = [HasAVX, HasAES] in {
7049   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7050                          int_x86_aesni_aesenc, 0>, VEX_4V;
7051   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7052                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7053   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7054                          int_x86_aesni_aesdec, 0>, VEX_4V;
7055   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7056                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7057 }
7058
7059 let Constraints = "$src1 = $dst" in {
7060   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7061                          int_x86_aesni_aesenc>;
7062   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7063                          int_x86_aesni_aesenclast>;
7064   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7065                          int_x86_aesni_aesdec>;
7066   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7067                          int_x86_aesni_aesdeclast>;
7068 }
7069
7070 // Perform the AES InvMixColumn Transformation
7071 let Predicates = [HasAVX, HasAES] in {
7072   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7073       (ins VR128:$src1),
7074       "vaesimc\t{$src1, $dst|$dst, $src1}",
7075       [(set VR128:$dst,
7076         (int_x86_aesni_aesimc VR128:$src1))]>,
7077       OpSize, VEX;
7078   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7079       (ins i128mem:$src1),
7080       "vaesimc\t{$src1, $dst|$dst, $src1}",
7081       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7082       OpSize, VEX;
7083 }
7084 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7085   (ins VR128:$src1),
7086   "aesimc\t{$src1, $dst|$dst, $src1}",
7087   [(set VR128:$dst,
7088     (int_x86_aesni_aesimc VR128:$src1))]>,
7089   OpSize;
7090 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7091   (ins i128mem:$src1),
7092   "aesimc\t{$src1, $dst|$dst, $src1}",
7093   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7094   OpSize;
7095
7096 // AES Round Key Generation Assist
7097 let Predicates = [HasAVX, HasAES] in {
7098   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7099       (ins VR128:$src1, i8imm:$src2),
7100       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7101       [(set VR128:$dst,
7102         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7103       OpSize, VEX;
7104   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7105       (ins i128mem:$src1, i8imm:$src2),
7106       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7107       [(set VR128:$dst,
7108         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7109       OpSize, VEX;
7110 }
7111 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7112   (ins VR128:$src1, i8imm:$src2),
7113   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7114   [(set VR128:$dst,
7115     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7116   OpSize;
7117 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7118   (ins i128mem:$src1, i8imm:$src2),
7119   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7120   [(set VR128:$dst,
7121     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7122   OpSize;
7123
7124 //===----------------------------------------------------------------------===//
7125 // CLMUL Instructions
7126 //===----------------------------------------------------------------------===//
7127
7128 // Carry-less Multiplication instructions
7129 let neverHasSideEffects = 1 in {
7130 // AVX carry-less Multiplication instructions
7131 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7132            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7133            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7134            []>;
7135
7136 let mayLoad = 1 in
7137 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7138            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7139            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7140            []>;
7141
7142 let Constraints = "$src1 = $dst" in {
7143 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7144            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7145            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7146            []>;
7147
7148 let mayLoad = 1 in
7149 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7150            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7151            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7152            []>;
7153 } // Constraints = "$src1 = $dst"
7154 } // neverHasSideEffects = 1
7155
7156
7157 multiclass pclmul_alias<string asm, int immop> {
7158   def : InstAlias<!strconcat("pclmul", asm,
7159                            "dq {$src, $dst|$dst, $src}"),
7160                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7161
7162   def : InstAlias<!strconcat("pclmul", asm,
7163                              "dq {$src, $dst|$dst, $src}"),
7164                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7165
7166   def : InstAlias<!strconcat("vpclmul", asm,
7167                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7168                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7169
7170   def : InstAlias<!strconcat("vpclmul", asm,
7171                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7172                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7173 }
7174 defm : pclmul_alias<"hqhq", 0x11>;
7175 defm : pclmul_alias<"hqlq", 0x01>;
7176 defm : pclmul_alias<"lqhq", 0x10>;
7177 defm : pclmul_alias<"lqlq", 0x00>;
7178
7179 //===----------------------------------------------------------------------===//
7180 // AVX Instructions
7181 //===----------------------------------------------------------------------===//
7182
7183 //===----------------------------------------------------------------------===//
7184 // VBROADCAST - Load from memory and broadcast to all elements of the
7185 //              destination operand
7186 //
7187 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7188                     X86MemOperand x86memop, Intrinsic Int> :
7189   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7190         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7191         [(set RC:$dst, (Int addr:$src))]>, VEX;
7192
7193 // AVX2 adds register forms
7194 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7195                          Intrinsic Int> :
7196   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7197          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7198          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7199
7200 let ExeDomain = SSEPackedSingle in {
7201   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7202                                       int_x86_avx_vbroadcast_ss>;
7203   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7204                                       int_x86_avx_vbroadcast_ss_256>;
7205 }
7206 let ExeDomain = SSEPackedDouble in
7207 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7208                                     int_x86_avx_vbroadcast_sd_256>;
7209 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7210                                    int_x86_avx_vbroadcastf128_pd_256>;
7211
7212 let ExeDomain = SSEPackedSingle in {
7213   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7214                                            int_x86_avx2_vbroadcast_ss_ps>;
7215   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7216                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7217 }
7218 let ExeDomain = SSEPackedDouble in
7219 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7220                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7221
7222 let Predicates = [HasAVX2] in
7223 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7224                                    int_x86_avx2_vbroadcasti128>;
7225
7226 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7227           (VBROADCASTF128 addr:$src)>;
7228
7229
7230 //===----------------------------------------------------------------------===//
7231 // VINSERTF128 - Insert packed floating-point values
7232 //
7233 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7234 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7235           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7236           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7237           []>, VEX_4V;
7238 let mayLoad = 1 in
7239 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7240           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7241           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7242           []>, VEX_4V;
7243 }
7244
7245 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7246           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7247 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7248           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7249 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7250           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7251
7252 //===----------------------------------------------------------------------===//
7253 // VEXTRACTF128 - Extract packed floating-point values
7254 //
7255 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7256 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7257           (ins VR256:$src1, i8imm:$src2),
7258           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7259           []>, VEX;
7260 let mayStore = 1 in
7261 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7262           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7263           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7264           []>, VEX;
7265 }
7266
7267 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7268           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7269 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7270           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7271 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7272           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7273
7274 //===----------------------------------------------------------------------===//
7275 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7276 //
7277 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7278                           Intrinsic IntLd, Intrinsic IntLd256,
7279                           Intrinsic IntSt, Intrinsic IntSt256> {
7280   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7281              (ins VR128:$src1, f128mem:$src2),
7282              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7283              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7284              VEX_4V;
7285   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7286              (ins VR256:$src1, f256mem:$src2),
7287              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7288              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7289              VEX_4V;
7290   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7291              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7292              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7293              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7294   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7295              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7296              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7297              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7298 }
7299
7300 let ExeDomain = SSEPackedSingle in
7301 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7302                                  int_x86_avx_maskload_ps,
7303                                  int_x86_avx_maskload_ps_256,
7304                                  int_x86_avx_maskstore_ps,
7305                                  int_x86_avx_maskstore_ps_256>;
7306 let ExeDomain = SSEPackedDouble in
7307 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7308                                  int_x86_avx_maskload_pd,
7309                                  int_x86_avx_maskload_pd_256,
7310                                  int_x86_avx_maskstore_pd,
7311                                  int_x86_avx_maskstore_pd_256>;
7312
7313 //===----------------------------------------------------------------------===//
7314 // VPERMIL - Permute Single and Double Floating-Point Values
7315 //
7316 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7317                       RegisterClass RC, X86MemOperand x86memop_f,
7318                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7319                       Intrinsic IntVar, Intrinsic IntImm> {
7320   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7321              (ins RC:$src1, RC:$src2),
7322              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7323              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7324   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7325              (ins RC:$src1, x86memop_i:$src2),
7326              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7327              [(set RC:$dst, (IntVar RC:$src1,
7328                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7329
7330   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7331              (ins RC:$src1, i8imm:$src2),
7332              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7333              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7334   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7335              (ins x86memop_f:$src1, i8imm:$src2),
7336              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7337              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7338 }
7339
7340 let ExeDomain = SSEPackedSingle in {
7341   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7342                                memopv4f32, memopv2i64,
7343                                int_x86_avx_vpermilvar_ps,
7344                                int_x86_avx_vpermil_ps>;
7345   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7346                                memopv8f32, memopv4i64,
7347                                int_x86_avx_vpermilvar_ps_256,
7348                                int_x86_avx_vpermil_ps_256>;
7349 }
7350 let ExeDomain = SSEPackedDouble in {
7351   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7352                                memopv2f64, memopv2i64,
7353                                int_x86_avx_vpermilvar_pd,
7354                                int_x86_avx_vpermil_pd>;
7355   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7356                                memopv4f64, memopv4i64,
7357                                int_x86_avx_vpermilvar_pd_256,
7358                                int_x86_avx_vpermil_pd_256>;
7359 }
7360
7361 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7362           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7363 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7364           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7365 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7366           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7367 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7368           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7369 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7370           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7371 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7372           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7373 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7374                                (i8 imm:$imm))),
7375           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7376 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7377           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7378
7379 //===----------------------------------------------------------------------===//
7380 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7381 //
7382 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7383 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7384           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7385           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7386           []>, VEX_4V;
7387 let mayLoad = 1 in
7388 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7389           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7390           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7391           []>, VEX_4V;
7392 }
7393
7394 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7395           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7396 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7397           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7398 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7399           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7400
7401 def : Pat<(int_x86_avx_vperm2f128_ps_256
7402                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7403           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7404 def : Pat<(int_x86_avx_vperm2f128_pd_256
7405                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7406           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7407 def : Pat<(int_x86_avx_vperm2f128_si_256
7408                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7409           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7410
7411 //===----------------------------------------------------------------------===//
7412 // VZERO - Zero YMM registers
7413 //
7414 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7415             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7416   // Zero All YMM registers
7417   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7418                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7419
7420   // Zero Upper bits of YMM registers
7421   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7422                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7423 }
7424
7425 //===----------------------------------------------------------------------===//
7426 // Half precision conversion instructions
7427 //===----------------------------------------------------------------------===//
7428 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7429 let Predicates = [HasAVX, HasF16C] in {
7430   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7431              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7432              [(set RC:$dst, (Int VR128:$src))]>,
7433              T8, OpSize, VEX;
7434   let neverHasSideEffects = 1, mayLoad = 1 in
7435   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7436              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7437 }
7438 }
7439
7440 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7441 let Predicates = [HasAVX, HasF16C] in {
7442   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7443                (ins RC:$src1, i32i8imm:$src2),
7444                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7445                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7446                TA, OpSize, VEX;
7447   let neverHasSideEffects = 1, mayLoad = 1 in
7448   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7449                (ins RC:$src1, i32i8imm:$src2),
7450                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7451                TA, OpSize, VEX;
7452 }
7453 }
7454
7455 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7456 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7457 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7458 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7459
7460 //===----------------------------------------------------------------------===//
7461 // AVX2 Instructions
7462 //===----------------------------------------------------------------------===//
7463
7464 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7465 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7466                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7467                  X86MemOperand x86memop> {
7468   let isCommutable = 1 in
7469   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7470         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7471         !strconcat(OpcodeStr,
7472             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7473         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7474         VEX_4V;
7475   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7476         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7477         !strconcat(OpcodeStr,
7478             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7479         [(set RC:$dst,
7480           (IntId RC:$src1,
7481            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7482         VEX_4V;
7483 }
7484
7485 let isCommutable = 0 in {
7486 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7487                                    VR128, memopv2i64, i128mem>;
7488 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7489                                     VR256, memopv4i64, i256mem>;
7490 }
7491
7492 //===----------------------------------------------------------------------===//
7493 // VPBROADCAST - Load from memory and broadcast to all elements of the
7494 //               destination operand
7495 //
7496 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7497                           X86MemOperand x86memop, PatFrag ld_frag,
7498                           Intrinsic Int128, Intrinsic Int256> {
7499   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7500                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7501                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7502   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7503                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7504                   [(set VR128:$dst,
7505                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7506   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7507                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7508                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7509   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7510                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7511                    [(set VR256:$dst,
7512                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7513 }
7514
7515 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7516                                     int_x86_avx2_pbroadcastb_128,
7517                                     int_x86_avx2_pbroadcastb_256>;
7518 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7519                                     int_x86_avx2_pbroadcastw_128,
7520                                     int_x86_avx2_pbroadcastw_256>;
7521 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7522                                     int_x86_avx2_pbroadcastd_128,
7523                                     int_x86_avx2_pbroadcastd_256>;
7524 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7525                                     int_x86_avx2_pbroadcastq_128,
7526                                     int_x86_avx2_pbroadcastq_256>;
7527
7528 let Predicates = [HasAVX2] in {
7529   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7530           (VPBROADCASTBrm addr:$src)>;
7531   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7532           (VPBROADCASTBYrm addr:$src)>;
7533   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7534           (VPBROADCASTWrm addr:$src)>;
7535   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7536           (VPBROADCASTWYrm addr:$src)>;
7537   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7538           (VPBROADCASTDrm addr:$src)>;
7539   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7540           (VPBROADCASTDYrm addr:$src)>;
7541   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7542           (VPBROADCASTQrm addr:$src)>;
7543   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7544           (VPBROADCASTQYrm addr:$src)>;
7545 }
7546
7547 // AVX1 broadcast patterns
7548 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7549           (VBROADCASTSSYrm addr:$src)>;
7550 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7551           (VBROADCASTSDrm addr:$src)>;
7552 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7553           (VBROADCASTSSYrm addr:$src)>;
7554 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7555           (VBROADCASTSDrm addr:$src)>;
7556
7557 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7558           (VBROADCASTSSrm addr:$src)>;
7559 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7560           (VBROADCASTSSrm addr:$src)>;
7561
7562 //===----------------------------------------------------------------------===//
7563 // VPERM - Permute instructions
7564 //
7565
7566 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7567                      Intrinsic Int> {
7568   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7569                    (ins VR256:$src1, VR256:$src2),
7570                    !strconcat(OpcodeStr,
7571                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7572                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7573   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7574                    (ins VR256:$src1, i256mem:$src2),
7575                    !strconcat(OpcodeStr,
7576                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7577                    [(set VR256:$dst, (Int VR256:$src1,
7578                                       (bitconvert (mem_frag addr:$src2))))]>,
7579                    VEX_4V;
7580 }
7581
7582 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7583 let ExeDomain = SSEPackedSingle in
7584 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7585
7586 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7587                          Intrinsic Int> {
7588   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7589                      (ins VR256:$src1, i8imm:$src2),
7590                      !strconcat(OpcodeStr,
7591                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7592                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7593   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7594                      (ins i256mem:$src1, i8imm:$src2),
7595                      !strconcat(OpcodeStr,
7596                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7597                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7598                      VEX;
7599 }
7600
7601 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7602                             VEX_W;
7603 let ExeDomain = SSEPackedDouble in
7604 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7605                              VEX_W;
7606
7607 //===----------------------------------------------------------------------===//
7608 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7609 //
7610 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7611           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7612           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7613           [(set VR256:$dst,
7614            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7615           VEX_4V;
7616 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7617           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7618           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7619           [(set VR256:$dst,
7620            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7621             imm:$src3))]>,
7622           VEX_4V;
7623
7624 let Predicates = [HasAVX2] in {
7625 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7626           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7627 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7628           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7629 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7630           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7631 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7632           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7633
7634 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7635                   (i8 imm:$imm))),
7636           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7637 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7638                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7639           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7640 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7641                   (i8 imm:$imm))),
7642           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7643 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7644                   (i8 imm:$imm))),
7645           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7646 }
7647
7648 // AVX1 patterns
7649 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7650           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7651 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7652           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7653 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7654           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7655 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7656           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7657 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7658           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7659 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7660           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7661
7662 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7663                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7664           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7665 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7666                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7667           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7668 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7669                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7670           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7671 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7672                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7673           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7674 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7675                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7676           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7677 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7678                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7679           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7680
7681
7682 //===----------------------------------------------------------------------===//
7683 // VINSERTI128 - Insert packed integer values
7684 //
7685 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7686           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7687           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7688           [(set VR256:$dst,
7689             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7690           VEX_4V;
7691 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7692           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7693           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7694           [(set VR256:$dst,
7695             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7696              imm:$src3))]>, VEX_4V;
7697
7698 let Predicates = [HasAVX2] in {
7699 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7700                                    (i32 imm)),
7701           (VINSERTI128rr VR256:$src1, VR128:$src2,
7702                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7703 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7704                                    (i32 imm)),
7705           (VINSERTI128rr VR256:$src1, VR128:$src2,
7706                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7707 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7708                                    (i32 imm)),
7709           (VINSERTI128rr VR256:$src1, VR128:$src2,
7710                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7711 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7712                                    (i32 imm)),
7713           (VINSERTI128rr VR256:$src1, VR128:$src2,
7714                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7715 }
7716
7717 // AVX1 patterns
7718 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7719                                    (i32 imm)),
7720           (VINSERTF128rr VR256:$src1, VR128:$src2,
7721                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7722 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7723                                    (i32 imm)),
7724           (VINSERTF128rr VR256:$src1, VR128:$src2,
7725                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7726 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7727                                    (i32 imm)),
7728           (VINSERTF128rr VR256:$src1, VR128:$src2,
7729                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7730 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7731                                    (i32 imm)),
7732           (VINSERTF128rr VR256:$src1, VR128:$src2,
7733                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7734 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7735                                    (i32 imm)),
7736           (VINSERTF128rr VR256:$src1, VR128:$src2,
7737                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7738 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7739                                    (i32 imm)),
7740           (VINSERTF128rr VR256:$src1, VR128:$src2,
7741                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7742
7743 //===----------------------------------------------------------------------===//
7744 // VEXTRACTI128 - Extract packed integer values
7745 //
7746 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7747           (ins VR256:$src1, i8imm:$src2),
7748           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7749           [(set VR128:$dst,
7750             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7751           VEX;
7752 let neverHasSideEffects = 1, mayStore = 1 in
7753 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7754           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7755           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7756
7757 let Predicates = [HasAVX2] in {
7758 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7759           (v2i64 (VEXTRACTI128rr
7760                     (v4i64 VR256:$src1),
7761                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7762 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7763           (v4i32 (VEXTRACTI128rr
7764                     (v8i32 VR256:$src1),
7765                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7766 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7767           (v8i16 (VEXTRACTI128rr
7768                     (v16i16 VR256:$src1),
7769                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7770 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7771           (v16i8 (VEXTRACTI128rr
7772                     (v32i8 VR256:$src1),
7773                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7774 }
7775
7776 // AVX1 patterns
7777 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7778           (v4f32 (VEXTRACTF128rr
7779                     (v8f32 VR256:$src1),
7780                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7781 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7782           (v2f64 (VEXTRACTF128rr
7783                     (v4f64 VR256:$src1),
7784                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7785 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7786           (v2i64 (VEXTRACTF128rr
7787                     (v4i64 VR256:$src1),
7788                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7789 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7790           (v4i32 (VEXTRACTF128rr
7791                     (v8i32 VR256:$src1),
7792                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7793 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7794           (v8i16 (VEXTRACTF128rr
7795                     (v16i16 VR256:$src1),
7796                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7797 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7798           (v16i8 (VEXTRACTF128rr
7799                     (v32i8 VR256:$src1),
7800                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7801
7802 //===----------------------------------------------------------------------===//
7803 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7804 //
7805 multiclass avx2_pmovmask<string OpcodeStr,
7806                          Intrinsic IntLd128, Intrinsic IntLd256,
7807                          Intrinsic IntSt128, Intrinsic IntSt256> {
7808   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7809              (ins VR128:$src1, i128mem:$src2),
7810              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7811              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7812   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7813              (ins VR256:$src1, i256mem:$src2),
7814              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7815              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7816   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7817              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7818              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7819              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7820   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7821              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7822              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7823              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7824 }
7825
7826 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7827                                 int_x86_avx2_maskload_d,
7828                                 int_x86_avx2_maskload_d_256,
7829                                 int_x86_avx2_maskstore_d,
7830                                 int_x86_avx2_maskstore_d_256>;
7831 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7832                                 int_x86_avx2_maskload_q,
7833                                 int_x86_avx2_maskload_q_256,
7834                                 int_x86_avx2_maskstore_q,
7835                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7836
7837
7838 //===----------------------------------------------------------------------===//
7839 // Variable Bit Shifts
7840 //
7841 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7842                           ValueType vt128, ValueType vt256> {
7843   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7844              (ins VR128:$src1, VR128:$src2),
7845              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7846              [(set VR128:$dst,
7847                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7848              VEX_4V;
7849   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7850              (ins VR128:$src1, i128mem:$src2),
7851              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7852              [(set VR128:$dst,
7853                (vt128 (OpNode VR128:$src1,
7854                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7855              VEX_4V;
7856   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7857              (ins VR256:$src1, VR256:$src2),
7858              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7859              [(set VR256:$dst,
7860                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7861              VEX_4V;
7862   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7863              (ins VR256:$src1, i256mem:$src2),
7864              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7865              [(set VR256:$dst,
7866                (vt256 (OpNode VR256:$src1,
7867                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7868              VEX_4V;
7869 }
7870
7871 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7872 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7873 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7874 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7875 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;