lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 // MOVSSrm zeros the high parts of the register; represent this
 190 // with SUBREG_TO_REG.
 191 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 192           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 193 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 194           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 195 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 196           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 197 // MOVSDrm zeros the high parts of the register; represent this
 198 // with SUBREG_TO_REG.
 199 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 200           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 201 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 202           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 203 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 204           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 205 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 206           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 207 def : Pat<(v2f64 (X86vzload addr:$src)),
 208           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 209 }
 210
 211 // Store scalar value to memory.
 212 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 213                   "movss\t{$src, $dst|$dst, $src}",
 214                   [(store FR32:$src, addr:$dst)]>;
 215 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 216                   "movsd\t{$src, $dst|$dst, $src}",
 217                   [(store FR64:$src, addr:$dst)]>;
 218
 219 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 220                   "movss\t{$src, $dst|$dst, $src}",
 221                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 222 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 223                   "movsd\t{$src, $dst|$dst, $src}",
 224                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 225
 226 // Extract and store.
 227 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 228                  addr:$dst),
 229           (MOVSSmr addr:$dst,
 230                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 231 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 232                  addr:$dst),
 233           (MOVSDmr addr:$dst,
 234                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 235
 236 // Move Aligned/Unaligned floating point values
 237 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 238                             X86MemOperand x86memop, PatFrag ld_frag,
 239                             string asm, Domain d,
 240                             bit IsReMaterializable = 1> {
 241 let neverHasSideEffects = 1 in
 242   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 243               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 244 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 245   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 246               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 247                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 248 }
 249
 250 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 251                               "movaps", SSEPackedSingle>, VEX;
 252 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 253                               "movapd", SSEPackedDouble>, OpSize, VEX;
 254 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 255                               "movups", SSEPackedSingle>, VEX;
 256 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 257                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 258
 259 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 260                               "movaps", SSEPackedSingle>, VEX;
 261 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 262                               "movapd", SSEPackedDouble>, OpSize, VEX;
 263 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 264                               "movups", SSEPackedSingle>, VEX;
 265 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 266                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 267 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 268                               "movaps", SSEPackedSingle>, TB;
 269 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 270                               "movapd", SSEPackedDouble>, TB, OpSize;
 271 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 272                               "movups", SSEPackedSingle>, TB;
 273 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 274                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 275
 276 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 277                    "movaps\t{$src, $dst|$dst, $src}",
 278                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 279 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 280                    "movapd\t{$src, $dst|$dst, $src}",
 281                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 282 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 283                    "movups\t{$src, $dst|$dst, $src}",
 284                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 285 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 286                    "movupd\t{$src, $dst|$dst, $src}",
 287                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 288 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 289                    "movaps\t{$src, $dst|$dst, $src}",
 290                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 291 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 292                    "movapd\t{$src, $dst|$dst, $src}",
 293                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 294 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 295                    "movups\t{$src, $dst|$dst, $src}",
 296                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 297 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 298                    "movupd\t{$src, $dst|$dst, $src}",
 299                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 300
 301 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 302 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 303           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 304
 305 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 306 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 307           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 308
 309 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 310                    "movaps\t{$src, $dst|$dst, $src}",
 311                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 312 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 313                    "movapd\t{$src, $dst|$dst, $src}",
 314                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 315 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 316                    "movups\t{$src, $dst|$dst, $src}",
 317                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 318 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movupd\t{$src, $dst|$dst, $src}",
 320                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 321
 322 // Intrinsic forms of MOVUPS/D load and store
 323 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 324            (ins f128mem:$dst, VR128:$src),
 325            "movups\t{$src, $dst|$dst, $src}",
 326            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 327 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 328            (ins f128mem:$dst, VR128:$src),
 329            "movupd\t{$src, $dst|$dst, $src}",
 330            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 331
 332 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 333                        "movups\t{$src, $dst|$dst, $src}",
 334                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 335 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 336                        "movupd\t{$src, $dst|$dst, $src}",
 337                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 338
 339 // Move Low/High packed floating point values
 340 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 341                                  PatFrag mov_frag, string base_opc,
 342                                  string asm_opr> {
 343   def PSrm : PI<opc, MRMSrcMem,
 344          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 345          !strconcat(base_opc, "s", asm_opr),
 346      [(set RC:$dst,
 347        (mov_frag RC:$src1,
 348               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 349               SSEPackedSingle>, TB;
 350
 351   def PDrm : PI<opc, MRMSrcMem,
 352          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 353          !strconcat(base_opc, "d", asm_opr),
 354      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 355                               (scalar_to_vector (loadf64 addr:$src2)))))],
 356               SSEPackedDouble>, TB, OpSize;
 357 }
 358
 359 let AddedComplexity = 20 in {
 360   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 361                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 362   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 363                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 364 }
 365 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 366   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 367                                    "\t{$src2, $dst|$dst, $src2}">;
 368   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 369                                    "\t{$src2, $dst|$dst, $src2}">;
 370 }
 371
 372 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 373                    "movlps\t{$src, $dst|$dst, $src}",
 374                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 375                                  (iPTR 0))), addr:$dst)]>, VEX;
 376 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 377                    "movlpd\t{$src, $dst|$dst, $src}",
 378                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 379                                  (iPTR 0))), addr:$dst)]>, VEX;
 380 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 381                    "movlps\t{$src, $dst|$dst, $src}",
 382                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 383                                  (iPTR 0))), addr:$dst)]>;
 384 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 385                    "movlpd\t{$src, $dst|$dst, $src}",
 386                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 387                                  (iPTR 0))), addr:$dst)]>;
 388
 389 // v2f64 extract element 1 is always custom lowered to unpack high to low
 390 // and extract element 0 so the non-store version isn't too horrible.
 391 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 392                    "movhps\t{$src, $dst|$dst, $src}",
 393                    [(store (f64 (vector_extract
 394                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 395                                          (undef)), (iPTR 0))), addr:$dst)]>,
 396                    VEX;
 397 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 398                    "movhpd\t{$src, $dst|$dst, $src}",
 399                    [(store (f64 (vector_extract
 400                                  (v2f64 (unpckh VR128:$src, (undef))),
 401                                  (iPTR 0))), addr:$dst)]>,
 402                    VEX;
 403 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 404                    "movhps\t{$src, $dst|$dst, $src}",
 405                    [(store (f64 (vector_extract
 406                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 407                                          (undef)), (iPTR 0))), addr:$dst)]>;
 408 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 409                    "movhpd\t{$src, $dst|$dst, $src}",
 410                    [(store (f64 (vector_extract
 411                                  (v2f64 (unpckh VR128:$src, (undef))),
 412                                  (iPTR 0))), addr:$dst)]>;
 413
 414 let AddedComplexity = 20 in {
 415   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 416                                        (ins VR128:$src1, VR128:$src2),
 417                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 418                       [(set VR128:$dst,
 419                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 420                       VEX_4V;
 421   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 422                                        (ins VR128:$src1, VR128:$src2),
 423                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 424                       [(set VR128:$dst,
 425                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 426                       VEX_4V;
 427 }
 428 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 429   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 430                                        (ins VR128:$src1, VR128:$src2),
 431                       "movlhps\t{$src2, $dst|$dst, $src2}",
 432                       [(set VR128:$dst,
 433                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 434   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 435                                        (ins VR128:$src1, VR128:$src2),
 436                       "movhlps\t{$src2, $dst|$dst, $src2}",
 437                       [(set VR128:$dst,
 438                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 439 }
 440
 441 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 442           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 443 let AddedComplexity = 20 in {
 444   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 445             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 446   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 447             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 448 }
 449
 450 //===----------------------------------------------------------------------===//
 451 // SSE 1 & 2 - Conversion Instructions
 452 //===----------------------------------------------------------------------===//
 453
 454 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 455                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 456                      string asm> {
 457   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 458                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 460                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 461 }
 462
 463 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 464                           X86MemOperand x86memop, string asm> {
 465   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 466                         []>;
 467   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 468                         []>;
 469 }
 470
 471 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 472                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 473                          string asm, Domain d> {
 474   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 475                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 476   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 477                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 478 }
 479
 480 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 481                           X86MemOperand x86memop, string asm> {
 482   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 483               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 485               (ins DstRC:$src1, x86memop:$src),
 486               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 487 }
 488
 489 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 490                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 491 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 492                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 493                                 VEX_W;
 494 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 495                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 496 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 497                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 498                                 VEX, VEX_W;
 499
 500 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 501 // register, but the same isn't true when only using memory operands,
 502 // provide other assembly "l" and "q" forms to address this explicitly
 503 // where appropriate to do so.
 504 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 505                                   VEX_4V;
 506 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 507                                   VEX_4V, VEX_W;
 508 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 509                                   VEX_4V;
 510 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 511                                   VEX_4V;
 512 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 513                                   VEX_4V, VEX_W;
 514
 515 let Predicates = [HasAVX] in {
 516   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
 517             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 518   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
 519             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
 520   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
 521             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
 522   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
 523             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
 524
 525   def : Pat<(f32 (sint_to_fp GR32:$src)),
 526             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
 527   def : Pat<(f32 (sint_to_fp GR64:$src)),
 528             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
 529   def : Pat<(f64 (sint_to_fp GR32:$src)),
 530             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
 531   def : Pat<(f64 (sint_to_fp GR64:$src)),
 532             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
 533 }
 534
 535 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 536                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 537 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 538                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 539 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 540                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 541 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 542                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 543 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 544                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 545 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 546                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 547 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 548                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 549 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 550                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 551
 552 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 553 // and/or XMM operand(s).
 554
 555 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 556                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 557                          string asm> {
 558   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 559               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 560               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 561   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 562               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 563               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 564 }
 565
 566 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 567                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 568                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 569   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 570               !if(Is2Addr,
 571                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 572                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 573               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 574   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 575               (ins DstRC:$src1, x86memop:$src2),
 576               !if(Is2Addr,
 577                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 578                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 579               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 580 }
 581
 582 defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 583                       f32mem, load, "cvtss2si">, XS, VEX;
 584 defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 585                         int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 586                         XS, VEX, VEX_W;
 587 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 588                       f128mem, load, "cvtsd2si">, XD, VEX;
 589 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 590                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 591                       XD, VEX, VEX_W;
 592
 593 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 594 // Get rid of this hack or rename the intrinsics, there are several
 595 // intructions that only match with the intrinsic form, why create duplicates
 596 // to let them be recognized by the assembler?
 597 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 598                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 599 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 600                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 601 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 602                       f32mem, load, "cvtss2si">, XS;
 603 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 604                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 605 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 606                 f128mem, load, "cvtsd2si{l}">, XD;
 607 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 608                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 609
 610
 611 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 612           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 613 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 614           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 615           VEX_W;
 616 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 617           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 618 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 619           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 620           VEX_4V, VEX_W;
 621
 622 let Constraints = "$src1 = $dst" in {
 623   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 624                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 625                         "cvtsi2ss">, XS;
 626   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 627                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 628                         "cvtsi2ss{q}">, XS, REX_W;
 629   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 630                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 631                         "cvtsi2sd">, XD;
 632   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 633                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 634                         "cvtsi2sd">, XD, REX_W;
 635 }
 636
 637 /// SSE 1 Only
 638
 639 // Aliases for intrinsics
 640 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 641                                     f32mem, load, "cvttss2si">, XS, VEX;
 642 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 643                                     int_x86_sse_cvttss2si64, f32mem, load,
 644                                     "cvttss2si">, XS, VEX, VEX_W;
 645 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 646                                     f128mem, load, "cvttsd2si">, XD, VEX;
 647 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 648                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 649                                     "cvttsd2si">, XD, VEX, VEX_W;
 650 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 651                                     f32mem, load, "cvttss2si">, XS;
 652 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 653                                     int_x86_sse_cvttss2si64, f32mem, load,
 654                                     "cvttss2si{q}">, XS, REX_W;
 655 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 656                                     f128mem, load, "cvttsd2si">, XD;
 657 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 658                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 659                                     "cvttsd2si{q}">, XD, REX_W;
 660
 661 let Pattern = []<dag> in {
 662 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 663                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 664 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 665                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 666                                VEX_W;
 667 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 668                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 669                                SSEPackedSingle>, TB, VEX;
 670 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 671                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 672                                SSEPackedSingle>, TB, VEX;
 673 }
 674 let Pattern = []<dag> in {
 675 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 676                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 677 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 678                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 679 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 680                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 681                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 682 }
 683
 684 /// SSE 2 Only
 685
 686 // Convert scalar double to scalar single
 687 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 688                        (ins FR64:$src1, FR64:$src2),
 689                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 690                       VEX_4V;
 691 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 692                        (ins FR64:$src1, f64mem:$src2),
 693                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 694                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 695 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 696         Requires<[HasAVX]>;
 697
 698 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 699                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 700                       [(set FR32:$dst, (fround FR64:$src))]>;
 701 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 702                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 703                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 704                   Requires<[HasSSE2, OptForSize]>;
 705
 706 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 707                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 708                       XS, VEX_4V;
 709 let Constraints = "$src1 = $dst" in
 710 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 711                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 712
 713 // Convert scalar single to scalar double
 714 // SSE2 instructions with XS prefix
 715 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 716                     (ins FR32:$src1, FR32:$src2),
 717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 718                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 719 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 720                     (ins FR32:$src1, f32mem:$src2),
 721                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 722                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 723
 724 let Predicates = [HasAVX] in {
 725   def : Pat<(f64 (fextend FR32:$src)),
 726             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
 727   def : Pat<(fextend (loadf32 addr:$src)),
 728             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 729   def : Pat<(extloadf32 addr:$src),
 730             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 731 }
 732
 733 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 734                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 735                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 736                  Requires<[HasSSE2]>;
 737 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 738                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 739                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 740                  Requires<[HasSSE2, OptForSize]>;
 741
 742 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 743                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 744                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 745                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 746                                        VR128:$src2))]>, XS, VEX_4V,
 747                     Requires<[HasAVX]>;
 748 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 749                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 750                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 751                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 752                                        (load addr:$src2)))]>, XS, VEX_4V,
 753                     Requires<[HasAVX]>;
 754 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 755 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 756                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 757                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 758                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 759                                        VR128:$src2))]>, XS,
 760                     Requires<[HasSSE2]>;
 761 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 762                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 763                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 764                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 765                                        (load addr:$src2)))]>, XS,
 766                     Requires<[HasSSE2]>;
 767 }
 768
 769 def : Pat<(extloadf32 addr:$src),
 770           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 771       Requires<[HasSSE2, OptForSpeed]>;
 772
 773 // Convert doubleword to packed single/double fp
 774 // SSE2 instructions without OpSize prefix
 775 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 776                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 777                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 778                      TB, VEX, Requires<[HasAVX]>;
 779 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 780                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 781                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 782                                         (bitconvert (memopv2i64 addr:$src))))]>,
 783                      TB, VEX, Requires<[HasAVX]>;
 784 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 785                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 786                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 787                      TB, Requires<[HasSSE2]>;
 788 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 789                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 790                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 791                                         (bitconvert (memopv2i64 addr:$src))))]>,
 792                      TB, Requires<[HasSSE2]>;
 793
 794 // FIXME: why the non-intrinsic version is described as SSE3?
 795 // SSE2 instructions with XS prefix
 796 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 797                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 798                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 799                      XS, VEX, Requires<[HasAVX]>;
 800 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 801                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 802                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 803                                         (bitconvert (memopv2i64 addr:$src))))]>,
 804                      XS, VEX, Requires<[HasAVX]>;
 805 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 806                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 807                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 808                      XS, Requires<[HasSSE2]>;
 809 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 810                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 811                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 812                                         (bitconvert (memopv2i64 addr:$src))))]>,
 813                      XS, Requires<[HasSSE2]>;
 814
 815
 816 // Convert packed single/double fp to doubleword
 817 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 818                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 819 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 820                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 821 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 822                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 823 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 824                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 825 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 826                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 827 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 828                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 829
 830 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 831                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 832                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 833                         VEX;
 834 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 835                          (ins f128mem:$src),
 836                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 837                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 838                                             (memop addr:$src)))]>, VEX;
 839 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 840                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 841                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 842 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 843                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 844                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 845                                             (memop addr:$src)))]>;
 846
 847 // SSE2 packed instructions with XD prefix
 848 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 849                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 850                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 851                      XD, VEX, Requires<[HasAVX]>;
 852 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 853                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 854                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 855                                           (memop addr:$src)))]>,
 856                      XD, VEX, Requires<[HasAVX]>;
 857 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 858                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 859                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 860                      XD, Requires<[HasSSE2]>;
 861 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 862                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 863                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 864                                           (memop addr:$src)))]>,
 865                      XD, Requires<[HasSSE2]>;
 866
 867
 868 // Convert with truncation packed single/double fp to doubleword
 869 // SSE2 packed instructions with XS prefix
 870 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 871                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 872 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 873                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 874 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 875                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 876 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 877                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 878 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 879                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 880                       [(set VR128:$dst,
 881                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 882 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 883                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 884                       [(set VR128:$dst,
 885                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 886
 887
 888 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 889                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 890                         [(set VR128:$dst,
 891                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 892                       XS, VEX, Requires<[HasAVX]>;
 893 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 894                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 895                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 896                                            (memop addr:$src)))]>,
 897                       XS, VEX, Requires<[HasAVX]>;
 898
 899 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 900                             (ins VR128:$src),
 901                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 902                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 903                        VEX;
 904 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 905                           (ins f128mem:$src),
 906                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 907                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 908                                              (memop addr:$src)))]>, VEX;
 909 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 910                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 911                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 912 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 913                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 914                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 915                                         (memop addr:$src)))]>;
 916
 917 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 918 // register, but the same isn't true when using memory operands instead.
 919 // Provide other assembly rr and rm forms to address this explicitly.
 920 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 921                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 922 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 923                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 924
 925 // XMM only
 926 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 927                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 928 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 929                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 930
 931 // YMM only
 932 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 933                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 934 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 935                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 936
 937 // Convert packed single to packed double
 938 let Predicates = [HasAVX] in {
 939                   // SSE2 instructions without OpSize prefix
 940 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 941                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 942 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 943                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 944 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
 945                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 946 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
 947                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 948 }
 949 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 950                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 951 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 952                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 953
 954 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 955                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 956                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 957                      VEX, Requires<[HasAVX]>;
 958 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 959                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 960                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 961                                           (load addr:$src)))]>,
 962                      VEX, Requires<[HasAVX]>;
 963 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 964                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 965                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 966                      TB, Requires<[HasSSE2]>;
 967 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 968                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 969                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 970                                           (load addr:$src)))]>,
 971                      TB, Requires<[HasSSE2]>;
 972
 973 // Convert packed double to packed single
 974 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 975 // register, but the same isn't true when using memory operands instead.
 976 // Provide other assembly rr and rm forms to address this explicitly.
 977 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 978                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 979 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 980                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 981
 982 // XMM only
 983 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 984                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 985 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 986                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 987
 988 // YMM only
 989 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 990                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
 991 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 992                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 993 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 994                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 995 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 996                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 997
 998
 999 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1000                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1001                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1002 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1003                          (ins f128mem:$src),
1004                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1005                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1006                                             (memop addr:$src)))]>;
1007 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1008                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1009                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1010 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1011                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1012                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1013                                             (memop addr:$src)))]>;
1014
1015 // AVX 256-bit register conversion intrinsics
1016 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1017 // whenever possible to avoid declaring two versions of each one.
1018 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1019           (VCVTDQ2PSYrr VR256:$src)>;
1020 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1021           (VCVTDQ2PSYrm addr:$src)>;
1022
1023 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1024           (VCVTPD2PSYrr VR256:$src)>;
1025 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1026           (VCVTPD2PSYrm addr:$src)>;
1027
1028 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1029           (VCVTPS2DQYrr VR256:$src)>;
1030 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1031           (VCVTPS2DQYrm addr:$src)>;
1032
1033 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1034           (VCVTPS2PDYrr VR128:$src)>;
1035 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1036           (VCVTPS2PDYrm addr:$src)>;
1037
1038 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1039           (VCVTTPD2DQYrr VR256:$src)>;
1040 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1041           (VCVTTPD2DQYrm addr:$src)>;
1042
1043 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1044           (VCVTTPS2DQYrr VR256:$src)>;
1045 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1046           (VCVTTPS2DQYrm addr:$src)>;
1047
1048 //===----------------------------------------------------------------------===//
1049 // SSE 1 & 2 - Compare Instructions
1050 //===----------------------------------------------------------------------===//
1051
1052 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1053 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1054                             string asm, string asm_alt> {
1055   let isAsmParserOnly = 1 in {
1056     def rr : SIi8<0xC2, MRMSrcReg,
1057                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1058                   asm, []>;
1059     let mayLoad = 1 in
1060     def rm : SIi8<0xC2, MRMSrcMem,
1061                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1062                   asm, []>;
1063   }
1064
1065   // Accept explicit immediate argument form instead of comparison code.
1066   def rr_alt : SIi8<0xC2, MRMSrcReg,
1067                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1068                 asm_alt, []>;
1069   let mayLoad = 1 in
1070   def rm_alt : SIi8<0xC2, MRMSrcMem,
1071                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1072                 asm_alt, []>;
1073 }
1074
1075 let neverHasSideEffects = 1 in {
1076   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1077                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1078                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1079                   XS, VEX_4V;
1080   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1081                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1082                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1083                   XD, VEX_4V;
1084 }
1085
1086 let Constraints = "$src1 = $dst" in {
1087 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1088                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1089                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1090                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1091 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1092                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1093                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1094                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1095 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1096                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1097                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1098                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1099 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1100                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1101                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1102                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1103 }
1104 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1105 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1106                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1107                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1108 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1109                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1110                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1111 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1112                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1113                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1114 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1115                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1116                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1117 }
1118
1119 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1120                          Intrinsic Int, string asm> {
1121   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1122                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1123                         [(set VR128:$dst, (Int VR128:$src1,
1124                                                VR128:$src, imm:$cc))]>;
1125   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1126                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1127                         [(set VR128:$dst, (Int VR128:$src1,
1128                                                (load addr:$src), imm:$cc))]>;
1129 }
1130
1131 // Aliases to match intrinsics which expect XMM operand(s).
1132 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1133                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1134                      XS, VEX_4V;
1135 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1136                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1137                      XD, VEX_4V;
1138 let Constraints = "$src1 = $dst" in {
1139   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1140                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1141   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1142                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1143 }
1144
1145
1146 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1147 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1148                             ValueType vt, X86MemOperand x86memop,
1149                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1150   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1151                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1152                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1153   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1154                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1155                      [(set EFLAGS, (OpNode (vt RC:$src1),
1156                                            (ld_frag addr:$src2)))], d>;
1157 }
1158
1159 let Defs = [EFLAGS] in {
1160   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1161                                   "ucomiss", SSEPackedSingle>, VEX;
1162   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1163                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1164   let Pattern = []<dag> in {
1165     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1166                                     "comiss", SSEPackedSingle>, VEX;
1167     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1168                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1169   }
1170
1171   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1172                             load, "ucomiss", SSEPackedSingle>, VEX;
1173   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1174                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1175
1176   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1177                             load, "comiss", SSEPackedSingle>, VEX;
1178   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1179                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1180   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1181                                   "ucomiss", SSEPackedSingle>, TB;
1182   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1183                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1184
1185   let Pattern = []<dag> in {
1186     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1187                                     "comiss", SSEPackedSingle>, TB;
1188     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1189                                     "comisd", SSEPackedDouble>, TB, OpSize;
1190   }
1191
1192   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1193                               load, "ucomiss", SSEPackedSingle>, TB;
1194   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1195                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1196
1197   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1198                                   "comiss", SSEPackedSingle>, TB;
1199   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1200                                   "comisd", SSEPackedDouble>, TB, OpSize;
1201 } // Defs = [EFLAGS]
1202
1203 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1204 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1205                             Intrinsic Int, string asm, string asm_alt,
1206                             Domain d> {
1207   let isAsmParserOnly = 1 in {
1208     def rri : PIi8<0xC2, MRMSrcReg,
1209                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1210                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1211     def rmi : PIi8<0xC2, MRMSrcMem,
1212                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1213                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1214   }
1215
1216   // Accept explicit immediate argument form instead of comparison code.
1217   def rri_alt : PIi8<0xC2, MRMSrcReg,
1218              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1219              asm_alt, [], d>;
1220   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1221              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1222              asm_alt, [], d>;
1223 }
1224
1225 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1226                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1227                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1228                SSEPackedSingle>, VEX_4V;
1229 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1230                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1231                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1232                SSEPackedDouble>, OpSize, VEX_4V;
1233 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1234                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1235                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1236                SSEPackedSingle>, VEX_4V;
1237 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1238                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1239                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1240                SSEPackedDouble>, OpSize, VEX_4V;
1241 let Constraints = "$src1 = $dst" in {
1242   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1243                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1244                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1245                  SSEPackedSingle>, TB;
1246   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1247                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1248                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1249                  SSEPackedDouble>, TB, OpSize;
1250 }
1251
1252 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1253           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1254 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1255           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1256 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1257           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1258 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1259           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1260
1261 //===----------------------------------------------------------------------===//
1262 // SSE 1 & 2 - Shuffle Instructions
1263 //===----------------------------------------------------------------------===//
1264
1265 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1266 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1267                          ValueType vt, string asm, PatFrag mem_frag,
1268                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1269   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1270                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1271                    [(set RC:$dst, (vt (shufp:$src3
1272                             RC:$src1, (mem_frag addr:$src2))))], d>;
1273   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1274     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1275                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1276                    [(set RC:$dst,
1277                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1278 }
1279
1280 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1281            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1282            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1283 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1284            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1285            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1286 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1287            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1288            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1289 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1290            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1291            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1292
1293 let Constraints = "$src1 = $dst" in {
1294   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1295                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1296                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1297                     TB;
1298   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1299                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1300                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1301 }
1302
1303 //===----------------------------------------------------------------------===//
1304 // SSE 1 & 2 - Unpack Instructions
1305 //===----------------------------------------------------------------------===//
1306
1307 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1308 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1309                                    PatFrag mem_frag, RegisterClass RC,
1310                                    X86MemOperand x86memop, string asm,
1311                                    Domain d> {
1312     def rr : PI<opc, MRMSrcReg,
1313                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1314                 asm, [(set RC:$dst,
1315                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1316     def rm : PI<opc, MRMSrcMem,
1317                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1318                 asm, [(set RC:$dst,
1319                            (vt (OpNode RC:$src1,
1320                                        (mem_frag addr:$src2))))], d>;
1321 }
1322
1323 let AddedComplexity = 10 in {
1324   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1325         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1326                        SSEPackedSingle>, VEX_4V;
1327   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1328         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1329                        SSEPackedDouble>, OpSize, VEX_4V;
1330   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1331         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1332                        SSEPackedSingle>, VEX_4V;
1333   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1334         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1335                        SSEPackedDouble>, OpSize, VEX_4V;
1336
1337   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1338         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1339                        SSEPackedSingle>, VEX_4V;
1340   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1341         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1342                        SSEPackedDouble>, OpSize, VEX_4V;
1343   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1344         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1345                        SSEPackedSingle>, VEX_4V;
1346   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1347         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1348                        SSEPackedDouble>, OpSize, VEX_4V;
1349
1350   let Constraints = "$src1 = $dst" in {
1351     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1352           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1353                          SSEPackedSingle>, TB;
1354     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1355           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1356                          SSEPackedDouble>, TB, OpSize;
1357     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1358           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1359                          SSEPackedSingle>, TB;
1360     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1361           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1362                          SSEPackedDouble>, TB, OpSize;
1363   } // Constraints = "$src1 = $dst"
1364 } // AddedComplexity
1365
1366 //===----------------------------------------------------------------------===//
1367 // SSE 1 & 2 - Extract Floating-Point Sign mask
1368 //===----------------------------------------------------------------------===//
1369
1370 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1371 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1372                                 Domain d> {
1373   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1374                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1375                      [(set GR32:$dst, (Int RC:$src))], d>;
1376   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1377                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1378 }
1379
1380 // Mask creation
1381 defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1382                                       "movmskps", SSEPackedSingle>, VEX;
1383 defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1384                                       "movmskpd", SSEPackedDouble>, OpSize,
1385                                       VEX;
1386 defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1387                                       "movmskps", SSEPackedSingle>, VEX;
1388 defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1389                                       "movmskpd", SSEPackedDouble>, OpSize,
1390                                       VEX;
1391 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1392                                      SSEPackedSingle>, TB;
1393 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1394                                      SSEPackedDouble>, TB, OpSize;
1395
1396 // X86fgetsign
1397 def MOVMSKPDrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1398                     "movmskpd\t{$src, $dst|$dst, $src}",
1399                     [(set GR32:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1400 def MOVMSKPDrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1401                     "movmskpd\t{$src, $dst|$dst, $src}",
1402                     [(set GR64:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1403 def MOVMSKPSrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
1404                     "movmskps\t{$src, $dst|$dst, $src}",
1405                     [(set GR32:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1406 def MOVMSKPSrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1407                     "movmskps\t{$src, $dst|$dst, $src}",
1408                     [(set GR64:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1409
1410 // Assembler Only
1411 def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1412            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1413 def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1414            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1415            VEX;
1416 def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1417            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1418 def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1419            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1420            VEX;
1421
1422 //===----------------------------------------------------------------------===//
1423 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1424 //===----------------------------------------------------------------------===//
1425
1426 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1427 // names that start with 'Fs'.
1428
1429 // Alias instructions that map fld0 to pxor for sse.
1430 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1431     canFoldAsLoad = 1 in {
1432   // FIXME: Set encoding to pseudo!
1433 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1434                  [(set FR32:$dst, fp32imm0)]>,
1435                  Requires<[HasSSE1]>, TB, OpSize;
1436 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1437                  [(set FR64:$dst, fpimm0)]>,
1438                Requires<[HasSSE2]>, TB, OpSize;
1439 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1440                   [(set FR32:$dst, fp32imm0)]>,
1441                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1442 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1443                   [(set FR64:$dst, fpimm0)]>,
1444                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1445 }
1446
1447 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1448 // bits are disregarded.
1449 let neverHasSideEffects = 1 in {
1450 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1451                      "movaps\t{$src, $dst|$dst, $src}", []>;
1452 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1453                      "movapd\t{$src, $dst|$dst, $src}", []>;
1454 }
1455
1456 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1457 // bits are disregarded.
1458 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1459 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1460                      "movaps\t{$src, $dst|$dst, $src}",
1461                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1462 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1463                      "movapd\t{$src, $dst|$dst, $src}",
1464                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1465 }
1466
1467 //===----------------------------------------------------------------------===//
1468 // SSE 1 & 2 - Logical Instructions
1469 //===----------------------------------------------------------------------===//
1470
1471 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1472 ///
1473 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1474                                        SDNode OpNode> {
1475   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1476               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1477
1478   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1479         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1480
1481   let Constraints = "$src1 = $dst" in {
1482     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1483                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1484
1485     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1486                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1487   }
1488 }
1489
1490 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1491 let mayLoad = 0 in {
1492   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1493   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1494   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1495 }
1496
1497 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1498   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1499
1500 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1501 ///
1502 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1503                                    SDNode OpNode> {
1504   let Pattern = []<dag> in {
1505     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1506          !strconcat(OpcodeStr, "ps"), f128mem,
1507          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1508          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1509                                    (memopv2i64 addr:$src2)))], 0>, VEX_4V;
1510
1511     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1512          !strconcat(OpcodeStr, "pd"), f128mem,
1513          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1514                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1515          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1516                                    (memopv2i64 addr:$src2)))], 0>,
1517                                                    OpSize, VEX_4V;
1518   }
1519   let Constraints = "$src1 = $dst" in {
1520     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1521          !strconcat(OpcodeStr, "ps"), f128mem,
1522          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1523          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1524                                    (memopv2i64 addr:$src2)))]>, TB;
1525
1526     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1527          !strconcat(OpcodeStr, "pd"), f128mem,
1528          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1529                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1530          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1531                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
1532   }
1533 }
1534
1535 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1536 ///
1537 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
1538                                      SDNode OpNode> {
1539     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1540           !strconcat(OpcodeStr, "ps"), f256mem,
1541           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
1542           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
1543                                     (memopv4i64 addr:$src2)))], 0>, VEX_4V;
1544
1545     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1546           !strconcat(OpcodeStr, "pd"), f256mem,
1547           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1548                                     (bc_v4i64 (v4f64 VR256:$src2))))],
1549           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1550                                     (memopv4i64 addr:$src2)))], 0>,
1551                                     OpSize, VEX_4V;
1552 }
1553
1554 // AVX 256-bit packed logical ops forms
1555 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
1556 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
1557 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
1558 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
1559
1560 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1561 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1562 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1563 let isCommutable = 0 in
1564   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
1565
1566 //===----------------------------------------------------------------------===//
1567 // SSE 1 & 2 - Arithmetic Instructions
1568 //===----------------------------------------------------------------------===//
1569
1570 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1571 /// vector forms.
1572 ///
1573 /// In addition, we also have a special variant of the scalar form here to
1574 /// represent the associated intrinsic operation.  This form is unlike the
1575 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1576 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1577 ///
1578 /// These three forms can each be reg+reg or reg+mem.
1579 ///
1580
1581 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1582 /// classes below
1583 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1584                                   bit Is2Addr = 1> {
1585   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1586                             OpNode, FR32, f32mem, Is2Addr>, XS;
1587   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1588                             OpNode, FR64, f64mem, Is2Addr>, XD;
1589 }
1590
1591 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1592                                    bit Is2Addr = 1> {
1593   let mayLoad = 0 in {
1594   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1595               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1596   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1597               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1598   }
1599 }
1600
1601 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1602                                     SDNode OpNode> {
1603   let mayLoad = 0 in {
1604     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1605                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1606     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1607                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1608   }
1609 }
1610
1611 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1612                                       bit Is2Addr = 1> {
1613   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1614      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1615   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1616      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1617 }
1618
1619 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1620                                       bit Is2Addr = 1> {
1621   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1622      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1623                                               SSEPackedSingle, Is2Addr>, TB;
1624
1625   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1626      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1627                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1628 }
1629
1630 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1631   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1632      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1633       SSEPackedSingle, 0>, TB;
1634
1635   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1636      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1637       SSEPackedDouble, 0>, TB, OpSize;
1638 }
1639
1640 // Binary Arithmetic instructions
1641 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1642             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1643             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1644             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1645 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1646             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1647             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1648             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1649
1650 let isCommutable = 0 in {
1651   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1652               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1653               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1654               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1655   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1656               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1657               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1658               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1659   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1660               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1661               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1662               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1663               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1664               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1665   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1666               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1667               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1668               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1669               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1670               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1671 }
1672
1673 let Constraints = "$src1 = $dst" in {
1674   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1675              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1676              basic_sse12_fp_binop_s_int<0x58, "add">;
1677   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1678              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1679              basic_sse12_fp_binop_s_int<0x59, "mul">;
1680
1681   let isCommutable = 0 in {
1682     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1683                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1684                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1685     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1686                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1687                basic_sse12_fp_binop_s_int<0x5E, "div">;
1688     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1689                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1690                basic_sse12_fp_binop_s_int<0x5F, "max">,
1691                basic_sse12_fp_binop_p_int<0x5F, "max">;
1692     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1693                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1694                basic_sse12_fp_binop_s_int<0x5D, "min">,
1695                basic_sse12_fp_binop_p_int<0x5D, "min">;
1696   }
1697 }
1698
1699 /// Unop Arithmetic
1700 /// In addition, we also have a special variant of the scalar form here to
1701 /// represent the associated intrinsic operation.  This form is unlike the
1702 /// plain scalar form, in that it takes an entire vector (instead of a
1703 /// scalar) and leaves the top elements undefined.
1704 ///
1705 /// And, we have a special variant form for a full-vector intrinsic form.
1706
1707 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1708 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1709                           SDNode OpNode, Intrinsic F32Int> {
1710   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1711                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1712                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1713   // For scalar unary operations, fold a load into the operation
1714   // only in OptForSize mode. It eliminates an instruction, but it also
1715   // eliminates a whole-register clobber (the load), so it introduces a
1716   // partial register update condition.
1717   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1718                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1719                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1720             Requires<[HasSSE1, OptForSize]>;
1721   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1722                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1723                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1724   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1725                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1726                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1727 }
1728
1729 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1730 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1731                               SDNode OpNode, Intrinsic F32Int> {
1732   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1733                 !strconcat(OpcodeStr,
1734                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1735   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1736                 !strconcat(OpcodeStr,
1737                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1738                 []>, XS, Requires<[HasAVX, OptForSize]>;
1739   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1740                 !strconcat(OpcodeStr,
1741                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1742                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1743   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1744                 !strconcat(OpcodeStr,
1745                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1746                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1747 }
1748
1749 /// sse1_fp_unop_p - SSE1 unops in packed form.
1750 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1751   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1752               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1753               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1754   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1755                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1756                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1757 }
1758
1759 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1760 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1761   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1762               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1763               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1764   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1765                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1766                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1767 }
1768
1769 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1770 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1771                               Intrinsic V4F32Int> {
1772   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1773                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1774                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1775   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1776                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1777                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1778 }
1779
1780 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1781 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1782                                 Intrinsic V4F32Int> {
1783   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1784                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1785                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1786   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1787                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1788                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1789 }
1790
1791 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1792 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1793                           SDNode OpNode, Intrinsic F64Int> {
1794   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1795                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1796                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1797   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1798   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1799                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1800                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1801             Requires<[HasSSE2, OptForSize]>;
1802   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1803                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1804                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1805   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1806                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1807                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1808 }
1809
1810 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1811 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1812                               SDNode OpNode, Intrinsic F64Int> {
1813   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1814                !strconcat(OpcodeStr,
1815                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1816   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1817                (ins FR64:$src1, f64mem:$src2),
1818                !strconcat(OpcodeStr,
1819                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1820   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1821            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1822            [(set VR128:$dst, (F64Int VR128:$src))]>;
1823   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1824            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1825            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1826 }
1827
1828 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1829 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1830                           SDNode OpNode> {
1831   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1832               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1833               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1834   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1835                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1836                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1837 }
1838
1839 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1840 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1841   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1842               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1843               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1844   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1845                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1846                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1847 }
1848
1849 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1850 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1851                               Intrinsic V2F64Int> {
1852   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1853                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1854                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1855   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1856                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1857                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1858 }
1859
1860 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1861 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1862                                 Intrinsic V2F64Int> {
1863   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1864                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1865                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1866   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1867                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1868                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1869 }
1870
1871 let Predicates = [HasAVX] in {
1872   // Square root.
1873   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1874                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1875                 VEX_4V;
1876
1877   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1878                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1879                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1880                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1881                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1882                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1883                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1884                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1885                 VEX;
1886
1887   // Reciprocal approximations. Note that these typically require refinement
1888   // in order to obtain suitable precision.
1889   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1890                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1891   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1892                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1893                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1894                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1895
1896   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1897                                    VEX_4V;
1898   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1899                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1900                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1901                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1902 }
1903
1904 def : Pat<(f32 (fsqrt FR32:$src)),
1905           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
1906 def : Pat<(f64 (fsqrt FR64:$src)),
1907           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
1908 def : Pat<(f64 (fsqrt (load addr:$src))),
1909           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
1910           Requires<[HasAVX, OptForSize]>;
1911 def : Pat<(f32 (fsqrt (load addr:$src))),
1912           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
1913           Requires<[HasAVX, OptForSize]>;
1914
1915 // Square root.
1916 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1917              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1918              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1919              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1920              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1921              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1922
1923 // Reciprocal approximations. Note that these typically require refinement
1924 // in order to obtain suitable precision.
1925 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1926              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1927              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1928 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1929              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1930              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1931
1932 // There is no f64 version of the reciprocal approximation instructions.
1933
1934 //===----------------------------------------------------------------------===//
1935 // SSE 1 & 2 - Non-temporal stores
1936 //===----------------------------------------------------------------------===//
1937
1938 let AddedComplexity = 400 in { // Prefer non-temporal versions
1939   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
1940                        (ins f128mem:$dst, VR128:$src),
1941                        "movntps\t{$src, $dst|$dst, $src}",
1942                        [(alignednontemporalstore (v4f32 VR128:$src),
1943                                                  addr:$dst)]>, VEX;
1944   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
1945                        (ins f128mem:$dst, VR128:$src),
1946                        "movntpd\t{$src, $dst|$dst, $src}",
1947                        [(alignednontemporalstore (v2f64 VR128:$src),
1948                                                  addr:$dst)]>, VEX;
1949   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
1950                         (ins f128mem:$dst, VR128:$src),
1951                         "movntdq\t{$src, $dst|$dst, $src}",
1952                         [(alignednontemporalstore (v2f64 VR128:$src),
1953                                                   addr:$dst)]>, VEX;
1954
1955   let ExeDomain = SSEPackedInt in
1956   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
1957                            (ins f128mem:$dst, VR128:$src),
1958                            "movntdq\t{$src, $dst|$dst, $src}",
1959                            [(alignednontemporalstore (v4f32 VR128:$src),
1960                                                      addr:$dst)]>, VEX;
1961
1962   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
1963             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
1964
1965   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
1966                        (ins f256mem:$dst, VR256:$src),
1967                        "movntps\t{$src, $dst|$dst, $src}",
1968                        [(alignednontemporalstore (v8f32 VR256:$src),
1969                                                  addr:$dst)]>, VEX;
1970   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
1971                        (ins f256mem:$dst, VR256:$src),
1972                        "movntpd\t{$src, $dst|$dst, $src}",
1973                        [(alignednontemporalstore (v4f64 VR256:$src),
1974                                                  addr:$dst)]>, VEX;
1975   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
1976                         (ins f256mem:$dst, VR256:$src),
1977                         "movntdq\t{$src, $dst|$dst, $src}",
1978                         [(alignednontemporalstore (v4f64 VR256:$src),
1979                                                   addr:$dst)]>, VEX;
1980   let ExeDomain = SSEPackedInt in
1981   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
1982                       (ins f256mem:$dst, VR256:$src),
1983                       "movntdq\t{$src, $dst|$dst, $src}",
1984                       [(alignednontemporalstore (v8f32 VR256:$src),
1985                                                 addr:$dst)]>, VEX;
1986 }
1987
1988 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
1989           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
1990 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
1991           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
1992 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
1993           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
1994
1995 let AddedComplexity = 400 in { // Prefer non-temporal versions
1996 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1997                     "movntps\t{$src, $dst|$dst, $src}",
1998                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1999 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2000                     "movntpd\t{$src, $dst|$dst, $src}",
2001                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2002
2003 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2004                     "movntdq\t{$src, $dst|$dst, $src}",
2005                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2006
2007 let ExeDomain = SSEPackedInt in
2008 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2009                     "movntdq\t{$src, $dst|$dst, $src}",
2010                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2011
2012 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2013           (MOVNTDQmr addr:$dst, VR128:$src)>;
2014
2015 // There is no AVX form for instructions below this point
2016 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2017                  "movnti{l}\t{$src, $dst|$dst, $src}",
2018                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2019                TB, Requires<[HasSSE2]>;
2020 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2021                      "movnti{q}\t{$src, $dst|$dst, $src}",
2022                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2023                   TB, Requires<[HasSSE2]>;
2024 }
2025
2026 //===----------------------------------------------------------------------===//
2027 // SSE 1 & 2 - Misc Instructions (No AVX form)
2028 //===----------------------------------------------------------------------===//
2029
2030 // Prefetch intrinsic.
2031 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2032     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2033 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2034     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2035 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2036     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2037 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2038     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2039
2040 // Load, store, and memory fence
2041 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2042              TB, Requires<[HasSSE1]>;
2043 def : Pat<(X86SFence), (SFENCE)>;
2044
2045 // Alias instructions that map zero vector to pxor / xorp* for sse.
2046 // We set canFoldAsLoad because this can be converted to a constant-pool
2047 // load of an all-zeros value if folding it would be beneficial.
2048 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2049 // JIT implementation, it does not expand the instructions below like
2050 // X86MCInstLower does.
2051 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2052     isCodeGenOnly = 1 in {
2053 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2054                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2055 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2056                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2057 let ExeDomain = SSEPackedInt in
2058 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2059                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2060 }
2061
2062 // The same as done above but for AVX. The 128-bit versions are the
2063 // same, but re-encoded. The 256-bit does not support PI version, and
2064 // doesn't need it because on sandy bridge the register is set to zero
2065 // at the rename stage without using any execution unit, so SET0PSY
2066 // and SET0PDY can be used for vector int instructions without penalty
2067 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2068 // JIT implementatioan, it does not expand the instructions below like
2069 // X86MCInstLower does.
2070 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2071     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2072 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2073                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2074 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2075                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2076 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2077                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2078 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2079                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2080 let ExeDomain = SSEPackedInt in
2081 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2082                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2083 }
2084
2085 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2086 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2087 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2088
2089 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2090           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2091
2092 //===----------------------------------------------------------------------===//
2093 // SSE 1 & 2 - Load/Store XCSR register
2094 //===----------------------------------------------------------------------===//
2095
2096 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2097                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2098 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2099                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2100
2101 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2102                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2103 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2104                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2105
2106 //===---------------------------------------------------------------------===//
2107 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2108 //===---------------------------------------------------------------------===//
2109
2110 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2111
2112 let neverHasSideEffects = 1 in {
2113 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2114                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2115 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2116                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2117 }
2118 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2119                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2120 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2121                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2122
2123 let canFoldAsLoad = 1, mayLoad = 1 in {
2124 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2125                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2126 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2127                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2128 let Predicates = [HasAVX] in {
2129   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2130                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2131   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2132                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2133 }
2134 }
2135
2136 let mayStore = 1 in {
2137 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2138                      (ins i128mem:$dst, VR128:$src),
2139                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2140 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2141                      (ins i256mem:$dst, VR256:$src),
2142                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2143 let Predicates = [HasAVX] in {
2144 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2145                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2146 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2147                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2148 }
2149 }
2150
2151 let neverHasSideEffects = 1 in
2152 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2153                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2154
2155 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2156                    "movdqu\t{$src, $dst|$dst, $src}",
2157                    []>, XS, Requires<[HasSSE2]>;
2158
2159 let canFoldAsLoad = 1, mayLoad = 1 in {
2160 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2161                    "movdqa\t{$src, $dst|$dst, $src}",
2162                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2163 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2164                    "movdqu\t{$src, $dst|$dst, $src}",
2165                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2166                  XS, Requires<[HasSSE2]>;
2167 }
2168
2169 let mayStore = 1 in {
2170 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2171                    "movdqa\t{$src, $dst|$dst, $src}",
2172                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2173 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2174                    "movdqu\t{$src, $dst|$dst, $src}",
2175                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2176                  XS, Requires<[HasSSE2]>;
2177 }
2178
2179 // Intrinsic forms of MOVDQU load and store
2180 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2181                        "vmovdqu\t{$src, $dst|$dst, $src}",
2182                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2183                      XS, VEX, Requires<[HasAVX]>;
2184
2185 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2186                        "movdqu\t{$src, $dst|$dst, $src}",
2187                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2188                      XS, Requires<[HasSSE2]>;
2189
2190 } // ExeDomain = SSEPackedInt
2191
2192 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2193 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2194           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2195
2196 //===---------------------------------------------------------------------===//
2197 // SSE2 - Packed Integer Arithmetic Instructions
2198 //===---------------------------------------------------------------------===//
2199
2200 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2201
2202 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2203                             bit IsCommutable = 0, bit Is2Addr = 1> {
2204   let isCommutable = IsCommutable in
2205   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2206        (ins VR128:$src1, VR128:$src2),
2207        !if(Is2Addr,
2208            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2209            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2210        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2211   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2212        (ins VR128:$src1, i128mem:$src2),
2213        !if(Is2Addr,
2214            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2215            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2216        [(set VR128:$dst, (IntId VR128:$src1,
2217                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2218 }
2219
2220 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2221                              string OpcodeStr, Intrinsic IntId,
2222                              Intrinsic IntId2, bit Is2Addr = 1> {
2223   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2224        (ins VR128:$src1, VR128:$src2),
2225        !if(Is2Addr,
2226            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2227            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2228        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2229   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2230        (ins VR128:$src1, i128mem:$src2),
2231        !if(Is2Addr,
2232            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2233            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2234        [(set VR128:$dst, (IntId VR128:$src1,
2235                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2236   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2237        (ins VR128:$src1, i32i8imm:$src2),
2238        !if(Is2Addr,
2239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2241        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2242 }
2243
2244 /// PDI_binop_rm - Simple SSE2 binary operator.
2245 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2246                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2247   let isCommutable = IsCommutable in
2248   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2249        (ins VR128:$src1, VR128:$src2),
2250        !if(Is2Addr,
2251            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2252            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2253        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2254   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2255        (ins VR128:$src1, i128mem:$src2),
2256        !if(Is2Addr,
2257            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2258            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2259        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2260                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2261 }
2262
2263 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2264 ///
2265 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2266 /// to collapse (bitconvert VT to VT) into its operand.
2267 ///
2268 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2269                               bit IsCommutable = 0, bit Is2Addr = 1> {
2270   let isCommutable = IsCommutable in
2271   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2272        (ins VR128:$src1, VR128:$src2),
2273        !if(Is2Addr,
2274            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2275            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2276        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2277   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2278        (ins VR128:$src1, i128mem:$src2),
2279        !if(Is2Addr,
2280            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2281            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2282        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2283 }
2284
2285 } // ExeDomain = SSEPackedInt
2286
2287 // 128-bit Integer Arithmetic
2288
2289 let Predicates = [HasAVX] in {
2290 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2291 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2292 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2293 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2294 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2295 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2296 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2297 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2298 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2299
2300 // Intrinsic forms
2301 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2302                                  VEX_4V;
2303 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2304                                  VEX_4V;
2305 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2306                                  VEX_4V;
2307 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2308                                  VEX_4V;
2309 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2310                                  VEX_4V;
2311 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2312                                  VEX_4V;
2313 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2314                                  VEX_4V;
2315 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2316                                  VEX_4V;
2317 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2318                                  VEX_4V;
2319 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2320                                  VEX_4V;
2321 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2322                                  VEX_4V;
2323 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2324                                  VEX_4V;
2325 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2326                                  VEX_4V;
2327 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2328                                  VEX_4V;
2329 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2330                                  VEX_4V;
2331 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2332                                  VEX_4V;
2333 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2334                                  VEX_4V;
2335 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2336                                  VEX_4V;
2337 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2338                                  VEX_4V;
2339 }
2340
2341 let Constraints = "$src1 = $dst" in {
2342 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2343 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2344 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2345 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2346 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2347 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2348 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2349 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2350 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2351
2352 // Intrinsic forms
2353 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2354 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2355 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2356 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2357 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2358 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2359 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2360 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2361 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2362 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2363 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2364 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2365 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2366 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2367 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2368 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2369 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2370 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2371 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2372
2373 } // Constraints = "$src1 = $dst"
2374
2375 //===---------------------------------------------------------------------===//
2376 // SSE2 - Packed Integer Logical Instructions
2377 //===---------------------------------------------------------------------===//
2378
2379 let Predicates = [HasAVX] in {
2380 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2381                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2382                                 VEX_4V;
2383 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2384                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2385                                 VEX_4V;
2386 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2387                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2388                                 VEX_4V;
2389
2390 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2391                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2392                                 VEX_4V;
2393 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2394                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2395                                 VEX_4V;
2396 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2397                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2398                                 VEX_4V;
2399
2400 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2401                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2402                                 VEX_4V;
2403 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2404                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2405                                 VEX_4V;
2406
2407 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2408 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2409 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2410
2411 let ExeDomain = SSEPackedInt in {
2412   let neverHasSideEffects = 1 in {
2413     // 128-bit logical shifts.
2414     def VPSLLDQri : PDIi8<0x73, MRM7r,
2415                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2416                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2417                       VEX_4V;
2418     def VPSRLDQri : PDIi8<0x73, MRM3r,
2419                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2420                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2421                       VEX_4V;
2422     // PSRADQri doesn't exist in SSE[1-3].
2423   }
2424   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2425                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2426                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2427                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2428                                               VR128:$src2)))]>, VEX_4V;
2429
2430   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2431                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2432                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2433                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2434                                               (memopv2i64 addr:$src2))))]>,
2435                                               VEX_4V;
2436 }
2437 }
2438
2439 let Constraints = "$src1 = $dst" in {
2440 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2441                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2442 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2443                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2444 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2445                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2446
2447 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2448                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2449 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2450                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2451 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2452                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2453
2454 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2455                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2456 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2457                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2458
2459 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2460 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2461 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2462
2463 let ExeDomain = SSEPackedInt in {
2464   let neverHasSideEffects = 1 in {
2465     // 128-bit logical shifts.
2466     def PSLLDQri : PDIi8<0x73, MRM7r,
2467                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2468                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2469     def PSRLDQri : PDIi8<0x73, MRM3r,
2470                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2471                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2472     // PSRADQri doesn't exist in SSE[1-3].
2473   }
2474   def PANDNrr : PDI<0xDF, MRMSrcReg,
2475                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2476                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2477
2478   def PANDNrm : PDI<0xDF, MRMSrcMem,
2479                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2480                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2481 }
2482 } // Constraints = "$src1 = $dst"
2483
2484 let Predicates = [HasAVX] in {
2485   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2486             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2487   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2488             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2489   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2490             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2491   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2492             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2493   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2494             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2495
2496   // Shift up / down and insert zero's.
2497   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2498             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2499   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2500             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2501 }
2502
2503 let Predicates = [HasSSE2] in {
2504   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2505             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2506   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2507             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2508   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2509             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2510   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2511             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2512   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2513             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2514
2515   // Shift up / down and insert zero's.
2516   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2517             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2518   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2519             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2520 }
2521
2522 //===---------------------------------------------------------------------===//
2523 // SSE2 - Packed Integer Comparison Instructions
2524 //===---------------------------------------------------------------------===//
2525
2526 let Predicates = [HasAVX] in {
2527   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2528                                     0>, VEX_4V;
2529   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2530                                     0>, VEX_4V;
2531   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2532                                     0>, VEX_4V;
2533   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2534                                     0>, VEX_4V;
2535   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2536                                     0>, VEX_4V;
2537   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2538                                     0>, VEX_4V;
2539 }
2540
2541 let Constraints = "$src1 = $dst" in {
2542   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2543   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2544   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2545   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2546   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2547   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2548 } // Constraints = "$src1 = $dst"
2549
2550 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2551           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2552 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2553           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2554 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2555           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2556 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2557           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2558 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2559           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2560 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2561           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2562
2563 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2564           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2565 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2566           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2567 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2568           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2569 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2570           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2571 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2572           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2573 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2574           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2575
2576 //===---------------------------------------------------------------------===//
2577 // SSE2 - Packed Integer Pack Instructions
2578 //===---------------------------------------------------------------------===//
2579
2580 let Predicates = [HasAVX] in {
2581 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2582                                   0, 0>, VEX_4V;
2583 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2584                                   0, 0>, VEX_4V;
2585 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2586                                   0, 0>, VEX_4V;
2587 }
2588
2589 let Constraints = "$src1 = $dst" in {
2590 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2591 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2592 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2593 } // Constraints = "$src1 = $dst"
2594
2595 //===---------------------------------------------------------------------===//
2596 // SSE2 - Packed Integer Shuffle Instructions
2597 //===---------------------------------------------------------------------===//
2598
2599 let ExeDomain = SSEPackedInt in {
2600 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2601                          PatFrag bc_frag> {
2602 def ri : Ii8<0x70, MRMSrcReg,
2603               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2604               !strconcat(OpcodeStr,
2605                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2606               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2607                                                       (undef))))]>;
2608 def mi : Ii8<0x70, MRMSrcMem,
2609               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2610               !strconcat(OpcodeStr,
2611                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2612               [(set VR128:$dst, (vt (pshuf_frag:$src2
2613                                       (bc_frag (memopv2i64 addr:$src1)),
2614                                       (undef))))]>;
2615 }
2616 } // ExeDomain = SSEPackedInt
2617
2618 let Predicates = [HasAVX] in {
2619   let AddedComplexity = 5 in
2620   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2621                                VEX;
2622
2623   // SSE2 with ImmT == Imm8 and XS prefix.
2624   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2625                                VEX;
2626
2627   // SSE2 with ImmT == Imm8 and XD prefix.
2628   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2629                                VEX;
2630 }
2631
2632 let Predicates = [HasSSE2] in {
2633   let AddedComplexity = 5 in
2634   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2635
2636   // SSE2 with ImmT == Imm8 and XS prefix.
2637   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2638
2639   // SSE2 with ImmT == Imm8 and XD prefix.
2640   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2641 }
2642
2643 //===---------------------------------------------------------------------===//
2644 // SSE2 - Packed Integer Unpack Instructions
2645 //===---------------------------------------------------------------------===//
2646
2647 let ExeDomain = SSEPackedInt in {
2648 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2649                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2650   def rr : PDI<opc, MRMSrcReg,
2651       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2652       !if(Is2Addr,
2653           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2654           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2655       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2656   def rm : PDI<opc, MRMSrcMem,
2657       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2658       !if(Is2Addr,
2659           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2660           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2661       [(set VR128:$dst, (unp_frag VR128:$src1,
2662                                   (bc_frag (memopv2i64
2663                                                addr:$src2))))]>;
2664 }
2665
2666 let Predicates = [HasAVX] in {
2667   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2668                                  0>, VEX_4V;
2669   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2670                                  0>, VEX_4V;
2671   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2672                                  0>, VEX_4V;
2673
2674   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2675   /// knew to collapse (bitconvert VT to VT) into its operand.
2676   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2677                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2678                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2679                         [(set VR128:$dst,
2680                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2681   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2682                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2683                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2684                         [(set VR128:$dst,
2685                           (v2i64 (unpckl VR128:$src1,
2686                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2687
2688   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2689                                  0>, VEX_4V;
2690   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2691                                  0>, VEX_4V;
2692   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2693                                  0>, VEX_4V;
2694
2695   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2696   /// knew to collapse (bitconvert VT to VT) into its operand.
2697   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2698                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2699                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2700                         [(set VR128:$dst,
2701                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2702   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2703                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2704                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                         [(set VR128:$dst,
2706                           (v2i64 (unpckh VR128:$src1,
2707                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2708 }
2709
2710 let Constraints = "$src1 = $dst" in {
2711   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2712   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2713   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2714
2715   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2716   /// knew to collapse (bitconvert VT to VT) into its operand.
2717   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2718                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2719                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2720                         [(set VR128:$dst,
2721                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2722   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2723                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2724                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2725                         [(set VR128:$dst,
2726                           (v2i64 (unpckl VR128:$src1,
2727                                          (memopv2i64 addr:$src2))))]>;
2728
2729   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2730   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2731   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2732
2733   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2734   /// knew to collapse (bitconvert VT to VT) into its operand.
2735   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2736                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2737                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2738                         [(set VR128:$dst,
2739                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2740   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2741                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2742                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2743                         [(set VR128:$dst,
2744                           (v2i64 (unpckh VR128:$src1,
2745                                          (memopv2i64 addr:$src2))))]>;
2746 }
2747
2748 } // ExeDomain = SSEPackedInt
2749
2750 //===---------------------------------------------------------------------===//
2751 // SSE2 - Packed Integer Extract and Insert
2752 //===---------------------------------------------------------------------===//
2753
2754 let ExeDomain = SSEPackedInt in {
2755 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2756   def rri : Ii8<0xC4, MRMSrcReg,
2757        (outs VR128:$dst), (ins VR128:$src1,
2758         GR32:$src2, i32i8imm:$src3),
2759        !if(Is2Addr,
2760            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2761            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2762        [(set VR128:$dst,
2763          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2764   def rmi : Ii8<0xC4, MRMSrcMem,
2765                        (outs VR128:$dst), (ins VR128:$src1,
2766                         i16mem:$src2, i32i8imm:$src3),
2767        !if(Is2Addr,
2768            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2769            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2770        [(set VR128:$dst,
2771          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2772                     imm:$src3))]>;
2773 }
2774
2775 // Extract
2776 let Predicates = [HasAVX] in
2777 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2778                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2779                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2780                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2781                                                 imm:$src2))]>, OpSize, VEX;
2782 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2783                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2784                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2785                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2786                                                 imm:$src2))]>;
2787
2788 // Insert
2789 let Predicates = [HasAVX] in {
2790   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2791   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2792        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2793        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2794        []>, OpSize, VEX_4V;
2795 }
2796
2797 let Constraints = "$src1 = $dst" in
2798   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2799
2800 } // ExeDomain = SSEPackedInt
2801
2802 //===---------------------------------------------------------------------===//
2803 // SSE2 - Packed Mask Creation
2804 //===---------------------------------------------------------------------===//
2805
2806 let ExeDomain = SSEPackedInt in {
2807
2808 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2809            "pmovmskb\t{$src, $dst|$dst, $src}",
2810            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2811 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2812            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2813 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2814            "pmovmskb\t{$src, $dst|$dst, $src}",
2815            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2816
2817 } // ExeDomain = SSEPackedInt
2818
2819 //===---------------------------------------------------------------------===//
2820 // SSE2 - Conditional Store
2821 //===---------------------------------------------------------------------===//
2822
2823 let ExeDomain = SSEPackedInt in {
2824
2825 let Uses = [EDI] in
2826 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2827            (ins VR128:$src, VR128:$mask),
2828            "maskmovdqu\t{$mask, $src|$src, $mask}",
2829            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2830 let Uses = [RDI] in
2831 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2832            (ins VR128:$src, VR128:$mask),
2833            "maskmovdqu\t{$mask, $src|$src, $mask}",
2834            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2835
2836 let Uses = [EDI] in
2837 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2838            "maskmovdqu\t{$mask, $src|$src, $mask}",
2839            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2840 let Uses = [RDI] in
2841 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2842            "maskmovdqu\t{$mask, $src|$src, $mask}",
2843            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2844
2845 } // ExeDomain = SSEPackedInt
2846
2847 //===---------------------------------------------------------------------===//
2848 // SSE2 - Move Doubleword
2849 //===---------------------------------------------------------------------===//
2850
2851 // Move Int Doubleword to Packed Double Int
2852 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2853                       "movd\t{$src, $dst|$dst, $src}",
2854                       [(set VR128:$dst,
2855                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2856 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2857                       "movd\t{$src, $dst|$dst, $src}",
2858                       [(set VR128:$dst,
2859                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2860                       VEX;
2861 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2862                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2863                         [(set VR128:$dst,
2864                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
2865 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2866                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2867                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
2868
2869 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2870                       "movd\t{$src, $dst|$dst, $src}",
2871                       [(set VR128:$dst,
2872                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2873 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2874                       "movd\t{$src, $dst|$dst, $src}",
2875                       [(set VR128:$dst,
2876                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2877 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2878                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2879                         [(set VR128:$dst,
2880                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2881 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2882                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2883                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2884
2885
2886 // Move Int Doubleword to Single Scalar
2887 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2888                       "movd\t{$src, $dst|$dst, $src}",
2889                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2890
2891 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2892                       "movd\t{$src, $dst|$dst, $src}",
2893                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2894                       VEX;
2895 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2896                       "movd\t{$src, $dst|$dst, $src}",
2897                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2898
2899 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2900                       "movd\t{$src, $dst|$dst, $src}",
2901                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2902
2903 // Move Packed Doubleword Int to Packed Double Int
2904 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2905                        "movd\t{$src, $dst|$dst, $src}",
2906                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2907                                         (iPTR 0)))]>, VEX;
2908 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2909                        (ins i32mem:$dst, VR128:$src),
2910                        "movd\t{$src, $dst|$dst, $src}",
2911                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2912                                      (iPTR 0))), addr:$dst)]>, VEX;
2913 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2914                        "movd\t{$src, $dst|$dst, $src}",
2915                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2916                                         (iPTR 0)))]>;
2917 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2918                        "movd\t{$src, $dst|$dst, $src}",
2919                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2920                                      (iPTR 0))), addr:$dst)]>;
2921
2922 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2923                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2924                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2925                                            (iPTR 0)))]>;
2926 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2927                        "movq\t{$src, $dst|$dst, $src}",
2928                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2929
2930 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2931                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2932                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2933 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2934                         "movq\t{$src, $dst|$dst, $src}",
2935                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2936
2937 // Move Scalar Single to Double Int
2938 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2939                       "movd\t{$src, $dst|$dst, $src}",
2940                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
2941 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2942                       "movd\t{$src, $dst|$dst, $src}",
2943                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
2944 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2945                       "movd\t{$src, $dst|$dst, $src}",
2946                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2947 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2948                       "movd\t{$src, $dst|$dst, $src}",
2949                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2950
2951 // movd / movq to XMM register zero-extends
2952 let AddedComplexity = 15 in {
2953 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2954                        "movd\t{$src, $dst|$dst, $src}",
2955                        [(set VR128:$dst, (v4i32 (X86vzmovl
2956                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
2957                                       VEX;
2958 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2959                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2960                        [(set VR128:$dst, (v2i64 (X86vzmovl
2961                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
2962                                       VEX, VEX_W;
2963 }
2964 let AddedComplexity = 15 in {
2965 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2966                        "movd\t{$src, $dst|$dst, $src}",
2967                        [(set VR128:$dst, (v4i32 (X86vzmovl
2968                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2969 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2970                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2971                        [(set VR128:$dst, (v2i64 (X86vzmovl
2972                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2973 }
2974
2975 let AddedComplexity = 20 in {
2976 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2977                        "movd\t{$src, $dst|$dst, $src}",
2978                        [(set VR128:$dst,
2979                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2980                                                    (loadi32 addr:$src))))))]>,
2981                                                    VEX;
2982 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2983                        "movd\t{$src, $dst|$dst, $src}",
2984                        [(set VR128:$dst,
2985                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2986                                                    (loadi32 addr:$src))))))]>;
2987
2988 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2989             (MOVZDI2PDIrm addr:$src)>;
2990 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2991             (MOVZDI2PDIrm addr:$src)>;
2992 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2993             (MOVZDI2PDIrm addr:$src)>;
2994 }
2995
2996 // These are the correct encodings of the instructions so that we know how to
2997 // read correct assembly, even though we continue to emit the wrong ones for
2998 // compatibility with Darwin's buggy assembler.
2999 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3000                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
3001 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3002                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
3003 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3004                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
3005 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3006                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
3007 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3008                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3009 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3010                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3011
3012 //===---------------------------------------------------------------------===//
3013 // SSE2 - Move Quadword
3014 //===---------------------------------------------------------------------===//
3015
3016 // Move Quadword Int to Packed Quadword Int
3017 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3018                     "vmovq\t{$src, $dst|$dst, $src}",
3019                     [(set VR128:$dst,
3020                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3021                     VEX, Requires<[HasAVX]>;
3022 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3023                     "movq\t{$src, $dst|$dst, $src}",
3024                     [(set VR128:$dst,
3025                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3026                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3027
3028 // Move Packed Quadword Int to Quadword Int
3029 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3030                       "movq\t{$src, $dst|$dst, $src}",
3031                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3032                                     (iPTR 0))), addr:$dst)]>, VEX;
3033 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3034                       "movq\t{$src, $dst|$dst, $src}",
3035                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3036                                     (iPTR 0))), addr:$dst)]>;
3037
3038 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3039           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3040
3041 // Store / copy lower 64-bits of a XMM register.
3042 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3043                      "movq\t{$src, $dst|$dst, $src}",
3044                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3045 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3046                      "movq\t{$src, $dst|$dst, $src}",
3047                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3048
3049 let AddedComplexity = 20 in
3050 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3051                      "vmovq\t{$src, $dst|$dst, $src}",
3052                      [(set VR128:$dst,
3053                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3054                                                  (loadi64 addr:$src))))))]>,
3055                      XS, VEX, Requires<[HasAVX]>;
3056
3057 let AddedComplexity = 20 in {
3058 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3059                      "movq\t{$src, $dst|$dst, $src}",
3060                      [(set VR128:$dst,
3061                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3062                                                  (loadi64 addr:$src))))))]>,
3063                      XS, Requires<[HasSSE2]>;
3064
3065 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3066             (MOVZQI2PQIrm addr:$src)>;
3067 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3068             (MOVZQI2PQIrm addr:$src)>;
3069 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3070 }
3071
3072 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3073 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3074 let AddedComplexity = 15 in
3075 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3076                         "vmovq\t{$src, $dst|$dst, $src}",
3077                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3078                       XS, VEX, Requires<[HasAVX]>;
3079 let AddedComplexity = 15 in
3080 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3081                         "movq\t{$src, $dst|$dst, $src}",
3082                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3083                       XS, Requires<[HasSSE2]>;
3084
3085 let AddedComplexity = 20 in
3086 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3087                         "vmovq\t{$src, $dst|$dst, $src}",
3088                     [(set VR128:$dst, (v2i64 (X86vzmovl
3089                                              (loadv2i64 addr:$src))))]>,
3090                       XS, VEX, Requires<[HasAVX]>;
3091 let AddedComplexity = 20 in {
3092 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3093                         "movq\t{$src, $dst|$dst, $src}",
3094                     [(set VR128:$dst, (v2i64 (X86vzmovl
3095                                              (loadv2i64 addr:$src))))]>,
3096                       XS, Requires<[HasSSE2]>;
3097
3098 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3099             (MOVZPQILo2PQIrm addr:$src)>;
3100 }
3101
3102 // Instructions to match in the assembler
3103 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3104                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3105 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3106                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3107 // Recognize "movd" with GR64 destination, but encode as a "movq"
3108 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3109                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3110
3111 // Instructions for the disassembler
3112 // xr = XMM register
3113 // xm = mem64
3114
3115 let Predicates = [HasAVX] in
3116 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3117                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3118 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3119                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3120
3121 //===---------------------------------------------------------------------===//
3122 // SSE2 - Misc Instructions
3123 //===---------------------------------------------------------------------===//
3124
3125 // Flush cache
3126 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3127                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3128               TB, Requires<[HasSSE2]>;
3129
3130 // Load, store, and memory fence
3131 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3132                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3133 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3134                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3135 def : Pat<(X86LFence), (LFENCE)>;
3136 def : Pat<(X86MFence), (MFENCE)>;
3137
3138
3139 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3140 // was introduced with SSE2, it's backward compatible.
3141 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3142
3143 // Alias instructions that map zero vector to pxor / xorp* for sse.
3144 // We set canFoldAsLoad because this can be converted to a constant-pool
3145 // load of an all-ones value if folding it would be beneficial.
3146 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
3147 // JIT implementation, it does not expand the instructions below like
3148 // X86MCInstLower does.
3149 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3150     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3151   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3152                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3153 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3154     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
3155   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3156                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
3157
3158 //===---------------------------------------------------------------------===//
3159 // SSE3 - Conversion Instructions
3160 //===---------------------------------------------------------------------===//
3161
3162 // Convert Packed Double FP to Packed DW Integers
3163 let Predicates = [HasAVX] in {
3164 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3165 // register, but the same isn't true when using memory operands instead.
3166 // Provide other assembly rr and rm forms to address this explicitly.
3167 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3168                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3169 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3170                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3171
3172 // XMM only
3173 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3174                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3175 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3176                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3177
3178 // YMM only
3179 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3180                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3181 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3182                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3183 }
3184
3185 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3186                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3187 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3188                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3189
3190 // Convert Packed DW Integers to Packed Double FP
3191 let Predicates = [HasAVX] in {
3192 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3193                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3194 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3195                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3196 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3197                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3198 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3199                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3200 }
3201
3202 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3203                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3204 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3205                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3206
3207 // AVX 256-bit register conversion intrinsics
3208 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3209            (VCVTDQ2PDYrr VR128:$src)>;
3210 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3211            (VCVTDQ2PDYrm addr:$src)>;
3212
3213 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3214           (VCVTPD2DQYrr VR256:$src)>;
3215 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3216           (VCVTPD2DQYrm addr:$src)>;
3217
3218 //===---------------------------------------------------------------------===//
3219 // SSE3 - Move Instructions
3220 //===---------------------------------------------------------------------===//
3221
3222 //===---------------------------------------------------------------------===//
3223 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3224 //
3225 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3226                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3227                               X86MemOperand x86memop> {
3228 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3229                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3230                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
3231 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3232                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3233                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
3234 }
3235
3236 let Predicates = [HasAVX] in {
3237   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3238                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3239   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3240                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3241   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3242                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3243   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3244                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3245 }
3246 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
3247                                    memopv4f32, f128mem>;
3248 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
3249                                    memopv4f32, f128mem>;
3250
3251 let Predicates = [HasSSE3] in {
3252   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3253             (MOVSHDUPrr VR128:$src)>;
3254   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3255             (MOVSHDUPrm addr:$src)>;
3256   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3257             (MOVSLDUPrr VR128:$src)>;
3258   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3259             (MOVSLDUPrm addr:$src)>;
3260 }
3261
3262 let Predicates = [HasAVX] in {
3263   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3264             (VMOVSHDUPrr VR128:$src)>;
3265   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3266             (VMOVSHDUPrm addr:$src)>;
3267   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3268             (VMOVSLDUPrr VR128:$src)>;
3269   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3270             (VMOVSLDUPrm addr:$src)>;
3271   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
3272             (VMOVSHDUPYrr VR256:$src)>;
3273   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
3274             (VMOVSHDUPYrm addr:$src)>;
3275   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
3276             (VMOVSLDUPYrr VR256:$src)>;
3277   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
3278             (VMOVSLDUPYrm addr:$src)>;
3279 }
3280
3281 //===---------------------------------------------------------------------===//
3282 // Replicate Double FP - MOVDDUP
3283 //
3284 multiclass sse3_replicate_dfp<string OpcodeStr> {
3285 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3286                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3287                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3288 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3289                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3290                     [(set VR128:$dst,
3291                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3292                                       (undef))))]>;
3293 }
3294
3295 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3296 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3297                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3298                     []>;
3299 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3300                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3301                     []>;
3302 }
3303
3304 let Predicates = [HasAVX] in {
3305   // FIXME: Merge above classes when we have patterns for the ymm version
3306   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3307   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3308 }
3309 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3310
3311 // Move Unaligned Integer
3312 let Predicates = [HasAVX] in {
3313   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3314                    "vlddqu\t{$src, $dst|$dst, $src}",
3315                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3316   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3317                    "vlddqu\t{$src, $dst|$dst, $src}",
3318                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3319 }
3320 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3321                    "lddqu\t{$src, $dst|$dst, $src}",
3322                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3323
3324 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3325                    (undef)),
3326           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3327
3328 // Several Move patterns
3329 let AddedComplexity = 5 in {
3330 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3331           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3332 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3333           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3334 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3335           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3336 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3337           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3338 }
3339
3340 //===---------------------------------------------------------------------===//
3341 // SSE3 - Arithmetic
3342 //===---------------------------------------------------------------------===//
3343
3344 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3345                        X86MemOperand x86memop, bit Is2Addr = 1> {
3346   def rr : I<0xD0, MRMSrcReg,
3347        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3348        !if(Is2Addr,
3349            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3350            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3351        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3352   def rm : I<0xD0, MRMSrcMem,
3353        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3354        !if(Is2Addr,
3355            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3356            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3357        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3358 }
3359
3360 let Predicates = [HasAVX],
3361   ExeDomain = SSEPackedDouble in {
3362   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3363                                f128mem, 0>, TB, XD, VEX_4V;
3364   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3365                                f128mem, 0>, TB, OpSize, VEX_4V;
3366   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3367                                f256mem, 0>, TB, XD, VEX_4V;
3368   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3369                                f256mem, 0>, TB, OpSize, VEX_4V;
3370 }
3371 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3372     ExeDomain = SSEPackedDouble in {
3373   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3374                               f128mem>, TB, XD;
3375   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3376                               f128mem>, TB, OpSize;
3377 }
3378
3379 //===---------------------------------------------------------------------===//
3380 // SSE3 Instructions
3381 //===---------------------------------------------------------------------===//
3382
3383 // Horizontal ops
3384 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3385                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3386   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3387        !if(Is2Addr,
3388          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3389          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3390       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3391
3392   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3393        !if(Is2Addr,
3394          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3395          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3396       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3397 }
3398 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3399                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3400   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3401        !if(Is2Addr,
3402          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3403          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3404       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3405
3406   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3407        !if(Is2Addr,
3408          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3409          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3410       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3411 }
3412
3413 let Predicates = [HasAVX] in {
3414   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3415                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3416   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3417                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3418   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3419                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3420   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3421                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3422   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3423                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3424   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3425                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3426   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3427                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3428   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3429                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3430 }
3431
3432 let Constraints = "$src1 = $dst" in {
3433   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3434                         int_x86_sse3_hadd_ps>;
3435   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3436                        int_x86_sse3_hadd_pd>;
3437   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3438                         int_x86_sse3_hsub_ps>;
3439   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3440                        int_x86_sse3_hsub_pd>;
3441 }
3442
3443 //===---------------------------------------------------------------------===//
3444 // SSSE3 - Packed Absolute Instructions
3445 //===---------------------------------------------------------------------===//
3446
3447
3448 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3449 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3450                             PatFrag mem_frag128, Intrinsic IntId128> {
3451   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3452                     (ins VR128:$src),
3453                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3454                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3455                     OpSize;
3456
3457   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3458                     (ins i128mem:$src),
3459                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3460                     [(set VR128:$dst,
3461                       (IntId128
3462                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3463 }
3464
3465 let Predicates = [HasAVX] in {
3466   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3467                                   int_x86_ssse3_pabs_b_128>, VEX;
3468   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3469                                   int_x86_ssse3_pabs_w_128>, VEX;
3470   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3471                                   int_x86_ssse3_pabs_d_128>, VEX;
3472 }
3473
3474 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3475                               int_x86_ssse3_pabs_b_128>;
3476 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3477                               int_x86_ssse3_pabs_w_128>;
3478 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3479                               int_x86_ssse3_pabs_d_128>;
3480
3481 //===---------------------------------------------------------------------===//
3482 // SSSE3 - Packed Binary Operator Instructions
3483 //===---------------------------------------------------------------------===//
3484
3485 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3486 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3487                              PatFrag mem_frag128, Intrinsic IntId128,
3488                              bit Is2Addr = 1> {
3489   let isCommutable = 1 in
3490   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3491        (ins VR128:$src1, VR128:$src2),
3492        !if(Is2Addr,
3493          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3494          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3495        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3496        OpSize;
3497   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3498        (ins VR128:$src1, i128mem:$src2),
3499        !if(Is2Addr,
3500          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3501          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3502        [(set VR128:$dst,
3503          (IntId128 VR128:$src1,
3504           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3505 }
3506
3507 let Predicates = [HasAVX] in {
3508 let isCommutable = 0 in {
3509   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3510                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3511   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3512                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3513   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3514                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3515   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3516                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3517   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3518                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3519   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3520                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3521   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3522                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3523   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3524                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3525   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3526                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3527   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3528                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3529   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3530                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3531 }
3532 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3533                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3534 }
3535
3536 // None of these have i8 immediate fields.
3537 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3538 let isCommutable = 0 in {
3539   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3540                                      int_x86_ssse3_phadd_w_128>;
3541   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3542                                      int_x86_ssse3_phadd_d_128>;
3543   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3544                                      int_x86_ssse3_phadd_sw_128>;
3545   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3546                                      int_x86_ssse3_phsub_w_128>;
3547   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3548                                      int_x86_ssse3_phsub_d_128>;
3549   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3550                                      int_x86_ssse3_phsub_sw_128>;
3551   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3552                                      int_x86_ssse3_pmadd_ub_sw_128>;
3553   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3554                                      int_x86_ssse3_pshuf_b_128>;
3555   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3556                                      int_x86_ssse3_psign_b_128>;
3557   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3558                                      int_x86_ssse3_psign_w_128>;
3559   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3560                                        int_x86_ssse3_psign_d_128>;
3561 }
3562 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3563                                      int_x86_ssse3_pmul_hr_sw_128>;
3564 }
3565
3566 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3567           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3568 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3569           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3570
3571 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
3572           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3573 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
3574           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3575 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
3576           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3577
3578 //===---------------------------------------------------------------------===//
3579 // SSSE3 - Packed Align Instruction Patterns
3580 //===---------------------------------------------------------------------===//
3581
3582 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3583   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3584       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3585       !if(Is2Addr,
3586         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3587         !strconcat(asm,
3588                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3589       []>, OpSize;
3590   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3591       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3592       !if(Is2Addr,
3593         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3594         !strconcat(asm,
3595                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3596       []>, OpSize;
3597 }
3598
3599 let Predicates = [HasAVX] in
3600   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3601 let Constraints = "$src1 = $dst" in
3602   defm PALIGN : ssse3_palign<"palignr">;
3603
3604 let AddedComplexity = 5 in {
3605 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3606           (PALIGNR128rr VR128:$src2, VR128:$src1,
3607                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3608       Requires<[HasSSSE3]>;
3609 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3610           (PALIGNR128rr VR128:$src2, VR128:$src1,
3611                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3612       Requires<[HasSSSE3]>;
3613 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3614           (PALIGNR128rr VR128:$src2, VR128:$src1,
3615                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3616       Requires<[HasSSSE3]>;
3617 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3618           (PALIGNR128rr VR128:$src2, VR128:$src1,
3619                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3620       Requires<[HasSSSE3]>;
3621 }
3622
3623 //===---------------------------------------------------------------------===//
3624 // SSSE3 Misc Instructions
3625 //===---------------------------------------------------------------------===//
3626
3627 // Thread synchronization
3628 let usesCustomInserter = 1 in {
3629 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3630                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3631 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3632                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3633 }
3634
3635 let Uses = [EAX, ECX, EDX] in
3636 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3637                  Requires<[HasSSE3]>;
3638 let Uses = [ECX, EAX] in
3639 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3640                 Requires<[HasSSE3]>;
3641
3642 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
3643 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
3644
3645 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
3646       Requires<[In32BitMode]>;
3647 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
3648       Requires<[In64BitMode]>;
3649
3650 //===---------------------------------------------------------------------===//
3651 // Non-Instruction Patterns
3652 //===---------------------------------------------------------------------===//
3653
3654 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3655 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3656 // combine.
3657 // Since these loads aren't folded into the fextend, we have to match it
3658 // explicitly here.
3659 let Predicates = [HasSSE2] in
3660  def : Pat<(fextend (loadf32 addr:$src)),
3661            (CVTSS2SDrm addr:$src)>;
3662
3663 // Bitcasts between 128-bit vector types. Return the original type since
3664 // no instruction is needed for the conversion
3665 let Predicates = [HasXMMInt] in {
3666   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3667   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3668   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3669   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3670   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3671   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3672   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3673   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3674   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3675   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3676   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3677   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3678   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3679   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3680   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3681   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3682   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3683   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3684   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3685   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3686   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3687   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3688   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3689   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3690   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3691   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3692   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3693   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3694   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3695   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3696 }
3697
3698 // Bitcasts between 256-bit vector types. Return the original type since
3699 // no instruction is needed for the conversion
3700 let Predicates = [HasAVX] in {
3701   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
3702   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
3703   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
3704   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
3705   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
3706   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
3707   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
3708   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
3709   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
3710   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
3711   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
3712   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
3713   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
3714   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
3715   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
3716   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
3717   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
3718   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
3719   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
3720   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
3721   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
3722   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
3723   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
3724   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
3725   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
3726   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
3727   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
3728   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
3729   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
3730   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
3731 }
3732
3733 // Move scalar to XMM zero-extended
3734 // movd to XMM register zero-extends
3735 let AddedComplexity = 15 in {
3736 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3737 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3738           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3739 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3740           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3741 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3742           (MOVSSrr (v4f32 (V_SET0PS)),
3743                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3744 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3745           (MOVSSrr (v4i32 (V_SET0PI)),
3746                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3747 }
3748
3749 // Splat v2f64 / v2i64
3750 let AddedComplexity = 10 in {
3751 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3752           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3753 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3754           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3755 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3756           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3757 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3758           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3759 }
3760
3761 // Special unary SHUFPSrri case.
3762 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3763           (SHUFPSrri VR128:$src1, VR128:$src1,
3764                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3765 let AddedComplexity = 5 in
3766 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3767           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3768       Requires<[HasSSE2]>;
3769 // Special unary SHUFPDrri case.
3770 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3771           (SHUFPDrri VR128:$src1, VR128:$src1,
3772                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3773       Requires<[HasSSE2]>;
3774 // Special unary SHUFPDrri case.
3775 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3776           (SHUFPDrri VR128:$src1, VR128:$src1,
3777                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3778       Requires<[HasSSE2]>;
3779 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3780 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3781           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3782       Requires<[HasSSE2]>;
3783
3784 // Special binary v4i32 shuffle cases with SHUFPS.
3785 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3786           (SHUFPSrri VR128:$src1, VR128:$src2,
3787                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3788            Requires<[HasSSE2]>;
3789 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3790           (SHUFPSrmi VR128:$src1, addr:$src2,
3791                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3792            Requires<[HasSSE2]>;
3793 // Special binary v2i64 shuffle cases using SHUFPDrri.
3794 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3795           (SHUFPDrri VR128:$src1, VR128:$src2,
3796                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3797           Requires<[HasSSE2]>;
3798
3799 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3800 let AddedComplexity = 15 in {
3801 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3802           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3803           Requires<[OptForSpeed, HasSSE2]>;
3804 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3805           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3806           Requires<[OptForSpeed, HasSSE2]>;
3807 }
3808 let AddedComplexity = 10 in {
3809 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3810           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3811 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3812           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3813 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3814           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3815 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3816           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3817 }
3818
3819 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3820 let AddedComplexity = 15 in {
3821 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3822           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3823           Requires<[OptForSpeed, HasSSE2]>;
3824 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3825           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3826           Requires<[OptForSpeed, HasSSE2]>;
3827 }
3828 let AddedComplexity = 10 in {
3829 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3830           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3831 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3832           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3833 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3834           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3835 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3836           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3837 }
3838
3839 let AddedComplexity = 20 in {
3840 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3841 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3842           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3843
3844 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3845 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3846           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3847
3848 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3849 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3850           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3851 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3852           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3853 }
3854
3855 let AddedComplexity = 20 in {
3856 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3857 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3858           (MOVLPSrm VR128:$src1, addr:$src2)>;
3859 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3860           (MOVLPDrm VR128:$src1, addr:$src2)>;
3861 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3862           (MOVLPSrm VR128:$src1, addr:$src2)>;
3863 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3864           (MOVLPDrm VR128:$src1, addr:$src2)>;
3865 }
3866
3867 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3868 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3869           (MOVLPSmr addr:$src1, VR128:$src2)>;
3870 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3871           (MOVLPDmr addr:$src1, VR128:$src2)>;
3872 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3873                  addr:$src1),
3874           (MOVLPSmr addr:$src1, VR128:$src2)>;
3875 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3876           (MOVLPDmr addr:$src1, VR128:$src2)>;
3877
3878 let AddedComplexity = 15 in {
3879 // Setting the lowest element in the vector.
3880 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3881           (MOVSSrr (v4i32 VR128:$src1),
3882                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3883 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3884           (MOVSDrr (v2i64 VR128:$src1),
3885                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3886
3887 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3888 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3889           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3890       Requires<[HasSSE2]>;
3891 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3892           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3893       Requires<[HasSSE2]>;
3894 }
3895
3896 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3897 // fall back to this for SSE1)
3898 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3899           (SHUFPSrri VR128:$src2, VR128:$src1,
3900                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3901
3902 // Set lowest element and zero upper elements.
3903 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3904           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3905
3906 // vector -> vector casts
3907 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3908           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3909 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3910           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3911
3912 // Use movaps / movups for SSE integer load / store (one byte shorter).
3913 // The instructions selected below are then converted to MOVDQA/MOVDQU
3914 // during the SSE domain pass.
3915 let Predicates = [HasSSE1] in {
3916   def : Pat<(alignedloadv4i32 addr:$src),
3917             (MOVAPSrm addr:$src)>;
3918   def : Pat<(loadv4i32 addr:$src),
3919             (MOVUPSrm addr:$src)>;
3920   def : Pat<(alignedloadv2i64 addr:$src),
3921             (MOVAPSrm addr:$src)>;
3922   def : Pat<(loadv2i64 addr:$src),
3923             (MOVUPSrm addr:$src)>;
3924
3925   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3926             (MOVAPSmr addr:$dst, VR128:$src)>;
3927   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3928             (MOVAPSmr addr:$dst, VR128:$src)>;
3929   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3930             (MOVAPSmr addr:$dst, VR128:$src)>;
3931   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3932             (MOVAPSmr addr:$dst, VR128:$src)>;
3933   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3934             (MOVUPSmr addr:$dst, VR128:$src)>;
3935   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3936             (MOVUPSmr addr:$dst, VR128:$src)>;
3937   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3938             (MOVUPSmr addr:$dst, VR128:$src)>;
3939   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3940             (MOVUPSmr addr:$dst, VR128:$src)>;
3941 }
3942
3943 // Use vmovaps/vmovups for AVX integer load/store.
3944 let Predicates = [HasAVX] in {
3945   // 128-bit load/store
3946   def : Pat<(alignedloadv4i32 addr:$src),
3947             (VMOVAPSrm addr:$src)>;
3948   def : Pat<(loadv4i32 addr:$src),
3949             (VMOVUPSrm addr:$src)>;
3950   def : Pat<(alignedloadv2i64 addr:$src),
3951             (VMOVAPSrm addr:$src)>;
3952   def : Pat<(loadv2i64 addr:$src),
3953             (VMOVUPSrm addr:$src)>;
3954
3955   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3956             (VMOVAPSmr addr:$dst, VR128:$src)>;
3957   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3958             (VMOVAPSmr addr:$dst, VR128:$src)>;
3959   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3960             (VMOVAPSmr addr:$dst, VR128:$src)>;
3961   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3962             (VMOVAPSmr addr:$dst, VR128:$src)>;
3963   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3964             (VMOVUPSmr addr:$dst, VR128:$src)>;
3965   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3966             (VMOVUPSmr addr:$dst, VR128:$src)>;
3967   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3968             (VMOVUPSmr addr:$dst, VR128:$src)>;
3969   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3970             (VMOVUPSmr addr:$dst, VR128:$src)>;
3971
3972   // 256-bit load/store
3973   def : Pat<(alignedloadv4i64 addr:$src),
3974             (VMOVAPSYrm addr:$src)>;
3975   def : Pat<(loadv4i64 addr:$src),
3976             (VMOVUPSYrm addr:$src)>;
3977   def : Pat<(alignedloadv8i32 addr:$src),
3978             (VMOVAPSYrm addr:$src)>;
3979   def : Pat<(loadv8i32 addr:$src),
3980             (VMOVUPSYrm addr:$src)>;
3981   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
3982             (VMOVAPSYmr addr:$dst, VR256:$src)>;
3983   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
3984             (VMOVAPSYmr addr:$dst, VR256:$src)>;
3985   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
3986             (VMOVUPSYmr addr:$dst, VR256:$src)>;
3987   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
3988             (VMOVUPSYmr addr:$dst, VR256:$src)>;
3989 }
3990
3991 //===----------------------------------------------------------------------===//
3992 // SSE4.1 - Packed Move with Sign/Zero Extend
3993 //===----------------------------------------------------------------------===//
3994
3995 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3996   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3997                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3998                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3999
4000   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4001                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4002        [(set VR128:$dst,
4003          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4004        OpSize;
4005 }
4006
4007 let Predicates = [HasAVX] in {
4008 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4009                                      VEX;
4010 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4011                                      VEX;
4012 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4013                                      VEX;
4014 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4015                                      VEX;
4016 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4017                                      VEX;
4018 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4019                                      VEX;
4020 }
4021
4022 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4023 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4024 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4025 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4026 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4027 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4028
4029 // Common patterns involving scalar load.
4030 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4031           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4032 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4033           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4034
4035 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4036           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4037 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4038           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4039
4040 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4041           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4042 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4043           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4044
4045 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4046           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4047 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4048           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4049
4050 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4051           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4052 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4053           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4054
4055 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4056           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4057 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4058           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4059
4060
4061 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4062   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4063                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4064                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4065
4066   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4067                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4068        [(set VR128:$dst,
4069          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4070           OpSize;
4071 }
4072
4073 let Predicates = [HasAVX] in {
4074 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4075                                      VEX;
4076 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4077                                      VEX;
4078 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4079                                      VEX;
4080 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4081                                      VEX;
4082 }
4083
4084 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4085 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4086 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4087 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4088
4089 // Common patterns involving scalar load
4090 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4091           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4092 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4093           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4094
4095 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4096           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4097 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4098           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4099
4100
4101 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4102   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4103                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4104                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4105
4106   // Expecting a i16 load any extended to i32 value.
4107   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4108                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4109                  [(set VR128:$dst, (IntId (bitconvert
4110                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4111                  OpSize;
4112 }
4113
4114 let Predicates = [HasAVX] in {
4115 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4116                                      VEX;
4117 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4118                                      VEX;
4119 }
4120 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4121 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4122
4123 // Common patterns involving scalar load
4124 def : Pat<(int_x86_sse41_pmovsxbq
4125             (bitconvert (v4i32 (X86vzmovl
4126                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4127           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4128
4129 def : Pat<(int_x86_sse41_pmovzxbq
4130             (bitconvert (v4i32 (X86vzmovl
4131                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4132           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4133
4134 //===----------------------------------------------------------------------===//
4135 // SSE4.1 - Extract Instructions
4136 //===----------------------------------------------------------------------===//
4137
4138 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4139 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4140   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4141                  (ins VR128:$src1, i32i8imm:$src2),
4142                  !strconcat(OpcodeStr,
4143                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4144                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4145                  OpSize;
4146   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4147                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4148                  !strconcat(OpcodeStr,
4149                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4150                  []>, OpSize;
4151 // FIXME:
4152 // There's an AssertZext in the way of writing the store pattern
4153 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4154 }
4155
4156 let Predicates = [HasAVX] in {
4157   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4158   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4159          (ins VR128:$src1, i32i8imm:$src2),
4160          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4161 }
4162
4163 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4164
4165
4166 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4167 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4168   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4169                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4170                  !strconcat(OpcodeStr,
4171                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4172                  []>, OpSize;
4173 // FIXME:
4174 // There's an AssertZext in the way of writing the store pattern
4175 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4176 }
4177
4178 let Predicates = [HasAVX] in
4179   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4180
4181 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4182
4183
4184 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4185 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4186   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4187                  (ins VR128:$src1, i32i8imm:$src2),
4188                  !strconcat(OpcodeStr,
4189                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4190                  [(set GR32:$dst,
4191                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4192   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4193                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4194                  !strconcat(OpcodeStr,
4195                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4196                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4197                           addr:$dst)]>, OpSize;
4198 }
4199
4200 let Predicates = [HasAVX] in
4201   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4202
4203 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4204
4205 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4206 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4207   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4208                  (ins VR128:$src1, i32i8imm:$src2),
4209                  !strconcat(OpcodeStr,
4210                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4211                  [(set GR64:$dst,
4212                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4213   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4214                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4215                  !strconcat(OpcodeStr,
4216                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4217                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4218                           addr:$dst)]>, OpSize, REX_W;
4219 }
4220
4221 let Predicates = [HasAVX] in
4222   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4223
4224 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4225
4226 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4227 /// destination
4228 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4229   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4230                  (ins VR128:$src1, i32i8imm:$src2),
4231                  !strconcat(OpcodeStr,
4232                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4233                  [(set GR32:$dst,
4234                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4235            OpSize;
4236   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4237                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4238                  !strconcat(OpcodeStr,
4239                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4240                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4241                           addr:$dst)]>, OpSize;
4242 }
4243
4244 let Predicates = [HasAVX] in {
4245   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4246   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4247                   (ins VR128:$src1, i32i8imm:$src2),
4248                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4249                   []>, OpSize, VEX;
4250 }
4251 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4252
4253 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4254 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4255                                               imm:$src2))),
4256                  addr:$dst),
4257           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4258          Requires<[HasSSE41]>;
4259
4260 //===----------------------------------------------------------------------===//
4261 // SSE4.1 - Insert Instructions
4262 //===----------------------------------------------------------------------===//
4263
4264 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4265   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4266       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4267       !if(Is2Addr,
4268         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4269         !strconcat(asm,
4270                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4271       [(set VR128:$dst,
4272         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4273   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4274       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4275       !if(Is2Addr,
4276         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4277         !strconcat(asm,
4278                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4279       [(set VR128:$dst,
4280         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4281                    imm:$src3))]>, OpSize;
4282 }
4283
4284 let Predicates = [HasAVX] in
4285   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4286 let Constraints = "$src1 = $dst" in
4287   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4288
4289 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4290   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4291       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4292       !if(Is2Addr,
4293         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4294         !strconcat(asm,
4295                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4296       [(set VR128:$dst,
4297         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4298       OpSize;
4299   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4300       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4301       !if(Is2Addr,
4302         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4303         !strconcat(asm,
4304                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4305       [(set VR128:$dst,
4306         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4307                           imm:$src3)))]>, OpSize;
4308 }
4309
4310 let Predicates = [HasAVX] in
4311   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4312 let Constraints = "$src1 = $dst" in
4313   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4314
4315 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4316   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4317       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4318       !if(Is2Addr,
4319         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4320         !strconcat(asm,
4321                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4322       [(set VR128:$dst,
4323         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4324       OpSize;
4325   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4326       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4327       !if(Is2Addr,
4328         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4329         !strconcat(asm,
4330                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4331       [(set VR128:$dst,
4332         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4333                           imm:$src3)))]>, OpSize;
4334 }
4335
4336 let Predicates = [HasAVX] in
4337   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4338 let Constraints = "$src1 = $dst" in
4339   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4340
4341 // insertps has a few different modes, there's the first two here below which
4342 // are optimized inserts that won't zero arbitrary elements in the destination
4343 // vector. The next one matches the intrinsic and could zero arbitrary elements
4344 // in the target vector.
4345 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4346   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4347       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4348       !if(Is2Addr,
4349         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4350         !strconcat(asm,
4351                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4352       [(set VR128:$dst,
4353         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4354       OpSize;
4355   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4356       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4357       !if(Is2Addr,
4358         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4359         !strconcat(asm,
4360                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4361       [(set VR128:$dst,
4362         (X86insrtps VR128:$src1,
4363                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4364                     imm:$src3))]>, OpSize;
4365 }
4366
4367 let Constraints = "$src1 = $dst" in
4368   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4369 let Predicates = [HasAVX] in
4370   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4371
4372 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4373           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4374           Requires<[HasAVX]>;
4375 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4376           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4377           Requires<[HasSSE41]>;
4378
4379 //===----------------------------------------------------------------------===//
4380 // SSE4.1 - Round Instructions
4381 //===----------------------------------------------------------------------===//
4382
4383 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4384                             X86MemOperand x86memop, RegisterClass RC,
4385                             PatFrag mem_frag32, PatFrag mem_frag64,
4386                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4387   // Intrinsic operation, reg.
4388   // Vector intrinsic operation, reg
4389   def PSr : SS4AIi8<opcps, MRMSrcReg,
4390                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4391                     !strconcat(OpcodeStr,
4392                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4393                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4394                     OpSize;
4395
4396   // Vector intrinsic operation, mem
4397   def PSm : Ii8<opcps, MRMSrcMem,
4398                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4399                     !strconcat(OpcodeStr,
4400                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4401                     [(set RC:$dst,
4402                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4403                     TA, OpSize,
4404                 Requires<[HasSSE41]>;
4405
4406   // Vector intrinsic operation, reg
4407   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4408                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4409                     !strconcat(OpcodeStr,
4410                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4411                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4412                     OpSize;
4413
4414   // Vector intrinsic operation, mem
4415   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4416                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4417                     !strconcat(OpcodeStr,
4418                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4419                     [(set RC:$dst,
4420                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4421                     OpSize;
4422 }
4423
4424 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4425                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4426   // Intrinsic operation, reg.
4427   // Vector intrinsic operation, reg
4428   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4429                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4430                     !strconcat(OpcodeStr,
4431                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4432                     []>, OpSize;
4433
4434   // Vector intrinsic operation, mem
4435   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4436                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4437                     !strconcat(OpcodeStr,
4438                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4439                     []>, TA, OpSize, Requires<[HasSSE41]>;
4440
4441   // Vector intrinsic operation, reg
4442   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4443                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4444                     !strconcat(OpcodeStr,
4445                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4446                     []>, OpSize;
4447
4448   // Vector intrinsic operation, mem
4449   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4450                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4451                     !strconcat(OpcodeStr,
4452                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4453                     []>, OpSize;
4454 }
4455
4456 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4457                             string OpcodeStr,
4458                             Intrinsic F32Int,
4459                             Intrinsic F64Int, bit Is2Addr = 1> {
4460   // Intrinsic operation, reg.
4461   def SSr : SS4AIi8<opcss, MRMSrcReg,
4462         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4463         !if(Is2Addr,
4464             !strconcat(OpcodeStr,
4465                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4466             !strconcat(OpcodeStr,
4467                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4468         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4469         OpSize;
4470
4471   // Intrinsic operation, mem.
4472   def SSm : SS4AIi8<opcss, MRMSrcMem,
4473         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4474         !if(Is2Addr,
4475             !strconcat(OpcodeStr,
4476                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4477             !strconcat(OpcodeStr,
4478                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4479         [(set VR128:$dst,
4480              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4481         OpSize;
4482
4483   // Intrinsic operation, reg.
4484   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4485         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4486         !if(Is2Addr,
4487             !strconcat(OpcodeStr,
4488                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4489             !strconcat(OpcodeStr,
4490                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4491         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4492         OpSize;
4493
4494   // Intrinsic operation, mem.
4495   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4496         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4497         !if(Is2Addr,
4498             !strconcat(OpcodeStr,
4499                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4500             !strconcat(OpcodeStr,
4501                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4502         [(set VR128:$dst,
4503               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4504         OpSize;
4505 }
4506
4507 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4508                                    string OpcodeStr> {
4509   // Intrinsic operation, reg.
4510   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4511         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4512         !strconcat(OpcodeStr,
4513                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4514         []>, OpSize;
4515
4516   // Intrinsic operation, mem.
4517   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4518         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4519         !strconcat(OpcodeStr,
4520                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4521         []>, OpSize;
4522
4523   // Intrinsic operation, reg.
4524   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4525         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4526             !strconcat(OpcodeStr,
4527                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4528         []>, OpSize;
4529
4530   // Intrinsic operation, mem.
4531   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4532         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4533             !strconcat(OpcodeStr,
4534                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4535         []>, OpSize;
4536 }
4537
4538 // FP round - roundss, roundps, roundsd, roundpd
4539 let Predicates = [HasAVX] in {
4540   // Intrinsic form
4541   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4542                                   memopv4f32, memopv2f64,
4543                                   int_x86_sse41_round_ps,
4544                                   int_x86_sse41_round_pd>, VEX;
4545   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4546                                   memopv8f32, memopv4f64,
4547                                   int_x86_avx_round_ps_256,
4548                                   int_x86_avx_round_pd_256>, VEX;
4549   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4550                                   int_x86_sse41_round_ss,
4551                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4552
4553   // Instructions for the assembler
4554   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4555                                         VEX;
4556   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4557                                         VEX;
4558   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4559 }
4560
4561 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4562                                memopv4f32, memopv2f64,
4563                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4564 let Constraints = "$src1 = $dst" in
4565 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4566                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4567
4568 //===----------------------------------------------------------------------===//
4569 // SSE4.1 - Packed Bit Test
4570 //===----------------------------------------------------------------------===//
4571
4572 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4573 // the intel intrinsic that corresponds to this.
4574 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4575 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4576                 "vptest\t{$src2, $src1|$src1, $src2}",
4577                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4578                 OpSize, VEX;
4579 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4580                 "vptest\t{$src2, $src1|$src1, $src2}",
4581                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4582                 OpSize, VEX;
4583
4584 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4585                 "vptest\t{$src2, $src1|$src1, $src2}",
4586                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4587                 OpSize, VEX;
4588 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4589                 "vptest\t{$src2, $src1|$src1, $src2}",
4590                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4591                 OpSize, VEX;
4592 }
4593
4594 let Defs = [EFLAGS] in {
4595 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4596               "ptest \t{$src2, $src1|$src1, $src2}",
4597               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4598               OpSize;
4599 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4600               "ptest \t{$src2, $src1|$src1, $src2}",
4601               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4602               OpSize;
4603 }
4604
4605 // The bit test instructions below are AVX only
4606 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4607                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4608   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4609             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4610             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4611   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4612             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4613             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4614             OpSize, VEX;
4615 }
4616
4617 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4618 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4619 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4620 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4621 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4622 }
4623
4624 //===----------------------------------------------------------------------===//
4625 // SSE4.1 - Misc Instructions
4626 //===----------------------------------------------------------------------===//
4627
4628 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4629                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4630                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4631 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4632                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4633                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4634
4635 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4636                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4637                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4638 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4639                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4640                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4641
4642 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4643                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4644                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4645 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4646                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4647                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4648
4649
4650
4651 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4652 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4653                                  Intrinsic IntId128> {
4654   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4655                     (ins VR128:$src),
4656                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4657                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4658   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4659                      (ins i128mem:$src),
4660                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4661                      [(set VR128:$dst,
4662                        (IntId128
4663                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4664 }
4665
4666 let Predicates = [HasAVX] in
4667 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4668                                          int_x86_sse41_phminposuw>, VEX;
4669 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4670                                          int_x86_sse41_phminposuw>;
4671
4672 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4673 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4674                               Intrinsic IntId128, bit Is2Addr = 1> {
4675   let isCommutable = 1 in
4676   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4677        (ins VR128:$src1, VR128:$src2),
4678        !if(Is2Addr,
4679            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4680            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4681        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4682   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4683        (ins VR128:$src1, i128mem:$src2),
4684        !if(Is2Addr,
4685            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4686            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4687        [(set VR128:$dst,
4688          (IntId128 VR128:$src1,
4689           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4690 }
4691
4692 let Predicates = [HasAVX] in {
4693   let isCommutable = 0 in
4694   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4695                                                          0>, VEX_4V;
4696   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4697                                                          0>, VEX_4V;
4698   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4699                                                          0>, VEX_4V;
4700   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4701                                                          0>, VEX_4V;
4702   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4703                                                          0>, VEX_4V;
4704   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4705                                                          0>, VEX_4V;
4706   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4707                                                          0>, VEX_4V;
4708   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4709                                                          0>, VEX_4V;
4710   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4711                                                          0>, VEX_4V;
4712   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4713                                                          0>, VEX_4V;
4714   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4715                                                          0>, VEX_4V;
4716 }
4717
4718 let Constraints = "$src1 = $dst" in {
4719   let isCommutable = 0 in
4720   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4721   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4722   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4723   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4724   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4725   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4726   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4727   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4728   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4729   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4730   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4731 }
4732
4733 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4734           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4735 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4736           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4737
4738 /// SS48I_binop_rm - Simple SSE41 binary operator.
4739 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4740                         ValueType OpVT, bit Is2Addr = 1> {
4741   let isCommutable = 1 in
4742   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4743        (ins VR128:$src1, VR128:$src2),
4744        !if(Is2Addr,
4745            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4746            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4747        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4748        OpSize;
4749   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4750        (ins VR128:$src1, i128mem:$src2),
4751        !if(Is2Addr,
4752            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4753            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4754        [(set VR128:$dst, (OpNode VR128:$src1,
4755                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4756        OpSize;
4757 }
4758
4759 let Predicates = [HasAVX] in
4760   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4761 let Constraints = "$src1 = $dst" in
4762   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4763
4764 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4765 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4766                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4767                  X86MemOperand x86memop, bit Is2Addr = 1> {
4768   let isCommutable = 1 in
4769   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4770         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4771         !if(Is2Addr,
4772             !strconcat(OpcodeStr,
4773                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4774             !strconcat(OpcodeStr,
4775                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4776         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4777         OpSize;
4778   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4779         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4780         !if(Is2Addr,
4781             !strconcat(OpcodeStr,
4782                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4783             !strconcat(OpcodeStr,
4784                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4785         [(set RC:$dst,
4786           (IntId RC:$src1,
4787            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4788         OpSize;
4789 }
4790
4791 let Predicates = [HasAVX] in {
4792   let isCommutable = 0 in {
4793   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4794                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4795   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4796                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4797   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4798             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4799   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4800             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4801   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4802                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4803   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4804                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4805   }
4806   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4807                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4808   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4809                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4810   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4811                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4812 }
4813
4814 let Constraints = "$src1 = $dst" in {
4815   let isCommutable = 0 in {
4816   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4817                                      VR128, memopv16i8, i128mem>;
4818   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4819                                      VR128, memopv16i8, i128mem>;
4820   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4821                                      VR128, memopv16i8, i128mem>;
4822   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4823                                      VR128, memopv16i8, i128mem>;
4824   }
4825   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4826                                   VR128, memopv16i8, i128mem>;
4827   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4828                                   VR128, memopv16i8, i128mem>;
4829 }
4830
4831 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4832 let Predicates = [HasAVX] in {
4833 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4834                                     RegisterClass RC, X86MemOperand x86memop,
4835                                     PatFrag mem_frag, Intrinsic IntId> {
4836   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4837                   (ins RC:$src1, RC:$src2, RC:$src3),
4838                   !strconcat(OpcodeStr,
4839                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4840                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4841                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4842
4843   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4844                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4845                   !strconcat(OpcodeStr,
4846                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4847                   [(set RC:$dst,
4848                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4849                                RC:$src3))],
4850                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4851 }
4852 }
4853
4854 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4855                                            memopv16i8, int_x86_sse41_blendvpd>;
4856 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4857                                            memopv16i8, int_x86_sse41_blendvps>;
4858 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4859                                            memopv16i8, int_x86_sse41_pblendvb>;
4860 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4861                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4862 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4863                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4864
4865 /// SS41I_ternary_int - SSE 4.1 ternary operator
4866 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4867   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4868     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4869                     (ins VR128:$src1, VR128:$src2),
4870                     !strconcat(OpcodeStr,
4871                      "\t{$src2, $dst|$dst, $src2}"),
4872                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4873                     OpSize;
4874
4875     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4876                     (ins VR128:$src1, i128mem:$src2),
4877                     !strconcat(OpcodeStr,
4878                      "\t{$src2, $dst|$dst, $src2}"),
4879                     [(set VR128:$dst,
4880                       (IntId VR128:$src1,
4881                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4882   }
4883 }
4884
4885 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4886 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4887 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4888
4889 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
4890           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
4891
4892 let Predicates = [HasAVX] in
4893 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4894                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4895                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4896                        OpSize, VEX;
4897 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4898                        "movntdqa\t{$src, $dst|$dst, $src}",
4899                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4900                        OpSize;
4901
4902 //===----------------------------------------------------------------------===//
4903 // SSE4.2 - Compare Instructions
4904 //===----------------------------------------------------------------------===//
4905
4906 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4907 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4908                               Intrinsic IntId128, bit Is2Addr = 1> {
4909   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4910        (ins VR128:$src1, VR128:$src2),
4911        !if(Is2Addr,
4912            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4913            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4914        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4915        OpSize;
4916   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4917        (ins VR128:$src1, i128mem:$src2),
4918        !if(Is2Addr,
4919            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4920            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4921        [(set VR128:$dst,
4922          (IntId128 VR128:$src1,
4923           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4924 }
4925
4926 let Predicates = [HasAVX] in
4927   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4928                                      0>, VEX_4V;
4929 let Constraints = "$src1 = $dst" in
4930   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4931
4932 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4933           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4934 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4935           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4936
4937 //===----------------------------------------------------------------------===//
4938 // SSE4.2 - String/text Processing Instructions
4939 //===----------------------------------------------------------------------===//
4940
4941 // Packed Compare Implicit Length Strings, Return Mask
4942 multiclass pseudo_pcmpistrm<string asm> {
4943   def REG : PseudoI<(outs VR128:$dst),
4944                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4945     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4946                                                   imm:$src3))]>;
4947   def MEM : PseudoI<(outs VR128:$dst),
4948                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4949     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4950                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4951 }
4952
4953 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4954   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4955   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4956 }
4957
4958 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
4959   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4960       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4961       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4962   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4963       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4964       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4965 }
4966
4967 let Defs = [XMM0, EFLAGS] in {
4968   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4969       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4970       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4971   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4972       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4973       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4974 }
4975
4976 // Packed Compare Explicit Length Strings, Return Mask
4977 multiclass pseudo_pcmpestrm<string asm> {
4978   def REG : PseudoI<(outs VR128:$dst),
4979                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4980     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4981                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4982   def MEM : PseudoI<(outs VR128:$dst),
4983                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4984     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4985                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4986 }
4987
4988 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4989   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4990   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4991 }
4992
4993 let Predicates = [HasAVX],
4994     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4995   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4996       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4997       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4998   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4999       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5000       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5001 }
5002
5003 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5004   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5005       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5006       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5007   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5008       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5009       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5010 }
5011
5012 // Packed Compare Implicit Length Strings, Return Index
5013 let Defs = [ECX, EFLAGS] in {
5014   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5015     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5016       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5017       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5018       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5019        (implicit EFLAGS)]>, OpSize;
5020     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5021       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5022       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5023       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5024        (implicit EFLAGS)]>, OpSize;
5025   }
5026 }
5027
5028 let Predicates = [HasAVX] in {
5029 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5030                                     VEX;
5031 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5032                                     VEX;
5033 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5034                                     VEX;
5035 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5036                                     VEX;
5037 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5038                                     VEX;
5039 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5040                                     VEX;
5041 }
5042
5043 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5044 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5045 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5046 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5047 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5048 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5049
5050 // Packed Compare Explicit Length Strings, Return Index
5051 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5052   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5053     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5054       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5055       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5056       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5057        (implicit EFLAGS)]>, OpSize;
5058     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5059       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5060       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5061        [(set ECX,
5062              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5063         (implicit EFLAGS)]>, OpSize;
5064   }
5065 }
5066
5067 let Predicates = [HasAVX] in {
5068 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5069                                     VEX;
5070 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5071                                     VEX;
5072 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5073                                     VEX;
5074 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5075                                     VEX;
5076 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5077                                     VEX;
5078 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5079                                     VEX;
5080 }
5081
5082 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5083 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5084 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5085 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5086 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5087 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5088
5089 //===----------------------------------------------------------------------===//
5090 // SSE4.2 - CRC Instructions
5091 //===----------------------------------------------------------------------===//
5092
5093 // No CRC instructions have AVX equivalents
5094
5095 // crc intrinsic instruction
5096 // This set of instructions are only rm, the only difference is the size
5097 // of r and m.
5098 let Constraints = "$src1 = $dst" in {
5099   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5100                       (ins GR32:$src1, i8mem:$src2),
5101                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5102                        [(set GR32:$dst,
5103                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5104                          (load addr:$src2)))]>;
5105   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5106                       (ins GR32:$src1, GR8:$src2),
5107                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5108                        [(set GR32:$dst,
5109                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5110   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5111                       (ins GR32:$src1, i16mem:$src2),
5112                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5113                        [(set GR32:$dst,
5114                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5115                          (load addr:$src2)))]>,
5116                          OpSize;
5117   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5118                       (ins GR32:$src1, GR16:$src2),
5119                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5120                        [(set GR32:$dst,
5121                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5122                          OpSize;
5123   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5124                       (ins GR32:$src1, i32mem:$src2),
5125                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5126                        [(set GR32:$dst,
5127                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5128                          (load addr:$src2)))]>;
5129   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5130                       (ins GR32:$src1, GR32:$src2),
5131                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5132                        [(set GR32:$dst,
5133                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5134   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5135                       (ins GR64:$src1, i8mem:$src2),
5136                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5137                        [(set GR64:$dst,
5138                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5139                          (load addr:$src2)))]>,
5140                          REX_W;
5141   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5142                       (ins GR64:$src1, GR8:$src2),
5143                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5144                        [(set GR64:$dst,
5145                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5146                          REX_W;
5147   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5148                       (ins GR64:$src1, i64mem:$src2),
5149                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5150                        [(set GR64:$dst,
5151                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5152                          (load addr:$src2)))]>,
5153                          REX_W;
5154   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5155                       (ins GR64:$src1, GR64:$src2),
5156                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5157                        [(set GR64:$dst,
5158                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5159                          REX_W;
5160 }
5161
5162 //===----------------------------------------------------------------------===//
5163 // AES-NI Instructions
5164 //===----------------------------------------------------------------------===//
5165
5166 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5167                               Intrinsic IntId128, bit Is2Addr = 1> {
5168   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5169        (ins VR128:$src1, VR128:$src2),
5170        !if(Is2Addr,
5171            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5172            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5173        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5174        OpSize;
5175   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5176        (ins VR128:$src1, i128mem:$src2),
5177        !if(Is2Addr,
5178            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5179            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5180        [(set VR128:$dst,
5181          (IntId128 VR128:$src1,
5182           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5183 }
5184
5185 // Perform One Round of an AES Encryption/Decryption Flow
5186 let Predicates = [HasAVX, HasAES] in {
5187   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5188                          int_x86_aesni_aesenc, 0>, VEX_4V;
5189   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5190                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5191   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5192                          int_x86_aesni_aesdec, 0>, VEX_4V;
5193   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5194                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5195 }
5196
5197 let Constraints = "$src1 = $dst" in {
5198   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5199                          int_x86_aesni_aesenc>;
5200   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5201                          int_x86_aesni_aesenclast>;
5202   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5203                          int_x86_aesni_aesdec>;
5204   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5205                          int_x86_aesni_aesdeclast>;
5206 }
5207
5208 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5209           (AESENCrr VR128:$src1, VR128:$src2)>;
5210 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5211           (AESENCrm VR128:$src1, addr:$src2)>;
5212 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5213           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5214 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5215           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5216 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5217           (AESDECrr VR128:$src1, VR128:$src2)>;
5218 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5219           (AESDECrm VR128:$src1, addr:$src2)>;
5220 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5221           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5222 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5223           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5224
5225 // Perform the AES InvMixColumn Transformation
5226 let Predicates = [HasAVX, HasAES] in {
5227   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5228       (ins VR128:$src1),
5229       "vaesimc\t{$src1, $dst|$dst, $src1}",
5230       [(set VR128:$dst,
5231         (int_x86_aesni_aesimc VR128:$src1))]>,
5232       OpSize, VEX;
5233   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5234       (ins i128mem:$src1),
5235       "vaesimc\t{$src1, $dst|$dst, $src1}",
5236       [(set VR128:$dst,
5237         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5238       OpSize, VEX;
5239 }
5240 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5241   (ins VR128:$src1),
5242   "aesimc\t{$src1, $dst|$dst, $src1}",
5243   [(set VR128:$dst,
5244     (int_x86_aesni_aesimc VR128:$src1))]>,
5245   OpSize;
5246 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5247   (ins i128mem:$src1),
5248   "aesimc\t{$src1, $dst|$dst, $src1}",
5249   [(set VR128:$dst,
5250     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5251   OpSize;
5252
5253 // AES Round Key Generation Assist
5254 let Predicates = [HasAVX, HasAES] in {
5255   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5256       (ins VR128:$src1, i8imm:$src2),
5257       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5258       [(set VR128:$dst,
5259         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5260       OpSize, VEX;
5261   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5262       (ins i128mem:$src1, i8imm:$src2),
5263       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5264       [(set VR128:$dst,
5265         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5266                                         imm:$src2))]>,
5267       OpSize, VEX;
5268 }
5269 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5270   (ins VR128:$src1, i8imm:$src2),
5271   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5272   [(set VR128:$dst,
5273     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5274   OpSize;
5275 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5276   (ins i128mem:$src1, i8imm:$src2),
5277   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5278   [(set VR128:$dst,
5279     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5280                                     imm:$src2))]>,
5281   OpSize;
5282
5283 //===----------------------------------------------------------------------===//
5284 // CLMUL Instructions
5285 //===----------------------------------------------------------------------===//
5286
5287 // Carry-less Multiplication instructions
5288 let Constraints = "$src1 = $dst" in {
5289 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5290            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5291            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5292            []>;
5293
5294 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5295            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5296            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5297            []>;
5298 }
5299
5300 // AVX carry-less Multiplication instructions
5301 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5302            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5303            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5304            []>;
5305
5306 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5307            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5308            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5309            []>;
5310
5311
5312 multiclass pclmul_alias<string asm, int immop> {
5313   def : InstAlias<!strconcat("pclmul", asm,
5314                            "dq {$src, $dst|$dst, $src}"),
5315                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5316
5317   def : InstAlias<!strconcat("pclmul", asm,
5318                              "dq {$src, $dst|$dst, $src}"),
5319                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5320
5321   def : InstAlias<!strconcat("vpclmul", asm,
5322                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5323                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5324
5325   def : InstAlias<!strconcat("vpclmul", asm,
5326                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5327                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5328 }
5329 defm : pclmul_alias<"hqhq", 0x11>;
5330 defm : pclmul_alias<"hqlq", 0x01>;
5331 defm : pclmul_alias<"lqhq", 0x10>;
5332 defm : pclmul_alias<"lqlq", 0x00>;
5333
5334 //===----------------------------------------------------------------------===//
5335 // AVX Instructions
5336 //===----------------------------------------------------------------------===//
5337
5338 //===----------------------------------------------------------------------===//
5339 // VBROADCAST - Load from memory and broadcast to all elements of the
5340 //              destination operand
5341 //
5342 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5343                     X86MemOperand x86memop, Intrinsic Int> :
5344   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5345         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5346         [(set RC:$dst, (Int addr:$src))]>, VEX;
5347
5348 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5349                                    int_x86_avx_vbroadcastss>;
5350 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5351                                    int_x86_avx_vbroadcastss_256>;
5352 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5353                                    int_x86_avx_vbroadcast_sd_256>;
5354 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5355                                    int_x86_avx_vbroadcastf128_pd_256>;
5356
5357 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5358           (VBROADCASTF128 addr:$src)>;
5359
5360 //===----------------------------------------------------------------------===//
5361 // VINSERTF128 - Insert packed floating-point values
5362 //
5363 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5364           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5365           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5366           []>, VEX_4V;
5367 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5368           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5369           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5370           []>, VEX_4V;
5371
5372 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5373           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5374 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5375           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5376 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5377           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5378
5379 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5380                                    (i32 imm)),
5381           (VINSERTF128rr VR256:$src1, VR128:$src2,
5382                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5383 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5384                                    (i32 imm)),
5385           (VINSERTF128rr VR256:$src1, VR128:$src2,
5386                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5387 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5388                                    (i32 imm)),
5389           (VINSERTF128rr VR256:$src1, VR128:$src2,
5390                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5391 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5392                                    (i32 imm)),
5393           (VINSERTF128rr VR256:$src1, VR128:$src2,
5394                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5395 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
5396                                    (i32 imm)),
5397           (VINSERTF128rr VR256:$src1, VR128:$src2,
5398                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5399 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
5400                                    (i32 imm)),
5401           (VINSERTF128rr VR256:$src1, VR128:$src2,
5402                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5403
5404 // Special COPY patterns
5405 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
5406           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5407 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
5408           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5409 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
5410           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5411 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
5412           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5413 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
5414           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5415 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
5416           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5417
5418 //===----------------------------------------------------------------------===//
5419 // VEXTRACTF128 - Extract packed floating-point values
5420 //
5421 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5422           (ins VR256:$src1, i8imm:$src2),
5423           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5424           []>, VEX;
5425 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5426           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5427           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5428           []>, VEX;
5429
5430 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5431           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5432 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5433           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5434 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5435           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5436
5437 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5438           (v4f32 (VEXTRACTF128rr
5439                     (v8f32 VR256:$src1),
5440                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5441 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5442           (v2f64 (VEXTRACTF128rr
5443                     (v4f64 VR256:$src1),
5444                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5445 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5446           (v4i32 (VEXTRACTF128rr
5447                     (v8i32 VR256:$src1),
5448                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5449 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5450           (v2i64 (VEXTRACTF128rr
5451                     (v4i64 VR256:$src1),
5452                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5453 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5454           (v8i16 (VEXTRACTF128rr
5455                     (v16i16 VR256:$src1),
5456                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5457 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5458           (v16i8 (VEXTRACTF128rr
5459                     (v32i8 VR256:$src1),
5460                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5461
5462 //===----------------------------------------------------------------------===//
5463 // VMASKMOV - Conditional SIMD Packed Loads and Stores
5464 //
5465 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5466                           Intrinsic IntLd, Intrinsic IntLd256,
5467                           Intrinsic IntSt, Intrinsic IntSt256,
5468                           PatFrag pf128, PatFrag pf256> {
5469   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5470              (ins VR128:$src1, f128mem:$src2),
5471              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5472              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5473              VEX_4V;
5474   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5475              (ins VR256:$src1, f256mem:$src2),
5476              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5477              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5478              VEX_4V;
5479   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5480              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5481              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5482              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5483   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5484              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5485              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5486              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5487 }
5488
5489 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5490                                  int_x86_avx_maskload_ps,
5491                                  int_x86_avx_maskload_ps_256,
5492                                  int_x86_avx_maskstore_ps,
5493                                  int_x86_avx_maskstore_ps_256,
5494                                  memopv4f32, memopv8f32>;
5495 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5496                                  int_x86_avx_maskload_pd,
5497                                  int_x86_avx_maskload_pd_256,
5498                                  int_x86_avx_maskstore_pd,
5499                                  int_x86_avx_maskstore_pd_256,
5500                                  memopv2f64, memopv4f64>;
5501
5502 //===----------------------------------------------------------------------===//
5503 // VPERM - Permute Floating-Point Values
5504 //
5505 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5506                       RegisterClass RC, X86MemOperand x86memop_f,
5507                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5508                       Intrinsic IntVar, Intrinsic IntImm> {
5509   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5510              (ins RC:$src1, RC:$src2),
5511              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5512              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5513   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5514              (ins RC:$src1, x86memop_i:$src2),
5515              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5516              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5517
5518   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5519              (ins RC:$src1, i8imm:$src2),
5520              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5521              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5522   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5523              (ins x86memop_f:$src1, i8imm:$src2),
5524              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5525              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5526 }
5527
5528 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5529                              memopv4f32, memopv4i32,
5530                              int_x86_avx_vpermilvar_ps,
5531                              int_x86_avx_vpermil_ps>;
5532 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5533                              memopv8f32, memopv8i32,
5534                              int_x86_avx_vpermilvar_ps_256,
5535                              int_x86_avx_vpermil_ps_256>;
5536 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5537                              memopv2f64, memopv2i64,
5538                              int_x86_avx_vpermilvar_pd,
5539                              int_x86_avx_vpermil_pd>;
5540 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5541                              memopv4f64, memopv4i64,
5542                              int_x86_avx_vpermilvar_pd_256,
5543                              int_x86_avx_vpermil_pd_256>;
5544
5545 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5546           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5547           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5548           []>, VEX_4V;
5549 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5550           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5551           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5552           []>, VEX_4V;
5553
5554 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5555           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5556 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5557           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5558 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5559           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5560
5561 def : Pat<(int_x86_avx_vperm2f128_ps_256
5562                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5563           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5564 def : Pat<(int_x86_avx_vperm2f128_pd_256
5565                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5566           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5567 def : Pat<(int_x86_avx_vperm2f128_si_256
5568                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5569           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5570
5571 //===----------------------------------------------------------------------===//
5572 // VZERO - Zero YMM registers
5573 //
5574 // Zero All YMM registers
5575 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5576                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5577
5578 // Zero Upper bits of YMM registers
5579 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5580                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5581
5582 //===----------------------------------------------------------------------===//
5583 // SSE Shuffle pattern fragments
5584 //===----------------------------------------------------------------------===//
5585
5586 // This is part of a "work in progress" refactoring. The idea is that all
5587 // vector shuffles are going to be translated into target specific nodes and
5588 // directly matched by the patterns below (which can be changed along the way)
5589 // The AVX version of some but not all of them are described here, and more
5590 // should come in a near future.
5591
5592 // Shuffle with VPERMIL instructions
5593 def : Pat<(v8f32 (X86VPermil VR256:$src1, (i8 imm:$imm))),
5594           (VPERMILPSYri VR256:$src1, imm:$imm)>;
5595
5596 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5597 // SSE2 loads, which are always promoted to v2i64. The last one should match
5598 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5599 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5600 // we investigate further.
5601 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5602                                  (i8 imm:$imm))),
5603           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5604 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5605                                  (i8 imm:$imm))),
5606           (PSHUFDmi addr:$src1, imm:$imm)>;
5607 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5608                                  (i8 imm:$imm))),
5609           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5610
5611 // Shuffle with PSHUFD instruction.
5612 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5613           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5614 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5615           (PSHUFDri VR128:$src1, imm:$imm)>;
5616
5617 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5618           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5619 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5620           (PSHUFDri VR128:$src1, imm:$imm)>;
5621
5622 // Shuffle with SHUFPD instruction.
5623 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5624                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5625           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5626 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5627                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5628           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5629
5630 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5631           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5632 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5633           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5634
5635 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5636           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5637 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5638           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5639
5640 // Shuffle with SHUFPS instruction.
5641 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5642                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5643           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5644 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5645                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5646           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5647
5648 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5649           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5650 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5651           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5652
5653 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5654                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5655           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5656 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5657                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5658           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5659
5660 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5661           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5662 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5663           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5664
5665 // Shuffle with MOVHLPS instruction
5666 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5667           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5668 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5669           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5670
5671 // Shuffle with MOVDDUP instruction
5672 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5673           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5674 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5675           (MOVDDUPrm addr:$src)>;
5676
5677 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5678           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5679 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5680           (MOVDDUPrm addr:$src)>;
5681
5682 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5683           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5684 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5685           (MOVDDUPrm addr:$src)>;
5686
5687 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5688           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5689 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5690           (MOVDDUPrm addr:$src)>;
5691
5692 def : Pat<(X86Movddup (bc_v2f64
5693                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5694           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5695 def : Pat<(X86Movddup (bc_v2f64
5696                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5697           (MOVDDUPrm addr:$src)>;
5698
5699
5700 // Shuffle with UNPCKLPS
5701 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5702           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5703 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
5704           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5705 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5706           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5707
5708 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5709           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5710 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5711           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5712 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5713           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5714
5715 // Shuffle with UNPCKHPS
5716 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5717           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5718 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5719           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5720
5721 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5722           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5723 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5724           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5725
5726 // Shuffle with UNPCKLPD
5727 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5728           (VUNPCKLPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5729 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
5730           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5731 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5732           (UNPCKLPDrm VR128:$src1, addr:$src2)>;
5733
5734 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5735           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5736 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5737           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5738 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5739           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5740
5741 // Shuffle with UNPCKHPD
5742 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5743           (VUNPCKHPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5744 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5745           (UNPCKHPDrm VR128:$src1, addr:$src2)>;
5746
5747 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5748           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5749 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5750           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5751
5752 // Shuffle with PUNPCKLBW
5753 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5754                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5755           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5756 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5757           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5758
5759 // Shuffle with PUNPCKLWD
5760 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5761                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5762           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5763 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5764           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5765
5766 // Shuffle with PUNPCKLDQ
5767 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5768                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5769           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5770 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5771           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5772
5773 // Shuffle with PUNPCKLQDQ
5774 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5775           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5776 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5777           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5778
5779 // Shuffle with PUNPCKHBW
5780 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5781                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5782           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5783 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5784           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5785
5786 // Shuffle with PUNPCKHWD
5787 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5788                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5789           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5790 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5791           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5792
5793 // Shuffle with PUNPCKHDQ
5794 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5795                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5796           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5797 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5798           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5799
5800 // Shuffle with PUNPCKHQDQ
5801 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5802           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5803 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5804           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5805
5806 // Shuffle with MOVLHPS
5807 def : Pat<(X86Movlhps VR128:$src1,
5808                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5809           (MOVHPSrm VR128:$src1, addr:$src2)>;
5810 def : Pat<(X86Movlhps VR128:$src1,
5811                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5812           (MOVHPSrm VR128:$src1, addr:$src2)>;
5813 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5814           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5815 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5816           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5817 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5818           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5819
5820 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5821 // is during lowering, where it's not possible to recognize the load fold cause
5822 // it has two uses through a bitcast. One use disappears at isel time and the
5823 // fold opportunity reappears.
5824 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5825           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5826
5827 // Shuffle with MOVLHPD
5828 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5829                     (scalar_to_vector (loadf64 addr:$src2)))),
5830           (MOVHPDrm VR128:$src1, addr:$src2)>;
5831
5832 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5833 // is during lowering, where it's not possible to recognize the load fold cause
5834 // it has two uses through a bitcast. One use disappears at isel time and the
5835 // fold opportunity reappears.
5836 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5837                     (scalar_to_vector (loadf64 addr:$src2)))),
5838           (MOVHPDrm VR128:$src1, addr:$src2)>;
5839
5840 // Shuffle with MOVSS
5841 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5842           (MOVSSrr VR128:$src1, FR32:$src2)>;
5843 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5844           (MOVSSrr (v4i32 VR128:$src1),
5845                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5846 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5847           (MOVSSrr (v4f32 VR128:$src1),
5848                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5849 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5850 // is during lowering, where it's not possible to recognize the load fold cause
5851 // it has two uses through a bitcast. One use disappears at isel time and the
5852 // fold opportunity reappears.
5853 def : Pat<(X86Movss VR128:$src1,
5854                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5855           (MOVLPSrm VR128:$src1, addr:$src2)>;
5856
5857 // Shuffle with MOVSD
5858 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5859           (MOVSDrr VR128:$src1, FR64:$src2)>;
5860 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5861           (MOVSDrr (v2i64 VR128:$src1),
5862                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5863 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5864           (MOVSDrr (v2f64 VR128:$src1),
5865                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5866 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5867           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5868 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5869           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5870
5871 // Shuffle with PSHUFHW
5872 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5873           (PSHUFHWri VR128:$src, imm:$imm)>;
5874 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5875           (PSHUFHWmi addr:$src, imm:$imm)>;
5876
5877 // Shuffle with PSHUFLW
5878 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5879           (PSHUFLWri VR128:$src, imm:$imm)>;
5880 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5881           (PSHUFLWmi addr:$src, imm:$imm)>;
5882
5883 // Shuffle with PALIGN
5884 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5885           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5886 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5887           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5888 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5889           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5890 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5891           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5892
5893 // Shuffle with MOVLPS
5894 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5895           (MOVLPSrm VR128:$src1, addr:$src2)>;
5896 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5897           (MOVLPSrm VR128:$src1, addr:$src2)>;
5898 def : Pat<(X86Movlps VR128:$src1,
5899                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5900           (MOVLPSrm VR128:$src1, addr:$src2)>;
5901 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
5902 // is during lowering, where it's not possible to recognize the load fold cause
5903 // it has two uses through a bitcast. One use disappears at isel time and the
5904 // fold opportunity reappears.
5905 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
5906           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5907
5908 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
5909           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5910
5911 // Shuffle with MOVLPD
5912 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5913           (MOVLPDrm VR128:$src1, addr:$src2)>;
5914 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5915           (MOVLPDrm VR128:$src1, addr:$src2)>;
5916 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5917                             (scalar_to_vector (loadf64 addr:$src2)))),
5918           (MOVLPDrm VR128:$src1, addr:$src2)>;
5919
5920 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5921 def : Pat<(store (f64 (vector_extract
5922           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5923           (MOVHPSmr addr:$dst, VR128:$src)>;
5924 def : Pat<(store (f64 (vector_extract
5925           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5926           (MOVHPDmr addr:$dst, VR128:$src)>;
5927
5928 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5929           (MOVLPSmr addr:$src1, VR128:$src2)>;
5930 def : Pat<(store (v4i32 (X86Movlps
5931                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5932           (MOVLPSmr addr:$src1, VR128:$src2)>;
5933
5934 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5935           (MOVLPDmr addr:$src1, VR128:$src2)>;
5936 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5937           (MOVLPDmr addr:$src1, VR128:$src2)>;