lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 //  Non-instruction patterns
 120 //===----------------------------------------------------------------------===//
 121
 122 // A vector extract of the first f32/f64 position is a subregister copy
 123 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 124           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 125 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 126           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 127
 128 // A 128-bit subvector extract from the first 256-bit vector position
 129 // is a subregister copy that needs no instruction.
 130 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 131           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 132 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 133           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 134
 135 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 136           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 137 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 138           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 139
 140 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 141           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 142 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 143           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 144
 145 // A 128-bit subvector insert to the first 256-bit vector position
 146 // is a subregister copy that needs no instruction.
 147 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 148           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 149 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 158           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 159
 160 // Implicitly promote a 32-bit scalar to a vector.
 161 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 162           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 163 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 164           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 165 // Implicitly promote a 64-bit scalar to a vector.
 166 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 167           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 168 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 169           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 170
 171 // Bitcasts between 128-bit vector types. Return the original type since
 172 // no instruction is needed for the conversion
 173 let Predicates = [HasXMMInt] in {
 174   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 175   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 204 }
 205
 206 // Bitcasts between 256-bit vector types. Return the original type since
 207 // no instruction is needed for the conversion
 208 let Predicates = [HasAVX] in {
 209   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 210   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 214   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 219   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 224   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 229   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 239 }
 240
 241 // Alias instructions that map fld0 to pxor for sse.
 242 // FIXME: Set encoding to pseudo!
 243 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 244     canFoldAsLoad = 1 in {
 245   def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 246                    [(set FR32:$dst, fp32imm0)]>,
 247                    Requires<[HasSSE1]>, TB, OpSize;
 248   def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>,
 250                  Requires<[HasSSE2]>, TB, OpSize;
 251   def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 252                     [(set FR32:$dst, fp32imm0)]>,
 253                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 254   def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 255                     [(set FR64:$dst, fpimm0)]>,
 256                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 257 }
 258
 259 //===----------------------------------------------------------------------===//
 260 // AVX & SSE - Zero/One Vectors
 261 //===----------------------------------------------------------------------===//
 262
 263 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 264 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 265 // swizzled by ExecutionDepsFix to pxor.
 266 // We set canFoldAsLoad because this can be converted to a constant-pool
 267 // load of an all-zeros value if folding it would be beneficial.
 268 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 269     isPseudo = 1, neverHasSideEffects = 1 in {
 270 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 271 }
 272
 273 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 274 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 275 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 276 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 277 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 278 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 279
 280
 281 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 282 // and doesn't need it because on sandy bridge the register is set to zero
 283 // at the rename stage without using any execution unit, so SET0PSY
 284 // and SET0PDY can be used for vector int instructions without penalty
 285 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 286 // JIT implementatioan, it does not expand the instructions below like
 287 // X86MCInstLower does.
 288 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 289     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 290 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 291                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 292 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 293                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 294 }
 295
 296
 297 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 298 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 299 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 300 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 301           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 302
 303 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 304 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 305           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 306
 307 // We set canFoldAsLoad because this can be converted to a constant-pool
 308 // load of an all-ones value if folding it would be beneficial.
 309 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 310 // JIT implementation, it does not expand the instructions below like
 311 // X86MCInstLower does.
 312 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 313     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
 314   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 315                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 316 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 317     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
 318   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 319                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 320
 321
 322 //===----------------------------------------------------------------------===//
 323 // SSE 1 & 2 - Move FP Scalar Instructions
 324 //
 325 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 326 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 327 // is used instead. Register-to-register movss/movsd is not modeled as an
 328 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 329 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 330 //===----------------------------------------------------------------------===//
 331
 332 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 333       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 334       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 335
 336 // Loading from memory automatically zeroing upper bits.
 337 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 338                     PatFrag mem_pat, string OpcodeStr> :
 339       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 340          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 341                         [(set RC:$dst, (mem_pat addr:$src))]>;
 342
 343 // AVX
 344 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 345                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 346                 VEX_LIG;
 347 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 348                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 349                 VEX_LIG;
 350
 351 // For the disassembler
 352 let isCodeGenOnly = 1 in {
 353   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 354                         (ins VR128:$src1, FR32:$src2),
 355                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 356                         XS, VEX_4V, VEX_LIG;
 357   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 358                         (ins VR128:$src1, FR64:$src2),
 359                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 360                         XD, VEX_4V, VEX_LIG;
 361 }
 362
 363 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 364   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 365                  VEX_LIG;
 366   let AddedComplexity = 20 in
 367     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 368                    VEX_LIG;
 369 }
 370
 371 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 372                   "movss\t{$src, $dst|$dst, $src}",
 373                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 374 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 375                   "movsd\t{$src, $dst|$dst, $src}",
 376                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 377
 378 // SSE1 & 2
 379 let Constraints = "$src1 = $dst" in {
 380   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 381                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 382   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 383                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 384
 385   // For the disassembler
 386   let isCodeGenOnly = 1 in {
 387     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 388                          (ins VR128:$src1, FR32:$src2),
 389                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 390     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 391                          (ins VR128:$src1, FR64:$src2),
 392                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 393   }
 394 }
 395
 396 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 397   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 398
 399   let AddedComplexity = 20 in
 400     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 401 }
 402
 403 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 404                   "movss\t{$src, $dst|$dst, $src}",
 405                   [(store FR32:$src, addr:$dst)]>;
 406 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 407                   "movsd\t{$src, $dst|$dst, $src}",
 408                   [(store FR64:$src, addr:$dst)]>;
 409
 410 // Patterns
 411 let Predicates = [HasSSE1] in {
 412   let AddedComplexity = 15 in {
 413   // Extract the low 32-bit value from one vector and insert it into another.
 414   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 415             (MOVSSrr (v4f32 VR128:$src1),
 416                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 417   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 418             (MOVSSrr (v4i32 VR128:$src1),
 419                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 420
 421   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 422   // MOVSS to the lower bits.
 423   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 424             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 425   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 426             (MOVSSrr (v4f32 (V_SET0)),
 427                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 428   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 429             (MOVSSrr (v4i32 (V_SET0)),
 430                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 431   }
 432
 433   let AddedComplexity = 20 in {
 434   // MOVSSrm zeros the high parts of the register; represent this
 435   // with SUBREG_TO_REG.
 436   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 437             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 438   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 439             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 440   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 441             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 442   }
 443
 444   // Extract and store.
 445   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 446                    addr:$dst),
 447             (MOVSSmr addr:$dst,
 448                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 449
 450   // Shuffle with MOVSS
 451   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 452             (MOVSSrr VR128:$src1, FR32:$src2)>;
 453   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 454             (MOVSSrr (v4i32 VR128:$src1),
 455                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 456   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 457             (MOVSSrr (v4f32 VR128:$src1),
 458                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 459 }
 460
 461 let Predicates = [HasSSE2] in {
 462   let AddedComplexity = 15 in {
 463   // Extract the low 64-bit value from one vector and insert it into another.
 464   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 465             (MOVSDrr (v2f64 VR128:$src1),
 466                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 467   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 468             (MOVSDrr (v2i64 VR128:$src1),
 469                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 470
 471   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 472   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 473             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 474   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 475             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 476
 477   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 478   // MOVSD to the lower bits.
 479   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 480             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 481   }
 482
 483   let AddedComplexity = 20 in {
 484   // MOVSDrm zeros the high parts of the register; represent this
 485   // with SUBREG_TO_REG.
 486   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 487             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 489             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 493             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 494   def : Pat<(v2f64 (X86vzload addr:$src)),
 495             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 496   }
 497
 498   // Extract and store.
 499   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 500                    addr:$dst),
 501             (MOVSDmr addr:$dst,
 502                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 503
 504   // Shuffle with MOVSD
 505   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 506             (MOVSDrr VR128:$src1, FR64:$src2)>;
 507   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 508             (MOVSDrr (v2i64 VR128:$src1),
 509                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 510   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 511             (MOVSDrr (v2f64 VR128:$src1),
 512                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 513   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 514             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 515   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 516             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 517
 518   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 519   // is during lowering, where it's not possible to recognize the fold cause
 520   // it has two uses through a bitcast. One use disappears at isel time and the
 521   // fold opportunity reappears.
 522   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 523             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 524   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 525             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 526 }
 527
 528 let Predicates = [HasAVX] in {
 529   let AddedComplexity = 15 in {
 530   // Extract the low 32-bit value from one vector and insert it into another.
 531   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 532             (VMOVSSrr (v4f32 VR128:$src1),
 533                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 534   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 535             (VMOVSSrr (v4i32 VR128:$src1),
 536                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 537
 538   // Extract the low 64-bit value from one vector and insert it into another.
 539   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSDrr (v2f64 VR128:$src1),
 541                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 542   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSDrr (v2i64 VR128:$src1),
 544                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 545
 546   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 547   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 549   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 550             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 551
 552   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 553   // MOVS{S,D} to the lower bits.
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 555             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 557             (VMOVSSrr (v4f32 (V_SET0)),
 558                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 559   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 560             (VMOVSSrr (v4i32 (V_SET0)),
 561                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 562   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 563             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 564   }
 565
 566   let AddedComplexity = 20 in {
 567   // MOVSSrm zeros the high parts of the register; represent this
 568   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 569   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 570             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 571   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 572             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 573   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 574             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 575
 576   // MOVSDrm zeros the high parts of the register; represent this
 577   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 578   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 579             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 580   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 581             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 582   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 583             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 584   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 585             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 586   def : Pat<(v2f64 (X86vzload addr:$src)),
 587             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 588
 589   // Represent the same patterns above but in the form they appear for
 590   // 256-bit types
 591   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 592                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 593             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 594   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 595                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 596             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 597   }
 598   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 599                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 600             (SUBREG_TO_REG (i32 0),
 601                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 602                            sub_xmm)>;
 603   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 604                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 605             (SUBREG_TO_REG (i64 0),
 606                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 607                            sub_xmm)>;
 608
 609   // Extract and store.
 610   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 611                    addr:$dst),
 612             (VMOVSSmr addr:$dst,
 613                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 614   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 615                    addr:$dst),
 616             (VMOVSDmr addr:$dst,
 617                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 618
 619   // Shuffle with VMOVSS
 620   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 621             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 622   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 623             (VMOVSSrr (v4i32 VR128:$src1),
 624                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 625   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 626             (VMOVSSrr (v4f32 VR128:$src1),
 627                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 628
 629   // Shuffle with VMOVSD
 630   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 631             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 632   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 633             (VMOVSDrr (v2i64 VR128:$src1),
 634                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 635   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 636             (VMOVSDrr (v2f64 VR128:$src1),
 637                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 638   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 639             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 640                                                    sub_sd))>;
 641   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 642             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 643                                                    sub_sd))>;
 644
 645   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 646   // is during lowering, where it's not possible to recognize the fold cause
 647   // it has two uses through a bitcast. One use disappears at isel time and the
 648   // fold opportunity reappears.
 649   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 650             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 651                                                    sub_sd))>;
 652   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 653             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 654                                                    sub_sd))>;
 655 }
 656
 657 //===----------------------------------------------------------------------===//
 658 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 659 //===----------------------------------------------------------------------===//
 660
 661 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 662                             X86MemOperand x86memop, PatFrag ld_frag,
 663                             string asm, Domain d,
 664                             bit IsReMaterializable = 1> {
 665 let neverHasSideEffects = 1 in
 666   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 667               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 668 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 669   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 670               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 671                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 672 }
 673
 674 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 675                               "movaps", SSEPackedSingle>, TB, VEX;
 676 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 677                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 678 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 679                               "movups", SSEPackedSingle>, TB, VEX;
 680 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 681                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 682
 683 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 684                               "movaps", SSEPackedSingle>, TB, VEX;
 685 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 686                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 687 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 688                               "movups", SSEPackedSingle>, TB, VEX;
 689 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 690                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 691 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 692                               "movaps", SSEPackedSingle>, TB;
 693 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 694                               "movapd", SSEPackedDouble>, TB, OpSize;
 695 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 696                               "movups", SSEPackedSingle>, TB;
 697 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 698                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 699
 700 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 701                    "movaps\t{$src, $dst|$dst, $src}",
 702                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 703 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 704                    "movapd\t{$src, $dst|$dst, $src}",
 705                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 706 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 707                    "movups\t{$src, $dst|$dst, $src}",
 708                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 709 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 710                    "movupd\t{$src, $dst|$dst, $src}",
 711                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 712 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 713                    "movaps\t{$src, $dst|$dst, $src}",
 714                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 715 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 716                    "movapd\t{$src, $dst|$dst, $src}",
 717                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 718 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 719                    "movups\t{$src, $dst|$dst, $src}",
 720                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 721 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 722                    "movupd\t{$src, $dst|$dst, $src}",
 723                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 724
 725 // For disassembler
 726 let isCodeGenOnly = 1 in {
 727   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 728                           (ins VR128:$src),
 729                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 730   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 731                            (ins VR128:$src),
 732                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 733   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 734                            (ins VR128:$src),
 735                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 736   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 737                            (ins VR128:$src),
 738                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 739   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 740                             (ins VR256:$src),
 741                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 742   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 743                             (ins VR256:$src),
 744                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 745   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 746                             (ins VR256:$src),
 747                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 748   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 749                             (ins VR256:$src),
 750                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 751 }
 752
 753 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 754 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 755           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 756
 757 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 758 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 759           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 760
 761 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 762                    "movaps\t{$src, $dst|$dst, $src}",
 763                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 764 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 765                    "movapd\t{$src, $dst|$dst, $src}",
 766                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 767 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 768                    "movups\t{$src, $dst|$dst, $src}",
 769                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 770 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 771                    "movupd\t{$src, $dst|$dst, $src}",
 772                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 773
 774 // For disassembler
 775 let isCodeGenOnly = 1 in {
 776   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 777                          "movaps\t{$src, $dst|$dst, $src}", []>;
 778   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 779                          "movapd\t{$src, $dst|$dst, $src}", []>;
 780   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 781                          "movups\t{$src, $dst|$dst, $src}", []>;
 782   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 783                          "movupd\t{$src, $dst|$dst, $src}", []>;
 784 }
 785
 786 let Predicates = [HasAVX] in {
 787   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 788             (VMOVUPSmr addr:$dst, VR128:$src)>;
 789   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 790             (VMOVUPDmr addr:$dst, VR128:$src)>;
 791 }
 792
 793 let Predicates = [HasSSE1] in
 794   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 795             (MOVUPSmr addr:$dst, VR128:$src)>;
 796 let Predicates = [HasSSE2] in
 797   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 798             (MOVUPDmr addr:$dst, VR128:$src)>;
 799
 800 // Use movaps / movups for SSE integer load / store (one byte shorter).
 801 // The instructions selected below are then converted to MOVDQA/MOVDQU
 802 // during the SSE domain pass.
 803 let Predicates = [HasSSE1] in {
 804   def : Pat<(alignedloadv4i32 addr:$src),
 805             (MOVAPSrm addr:$src)>;
 806   def : Pat<(loadv4i32 addr:$src),
 807             (MOVUPSrm addr:$src)>;
 808   def : Pat<(alignedloadv2i64 addr:$src),
 809             (MOVAPSrm addr:$src)>;
 810   def : Pat<(loadv2i64 addr:$src),
 811             (MOVUPSrm addr:$src)>;
 812
 813   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 814             (MOVAPSmr addr:$dst, VR128:$src)>;
 815   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 816             (MOVAPSmr addr:$dst, VR128:$src)>;
 817   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 818             (MOVAPSmr addr:$dst, VR128:$src)>;
 819   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 820             (MOVAPSmr addr:$dst, VR128:$src)>;
 821   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 822             (MOVUPSmr addr:$dst, VR128:$src)>;
 823   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 824             (MOVUPSmr addr:$dst, VR128:$src)>;
 825   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 826             (MOVUPSmr addr:$dst, VR128:$src)>;
 827   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 828             (MOVUPSmr addr:$dst, VR128:$src)>;
 829 }
 830
 831 // Use vmovaps/vmovups for AVX integer load/store.
 832 let Predicates = [HasAVX] in {
 833   // 128-bit load/store
 834   def : Pat<(alignedloadv4i32 addr:$src),
 835             (VMOVAPSrm addr:$src)>;
 836   def : Pat<(loadv4i32 addr:$src),
 837             (VMOVUPSrm addr:$src)>;
 838   def : Pat<(alignedloadv2i64 addr:$src),
 839             (VMOVAPSrm addr:$src)>;
 840   def : Pat<(loadv2i64 addr:$src),
 841             (VMOVUPSrm addr:$src)>;
 842
 843   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 844             (VMOVAPSmr addr:$dst, VR128:$src)>;
 845   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 846             (VMOVAPSmr addr:$dst, VR128:$src)>;
 847   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 848             (VMOVAPSmr addr:$dst, VR128:$src)>;
 849   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 850             (VMOVAPSmr addr:$dst, VR128:$src)>;
 851   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 852             (VMOVUPSmr addr:$dst, VR128:$src)>;
 853   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 854             (VMOVUPSmr addr:$dst, VR128:$src)>;
 855   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 856             (VMOVUPSmr addr:$dst, VR128:$src)>;
 857   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 858             (VMOVUPSmr addr:$dst, VR128:$src)>;
 859
 860   // 256-bit load/store
 861   def : Pat<(alignedloadv4i64 addr:$src),
 862             (VMOVAPSYrm addr:$src)>;
 863   def : Pat<(loadv4i64 addr:$src),
 864             (VMOVUPSYrm addr:$src)>;
 865   def : Pat<(alignedloadv8i32 addr:$src),
 866             (VMOVAPSYrm addr:$src)>;
 867   def : Pat<(loadv8i32 addr:$src),
 868             (VMOVUPSYrm addr:$src)>;
 869   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 870             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 871   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 872             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 873   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 874             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 875   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 876             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 877   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 878             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 879   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 880             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 881   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 882             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 883   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 884             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 885 }
 886
 887 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 888 // bits are disregarded. FIXME: Set encoding to pseudo!
 889 let neverHasSideEffects = 1 in {
 890 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 891                      "movaps\t{$src, $dst|$dst, $src}", []>;
 892 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 893                      "movapd\t{$src, $dst|$dst, $src}", []>;
 894 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 895                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 896 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 897                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 898 }
 899
 900 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 901 // bits are disregarded. FIXME: Set encoding to pseudo!
 902 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 903 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 904                      "movaps\t{$src, $dst|$dst, $src}",
 905                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 906 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 907                      "movapd\t{$src, $dst|$dst, $src}",
 908                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 909 let isCodeGenOnly = 1 in {
 910   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 911                          "movaps\t{$src, $dst|$dst, $src}",
 912                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 913   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 914                          "movapd\t{$src, $dst|$dst, $src}",
 915                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 916 }
 917 }
 918
 919 //===----------------------------------------------------------------------===//
 920 // SSE 1 & 2 - Move Low packed FP Instructions
 921 //===----------------------------------------------------------------------===//
 922
 923 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 924                                  PatFrag mov_frag, string base_opc,
 925                                  string asm_opr> {
 926   def PSrm : PI<opc, MRMSrcMem,
 927          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 928          !strconcat(base_opc, "s", asm_opr),
 929      [(set RC:$dst,
 930        (mov_frag RC:$src1,
 931               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 932               SSEPackedSingle>, TB;
 933
 934   def PDrm : PI<opc, MRMSrcMem,
 935          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 936          !strconcat(base_opc, "d", asm_opr),
 937      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 938                               (scalar_to_vector (loadf64 addr:$src2)))))],
 939               SSEPackedDouble>, TB, OpSize;
 940 }
 941
 942 let AddedComplexity = 20 in {
 943   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 944                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 945 }
 946 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 947   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 948                                    "\t{$src2, $dst|$dst, $src2}">;
 949 }
 950
 951 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 952                    "movlps\t{$src, $dst|$dst, $src}",
 953                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 954                                  (iPTR 0))), addr:$dst)]>, VEX;
 955 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 956                    "movlpd\t{$src, $dst|$dst, $src}",
 957                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 958                                  (iPTR 0))), addr:$dst)]>, VEX;
 959 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 960                    "movlps\t{$src, $dst|$dst, $src}",
 961                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 962                                  (iPTR 0))), addr:$dst)]>;
 963 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 964                    "movlpd\t{$src, $dst|$dst, $src}",
 965                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 966                                  (iPTR 0))), addr:$dst)]>;
 967
 968 let Predicates = [HasAVX] in {
 969   let AddedComplexity = 20 in {
 970     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 971     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 972               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 973     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 974               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 975     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 976     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 977               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 978     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 979               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 980   }
 981
 982   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 983   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 984             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 985   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 986                                  VR128:$src2)), addr:$src1),
 987             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 988
 989   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
 990   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 991             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 992   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 993             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 994
 995   // Shuffle with VMOVLPS
 996   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
 997             (VMOVLPSrm VR128:$src1, addr:$src2)>;
 998   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
 999             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1000   def : Pat<(X86Movlps VR128:$src1,
1001                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1002             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1003
1004   // Shuffle with VMOVLPD
1005   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1006             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1007   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1008             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1009   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1010                               (scalar_to_vector (loadf64 addr:$src2)))),
1011             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1012
1013   // Store patterns
1014   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1015                    addr:$src1),
1016             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1017   def : Pat<(store (v4i32 (X86Movlps
1018                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1019             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1020   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1021                    addr:$src1),
1022             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1023   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1024                    addr:$src1),
1025             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1026 }
1027
1028 let Predicates = [HasSSE1] in {
1029   let AddedComplexity = 20 in {
1030     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1031     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1032               (MOVLPSrm VR128:$src1, addr:$src2)>;
1033     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1034               (MOVLPSrm VR128:$src1, addr:$src2)>;
1035   }
1036
1037   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1038   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1039             (MOVLPSmr addr:$src1, VR128:$src2)>;
1040   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1041                                  VR128:$src2)), addr:$src1),
1042             (MOVLPSmr addr:$src1, VR128:$src2)>;
1043
1044   // Shuffle with MOVLPS
1045   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1046             (MOVLPSrm VR128:$src1, addr:$src2)>;
1047   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1048             (MOVLPSrm VR128:$src1, addr:$src2)>;
1049   def : Pat<(X86Movlps VR128:$src1,
1050                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1051             (MOVLPSrm VR128:$src1, addr:$src2)>;
1052
1053   // Store patterns
1054   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1055                                       addr:$src1),
1056             (MOVLPSmr addr:$src1, VR128:$src2)>;
1057   def : Pat<(store (v4i32 (X86Movlps
1058                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1059                               addr:$src1),
1060             (MOVLPSmr addr:$src1, VR128:$src2)>;
1061 }
1062
1063 let Predicates = [HasSSE2] in {
1064   let AddedComplexity = 20 in {
1065     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1066     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1067               (MOVLPDrm VR128:$src1, addr:$src2)>;
1068     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1069               (MOVLPDrm VR128:$src1, addr:$src2)>;
1070   }
1071
1072   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1073   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1074             (MOVLPDmr addr:$src1, VR128:$src2)>;
1075   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1076             (MOVLPDmr addr:$src1, VR128:$src2)>;
1077
1078   // Shuffle with MOVLPD
1079   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1080             (MOVLPDrm VR128:$src1, addr:$src2)>;
1081   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1082             (MOVLPDrm VR128:$src1, addr:$src2)>;
1083   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1084                               (scalar_to_vector (loadf64 addr:$src2)))),
1085             (MOVLPDrm VR128:$src1, addr:$src2)>;
1086
1087   // Store patterns
1088   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1089                            addr:$src1),
1090             (MOVLPDmr addr:$src1, VR128:$src2)>;
1091   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1092                            addr:$src1),
1093             (MOVLPDmr addr:$src1, VR128:$src2)>;
1094 }
1095
1096 //===----------------------------------------------------------------------===//
1097 // SSE 1 & 2 - Move Hi packed FP Instructions
1098 //===----------------------------------------------------------------------===//
1099
1100 let AddedComplexity = 20 in {
1101   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1102                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1103 }
1104 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1105   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1106                                    "\t{$src2, $dst|$dst, $src2}">;
1107 }
1108
1109 // v2f64 extract element 1 is always custom lowered to unpack high to low
1110 // and extract element 0 so the non-store version isn't too horrible.
1111 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1112                    "movhps\t{$src, $dst|$dst, $src}",
1113                    [(store (f64 (vector_extract
1114                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1115                                          (undef)), (iPTR 0))), addr:$dst)]>,
1116                    VEX;
1117 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1118                    "movhpd\t{$src, $dst|$dst, $src}",
1119                    [(store (f64 (vector_extract
1120                                  (v2f64 (unpckh VR128:$src, (undef))),
1121                                  (iPTR 0))), addr:$dst)]>,
1122                    VEX;
1123 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1124                    "movhps\t{$src, $dst|$dst, $src}",
1125                    [(store (f64 (vector_extract
1126                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1127                                          (undef)), (iPTR 0))), addr:$dst)]>;
1128 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1129                    "movhpd\t{$src, $dst|$dst, $src}",
1130                    [(store (f64 (vector_extract
1131                                  (v2f64 (unpckh VR128:$src, (undef))),
1132                                  (iPTR 0))), addr:$dst)]>;
1133
1134 let Predicates = [HasAVX] in {
1135   // VMOVHPS patterns
1136   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1137             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1138   def : Pat<(X86Movlhps VR128:$src1,
1139                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1140             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1141   def : Pat<(X86Movlhps VR128:$src1,
1142                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1143             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1144
1145   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1146   // is during lowering, where it's not possible to recognize the load fold cause
1147   // it has two uses through a bitcast. One use disappears at isel time and the
1148   // fold opportunity reappears.
1149   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1150                       (scalar_to_vector (loadf64 addr:$src2)))),
1151             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1152
1153   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1154   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1155                       (scalar_to_vector (loadf64 addr:$src2)))),
1156             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1157
1158   // Store patterns
1159   def : Pat<(store (f64 (vector_extract
1160             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1161             (VMOVHPSmr addr:$dst, VR128:$src)>;
1162   def : Pat<(store (f64 (vector_extract
1163             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1164             (VMOVHPDmr addr:$dst, VR128:$src)>;
1165 }
1166
1167 let Predicates = [HasSSE1] in {
1168   // MOVHPS patterns
1169   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1170             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1171   def : Pat<(X86Movlhps VR128:$src1,
1172                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1173             (MOVHPSrm VR128:$src1, addr:$src2)>;
1174   def : Pat<(X86Movlhps VR128:$src1,
1175                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1176             (MOVHPSrm VR128:$src1, addr:$src2)>;
1177
1178   // Store patterns
1179   def : Pat<(store (f64 (vector_extract
1180             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1181             (MOVHPSmr addr:$dst, VR128:$src)>;
1182 }
1183
1184 let Predicates = [HasSSE2] in {
1185   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1186   // is during lowering, where it's not possible to recognize the load fold cause
1187   // it has two uses through a bitcast. One use disappears at isel time and the
1188   // fold opportunity reappears.
1189   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1190                       (scalar_to_vector (loadf64 addr:$src2)))),
1191             (MOVHPDrm VR128:$src1, addr:$src2)>;
1192
1193   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1194   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1195                       (scalar_to_vector (loadf64 addr:$src2)))),
1196             (MOVHPDrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (f64 (vector_extract
1200             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1201             (MOVHPDmr addr:$dst, VR128:$src)>;
1202 }
1203
1204 //===----------------------------------------------------------------------===//
1205 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1206 //===----------------------------------------------------------------------===//
1207
1208 let AddedComplexity = 20 in {
1209   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1210                                        (ins VR128:$src1, VR128:$src2),
1211                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1212                       [(set VR128:$dst,
1213                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1214                       VEX_4V;
1215   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1216                                        (ins VR128:$src1, VR128:$src2),
1217                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1218                       [(set VR128:$dst,
1219                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1220                       VEX_4V;
1221 }
1222 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1223   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1224                                        (ins VR128:$src1, VR128:$src2),
1225                       "movlhps\t{$src2, $dst|$dst, $src2}",
1226                       [(set VR128:$dst,
1227                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1228   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1229                                        (ins VR128:$src1, VR128:$src2),
1230                       "movhlps\t{$src2, $dst|$dst, $src2}",
1231                       [(set VR128:$dst,
1232                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1233 }
1234
1235 let Predicates = [HasAVX] in {
1236   // MOVLHPS patterns
1237   let AddedComplexity = 20 in {
1238     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1239               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1240     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1241               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1242
1243     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1244     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1245               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1246   }
1247   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1248             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1249   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1250             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1251   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1252             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1253
1254   // MOVHLPS patterns
1255   let AddedComplexity = 20 in {
1256     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1257     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1258               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1259
1260     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1261     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1262               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1263     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1264               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1265   }
1266
1267   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1268             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1269   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1270             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1271 }
1272
1273 let Predicates = [HasSSE1] in {
1274   // MOVLHPS patterns
1275   let AddedComplexity = 20 in {
1276     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1277               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1278     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1279               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1280
1281     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1282     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1283               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1284   }
1285   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1286             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1287   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1288             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1289   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1290             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1291
1292   // MOVHLPS patterns
1293   let AddedComplexity = 20 in {
1294     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1295     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1296               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1297
1298     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1299     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1300               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1301     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1302               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1303   }
1304
1305   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1306             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1307   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1308             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1309 }
1310
1311 //===----------------------------------------------------------------------===//
1312 // SSE 1 & 2 - Conversion Instructions
1313 //===----------------------------------------------------------------------===//
1314
1315 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1316                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1317                      string asm> {
1318   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1319                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1320   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1321                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1322 }
1323
1324 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1325                           X86MemOperand x86memop, string asm> {
1326   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1327   let mayLoad = 1 in
1328   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1329 }
1330
1331 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1332                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1333                          string asm, Domain d> {
1334   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1335                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1336   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1337                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1338 }
1339
1340 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1341                           X86MemOperand x86memop, string asm> {
1342   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1343               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1344   let mayLoad = 1 in
1345   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1346               (ins DstRC:$src1, x86memop:$src),
1347               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1348 }
1349
1350 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1351                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1352                                 VEX_LIG;
1353 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1354                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1355                                 VEX_W, VEX_LIG;
1356 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1357                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1358                                 VEX_LIG;
1359 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1360                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1361                                 VEX, VEX_W, VEX_LIG;
1362
1363 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1364 // register, but the same isn't true when only using memory operands,
1365 // provide other assembly "l" and "q" forms to address this explicitly
1366 // where appropriate to do so.
1367 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1368                                   VEX_4V, VEX_LIG;
1369 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1370                                   VEX_4V, VEX_W, VEX_LIG;
1371 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1372                                   VEX_4V, VEX_LIG;
1373 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1374                                   VEX_4V, VEX_LIG;
1375 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1376                                   VEX_4V, VEX_W, VEX_LIG;
1377
1378 let Predicates = [HasAVX] in {
1379   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1380             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1381   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1382             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1383   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1384             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1385   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1386             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1387
1388   def : Pat<(f32 (sint_to_fp GR32:$src)),
1389             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1390   def : Pat<(f32 (sint_to_fp GR64:$src)),
1391             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1392   def : Pat<(f64 (sint_to_fp GR32:$src)),
1393             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1394   def : Pat<(f64 (sint_to_fp GR64:$src)),
1395             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1396 }
1397
1398 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1399                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1400 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1401                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1402 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1403                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1404 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1405                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1406 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1407                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1408 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1409                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1410 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1411                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1412 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1413                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1414
1415 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1416 // and/or XMM operand(s).
1417
1418 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1419                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1420                          string asm> {
1421   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1422               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1423               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1424   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1425               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1426               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1427 }
1428
1429 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1430                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1431                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1433               !if(Is2Addr,
1434                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1435                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1436               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1437   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1438               (ins DstRC:$src1, x86memop:$src2),
1439               !if(Is2Addr,
1440                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1441                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1442               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1443 }
1444
1445 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1446                       f128mem, load, "cvtsd2si">, XD, VEX;
1447 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1448                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1449                       XD, VEX, VEX_W;
1450
1451 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1452 // Get rid of this hack or rename the intrinsics, there are several
1453 // intructions that only match with the intrinsic form, why create duplicates
1454 // to let them be recognized by the assembler?
1455 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1456                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1457 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1458                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1459                       VEX_LIG;
1460
1461 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1462                 f128mem, load, "cvtsd2si{l}">, XD;
1463 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1464                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1465
1466
1467 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1468           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1469 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1470           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1471           VEX_W;
1472 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1473           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1474 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1475           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1476           VEX_4V, VEX_W;
1477
1478 let Constraints = "$src1 = $dst" in {
1479   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1480                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1481                         "cvtsi2ss">, XS;
1482   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1483                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1484                         "cvtsi2ss{q}">, XS, REX_W;
1485   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1486                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1487                         "cvtsi2sd">, XD;
1488   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1489                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1490                         "cvtsi2sd">, XD, REX_W;
1491 }
1492
1493 /// SSE 1 Only
1494
1495 // Aliases for intrinsics
1496 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1497                                     f32mem, load, "cvttss2si">, XS, VEX;
1498 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1499                                     int_x86_sse_cvttss2si64, f32mem, load,
1500                                     "cvttss2si">, XS, VEX, VEX_W;
1501 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1502                                     f128mem, load, "cvttsd2si">, XD, VEX;
1503 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1504                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1505                                     "cvttsd2si">, XD, VEX, VEX_W;
1506 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1507                                     f32mem, load, "cvttss2si">, XS;
1508 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1509                                     int_x86_sse_cvttss2si64, f32mem, load,
1510                                     "cvttss2si{q}">, XS, REX_W;
1511 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1512                                     f128mem, load, "cvttsd2si">, XD;
1513 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1514                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1515                                     "cvttsd2si{q}">, XD, REX_W;
1516
1517 let Pattern = []<dag> in {
1518 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1519                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1520                                VEX, VEX_LIG;
1521 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1522                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1523                                VEX_W, VEX_LIG;
1524 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1525                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1526                                SSEPackedSingle>, TB, VEX;
1527 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1528                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1529                                SSEPackedSingle>, TB, VEX;
1530 }
1531
1532 let Pattern = []<dag> in {
1533 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1534                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1535 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1536                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1537 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1538                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1539                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1540 }
1541
1542 let Predicates = [HasSSE1] in {
1543   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1544             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1545   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1546             (CVTSS2SIrm addr:$src)>;
1547   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1548             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1549   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1550             (CVTSS2SI64rm addr:$src)>;
1551 }
1552
1553 let Predicates = [HasAVX] in {
1554   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1555             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1556   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1557             (VCVTSS2SIrm addr:$src)>;
1558   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1559             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1560   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1561             (VCVTSS2SI64rm addr:$src)>;
1562 }
1563
1564 /// SSE 2 Only
1565
1566 // Convert scalar double to scalar single
1567 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1568                        (ins FR64:$src1, FR64:$src2),
1569                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1570                       VEX_4V, VEX_LIG;
1571 let mayLoad = 1 in
1572 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1573                        (ins FR64:$src1, f64mem:$src2),
1574                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1575                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1576
1577 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1578           Requires<[HasAVX]>;
1579
1580 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1581                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1582                       [(set FR32:$dst, (fround FR64:$src))]>;
1583 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1584                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1585                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1586                   Requires<[HasSSE2, OptForSize]>;
1587
1588 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1589                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1590                       XS, VEX_4V;
1591 let Constraints = "$src1 = $dst" in
1592 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1593                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1594
1595 // Convert scalar single to scalar double
1596 // SSE2 instructions with XS prefix
1597 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1598                     (ins FR32:$src1, FR32:$src2),
1599                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1600                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1601 let mayLoad = 1 in
1602 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1603                     (ins FR32:$src1, f32mem:$src2),
1604                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1605                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1606
1607 let Predicates = [HasAVX] in {
1608   def : Pat<(f64 (fextend FR32:$src)),
1609             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1610   def : Pat<(fextend (loadf32 addr:$src)),
1611             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1612   def : Pat<(extloadf32 addr:$src),
1613             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1614 }
1615
1616 def : Pat<(extloadf32 addr:$src),
1617           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1618           Requires<[HasAVX, OptForSpeed]>;
1619
1620 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1621                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1622                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1623                  Requires<[HasSSE2]>;
1624 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1625                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1626                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1627                  Requires<[HasSSE2, OptForSize]>;
1628
1629 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1630 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1631 // combine.
1632 // Since these loads aren't folded into the fextend, we have to match it
1633 // explicitly here.
1634 def : Pat<(fextend (loadf32 addr:$src)),
1635           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1636 def : Pat<(extloadf32 addr:$src),
1637           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1638
1639 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1640                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1641                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1642                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1643                                        VR128:$src2))]>, XS, VEX_4V,
1644                     Requires<[HasAVX]>;
1645 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1646                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1647                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1648                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1649                                        (load addr:$src2)))]>, XS, VEX_4V,
1650                     Requires<[HasAVX]>;
1651 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1652 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1653                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1654                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1655                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1656                                        VR128:$src2))]>, XS,
1657                     Requires<[HasSSE2]>;
1658 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1659                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1660                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1661                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1662                                        (load addr:$src2)))]>, XS,
1663                     Requires<[HasSSE2]>;
1664 }
1665
1666 // Convert doubleword to packed single/double fp
1667 // SSE2 instructions without OpSize prefix
1668 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1669                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1670                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1671                      TB, VEX, Requires<[HasAVX]>;
1672 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1673                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1674                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1675                                         (bitconvert (memopv2i64 addr:$src))))]>,
1676                      TB, VEX, Requires<[HasAVX]>;
1677 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1678                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1679                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1680                      TB, Requires<[HasSSE2]>;
1681 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1682                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1683                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1684                                         (bitconvert (memopv2i64 addr:$src))))]>,
1685                      TB, Requires<[HasSSE2]>;
1686
1687 // FIXME: why the non-intrinsic version is described as SSE3?
1688 // SSE2 instructions with XS prefix
1689 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1690                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1691                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1692                      XS, VEX, Requires<[HasAVX]>;
1693 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1694                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1695                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1696                                         (bitconvert (memopv2i64 addr:$src))))]>,
1697                      XS, VEX, Requires<[HasAVX]>;
1698 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1699                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1700                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1701                      XS, Requires<[HasSSE2]>;
1702 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1703                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1704                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1705                                         (bitconvert (memopv2i64 addr:$src))))]>,
1706                      XS, Requires<[HasSSE2]>;
1707
1708
1709 // Convert packed single/double fp to doubleword
1710 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1711                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1712 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1713                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1714 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1715                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1716 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1717                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1718 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1719                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1720 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1721                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1722
1723 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1724                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1725                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1726                         VEX;
1727 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1728                          (ins f128mem:$src),
1729                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1730                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1731                                             (memop addr:$src)))]>, VEX;
1732 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1733                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1734                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1735 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1736                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1737                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1738                                             (memop addr:$src)))]>;
1739
1740 // SSE2 packed instructions with XD prefix
1741 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1742                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1743                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1744                      XD, VEX, Requires<[HasAVX]>;
1745 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1746                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1747                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1748                                           (memop addr:$src)))]>,
1749                      XD, VEX, Requires<[HasAVX]>;
1750 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1751                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1752                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1753                      XD, Requires<[HasSSE2]>;
1754 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1755                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1756                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1757                                           (memop addr:$src)))]>,
1758                      XD, Requires<[HasSSE2]>;
1759
1760
1761 // Convert with truncation packed single/double fp to doubleword
1762 // SSE2 packed instructions with XS prefix
1763 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1764                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1765 let mayLoad = 1 in
1766 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1767                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1768 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1769                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1770 let mayLoad = 1 in
1771 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1772                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1773 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1774                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1775                       [(set VR128:$dst,
1776                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1777 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1778                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1779                       [(set VR128:$dst,
1780                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1781
1782 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1783                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1784                         [(set VR128:$dst,
1785                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1786                       XS, VEX, Requires<[HasAVX]>;
1787 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1788                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1789                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1790                                            (memop addr:$src)))]>,
1791                       XS, VEX, Requires<[HasAVX]>;
1792
1793 let Predicates = [HasSSE2] in {
1794   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1795             (Int_CVTDQ2PSrr VR128:$src)>;
1796   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1797             (CVTTPS2DQrr VR128:$src)>;
1798 }
1799
1800 let Predicates = [HasAVX] in {
1801   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1802             (Int_VCVTDQ2PSrr VR128:$src)>;
1803   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1804             (VCVTTPS2DQrr VR128:$src)>;
1805   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1806             (VCVTDQ2PSYrr VR256:$src)>;
1807   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1808             (VCVTTPS2DQYrr VR256:$src)>;
1809 }
1810
1811 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1812                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1813                         [(set VR128:$dst,
1814                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1815 let isCodeGenOnly = 1 in
1816 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1817                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1818                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1819                                                (memop addr:$src)))]>, VEX;
1820 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1821                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1822                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1823 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1824                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1825                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1826                                         (memop addr:$src)))]>;
1827
1828 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1829 // register, but the same isn't true when using memory operands instead.
1830 // Provide other assembly rr and rm forms to address this explicitly.
1831 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1832                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1833
1834 // XMM only
1835 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1836                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1837 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1838                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1839
1840 // YMM only
1841 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1842                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1843 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1844                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1845
1846 // Convert packed single to packed double
1847 let Predicates = [HasAVX] in {
1848                   // SSE2 instructions without OpSize prefix
1849 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1850                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1851 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1852                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1853 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1854                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1855 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1856                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1857 }
1858 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1859                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1860 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1861                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1862
1863 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1864                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1865                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1866                      TB, VEX, Requires<[HasAVX]>;
1867 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1868                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1869                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1870                                           (load addr:$src)))]>,
1871                      TB, VEX, Requires<[HasAVX]>;
1872 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1873                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1874                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1875                      TB, Requires<[HasSSE2]>;
1876 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1877                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1878                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1879                                           (load addr:$src)))]>,
1880                      TB, Requires<[HasSSE2]>;
1881
1882 // Convert packed double to packed single
1883 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1884 // register, but the same isn't true when using memory operands instead.
1885 // Provide other assembly rr and rm forms to address this explicitly.
1886 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1887                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1888 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1889                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1890
1891 // XMM only
1892 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1893                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1894 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1895                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1896
1897 // YMM only
1898 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1899                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1900 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1901                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1902 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1903                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1904 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1905                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1906
1907
1908 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1910                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1911 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1912                          (ins f128mem:$src),
1913                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1914                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1915                                             (memop addr:$src)))]>;
1916 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1917                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1918                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1919 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1920                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1921                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1922                                             (memop addr:$src)))]>;
1923
1924 // AVX 256-bit register conversion intrinsics
1925 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1926 // whenever possible to avoid declaring two versions of each one.
1927 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1928           (VCVTDQ2PSYrr VR256:$src)>;
1929 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1930           (VCVTDQ2PSYrm addr:$src)>;
1931
1932 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1933           (VCVTPD2PSYrr VR256:$src)>;
1934 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1935           (VCVTPD2PSYrm addr:$src)>;
1936
1937 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1938           (VCVTPS2DQYrr VR256:$src)>;
1939 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1940           (VCVTPS2DQYrm addr:$src)>;
1941
1942 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1943           (VCVTPS2PDYrr VR128:$src)>;
1944 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1945           (VCVTPS2PDYrm addr:$src)>;
1946
1947 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1948           (VCVTTPD2DQYrr VR256:$src)>;
1949 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1950           (VCVTTPD2DQYrm addr:$src)>;
1951
1952 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1953           (VCVTTPS2DQYrr VR256:$src)>;
1954 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1955           (VCVTTPS2DQYrm addr:$src)>;
1956
1957 // Match fround and fextend for 128/256-bit conversions
1958 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1959           (VCVTPD2PSYrr VR256:$src)>;
1960 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1961           (VCVTPD2PSYrm addr:$src)>;
1962
1963 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1964           (VCVTPS2PDYrr VR128:$src)>;
1965 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1966           (VCVTPS2PDYrm addr:$src)>;
1967
1968 //===----------------------------------------------------------------------===//
1969 // SSE 1 & 2 - Compare Instructions
1970 //===----------------------------------------------------------------------===//
1971
1972 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1973 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1974                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1975                             string asm, string asm_alt> {
1976   def rr : SIi8<0xC2, MRMSrcReg,
1977                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1978                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1979   def rm : SIi8<0xC2, MRMSrcMem,
1980                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
1981                 [(set RC:$dst, (OpNode (VT RC:$src1),
1982                                          (ld_frag addr:$src2), imm:$cc))]>;
1983
1984   // Accept explicit immediate argument form instead of comparison code.
1985   let neverHasSideEffects = 1 in {
1986     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
1987                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
1988     let mayLoad = 1 in
1989     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
1990                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
1991   }
1992 }
1993
1994 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
1995                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1996                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
1997                  XS, VEX_4V, VEX_LIG;
1998 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
1999                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2000                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2001                  XD, VEX_4V, VEX_LIG;
2002
2003 let Constraints = "$src1 = $dst" in {
2004   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2005                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2006                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2007                   XS;
2008   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2009                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2010                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2011                   XD;
2012 }
2013
2014 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2015                          Intrinsic Int, string asm> {
2016   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2017                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2018                         [(set VR128:$dst, (Int VR128:$src1,
2019                                                VR128:$src, imm:$cc))]>;
2020   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2021                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2022                         [(set VR128:$dst, (Int VR128:$src1,
2023                                                (load addr:$src), imm:$cc))]>;
2024 }
2025
2026 // Aliases to match intrinsics which expect XMM operand(s).
2027 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2028                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2029                      XS, VEX_4V;
2030 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2031                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2032                      XD, VEX_4V;
2033 let Constraints = "$src1 = $dst" in {
2034   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2035                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2036   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2037                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2038 }
2039
2040
2041 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2042 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2043                             ValueType vt, X86MemOperand x86memop,
2044                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2045   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2046                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2047                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2048   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2049                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2050                      [(set EFLAGS, (OpNode (vt RC:$src1),
2051                                            (ld_frag addr:$src2)))], d>;
2052 }
2053
2054 let Defs = [EFLAGS] in {
2055   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2056                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2057   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2058                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2059                                   VEX_LIG;
2060   let Pattern = []<dag> in {
2061     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2062                                     "comiss", SSEPackedSingle>, TB, VEX,
2063                                     VEX_LIG;
2064     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2065                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2066                                     VEX_LIG;
2067   }
2068
2069   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2070                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2071   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2072                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2073
2074   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2075                             load, "comiss", SSEPackedSingle>, TB, VEX;
2076   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2077                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2078   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2079                                   "ucomiss", SSEPackedSingle>, TB;
2080   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2081                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2082
2083   let Pattern = []<dag> in {
2084     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2085                                     "comiss", SSEPackedSingle>, TB;
2086     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2087                                     "comisd", SSEPackedDouble>, TB, OpSize;
2088   }
2089
2090   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2091                               load, "ucomiss", SSEPackedSingle>, TB;
2092   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2093                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2094
2095   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2096                                   "comiss", SSEPackedSingle>, TB;
2097   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2098                                   "comisd", SSEPackedDouble>, TB, OpSize;
2099 } // Defs = [EFLAGS]
2100
2101 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2102 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2103                             Intrinsic Int, string asm, string asm_alt,
2104                             Domain d> {
2105   let isAsmParserOnly = 1 in {
2106     def rri : PIi8<0xC2, MRMSrcReg,
2107                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2108                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2109     def rmi : PIi8<0xC2, MRMSrcMem,
2110                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2111                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2112   }
2113
2114   // Accept explicit immediate argument form instead of comparison code.
2115   def rri_alt : PIi8<0xC2, MRMSrcReg,
2116              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2117              asm_alt, [], d>;
2118   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2119              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2120              asm_alt, [], d>;
2121 }
2122
2123 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2124                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2125                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2126                SSEPackedSingle>, TB, VEX_4V;
2127 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2128                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2129                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2130                SSEPackedDouble>, TB, OpSize, VEX_4V;
2131 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2132                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2133                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2134                SSEPackedSingle>, TB, VEX_4V;
2135 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2136                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2137                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2138                SSEPackedDouble>, TB, OpSize, VEX_4V;
2139 let Constraints = "$src1 = $dst" in {
2140   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2141                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2142                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2143                  SSEPackedSingle>, TB;
2144   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2145                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2146                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2147                  SSEPackedDouble>, TB, OpSize;
2148 }
2149
2150 let Predicates = [HasSSE1] in {
2151 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2152           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2153 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2154           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2155 }
2156
2157 let Predicates = [HasSSE2] in {
2158 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2159           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2160 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2161           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2162 }
2163
2164 let Predicates = [HasAVX] in {
2165 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2166           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2167 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2168           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2169 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2170           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2171 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2172           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2173
2174 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2175           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2176 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2177           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2178 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2179           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2180 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2181           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2182 }
2183
2184 //===----------------------------------------------------------------------===//
2185 // SSE 1 & 2 - Shuffle Instructions
2186 //===----------------------------------------------------------------------===//
2187
2188 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2189 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2190                          ValueType vt, string asm, PatFrag mem_frag,
2191                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2192   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2193                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2194                    [(set RC:$dst, (vt (shufp:$src3
2195                             RC:$src1, (mem_frag addr:$src2))))], d>;
2196   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2197     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2198                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2199                    [(set RC:$dst,
2200                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2201 }
2202
2203 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2204            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2205            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2206 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2207            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2208            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2209 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2210            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2211            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2212 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2213            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2214            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2215
2216 let Constraints = "$src1 = $dst" in {
2217   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2218                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2219                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2220                     TB;
2221   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2222                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2223                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2224 }
2225
2226 let Predicates = [HasSSE1] in {
2227   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2228                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2229             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2230   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2231             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2232   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2233                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2234             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2235   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2236             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2237   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2238   // fall back to this for SSE1)
2239   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2240             (SHUFPSrri VR128:$src2, VR128:$src1,
2241                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2242   // Special unary SHUFPSrri case.
2243   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2244             (SHUFPSrri VR128:$src1, VR128:$src1,
2245                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2246 }
2247
2248 let Predicates = [HasSSE2] in {
2249   // Special binary v4i32 shuffle cases with SHUFPS.
2250   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2251             (SHUFPSrri VR128:$src1, VR128:$src2,
2252                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2253   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2254                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2255             (SHUFPSrmi VR128:$src1, addr:$src2,
2256                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2257   // Special unary SHUFPDrri cases.
2258   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2259             (SHUFPDrri VR128:$src1, VR128:$src1,
2260                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2261   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2262             (SHUFPDrri VR128:$src1, VR128:$src1,
2263                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2264   // Special binary v2i64 shuffle cases using SHUFPDrri.
2265   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2266             (SHUFPDrri VR128:$src1, VR128:$src2,
2267                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2268   // Generic SHUFPD patterns
2269   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2270                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2271             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2272   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2273             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2274   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2275             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2276 }
2277
2278 let Predicates = [HasAVX] in {
2279   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2280                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2281             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2282   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2283             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2284   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2285                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2286             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2287   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2288             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2289   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2290   // fall back to this for SSE1)
2291   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2292             (VSHUFPSrri VR128:$src2, VR128:$src1,
2293                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2294   // Special unary SHUFPSrri case.
2295   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2296             (VSHUFPSrri VR128:$src1, VR128:$src1,
2297                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2298   // Special binary v4i32 shuffle cases with SHUFPS.
2299   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2300             (VSHUFPSrri VR128:$src1, VR128:$src2,
2301                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2302   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2303                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2304             (VSHUFPSrmi VR128:$src1, addr:$src2,
2305                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2306   // Special unary SHUFPDrri cases.
2307   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2308             (VSHUFPDrri VR128:$src1, VR128:$src1,
2309                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2310   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2311             (VSHUFPDrri VR128:$src1, VR128:$src1,
2312                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2313   // Special binary v2i64 shuffle cases using SHUFPDrri.
2314   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2315             (VSHUFPDrri VR128:$src1, VR128:$src2,
2316                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2317
2318   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2319                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2320             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2321   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2322             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2323   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2324             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2325
2326   // 256-bit patterns
2327   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2328             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2329   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2330                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2331             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2332
2333   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2334             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2335   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2336                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2337             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2338
2339   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2340             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2341   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2342                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2343             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2344
2345   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2346             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2347   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2348                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2349             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2350 }
2351
2352 //===----------------------------------------------------------------------===//
2353 // SSE 1 & 2 - Unpack Instructions
2354 //===----------------------------------------------------------------------===//
2355
2356 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2357 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2358                                    PatFrag mem_frag, RegisterClass RC,
2359                                    X86MemOperand x86memop, string asm,
2360                                    Domain d> {
2361     def rr : PI<opc, MRMSrcReg,
2362                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2363                 asm, [(set RC:$dst,
2364                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2365     def rm : PI<opc, MRMSrcMem,
2366                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2367                 asm, [(set RC:$dst,
2368                            (vt (OpNode RC:$src1,
2369                                        (mem_frag addr:$src2))))], d>;
2370 }
2371
2372 let AddedComplexity = 10 in {
2373   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2374         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2375                        SSEPackedSingle>, TB, VEX_4V;
2376   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2377         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2378                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2379   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2380         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2381                        SSEPackedSingle>, TB, VEX_4V;
2382   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2383         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2384                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2385
2386   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2387         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2388                        SSEPackedSingle>, TB, VEX_4V;
2389   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2390         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2391                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2392   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2393         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2394                        SSEPackedSingle>, TB, VEX_4V;
2395   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2396         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2397                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2398
2399   let Constraints = "$src1 = $dst" in {
2400     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2401           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2402                          SSEPackedSingle>, TB;
2403     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2404           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2405                          SSEPackedDouble>, TB, OpSize;
2406     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2407           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2408                          SSEPackedSingle>, TB;
2409     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2410           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2411                          SSEPackedDouble>, TB, OpSize;
2412   } // Constraints = "$src1 = $dst"
2413 } // AddedComplexity
2414
2415 let Predicates = [HasSSE1] in {
2416   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2417             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2418   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2419             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2420   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2421             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2422   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2423             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2424 }
2425
2426 let Predicates = [HasSSE2] in {
2427   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2428             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2429   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2430             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2431   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2432             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2433   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2434             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2435
2436   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2437   // problem is during lowering, where it's not possible to recognize the load
2438   // fold cause it has two uses through a bitcast. One use disappears at isel
2439   // time and the fold opportunity reappears.
2440   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2441             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2442
2443   let AddedComplexity = 10 in
2444   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2445             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2446 }
2447
2448 let Predicates = [HasAVX] in {
2449   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2450             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2451   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2452             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2453   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2454             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2455   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2456             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2457
2458   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
2459             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2460   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2461             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2462   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2463             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2464   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
2465             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2466   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
2467             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2468   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2469             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2470   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
2471             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2472   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2473             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2474
2475   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2476             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2477   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2478             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2479   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2480             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2481   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2482             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2483
2484   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
2485             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2486   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2487             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2488   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
2489             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2490   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2491             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2492   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
2493             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2494   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2495             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2496   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
2497             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2498   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2499             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2500
2501   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2502   // problem is during lowering, where it's not possible to recognize the load
2503   // fold cause it has two uses through a bitcast. One use disappears at isel
2504   // time and the fold opportunity reappears.
2505   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2506             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2507   let AddedComplexity = 10 in
2508   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2509             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2510 }
2511
2512 //===----------------------------------------------------------------------===//
2513 // SSE 1 & 2 - Extract Floating-Point Sign mask
2514 //===----------------------------------------------------------------------===//
2515
2516 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2517 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2518                                 Domain d> {
2519   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2520                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2521                      [(set GR32:$dst, (Int RC:$src))], d>;
2522   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2523                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2524 }
2525
2526 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2527                                      SSEPackedSingle>, TB;
2528 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2529                                      SSEPackedDouble>, TB, OpSize;
2530
2531 def : Pat<(i32 (X86fgetsign FR32:$src)),
2532           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2533                                        sub_ss))>, Requires<[HasSSE1]>;
2534 def : Pat<(i64 (X86fgetsign FR32:$src)),
2535           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2536                                        sub_ss))>, Requires<[HasSSE1]>;
2537 def : Pat<(i32 (X86fgetsign FR64:$src)),
2538           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2539                                        sub_sd))>, Requires<[HasSSE2]>;
2540 def : Pat<(i64 (X86fgetsign FR64:$src)),
2541           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2542                                        sub_sd))>, Requires<[HasSSE2]>;
2543
2544 let Predicates = [HasAVX] in {
2545   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2546                                         "movmskps", SSEPackedSingle>, TB, VEX;
2547   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2548                                         "movmskpd", SSEPackedDouble>, TB,
2549                                         OpSize, VEX;
2550   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2551                                         "movmskps", SSEPackedSingle>, TB, VEX;
2552   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2553                                         "movmskpd", SSEPackedDouble>, TB,
2554                                         OpSize, VEX;
2555
2556   def : Pat<(i32 (X86fgetsign FR32:$src)),
2557             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2558                                           sub_ss))>;
2559   def : Pat<(i64 (X86fgetsign FR32:$src)),
2560             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2561                                           sub_ss))>;
2562   def : Pat<(i32 (X86fgetsign FR64:$src)),
2563             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2564                                           sub_sd))>;
2565   def : Pat<(i64 (X86fgetsign FR64:$src)),
2566             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2567                                           sub_sd))>;
2568
2569   // Assembler Only
2570   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2571              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2572   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2573              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2574              OpSize, VEX;
2575   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2576              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2577   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2578              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2579              OpSize, VEX;
2580 }
2581
2582 //===----------------------------------------------------------------------===//
2583 // SSE 1 & 2 - Logical Instructions
2584 //===----------------------------------------------------------------------===//
2585
2586 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2587 ///
2588 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2589                                        SDNode OpNode> {
2590   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2591               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2592
2593   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2594         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2595
2596   let Constraints = "$src1 = $dst" in {
2597     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2598                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2599
2600     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2601                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2602   }
2603 }
2604
2605 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2606 let mayLoad = 0 in {
2607   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2608   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2609   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2610 }
2611
2612 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2613   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2614
2615 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2616 ///
2617 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2618                                    SDNode OpNode> {
2619   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2620   // are all promoted to v2i64, and the patterns are covered by the int
2621   // version. This is needed in SSE only, because v2i64 isn't supported on
2622   // SSE1, but only on SSE2.
2623   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2624        !strconcat(OpcodeStr, "ps"), f128mem, [],
2625        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2626                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2627
2628   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2629        !strconcat(OpcodeStr, "pd"), f128mem,
2630        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2631                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2632        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2633                                  (memopv2i64 addr:$src2)))], 0>,
2634                                                  TB, OpSize, VEX_4V;
2635   let Constraints = "$src1 = $dst" in {
2636     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2637          !strconcat(OpcodeStr, "ps"), f128mem,
2638          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2639          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2640                                    (memopv2i64 addr:$src2)))]>, TB;
2641
2642     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2643          !strconcat(OpcodeStr, "pd"), f128mem,
2644          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2645                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2646          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2647                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2648   }
2649 }
2650
2651 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2652 ///
2653 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2654                                      SDNode OpNode> {
2655     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2656           !strconcat(OpcodeStr, "ps"), f256mem,
2657           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2658           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2659                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2660
2661     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2662           !strconcat(OpcodeStr, "pd"), f256mem,
2663           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2664                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2665           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2666                                     (memopv4i64 addr:$src2)))], 0>,
2667                                     TB, OpSize, VEX_4V;
2668 }
2669
2670 // AVX 256-bit packed logical ops forms
2671 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2672 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2673 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2674 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2675
2676 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2677 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2678 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2679 let isCommutable = 0 in
2680   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2681
2682 //===----------------------------------------------------------------------===//
2683 // SSE 1 & 2 - Arithmetic Instructions
2684 //===----------------------------------------------------------------------===//
2685
2686 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2687 /// vector forms.
2688 ///
2689 /// In addition, we also have a special variant of the scalar form here to
2690 /// represent the associated intrinsic operation.  This form is unlike the
2691 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2692 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2693 ///
2694 /// These three forms can each be reg+reg or reg+mem.
2695 ///
2696
2697 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2698 /// classes below
2699 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2700                                   bit Is2Addr = 1> {
2701   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2702                             OpNode, FR32, f32mem, Is2Addr>, XS;
2703   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2704                             OpNode, FR64, f64mem, Is2Addr>, XD;
2705 }
2706
2707 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2708                                    bit Is2Addr = 1> {
2709   let mayLoad = 0 in {
2710   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2711               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2712   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2713               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2714   }
2715 }
2716
2717 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2718                                     SDNode OpNode> {
2719   let mayLoad = 0 in {
2720     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2721                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2722     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2723                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2724   }
2725 }
2726
2727 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2728                                       bit Is2Addr = 1> {
2729   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2730      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2731   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2732      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2733 }
2734
2735 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2736                                       bit Is2Addr = 1> {
2737   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2738      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2739                                               SSEPackedSingle, Is2Addr>, TB;
2740
2741   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2742      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2743                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2744 }
2745
2746 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2747   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2748      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2749       SSEPackedSingle, 0>, TB;
2750
2751   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2752      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2753       SSEPackedDouble, 0>, TB, OpSize;
2754 }
2755
2756 // Binary Arithmetic instructions
2757 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2758             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2759 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2760             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2761 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2762             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2763 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2764             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2765
2766 let isCommutable = 0 in {
2767   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2768               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2769   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2770               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2771   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2772               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2773   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2774               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2775   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2776               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2777   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2778               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2779               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2780               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2781   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2782               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2783   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2784               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2785               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2786               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2787 }
2788
2789 let Constraints = "$src1 = $dst" in {
2790   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2791              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2792              basic_sse12_fp_binop_s_int<0x58, "add">;
2793   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2794              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2795              basic_sse12_fp_binop_s_int<0x59, "mul">;
2796
2797   let isCommutable = 0 in {
2798     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2799                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2800                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2801     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2802                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2803                basic_sse12_fp_binop_s_int<0x5E, "div">;
2804     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2805                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2806                basic_sse12_fp_binop_s_int<0x5F, "max">,
2807                basic_sse12_fp_binop_p_int<0x5F, "max">;
2808     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2809                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2810                basic_sse12_fp_binop_s_int<0x5D, "min">,
2811                basic_sse12_fp_binop_p_int<0x5D, "min">;
2812   }
2813 }
2814
2815 /// Unop Arithmetic
2816 /// In addition, we also have a special variant of the scalar form here to
2817 /// represent the associated intrinsic operation.  This form is unlike the
2818 /// plain scalar form, in that it takes an entire vector (instead of a
2819 /// scalar) and leaves the top elements undefined.
2820 ///
2821 /// And, we have a special variant form for a full-vector intrinsic form.
2822
2823 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2824 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2825                           SDNode OpNode, Intrinsic F32Int> {
2826   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2827                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2828                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2829   // For scalar unary operations, fold a load into the operation
2830   // only in OptForSize mode. It eliminates an instruction, but it also
2831   // eliminates a whole-register clobber (the load), so it introduces a
2832   // partial register update condition.
2833   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2834                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2835                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2836             Requires<[HasSSE1, OptForSize]>;
2837   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2838                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2839                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2840   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2841                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2842                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2843 }
2844
2845 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2846 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2847   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2848                 !strconcat(OpcodeStr,
2849                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2850   let mayLoad = 1 in
2851   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2852                 !strconcat(OpcodeStr,
2853                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2854   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2855                 (ins ssmem:$src1, VR128:$src2),
2856                 !strconcat(OpcodeStr,
2857                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2858 }
2859
2860 /// sse1_fp_unop_p - SSE1 unops in packed form.
2861 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2862   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2863               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2864               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2865   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2866                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2867                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2868 }
2869
2870 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2871 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2872   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2873               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2874               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2875   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2876                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2877                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2878 }
2879
2880 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2881 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2882                               Intrinsic V4F32Int> {
2883   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2884                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2885                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2886   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2887                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2888                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2889 }
2890
2891 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2892 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2893                                 Intrinsic V4F32Int> {
2894   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2895                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2896                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2897   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2898                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2899                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2900 }
2901
2902 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2903 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2904                           SDNode OpNode, Intrinsic F64Int> {
2905   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2906                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2907                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2908   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2909   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2910                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2911                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2912             Requires<[HasSSE2, OptForSize]>;
2913   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2914                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2915                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2916   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2917                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2918                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2919 }
2920
2921 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2922 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2923   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2924                !strconcat(OpcodeStr,
2925                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2926   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2927                !strconcat(OpcodeStr,
2928                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2929   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2930                (ins VR128:$src1, sdmem:$src2),
2931                !strconcat(OpcodeStr,
2932                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2933 }
2934
2935 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2936 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2937                           SDNode OpNode> {
2938   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2939               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2940               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2941   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2942                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2943                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2944 }
2945
2946 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2947 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2948   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2949               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2950               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2951   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2952                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2953                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2954 }
2955
2956 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2957 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2958                               Intrinsic V2F64Int> {
2959   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2960                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2961                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2962   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2963                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2964                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2965 }
2966
2967 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2968 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2969                                 Intrinsic V2F64Int> {
2970   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2971                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2972                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2973   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2974                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2975                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2976 }
2977
2978 let Predicates = [HasAVX] in {
2979   // Square root.
2980   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2981                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
2982
2983   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2984                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2985                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2986                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2987                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2988                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2989                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2990                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2991                 VEX;
2992
2993   // Reciprocal approximations. Note that these typically require refinement
2994   // in order to obtain suitable precision.
2995   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
2996   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2997                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2998                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2999                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3000
3001   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3002   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3003                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3004                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3005                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3006 }
3007
3008 def : Pat<(f32 (fsqrt FR32:$src)),
3009           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3010 def : Pat<(f32 (fsqrt (load addr:$src))),
3011           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3012           Requires<[HasAVX, OptForSize]>;
3013 def : Pat<(f64 (fsqrt FR64:$src)),
3014           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3015 def : Pat<(f64 (fsqrt (load addr:$src))),
3016           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3017           Requires<[HasAVX, OptForSize]>;
3018
3019 def : Pat<(f32 (X86frsqrt FR32:$src)),
3020           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3021 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3022           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3023           Requires<[HasAVX, OptForSize]>;
3024
3025 def : Pat<(f32 (X86frcp FR32:$src)),
3026           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3027 def : Pat<(f32 (X86frcp (load addr:$src))),
3028           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3029           Requires<[HasAVX, OptForSize]>;
3030
3031 let Predicates = [HasAVX] in {
3032   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3033             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3034                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3035                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3036                 sub_ss)>;
3037   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3038             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3039
3040   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3041             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3042                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3043                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3044                 sub_sd)>;
3045   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3046             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3047
3048   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3049             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3050                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3051                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3052                 sub_ss)>;
3053   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3054             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3055
3056   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3057             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3058                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3059                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3060                 sub_ss)>;
3061   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3062             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3063 }
3064
3065 // Square root.
3066 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3067              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3068              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3069              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3070              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3071              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3072
3073 // Reciprocal approximations. Note that these typically require refinement
3074 // in order to obtain suitable precision.
3075 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3076              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3077              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3078 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3079              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3080              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3081
3082 // There is no f64 version of the reciprocal approximation instructions.
3083
3084 //===----------------------------------------------------------------------===//
3085 // SSE 1 & 2 - Non-temporal stores
3086 //===----------------------------------------------------------------------===//
3087
3088 let AddedComplexity = 400 in { // Prefer non-temporal versions
3089   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3090                        (ins f128mem:$dst, VR128:$src),
3091                        "movntps\t{$src, $dst|$dst, $src}",
3092                        [(alignednontemporalstore (v4f32 VR128:$src),
3093                                                  addr:$dst)]>, VEX;
3094   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3095                        (ins f128mem:$dst, VR128:$src),
3096                        "movntpd\t{$src, $dst|$dst, $src}",
3097                        [(alignednontemporalstore (v2f64 VR128:$src),
3098                                                  addr:$dst)]>, VEX;
3099   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3100                         (ins f128mem:$dst, VR128:$src),
3101                         "movntdq\t{$src, $dst|$dst, $src}",
3102                         [(alignednontemporalstore (v2f64 VR128:$src),
3103                                                   addr:$dst)]>, VEX;
3104
3105   let ExeDomain = SSEPackedInt in
3106   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3107                            (ins f128mem:$dst, VR128:$src),
3108                            "movntdq\t{$src, $dst|$dst, $src}",
3109                            [(alignednontemporalstore (v4f32 VR128:$src),
3110                                                      addr:$dst)]>, VEX;
3111
3112   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3113             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3114
3115   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3116                        (ins f256mem:$dst, VR256:$src),
3117                        "movntps\t{$src, $dst|$dst, $src}",
3118                        [(alignednontemporalstore (v8f32 VR256:$src),
3119                                                  addr:$dst)]>, VEX;
3120   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3121                        (ins f256mem:$dst, VR256:$src),
3122                        "movntpd\t{$src, $dst|$dst, $src}",
3123                        [(alignednontemporalstore (v4f64 VR256:$src),
3124                                                  addr:$dst)]>, VEX;
3125   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3126                         (ins f256mem:$dst, VR256:$src),
3127                         "movntdq\t{$src, $dst|$dst, $src}",
3128                         [(alignednontemporalstore (v4f64 VR256:$src),
3129                                                   addr:$dst)]>, VEX;
3130   let ExeDomain = SSEPackedInt in
3131   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3132                       (ins f256mem:$dst, VR256:$src),
3133                       "movntdq\t{$src, $dst|$dst, $src}",
3134                       [(alignednontemporalstore (v8f32 VR256:$src),
3135                                                 addr:$dst)]>, VEX;
3136 }
3137
3138 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3139           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3140 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3141           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3142 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3143           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3144
3145 let AddedComplexity = 400 in { // Prefer non-temporal versions
3146 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3147                     "movntps\t{$src, $dst|$dst, $src}",
3148                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3149 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3150                     "movntpd\t{$src, $dst|$dst, $src}",
3151                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3152
3153 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3154                     "movntdq\t{$src, $dst|$dst, $src}",
3155                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3156
3157 let ExeDomain = SSEPackedInt in
3158 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3159                     "movntdq\t{$src, $dst|$dst, $src}",
3160                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3161
3162 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3163           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3164
3165 // There is no AVX form for instructions below this point
3166 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3167                  "movnti{l}\t{$src, $dst|$dst, $src}",
3168                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3169                TB, Requires<[HasSSE2]>;
3170 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3171                      "movnti{q}\t{$src, $dst|$dst, $src}",
3172                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3173                   TB, Requires<[HasSSE2]>;
3174 }
3175
3176 //===----------------------------------------------------------------------===//
3177 // SSE 1 & 2 - Prefetch and memory fence
3178 //===----------------------------------------------------------------------===//
3179
3180 // Prefetch intrinsic.
3181 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3182     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3183 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3184     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3185 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3186     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3187 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3188     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3189
3190 // Flush cache
3191 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3192                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3193               TB, Requires<[HasSSE2]>;
3194
3195 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3196 // was introduced with SSE2, it's backward compatible.
3197 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3198
3199 // Load, store, and memory fence
3200 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3201                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3202 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3203                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3204 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3205                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3206
3207 def : Pat<(X86SFence), (SFENCE)>;
3208 def : Pat<(X86LFence), (LFENCE)>;
3209 def : Pat<(X86MFence), (MFENCE)>;
3210
3211 //===----------------------------------------------------------------------===//
3212 // SSE 1 & 2 - Load/Store XCSR register
3213 //===----------------------------------------------------------------------===//
3214
3215 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3216                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3217 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3218                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3219
3220 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3221                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3222 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3223                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3224
3225 //===---------------------------------------------------------------------===//
3226 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3227 //===---------------------------------------------------------------------===//
3228
3229 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3230
3231 let neverHasSideEffects = 1 in {
3232 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3233                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3234 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3235                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3236 }
3237 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3238                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3239 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3240                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3241
3242 // For Disassembler
3243 let isCodeGenOnly = 1 in {
3244 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3245                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3246 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3247                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3248 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3249                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3250 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3251                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3252 }
3253
3254 let canFoldAsLoad = 1, mayLoad = 1 in {
3255 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3256                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3257 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3258                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3259 let Predicates = [HasAVX] in {
3260   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3261                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3262   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3263                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3264 }
3265 }
3266
3267 let mayStore = 1 in {
3268 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3269                      (ins i128mem:$dst, VR128:$src),
3270                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3271 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3272                      (ins i256mem:$dst, VR256:$src),
3273                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3274 let Predicates = [HasAVX] in {
3275 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3276                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3277 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3278                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3279 }
3280 }
3281
3282 let neverHasSideEffects = 1 in
3283 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3284                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3285
3286 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3287                    "movdqu\t{$src, $dst|$dst, $src}",
3288                    []>, XS, Requires<[HasSSE2]>;
3289
3290 // For Disassembler
3291 let isCodeGenOnly = 1 in {
3292 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3293                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3294
3295 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3296                        "movdqu\t{$src, $dst|$dst, $src}",
3297                        []>, XS, Requires<[HasSSE2]>;
3298 }
3299
3300 let canFoldAsLoad = 1, mayLoad = 1 in {
3301 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3302                    "movdqa\t{$src, $dst|$dst, $src}",
3303                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3304 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3305                    "movdqu\t{$src, $dst|$dst, $src}",
3306                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3307                  XS, Requires<[HasSSE2]>;
3308 }
3309
3310 let mayStore = 1 in {
3311 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3312                    "movdqa\t{$src, $dst|$dst, $src}",
3313                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3314 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3315                    "movdqu\t{$src, $dst|$dst, $src}",
3316                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3317                  XS, Requires<[HasSSE2]>;
3318 }
3319
3320 // Intrinsic forms of MOVDQU load and store
3321 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3322                        "vmovdqu\t{$src, $dst|$dst, $src}",
3323                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3324                      XS, VEX, Requires<[HasAVX]>;
3325
3326 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3327                        "movdqu\t{$src, $dst|$dst, $src}",
3328                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3329                      XS, Requires<[HasSSE2]>;
3330
3331 } // ExeDomain = SSEPackedInt
3332
3333 let Predicates = [HasAVX] in {
3334   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3335   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3336             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3337 }
3338
3339 //===---------------------------------------------------------------------===//
3340 // SSE2 - Packed Integer Arithmetic Instructions
3341 //===---------------------------------------------------------------------===//
3342
3343 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3344
3345 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3346                             RegisterClass RC, PatFrag memop_frag,
3347                             X86MemOperand x86memop, bit IsCommutable = 0,
3348                             bit Is2Addr = 1> {
3349   let isCommutable = IsCommutable in
3350   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3351        (ins RC:$src1, RC:$src2),
3352        !if(Is2Addr,
3353            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3354            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3355        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3356   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3357        (ins RC:$src1, x86memop:$src2),
3358        !if(Is2Addr,
3359            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3360            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3361        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3362 }
3363
3364 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3365                              string OpcodeStr, Intrinsic IntId,
3366                              Intrinsic IntId2, RegisterClass RC,
3367                              bit Is2Addr = 1> {
3368   // src2 is always 128-bit
3369   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3370        (ins RC:$src1, VR128:$src2),
3371        !if(Is2Addr,
3372            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3373            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3374        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3375   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3376        (ins RC:$src1, i128mem:$src2),
3377        !if(Is2Addr,
3378            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3379            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3380        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3381   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3382        (ins RC:$src1, i32i8imm:$src2),
3383        !if(Is2Addr,
3384            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3385            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3386        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3387 }
3388
3389 /// PDI_binop_rm - Simple SSE2 binary operator.
3390 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3391                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3392                         X86MemOperand x86memop, bit IsCommutable = 0,
3393                         bit Is2Addr = 1> {
3394   let isCommutable = IsCommutable in
3395   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3396        (ins RC:$src1, RC:$src2),
3397        !if(Is2Addr,
3398            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3399            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3400        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3401   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3402        (ins RC:$src1, x86memop:$src2),
3403        !if(Is2Addr,
3404            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3405            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3406        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3407                                      (bitconvert (memop_frag addr:$src2)))))]>;
3408 }
3409
3410 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
3411 ///
3412 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
3413 /// to collapse (bitconvert VT to VT) into its operand.
3414 ///
3415 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
3416                               bit IsCommutable = 0, bit Is2Addr = 1> {
3417   let isCommutable = IsCommutable in
3418   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3419        (ins VR128:$src1, VR128:$src2),
3420        !if(Is2Addr,
3421            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3422            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3423        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
3424   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3425        (ins VR128:$src1, i128mem:$src2),
3426        !if(Is2Addr,
3427            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3428            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3429        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
3430 }
3431
3432 /// PDI_binop_rm_v4i64 - Simple AVX2 binary operator whose type is v4i64.
3433 ///
3434 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
3435 /// to collapse (bitconvert VT to VT) into its operand.
3436 ///
3437 multiclass PDI_binop_rm_v4i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
3438                               bit IsCommutable = 0> {
3439   let isCommutable = IsCommutable in
3440   def rr : PDI<opc, MRMSrcReg, (outs VR256:$dst),
3441        (ins VR256:$src1, VR256:$src2),
3442        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3443        [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))]>;
3444   def rm : PDI<opc, MRMSrcMem, (outs VR256:$dst),
3445        (ins VR256:$src1, i256mem:$src2),
3446        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3447        [(set VR256:$dst, (OpNode VR256:$src1, (memopv4i64 addr:$src2)))]>;
3448 }
3449
3450 } // ExeDomain = SSEPackedInt
3451
3452 // 128-bit Integer Arithmetic
3453
3454 let Predicates = [HasAVX] in {
3455 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3456                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3457 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3458                             i128mem, 1, 0>, VEX_4V;
3459 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3460                             i128mem, 1, 0>, VEX_4V;
3461 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
3462 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3463                             i128mem, 1, 0>, VEX_4V;
3464 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3465                             i128mem, 0, 0>, VEX_4V;
3466 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3467                             i128mem, 0, 0>, VEX_4V;
3468 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3469                             i128mem, 0, 0>, VEX_4V;
3470 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
3471
3472 // Intrinsic forms
3473 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3474                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3475 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3476                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3477 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3478                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3479 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3480                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3481 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3482                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3483 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3484                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3485 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3486                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3487 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3488                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3489 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3490                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3491 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3492                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3493 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3494                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3495 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3496                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3497 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3498                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3499 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3500                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3501 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3502                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3503 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3504                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3505 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3506                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3507 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3508                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3509 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3510                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3511 }
3512
3513 let Predicates = [HasAVX2] in {
3514 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3515                             i256mem, 1, 0>, VEX_4V;
3516 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3517                             i256mem, 1, 0>, VEX_4V;
3518 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3519                             i256mem, 1, 0>, VEX_4V;
3520 defm VPADDQY  : PDI_binop_rm_v4i64<0xD4, "vpaddq", add, 1>, VEX_4V;
3521 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3522                             i256mem, 1, 0>, VEX_4V;
3523 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3524                             i256mem, 0, 0>, VEX_4V;
3525 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3526                             i256mem,  0, 0>, VEX_4V;
3527 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3528                             i256mem, 0, 0>, VEX_4V;
3529 defm VPSUBQY  : PDI_binop_rm_v4i64<0xFB, "vpsubq", sub, 0>, VEX_4V;
3530
3531 // Intrinsic forms
3532 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3533                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3534 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3535                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3536 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3537                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3538 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3539                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3540 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3541                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3542 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3543                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3544 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3545                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3546 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3547                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3548 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3549                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3550 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3551                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3552 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3553                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3554 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3555                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3556 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3557                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3558 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3559                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3560 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3561                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3562 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3563                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3564 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3565                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3566 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3567                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3568 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3569                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3570 }
3571
3572 let Constraints = "$src1 = $dst" in {
3573 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3574                            i128mem, 1>;
3575 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3576                            i128mem, 1>;
3577 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3578                            i128mem, 1>;
3579 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
3580 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3581                            i128mem, 1>;
3582 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3583                           i128mem>;
3584 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3585                           i128mem>;
3586 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3587                           i128mem>;
3588 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
3589
3590 // Intrinsic forms
3591 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3592                                 VR128, memopv2i64, i128mem>;
3593 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3594                                 VR128, memopv2i64, i128mem>;
3595 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3596                                 VR128, memopv2i64, i128mem>;
3597 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3598                                 VR128, memopv2i64, i128mem>;
3599 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3600                                 VR128, memopv2i64, i128mem, 1>;
3601 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3602                                 VR128, memopv2i64, i128mem, 1>;
3603 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3604                                 VR128, memopv2i64, i128mem, 1>;
3605 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3606                                 VR128, memopv2i64, i128mem, 1>;
3607 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3608                                 VR128, memopv2i64, i128mem, 1>;
3609 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3610                                 VR128, memopv2i64, i128mem, 1>;
3611 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3612                                 VR128, memopv2i64, i128mem, 1>;
3613 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3614                                 VR128, memopv2i64, i128mem, 1>;
3615 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3616                                 VR128, memopv2i64, i128mem, 1>;
3617 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3618                                 VR128, memopv2i64, i128mem, 1>;
3619 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3620                                 VR128, memopv2i64, i128mem, 1>;
3621 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3622                                 VR128, memopv2i64, i128mem, 1>;
3623 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3624                                 VR128, memopv2i64, i128mem, 1>;
3625 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3626                                 VR128, memopv2i64, i128mem, 1>;
3627 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3628                                 VR128, memopv2i64, i128mem, 1>;
3629
3630 } // Constraints = "$src1 = $dst"
3631
3632 //===---------------------------------------------------------------------===//
3633 // SSE2 - Packed Integer Logical Instructions
3634 //===---------------------------------------------------------------------===//
3635
3636 let Predicates = [HasAVX] in {
3637 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3638                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3639                                 VR128, 0>, VEX_4V;
3640 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3641                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3642                                 VR128, 0>, VEX_4V;
3643 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3644                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3645                                 VR128, 0>, VEX_4V;
3646
3647 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3648                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3649                                 VR128, 0>, VEX_4V;
3650 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3651                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3652                                 VR128, 0>, VEX_4V;
3653 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3654                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3655                                 VR128, 0>, VEX_4V;
3656
3657 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3658                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3659                                 VR128, 0>, VEX_4V;
3660 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3661                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3662                                 VR128, 0>, VEX_4V;
3663
3664 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
3665 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
3666 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
3667
3668 let ExeDomain = SSEPackedInt in {
3669   let neverHasSideEffects = 1 in {
3670     // 128-bit logical shifts.
3671     def VPSLLDQri : PDIi8<0x73, MRM7r,
3672                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3673                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3674                       VEX_4V;
3675     def VPSRLDQri : PDIi8<0x73, MRM3r,
3676                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3677                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3678                       VEX_4V;
3679     // PSRADQri doesn't exist in SSE[1-3].
3680   }
3681   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3682                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3683                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3684                     [(set VR128:$dst,
3685                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3686
3687   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3688                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3689                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3690                     [(set VR128:$dst, (X86andnp VR128:$src1,
3691                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3692 }
3693 }
3694
3695 let Predicates = [HasAVX2] in {
3696 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3697                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3698                                  VR256, 0>, VEX_4V;
3699 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3700                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3701                                  VR256, 0>, VEX_4V;
3702 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3703                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3704                                  VR256, 0>, VEX_4V;
3705
3706 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3707                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3708                                  VR256, 0>, VEX_4V;
3709 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3710                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3711                                  VR256, 0>, VEX_4V;
3712 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3713                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3714                                  VR256, 0>, VEX_4V;
3715
3716 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3717                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3718                                  VR256, 0>, VEX_4V;
3719 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3720                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3721                                  VR256, 0>, VEX_4V;
3722
3723 defm VPANDY : PDI_binop_rm_v4i64<0xDB, "vpand", and, 1>, VEX_4V;
3724 defm VPORY  : PDI_binop_rm_v4i64<0xEB, "vpor" , or, 1>, VEX_4V;
3725 defm VPXORY : PDI_binop_rm_v4i64<0xEF, "vpxor", xor, 1>, VEX_4V;
3726
3727 let ExeDomain = SSEPackedInt in {
3728   let neverHasSideEffects = 1 in {
3729     // 128-bit logical shifts.
3730     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3731                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3732                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3733                       VEX_4V;
3734     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3735                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3736                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3737                       VEX_4V;
3738     // PSRADQYri doesn't exist in SSE[1-3].
3739   }
3740   def VPANDNYrr : PDI<0xDF, MRMSrcReg,
3741                      (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
3742                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3743                      [(set VR256:$dst,
3744                           (v4i64 (X86andnp VR256:$src1, VR256:$src2)))]>,VEX_4V;
3745
3746   def VPANDNYrm : PDI<0xDF, MRMSrcMem,
3747                      (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
3748                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3749                      [(set VR256:$dst, (X86andnp VR256:$src1,
3750                                             (memopv4i64 addr:$src2)))]>, VEX_4V;
3751 }
3752 }
3753
3754 let Constraints = "$src1 = $dst" in {
3755 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3756                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3757                                VR128>;
3758 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3759                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3760                                VR128>;
3761 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3762                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3763                                VR128>;
3764
3765 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3766                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3767                                VR128>;
3768 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3769                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3770                                VR128>;
3771 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3772                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3773                                VR128>;
3774
3775 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3776                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3777                                VR128>;
3778 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3779                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3780                                VR128>;
3781
3782 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
3783 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
3784 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
3785
3786 let ExeDomain = SSEPackedInt in {
3787   let neverHasSideEffects = 1 in {
3788     // 128-bit logical shifts.
3789     def PSLLDQri : PDIi8<0x73, MRM7r,
3790                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3791                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3792     def PSRLDQri : PDIi8<0x73, MRM3r,
3793                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3794                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3795     // PSRADQri doesn't exist in SSE[1-3].
3796   }
3797   def PANDNrr : PDI<0xDF, MRMSrcReg,
3798                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3799                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3800
3801   def PANDNrm : PDI<0xDF, MRMSrcMem,
3802                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3803                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3804 }
3805 } // Constraints = "$src1 = $dst"
3806
3807 let Predicates = [HasAVX] in {
3808   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3809             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3810   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3811             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3812   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3813             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
3814   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3815             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
3816   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3817             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3818
3819   // Shift up / down and insert zero's.
3820   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3821             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3822   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3823             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3824 }
3825
3826 let Predicates = [HasAVX2] in {
3827   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3828             (v4i64 (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2)))>;
3829   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3830             (v4i64 (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2)))>;
3831   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3832             (v4i64 (VPSLLDQYri VR256:$src1, imm:$src2))>;
3833   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3834             (v4i64 (VPSRLDQYri VR256:$src1, imm:$src2))>;
3835 }
3836
3837 let Predicates = [HasSSE2] in {
3838   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3839             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3840   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3841             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3842   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3843             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
3844   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3845             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
3846   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3847             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3848
3849   // Shift up / down and insert zero's.
3850   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3851             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3852   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3853             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3854 }
3855
3856 //===---------------------------------------------------------------------===//
3857 // SSE2 - Packed Integer Comparison Instructions
3858 //===---------------------------------------------------------------------===//
3859
3860 let Predicates = [HasAVX] in {
3861   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3862                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3863   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3864                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3865   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3866                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3867   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3868                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3869   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3870                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3871   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3872                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3873
3874   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3875             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3876   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3877             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3878   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3879             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3880   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3881             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3882   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3883             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3884   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3885             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3886
3887   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3888             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3889   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3890             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3891   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3892             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3893   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3894             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3895   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3896             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3897   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3898             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3899 }
3900
3901 let Predicates = [HasAVX2] in {
3902   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3903                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3904   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3905                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3906   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3907                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3908   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3909                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3910   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3911                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3912   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3913                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3914 }
3915
3916 let Constraints = "$src1 = $dst" in {
3917   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3918                                    VR128, memopv2i64, i128mem, 1>;
3919   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3920                                    VR128, memopv2i64, i128mem, 1>;
3921   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3922                                    VR128, memopv2i64, i128mem, 1>;
3923   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3924                                    VR128, memopv2i64, i128mem>;
3925   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3926                                    VR128, memopv2i64, i128mem>;
3927   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3928                                    VR128, memopv2i64, i128mem>;
3929 } // Constraints = "$src1 = $dst"
3930
3931 let Predicates = [HasSSE2] in {
3932   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3933             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3934   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3935             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3936   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3937             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3938   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3939             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3940   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3941             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3942   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3943             (PCMPEQDrm VR128:$src1, addr:$src2)>;
3944
3945   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3946             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3947   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3948             (PCMPGTBrm VR128:$src1, addr:$src2)>;
3949   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3950             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3951   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3952             (PCMPGTWrm VR128:$src1, addr:$src2)>;
3953   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3954             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3955   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3956             (PCMPGTDrm VR128:$src1, addr:$src2)>;
3957 }
3958
3959 //===---------------------------------------------------------------------===//
3960 // SSE2 - Packed Integer Pack Instructions
3961 //===---------------------------------------------------------------------===//
3962
3963 let Predicates = [HasAVX] in {
3964 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3965                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3966 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3967                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3968 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3969                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3970 }
3971
3972 let Predicates = [HasAVX2] in {
3973 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3974                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3975 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3976                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3977 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3978                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3979 }
3980
3981 let Constraints = "$src1 = $dst" in {
3982 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3983                                  VR128, memopv2i64, i128mem>;
3984 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3985                                  VR128, memopv2i64, i128mem>;
3986 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3987                                  VR128, memopv2i64, i128mem>;
3988 } // Constraints = "$src1 = $dst"
3989
3990 //===---------------------------------------------------------------------===//
3991 // SSE2 - Packed Integer Shuffle Instructions
3992 //===---------------------------------------------------------------------===//
3993
3994 let ExeDomain = SSEPackedInt in {
3995 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3996                          PatFrag bc_frag> {
3997 def ri : Ii8<0x70, MRMSrcReg,
3998               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3999               !strconcat(OpcodeStr,
4000                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4001               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4002                                                       (undef))))]>;
4003 def mi : Ii8<0x70, MRMSrcMem,
4004               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4005               !strconcat(OpcodeStr,
4006                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4007               [(set VR128:$dst, (vt (pshuf_frag:$src2
4008                                       (bc_frag (memopv2i64 addr:$src1)),
4009                                       (undef))))]>;
4010 }
4011
4012 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4013                            PatFrag bc_frag> {
4014 def Yri : Ii8<0x70, MRMSrcReg,
4015               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4016               !strconcat(OpcodeStr,
4017                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4018               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4019                                                       (undef))))]>;
4020 def Ymi : Ii8<0x70, MRMSrcMem,
4021               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4022               !strconcat(OpcodeStr,
4023                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4024               [(set VR256:$dst, (vt (pshuf_frag:$src2
4025                                       (bc_frag (memopv4i64 addr:$src1)),
4026                                       (undef))))]>;
4027 }
4028 } // ExeDomain = SSEPackedInt
4029
4030 let Predicates = [HasAVX] in {
4031   let AddedComplexity = 5 in
4032   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4033                                VEX;
4034
4035   // SSE2 with ImmT == Imm8 and XS prefix.
4036   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4037                                VEX;
4038
4039   // SSE2 with ImmT == Imm8 and XD prefix.
4040   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4041                                VEX;
4042
4043   let AddedComplexity = 5 in
4044   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4045             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4046   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4047   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4048             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4049
4050   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4051                                    (i8 imm:$imm))),
4052             (VPSHUFDmi addr:$src1, imm:$imm)>;
4053   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4054                                    (i8 imm:$imm))),
4055             (VPSHUFDmi addr:$src1, imm:$imm)>;
4056   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4057             (VPSHUFDri VR128:$src1, imm:$imm)>;
4058   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4059             (VPSHUFDri VR128:$src1, imm:$imm)>;
4060   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4061             (VPSHUFHWri VR128:$src, imm:$imm)>;
4062   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4063                                (i8 imm:$imm))),
4064             (VPSHUFHWmi addr:$src, imm:$imm)>;
4065   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4066             (VPSHUFLWri VR128:$src, imm:$imm)>;
4067   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4068                                (i8 imm:$imm))),
4069             (VPSHUFLWmi addr:$src, imm:$imm)>;
4070 }
4071
4072 let Predicates = [HasAVX2] in {
4073   let AddedComplexity = 5 in
4074   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4075                                  OpSize, VEX;
4076
4077   // SSE2 with ImmT == Imm8 and XS prefix.
4078   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4079                                   VEX;
4080
4081   // SSE2 with ImmT == Imm8 and XD prefix.
4082   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4083                                   VEX;
4084 }
4085
4086 let Predicates = [HasSSE2] in {
4087   let AddedComplexity = 5 in
4088   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4089
4090   // SSE2 with ImmT == Imm8 and XS prefix.
4091   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4092
4093   // SSE2 with ImmT == Imm8 and XD prefix.
4094   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4095
4096   let AddedComplexity = 5 in
4097   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4098             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4099   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4100   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4101             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4102
4103   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4104                                    (i8 imm:$imm))),
4105             (PSHUFDmi addr:$src1, imm:$imm)>;
4106   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4107                                    (i8 imm:$imm))),
4108             (PSHUFDmi addr:$src1, imm:$imm)>;
4109   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4110             (PSHUFDri VR128:$src1, imm:$imm)>;
4111   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4112             (PSHUFDri VR128:$src1, imm:$imm)>;
4113   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4114             (PSHUFHWri VR128:$src, imm:$imm)>;
4115   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4116                                (i8 imm:$imm))),
4117             (PSHUFHWmi addr:$src, imm:$imm)>;
4118   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4119             (PSHUFLWri VR128:$src, imm:$imm)>;
4120   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4121                                (i8 imm:$imm))),
4122             (PSHUFLWmi addr:$src, imm:$imm)>;
4123 }
4124
4125 //===---------------------------------------------------------------------===//
4126 // SSE2 - Packed Integer Unpack Instructions
4127 //===---------------------------------------------------------------------===//
4128
4129 let ExeDomain = SSEPackedInt in {
4130 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4131                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4132   def rr : PDI<opc, MRMSrcReg,
4133       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4134       !if(Is2Addr,
4135           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4136           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4137       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4138   def rm : PDI<opc, MRMSrcMem,
4139       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4140       !if(Is2Addr,
4141           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4142           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4143       [(set VR128:$dst, (OpNode VR128:$src1,
4144                                   (bc_frag (memopv2i64
4145                                                addr:$src2))))]>;
4146 }
4147
4148 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4149                          SDNode OpNode, PatFrag bc_frag> {
4150   def Yrr : PDI<opc, MRMSrcReg,
4151       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4152       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4153       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4154   def Yrm : PDI<opc, MRMSrcMem,
4155       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4156       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4157       [(set VR256:$dst, (OpNode VR256:$src1,
4158                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4159 }
4160
4161 let Predicates = [HasAVX] in {
4162   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
4163                                  bc_v16i8, 0>, VEX_4V;
4164   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
4165                                  bc_v8i16, 0>, VEX_4V;
4166   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
4167                                  bc_v4i32, 0>, VEX_4V;
4168
4169   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4170   /// knew to collapse (bitconvert VT to VT) into its operand.
4171   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
4172             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4173             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4174             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
4175                                                     VR128:$src2)))]>, VEX_4V;
4176   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
4177             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4178             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4179             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
4180                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
4181
4182   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
4183                                  bc_v16i8, 0>, VEX_4V;
4184   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
4185                                  bc_v8i16, 0>, VEX_4V;
4186   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
4187                                  bc_v4i32, 0>, VEX_4V;
4188
4189   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4190   /// knew to collapse (bitconvert VT to VT) into its operand.
4191   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
4192              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4193              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4194              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
4195                                                      VR128:$src2)))]>, VEX_4V;
4196   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
4197              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4198              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4199              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
4200                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
4201 }
4202
4203 let Predicates = [HasAVX2] in {
4204   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Punpcklbw,
4205                                    bc_v32i8>, VEX_4V;
4206   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Punpcklwd,
4207                                    bc_v16i16>, VEX_4V;
4208   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Punpckldq,
4209                                    bc_v8i32>, VEX_4V;
4210
4211   /// FIXME: we could eliminate this and use sse2_unpack_y instead if tblgen
4212   /// knew to collapse (bitconvert VT to VT) into its operand.
4213   def VPUNPCKLQDQYrr : PDI<0x6C, MRMSrcReg,
4214             (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4215             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4216             [(set VR256:$dst, (v4i64 (X86Punpcklqdq VR256:$src1,
4217                                                     VR256:$src2)))]>, VEX_4V;
4218   def VPUNPCKLQDQYrm : PDI<0x6C, MRMSrcMem,
4219             (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4220             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4221             [(set VR256:$dst, (v4i64 (X86Punpcklqdq VR256:$src1,
4222                                         (memopv4i64 addr:$src2))))]>, VEX_4V;
4223
4224   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Punpckhbw,
4225                                    bc_v32i8>, VEX_4V;
4226   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Punpckhwd,
4227                                    bc_v16i16>, VEX_4V;
4228   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Punpckhdq,
4229                                    bc_v8i32>, VEX_4V;
4230
4231   /// FIXME: we could eliminate this and use sse2_unpack_y instead if tblgen
4232   /// knew to collapse (bitconvert VT to VT) into its operand.
4233   def VPUNPCKHQDQYrr : PDI<0x6D, MRMSrcReg,
4234              (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4235              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4236              [(set VR256:$dst, (v4i64 (X86Punpckhqdq VR256:$src1,
4237                                                      VR256:$src2)))]>, VEX_4V;
4238   def VPUNPCKHQDQYrm : PDI<0x6D, MRMSrcMem,
4239              (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4240              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4241              [(set VR256:$dst, (v4i64 (X86Punpckhqdq VR256:$src1,
4242                                         (memopv4i64 addr:$src2))))]>, VEX_4V;
4243 }
4244
4245 let Constraints = "$src1 = $dst" in {
4246   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
4247   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
4248   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
4249
4250   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4251   /// knew to collapse (bitconvert VT to VT) into its operand.
4252   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
4253                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4254                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
4255                         [(set VR128:$dst,
4256                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
4257   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
4258                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4259                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
4260                         [(set VR128:$dst,
4261                           (v2i64 (X86Punpcklqdq VR128:$src1,
4262                                          (memopv2i64 addr:$src2))))]>;
4263
4264   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
4265   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
4266   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
4267
4268   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4269   /// knew to collapse (bitconvert VT to VT) into its operand.
4270   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
4271                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4272                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
4273                         [(set VR128:$dst,
4274                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
4275   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
4276                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4277                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
4278                         [(set VR128:$dst,
4279                           (v2i64 (X86Punpckhqdq VR128:$src1,
4280                                          (memopv2i64 addr:$src2))))]>;
4281 }
4282 } // ExeDomain = SSEPackedInt
4283
4284 // Splat v2f64 / v2i64
4285 let AddedComplexity = 10 in {
4286   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4287             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4288   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4289             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4290 }
4291
4292 //===---------------------------------------------------------------------===//
4293 // SSE2 - Packed Integer Extract and Insert
4294 //===---------------------------------------------------------------------===//
4295
4296 let ExeDomain = SSEPackedInt in {
4297 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4298   def rri : Ii8<0xC4, MRMSrcReg,
4299        (outs VR128:$dst), (ins VR128:$src1,
4300         GR32:$src2, i32i8imm:$src3),
4301        !if(Is2Addr,
4302            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4303            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4304        [(set VR128:$dst,
4305          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4306   def rmi : Ii8<0xC4, MRMSrcMem,
4307                        (outs VR128:$dst), (ins VR128:$src1,
4308                         i16mem:$src2, i32i8imm:$src3),
4309        !if(Is2Addr,
4310            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4311            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4312        [(set VR128:$dst,
4313          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4314                     imm:$src3))]>;
4315 }
4316
4317 // Extract
4318 let Predicates = [HasAVX] in
4319 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4320                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4321                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4322                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4323                                                 imm:$src2))]>, TB, OpSize, VEX;
4324 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4325                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4326                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4327                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4328                                                 imm:$src2))]>;
4329
4330 // Insert
4331 let Predicates = [HasAVX] in {
4332   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4333   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4334        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4335        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4336        []>, TB, OpSize, VEX_4V;
4337 }
4338
4339 let Constraints = "$src1 = $dst" in
4340   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4341
4342 } // ExeDomain = SSEPackedInt
4343
4344 //===---------------------------------------------------------------------===//
4345 // SSE2 - Packed Mask Creation
4346 //===---------------------------------------------------------------------===//
4347
4348 let ExeDomain = SSEPackedInt in {
4349
4350 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4351            "pmovmskb\t{$src, $dst|$dst, $src}",
4352            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4353 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4354            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4355
4356 let Predicates = [HasAVX2] in {
4357 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4358            "pmovmskb\t{$src, $dst|$dst, $src}",
4359            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4360 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4361            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4362 }
4363
4364 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4365            "pmovmskb\t{$src, $dst|$dst, $src}",
4366            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4367
4368 } // ExeDomain = SSEPackedInt
4369
4370 //===---------------------------------------------------------------------===//
4371 // SSE2 - Conditional Store
4372 //===---------------------------------------------------------------------===//
4373
4374 let ExeDomain = SSEPackedInt in {
4375
4376 let Uses = [EDI] in
4377 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4378            (ins VR128:$src, VR128:$mask),
4379            "maskmovdqu\t{$mask, $src|$src, $mask}",
4380            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4381 let Uses = [RDI] in
4382 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4383            (ins VR128:$src, VR128:$mask),
4384            "maskmovdqu\t{$mask, $src|$src, $mask}",
4385            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4386
4387 let Uses = [EDI] in
4388 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4389            "maskmovdqu\t{$mask, $src|$src, $mask}",
4390            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4391 let Uses = [RDI] in
4392 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4393            "maskmovdqu\t{$mask, $src|$src, $mask}",
4394            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4395
4396 } // ExeDomain = SSEPackedInt
4397
4398 //===---------------------------------------------------------------------===//
4399 // SSE2 - Move Doubleword
4400 //===---------------------------------------------------------------------===//
4401
4402 //===---------------------------------------------------------------------===//
4403 // Move Int Doubleword to Packed Double Int
4404 //
4405 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4406                       "movd\t{$src, $dst|$dst, $src}",
4407                       [(set VR128:$dst,
4408                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4409 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4410                       "movd\t{$src, $dst|$dst, $src}",
4411                       [(set VR128:$dst,
4412                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4413                       VEX;
4414 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4415                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4416                         [(set VR128:$dst,
4417                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4418 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4419                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4420                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4421
4422 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4423                       "movd\t{$src, $dst|$dst, $src}",
4424                       [(set VR128:$dst,
4425                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4426 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4427                       "movd\t{$src, $dst|$dst, $src}",
4428                       [(set VR128:$dst,
4429                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4430 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4431                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4432                         [(set VR128:$dst,
4433                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4434 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4435                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4436                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4437
4438 //===---------------------------------------------------------------------===//
4439 // Move Int Doubleword to Single Scalar
4440 //
4441 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4442                       "movd\t{$src, $dst|$dst, $src}",
4443                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4444
4445 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4446                       "movd\t{$src, $dst|$dst, $src}",
4447                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4448                       VEX;
4449 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4450                       "movd\t{$src, $dst|$dst, $src}",
4451                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4452
4453 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4454                       "movd\t{$src, $dst|$dst, $src}",
4455                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4456
4457 //===---------------------------------------------------------------------===//
4458 // Move Packed Doubleword Int to Packed Double Int
4459 //
4460 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4461                        "movd\t{$src, $dst|$dst, $src}",
4462                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4463                                         (iPTR 0)))]>, VEX;
4464 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4465                        (ins i32mem:$dst, VR128:$src),
4466                        "movd\t{$src, $dst|$dst, $src}",
4467                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4468                                      (iPTR 0))), addr:$dst)]>, VEX;
4469 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4470                        "movd\t{$src, $dst|$dst, $src}",
4471                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4472                                         (iPTR 0)))]>;
4473 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4474                        "movd\t{$src, $dst|$dst, $src}",
4475                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4476                                      (iPTR 0))), addr:$dst)]>;
4477
4478 //===---------------------------------------------------------------------===//
4479 // Move Packed Doubleword Int first element to Doubleword Int
4480 //
4481 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4482                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4483                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4484                                                            (iPTR 0)))]>,
4485                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4486
4487 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4488                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4489                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4490                                                          (iPTR 0)))]>;
4491
4492 //===---------------------------------------------------------------------===//
4493 // Bitcast FR64 <-> GR64
4494 //
4495 let Predicates = [HasAVX] in
4496 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4497                         "vmovq\t{$src, $dst|$dst, $src}",
4498                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4499                         VEX;
4500 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4501                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4502                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4503 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4504                          "movq\t{$src, $dst|$dst, $src}",
4505                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4506
4507 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4508                        "movq\t{$src, $dst|$dst, $src}",
4509                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4510 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4511                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4512                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4513 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4514                        "movq\t{$src, $dst|$dst, $src}",
4515                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4516
4517 //===---------------------------------------------------------------------===//
4518 // Move Scalar Single to Double Int
4519 //
4520 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4521                       "movd\t{$src, $dst|$dst, $src}",
4522                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4523 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4524                       "movd\t{$src, $dst|$dst, $src}",
4525                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4526 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4527                       "movd\t{$src, $dst|$dst, $src}",
4528                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4529 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4530                       "movd\t{$src, $dst|$dst, $src}",
4531                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4532
4533 //===---------------------------------------------------------------------===//
4534 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4535 //
4536 let AddedComplexity = 15 in {
4537 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4538                        "movd\t{$src, $dst|$dst, $src}",
4539                        [(set VR128:$dst, (v4i32 (X86vzmovl
4540                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4541                                       VEX;
4542 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4543                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4544                        [(set VR128:$dst, (v2i64 (X86vzmovl
4545                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4546                                       VEX, VEX_W;
4547 }
4548 let AddedComplexity = 15 in {
4549 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4550                        "movd\t{$src, $dst|$dst, $src}",
4551                        [(set VR128:$dst, (v4i32 (X86vzmovl
4552                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4553 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4554                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4555                        [(set VR128:$dst, (v2i64 (X86vzmovl
4556                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4557 }
4558
4559 let AddedComplexity = 20 in {
4560 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4561                        "movd\t{$src, $dst|$dst, $src}",
4562                        [(set VR128:$dst,
4563                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4564                                                    (loadi32 addr:$src))))))]>,
4565                                                    VEX;
4566 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4567                        "movd\t{$src, $dst|$dst, $src}",
4568                        [(set VR128:$dst,
4569                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4570                                                    (loadi32 addr:$src))))))]>;
4571 }
4572
4573 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4574   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4575             (MOVZDI2PDIrm addr:$src)>;
4576   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4577             (MOVZDI2PDIrm addr:$src)>;
4578   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4579             (MOVZDI2PDIrm addr:$src)>;
4580 }
4581
4582 let Predicates = [HasAVX] in {
4583   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4584   let AddedComplexity = 20 in {
4585     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4586               (VMOVZDI2PDIrm addr:$src)>;
4587     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4588               (VMOVZDI2PDIrm addr:$src)>;
4589     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4590               (VMOVZDI2PDIrm addr:$src)>;
4591   }
4592   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4593   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4594                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4595             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4596   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4597                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4598             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4599 }
4600
4601 // These are the correct encodings of the instructions so that we know how to
4602 // read correct assembly, even though we continue to emit the wrong ones for
4603 // compatibility with Darwin's buggy assembler.
4604 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4605                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4606 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4607                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4608 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4609                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4610 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4611                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4612 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4613                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4614 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4615                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4616
4617 //===---------------------------------------------------------------------===//
4618 // SSE2 - Move Quadword
4619 //===---------------------------------------------------------------------===//
4620
4621 //===---------------------------------------------------------------------===//
4622 // Move Quadword Int to Packed Quadword Int
4623 //
4624 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4625                     "vmovq\t{$src, $dst|$dst, $src}",
4626                     [(set VR128:$dst,
4627                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4628                     VEX, Requires<[HasAVX]>;
4629 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4630                     "movq\t{$src, $dst|$dst, $src}",
4631                     [(set VR128:$dst,
4632                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4633                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4634
4635 //===---------------------------------------------------------------------===//
4636 // Move Packed Quadword Int to Quadword Int
4637 //
4638 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4639                       "movq\t{$src, $dst|$dst, $src}",
4640                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4641                                     (iPTR 0))), addr:$dst)]>, VEX;
4642 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4643                       "movq\t{$src, $dst|$dst, $src}",
4644                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4645                                     (iPTR 0))), addr:$dst)]>;
4646
4647 //===---------------------------------------------------------------------===//
4648 // Store / copy lower 64-bits of a XMM register.
4649 //
4650 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4651                      "movq\t{$src, $dst|$dst, $src}",
4652                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4653 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4654                      "movq\t{$src, $dst|$dst, $src}",
4655                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4656
4657 let AddedComplexity = 20 in
4658 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4659                      "vmovq\t{$src, $dst|$dst, $src}",
4660                      [(set VR128:$dst,
4661                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4662                                                  (loadi64 addr:$src))))))]>,
4663                      XS, VEX, Requires<[HasAVX]>;
4664
4665 let AddedComplexity = 20 in
4666 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4667                      "movq\t{$src, $dst|$dst, $src}",
4668                      [(set VR128:$dst,
4669                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4670                                                  (loadi64 addr:$src))))))]>,
4671                      XS, Requires<[HasSSE2]>;
4672
4673 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4674   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4675             (MOVZQI2PQIrm addr:$src)>;
4676   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4677             (MOVZQI2PQIrm addr:$src)>;
4678   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4679 }
4680
4681 let Predicates = [HasAVX], AddedComplexity = 20 in {
4682   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4683             (VMOVZQI2PQIrm addr:$src)>;
4684   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4685             (VMOVZQI2PQIrm addr:$src)>;
4686   def : Pat<(v2i64 (X86vzload addr:$src)),
4687             (VMOVZQI2PQIrm addr:$src)>;
4688 }
4689
4690 //===---------------------------------------------------------------------===//
4691 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4692 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4693 //
4694 let AddedComplexity = 15 in
4695 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4696                         "vmovq\t{$src, $dst|$dst, $src}",
4697                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4698                       XS, VEX, Requires<[HasAVX]>;
4699 let AddedComplexity = 15 in
4700 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4701                         "movq\t{$src, $dst|$dst, $src}",
4702                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4703                       XS, Requires<[HasSSE2]>;
4704
4705 let AddedComplexity = 20 in
4706 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4707                         "vmovq\t{$src, $dst|$dst, $src}",
4708                     [(set VR128:$dst, (v2i64 (X86vzmovl
4709                                              (loadv2i64 addr:$src))))]>,
4710                       XS, VEX, Requires<[HasAVX]>;
4711 let AddedComplexity = 20 in {
4712 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4713                         "movq\t{$src, $dst|$dst, $src}",
4714                     [(set VR128:$dst, (v2i64 (X86vzmovl
4715                                              (loadv2i64 addr:$src))))]>,
4716                       XS, Requires<[HasSSE2]>;
4717 }
4718
4719 let AddedComplexity = 20 in {
4720   let Predicates = [HasSSE2] in {
4721     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4722               (MOVZPQILo2PQIrm addr:$src)>;
4723     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4724               (MOVZPQILo2PQIrr VR128:$src)>;
4725   }
4726   let Predicates = [HasAVX] in {
4727     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4728               (VMOVZPQILo2PQIrm addr:$src)>;
4729     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4730               (VMOVZPQILo2PQIrr VR128:$src)>;
4731   }
4732 }
4733
4734 // Instructions to match in the assembler
4735 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4736                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4737 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4738                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4739 // Recognize "movd" with GR64 destination, but encode as a "movq"
4740 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4741                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4742
4743 // Instructions for the disassembler
4744 // xr = XMM register
4745 // xm = mem64
4746
4747 let Predicates = [HasAVX] in
4748 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4749                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4750 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4751                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4752
4753 //===---------------------------------------------------------------------===//
4754 // SSE3 - Conversion Instructions
4755 //===---------------------------------------------------------------------===//
4756
4757 // Convert Packed Double FP to Packed DW Integers
4758 let Predicates = [HasAVX] in {
4759 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4760 // register, but the same isn't true when using memory operands instead.
4761 // Provide other assembly rr and rm forms to address this explicitly.
4762 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4763                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4764 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4765                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4766
4767 // XMM only
4768 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4769                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4770 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4771                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4772
4773 // YMM only
4774 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4775                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4776 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4777                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4778 }
4779
4780 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4781                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4782 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4783                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4784
4785 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4786           (VCVTPD2DQYrr VR256:$src)>;
4787 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4788           (VCVTPD2DQYrm addr:$src)>;
4789
4790 // Convert Packed DW Integers to Packed Double FP
4791 let Predicates = [HasAVX] in {
4792 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4793                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4794 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4795                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4796 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4797                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4798 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4799                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4800 }
4801
4802 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4803                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4804 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4805                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4806
4807 // AVX 256-bit register conversion intrinsics
4808 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4809            (VCVTDQ2PDYrr VR128:$src)>;
4810 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4811            (VCVTDQ2PDYrm addr:$src)>;
4812
4813 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4814           (VCVTPD2DQYrr VR256:$src)>;
4815 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4816           (VCVTPD2DQYrm addr:$src)>;
4817
4818 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4819           (VCVTDQ2PDYrr VR128:$src)>;
4820 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4821           (VCVTDQ2PDYrm addr:$src)>;
4822
4823 //===---------------------------------------------------------------------===//
4824 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4825 //===---------------------------------------------------------------------===//
4826 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4827                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4828                               X86MemOperand x86memop> {
4829 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4830                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4831                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4832 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4833                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4834                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4835 }
4836
4837 let Predicates = [HasAVX] in {
4838   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4839                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4840   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4841                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4842   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4843                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4844   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4845                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4846 }
4847 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4848                                    memopv4f32, f128mem>;
4849 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4850                                    memopv4f32, f128mem>;
4851
4852 let Predicates = [HasSSE3] in {
4853   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4854             (MOVSHDUPrr VR128:$src)>;
4855   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4856             (MOVSHDUPrm addr:$src)>;
4857   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4858             (MOVSLDUPrr VR128:$src)>;
4859   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4860             (MOVSLDUPrm addr:$src)>;
4861 }
4862
4863 let Predicates = [HasAVX] in {
4864   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4865             (VMOVSHDUPrr VR128:$src)>;
4866   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4867             (VMOVSHDUPrm addr:$src)>;
4868   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4869             (VMOVSLDUPrr VR128:$src)>;
4870   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4871             (VMOVSLDUPrm addr:$src)>;
4872   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4873             (VMOVSHDUPYrr VR256:$src)>;
4874   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4875             (VMOVSHDUPYrm addr:$src)>;
4876   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4877             (VMOVSLDUPYrr VR256:$src)>;
4878   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4879             (VMOVSLDUPYrm addr:$src)>;
4880 }
4881
4882 //===---------------------------------------------------------------------===//
4883 // SSE3 - Replicate Double FP - MOVDDUP
4884 //===---------------------------------------------------------------------===//
4885
4886 multiclass sse3_replicate_dfp<string OpcodeStr> {
4887 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4888                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4889                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4890 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4891                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4892                     [(set VR128:$dst,
4893                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4894                                       (undef))))]>;
4895 }
4896
4897 // FIXME: Merge with above classe when there're patterns for the ymm version
4898 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4899 let Predicates = [HasAVX] in {
4900   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4901                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4902                       []>;
4903   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4904                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4905                       []>;
4906   }
4907 }
4908
4909 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4910 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4911 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4912
4913 let Predicates = [HasSSE3] in {
4914   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4915                    (undef)),
4916             (MOVDDUPrm addr:$src)>;
4917   let AddedComplexity = 5 in {
4918   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4919   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4920             (MOVDDUPrm addr:$src)>;
4921   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4922   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4923             (MOVDDUPrm addr:$src)>;
4924   }
4925   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4926             (MOVDDUPrm addr:$src)>;
4927   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4928             (MOVDDUPrm addr:$src)>;
4929   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4930             (MOVDDUPrm addr:$src)>;
4931   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4932             (MOVDDUPrm addr:$src)>;
4933   def : Pat<(X86Movddup (bc_v2f64
4934                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4935             (MOVDDUPrm addr:$src)>;
4936 }
4937
4938 let Predicates = [HasAVX] in {
4939   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4940                    (undef)),
4941             (VMOVDDUPrm addr:$src)>;
4942   let AddedComplexity = 5 in {
4943   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4944   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4945             (VMOVDDUPrm addr:$src)>;
4946   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4947   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4948             (VMOVDDUPrm addr:$src)>;
4949   }
4950   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4951             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4952   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4953             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4954   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4955             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4956   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4957             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4958   def : Pat<(X86Movddup (bc_v2f64
4959                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4960             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4961
4962   // 256-bit version
4963   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4964             (VMOVDDUPYrm addr:$src)>;
4965   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4966             (VMOVDDUPYrm addr:$src)>;
4967   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4968             (VMOVDDUPYrm addr:$src)>;
4969   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4970             (VMOVDDUPYrm addr:$src)>;
4971   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4972             (VMOVDDUPYrr VR256:$src)>;
4973   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4974             (VMOVDDUPYrr VR256:$src)>;
4975 }
4976
4977 //===---------------------------------------------------------------------===//
4978 // SSE3 - Move Unaligned Integer
4979 //===---------------------------------------------------------------------===//
4980
4981 let Predicates = [HasAVX] in {
4982   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4983                    "vlddqu\t{$src, $dst|$dst, $src}",
4984                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4985   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4986                    "vlddqu\t{$src, $dst|$dst, $src}",
4987                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4988 }
4989 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4990                    "lddqu\t{$src, $dst|$dst, $src}",
4991                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4992
4993 //===---------------------------------------------------------------------===//
4994 // SSE3 - Arithmetic
4995 //===---------------------------------------------------------------------===//
4996
4997 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4998                        X86MemOperand x86memop, bit Is2Addr = 1> {
4999   def rr : I<0xD0, MRMSrcReg,
5000        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5001        !if(Is2Addr,
5002            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5003            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5004        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5005   def rm : I<0xD0, MRMSrcMem,
5006        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5007        !if(Is2Addr,
5008            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5009            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5010        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5011 }
5012
5013 let Predicates = [HasAVX],
5014   ExeDomain = SSEPackedDouble in {
5015   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5016                                f128mem, 0>, TB, XD, VEX_4V;
5017   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5018                                f128mem, 0>, TB, OpSize, VEX_4V;
5019   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5020                                f256mem, 0>, TB, XD, VEX_4V;
5021   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5022                                f256mem, 0>, TB, OpSize, VEX_4V;
5023 }
5024 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
5025     ExeDomain = SSEPackedDouble in {
5026   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5027                               f128mem>, TB, XD;
5028   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5029                               f128mem>, TB, OpSize;
5030 }
5031
5032 //===---------------------------------------------------------------------===//
5033 // SSE3 Instructions
5034 //===---------------------------------------------------------------------===//
5035
5036 // Horizontal ops
5037 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5038                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5039   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5040        !if(Is2Addr,
5041          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5042          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5043       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5044
5045   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5046        !if(Is2Addr,
5047          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5048          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5049       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5050 }
5051 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5052                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5053   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5054        !if(Is2Addr,
5055          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5056          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5057       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5058
5059   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5060        !if(Is2Addr,
5061          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5062          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5063       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5064 }
5065
5066 let Predicates = [HasAVX] in {
5067   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5068                           X86fhadd, 0>, VEX_4V;
5069   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5070                           X86fhadd, 0>, VEX_4V;
5071   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5072                           X86fhsub, 0>, VEX_4V;
5073   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5074                           X86fhsub, 0>, VEX_4V;
5075   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5076                           X86fhadd, 0>, VEX_4V;
5077   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5078                           X86fhadd, 0>, VEX_4V;
5079   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5080                           X86fhsub, 0>, VEX_4V;
5081   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5082                           X86fhsub, 0>, VEX_4V;
5083 }
5084
5085 let Constraints = "$src1 = $dst" in {
5086   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5087   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5088   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5089   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5090 }
5091
5092 //===---------------------------------------------------------------------===//
5093 // SSSE3 - Packed Absolute Instructions
5094 //===---------------------------------------------------------------------===//
5095
5096
5097 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5098 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5099                             PatFrag mem_frag128, Intrinsic IntId128> {
5100   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5101                     (ins VR128:$src),
5102                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5103                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5104                     OpSize;
5105
5106   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5107                     (ins i128mem:$src),
5108                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5109                     [(set VR128:$dst,
5110                       (IntId128
5111                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
5112 }
5113
5114 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5115 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5116                               PatFrag mem_frag256, Intrinsic IntId256> {
5117   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5118                     (ins VR256:$src),
5119                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5120                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5121                     OpSize;
5122
5123   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5124                     (ins i256mem:$src),
5125                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5126                     [(set VR256:$dst,
5127                       (IntId256
5128                        (bitconvert (mem_frag256 addr:$src))))]>, OpSize;
5129 }
5130
5131 let Predicates = [HasAVX] in {
5132   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
5133                                   int_x86_ssse3_pabs_b_128>, VEX;
5134   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
5135                                   int_x86_ssse3_pabs_w_128>, VEX;
5136   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
5137                                   int_x86_ssse3_pabs_d_128>, VEX;
5138 }
5139
5140 let Predicates = [HasAVX2] in {
5141   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb", memopv32i8,
5142                                     int_x86_avx2_pabs_b>, VEX;
5143   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw", memopv16i16,
5144                                     int_x86_avx2_pabs_w>, VEX;
5145   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd", memopv8i32,
5146                                     int_x86_avx2_pabs_d>, VEX;
5147 }
5148
5149 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
5150                               int_x86_ssse3_pabs_b_128>;
5151 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
5152                               int_x86_ssse3_pabs_w_128>;
5153 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
5154                               int_x86_ssse3_pabs_d_128>;
5155
5156 //===---------------------------------------------------------------------===//
5157 // SSSE3 - Packed Binary Operator Instructions
5158 //===---------------------------------------------------------------------===//
5159
5160 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5161 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5162                              PatFrag mem_frag128, Intrinsic IntId128,
5163                              bit Is2Addr = 1> {
5164   let isCommutable = 1 in
5165   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5166        (ins VR128:$src1, VR128:$src2),
5167        !if(Is2Addr,
5168          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5169          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5170        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5171        OpSize;
5172   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5173        (ins VR128:$src1, i128mem:$src2),
5174        !if(Is2Addr,
5175          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5176          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5177        [(set VR128:$dst,
5178          (IntId128 VR128:$src1,
5179           (bitconvert (mem_frag128 addr:$src2))))]>, OpSize;
5180 }
5181
5182 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5183                                PatFrag mem_frag256, Intrinsic IntId256> {
5184   let isCommutable = 1 in
5185   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5186        (ins VR256:$src1, VR256:$src2),
5187        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5188        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5189        OpSize;
5190   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5191        (ins VR256:$src1, i256mem:$src2),
5192        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5193        [(set VR256:$dst,
5194          (IntId256 VR256:$src1,
5195           (bitconvert (mem_frag256 addr:$src2))))]>, OpSize;
5196 }
5197
5198 let ImmT = NoImm, Predicates = [HasAVX] in {
5199 let isCommutable = 0 in {
5200   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
5201                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5202   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
5203                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5204   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
5205                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5206   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
5207                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5208   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
5209                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5210   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
5211                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5212   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
5213                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5214   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
5215                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5216   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
5217                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5218   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
5219                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5220   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
5221                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5222 }
5223 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
5224                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5225 }
5226
5227 let ImmT = NoImm, Predicates = [HasAVX2] in {
5228 let isCommutable = 0 in {
5229   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw", memopv16i16,
5230                                         int_x86_avx2_phadd_w>, VEX_4V;
5231   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd", memopv8i32,
5232                                         int_x86_avx2_phadd_d>, VEX_4V;
5233   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw", memopv16i16,
5234                                         int_x86_avx2_phadd_sw>, VEX_4V;
5235   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw", memopv16i16,
5236                                         int_x86_avx2_phsub_w>, VEX_4V;
5237   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd", memopv8i32,
5238                                         int_x86_avx2_phsub_d>, VEX_4V;
5239   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw", memopv16i16,
5240                                         int_x86_avx2_phsub_sw>, VEX_4V;
5241   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw", memopv32i8,
5242                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5243   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb", memopv32i8,
5244                                         int_x86_avx2_pshuf_b>, VEX_4V;
5245   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb", memopv16i8,
5246                                         int_x86_avx2_psign_b>, VEX_4V;
5247   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw", memopv8i16,
5248                                         int_x86_avx2_psign_w>, VEX_4V;
5249   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd", memopv4i32,
5250                                         int_x86_avx2_psign_d>, VEX_4V;
5251 }
5252 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw", memopv16i16,
5253                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5254 }
5255
5256 // None of these have i8 immediate fields.
5257 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5258 let isCommutable = 0 in {
5259   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
5260                                      int_x86_ssse3_phadd_w_128>;
5261   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
5262                                      int_x86_ssse3_phadd_d_128>;
5263   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
5264                                      int_x86_ssse3_phadd_sw_128>;
5265   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
5266                                      int_x86_ssse3_phsub_w_128>;
5267   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
5268                                      int_x86_ssse3_phsub_d_128>;
5269   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
5270                                      int_x86_ssse3_phsub_sw_128>;
5271   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
5272                                      int_x86_ssse3_pmadd_ub_sw_128>;
5273   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
5274                                      int_x86_ssse3_pshuf_b_128>;
5275   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
5276                                      int_x86_ssse3_psign_b_128>;
5277   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
5278                                      int_x86_ssse3_psign_w_128>;
5279   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
5280                                        int_x86_ssse3_psign_d_128>;
5281 }
5282 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
5283                                      int_x86_ssse3_pmul_hr_sw_128>;
5284 }
5285
5286 let Predicates = [HasSSSE3] in {
5287   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5288             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5289   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5290             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5291
5292   def : Pat<(X86psignb VR128:$src1, VR128:$src2),
5293             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5294   def : Pat<(X86psignw VR128:$src1, VR128:$src2),
5295             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5296   def : Pat<(X86psignd VR128:$src1, VR128:$src2),
5297             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5298 }
5299
5300 let Predicates = [HasAVX] in {
5301   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5302             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5303   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5304             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5305
5306   def : Pat<(X86psignb VR128:$src1, VR128:$src2),
5307             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5308   def : Pat<(X86psignw VR128:$src1, VR128:$src2),
5309             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5310   def : Pat<(X86psignd VR128:$src1, VR128:$src2),
5311             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5312 }
5313
5314 //===---------------------------------------------------------------------===//
5315 // SSSE3 - Packed Align Instruction Patterns
5316 //===---------------------------------------------------------------------===//
5317
5318 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5319   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5320       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5321       !if(Is2Addr,
5322         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5323         !strconcat(asm,
5324                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5325       []>, OpSize;
5326   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5327       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5328       !if(Is2Addr,
5329         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5330         !strconcat(asm,
5331                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5332       []>, OpSize;
5333 }
5334
5335 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5336   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5337       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5338       !strconcat(asm,
5339                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5340       []>, OpSize;
5341   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5342       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5343       !strconcat(asm,
5344                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5345       []>, OpSize;
5346 }
5347
5348 let Predicates = [HasAVX] in
5349   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5350 let Predicates = [HasAVX2] in
5351   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5352 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5353   defm PALIGN : ssse3_palign<"palignr">;
5354
5355 let Predicates = [HasSSSE3] in {
5356 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5357           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5358 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5359           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5360 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5361           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5362 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5363           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5364 }
5365
5366 let Predicates = [HasAVX] in {
5367 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5368           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5369 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5370           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5371 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5372           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5373 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5374           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5375 }
5376
5377 //===---------------------------------------------------------------------===//
5378 // SSSE3 - Thread synchronization
5379 //===---------------------------------------------------------------------===//
5380
5381 let usesCustomInserter = 1 in {
5382 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5383                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5384 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5385                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5386 }
5387
5388 let Uses = [EAX, ECX, EDX] in
5389 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5390                  Requires<[HasSSE3]>;
5391 let Uses = [ECX, EAX] in
5392 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5393                 Requires<[HasSSE3]>;
5394
5395 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5396 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5397
5398 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5399       Requires<[In32BitMode]>;
5400 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5401       Requires<[In64BitMode]>;
5402
5403 //===----------------------------------------------------------------------===//
5404 // SSE4.1 - Packed Move with Sign/Zero Extend
5405 //===----------------------------------------------------------------------===//
5406
5407 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5408   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5409                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5410                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5411
5412   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5413                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5414        [(set VR128:$dst,
5415          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5416        OpSize;
5417 }
5418
5419 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5420                                  Intrinsic IntId> {
5421   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5422                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5423                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5424
5425   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5426                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5427                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5428 }
5429
5430 let Predicates = [HasAVX] in {
5431 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5432                                      VEX;
5433 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5434                                      VEX;
5435 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5436                                      VEX;
5437 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5438                                      VEX;
5439 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5440                                      VEX;
5441 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5442                                      VEX;
5443 }
5444
5445 let Predicates = [HasAVX2] in {
5446 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5447                                         int_x86_avx2_pmovsxbw>, VEX;
5448 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5449                                         int_x86_avx2_pmovsxwd>, VEX;
5450 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5451                                         int_x86_avx2_pmovsxdq>, VEX;
5452 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5453                                         int_x86_avx2_pmovzxbw>, VEX;
5454 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5455                                         int_x86_avx2_pmovzxwd>, VEX;
5456 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5457                                         int_x86_avx2_pmovzxdq>, VEX;
5458 }
5459
5460 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5461 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5462 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5463 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5464 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5465 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5466
5467 let Predicates = [HasSSE41] in {
5468   // Common patterns involving scalar load.
5469   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5470             (PMOVSXBWrm addr:$src)>;
5471   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5472             (PMOVSXBWrm addr:$src)>;
5473
5474   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5475             (PMOVSXWDrm addr:$src)>;
5476   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5477             (PMOVSXWDrm addr:$src)>;
5478
5479   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5480             (PMOVSXDQrm addr:$src)>;
5481   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5482             (PMOVSXDQrm addr:$src)>;
5483
5484   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5485             (PMOVZXBWrm addr:$src)>;
5486   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5487             (PMOVZXBWrm addr:$src)>;
5488
5489   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5490             (PMOVZXWDrm addr:$src)>;
5491   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5492             (PMOVZXWDrm addr:$src)>;
5493
5494   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5495             (PMOVZXDQrm addr:$src)>;
5496   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5497             (PMOVZXDQrm addr:$src)>;
5498 }
5499
5500 let Predicates = [HasAVX] in {
5501   // Common patterns involving scalar load.
5502   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5503             (VPMOVSXBWrm addr:$src)>;
5504   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5505             (VPMOVSXBWrm addr:$src)>;
5506
5507   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5508             (VPMOVSXWDrm addr:$src)>;
5509   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5510             (VPMOVSXWDrm addr:$src)>;
5511
5512   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5513             (VPMOVSXDQrm addr:$src)>;
5514   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5515             (VPMOVSXDQrm addr:$src)>;
5516
5517   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5518             (VPMOVZXBWrm addr:$src)>;
5519   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5520             (VPMOVZXBWrm addr:$src)>;
5521
5522   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5523             (VPMOVZXWDrm addr:$src)>;
5524   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5525             (VPMOVZXWDrm addr:$src)>;
5526
5527   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5528             (VPMOVZXDQrm addr:$src)>;
5529   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5530             (VPMOVZXDQrm addr:$src)>;
5531 }
5532
5533
5534 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5535   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5536                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5537                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5538
5539   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5540                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5541        [(set VR128:$dst,
5542          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5543           OpSize;
5544 }
5545
5546 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5547                                  Intrinsic IntId> {
5548   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5549                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5550                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5551
5552   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5553                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5554        [(set VR256:$dst,
5555          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5556           OpSize;
5557 }
5558
5559 let Predicates = [HasAVX] in {
5560 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5561                                      VEX;
5562 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5563                                      VEX;
5564 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5565                                      VEX;
5566 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5567                                      VEX;
5568 }
5569
5570 let Predicates = [HasAVX2] in {
5571 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5572                                        int_x86_avx2_pmovsxbd>, VEX;
5573 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5574                                        int_x86_avx2_pmovsxwq>, VEX;
5575 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5576                                        int_x86_avx2_pmovzxbd>, VEX;
5577 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5578                                        int_x86_avx2_pmovzxwq>, VEX;
5579 }
5580
5581 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5582 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5583 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5584 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5585
5586 let Predicates = [HasSSE41] in {
5587   // Common patterns involving scalar load
5588   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5589             (PMOVSXBDrm addr:$src)>;
5590   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5591             (PMOVSXWQrm addr:$src)>;
5592
5593   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5594             (PMOVZXBDrm addr:$src)>;
5595   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5596             (PMOVZXWQrm addr:$src)>;
5597 }
5598
5599 let Predicates = [HasAVX] in {
5600   // Common patterns involving scalar load
5601   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5602             (VPMOVSXBDrm addr:$src)>;
5603   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5604             (VPMOVSXWQrm addr:$src)>;
5605
5606   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5607             (VPMOVZXBDrm addr:$src)>;
5608   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5609             (VPMOVZXWQrm addr:$src)>;
5610 }
5611
5612 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5613   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5614                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5615                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5616
5617   // Expecting a i16 load any extended to i32 value.
5618   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5619                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5620                  [(set VR128:$dst, (IntId (bitconvert
5621                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5622                  OpSize;
5623 }
5624
5625 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5626                                  Intrinsic IntId> {
5627   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5628                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5629                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5630
5631   // Expecting a i16 load any extended to i32 value.
5632   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5633                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5634                   [(set VR256:$dst, (IntId (bitconvert
5635                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5636                   OpSize;
5637 }
5638
5639 let Predicates = [HasAVX] in {
5640 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5641                                      VEX;
5642 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5643                                      VEX;
5644 }
5645 let Predicates = [HasAVX2] in {
5646 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5647                                        int_x86_avx2_pmovsxbq>, VEX;
5648 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5649                                        int_x86_avx2_pmovzxbq>, VEX;
5650 }
5651 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5652 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5653
5654 let Predicates = [HasSSE41] in {
5655   // Common patterns involving scalar load
5656   def : Pat<(int_x86_sse41_pmovsxbq
5657               (bitconvert (v4i32 (X86vzmovl
5658                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5659             (PMOVSXBQrm addr:$src)>;
5660
5661   def : Pat<(int_x86_sse41_pmovzxbq
5662               (bitconvert (v4i32 (X86vzmovl
5663                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5664             (PMOVZXBQrm addr:$src)>;
5665 }
5666
5667 let Predicates = [HasAVX] in {
5668   // Common patterns involving scalar load
5669   def : Pat<(int_x86_sse41_pmovsxbq
5670               (bitconvert (v4i32 (X86vzmovl
5671                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5672             (VPMOVSXBQrm addr:$src)>;
5673
5674   def : Pat<(int_x86_sse41_pmovzxbq
5675               (bitconvert (v4i32 (X86vzmovl
5676                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5677             (VPMOVZXBQrm addr:$src)>;
5678 }
5679
5680 //===----------------------------------------------------------------------===//
5681 // SSE4.1 - Extract Instructions
5682 //===----------------------------------------------------------------------===//
5683
5684 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5685 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5686   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5687                  (ins VR128:$src1, i32i8imm:$src2),
5688                  !strconcat(OpcodeStr,
5689                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5690                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5691                  OpSize;
5692   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5693                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5694                  !strconcat(OpcodeStr,
5695                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5696                  []>, OpSize;
5697 // FIXME:
5698 // There's an AssertZext in the way of writing the store pattern
5699 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5700 }
5701
5702 let Predicates = [HasAVX] in {
5703   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5704   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5705          (ins VR128:$src1, i32i8imm:$src2),
5706          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5707 }
5708
5709 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5710
5711
5712 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5713 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5714   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5715                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5716                  !strconcat(OpcodeStr,
5717                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5718                  []>, OpSize;
5719 // FIXME:
5720 // There's an AssertZext in the way of writing the store pattern
5721 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5722 }
5723
5724 let Predicates = [HasAVX] in
5725   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5726
5727 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5728
5729
5730 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5731 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5732   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5733                  (ins VR128:$src1, i32i8imm:$src2),
5734                  !strconcat(OpcodeStr,
5735                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5736                  [(set GR32:$dst,
5737                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5738   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5739                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5740                  !strconcat(OpcodeStr,
5741                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5742                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5743                           addr:$dst)]>, OpSize;
5744 }
5745
5746 let Predicates = [HasAVX] in
5747   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5748
5749 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5750
5751 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5752 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5753   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5754                  (ins VR128:$src1, i32i8imm:$src2),
5755                  !strconcat(OpcodeStr,
5756                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5757                  [(set GR64:$dst,
5758                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5759   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5760                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5761                  !strconcat(OpcodeStr,
5762                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5763                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5764                           addr:$dst)]>, OpSize, REX_W;
5765 }
5766
5767 let Predicates = [HasAVX] in
5768   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5769
5770 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5771
5772 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5773 /// destination
5774 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5775   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5776                  (ins VR128:$src1, i32i8imm:$src2),
5777                  !strconcat(OpcodeStr,
5778                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5779                  [(set GR32:$dst,
5780                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5781            OpSize;
5782   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5783                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5784                  !strconcat(OpcodeStr,
5785                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5786                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5787                           addr:$dst)]>, OpSize;
5788 }
5789
5790 let Predicates = [HasAVX] in {
5791   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5792   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5793                   (ins VR128:$src1, i32i8imm:$src2),
5794                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5795                   []>, OpSize, VEX;
5796 }
5797 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5798
5799 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5800 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5801                                               imm:$src2))),
5802                  addr:$dst),
5803           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5804           Requires<[HasSSE41]>;
5805 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5806                                               imm:$src2))),
5807                  addr:$dst),
5808           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5809           Requires<[HasAVX]>;
5810
5811 //===----------------------------------------------------------------------===//
5812 // SSE4.1 - Insert Instructions
5813 //===----------------------------------------------------------------------===//
5814
5815 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5816   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5817       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5818       !if(Is2Addr,
5819         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5820         !strconcat(asm,
5821                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5822       [(set VR128:$dst,
5823         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5824   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5825       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5826       !if(Is2Addr,
5827         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5828         !strconcat(asm,
5829                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5830       [(set VR128:$dst,
5831         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5832                    imm:$src3))]>, OpSize;
5833 }
5834
5835 let Predicates = [HasAVX] in
5836   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5837 let Constraints = "$src1 = $dst" in
5838   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5839
5840 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5841   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5842       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5843       !if(Is2Addr,
5844         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5845         !strconcat(asm,
5846                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5847       [(set VR128:$dst,
5848         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5849       OpSize;
5850   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5851       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5852       !if(Is2Addr,
5853         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5854         !strconcat(asm,
5855                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5856       [(set VR128:$dst,
5857         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5858                           imm:$src3)))]>, OpSize;
5859 }
5860
5861 let Predicates = [HasAVX] in
5862   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5863 let Constraints = "$src1 = $dst" in
5864   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5865
5866 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5867   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5868       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5869       !if(Is2Addr,
5870         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5871         !strconcat(asm,
5872                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5873       [(set VR128:$dst,
5874         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5875       OpSize;
5876   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5877       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5878       !if(Is2Addr,
5879         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5880         !strconcat(asm,
5881                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5882       [(set VR128:$dst,
5883         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5884                           imm:$src3)))]>, OpSize;
5885 }
5886
5887 let Predicates = [HasAVX] in
5888   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5889 let Constraints = "$src1 = $dst" in
5890   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5891
5892 // insertps has a few different modes, there's the first two here below which
5893 // are optimized inserts that won't zero arbitrary elements in the destination
5894 // vector. The next one matches the intrinsic and could zero arbitrary elements
5895 // in the target vector.
5896 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5897   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5898       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5899       !if(Is2Addr,
5900         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5901         !strconcat(asm,
5902                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5903       [(set VR128:$dst,
5904         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5905       OpSize;
5906   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5907       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5908       !if(Is2Addr,
5909         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5910         !strconcat(asm,
5911                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5912       [(set VR128:$dst,
5913         (X86insrtps VR128:$src1,
5914                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5915                     imm:$src3))]>, OpSize;
5916 }
5917
5918 let Constraints = "$src1 = $dst" in
5919   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5920 let Predicates = [HasAVX] in
5921   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5922
5923 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5924           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5925           Requires<[HasAVX]>;
5926 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5927           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5928           Requires<[HasSSE41]>;
5929
5930 //===----------------------------------------------------------------------===//
5931 // SSE4.1 - Round Instructions
5932 //===----------------------------------------------------------------------===//
5933
5934 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5935                             X86MemOperand x86memop, RegisterClass RC,
5936                             PatFrag mem_frag32, PatFrag mem_frag64,
5937                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5938   // Intrinsic operation, reg.
5939   // Vector intrinsic operation, reg
5940   def PSr : SS4AIi8<opcps, MRMSrcReg,
5941                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5942                     !strconcat(OpcodeStr,
5943                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5944                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5945                     OpSize;
5946
5947   // Vector intrinsic operation, mem
5948   def PSm : Ii8<opcps, MRMSrcMem,
5949                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5950                     !strconcat(OpcodeStr,
5951                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5952                     [(set RC:$dst,
5953                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5954                     TA, OpSize,
5955                 Requires<[HasSSE41]>;
5956
5957   // Vector intrinsic operation, reg
5958   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5959                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5960                     !strconcat(OpcodeStr,
5961                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5962                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5963                     OpSize;
5964
5965   // Vector intrinsic operation, mem
5966   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5967                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5968                     !strconcat(OpcodeStr,
5969                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5970                     [(set RC:$dst,
5971                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5972                     OpSize;
5973 }
5974
5975 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
5976                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
5977   // Intrinsic operation, reg.
5978   // Vector intrinsic operation, reg
5979   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
5980                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5981                     !strconcat(OpcodeStr,
5982                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5983                     []>, OpSize;
5984
5985   // Vector intrinsic operation, mem
5986   def PSm_AVX : Ii8<opcps, MRMSrcMem,
5987                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5988                     !strconcat(OpcodeStr,
5989                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5990                     []>, TA, OpSize, Requires<[HasSSE41]>;
5991
5992   // Vector intrinsic operation, reg
5993   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
5994                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5995                     !strconcat(OpcodeStr,
5996                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5997                     []>, OpSize;
5998
5999   // Vector intrinsic operation, mem
6000   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
6001                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6002                     !strconcat(OpcodeStr,
6003                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6004                     []>, OpSize;
6005 }
6006
6007 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6008                             string OpcodeStr,
6009                             Intrinsic F32Int,
6010                             Intrinsic F64Int, bit Is2Addr = 1> {
6011   // Intrinsic operation, reg.
6012   def SSr : SS4AIi8<opcss, MRMSrcReg,
6013         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6014         !if(Is2Addr,
6015             !strconcat(OpcodeStr,
6016                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6017             !strconcat(OpcodeStr,
6018                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6019         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6020         OpSize;
6021
6022   // Intrinsic operation, mem.
6023   def SSm : SS4AIi8<opcss, MRMSrcMem,
6024         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6025         !if(Is2Addr,
6026             !strconcat(OpcodeStr,
6027                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6028             !strconcat(OpcodeStr,
6029                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6030         [(set VR128:$dst,
6031              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6032         OpSize;
6033
6034   // Intrinsic operation, reg.
6035   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6036         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6037         !if(Is2Addr,
6038             !strconcat(OpcodeStr,
6039                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6040             !strconcat(OpcodeStr,
6041                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6042         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6043         OpSize;
6044
6045   // Intrinsic operation, mem.
6046   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6047         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6048         !if(Is2Addr,
6049             !strconcat(OpcodeStr,
6050                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6051             !strconcat(OpcodeStr,
6052                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6053         [(set VR128:$dst,
6054               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6055         OpSize;
6056 }
6057
6058 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
6059                                    string OpcodeStr> {
6060   // Intrinsic operation, reg.
6061   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
6062         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6063         !strconcat(OpcodeStr,
6064                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6065         []>, OpSize;
6066
6067   // Intrinsic operation, mem.
6068   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
6069         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6070         !strconcat(OpcodeStr,
6071                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6072         []>, OpSize;
6073
6074   // Intrinsic operation, reg.
6075   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
6076         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6077             !strconcat(OpcodeStr,
6078                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6079         []>, OpSize;
6080
6081   // Intrinsic operation, mem.
6082   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
6083         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6084             !strconcat(OpcodeStr,
6085                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6086         []>, OpSize;
6087 }
6088
6089 // FP round - roundss, roundps, roundsd, roundpd
6090 let Predicates = [HasAVX] in {
6091   // Intrinsic form
6092   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6093                                   memopv4f32, memopv2f64,
6094                                   int_x86_sse41_round_ps,
6095                                   int_x86_sse41_round_pd>, VEX;
6096   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6097                                   memopv8f32, memopv4f64,
6098                                   int_x86_avx_round_ps_256,
6099                                   int_x86_avx_round_pd_256>, VEX;
6100   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6101                                   int_x86_sse41_round_ss,
6102                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6103
6104   // Instructions for the assembler
6105   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
6106                                         VEX;
6107   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
6108                                         VEX;
6109   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V, VEX_LIG;
6110 }
6111
6112 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6113                                memopv4f32, memopv2f64,
6114                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6115 let Constraints = "$src1 = $dst" in
6116 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6117                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6118
6119 //===----------------------------------------------------------------------===//
6120 // SSE4.1 - Packed Bit Test
6121 //===----------------------------------------------------------------------===//
6122
6123 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6124 // the intel intrinsic that corresponds to this.
6125 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6126 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6127                 "vptest\t{$src2, $src1|$src1, $src2}",
6128                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6129                 OpSize, VEX;
6130 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6131                 "vptest\t{$src2, $src1|$src1, $src2}",
6132                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6133                 OpSize, VEX;
6134
6135 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6136                 "vptest\t{$src2, $src1|$src1, $src2}",
6137                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6138                 OpSize, VEX;
6139 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6140                 "vptest\t{$src2, $src1|$src1, $src2}",
6141                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6142                 OpSize, VEX;
6143 }
6144
6145 let Defs = [EFLAGS] in {
6146 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6147               "ptest \t{$src2, $src1|$src1, $src2}",
6148               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6149               OpSize;
6150 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6151               "ptest \t{$src2, $src1|$src1, $src2}",
6152               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6153               OpSize;
6154 }
6155
6156 // The bit test instructions below are AVX only
6157 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6158                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6159   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6160             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6161             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6162   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6163             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6164             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6165             OpSize, VEX;
6166 }
6167
6168 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6169 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6170 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6171 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6172 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6173 }
6174
6175 //===----------------------------------------------------------------------===//
6176 // SSE4.1 - Misc Instructions
6177 //===----------------------------------------------------------------------===//
6178
6179 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6180   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6181                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6182                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6183                      OpSize, XS;
6184   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6185                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6186                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6187                       (implicit EFLAGS)]>, OpSize, XS;
6188
6189   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6190                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6191                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6192                      XS;
6193   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6194                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6195                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6196                       (implicit EFLAGS)]>, XS;
6197
6198   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6199                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6200                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6201                       XS;
6202   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6203                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6204                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6205                        (implicit EFLAGS)]>, XS;
6206 }
6207
6208
6209
6210 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6211 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6212                                  Intrinsic IntId128> {
6213   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6214                     (ins VR128:$src),
6215                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6216                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6217   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6218                      (ins i128mem:$src),
6219                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6220                      [(set VR128:$dst,
6221                        (IntId128
6222                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
6223 }
6224
6225 let Predicates = [HasAVX] in
6226 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6227                                          int_x86_sse41_phminposuw>, VEX;
6228 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6229                                          int_x86_sse41_phminposuw>;
6230
6231 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6232 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6233                               Intrinsic IntId128, bit Is2Addr = 1> {
6234   let isCommutable = 1 in
6235   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6236        (ins VR128:$src1, VR128:$src2),
6237        !if(Is2Addr,
6238            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6239            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6240        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6241   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6242        (ins VR128:$src1, i128mem:$src2),
6243        !if(Is2Addr,
6244            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6245            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6246        [(set VR128:$dst,
6247          (IntId128 VR128:$src1,
6248           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6249 }
6250
6251 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6252 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6253                                 Intrinsic IntId256> {
6254   let isCommutable = 1 in
6255   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6256        (ins VR256:$src1, VR256:$src2),
6257        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6258        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6259   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6260        (ins VR256:$src1, i256mem:$src2),
6261        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6262        [(set VR256:$dst,
6263          (IntId256 VR256:$src1,
6264           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6265 }
6266
6267 let Predicates = [HasAVX] in {
6268   let isCommutable = 0 in
6269   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6270                                                          0>, VEX_4V;
6271   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6272                                                          0>, VEX_4V;
6273   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6274                                                          0>, VEX_4V;
6275   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6276                                                          0>, VEX_4V;
6277   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6278                                                          0>, VEX_4V;
6279   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6280                                                          0>, VEX_4V;
6281   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6282                                                          0>, VEX_4V;
6283   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6284                                                          0>, VEX_4V;
6285   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6286                                                          0>, VEX_4V;
6287   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6288                                                          0>, VEX_4V;
6289   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6290                                                          0>, VEX_4V;
6291
6292   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6293             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6294   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6295             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6296 }
6297
6298 let Predicates = [HasAVX2] in {
6299   let isCommutable = 0 in
6300   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6301                                         int_x86_avx2_packusdw>, VEX_4V;
6302   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6303                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6304   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6305                                         int_x86_avx2_pmins_b>, VEX_4V;
6306   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6307                                         int_x86_avx2_pmins_d>, VEX_4V;
6308   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6309                                         int_x86_avx2_pminu_d>, VEX_4V;
6310   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6311                                         int_x86_avx2_pminu_w>, VEX_4V;
6312   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6313                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6314   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6315                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6316   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6317                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6318   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6319                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6320   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6321                                         int_x86_avx2_pmul_dq>, VEX_4V;
6322 }
6323
6324 let Constraints = "$src1 = $dst" in {
6325   let isCommutable = 0 in
6326   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6327   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6328   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6329   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6330   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6331   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6332   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6333   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6334   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6335   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6336   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6337 }
6338
6339 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6340           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6341 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6342           (PCMPEQQrm VR128:$src1, addr:$src2)>;
6343
6344 /// SS48I_binop_rm - Simple SSE41 binary operator.
6345 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6346                           ValueType OpVT, bit Is2Addr = 1> {
6347   let isCommutable = 1 in
6348   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6349        (ins VR128:$src1, VR128:$src2),
6350        !if(Is2Addr,
6351            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6352            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6353        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6354        OpSize;
6355   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6356        (ins VR128:$src1, i128mem:$src2),
6357        !if(Is2Addr,
6358            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6359            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6360        [(set VR128:$dst, (OpNode VR128:$src1,
6361                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6362        OpSize;
6363 }
6364
6365 /// SS48I_binop_rm - Simple SSE41 binary operator.
6366 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6367                             ValueType OpVT> {
6368   let isCommutable = 1 in
6369   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6370        (ins VR256:$src1, VR256:$src2),
6371        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6372        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6373        OpSize;
6374   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6375        (ins VR256:$src1, i256mem:$src2),
6376        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6377        [(set VR256:$dst, (OpNode VR256:$src1,
6378                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6379        OpSize;
6380 }
6381
6382 let Predicates = [HasAVX] in
6383   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6384 let Predicates = [HasAVX2] in
6385   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6386 let Constraints = "$src1 = $dst" in
6387   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6388
6389 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6390 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6391                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6392                  X86MemOperand x86memop, bit Is2Addr = 1> {
6393   let isCommutable = 1 in
6394   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6395         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6396         !if(Is2Addr,
6397             !strconcat(OpcodeStr,
6398                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6399             !strconcat(OpcodeStr,
6400                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6401         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6402         OpSize;
6403   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6404         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6405         !if(Is2Addr,
6406             !strconcat(OpcodeStr,
6407                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6408             !strconcat(OpcodeStr,
6409                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6410         [(set RC:$dst,
6411           (IntId RC:$src1,
6412            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6413         OpSize;
6414 }
6415
6416 let Predicates = [HasAVX] in {
6417   let isCommutable = 0 in {
6418   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6419                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6420   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6421                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6422   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6423             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6424   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6425             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6426   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6427                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6428   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6429                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6430   }
6431   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6432                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6433   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6434                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6435   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6436                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
6437 }
6438
6439 let Predicates = [HasAVX2] in {
6440   let isCommutable = 0 in {
6441   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6442                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6443   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6444                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6445   }
6446 }
6447
6448 let Constraints = "$src1 = $dst" in {
6449   let isCommutable = 0 in {
6450   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6451                                      VR128, memopv16i8, i128mem>;
6452   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6453                                      VR128, memopv16i8, i128mem>;
6454   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6455                                      VR128, memopv16i8, i128mem>;
6456   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6457                                      VR128, memopv16i8, i128mem>;
6458   }
6459   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6460                                   VR128, memopv16i8, i128mem>;
6461   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6462                                   VR128, memopv16i8, i128mem>;
6463 }
6464
6465 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6466 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6467                                     RegisterClass RC, X86MemOperand x86memop,
6468                                     PatFrag mem_frag, Intrinsic IntId> {
6469   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
6470                   (ins RC:$src1, RC:$src2, RC:$src3),
6471                   !strconcat(OpcodeStr,
6472                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6473                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6474                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6475
6476   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
6477                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6478                   !strconcat(OpcodeStr,
6479                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6480                   [(set RC:$dst,
6481                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6482                                RC:$src3))],
6483                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6484 }
6485
6486 let Predicates = [HasAVX] in {
6487 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6488                                            memopv16i8, int_x86_sse41_blendvpd>;
6489 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6490                                            memopv16i8, int_x86_sse41_blendvps>;
6491 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6492                                            memopv16i8, int_x86_sse41_pblendvb>;
6493 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6494                                          memopv32i8, int_x86_avx_blendv_pd_256>;
6495 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6496                                          memopv32i8, int_x86_avx_blendv_ps_256>;
6497 }
6498
6499 let Predicates = [HasAVX2] in {
6500 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6501                                            memopv32i8, int_x86_avx2_pblendvb>;
6502 }
6503
6504 let Predicates = [HasAVX] in {
6505   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6506                             (v16i8 VR128:$src2))),
6507             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6508   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6509                             (v4i32 VR128:$src2))),
6510             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6511   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6512                             (v4f32 VR128:$src2))),
6513             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6514   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6515                             (v2i64 VR128:$src2))),
6516             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6517   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6518                             (v2f64 VR128:$src2))),
6519             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6520   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6521                             (v8i32 VR256:$src2))),
6522             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6523   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6524                             (v8f32 VR256:$src2))),
6525             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6526   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6527                             (v4i64 VR256:$src2))),
6528             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6529   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6530                             (v4f64 VR256:$src2))),
6531             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6532 }
6533
6534 /// SS41I_ternary_int - SSE 4.1 ternary operator
6535 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6536   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
6537     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6538                     (ins VR128:$src1, VR128:$src2),
6539                     !strconcat(OpcodeStr,
6540                      "\t{$src2, $dst|$dst, $src2}"),
6541                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6542                     OpSize;
6543
6544     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6545                     (ins VR128:$src1, i128mem:$src2),
6546                     !strconcat(OpcodeStr,
6547                      "\t{$src2, $dst|$dst, $src2}"),
6548                     [(set VR128:$dst,
6549                       (IntId VR128:$src1,
6550                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
6551   }
6552 }
6553
6554 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
6555 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
6556 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
6557
6558 let Predicates = [HasSSE41] in {
6559   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6560                             (v16i8 VR128:$src2))),
6561             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6562   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6563                             (v4i32 VR128:$src2))),
6564             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6565   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6566                             (v4f32 VR128:$src2))),
6567             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6568   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6569                             (v2i64 VR128:$src2))),
6570             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6571   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6572                             (v2f64 VR128:$src2))),
6573             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6574 }
6575
6576 let Predicates = [HasAVX] in
6577 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6578                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6579                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6580                        OpSize, VEX;
6581 let Predicates = [HasAVX2] in
6582 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6583                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6584                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6585                          OpSize, VEX;
6586 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6587                        "movntdqa\t{$src, $dst|$dst, $src}",
6588                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6589                        OpSize;
6590
6591 //===----------------------------------------------------------------------===//
6592 // SSE4.2 - Compare Instructions
6593 //===----------------------------------------------------------------------===//
6594
6595 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6596 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6597                               Intrinsic IntId128, bit Is2Addr = 1> {
6598   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6599        (ins VR128:$src1, VR128:$src2),
6600        !if(Is2Addr,
6601            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6602            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6603        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6604        OpSize;
6605   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6606        (ins VR128:$src1, i128mem:$src2),
6607        !if(Is2Addr,
6608            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6609            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6610        [(set VR128:$dst,
6611          (IntId128 VR128:$src1,
6612           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6613 }
6614
6615 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6616 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6617                                 Intrinsic IntId256> {
6618   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6619        (ins VR256:$src1, VR256:$src2),
6620        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6621        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6622        OpSize;
6623   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6624        (ins VR256:$src1, i256mem:$src2),
6625        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6626        [(set VR256:$dst,
6627          (IntId256 VR256:$src1,
6628           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6629 }
6630
6631 let Predicates = [HasAVX] in {
6632   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6633                                      0>, VEX_4V;
6634
6635   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6636             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6637   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6638             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6639 }
6640
6641 let Predicates = [HasAVX2] in {
6642   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6643                                        VEX_4V;
6644 }
6645
6646 let Constraints = "$src1 = $dst" in
6647   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6648
6649 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6650           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6651 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6652           (PCMPGTQrm VR128:$src1, addr:$src2)>;
6653
6654 //===----------------------------------------------------------------------===//
6655 // SSE4.2 - String/text Processing Instructions
6656 //===----------------------------------------------------------------------===//
6657
6658 // Packed Compare Implicit Length Strings, Return Mask
6659 multiclass pseudo_pcmpistrm<string asm> {
6660   def REG : PseudoI<(outs VR128:$dst),
6661                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6662     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6663                                                   imm:$src3))]>;
6664   def MEM : PseudoI<(outs VR128:$dst),
6665                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6666     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6667                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6668 }
6669
6670 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6671   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6672   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6673 }
6674
6675 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
6676   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6677       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6678       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6679   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6680       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6681       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6682 }
6683
6684 let Defs = [XMM0, EFLAGS] in {
6685   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6686       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6687       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6688   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6689       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6690       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6691 }
6692
6693 // Packed Compare Explicit Length Strings, Return Mask
6694 multiclass pseudo_pcmpestrm<string asm> {
6695   def REG : PseudoI<(outs VR128:$dst),
6696                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6697     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6698                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6699   def MEM : PseudoI<(outs VR128:$dst),
6700                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6701     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6702                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6703 }
6704
6705 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6706   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6707   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6708 }
6709
6710 let Predicates = [HasAVX],
6711     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
6712   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6713       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6714       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6715   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6716       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6717       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6718 }
6719
6720 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
6721   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6722       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6723       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6724   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6725       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6726       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6727 }
6728
6729 // Packed Compare Implicit Length Strings, Return Index
6730 let Defs = [ECX, EFLAGS] in {
6731   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6732     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6733       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6734       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6735       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6736        (implicit EFLAGS)]>, OpSize;
6737     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6738       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6739       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6740       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6741        (implicit EFLAGS)]>, OpSize;
6742   }
6743 }
6744
6745 let Predicates = [HasAVX] in {
6746 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6747                                     VEX;
6748 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6749                                     VEX;
6750 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6751                                     VEX;
6752 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6753                                     VEX;
6754 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6755                                     VEX;
6756 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6757                                     VEX;
6758 }
6759
6760 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6761 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6762 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6763 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6764 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6765 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6766
6767 // Packed Compare Explicit Length Strings, Return Index
6768 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6769   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6770     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6771       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6772       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6773       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6774        (implicit EFLAGS)]>, OpSize;
6775     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6776       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6777       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6778        [(set ECX,
6779              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6780         (implicit EFLAGS)]>, OpSize;
6781   }
6782 }
6783
6784 let Predicates = [HasAVX] in {
6785 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6786                                     VEX;
6787 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6788                                     VEX;
6789 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6790                                     VEX;
6791 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6792                                     VEX;
6793 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6794                                     VEX;
6795 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6796                                     VEX;
6797 }
6798
6799 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6800 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6801 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6802 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6803 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6804 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6805
6806 //===----------------------------------------------------------------------===//
6807 // SSE4.2 - CRC Instructions
6808 //===----------------------------------------------------------------------===//
6809
6810 // No CRC instructions have AVX equivalents
6811
6812 // crc intrinsic instruction
6813 // This set of instructions are only rm, the only difference is the size
6814 // of r and m.
6815 let Constraints = "$src1 = $dst" in {
6816   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6817                       (ins GR32:$src1, i8mem:$src2),
6818                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6819                        [(set GR32:$dst,
6820                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6821                          (load addr:$src2)))]>;
6822   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6823                       (ins GR32:$src1, GR8:$src2),
6824                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6825                        [(set GR32:$dst,
6826                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6827   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6828                       (ins GR32:$src1, i16mem:$src2),
6829                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6830                        [(set GR32:$dst,
6831                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6832                          (load addr:$src2)))]>,
6833                          OpSize;
6834   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6835                       (ins GR32:$src1, GR16:$src2),
6836                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6837                        [(set GR32:$dst,
6838                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6839                          OpSize;
6840   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6841                       (ins GR32:$src1, i32mem:$src2),
6842                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6843                        [(set GR32:$dst,
6844                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6845                          (load addr:$src2)))]>;
6846   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6847                       (ins GR32:$src1, GR32:$src2),
6848                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6849                        [(set GR32:$dst,
6850                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6851   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6852                       (ins GR64:$src1, i8mem:$src2),
6853                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6854                        [(set GR64:$dst,
6855                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6856                          (load addr:$src2)))]>,
6857                          REX_W;
6858   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6859                       (ins GR64:$src1, GR8:$src2),
6860                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6861                        [(set GR64:$dst,
6862                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6863                          REX_W;
6864   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6865                       (ins GR64:$src1, i64mem:$src2),
6866                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6867                        [(set GR64:$dst,
6868                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6869                          (load addr:$src2)))]>,
6870                          REX_W;
6871   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6872                       (ins GR64:$src1, GR64:$src2),
6873                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6874                        [(set GR64:$dst,
6875                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6876                          REX_W;
6877 }
6878
6879 //===----------------------------------------------------------------------===//
6880 // AES-NI Instructions
6881 //===----------------------------------------------------------------------===//
6882
6883 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6884                               Intrinsic IntId128, bit Is2Addr = 1> {
6885   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6886        (ins VR128:$src1, VR128:$src2),
6887        !if(Is2Addr,
6888            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6889            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6890        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6891        OpSize;
6892   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6893        (ins VR128:$src1, i128mem:$src2),
6894        !if(Is2Addr,
6895            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6896            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6897        [(set VR128:$dst,
6898          (IntId128 VR128:$src1,
6899           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6900 }
6901
6902 // Perform One Round of an AES Encryption/Decryption Flow
6903 let Predicates = [HasAVX, HasAES] in {
6904   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6905                          int_x86_aesni_aesenc, 0>, VEX_4V;
6906   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6907                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6908   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6909                          int_x86_aesni_aesdec, 0>, VEX_4V;
6910   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6911                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6912 }
6913
6914 let Constraints = "$src1 = $dst" in {
6915   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6916                          int_x86_aesni_aesenc>;
6917   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6918                          int_x86_aesni_aesenclast>;
6919   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6920                          int_x86_aesni_aesdec>;
6921   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6922                          int_x86_aesni_aesdeclast>;
6923 }
6924
6925 let Predicates = [HasAES] in {
6926   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6927             (AESENCrr VR128:$src1, VR128:$src2)>;
6928   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6929             (AESENCrm VR128:$src1, addr:$src2)>;
6930   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6931             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
6932   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6933             (AESENCLASTrm VR128:$src1, addr:$src2)>;
6934   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6935             (AESDECrr VR128:$src1, VR128:$src2)>;
6936   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6937             (AESDECrm VR128:$src1, addr:$src2)>;
6938   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6939             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
6940   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6941             (AESDECLASTrm VR128:$src1, addr:$src2)>;
6942 }
6943
6944 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
6945   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6946             (VAESENCrr VR128:$src1, VR128:$src2)>;
6947   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6948             (VAESENCrm VR128:$src1, addr:$src2)>;
6949   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6950             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
6951   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6952             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
6953   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6954             (VAESDECrr VR128:$src1, VR128:$src2)>;
6955   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6956             (VAESDECrm VR128:$src1, addr:$src2)>;
6957   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6958             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
6959   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6960             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
6961 }
6962
6963 // Perform the AES InvMixColumn Transformation
6964 let Predicates = [HasAVX, HasAES] in {
6965   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6966       (ins VR128:$src1),
6967       "vaesimc\t{$src1, $dst|$dst, $src1}",
6968       [(set VR128:$dst,
6969         (int_x86_aesni_aesimc VR128:$src1))]>,
6970       OpSize, VEX;
6971   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6972       (ins i128mem:$src1),
6973       "vaesimc\t{$src1, $dst|$dst, $src1}",
6974       [(set VR128:$dst,
6975         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6976       OpSize, VEX;
6977 }
6978 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6979   (ins VR128:$src1),
6980   "aesimc\t{$src1, $dst|$dst, $src1}",
6981   [(set VR128:$dst,
6982     (int_x86_aesni_aesimc VR128:$src1))]>,
6983   OpSize;
6984 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6985   (ins i128mem:$src1),
6986   "aesimc\t{$src1, $dst|$dst, $src1}",
6987   [(set VR128:$dst,
6988     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6989   OpSize;
6990
6991 // AES Round Key Generation Assist
6992 let Predicates = [HasAVX, HasAES] in {
6993   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6994       (ins VR128:$src1, i8imm:$src2),
6995       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6996       [(set VR128:$dst,
6997         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6998       OpSize, VEX;
6999   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7000       (ins i128mem:$src1, i8imm:$src2),
7001       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7002       [(set VR128:$dst,
7003         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7004                                         imm:$src2))]>,
7005       OpSize, VEX;
7006 }
7007 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7008   (ins VR128:$src1, i8imm:$src2),
7009   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7010   [(set VR128:$dst,
7011     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7012   OpSize;
7013 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7014   (ins i128mem:$src1, i8imm:$src2),
7015   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7016   [(set VR128:$dst,
7017     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7018                                     imm:$src2))]>,
7019   OpSize;
7020
7021 //===----------------------------------------------------------------------===//
7022 // CLMUL Instructions
7023 //===----------------------------------------------------------------------===//
7024
7025 // Carry-less Multiplication instructions
7026 let Constraints = "$src1 = $dst" in {
7027 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7028            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7029            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7030            []>;
7031
7032 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7033            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7034            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7035            []>;
7036 }
7037
7038 // AVX carry-less Multiplication instructions
7039 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7040            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7041            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7042            []>;
7043
7044 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7045            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7046            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7047            []>;
7048
7049
7050 multiclass pclmul_alias<string asm, int immop> {
7051   def : InstAlias<!strconcat("pclmul", asm,
7052                            "dq {$src, $dst|$dst, $src}"),
7053                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7054
7055   def : InstAlias<!strconcat("pclmul", asm,
7056                              "dq {$src, $dst|$dst, $src}"),
7057                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7058
7059   def : InstAlias<!strconcat("vpclmul", asm,
7060                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7061                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7062
7063   def : InstAlias<!strconcat("vpclmul", asm,
7064                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7065                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7066 }
7067 defm : pclmul_alias<"hqhq", 0x11>;
7068 defm : pclmul_alias<"hqlq", 0x01>;
7069 defm : pclmul_alias<"lqhq", 0x10>;
7070 defm : pclmul_alias<"lqlq", 0x00>;
7071
7072 //===----------------------------------------------------------------------===//
7073 // AVX Instructions
7074 //===----------------------------------------------------------------------===//
7075
7076 //===----------------------------------------------------------------------===//
7077 // VBROADCAST - Load from memory and broadcast to all elements of the
7078 //              destination operand
7079 //
7080 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7081                     X86MemOperand x86memop, Intrinsic Int> :
7082   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7083         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7084         [(set RC:$dst, (Int addr:$src))]>, VEX;
7085
7086 // AVX2 adds register forms
7087 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7088                          Intrinsic Int> :
7089   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7090          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7091          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7092
7093 def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7094                                     int_x86_avx_vbroadcast_ss>;
7095 def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7096                                     int_x86_avx_vbroadcast_ss_256>;
7097 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7098                                     int_x86_avx_vbroadcast_sd_256>;
7099 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7100                                    int_x86_avx_vbroadcastf128_pd_256>;
7101
7102 def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7103                                         int_x86_avx2_vbroadcast_ss_ps>;
7104 def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7105                                         int_x86_avx2_vbroadcast_ss_ps_256>;
7106 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7107                                         int_x86_avx2_vbroadcast_sd_pd_256>;
7108
7109 let Predicates = [HasAVX2] in
7110 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7111                                    int_x86_avx2_vbroadcasti128>;
7112
7113 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7114           (VBROADCASTF128 addr:$src)>;
7115
7116 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7117           (VBROADCASTSSYrm addr:$src)>;
7118 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7119           (VBROADCASTSDrm addr:$src)>;
7120 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7121           (VBROADCASTSSYrm addr:$src)>;
7122 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7123           (VBROADCASTSDrm addr:$src)>;
7124
7125 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7126           (VBROADCASTSSrm addr:$src)>;
7127 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7128           (VBROADCASTSSrm addr:$src)>;
7129
7130 //===----------------------------------------------------------------------===//
7131 // VINSERTF128 - Insert packed floating-point values
7132 //
7133 let neverHasSideEffects = 1 in {
7134 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7135           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7136           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7137           []>, VEX_4V;
7138 let mayLoad = 1 in
7139 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7140           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7141           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7142           []>, VEX_4V;
7143 }
7144
7145 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7146           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7147 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7148           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7149 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7150           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7151
7152 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7153                                    (i32 imm)),
7154           (VINSERTF128rr VR256:$src1, VR128:$src2,
7155                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7156 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7157                                    (i32 imm)),
7158           (VINSERTF128rr VR256:$src1, VR128:$src2,
7159                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7160 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7161                                    (i32 imm)),
7162           (VINSERTF128rr VR256:$src1, VR128:$src2,
7163                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7164 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7165                                    (i32 imm)),
7166           (VINSERTF128rr VR256:$src1, VR128:$src2,
7167                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7168 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7169                                    (i32 imm)),
7170           (VINSERTF128rr VR256:$src1, VR128:$src2,
7171                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7172 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7173                                    (i32 imm)),
7174           (VINSERTF128rr VR256:$src1, VR128:$src2,
7175                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7176
7177 //===----------------------------------------------------------------------===//
7178 // VEXTRACTF128 - Extract packed floating-point values
7179 //
7180 let neverHasSideEffects = 1 in {
7181 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7182           (ins VR256:$src1, i8imm:$src2),
7183           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7184           []>, VEX;
7185 let mayStore = 1 in
7186 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7187           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7188           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7189           []>, VEX;
7190 }
7191
7192 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7193           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7194 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7195           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7196 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7197           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7198
7199 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7200           (v4f32 (VEXTRACTF128rr
7201                     (v8f32 VR256:$src1),
7202                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7203 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7204           (v2f64 (VEXTRACTF128rr
7205                     (v4f64 VR256:$src1),
7206                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7207 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7208           (v4i32 (VEXTRACTF128rr
7209                     (v8i32 VR256:$src1),
7210                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7211 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7212           (v2i64 (VEXTRACTF128rr
7213                     (v4i64 VR256:$src1),
7214                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7215 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7216           (v8i16 (VEXTRACTF128rr
7217                     (v16i16 VR256:$src1),
7218                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7219 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7220           (v16i8 (VEXTRACTF128rr
7221                     (v32i8 VR256:$src1),
7222                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7223
7224 //===----------------------------------------------------------------------===//
7225 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7226 //
7227 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7228                           Intrinsic IntLd, Intrinsic IntLd256,
7229                           Intrinsic IntSt, Intrinsic IntSt256,
7230                           PatFrag pf128, PatFrag pf256> {
7231   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7232              (ins VR128:$src1, f128mem:$src2),
7233              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7234              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7235              VEX_4V;
7236   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7237              (ins VR256:$src1, f256mem:$src2),
7238              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7239              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7240              VEX_4V;
7241   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7242              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7243              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7244              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7245   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7246              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7247              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7248              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7249 }
7250
7251 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7252                                  int_x86_avx_maskload_ps,
7253                                  int_x86_avx_maskload_ps_256,
7254                                  int_x86_avx_maskstore_ps,
7255                                  int_x86_avx_maskstore_ps_256,
7256                                  memopv4f32, memopv8f32>;
7257 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7258                                  int_x86_avx_maskload_pd,
7259                                  int_x86_avx_maskload_pd_256,
7260                                  int_x86_avx_maskstore_pd,
7261                                  int_x86_avx_maskstore_pd_256,
7262                                  memopv2f64, memopv4f64>;
7263
7264 //===----------------------------------------------------------------------===//
7265 // VPERMIL - Permute Single and Double Floating-Point Values
7266 //
7267 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7268                       RegisterClass RC, X86MemOperand x86memop_f,
7269                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7270                       Intrinsic IntVar, Intrinsic IntImm> {
7271   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7272              (ins RC:$src1, RC:$src2),
7273              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7274              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7275   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7276              (ins RC:$src1, x86memop_i:$src2),
7277              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7278              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
7279
7280   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7281              (ins RC:$src1, i8imm:$src2),
7282              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7283              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7284   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7285              (ins x86memop_f:$src1, i8imm:$src2),
7286              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7287              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7288 }
7289
7290 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7291                              memopv4f32, memopv4i32,
7292                              int_x86_avx_vpermilvar_ps,
7293                              int_x86_avx_vpermil_ps>;
7294 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7295                              memopv8f32, memopv8i32,
7296                              int_x86_avx_vpermilvar_ps_256,
7297                              int_x86_avx_vpermil_ps_256>;
7298 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7299                              memopv2f64, memopv2i64,
7300                              int_x86_avx_vpermilvar_pd,
7301                              int_x86_avx_vpermil_pd>;
7302 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7303                              memopv4f64, memopv4i64,
7304                              int_x86_avx_vpermilvar_pd_256,
7305                              int_x86_avx_vpermil_pd_256>;
7306
7307 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7308           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7309 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7310           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7311 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7312           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7313 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7314           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7315
7316 //===----------------------------------------------------------------------===//
7317 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7318 //
7319 let neverHasSideEffects = 1 in {
7320 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7321           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7322           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7323           []>, VEX_4V;
7324 let mayLoad = 1 in
7325 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7326           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7327           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7328           []>, VEX_4V;
7329 }
7330
7331 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7332           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7333 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7334           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7335 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7336           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7337
7338 def : Pat<(int_x86_avx_vperm2f128_ps_256
7339                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7340           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7341 def : Pat<(int_x86_avx_vperm2f128_pd_256
7342                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7343           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7344 def : Pat<(int_x86_avx_vperm2f128_si_256
7345                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
7346           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7347
7348 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7349           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7350 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7351           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7352 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7353           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7354 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7355           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7356 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7357           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7358 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7359           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7360
7361 //===----------------------------------------------------------------------===//
7362 // VZERO - Zero YMM registers
7363 //
7364 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7365             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7366   // Zero All YMM registers
7367   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7368                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7369
7370   // Zero Upper bits of YMM registers
7371   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7372                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7373 }
7374
7375 //===----------------------------------------------------------------------===//
7376 // Half precision conversion instructions
7377 //===----------------------------------------------------------------------===//
7378 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7379 let Predicates = [HasAVX, HasF16C] in {
7380   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7381              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7382              [(set RC:$dst, (Int VR128:$src))]>,
7383              T8, OpSize, VEX;
7384   let neverHasSideEffects = 1, mayLoad = 1 in
7385   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7386              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7387 }
7388 }
7389
7390 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7391 let Predicates = [HasAVX, HasF16C] in {
7392   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7393                (ins RC:$src1, i32i8imm:$src2),
7394                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7395                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7396                TA, OpSize, VEX;
7397   let neverHasSideEffects = 1, mayLoad = 1 in
7398   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7399                (ins RC:$src1, i32i8imm:$src2),
7400                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7401                TA, OpSize, VEX;
7402 }
7403 }
7404
7405 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7406 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7407 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7408 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7409
7410 //===----------------------------------------------------------------------===//
7411 // AVX2 Instructions
7412 //===----------------------------------------------------------------------===//
7413
7414 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7415 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7416                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7417                  X86MemOperand x86memop> {
7418   let isCommutable = 1 in
7419   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7420         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7421         !strconcat(OpcodeStr,
7422             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7423         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7424         VEX_4V;
7425   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7426         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7427         !strconcat(OpcodeStr,
7428             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7429         [(set RC:$dst,
7430           (IntId RC:$src1,
7431            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7432         VEX_4V;
7433 }
7434
7435 let isCommutable = 0 in {
7436 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7437                                    VR128, memopv16i8, i128mem>;
7438 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7439                                     VR256, memopv32i8, i256mem>;
7440 }
7441
7442 //===----------------------------------------------------------------------===//
7443 // VPBROADCAST - Load from memory and broadcast to all elements of the
7444 //               destination operand
7445 //
7446 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7447                           X86MemOperand x86memop, PatFrag ld_frag,
7448                           Intrinsic Int128, Intrinsic Int256> {
7449   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7450                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7451                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7452   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7453                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7454                   [(set VR128:$dst,
7455                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7456   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7457                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7458                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7459   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7460                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7461                    [(set VR256:$dst,
7462                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7463 }
7464
7465 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7466                                     int_x86_avx2_pbroadcastb_128,
7467                                     int_x86_avx2_pbroadcastb_256>;
7468 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7469                                     int_x86_avx2_pbroadcastw_128,
7470                                     int_x86_avx2_pbroadcastw_256>;
7471 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7472                                     int_x86_avx2_pbroadcastd_128,
7473                                     int_x86_avx2_pbroadcastd_256>;
7474 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7475                                     int_x86_avx2_pbroadcastq_128,
7476                                     int_x86_avx2_pbroadcastq_256>;
7477
7478 //===----------------------------------------------------------------------===//
7479 // VPERM - Permute instructions
7480 //
7481
7482 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7483                      Intrinsic Int> {
7484   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7485                    (ins VR256:$src1, VR256:$src2),
7486                    !strconcat(OpcodeStr,
7487                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7488                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7489   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7490                    (ins VR256:$src1, i256mem:$src2),
7491                    !strconcat(OpcodeStr,
7492                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7493                    [(set VR256:$dst, (Int VR256:$src1, (mem_frag addr:$src2)))]>,
7494                    VEX_4V;
7495 }
7496
7497 defm VPERMD : avx2_perm<0x36, "vpermd", memopv8i32, int_x86_avx2_permd>;
7498 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7499
7500 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7501                          Intrinsic Int> {
7502   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7503                      (ins VR256:$src1, i8imm:$src2),
7504                      !strconcat(OpcodeStr,
7505                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7506                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7507   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7508                      (ins i256mem:$src1, i8imm:$src2),
7509                      !strconcat(OpcodeStr,
7510                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7511                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7512                      VEX;
7513 }
7514
7515 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7516                             VEX_W;
7517 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7518                              VEX_W;
7519
7520 //===----------------------------------------------------------------------===//
7521 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7522 //
7523 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7524           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7525           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7526           [(set VR256:$dst,
7527            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7528           VEX_4V;
7529 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7530           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7531           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7532           [(set VR256:$dst,
7533            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7534             imm:$src3))]>,
7535           VEX_4V;
7536
7537 //===----------------------------------------------------------------------===//
7538 // VINSERTI128 - Insert packed integer values
7539 //
7540 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7541           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7542           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7543           [(set VR256:$dst,
7544             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7545           VEX_4V;
7546 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7547           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7548           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7549           [(set VR256:$dst,
7550             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7551              imm:$src3))]>, VEX_4V;
7552
7553 //===----------------------------------------------------------------------===//
7554 // VEXTRACTI128 - Extract packed integer values
7555 //
7556 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7557           (ins VR256:$src1, i8imm:$src2),
7558           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7559           [(set VR128:$dst,
7560             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7561           VEX;
7562 let neverHasSideEffects = 1, mayStore = 1 in
7563 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7564           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7565           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7566
7567 //===----------------------------------------------------------------------===//
7568 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7569 //
7570 multiclass avx2_pmovmask<string OpcodeStr,
7571                          Intrinsic IntLd128, Intrinsic IntLd256,
7572                          Intrinsic IntSt128, Intrinsic IntSt256,
7573                          PatFrag pf128, PatFrag pf256> {
7574   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7575              (ins VR128:$src1, i128mem:$src2),
7576              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7577              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7578   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7579              (ins VR256:$src1, i256mem:$src2),
7580              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7581              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7582   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7583              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7584              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7585              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7586   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7587              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7588              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7589              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7590 }
7591
7592 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7593                                 int_x86_avx2_maskload_d,
7594                                 int_x86_avx2_maskload_d_256,
7595                                 int_x86_avx2_maskstore_d,
7596                                 int_x86_avx2_maskstore_d_256,
7597                                 memopv4i32, memopv8i32>;
7598 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7599                                 int_x86_avx2_maskload_q,
7600                                 int_x86_avx2_maskload_q_256,
7601                                 int_x86_avx2_maskstore_q,
7602                                 int_x86_avx2_maskstore_q_256,
7603                                 memopv2i64, memopv4i64>, VEX_W;