lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<0, 2, [SDTCisVT<0, v4f32>,
  73                                           SDTCisVT<1, v4f32>]>;
  74 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // SSE Complex Patterns
  78 //===----------------------------------------------------------------------===//
  79
  80 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  81 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  82 // forms.
  83 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  84                                   [SDNPHasChain, SDNPMayLoad]>;
  85 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  86                                   [SDNPHasChain, SDNPMayLoad]>;
  87
  88 def ssmem : Operand<v4f32> {
  89   let PrintMethod = "printf32mem";
  90   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  91   let ParserMatchClass = X86MemAsmOperand;
  92 }
  93 def sdmem : Operand<v2f64> {
  94   let PrintMethod = "printf64mem";
  95   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  96   let ParserMatchClass = X86MemAsmOperand;
  97 }
  98
  99 //===----------------------------------------------------------------------===//
 100 // SSE pattern fragments
 101 //===----------------------------------------------------------------------===//
 102
 103 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 104 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 105 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 106 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 107
 108 // Like 'store', but always requires vector alignment.
 109 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 110                            (store node:$val, node:$ptr), [{
 111   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 112 }]>;
 113
 114 // Like 'load', but always requires vector alignment.
 115 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 116   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 117 }]>;
 118
 119 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 120 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 121 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 122 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 123 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 124 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 125
 126 // Like 'load', but uses special alignment checks suitable for use in
 127 // memory operands in most SSE instructions, which are required to
 128 // be naturally aligned on some targets but not on others.
 129 // FIXME: Actually implement support for targets that don't require the
 130 //        alignment. This probably wants a subtarget predicate.
 131 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 132   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 133 }]>;
 134
 135 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 136 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 137 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 138 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 139 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 140 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 141 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 142
 143 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 144 // 16-byte boundary.
 145 // FIXME: 8 byte alignment for mmx reads is not required
 146 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 147   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 148 }]>;
 149
 150 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 151 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 152 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 153 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 154
 155 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 156 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 157 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 158 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 159 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 160 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 161
 162 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 163                            (bitconvert (v2i64 (X86vzmovl
 164                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 165 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 166                            (bitconvert (v4i32 (X86vzmovl
 167                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 168
 169 def vzload_v2i64 : PatFrag<(ops node:$src),
 170                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 171
 172
 173 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 174   return N->isExactlyValue(+0.0);
 175 }]>;
 176
 177 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 178   // Transformation function: imm >> 3
 179   return getI32Imm(N->getZExtValue() >> 3);
 180 }]>;
 181
 182 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 183 // SHUFP* etc. imm.
 184 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 185   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 186 }]>;
 187
 188 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 189 // PSHUFHW imm.
 190 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 191   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 192 }]>;
 193
 194 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 195 // PSHUFLW imm.
 196 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 197   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 198 }]>;
 199
 200 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 201                        (vector_shuffle node:$lhs, node:$rhs), [{
 202   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 203   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 204 }]>;
 205
 206 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 207                       (vector_shuffle node:$lhs, node:$rhs), [{
 208   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 209 }]>;
 210
 211 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 212                       (vector_shuffle node:$lhs, node:$rhs), [{
 213   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 214 }]>;
 215
 216 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 217                             (vector_shuffle node:$lhs, node:$rhs), [{
 218   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 219 }]>;
 220
 221 def movhp : PatFrag<(ops node:$lhs, node:$rhs),
 222                     (vector_shuffle node:$lhs, node:$rhs), [{
 223   return X86::isMOVHPMask(cast<ShuffleVectorSDNode>(N));
 224 }]>;
 225
 226 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 227                     (vector_shuffle node:$lhs, node:$rhs), [{
 228   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 229 }]>;
 230
 231 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 232                    (vector_shuffle node:$lhs, node:$rhs), [{
 233   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 234 }]>;
 235
 236 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 237                        (vector_shuffle node:$lhs, node:$rhs), [{
 238   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 239 }]>;
 240
 241 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 242                        (vector_shuffle node:$lhs, node:$rhs), [{
 243   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 244 }]>;
 245
 246 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 247                      (vector_shuffle node:$lhs, node:$rhs), [{
 248   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 249 }]>;
 250
 251 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 252                      (vector_shuffle node:$lhs, node:$rhs), [{
 253   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 254 }]>;
 255
 256 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 257                            (vector_shuffle node:$lhs, node:$rhs), [{
 258   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 259 }]>;
 260
 261 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 262                            (vector_shuffle node:$lhs, node:$rhs), [{
 263   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 264 }]>;
 265
 266 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 267                      (vector_shuffle node:$lhs, node:$rhs), [{
 268   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 269 }], SHUFFLE_get_shuf_imm>;
 270
 271 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 272                     (vector_shuffle node:$lhs, node:$rhs), [{
 273   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 274 }], SHUFFLE_get_shuf_imm>;
 275
 276 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 277                       (vector_shuffle node:$lhs, node:$rhs), [{
 278   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 279 }], SHUFFLE_get_pshufhw_imm>;
 280
 281 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 282                       (vector_shuffle node:$lhs, node:$rhs), [{
 283   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 284 }], SHUFFLE_get_pshuflw_imm>;
 285
 286 //===----------------------------------------------------------------------===//
 287 // SSE scalar FP Instructions
 288 //===----------------------------------------------------------------------===//
 289
 290 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 291 // scheduler into a branch sequence.
 292 // These are expanded by the scheduler.
 293 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 294   def CMOV_FR32 : I<0, Pseudo,
 295                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 296                     "#CMOV_FR32 PSEUDO!",
 297                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 298                                                   EFLAGS))]>;
 299   def CMOV_FR64 : I<0, Pseudo,
 300                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 301                     "#CMOV_FR64 PSEUDO!",
 302                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 303                                                   EFLAGS))]>;
 304   def CMOV_V4F32 : I<0, Pseudo,
 305                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 306                     "#CMOV_V4F32 PSEUDO!",
 307                     [(set VR128:$dst,
 308                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 309                                           EFLAGS)))]>;
 310   def CMOV_V2F64 : I<0, Pseudo,
 311                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 312                     "#CMOV_V2F64 PSEUDO!",
 313                     [(set VR128:$dst,
 314                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 315                                           EFLAGS)))]>;
 316   def CMOV_V2I64 : I<0, Pseudo,
 317                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 318                     "#CMOV_V2I64 PSEUDO!",
 319                     [(set VR128:$dst,
 320                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 321                                           EFLAGS)))]>;
 322 }
 323
 324 //===----------------------------------------------------------------------===//
 325 // SSE1 Instructions
 326 //===----------------------------------------------------------------------===//
 327
 328 // Move Instructions
 329 let neverHasSideEffects = 1 in
 330 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 331                   "movss\t{$src, $dst|$dst, $src}", []>;
 332 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 333 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 334                   "movss\t{$src, $dst|$dst, $src}",
 335                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 336 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 337                   "movss\t{$src, $dst|$dst, $src}",
 338                   [(store FR32:$src, addr:$dst)]>;
 339
 340 // Conversion instructions
 341 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 342                       "cvttss2si\t{$src, $dst|$dst, $src}",
 343                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 344 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 345                       "cvttss2si\t{$src, $dst|$dst, $src}",
 346                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 347 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 348                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 349                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 350 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 351                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 352                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 353
 354 // Match intrinsics which expect XMM operand(s).
 355 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 356                          "cvtss2si\t{$src, $dst|$dst, $src}",
 357                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 358 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 359                          "cvtss2si\t{$src, $dst|$dst, $src}",
 360                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 361                                            (load addr:$src)))]>;
 362
 363 // Match intrinisics which expect MM and XMM operand(s).
 364 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 365                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 366                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 367 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 368                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 369                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 370                                            (load addr:$src)))]>;
 371 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 372                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 373                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 374 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 375                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 376                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 377                                            (load addr:$src)))]>;
 378 let Constraints = "$src1 = $dst" in {
 379   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 380                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 381                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 382                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 383                                            VR64:$src2))]>;
 384   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 385                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 386                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 387                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 388                                             (load addr:$src2)))]>;
 389 }
 390
 391 // Aliases for intrinsics
 392 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 393                           "cvttss2si\t{$src, $dst|$dst, $src}",
 394                           [(set GR32:$dst,
 395                             (int_x86_sse_cvttss2si VR128:$src))]>;
 396 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 397                           "cvttss2si\t{$src, $dst|$dst, $src}",
 398                           [(set GR32:$dst,
 399                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 400
 401 let Constraints = "$src1 = $dst" in {
 402   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 403                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 404                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 405                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 406                                               GR32:$src2))]>;
 407   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 408                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 409                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 410                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 411                                               (loadi32 addr:$src2)))]>;
 412 }
 413
 414 // Comparison instructions
 415 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 416   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 417                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 418                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 419 let mayLoad = 1 in
 420   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 421                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 422                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 423 }
 424
 425 let Defs = [EFLAGS] in {
 426 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 427                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 428                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 429 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 430                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 431                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 432                     (implicit EFLAGS)]>;
 433 } // Defs = [EFLAGS]
 434
 435 // Aliases to match intrinsics which expect XMM operand(s).
 436 let Constraints = "$src1 = $dst" in {
 437   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 438                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src,
 439                                                 SSECC:$cc),
 440                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 441                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 442                                                 VR128:$src, imm:$cc))]>;
 443   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 444                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src,
 445                                                 SSECC:$cc),
 446                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 447                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 448                                            (load addr:$src), imm:$cc))]>;
 449 }
 450
 451 let Defs = [EFLAGS] in {
 452 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 453                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 454                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 455                         (implicit EFLAGS)]>;
 456 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 457                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 458                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 459                         (implicit EFLAGS)]>;
 460
 461 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 462                       "comiss\t{$src2, $src1|$src1, $src2}",
 463                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 464                        (implicit EFLAGS)]>;
 465 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 466                       "comiss\t{$src2, $src1|$src1, $src2}",
 467                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 468                        (implicit EFLAGS)]>;
 469 } // Defs = [EFLAGS]
 470
 471 // Aliases of packed SSE1 instructions for scalar use. These all have names
 472 // that start with 'Fs'.
 473
 474 // Alias instructions that map fld0 to pxor for sse.
 475 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1 in
 476 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 477                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 478                Requires<[HasSSE1]>, TB, OpSize;
 479
 480 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 481 // disregarded.
 482 let neverHasSideEffects = 1 in
 483 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 484                      "movaps\t{$src, $dst|$dst, $src}", []>;
 485
 486 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 487 // disregarded.
 488 let canFoldAsLoad = 1 in
 489 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 490                      "movaps\t{$src, $dst|$dst, $src}",
 491                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 492
 493 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 494 let Constraints = "$src1 = $dst" in {
 495 let isCommutable = 1 in {
 496   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 497                                        (ins FR32:$src1, FR32:$src2),
 498                       "andps\t{$src2, $dst|$dst, $src2}",
 499                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 500   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 501                                        (ins FR32:$src1, FR32:$src2),
 502                       "orps\t{$src2, $dst|$dst, $src2}",
 503                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 504   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 505                                        (ins FR32:$src1, FR32:$src2),
 506                       "xorps\t{$src2, $dst|$dst, $src2}",
 507                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 508 }
 509
 510 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 511                                      (ins FR32:$src1, f128mem:$src2),
 512                     "andps\t{$src2, $dst|$dst, $src2}",
 513                     [(set FR32:$dst, (X86fand FR32:$src1,
 514                                       (memopfsf32 addr:$src2)))]>;
 515 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 516                                      (ins FR32:$src1, f128mem:$src2),
 517                     "orps\t{$src2, $dst|$dst, $src2}",
 518                     [(set FR32:$dst, (X86for FR32:$src1,
 519                                       (memopfsf32 addr:$src2)))]>;
 520 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 521                                      (ins FR32:$src1, f128mem:$src2),
 522                     "xorps\t{$src2, $dst|$dst, $src2}",
 523                     [(set FR32:$dst, (X86fxor FR32:$src1,
 524                                       (memopfsf32 addr:$src2)))]>;
 525
 526 let neverHasSideEffects = 1 in {
 527 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 528                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 529                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 530 let mayLoad = 1 in
 531 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 532                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 533                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 534 }
 535 }
 536
 537 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 538 ///
 539 /// In addition, we also have a special variant of the scalar form here to
 540 /// represent the associated intrinsic operation.  This form is unlike the
 541 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 542 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 543 ///
 544 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 545 /// six "instructions".
 546 ///
 547 let Constraints = "$src1 = $dst" in {
 548 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 549                                   SDNode OpNode, Intrinsic F32Int,
 550                                   bit Commutable = 0> {
 551   // Scalar operation, reg+reg.
 552   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 553                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 554                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 555     let isCommutable = Commutable;
 556   }
 557
 558   // Scalar operation, reg+mem.
 559   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 560                                  (ins FR32:$src1, f32mem:$src2),
 561                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 562                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 563
 564   // Vector operation, reg+reg.
 565   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 566                                  (ins VR128:$src1, VR128:$src2),
 567                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 568                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 569     let isCommutable = Commutable;
 570   }
 571
 572   // Vector operation, reg+mem.
 573   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 574                                  (ins VR128:$src1, f128mem:$src2),
 575                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 576              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 577
 578   // Intrinsic operation, reg+reg.
 579   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 580                                      (ins VR128:$src1, VR128:$src2),
 581                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 582                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]>;
 583
 584   // Intrinsic operation, reg+mem.
 585   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 586                                      (ins VR128:$src1, ssmem:$src2),
 587                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 588                      [(set VR128:$dst, (F32Int VR128:$src1,
 589                                                sse_load_f32:$src2))]>;
 590 }
 591 }
 592
 593 // Arithmetic instructions
 594 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 595 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 596 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 597 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 598
 599 /// sse1_fp_binop_rm - Other SSE1 binops
 600 ///
 601 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 602 /// instructions for a full-vector intrinsic form.  Operations that map
 603 /// onto C operators don't use this form since they just use the plain
 604 /// vector form instead of having a separate vector intrinsic form.
 605 ///
 606 /// This provides a total of eight "instructions".
 607 ///
 608 let Constraints = "$src1 = $dst" in {
 609 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 610                             SDNode OpNode,
 611                             Intrinsic F32Int,
 612                             Intrinsic V4F32Int,
 613                             bit Commutable = 0> {
 614
 615   // Scalar operation, reg+reg.
 616   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 617                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 618                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 619     let isCommutable = Commutable;
 620   }
 621
 622   // Scalar operation, reg+mem.
 623   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 624                                  (ins FR32:$src1, f32mem:$src2),
 625                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 626                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 627
 628   // Vector operation, reg+reg.
 629   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 630                                  (ins VR128:$src1, VR128:$src2),
 631                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 632                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 633     let isCommutable = Commutable;
 634   }
 635
 636   // Vector operation, reg+mem.
 637   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 638                                  (ins VR128:$src1, f128mem:$src2),
 639                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 640              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 641
 642   // Intrinsic operation, reg+reg.
 643   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 644                                      (ins VR128:$src1, VR128:$src2),
 645                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 646                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 647     let isCommutable = Commutable;
 648   }
 649
 650   // Intrinsic operation, reg+mem.
 651   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 652                                      (ins VR128:$src1, ssmem:$src2),
 653                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 654                      [(set VR128:$dst, (F32Int VR128:$src1,
 655                                                sse_load_f32:$src2))]>;
 656
 657   // Vector intrinsic operation, reg+reg.
 658   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 659                                      (ins VR128:$src1, VR128:$src2),
 660                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 661                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 662     let isCommutable = Commutable;
 663   }
 664
 665   // Vector intrinsic operation, reg+mem.
 666   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 667                                      (ins VR128:$src1, f128mem:$src2),
 668                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 669            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 670 }
 671 }
 672
 673 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 674                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 675 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 676                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 677
 678 //===----------------------------------------------------------------------===//
 679 // SSE packed FP Instructions
 680
 681 // Move Instructions
 682 let neverHasSideEffects = 1 in
 683 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 684                    "movaps\t{$src, $dst|$dst, $src}", []>;
 685 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 686 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 687                    "movaps\t{$src, $dst|$dst, $src}",
 688                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 689
 690 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 691                    "movaps\t{$src, $dst|$dst, $src}",
 692                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 693
 694 let neverHasSideEffects = 1 in
 695 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 696                    "movups\t{$src, $dst|$dst, $src}", []>;
 697 let canFoldAsLoad = 1 in
 698 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 699                    "movups\t{$src, $dst|$dst, $src}",
 700                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 701 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 702                    "movups\t{$src, $dst|$dst, $src}",
 703                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 704
 705 // Intrinsic forms of MOVUPS load and store
 706 let canFoldAsLoad = 1 in
 707 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 708                        "movups\t{$src, $dst|$dst, $src}",
 709                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 710 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 711                        "movups\t{$src, $dst|$dst, $src}",
 712                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 713
 714 let Constraints = "$src1 = $dst" in {
 715   let AddedComplexity = 20 in {
 716     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 717                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 718                        "movlps\t{$src2, $dst|$dst, $src2}",
 719        [(set VR128:$dst,
 720          (movlp VR128:$src1,
 721                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 722     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 723                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 724                        "movhps\t{$src2, $dst|$dst, $src2}",
 725        [(set VR128:$dst,
 726          (movhp VR128:$src1,
 727                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 728   } // AddedComplexity
 729 } // Constraints = "$src1 = $dst"
 730
 731
 732 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 733                    "movlps\t{$src, $dst|$dst, $src}",
 734                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 735                                  (iPTR 0))), addr:$dst)]>;
 736
 737 // v2f64 extract element 1 is always custom lowered to unpack high to low
 738 // and extract element 0 so the non-store version isn't too horrible.
 739 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 740                    "movhps\t{$src, $dst|$dst, $src}",
 741                    [(store (f64 (vector_extract
 742                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 743                                          (undef)), (iPTR 0))), addr:$dst)]>;
 744
 745 let Constraints = "$src1 = $dst" in {
 746 let AddedComplexity = 20 in {
 747 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 748                                      (ins VR128:$src1, VR128:$src2),
 749                     "movlhps\t{$src2, $dst|$dst, $src2}",
 750                     [(set VR128:$dst,
 751                       (v4f32 (movhp VR128:$src1, VR128:$src2)))]>;
 752
 753 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 754                                      (ins VR128:$src1, VR128:$src2),
 755                     "movhlps\t{$src2, $dst|$dst, $src2}",
 756                     [(set VR128:$dst,
 757                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 758 } // AddedComplexity
 759 } // Constraints = "$src1 = $dst"
 760
 761 let AddedComplexity = 20 in {
 762 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 763           (MOVLHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
 764 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 765           (MOVLHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
 766 }
 767
 768
 769
 770 // Arithmetic
 771
 772 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 773 ///
 774 /// In addition, we also have a special variant of the scalar form here to
 775 /// represent the associated intrinsic operation.  This form is unlike the
 776 /// plain scalar form, in that it takes an entire vector (instead of a
 777 /// scalar) and leaves the top elements undefined.
 778 ///
 779 /// And, we have a special variant form for a full-vector intrinsic form.
 780 ///
 781 /// These four forms can each have a reg or a mem operand, so there are a
 782 /// total of eight "instructions".
 783 ///
 784 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 785                            SDNode OpNode,
 786                            Intrinsic F32Int,
 787                            Intrinsic V4F32Int,
 788                            bit Commutable = 0> {
 789   // Scalar operation, reg.
 790   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 791                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 792                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 793     let isCommutable = Commutable;
 794   }
 795
 796   // Scalar operation, mem.
 797   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 798                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 799                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 800
 801   // Vector operation, reg.
 802   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 803               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 804               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 805     let isCommutable = Commutable;
 806   }
 807
 808   // Vector operation, mem.
 809   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 810                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 811                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 812
 813   // Intrinsic operation, reg.
 814   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 815                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 816                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 817     let isCommutable = Commutable;
 818   }
 819
 820   // Intrinsic operation, mem.
 821   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 822                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 823                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 824
 825   // Vector intrinsic operation, reg
 826   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 827                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 828                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 829     let isCommutable = Commutable;
 830   }
 831
 832   // Vector intrinsic operation, mem
 833   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 834                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 835                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 836 }
 837
 838 // Square root.
 839 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 840                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 841
 842 // Reciprocal approximations. Note that these typically require refinement
 843 // in order to obtain suitable precision.
 844 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 845                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 846 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 847                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 848
 849 // Logical
 850 let Constraints = "$src1 = $dst" in {
 851   let isCommutable = 1 in {
 852     def ANDPSrr : PSI<0x54, MRMSrcReg,
 853                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 854                       "andps\t{$src2, $dst|$dst, $src2}",
 855                       [(set VR128:$dst, (v2i64
 856                                          (and VR128:$src1, VR128:$src2)))]>;
 857     def ORPSrr  : PSI<0x56, MRMSrcReg,
 858                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 859                       "orps\t{$src2, $dst|$dst, $src2}",
 860                       [(set VR128:$dst, (v2i64
 861                                          (or VR128:$src1, VR128:$src2)))]>;
 862     def XORPSrr : PSI<0x57, MRMSrcReg,
 863                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 864                       "xorps\t{$src2, $dst|$dst, $src2}",
 865                       [(set VR128:$dst, (v2i64
 866                                          (xor VR128:$src1, VR128:$src2)))]>;
 867   }
 868
 869   def ANDPSrm : PSI<0x54, MRMSrcMem,
 870                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 871                     "andps\t{$src2, $dst|$dst, $src2}",
 872                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 873                                        (memopv2i64 addr:$src2)))]>;
 874   def ORPSrm  : PSI<0x56, MRMSrcMem,
 875                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 876                     "orps\t{$src2, $dst|$dst, $src2}",
 877                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 878                                        (memopv2i64 addr:$src2)))]>;
 879   def XORPSrm : PSI<0x57, MRMSrcMem,
 880                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 881                     "xorps\t{$src2, $dst|$dst, $src2}",
 882                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 883                                        (memopv2i64 addr:$src2)))]>;
 884   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 885                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 886                      "andnps\t{$src2, $dst|$dst, $src2}",
 887                      [(set VR128:$dst,
 888                        (v2i64 (and (xor VR128:$src1,
 889                                     (bc_v2i64 (v4i32 immAllOnesV))),
 890                                VR128:$src2)))]>;
 891   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 892                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 893                      "andnps\t{$src2, $dst|$dst, $src2}",
 894                      [(set VR128:$dst,
 895                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 896                                     (bc_v2i64 (v4i32 immAllOnesV))),
 897                                (memopv2i64 addr:$src2))))]>;
 898 }
 899
 900 let Constraints = "$src1 = $dst" in {
 901   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 902                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 903                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 904                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 905                                                         VR128:$src, imm:$cc))]>;
 906   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 907                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 908                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 909                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 910                                             (memop addr:$src), imm:$cc))]>;
 911 }
 912 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
 913           (CMPPSrri VR128:$src1, VR128:$src2, imm:$cc)>;
 914 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
 915           (CMPPSrmi VR128:$src1, addr:$src2, imm:$cc)>;
 916
 917 // Shuffle and unpack instructions
 918 let Constraints = "$src1 = $dst" in {
 919   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 920     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 921                           (outs VR128:$dst), (ins VR128:$src1,
 922                            VR128:$src2, i8imm:$src3),
 923                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 924                           [(set VR128:$dst,
 925                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
 926   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 927                         (outs VR128:$dst), (ins VR128:$src1,
 928                          f128mem:$src2, i8imm:$src3),
 929                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 930                         [(set VR128:$dst,
 931                           (v4f32 (shufp:$src3
 932                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
 933
 934   let AddedComplexity = 10 in {
 935     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 936                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 937                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 938                          [(set VR128:$dst,
 939                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
 940     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 941                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 942                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 943                          [(set VR128:$dst,
 944                            (v4f32 (unpckh VR128:$src1,
 945                                           (memopv4f32 addr:$src2))))]>;
 946
 947     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 948                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 949                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 950                          [(set VR128:$dst,
 951                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
 952     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 953                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 954                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 955                          [(set VR128:$dst,
 956                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
 957   } // AddedComplexity
 958 } // Constraints = "$src1 = $dst"
 959
 960 // Mask creation
 961 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 962                      "movmskps\t{$src, $dst|$dst, $src}",
 963                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 964 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 965                      "movmskpd\t{$src, $dst|$dst, $src}",
 966                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 967
 968 // Prefetch intrinsic.
 969 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 970     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 971 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 972     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 973 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 974     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 975 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 976     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 977
 978 // Non-temporal stores
 979 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 980                     "movntps\t{$src, $dst|$dst, $src}",
 981                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 982
 983 // Load, store, and memory fence
 984 def SFENCE : PSI<0xAE, MRM7r, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 985
 986 // MXCSR register
 987 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 988                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 989 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 990                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 991
 992 // Alias instructions that map zero vector to pxor / xorp* for sse.
 993 // We set canFoldAsLoad because this can be converted to a constant-pool
 994 // load of an all-zeros value if folding it would be beneficial.
 995 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 996     isCodeGenOnly = 1 in
 997 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 998                  "xorps\t$dst, $dst",
 999                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1000
1001 let Predicates = [HasSSE1] in {
1002   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
1003   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
1004   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
1005   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
1006   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
1007 }
1008
1009 // FR32 to 128-bit vector conversion.
1010 let isAsCheapAsAMove = 1 in
1011 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
1012                       "movss\t{$src, $dst|$dst, $src}",
1013                       [(set VR128:$dst,
1014                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1015 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1016                      "movss\t{$src, $dst|$dst, $src}",
1017                      [(set VR128:$dst,
1018                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1019
1020 // FIXME: may not be able to eliminate this movss with coalescing the src and
1021 // dest register classes are different. We really want to write this pattern
1022 // like this:
1023 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1024 //           (f32 FR32:$src)>;
1025 let isAsCheapAsAMove = 1 in
1026 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
1027                      "movss\t{$src, $dst|$dst, $src}",
1028                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1029                                        (iPTR 0)))]>;
1030 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
1031                      "movss\t{$src, $dst|$dst, $src}",
1032                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1033                                    (iPTR 0))), addr:$dst)]>;
1034
1035
1036 // Move to lower bits of a VR128, leaving upper bits alone.
1037 // Three operand (but two address) aliases.
1038 let Constraints = "$src1 = $dst" in {
1039 let neverHasSideEffects = 1 in
1040   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1041                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1042                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1043
1044   let AddedComplexity = 15 in
1045     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1046                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1047                        "movss\t{$src2, $dst|$dst, $src2}",
1048                        [(set VR128:$dst,
1049                          (v4f32 (movl VR128:$src1, VR128:$src2)))]>;
1050 }
1051
1052 // Move to lower bits of a VR128 and zeroing upper bits.
1053 // Loading from memory automatically zeroing upper bits.
1054 let AddedComplexity = 20 in
1055 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1056                       "movss\t{$src, $dst|$dst, $src}",
1057                    [(set VR128:$dst, (v4f32 (X86vzmovl (v4f32 (scalar_to_vector
1058                                                     (loadf32 addr:$src))))))]>;
1059
1060 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
1061           (MOVZSS2PSrm addr:$src)>;
1062
1063 //===---------------------------------------------------------------------===//
1064 // SSE2 Instructions
1065 //===---------------------------------------------------------------------===//
1066
1067 // Move Instructions
1068 let neverHasSideEffects = 1 in
1069 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1070                   "movsd\t{$src, $dst|$dst, $src}", []>;
1071 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1072 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1073                   "movsd\t{$src, $dst|$dst, $src}",
1074                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1075 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1076                   "movsd\t{$src, $dst|$dst, $src}",
1077                   [(store FR64:$src, addr:$dst)]>;
1078
1079 // Conversion instructions
1080 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1081                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1082                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1083 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1084                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1085                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1086 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1087                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1088                       [(set FR32:$dst, (fround FR64:$src))]>;
1089 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1090                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1091                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1092 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1093                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1094                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1095 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1096                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1097                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1098
1099 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1100                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1101 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1102                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1103 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1104                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1105 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1106                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1107 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1108                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1109 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1110                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1111 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1112                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1113 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1114                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1115 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1116                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1117 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1118                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1119
1120 // SSE2 instructions with XS prefix
1121 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1122                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1123                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1124                  Requires<[HasSSE2]>;
1125 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1126                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1127                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1128                  Requires<[HasSSE2]>;
1129
1130 // Match intrinsics which expect XMM operand(s).
1131 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1132                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1133                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1134 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1135                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1136                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1137                                            (load addr:$src)))]>;
1138
1139 // Match intrinisics which expect MM and XMM operand(s).
1140 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1141                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1142                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1143 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1144                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1145                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1146                                            (memop addr:$src)))]>;
1147 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1148                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1149                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1150 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1151                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1152                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1153                                            (memop addr:$src)))]>;
1154 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1155                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1156                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1157 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1158                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1159                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1160                                             (load addr:$src)))]>;
1161
1162 // Aliases for intrinsics
1163 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1164                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1165                           [(set GR32:$dst,
1166                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1167 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1168                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1169                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1170                                             (load addr:$src)))]>;
1171
1172 // Comparison instructions
1173 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1174   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1175                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1176                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1177 let mayLoad = 1 in
1178   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1179                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1180                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1181 }
1182
1183 let Defs = [EFLAGS] in {
1184 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1185                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1186                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1187 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1188                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1189                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1190                     (implicit EFLAGS)]>;
1191 } // Defs = [EFLAGS]
1192
1193 // Aliases to match intrinsics which expect XMM operand(s).
1194 let Constraints = "$src1 = $dst" in {
1195   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1196                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src,
1197                                                 SSECC:$cc),
1198                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1199                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1200                                            VR128:$src, imm:$cc))]>;
1201   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1202                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src,
1203                                                 SSECC:$cc),
1204                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1205                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1206                                            (load addr:$src), imm:$cc))]>;
1207 }
1208
1209 let Defs = [EFLAGS] in {
1210 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1211                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1212                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1213                         (implicit EFLAGS)]>;
1214 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1215                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1216                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1217                         (implicit EFLAGS)]>;
1218
1219 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1220                       "comisd\t{$src2, $src1|$src1, $src2}",
1221                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1222                        (implicit EFLAGS)]>;
1223 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1224                       "comisd\t{$src2, $src1|$src1, $src2}",
1225                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1226                        (implicit EFLAGS)]>;
1227 } // Defs = [EFLAGS]
1228
1229 // Aliases of packed SSE2 instructions for scalar use. These all have names
1230 // that start with 'Fs'.
1231
1232 // Alias instructions that map fld0 to pxor for sse.
1233 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1 in
1234 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1235                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1236                Requires<[HasSSE2]>, TB, OpSize;
1237
1238 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1239 // disregarded.
1240 let neverHasSideEffects = 1 in
1241 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1242                      "movapd\t{$src, $dst|$dst, $src}", []>;
1243
1244 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1245 // disregarded.
1246 let canFoldAsLoad = 1 in
1247 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1248                      "movapd\t{$src, $dst|$dst, $src}",
1249                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1250
1251 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1252 let Constraints = "$src1 = $dst" in {
1253 let isCommutable = 1 in {
1254   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1255                                        (ins FR64:$src1, FR64:$src2),
1256                       "andpd\t{$src2, $dst|$dst, $src2}",
1257                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1258   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1259                                        (ins FR64:$src1, FR64:$src2),
1260                       "orpd\t{$src2, $dst|$dst, $src2}",
1261                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1262   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1263                                        (ins FR64:$src1, FR64:$src2),
1264                       "xorpd\t{$src2, $dst|$dst, $src2}",
1265                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1266 }
1267
1268 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1269                                      (ins FR64:$src1, f128mem:$src2),
1270                     "andpd\t{$src2, $dst|$dst, $src2}",
1271                     [(set FR64:$dst, (X86fand FR64:$src1,
1272                                       (memopfsf64 addr:$src2)))]>;
1273 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1274                                      (ins FR64:$src1, f128mem:$src2),
1275                     "orpd\t{$src2, $dst|$dst, $src2}",
1276                     [(set FR64:$dst, (X86for FR64:$src1,
1277                                       (memopfsf64 addr:$src2)))]>;
1278 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1279                                      (ins FR64:$src1, f128mem:$src2),
1280                     "xorpd\t{$src2, $dst|$dst, $src2}",
1281                     [(set FR64:$dst, (X86fxor FR64:$src1,
1282                                       (memopfsf64 addr:$src2)))]>;
1283
1284 let neverHasSideEffects = 1 in {
1285 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1286                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1287                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1288 let mayLoad = 1 in
1289 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1290                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1291                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1292 }
1293 }
1294
1295 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1296 ///
1297 /// In addition, we also have a special variant of the scalar form here to
1298 /// represent the associated intrinsic operation.  This form is unlike the
1299 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1300 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1301 ///
1302 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1303 /// six "instructions".
1304 ///
1305 let Constraints = "$src1 = $dst" in {
1306 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1307                                   SDNode OpNode, Intrinsic F64Int,
1308                                   bit Commutable = 0> {
1309   // Scalar operation, reg+reg.
1310   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1311                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1312                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1313     let isCommutable = Commutable;
1314   }
1315
1316   // Scalar operation, reg+mem.
1317   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1318                                  (ins FR64:$src1, f64mem:$src2),
1319                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1320                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1321
1322   // Vector operation, reg+reg.
1323   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1324                                  (ins VR128:$src1, VR128:$src2),
1325                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1326                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1327     let isCommutable = Commutable;
1328   }
1329
1330   // Vector operation, reg+mem.
1331   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1332                                  (ins VR128:$src1, f128mem:$src2),
1333                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1334              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1335
1336   // Intrinsic operation, reg+reg.
1337   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1338                                      (ins VR128:$src1, VR128:$src2),
1339                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1340                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]>;
1341
1342   // Intrinsic operation, reg+mem.
1343   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1344                                      (ins VR128:$src1, sdmem:$src2),
1345                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1346                      [(set VR128:$dst, (F64Int VR128:$src1,
1347                                                sse_load_f64:$src2))]>;
1348 }
1349 }
1350
1351 // Arithmetic instructions
1352 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1353 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1354 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1355 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1356
1357 /// sse2_fp_binop_rm - Other SSE2 binops
1358 ///
1359 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1360 /// instructions for a full-vector intrinsic form.  Operations that map
1361 /// onto C operators don't use this form since they just use the plain
1362 /// vector form instead of having a separate vector intrinsic form.
1363 ///
1364 /// This provides a total of eight "instructions".
1365 ///
1366 let Constraints = "$src1 = $dst" in {
1367 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1368                             SDNode OpNode,
1369                             Intrinsic F64Int,
1370                             Intrinsic V2F64Int,
1371                             bit Commutable = 0> {
1372
1373   // Scalar operation, reg+reg.
1374   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1375                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1376                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1377     let isCommutable = Commutable;
1378   }
1379
1380   // Scalar operation, reg+mem.
1381   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1382                                  (ins FR64:$src1, f64mem:$src2),
1383                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1384                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1385
1386   // Vector operation, reg+reg.
1387   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1388                                  (ins VR128:$src1, VR128:$src2),
1389                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1390                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1391     let isCommutable = Commutable;
1392   }
1393
1394   // Vector operation, reg+mem.
1395   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1396                                  (ins VR128:$src1, f128mem:$src2),
1397                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1398              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1399
1400   // Intrinsic operation, reg+reg.
1401   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1402                                      (ins VR128:$src1, VR128:$src2),
1403                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1404                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1405     let isCommutable = Commutable;
1406   }
1407
1408   // Intrinsic operation, reg+mem.
1409   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1410                                      (ins VR128:$src1, sdmem:$src2),
1411                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1412                      [(set VR128:$dst, (F64Int VR128:$src1,
1413                                                sse_load_f64:$src2))]>;
1414
1415   // Vector intrinsic operation, reg+reg.
1416   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1417                                      (ins VR128:$src1, VR128:$src2),
1418                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1419                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1420     let isCommutable = Commutable;
1421   }
1422
1423   // Vector intrinsic operation, reg+mem.
1424   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1425                                      (ins VR128:$src1, f128mem:$src2),
1426                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1427                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1428                                                  (memopv2f64 addr:$src2)))]>;
1429 }
1430 }
1431
1432 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1433                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1434 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1435                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1436
1437 //===---------------------------------------------------------------------===//
1438 // SSE packed FP Instructions
1439
1440 // Move Instructions
1441 let neverHasSideEffects = 1 in
1442 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1443                    "movapd\t{$src, $dst|$dst, $src}", []>;
1444 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1445 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1446                    "movapd\t{$src, $dst|$dst, $src}",
1447                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1448
1449 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1450                    "movapd\t{$src, $dst|$dst, $src}",
1451                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1452
1453 let neverHasSideEffects = 1 in
1454 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1455                    "movupd\t{$src, $dst|$dst, $src}", []>;
1456 let canFoldAsLoad = 1 in
1457 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1458                    "movupd\t{$src, $dst|$dst, $src}",
1459                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1460 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1461                    "movupd\t{$src, $dst|$dst, $src}",
1462                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1463
1464 // Intrinsic forms of MOVUPD load and store
1465 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1466                        "movupd\t{$src, $dst|$dst, $src}",
1467                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1468 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1469                        "movupd\t{$src, $dst|$dst, $src}",
1470                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1471
1472 let Constraints = "$src1 = $dst" in {
1473   let AddedComplexity = 20 in {
1474     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1475                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1476                        "movlpd\t{$src2, $dst|$dst, $src2}",
1477                        [(set VR128:$dst,
1478                          (v2f64 (movlp VR128:$src1,
1479                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1480     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1481                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1482                        "movhpd\t{$src2, $dst|$dst, $src2}",
1483                        [(set VR128:$dst,
1484                          (v2f64 (movhp VR128:$src1,
1485                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1486   } // AddedComplexity
1487 } // Constraints = "$src1 = $dst"
1488
1489 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1490                    "movlpd\t{$src, $dst|$dst, $src}",
1491                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1492                                  (iPTR 0))), addr:$dst)]>;
1493
1494 // v2f64 extract element 1 is always custom lowered to unpack high to low
1495 // and extract element 0 so the non-store version isn't too horrible.
1496 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1497                    "movhpd\t{$src, $dst|$dst, $src}",
1498                    [(store (f64 (vector_extract
1499                                  (v2f64 (unpckh VR128:$src, (undef))),
1500                                  (iPTR 0))), addr:$dst)]>;
1501
1502 // SSE2 instructions without OpSize prefix
1503 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1504                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1505                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1506                      TB, Requires<[HasSSE2]>;
1507 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1508                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1509                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1510                                         (bitconvert (memopv2i64 addr:$src))))]>,
1511                      TB, Requires<[HasSSE2]>;
1512
1513 // SSE2 instructions with XS prefix
1514 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1515                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1516                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1517                      XS, Requires<[HasSSE2]>;
1518 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1519                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1520                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1521                                         (bitconvert (memopv2i64 addr:$src))))]>,
1522                      XS, Requires<[HasSSE2]>;
1523
1524 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1525                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1526                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1527 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1528                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1529                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1530                                             (memop addr:$src)))]>;
1531 // SSE2 packed instructions with XS prefix
1532 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1533                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1534                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1535                       XS, Requires<[HasSSE2]>;
1536 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1537                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1538                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1539                                            (memop addr:$src)))]>,
1540                       XS, Requires<[HasSSE2]>;
1541
1542 // SSE2 packed instructions with XD prefix
1543 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1544                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1545                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1546                      XD, Requires<[HasSSE2]>;
1547 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1548                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1549                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1550                                           (memop addr:$src)))]>,
1551                      XD, Requires<[HasSSE2]>;
1552
1553 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1554                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1555                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1556 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1557                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1558                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1559                                              (memop addr:$src)))]>;
1560
1561 // SSE2 instructions without OpSize prefix
1562 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1563                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1564                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1565                      TB, Requires<[HasSSE2]>;
1566 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1567                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1568                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1569                                           (load addr:$src)))]>,
1570                      TB, Requires<[HasSSE2]>;
1571
1572 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1573                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1574                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1575 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1576                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1577                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1578                                             (memop addr:$src)))]>;
1579
1580 // Match intrinsics which expect XMM operand(s).
1581 // Aliases for intrinsics
1582 let Constraints = "$src1 = $dst" in {
1583 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1584                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1585                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1586                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1587                                            GR32:$src2))]>;
1588 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1589                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1590                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1591                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1592                                            (loadi32 addr:$src2)))]>;
1593 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1594                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1595                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1596                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1597                                       VR128:$src2))]>;
1598 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1599                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1600                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1601                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1602                                       (load addr:$src2)))]>;
1603 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1604                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1605                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1606                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1607                                        VR128:$src2))]>, XS,
1608                     Requires<[HasSSE2]>;
1609 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1610                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1611                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1612                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1613                                        (load addr:$src2)))]>, XS,
1614                     Requires<[HasSSE2]>;
1615 }
1616
1617 // Arithmetic
1618
1619 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1620 ///
1621 /// In addition, we also have a special variant of the scalar form here to
1622 /// represent the associated intrinsic operation.  This form is unlike the
1623 /// plain scalar form, in that it takes an entire vector (instead of a
1624 /// scalar) and leaves the top elements undefined.
1625 ///
1626 /// And, we have a special variant form for a full-vector intrinsic form.
1627 ///
1628 /// These four forms can each have a reg or a mem operand, so there are a
1629 /// total of eight "instructions".
1630 ///
1631 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1632                            SDNode OpNode,
1633                            Intrinsic F64Int,
1634                            Intrinsic V2F64Int,
1635                            bit Commutable = 0> {
1636   // Scalar operation, reg.
1637   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1638                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1639                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1640     let isCommutable = Commutable;
1641   }
1642
1643   // Scalar operation, mem.
1644   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1645                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1646                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1647
1648   // Vector operation, reg.
1649   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1650               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1651               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1652     let isCommutable = Commutable;
1653   }
1654
1655   // Vector operation, mem.
1656   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1657                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1658                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1659
1660   // Intrinsic operation, reg.
1661   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1662                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1663                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1664     let isCommutable = Commutable;
1665   }
1666
1667   // Intrinsic operation, mem.
1668   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1669                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1670                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1671
1672   // Vector intrinsic operation, reg
1673   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1674                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1675                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1676     let isCommutable = Commutable;
1677   }
1678
1679   // Vector intrinsic operation, mem
1680   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1681                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1682                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1683 }
1684
1685 // Square root.
1686 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1687                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1688
1689 // There is no f64 version of the reciprocal approximation instructions.
1690
1691 // Logical
1692 let Constraints = "$src1 = $dst" in {
1693   let isCommutable = 1 in {
1694     def ANDPDrr : PDI<0x54, MRMSrcReg,
1695                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1696                       "andpd\t{$src2, $dst|$dst, $src2}",
1697                       [(set VR128:$dst,
1698                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1699                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1700     def ORPDrr  : PDI<0x56, MRMSrcReg,
1701                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1702                       "orpd\t{$src2, $dst|$dst, $src2}",
1703                       [(set VR128:$dst,
1704                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1705                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1706     def XORPDrr : PDI<0x57, MRMSrcReg,
1707                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1708                       "xorpd\t{$src2, $dst|$dst, $src2}",
1709                       [(set VR128:$dst,
1710                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1711                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1712   }
1713
1714   def ANDPDrm : PDI<0x54, MRMSrcMem,
1715                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1716                     "andpd\t{$src2, $dst|$dst, $src2}",
1717                     [(set VR128:$dst,
1718                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1719                        (memopv2i64 addr:$src2)))]>;
1720   def ORPDrm  : PDI<0x56, MRMSrcMem,
1721                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1722                     "orpd\t{$src2, $dst|$dst, $src2}",
1723                     [(set VR128:$dst,
1724                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1725                        (memopv2i64 addr:$src2)))]>;
1726   def XORPDrm : PDI<0x57, MRMSrcMem,
1727                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1728                     "xorpd\t{$src2, $dst|$dst, $src2}",
1729                     [(set VR128:$dst,
1730                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1731                        (memopv2i64 addr:$src2)))]>;
1732   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1733                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1734                      "andnpd\t{$src2, $dst|$dst, $src2}",
1735                      [(set VR128:$dst,
1736                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1737                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1738   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1739                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1740                      "andnpd\t{$src2, $dst|$dst, $src2}",
1741                      [(set VR128:$dst,
1742                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1743                         (memopv2i64 addr:$src2)))]>;
1744 }
1745
1746 let Constraints = "$src1 = $dst" in {
1747   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1748                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1749                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1750                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1751                                                         VR128:$src, imm:$cc))]>;
1752   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1753                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1754                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1755                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1756                                                  (memop addr:$src), imm:$cc))]>;
1757 }
1758 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1759           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1760 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1761           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1762
1763 // Shuffle and unpack instructions
1764 let Constraints = "$src1 = $dst" in {
1765   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1766                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1767                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1768                  [(set VR128:$dst,
1769                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1770   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1771                         (outs VR128:$dst), (ins VR128:$src1,
1772                          f128mem:$src2, i8imm:$src3),
1773                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1774                         [(set VR128:$dst,
1775                           (v2f64 (shufp:$src3
1776                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1777
1778   let AddedComplexity = 10 in {
1779     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1780                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1781                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1782                          [(set VR128:$dst,
1783                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1784     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1785                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1786                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1787                          [(set VR128:$dst,
1788                            (v2f64 (unpckh VR128:$src1,
1789                                           (memopv2f64 addr:$src2))))]>;
1790
1791     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1792                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1793                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1794                          [(set VR128:$dst,
1795                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1796     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1797                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1798                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1799                          [(set VR128:$dst,
1800                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1801   } // AddedComplexity
1802 } // Constraints = "$src1 = $dst"
1803
1804
1805 //===---------------------------------------------------------------------===//
1806 // SSE integer instructions
1807
1808 // Move Instructions
1809 let neverHasSideEffects = 1 in
1810 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1811                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1812 let canFoldAsLoad = 1, mayLoad = 1 in
1813 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1814                    "movdqa\t{$src, $dst|$dst, $src}",
1815                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1816 let mayStore = 1 in
1817 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1818                    "movdqa\t{$src, $dst|$dst, $src}",
1819                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1820 let canFoldAsLoad = 1, mayLoad = 1 in
1821 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1822                    "movdqu\t{$src, $dst|$dst, $src}",
1823                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1824                  XS, Requires<[HasSSE2]>;
1825 let mayStore = 1 in
1826 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1827                    "movdqu\t{$src, $dst|$dst, $src}",
1828                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1829                  XS, Requires<[HasSSE2]>;
1830
1831 // Intrinsic forms of MOVDQU load and store
1832 let canFoldAsLoad = 1 in
1833 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1834                        "movdqu\t{$src, $dst|$dst, $src}",
1835                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1836                  XS, Requires<[HasSSE2]>;
1837 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1838                        "movdqu\t{$src, $dst|$dst, $src}",
1839                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1840                      XS, Requires<[HasSSE2]>;
1841
1842 let Constraints = "$src1 = $dst" in {
1843
1844 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1845                             bit Commutable = 0> {
1846   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1847                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1848                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1849     let isCommutable = Commutable;
1850   }
1851   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1852                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1853                [(set VR128:$dst, (IntId VR128:$src1,
1854                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1855 }
1856
1857 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1858                              string OpcodeStr,
1859                              Intrinsic IntId, Intrinsic IntId2> {
1860   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1,
1861                                                        VR128:$src2),
1862                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1863                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1864   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1,
1865                                                        i128mem:$src2),
1866                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1867                [(set VR128:$dst, (IntId VR128:$src1,
1868                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1869   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst), (ins VR128:$src1,
1870                                                         i32i8imm:$src2),
1871                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1872                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1873 }
1874
1875 /// PDI_binop_rm - Simple SSE2 binary operator.
1876 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1877                         ValueType OpVT, bit Commutable = 0> {
1878   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1,
1879                                                        VR128:$src2),
1880                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1881                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1882     let isCommutable = Commutable;
1883   }
1884   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1,
1885                                                        i128mem:$src2),
1886                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1887                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1888                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1889 }
1890
1891 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1892 ///
1893 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1894 /// to collapse (bitconvert VT to VT) into its operand.
1895 ///
1896 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1897                               bit Commutable = 0> {
1898   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1899                                (ins VR128:$src1, VR128:$src2),
1900                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1901                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1902     let isCommutable = Commutable;
1903   }
1904   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1905                                (ins VR128:$src1, i128mem:$src2),
1906                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1907                [(set VR128:$dst, (OpNode VR128:$src1,
1908                                          (memopv2i64 addr:$src2)))]>;
1909 }
1910
1911 } // Constraints = "$src1 = $dst"
1912
1913 // 128-bit Integer Arithmetic
1914
1915 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1916 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1917 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1918 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1919
1920 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1921 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1922 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1923 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1924
1925 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1926 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1927 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1928 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1929
1930 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1931 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1932 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1933 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1934
1935 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1936
1937 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1938 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1939 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1940
1941 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1942
1943 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1944 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1945
1946
1947 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1948 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1949 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1950 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1951 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1952
1953
1954 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1955                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1956 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1957                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1958 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1959                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1960
1961 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1962                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1963 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1964                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1965 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
1966                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
1967
1968 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
1969                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
1970 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
1971                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
1972
1973 // 128-bit logical shifts.
1974 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1975   def PSLLDQri : PDIi8<0x73, MRM7r,
1976                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1977                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1978   def PSRLDQri : PDIi8<0x73, MRM3r,
1979                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1980                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1981   // PSRADQri doesn't exist in SSE[1-3].
1982 }
1983
1984 let Predicates = [HasSSE2] in {
1985   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1986             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1987   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1988             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1989   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
1990             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
1991   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
1992             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
1993   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1994             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1995
1996   // Shift up / down and insert zero's.
1997   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
1998             (v2i64 (PSLLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1999   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2000             (v2i64 (PSRLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
2001 }
2002
2003 // Logical
2004 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2005 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2006 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2007
2008 let Constraints = "$src1 = $dst" in {
2009   def PANDNrr : PDI<0xDF, MRMSrcReg,
2010                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2011                     "pandn\t{$src2, $dst|$dst, $src2}",
2012                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2013                                               VR128:$src2)))]>;
2014
2015   def PANDNrm : PDI<0xDF, MRMSrcMem,
2016                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2017                     "pandn\t{$src2, $dst|$dst, $src2}",
2018                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2019                                               (memopv2i64 addr:$src2))))]>;
2020 }
2021
2022 // SSE2 Integer comparison
2023 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2024 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2025 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2026 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2027 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2028 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2029
2030 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2031           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2032 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2033           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2034 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2035           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2036 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2037           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2038 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2039           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2040 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2041           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2042
2043 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2044           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2045 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2046           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2047 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2048           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2049 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2050           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2051 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2052           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2053 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2054           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2055
2056
2057 // Pack instructions
2058 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2059 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2060 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2061
2062 // Shuffle and unpack instructions
2063 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2064                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2065                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2066                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2067                                                VR128:$src1, (undef))))]>;
2068 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2069                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2070                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2071                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2072                                              (bc_v4i32(memopv2i64 addr:$src1)),
2073                                              (undef))))]>;
2074
2075 // SSE2 with ImmT == Imm8 and XS prefix.
2076 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2077                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2078                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2079                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2080                                                             (undef))))]>,
2081                 XS, Requires<[HasSSE2]>;
2082 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2083                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2084                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2085                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2086                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2087                                             (undef))))]>,
2088                 XS, Requires<[HasSSE2]>;
2089
2090 // SSE2 with ImmT == Imm8 and XD prefix.
2091 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2092                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2093                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2094                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2095                                                             (undef))))]>,
2096                 XD, Requires<[HasSSE2]>;
2097 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2098                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2099                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2100                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2101                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2102                                              (undef))))]>,
2103                 XD, Requires<[HasSSE2]>;
2104
2105
2106 let Constraints = "$src1 = $dst" in {
2107   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2108                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2109                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2110                         [(set VR128:$dst,
2111                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2112   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2113                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2114                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2115                         [(set VR128:$dst,
2116                           (unpckl VR128:$src1,
2117                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2118   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2119                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2120                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2121                         [(set VR128:$dst,
2122                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2123   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2124                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2125                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2126                         [(set VR128:$dst,
2127                           (unpckl VR128:$src1,
2128                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2129   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2130                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2131                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2132                         [(set VR128:$dst,
2133                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2134   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2135                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2136                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2137                         [(set VR128:$dst,
2138                           (unpckl VR128:$src1,
2139                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2140   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2141                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2142                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2143                         [(set VR128:$dst,
2144                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2145   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2146                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2147                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2148                         [(set VR128:$dst,
2149                           (v2i64 (unpckl VR128:$src1,
2150                                          (memopv2i64 addr:$src2))))]>;
2151
2152   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2153                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2154                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2155                         [(set VR128:$dst,
2156                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2157   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2158                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2159                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2160                         [(set VR128:$dst,
2161                           (unpckh VR128:$src1,
2162                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2163   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2164                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2165                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2166                         [(set VR128:$dst,
2167                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2168   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2169                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2170                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2171                         [(set VR128:$dst,
2172                           (unpckh VR128:$src1,
2173                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2174   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2175                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2176                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2177                         [(set VR128:$dst,
2178                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2179   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2180                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2181                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2182                         [(set VR128:$dst,
2183                           (unpckh VR128:$src1,
2184                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2185   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2186                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2187                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2188                         [(set VR128:$dst,
2189                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2190   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2191                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2192                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2193                         [(set VR128:$dst,
2194                           (v2i64 (unpckh VR128:$src1,
2195                                          (memopv2i64 addr:$src2))))]>;
2196 }
2197
2198 // Extract / Insert
2199 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2200                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2201                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2202                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2203                                                 imm:$src2))]>;
2204 let Constraints = "$src1 = $dst" in {
2205   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2206                        (outs VR128:$dst), (ins VR128:$src1,
2207                         GR32:$src2, i32i8imm:$src3),
2208                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2209                        [(set VR128:$dst,
2210                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2211   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2212                        (outs VR128:$dst), (ins VR128:$src1,
2213                         i16mem:$src2, i32i8imm:$src3),
2214                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2215                        [(set VR128:$dst,
2216                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2217                                     imm:$src3))]>;
2218 }
2219
2220 // Mask creation
2221 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2222                      "pmovmskb\t{$src, $dst|$dst, $src}",
2223                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2224
2225 // Conditional store
2226 let Uses = [EDI] in
2227 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2228                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2229                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2230
2231 let Uses = [RDI] in
2232 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2233                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2234                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2235
2236 // Non-temporal stores
2237 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2238                     "movntpd\t{$src, $dst|$dst, $src}",
2239                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2240 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2241                     "movntdq\t{$src, $dst|$dst, $src}",
2242                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2243 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2244                     "movnti\t{$src, $dst|$dst, $src}",
2245                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2246                   TB, Requires<[HasSSE2]>;
2247
2248 // Flush cache
2249 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2250                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2251               TB, Requires<[HasSSE2]>;
2252
2253 // Load, store, and memory fence
2254 def LFENCE : I<0xAE, MRM5r, (outs), (ins),
2255                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2256 def MFENCE : I<0xAE, MRM6r, (outs), (ins),
2257                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2258
2259 //TODO: custom lower this so as to never even generate the noop
2260 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2261            (i8 0)), (NOOP)>;
2262 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2263 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2264 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2265            (i8 1)), (MFENCE)>;
2266
2267 // Alias instructions that map zero vector to pxor / xorp* for sse.
2268 // We set canFoldAsLoad because this can be converted to a constant-pool
2269 // load of an all-ones value if folding it would be beneficial.
2270 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2271     isCodeGenOnly = 1 in
2272   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2273                          "pcmpeqd\t$dst, $dst",
2274                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2275
2276 // FR64 to 128-bit vector conversion.
2277 let isAsCheapAsAMove = 1 in
2278 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2279                       "movsd\t{$src, $dst|$dst, $src}",
2280                       [(set VR128:$dst,
2281                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2282 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2283                      "movsd\t{$src, $dst|$dst, $src}",
2284                      [(set VR128:$dst,
2285                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2286
2287 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2288                       "movd\t{$src, $dst|$dst, $src}",
2289                       [(set VR128:$dst,
2290                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2291 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2292                       "movd\t{$src, $dst|$dst, $src}",
2293                       [(set VR128:$dst,
2294                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2295
2296 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2297                       "movd\t{$src, $dst|$dst, $src}",
2298                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2299
2300 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2301                       "movd\t{$src, $dst|$dst, $src}",
2302                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2303
2304 // SSE2 instructions with XS prefix
2305 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2306                     "movq\t{$src, $dst|$dst, $src}",
2307                     [(set VR128:$dst,
2308                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2309                   Requires<[HasSSE2]>;
2310 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2311                       "movq\t{$src, $dst|$dst, $src}",
2312                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2313                                     (iPTR 0))), addr:$dst)]>;
2314
2315 // FIXME: may not be able to eliminate this movss with coalescing the src and
2316 // dest register classes are different. We really want to write this pattern
2317 // like this:
2318 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2319 //           (f32 FR32:$src)>;
2320 let isAsCheapAsAMove = 1 in
2321 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2322                      "movsd\t{$src, $dst|$dst, $src}",
2323                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2324                                        (iPTR 0)))]>;
2325 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2326                      "movsd\t{$src, $dst|$dst, $src}",
2327                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2328                                    (iPTR 0))), addr:$dst)]>;
2329 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2330                        "movd\t{$src, $dst|$dst, $src}",
2331                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2332                                         (iPTR 0)))]>;
2333 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2334                        "movd\t{$src, $dst|$dst, $src}",
2335                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2336                                      (iPTR 0))), addr:$dst)]>;
2337
2338 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2339                       "movd\t{$src, $dst|$dst, $src}",
2340                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2341 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2342                       "movd\t{$src, $dst|$dst, $src}",
2343                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2344
2345
2346 // Move to lower bits of a VR128, leaving upper bits alone.
2347 // Three operand (but two address) aliases.
2348 let Constraints = "$src1 = $dst" in {
2349   let neverHasSideEffects = 1 in
2350   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2351                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2352                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2353
2354   let AddedComplexity = 15 in
2355     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2356                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2357                        "movsd\t{$src2, $dst|$dst, $src2}",
2358                        [(set VR128:$dst,
2359                          (v2f64 (movl VR128:$src1, VR128:$src2)))]>;
2360 }
2361
2362 // Store / copy lower 64-bits of a XMM register.
2363 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2364                      "movq\t{$src, $dst|$dst, $src}",
2365                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2366
2367 // Move to lower bits of a VR128 and zeroing upper bits.
2368 // Loading from memory automatically zeroing upper bits.
2369 let AddedComplexity = 20 in {
2370 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2371                       "movsd\t{$src, $dst|$dst, $src}",
2372                       [(set VR128:$dst,
2373                         (v2f64 (X86vzmovl (v2f64 (scalar_to_vector
2374                                                  (loadf64 addr:$src))))))]>;
2375
2376 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2377             (MOVZSD2PDrm addr:$src)>;
2378 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2379             (MOVZSD2PDrm addr:$src)>;
2380 def : Pat<(v2f64 (X86vzload addr:$src)), (MOVZSD2PDrm addr:$src)>;
2381 }
2382
2383 // movd / movq to XMM register zero-extends
2384 let AddedComplexity = 15 in {
2385 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2386                        "movd\t{$src, $dst|$dst, $src}",
2387                        [(set VR128:$dst, (v4i32 (X86vzmovl
2388                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2389 // This is X86-64 only.
2390 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2391                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2392                        [(set VR128:$dst, (v2i64 (X86vzmovl
2393                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2394 }
2395
2396 let AddedComplexity = 20 in {
2397 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2398                        "movd\t{$src, $dst|$dst, $src}",
2399                        [(set VR128:$dst,
2400                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2401                                                    (loadi32 addr:$src))))))]>;
2402
2403 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2404             (MOVZDI2PDIrm addr:$src)>;
2405 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2406             (MOVZDI2PDIrm addr:$src)>;
2407 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2408             (MOVZDI2PDIrm addr:$src)>;
2409
2410 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2411                      "movq\t{$src, $dst|$dst, $src}",
2412                      [(set VR128:$dst,
2413                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2414                                                  (loadi64 addr:$src))))))]>, XS,
2415                    Requires<[HasSSE2]>;
2416
2417 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2418             (MOVZQI2PQIrm addr:$src)>;
2419 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2420             (MOVZQI2PQIrm addr:$src)>;
2421 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2422 }
2423
2424 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2425 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2426 let AddedComplexity = 15 in
2427 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2428                         "movq\t{$src, $dst|$dst, $src}",
2429                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2430                       XS, Requires<[HasSSE2]>;
2431
2432 let AddedComplexity = 20 in {
2433 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2434                         "movq\t{$src, $dst|$dst, $src}",
2435                     [(set VR128:$dst, (v2i64 (X86vzmovl
2436                                              (loadv2i64 addr:$src))))]>,
2437                       XS, Requires<[HasSSE2]>;
2438
2439 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2440             (MOVZPQILo2PQIrm addr:$src)>;
2441 }
2442
2443 //===---------------------------------------------------------------------===//
2444 // SSE3 Instructions
2445 //===---------------------------------------------------------------------===//
2446
2447 // Move Instructions
2448 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2449                       "movshdup\t{$src, $dst|$dst, $src}",
2450                       [(set VR128:$dst, (v4f32 (movshdup
2451                                                 VR128:$src, (undef))))]>;
2452 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2453                       "movshdup\t{$src, $dst|$dst, $src}",
2454                       [(set VR128:$dst, (movshdup
2455                                          (memopv4f32 addr:$src), (undef)))]>;
2456
2457 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2458                       "movsldup\t{$src, $dst|$dst, $src}",
2459                       [(set VR128:$dst, (v4f32 (movsldup
2460                                                 VR128:$src, (undef))))]>;
2461 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2462                       "movsldup\t{$src, $dst|$dst, $src}",
2463                       [(set VR128:$dst, (movsldup
2464                                          (memopv4f32 addr:$src), (undef)))]>;
2465
2466 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2467                       "movddup\t{$src, $dst|$dst, $src}",
2468                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2469 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2470                       "movddup\t{$src, $dst|$dst, $src}",
2471                     [(set VR128:$dst,
2472                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2473                                       (undef))))]>;
2474
2475 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2476                    (undef)),
2477           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2478
2479 let AddedComplexity = 5 in {
2480 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2481           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2482 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2483           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2484 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2485           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2486 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2487           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2488 }
2489
2490 // Arithmetic
2491 let Constraints = "$src1 = $dst" in {
2492   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2493                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2494                         "addsubps\t{$src2, $dst|$dst, $src2}",
2495                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2496                                            VR128:$src2))]>;
2497   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2498                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2499                         "addsubps\t{$src2, $dst|$dst, $src2}",
2500                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2501                                            (memop addr:$src2)))]>;
2502   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2503                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2504                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2505                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2506                                           VR128:$src2))]>;
2507   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2508                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2509                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2510                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2511                                           (memop addr:$src2)))]>;
2512 }
2513
2514 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2515                    "lddqu\t{$src, $dst|$dst, $src}",
2516                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2517
2518 // Horizontal ops
2519 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2520   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2521          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2522          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2523 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2524   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2525          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2526          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2527 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2528   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2529         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2530         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2531 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2532   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2533         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2534       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2535
2536 let Constraints = "$src1 = $dst" in {
2537   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2538   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2539   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2540   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2541   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2542   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2543   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2544   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2545 }
2546
2547 // Thread synchronization
2548 def MONITOR : I<0x01, MRM1r, (outs), (ins), "monitor",
2549                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2550 def MWAIT   : I<0x01, MRM1r, (outs), (ins), "mwait",
2551                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2552
2553 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2554 let AddedComplexity = 15 in
2555 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2556           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2557 let AddedComplexity = 20 in
2558 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2559           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2560
2561 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2562 let AddedComplexity = 15 in
2563   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2564             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2565 let AddedComplexity = 20 in
2566   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2567             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2568
2569 //===---------------------------------------------------------------------===//
2570 // SSSE3 Instructions
2571 //===---------------------------------------------------------------------===//
2572
2573 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2574 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2575                               Intrinsic IntId64, Intrinsic IntId128> {
2576   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2577                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2578                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2579
2580   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2581                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2582                    [(set VR64:$dst,
2583                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2584
2585   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2586                     (ins VR128:$src),
2587                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2588                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2589                     OpSize;
2590
2591   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2592                     (ins i128mem:$src),
2593                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2594                     [(set VR128:$dst,
2595                       (IntId128
2596                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2597 }
2598
2599 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2600 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2601                                Intrinsic IntId64, Intrinsic IntId128> {
2602   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2603                    (ins VR64:$src),
2604                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2605                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2606
2607   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2608                    (ins i64mem:$src),
2609                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2610                    [(set VR64:$dst,
2611                      (IntId64
2612                       (bitconvert (memopv4i16 addr:$src))))]>;
2613
2614   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2615                     (ins VR128:$src),
2616                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2617                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2618                     OpSize;
2619
2620   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2621                     (ins i128mem:$src),
2622                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2623                     [(set VR128:$dst,
2624                       (IntId128
2625                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2626 }
2627
2628 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2629 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2630                                Intrinsic IntId64, Intrinsic IntId128> {
2631   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2632                    (ins VR64:$src),
2633                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2634                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2635
2636   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2637                    (ins i64mem:$src),
2638                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2639                    [(set VR64:$dst,
2640                      (IntId64
2641                       (bitconvert (memopv2i32 addr:$src))))]>;
2642
2643   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2644                     (ins VR128:$src),
2645                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2646                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2647                     OpSize;
2648
2649   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2650                     (ins i128mem:$src),
2651                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2652                     [(set VR128:$dst,
2653                       (IntId128
2654                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2655 }
2656
2657 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2658                                        int_x86_ssse3_pabs_b,
2659                                        int_x86_ssse3_pabs_b_128>;
2660 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2661                                        int_x86_ssse3_pabs_w,
2662                                        int_x86_ssse3_pabs_w_128>;
2663 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2664                                        int_x86_ssse3_pabs_d,
2665                                        int_x86_ssse3_pabs_d_128>;
2666
2667 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2668 let Constraints = "$src1 = $dst" in {
2669   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2670                                  Intrinsic IntId64, Intrinsic IntId128,
2671                                  bit Commutable = 0> {
2672     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2673                      (ins VR64:$src1, VR64:$src2),
2674                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2675                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2676       let isCommutable = Commutable;
2677     }
2678     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2679                      (ins VR64:$src1, i64mem:$src2),
2680                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2681                      [(set VR64:$dst,
2682                        (IntId64 VR64:$src1,
2683                         (bitconvert (memopv8i8 addr:$src2))))]>;
2684
2685     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2686                       (ins VR128:$src1, VR128:$src2),
2687                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2688                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2689                       OpSize {
2690       let isCommutable = Commutable;
2691     }
2692     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2693                       (ins VR128:$src1, i128mem:$src2),
2694                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2695                       [(set VR128:$dst,
2696                         (IntId128 VR128:$src1,
2697                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2698   }
2699 }
2700
2701 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2702 let Constraints = "$src1 = $dst" in {
2703   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2704                                   Intrinsic IntId64, Intrinsic IntId128,
2705                                   bit Commutable = 0> {
2706     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2707                      (ins VR64:$src1, VR64:$src2),
2708                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2709                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2710       let isCommutable = Commutable;
2711     }
2712     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2713                      (ins VR64:$src1, i64mem:$src2),
2714                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2715                      [(set VR64:$dst,
2716                        (IntId64 VR64:$src1,
2717                         (bitconvert (memopv4i16 addr:$src2))))]>;
2718
2719     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2720                       (ins VR128:$src1, VR128:$src2),
2721                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2722                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2723                       OpSize {
2724       let isCommutable = Commutable;
2725     }
2726     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2727                       (ins VR128:$src1, i128mem:$src2),
2728                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2729                       [(set VR128:$dst,
2730                         (IntId128 VR128:$src1,
2731                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2732   }
2733 }
2734
2735 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2736 let Constraints = "$src1 = $dst" in {
2737   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2738                                   Intrinsic IntId64, Intrinsic IntId128,
2739                                   bit Commutable = 0> {
2740     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2741                      (ins VR64:$src1, VR64:$src2),
2742                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2743                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2744       let isCommutable = Commutable;
2745     }
2746     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2747                      (ins VR64:$src1, i64mem:$src2),
2748                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2749                      [(set VR64:$dst,
2750                        (IntId64 VR64:$src1,
2751                         (bitconvert (memopv2i32 addr:$src2))))]>;
2752
2753     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2754                       (ins VR128:$src1, VR128:$src2),
2755                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2756                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2757                       OpSize {
2758       let isCommutable = Commutable;
2759     }
2760     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2761                       (ins VR128:$src1, i128mem:$src2),
2762                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2763                       [(set VR128:$dst,
2764                         (IntId128 VR128:$src1,
2765                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2766   }
2767 }
2768
2769 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2770                                         int_x86_ssse3_phadd_w,
2771                                         int_x86_ssse3_phadd_w_128>;
2772 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2773                                         int_x86_ssse3_phadd_d,
2774                                         int_x86_ssse3_phadd_d_128>;
2775 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2776                                         int_x86_ssse3_phadd_sw,
2777                                         int_x86_ssse3_phadd_sw_128>;
2778 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2779                                         int_x86_ssse3_phsub_w,
2780                                         int_x86_ssse3_phsub_w_128>;
2781 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2782                                         int_x86_ssse3_phsub_d,
2783                                         int_x86_ssse3_phsub_d_128>;
2784 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2785                                         int_x86_ssse3_phsub_sw,
2786                                         int_x86_ssse3_phsub_sw_128>;
2787 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2788                                         int_x86_ssse3_pmadd_ub_sw,
2789                                         int_x86_ssse3_pmadd_ub_sw_128>;
2790 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2791                                         int_x86_ssse3_pmul_hr_sw,
2792                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2793 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2794                                         int_x86_ssse3_pshuf_b,
2795                                         int_x86_ssse3_pshuf_b_128>;
2796 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2797                                         int_x86_ssse3_psign_b,
2798                                         int_x86_ssse3_psign_b_128>;
2799 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2800                                         int_x86_ssse3_psign_w,
2801                                         int_x86_ssse3_psign_w_128>;
2802 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2803                                         int_x86_ssse3_psign_d,
2804                                         int_x86_ssse3_psign_d_128>;
2805
2806 let Constraints = "$src1 = $dst" in {
2807   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2808                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2809                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2810                            [(set VR64:$dst,
2811                              (int_x86_ssse3_palign_r
2812                               VR64:$src1, VR64:$src2,
2813                               imm:$src3))]>;
2814   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2815                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2816                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2817                            [(set VR64:$dst,
2818                              (int_x86_ssse3_palign_r
2819                               VR64:$src1,
2820                               (bitconvert (memopv2i32 addr:$src2)),
2821                               imm:$src3))]>;
2822
2823   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2824                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2825                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2826                            [(set VR128:$dst,
2827                              (int_x86_ssse3_palign_r_128
2828                               VR128:$src1, VR128:$src2,
2829                               imm:$src3))]>, OpSize;
2830   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2831                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2832                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2833                            [(set VR128:$dst,
2834                              (int_x86_ssse3_palign_r_128
2835                               VR128:$src1,
2836                               (bitconvert (memopv4i32 addr:$src2)),
2837                               imm:$src3))]>, OpSize;
2838 }
2839
2840 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2841           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2842 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2843           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2844
2845 //===---------------------------------------------------------------------===//
2846 // Non-Instruction Patterns
2847 //===---------------------------------------------------------------------===//
2848
2849 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2850 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2851 // combine.
2852 // Since these loads aren't folded into the fextend, we have to match it
2853 // explicitly here.
2854 let Predicates = [HasSSE2] in
2855  def : Pat<(fextend (loadf32 addr:$src)),
2856            (CVTSS2SDrm addr:$src)>;
2857
2858 // bit_convert
2859 let Predicates = [HasSSE2] in {
2860   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2861   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2862   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2863   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2864   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2865   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2866   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2867   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2868   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2869   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2870   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2871   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2872   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2873   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2874   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2875   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2876   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2877   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2878   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2879   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2880   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2881   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2882   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2883   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2884   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2885   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2886   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2887   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2888   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2889   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2890 }
2891
2892 // Move scalar to XMM zero-extended
2893 // movd to XMM register zero-extends
2894 let AddedComplexity = 15 in {
2895 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2896 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2897           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2898 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2899           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE1]>;
2900 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2901           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE1]>;
2902 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2903           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE1]>;
2904 }
2905
2906 // Splat v2f64 / v2i64
2907 let AddedComplexity = 10 in {
2908 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2909           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2910 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2911           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2912 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2913           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2914 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2915           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2916 }
2917
2918 // Special unary SHUFPSrri case.
2919 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2920           (SHUFPSrri VR128:$src1, VR128:$src1,
2921                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2922       Requires<[HasSSE1]>;
2923 let AddedComplexity = 5 in
2924 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2925           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2926       Requires<[HasSSE2]>;
2927 // Special unary SHUFPDrri case.
2928 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2929           (SHUFPDrri VR128:$src1, VR128:$src1,
2930                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2931       Requires<[HasSSE2]>;
2932 // Special unary SHUFPDrri case.
2933 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2934           (SHUFPDrri VR128:$src1, VR128:$src1,
2935                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2936       Requires<[HasSSE2]>;
2937 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2938 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2939           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2940       Requires<[HasSSE2]>;
2941
2942 // Special binary v4i32 shuffle cases with SHUFPS.
2943 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2944           (SHUFPSrri VR128:$src1, VR128:$src2,
2945                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2946            Requires<[HasSSE2]>;
2947 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2948           (SHUFPSrmi VR128:$src1, addr:$src2,
2949                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2950            Requires<[HasSSE2]>;
2951 // Special binary v2i64 shuffle cases using SHUFPDrri.
2952 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2953           (SHUFPDrri VR128:$src1, VR128:$src2,
2954                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2955           Requires<[HasSSE2]>;
2956
2957 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2958 let AddedComplexity = 15 in {
2959 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2960           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2961           Requires<[OptForSpeed, HasSSE2]>;
2962 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2963           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2964           Requires<[OptForSpeed, HasSSE2]>;
2965 }
2966 let AddedComplexity = 10 in {
2967 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2968           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2969 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2970           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2971 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2972           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2973 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2974           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2975 }
2976
2977 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2978 let AddedComplexity = 15 in {
2979 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2980           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2981           Requires<[OptForSpeed, HasSSE2]>;
2982 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2983           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2984           Requires<[OptForSpeed, HasSSE2]>;
2985 }
2986 let AddedComplexity = 10 in {
2987 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
2988           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2989 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
2990           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2991 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
2992           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2993 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
2994           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2995 }
2996
2997 let AddedComplexity = 20 in {
2998 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2999 def : Pat<(v4i32 (movhp VR128:$src1, VR128:$src2)),
3000           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3001
3002 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3003 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3004           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3005
3006 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3007 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3008           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3009 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3010           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3011 }
3012
3013 let AddedComplexity = 20 in {
3014 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3015 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
3016 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3017           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
3018 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3019           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3020 def : Pat<(v4f32 (movhp VR128:$src1, (load addr:$src2))),
3021           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
3022 def : Pat<(v2f64 (movhp VR128:$src1, (load addr:$src2))),
3023           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3024
3025 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3026           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3027 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3028           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3029 def : Pat<(v4i32 (movhp VR128:$src1, (load addr:$src2))),
3030           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
3031 def : Pat<(v2i64 (movhp VR128:$src1, (load addr:$src2))),
3032           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3033 }
3034
3035 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3036 // (store (vector_shuffle (load addr), v2, <0, 1, 4, 5>), addr) using MOVHPS
3037 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3038           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3039 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3040           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3041 def : Pat<(store (v4f32 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
3042           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3043 def : Pat<(store (v2f64 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
3044           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3045
3046 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3047                  addr:$src1),
3048           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3049 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3050           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3051 def : Pat<(store (v4i32 (movhp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3052                  addr:$src1),
3053           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3054 def : Pat<(store (v2i64 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
3055           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3056
3057
3058 let AddedComplexity = 15 in {
3059 // Setting the lowest element in the vector.
3060 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3061           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3062 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3063           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3064
3065 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
3066 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3067           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3068 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3069           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3070 }
3071
3072 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3073 // fall back to this for SSE1)
3074 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3075           (SHUFPSrri VR128:$src2, VR128:$src1,
3076                      (SHUFFLE_get_shuf_imm VR128:$src3))>, Requires<[HasSSE1]>;
3077
3078 // Set lowest element and zero upper elements.
3079 let AddedComplexity = 15 in
3080 def : Pat<(v2f64 (movl immAllZerosV_bc, VR128:$src)),
3081           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3082 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3083           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3084
3085 // Some special case pandn patterns.
3086 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3087                   VR128:$src2)),
3088           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3089 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3090                   VR128:$src2)),
3091           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3092 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3093                   VR128:$src2)),
3094           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3095
3096 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3097                   (memop addr:$src2))),
3098           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3099 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3100                   (memop addr:$src2))),
3101           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3102 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3103                   (memop addr:$src2))),
3104           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3105
3106 // vector -> vector casts
3107 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3108           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3109 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3110           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3111 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3112           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3113 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3114           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3115
3116 // Use movaps / movups for SSE integer load / store (one byte shorter).
3117 def : Pat<(alignedloadv4i32 addr:$src),
3118           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3119 def : Pat<(loadv4i32 addr:$src),
3120           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3121 def : Pat<(alignedloadv2i64 addr:$src),
3122           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3123 def : Pat<(loadv2i64 addr:$src),
3124           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3125
3126 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3127           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3128 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3129           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3130 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3131           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3132 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3133           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3134 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3135           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3136 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3137           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3138 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3139           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3140 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3141           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3142
3143 //===----------------------------------------------------------------------===//
3144 // SSE4.1 Instructions
3145 //===----------------------------------------------------------------------===//
3146
3147 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3148                             string OpcodeStr,
3149                             Intrinsic V4F32Int,
3150                             Intrinsic V2F64Int> {
3151   // Intrinsic operation, reg.
3152   // Vector intrinsic operation, reg
3153   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3154                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3155                     !strconcat(OpcodeStr,
3156                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3157                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3158                     OpSize;
3159
3160   // Vector intrinsic operation, mem
3161   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3162                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3163                     !strconcat(OpcodeStr,
3164                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3165                     [(set VR128:$dst,
3166                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3167                     OpSize;
3168
3169   // Vector intrinsic operation, reg
3170   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3171                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3172                     !strconcat(OpcodeStr,
3173                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3174                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3175                     OpSize;
3176
3177   // Vector intrinsic operation, mem
3178   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3179                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3180                     !strconcat(OpcodeStr,
3181                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3182                     [(set VR128:$dst,
3183                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3184                     OpSize;
3185 }
3186
3187 let Constraints = "$src1 = $dst" in {
3188 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3189                             string OpcodeStr,
3190                             Intrinsic F32Int,
3191                             Intrinsic F64Int> {
3192   // Intrinsic operation, reg.
3193   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3194                     (outs VR128:$dst),
3195                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3196                     !strconcat(OpcodeStr,
3197                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3198                     [(set VR128:$dst,
3199                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3200                     OpSize;
3201
3202   // Intrinsic operation, mem.
3203   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3204                     (outs VR128:$dst),
3205                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3206                     !strconcat(OpcodeStr,
3207                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3208                     [(set VR128:$dst,
3209                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3210                     OpSize;
3211
3212   // Intrinsic operation, reg.
3213   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3214                     (outs VR128:$dst),
3215                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3216                     !strconcat(OpcodeStr,
3217                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3218                     [(set VR128:$dst,
3219                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3220                     OpSize;
3221
3222   // Intrinsic operation, mem.
3223   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3224                     (outs VR128:$dst),
3225                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3226                     !strconcat(OpcodeStr,
3227                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3228                     [(set VR128:$dst,
3229                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3230                     OpSize;
3231 }
3232 }
3233
3234 // FP round - roundss, roundps, roundsd, roundpd
3235 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3236                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3237 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3238                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3239
3240 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3241 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3242                                  Intrinsic IntId128> {
3243   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3244                     (ins VR128:$src),
3245                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3246                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3247   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3248                      (ins i128mem:$src),
3249                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3250                      [(set VR128:$dst,
3251                        (IntId128
3252                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3253 }
3254
3255 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3256                                          int_x86_sse41_phminposuw>;
3257
3258 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3259 let Constraints = "$src1 = $dst" in {
3260   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3261                                 Intrinsic IntId128, bit Commutable = 0> {
3262     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3263                    (ins VR128:$src1, VR128:$src2),
3264                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3265                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3266                    OpSize {
3267       let isCommutable = Commutable;
3268     }
3269     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3270                    (ins VR128:$src1, i128mem:$src2),
3271                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3272                    [(set VR128:$dst,
3273                      (IntId128 VR128:$src1,
3274                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3275   }
3276 }
3277
3278 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3279                                        int_x86_sse41_pcmpeqq, 1>;
3280 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3281                                        int_x86_sse41_packusdw, 0>;
3282 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3283                                        int_x86_sse41_pminsb, 1>;
3284 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3285                                        int_x86_sse41_pminsd, 1>;
3286 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3287                                        int_x86_sse41_pminud, 1>;
3288 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3289                                        int_x86_sse41_pminuw, 1>;
3290 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3291                                        int_x86_sse41_pmaxsb, 1>;
3292 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3293                                        int_x86_sse41_pmaxsd, 1>;
3294 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3295                                        int_x86_sse41_pmaxud, 1>;
3296 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3297                                        int_x86_sse41_pmaxuw, 1>;
3298
3299 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3300
3301 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3302           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3303 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3304           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3305
3306 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3307 let Constraints = "$src1 = $dst" in {
3308   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3309                                 SDNode OpNode, Intrinsic IntId128,
3310                                 bit Commutable = 0> {
3311     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3312                    (ins VR128:$src1, VR128:$src2),
3313                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3314                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3315                                                    VR128:$src2))]>, OpSize {
3316       let isCommutable = Commutable;
3317     }
3318     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3319                       (ins VR128:$src1, VR128:$src2),
3320                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3321                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3322                       OpSize {
3323       let isCommutable = Commutable;
3324     }
3325     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3326                    (ins VR128:$src1, i128mem:$src2),
3327                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3328                    [(set VR128:$dst,
3329                      (OpNode VR128:$src1, (memop addr:$src2)))]>, OpSize;
3330     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3331                        (ins VR128:$src1, i128mem:$src2),
3332                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3333                        [(set VR128:$dst,
3334                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3335                        OpSize;
3336   }
3337 }
3338 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3339                                        int_x86_sse41_pmulld, 1>;
3340
3341 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3342 let Constraints = "$src1 = $dst" in {
3343   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3344                                  Intrinsic IntId128, bit Commutable = 0> {
3345     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3346                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3347                     !strconcat(OpcodeStr,
3348                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3349                     [(set VR128:$dst,
3350                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3351                     OpSize {
3352       let isCommutable = Commutable;
3353     }
3354     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3355                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3356                     !strconcat(OpcodeStr,
3357                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3358                     [(set VR128:$dst,
3359                       (IntId128 VR128:$src1,
3360                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3361                     OpSize;
3362   }
3363 }
3364
3365 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3366                                         int_x86_sse41_blendps, 0>;
3367 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3368                                         int_x86_sse41_blendpd, 0>;
3369 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3370                                         int_x86_sse41_pblendw, 0>;
3371 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3372                                         int_x86_sse41_dpps, 1>;
3373 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3374                                         int_x86_sse41_dppd, 1>;
3375 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3376                                         int_x86_sse41_mpsadbw, 1>;
3377
3378
3379 /// SS41I_ternary_int - SSE 4.1 ternary operator
3380 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3381   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3382     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3383                     (ins VR128:$src1, VR128:$src2),
3384                     !strconcat(OpcodeStr,
3385                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3386                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3387                     OpSize;
3388
3389     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3390                     (ins VR128:$src1, i128mem:$src2),
3391                     !strconcat(OpcodeStr,
3392                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3393                     [(set VR128:$dst,
3394                       (IntId VR128:$src1,
3395                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3396   }
3397 }
3398
3399 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3400 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3401 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3402
3403
3404 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3405   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3406                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3407                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3408
3409   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3410                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3411        [(set VR128:$dst,
3412          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3413        OpSize;
3414 }
3415
3416 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3417 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3418 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3419 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3420 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3421 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3422
3423 // Common patterns involving scalar load.
3424 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3425           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3426 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3427           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3428
3429 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3430           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3431 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3432           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3433
3434 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3435           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3436 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3437           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3438
3439 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3440           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3441 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3442           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3443
3444 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3445           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3446 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3447           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3448
3449 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3450           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3451 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3452           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3453
3454
3455 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3456   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3457                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3458                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3459
3460   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3461                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3462        [(set VR128:$dst,
3463          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3464           OpSize;
3465 }
3466
3467 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3468 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3469 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3470 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3471
3472 // Common patterns involving scalar load
3473 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3474           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3475 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3476           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3477
3478 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3479           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3480 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3481           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3482
3483
3484 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3485   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3486                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3487                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3488
3489   // Expecting a i16 load any extended to i32 value.
3490   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3491                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3492                  [(set VR128:$dst, (IntId (bitconvert
3493                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3494                  OpSize;
3495 }
3496
3497 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3498 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3499
3500 // Common patterns involving scalar load
3501 def : Pat<(int_x86_sse41_pmovsxbq
3502             (bitconvert (v4i32 (X86vzmovl
3503                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3504           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3505
3506 def : Pat<(int_x86_sse41_pmovzxbq
3507             (bitconvert (v4i32 (X86vzmovl
3508                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3509           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3510
3511
3512 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3513 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3514   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3515                  (ins VR128:$src1, i32i8imm:$src2),
3516                  !strconcat(OpcodeStr,
3517                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3518                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3519                  OpSize;
3520   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3521                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3522                  !strconcat(OpcodeStr,
3523                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3524                  []>, OpSize;
3525 // FIXME:
3526 // There's an AssertZext in the way of writing the store pattern
3527 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3528 }
3529
3530 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3531
3532
3533 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3534 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3535   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3536                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3537                  !strconcat(OpcodeStr,
3538                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3539                  []>, OpSize;
3540 // FIXME:
3541 // There's an AssertZext in the way of writing the store pattern
3542 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3543 }
3544
3545 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3546
3547
3548 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3549 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3550   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3551                  (ins VR128:$src1, i32i8imm:$src2),
3552                  !strconcat(OpcodeStr,
3553                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3554                  [(set GR32:$dst,
3555                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3556   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3557                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3558                  !strconcat(OpcodeStr,
3559                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3560                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3561                           addr:$dst)]>, OpSize;
3562 }
3563
3564 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3565
3566
3567 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3568 /// destination
3569 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3570   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3571                  (ins VR128:$src1, i32i8imm:$src2),
3572                  !strconcat(OpcodeStr,
3573                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3574                  [(set GR32:$dst,
3575                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3576            OpSize;
3577   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3578                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3579                  !strconcat(OpcodeStr,
3580                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3581                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3582                           addr:$dst)]>, OpSize;
3583 }
3584
3585 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3586
3587 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3588 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3589                                               imm:$src2))),
3590                  addr:$dst),
3591           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3592          Requires<[HasSSE41]>;
3593
3594 let Constraints = "$src1 = $dst" in {
3595   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3596     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3597                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3598                    !strconcat(OpcodeStr,
3599                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3600                    [(set VR128:$dst,
3601                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3602     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3603                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3604                    !strconcat(OpcodeStr,
3605                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3606                    [(set VR128:$dst,
3607                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3608                                 imm:$src3))]>, OpSize;
3609   }
3610 }
3611
3612 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3613
3614 let Constraints = "$src1 = $dst" in {
3615   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3616     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3617                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3618                    !strconcat(OpcodeStr,
3619                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3620                    [(set VR128:$dst,
3621                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3622                    OpSize;
3623     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3624                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3625                    !strconcat(OpcodeStr,
3626                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3627                    [(set VR128:$dst,
3628                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3629                                        imm:$src3)))]>, OpSize;
3630   }
3631 }
3632
3633 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3634
3635 // insertps has a few different modes, there's the first two here below which
3636 // are optimized inserts that won't zero arbitrary elements in the destination
3637 // vector. The next one matches the intrinsic and could zero arbitrary elements
3638 // in the target vector.
3639 let Constraints = "$src1 = $dst" in {
3640   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3641     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3642                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3643                    !strconcat(OpcodeStr,
3644                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3645                    [(set VR128:$dst,
3646                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3647                 OpSize;
3648     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3649                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3650                    !strconcat(OpcodeStr,
3651                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3652                    [(set VR128:$dst,
3653                      (X86insrtps VR128:$src1,
3654                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3655                                  imm:$src3))]>, OpSize;
3656   }
3657 }
3658
3659 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3660
3661 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3662           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3663
3664 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3665 // the intel intrinsic that corresponds to this.
3666 let Defs = [EFLAGS] in {
3667 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3668                     "ptest \t{$src2, $src1|$src1, $src2}",
3669                     [(X86ptest VR128:$src1, VR128:$src2),
3670                       (implicit EFLAGS)]>, OpSize;
3671 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3672                     "ptest \t{$src2, $src1|$src1, $src2}",
3673                     [(X86ptest VR128:$src1, (load addr:$src2)),
3674                         (implicit EFLAGS)]>, OpSize;
3675 }
3676
3677 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3678                        "movntdqa\t{$src, $dst|$dst, $src}",
3679                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
3680
3681
3682 //===----------------------------------------------------------------------===//
3683 // SSE4.2 Instructions
3684 //===----------------------------------------------------------------------===//
3685
3686 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3687 let Constraints = "$src1 = $dst" in {
3688   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3689                                 Intrinsic IntId128, bit Commutable = 0> {
3690     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3691                    (ins VR128:$src1, VR128:$src2),
3692                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3693                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3694                    OpSize {
3695       let isCommutable = Commutable;
3696     }
3697     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3698                    (ins VR128:$src1, i128mem:$src2),
3699                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3700                    [(set VR128:$dst,
3701                      (IntId128 VR128:$src1,
3702                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3703   }
3704 }
3705
3706 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3707
3708 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3709           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3710 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3711           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3712
3713 // crc intrinsic instruction
3714 // This set of instructions are only rm, the only difference is the size
3715 // of r and m.
3716 let Constraints = "$src1 = $dst" in {
3717   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3718                       (ins GR32:$src1, i8mem:$src2),
3719                       "crc32 \t{$src2, $src1|$src1, $src2}",
3720                        [(set GR32:$dst,
3721                          (int_x86_sse42_crc32_8 GR32:$src1,
3722                          (load addr:$src2)))]>, OpSize;
3723   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3724                       (ins GR32:$src1, GR8:$src2),
3725                       "crc32 \t{$src2, $src1|$src1, $src2}",
3726                        [(set GR32:$dst,
3727                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>,
3728                          OpSize;
3729   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3730                       (ins GR32:$src1, i16mem:$src2),
3731                       "crc32 \t{$src2, $src1|$src1, $src2}",
3732                        [(set GR32:$dst,
3733                          (int_x86_sse42_crc32_16 GR32:$src1,
3734                          (load addr:$src2)))]>,
3735                          OpSize;
3736   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3737                       (ins GR32:$src1, GR16:$src2),
3738                       "crc32 \t{$src2, $src1|$src1, $src2}",
3739                        [(set GR32:$dst,
3740                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3741                          OpSize;
3742   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3743                       (ins GR32:$src1, i32mem:$src2),
3744                       "crc32 \t{$src2, $src1|$src1, $src2}",
3745                        [(set GR32:$dst,
3746                          (int_x86_sse42_crc32_32 GR32:$src1,
3747                          (load addr:$src2)))]>, OpSize;
3748   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3749                       (ins GR32:$src1, GR32:$src2),
3750                       "crc32 \t{$src2, $src1|$src1, $src2}",
3751                        [(set GR32:$dst,
3752                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>,
3753                          OpSize;
3754   def CRC64m64  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3755                       (ins GR64:$src1, i64mem:$src2),
3756                       "crc32 \t{$src2, $src1|$src1, $src2}",
3757                        [(set GR64:$dst,
3758                          (int_x86_sse42_crc32_64 GR64:$src1,
3759                          (load addr:$src2)))]>,
3760                          OpSize, REX_W;
3761   def CRC64r64  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3762                       (ins GR64:$src1, GR64:$src2),
3763                       "crc32 \t{$src2, $src1|$src1, $src2}",
3764                        [(set GR64:$dst,
3765                          (int_x86_sse42_crc32_64 GR64:$src1, GR64:$src2))]>,
3766                          OpSize, REX_W;
3767 }
3768
3769 // String/text processing instructions.
3770 let Defs = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
3771 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3772                         (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3773                     "#PCMPISTRM128rr PSEUDO!",
3774                     [(set VR128:$dst,
3775                         (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3776                                                     imm:$src3))]>, OpSize;
3777 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3778                         (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3779                     "#PCMPISTRM128rm PSEUDO!",
3780                     [(set VR128:$dst,
3781                         (int_x86_sse42_pcmpistrm128 VR128:$src1,
3782                                                     (load addr:$src2),
3783                                                     imm:$src3))]>, OpSize;
3784 }
3785
3786 let Defs = [XMM0, EFLAGS] in {
3787 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3788                             (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3789                      "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3790                      []>, OpSize;
3791 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3792                             (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3793                      "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3794                      []>, OpSize;
3795 }
3796
3797 let Defs = [EFLAGS], Uses = [EAX, EDX],
3798         usesCustomDAGSchedInserter = 1 in {
3799 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3800                         (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3801                     "#PCMPESTRM128rr PSEUDO!",
3802                     [(set VR128:$dst,
3803                         (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
3804                                                     VR128:$src3,
3805                                                     EDX, imm:$src5))]>, OpSize;
3806 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3807                         (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3808                     "#PCMPESTRM128rm PSEUDO!",
3809                     [(set VR128:$dst,
3810                         (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
3811                                                     (load addr:$src3),
3812                                                     EDX, imm:$src5))]>, OpSize;
3813 }
3814
3815 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3816 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3817                             (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3818                      "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3819                      []>, OpSize;
3820 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3821                             (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3822                      "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3823                      []>, OpSize;
3824 }
3825
3826 let Defs = [ECX, EFLAGS] in {
3827   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3828     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3829                 (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3830                 "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3831                 [(set ECX,
3832                    (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3833                  (implicit EFLAGS)]>,
3834                 OpSize;
3835     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3836                 (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3837                 "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3838                 [(set ECX,
3839                   (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3840                  (implicit EFLAGS)]>,
3841                 OpSize;
3842   }
3843 }
3844
3845 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3846 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3847 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3848 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3849 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3850 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3851
3852 let Defs = [ECX, EFLAGS] in {
3853 let Uses = [EAX, EDX] in {
3854   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3855     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3856                 (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3857                 "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3858                 [(set ECX,
3859                    (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3860                  (implicit EFLAGS)]>,
3861                 OpSize;
3862     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3863                 (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3864                 "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3865                 [(set ECX,
3866                   (IntId128 VR128:$src1, EAX, (load addr:$src3),
3867                     EDX, imm:$src5)),
3868                  (implicit EFLAGS)]>,
3869                 OpSize;
3870   }
3871 }
3872 }
3873
3874 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3875 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3876 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3877 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3878 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3879 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;