lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  25 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  26 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  33 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  36 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  37 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  38                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  39 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  42                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  43                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  44 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  45                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  46                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  47 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  48                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  49                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  50
  51 //===----------------------------------------------------------------------===//
  52 // SSE Complex Patterns
  53 //===----------------------------------------------------------------------===//
  54
  55 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  56 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  57 // forms.
  58 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  59                                   [SDNPHasChain, SDNPMayLoad]>;
  60 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  61                                   [SDNPHasChain, SDNPMayLoad]>;
  62
  63 def ssmem : Operand<v4f32> {
  64   let PrintMethod = "printf32mem";
  65   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  66 }
  67 def sdmem : Operand<v2f64> {
  68   let PrintMethod = "printf64mem";
  69   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  70 }
  71
  72 //===----------------------------------------------------------------------===//
  73 // SSE pattern fragments
  74 //===----------------------------------------------------------------------===//
  75
  76 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  77 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  78 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  79 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  80
  81 // Like 'store', but always requires vector alignment.
  82 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
  83                            (st node:$val, node:$ptr), [{
  84   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
  85     return !ST->isTruncatingStore() &&
  86            ST->getAddressingMode() == ISD::UNINDEXED &&
  87            ST->getAlignment() >= 16;
  88   return false;
  89 }]>;
  90
  91 // Like 'load', but always requires vector alignment.
  92 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
  93   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
  94     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
  95            LD->getAddressingMode() == ISD::UNINDEXED &&
  96            LD->getAlignment() >= 16;
  97   return false;
  98 }]>;
  99
 100 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 101 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 102 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 103 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 104 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 105 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 106
 107 // Like 'load', but uses special alignment checks suitable for use in
 108 // memory operands in most SSE instructions, which are required to
 109 // be naturally aligned on some targets but not on others.
 110 // FIXME: Actually implement support for targets that don't require the
 111 //        alignment. This probably wants a subtarget predicate.
 112 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 113   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 114     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 115            LD->getAddressingMode() == ISD::UNINDEXED &&
 116            LD->getAlignment() >= 16;
 117   return false;
 118 }]>;
 119
 120 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 121 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 122 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 123 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 124 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 125 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 126 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 127
 128 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 129 // 16-byte boundary.
 130 // FIXME: 8 byte alignment for mmx reads is not required
 131 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 132   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 133     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 134            LD->getAddressingMode() == ISD::UNINDEXED &&
 135            LD->getAlignment() >= 8;
 136   return false;
 137 }]>;
 138
 139 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 140 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 141 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 142 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 143
 144 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 145 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 146 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 147 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 148 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 149 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 150
 151 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 152   return N->isExactlyValue(+0.0);
 153 }]>;
 154
 155 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 156   // Transformation function: imm >> 3
 157   return getI32Imm(N->getValue() >> 3);
 158 }]>;
 159
 160 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 161 // SHUFP* etc. imm.
 162 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 163   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 164 }]>;
 165
 166 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 167 // PSHUFHW imm.
 168 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 169   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 170 }]>;
 171
 172 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 173 // PSHUFLW imm.
 174 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 175   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 176 }]>;
 177
 178 def SSE_splat_mask : PatLeaf<(build_vector), [{
 179   return X86::isSplatMask(N);
 180 }], SHUFFLE_get_shuf_imm>;
 181
 182 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 183   return X86::isSplatLoMask(N);
 184 }]>;
 185
 186 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 187   return X86::isMOVHLPSMask(N);
 188 }]>;
 189
 190 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 191   return X86::isMOVHLPS_v_undef_Mask(N);
 192 }]>;
 193
 194 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 195   return X86::isMOVHPMask(N);
 196 }]>;
 197
 198 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 199   return X86::isMOVLPMask(N);
 200 }]>;
 201
 202 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 203   return X86::isMOVLMask(N);
 204 }]>;
 205
 206 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 207   return X86::isMOVSHDUPMask(N);
 208 }]>;
 209
 210 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 211   return X86::isMOVSLDUPMask(N);
 212 }]>;
 213
 214 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 215   return X86::isUNPCKLMask(N);
 216 }]>;
 217
 218 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 219   return X86::isUNPCKHMask(N);
 220 }]>;
 221
 222 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 223   return X86::isUNPCKL_v_undef_Mask(N);
 224 }]>;
 225
 226 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 227   return X86::isUNPCKH_v_undef_Mask(N);
 228 }]>;
 229
 230 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 231   return X86::isPSHUFDMask(N);
 232 }], SHUFFLE_get_shuf_imm>;
 233
 234 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 235   return X86::isPSHUFHWMask(N);
 236 }], SHUFFLE_get_pshufhw_imm>;
 237
 238 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 239   return X86::isPSHUFLWMask(N);
 240 }], SHUFFLE_get_pshuflw_imm>;
 241
 242 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 243   return X86::isPSHUFDMask(N);
 244 }], SHUFFLE_get_shuf_imm>;
 245
 246 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 247   return X86::isSHUFPMask(N);
 248 }], SHUFFLE_get_shuf_imm>;
 249
 250 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 251   return X86::isSHUFPMask(N);
 252 }], SHUFFLE_get_shuf_imm>;
 253
 254 //===----------------------------------------------------------------------===//
 255 // SSE scalar FP Instructions
 256 //===----------------------------------------------------------------------===//
 257
 258 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 259 // scheduler into a branch sequence.
 260 // These are expanded by the scheduler.
 261 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 262   def CMOV_FR32 : I<0, Pseudo,
 263                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 264                     "#CMOV_FR32 PSEUDO!",
 265                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 266                                                   EFLAGS))]>;
 267   def CMOV_FR64 : I<0, Pseudo,
 268                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 269                     "#CMOV_FR64 PSEUDO!",
 270                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 271                                                   EFLAGS))]>;
 272   def CMOV_V4F32 : I<0, Pseudo,
 273                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 274                     "#CMOV_V4F32 PSEUDO!",
 275                     [(set VR128:$dst,
 276                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 277                                           EFLAGS)))]>;
 278   def CMOV_V2F64 : I<0, Pseudo,
 279                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 280                     "#CMOV_V2F64 PSEUDO!",
 281                     [(set VR128:$dst,
 282                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 283                                           EFLAGS)))]>;
 284   def CMOV_V2I64 : I<0, Pseudo,
 285                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 286                     "#CMOV_V2I64 PSEUDO!",
 287                     [(set VR128:$dst,
 288                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 289                                           EFLAGS)))]>;
 290 }
 291
 292 //===----------------------------------------------------------------------===//
 293 // SSE1 Instructions
 294 //===----------------------------------------------------------------------===//
 295
 296 // Move Instructions
 297 let neverHasSideEffects = 1 in
 298 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 299                   "movss\t{$src, $dst|$dst, $src}", []>;
 300 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 301 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 302                   "movss\t{$src, $dst|$dst, $src}",
 303                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 304 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 305                   "movss\t{$src, $dst|$dst, $src}",
 306                   [(store FR32:$src, addr:$dst)]>;
 307
 308 // Conversion instructions
 309 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 310                       "cvttss2si\t{$src, $dst|$dst, $src}",
 311                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 312 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 313                       "cvttss2si\t{$src, $dst|$dst, $src}",
 314                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 315 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 316                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 317                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 318 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 319                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 320                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 321
 322 // Match intrinsics which expect XMM operand(s).
 323 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 324                          "cvtss2si\t{$src, $dst|$dst, $src}",
 325                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 326 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 327                          "cvtss2si\t{$src, $dst|$dst, $src}",
 328                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 329                                            (load addr:$src)))]>;
 330
 331 // Match intrinisics which expect MM and XMM operand(s).
 332 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 333                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 334                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 335 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 336                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 337                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 338                                            (load addr:$src)))]>;
 339 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 340                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 341                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 342 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 343                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 344                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 345                                            (load addr:$src)))]>;
 346 let Constraints = "$src1 = $dst" in {
 347   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 348                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 349                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 350                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 351                                            VR64:$src2))]>;
 352   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 353                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 354                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 355                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 356                                             (load addr:$src2)))]>;
 357 }
 358
 359 // Aliases for intrinsics
 360 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 361                           "cvttss2si\t{$src, $dst|$dst, $src}",
 362                           [(set GR32:$dst,
 363                             (int_x86_sse_cvttss2si VR128:$src))]>;
 364 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 365                           "cvttss2si\t{$src, $dst|$dst, $src}",
 366                           [(set GR32:$dst,
 367                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 368
 369 let Constraints = "$src1 = $dst" in {
 370   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 371                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 372                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 373                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 374                                               GR32:$src2))]>;
 375   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 376                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 377                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 378                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 379                                               (loadi32 addr:$src2)))]>;
 380 }
 381
 382 // Comparison instructions
 383 let Constraints = "$src1 = $dst" in {
 384 let neverHasSideEffects = 1 in
 385   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 386                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 387                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 388 let neverHasSideEffects = 1, mayLoad = 1 in
 389   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 390                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 391                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 392 }
 393
 394 let Defs = [EFLAGS] in {
 395 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 396                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 397                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 398 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 399                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 400                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 401                     (implicit EFLAGS)]>;
 402 } // Defs = [EFLAGS]
 403
 404 // Aliases to match intrinsics which expect XMM operand(s).
 405 let Constraints = "$src1 = $dst" in {
 406   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 407                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 408                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 409                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 410                                            VR128:$src, imm:$cc))]>;
 411   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 412                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 413                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 414                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 415                                            (load addr:$src), imm:$cc))]>;
 416 }
 417
 418 let Defs = [EFLAGS] in {
 419 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 420                                             (ins VR128:$src1, VR128:$src2),
 421                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 422                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 423                         (implicit EFLAGS)]>;
 424 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 425                                             (ins VR128:$src1, f128mem:$src2),
 426                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 427                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 428                         (implicit EFLAGS)]>;
 429
 430 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 431                                            (ins VR128:$src1, VR128:$src2),
 432                       "comiss\t{$src2, $src1|$src1, $src2}",
 433                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 434                        (implicit EFLAGS)]>;
 435 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 436                                            (ins VR128:$src1, f128mem:$src2),
 437                       "comiss\t{$src2, $src1|$src1, $src2}",
 438                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 439                        (implicit EFLAGS)]>;
 440 } // Defs = [EFLAGS]
 441
 442 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 443 // start with 'Fs'.
 444
 445 // Alias instructions that map fld0 to pxor for sse.
 446 let isReMaterializable = 1 in
 447 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 448                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 449                Requires<[HasSSE1]>, TB, OpSize;
 450
 451 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 452 // disregarded.
 453 let neverHasSideEffects = 1 in
 454 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 455                      "movaps\t{$src, $dst|$dst, $src}", []>;
 456
 457 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 458 // disregarded.
 459 let isSimpleLoad = 1 in
 460 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 461                      "movaps\t{$src, $dst|$dst, $src}",
 462                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 463
 464 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 465 let Constraints = "$src1 = $dst" in {
 466 let isCommutable = 1 in {
 467   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 468                       "andps\t{$src2, $dst|$dst, $src2}",
 469                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 470   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 471                       "orps\t{$src2, $dst|$dst, $src2}",
 472                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 473   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 474                       "xorps\t{$src2, $dst|$dst, $src2}",
 475                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 476 }
 477
 478 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 479                     "andps\t{$src2, $dst|$dst, $src2}",
 480                     [(set FR32:$dst, (X86fand FR32:$src1,
 481                                       (memopfsf32 addr:$src2)))]>;
 482 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 483                     "orps\t{$src2, $dst|$dst, $src2}",
 484                     [(set FR32:$dst, (X86for FR32:$src1,
 485                                       (memopfsf32 addr:$src2)))]>;
 486 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 487                     "xorps\t{$src2, $dst|$dst, $src2}",
 488                     [(set FR32:$dst, (X86fxor FR32:$src1,
 489                                       (memopfsf32 addr:$src2)))]>;
 490 let neverHasSideEffects = 1 in {
 491 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 492                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 493                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 494
 495 let mayLoad = 1 in
 496 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 497                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 498                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 499 }
 500 }
 501
 502 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 503 ///
 504 /// In addition, we also have a special variant of the scalar form here to
 505 /// represent the associated intrinsic operation.  This form is unlike the
 506 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 507 /// and leaves the top elements undefined.
 508 ///
 509 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 510 /// six "instructions".
 511 ///
 512 let Constraints = "$src1 = $dst" in {
 513 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 514                                   SDNode OpNode, Intrinsic F32Int,
 515                                   bit Commutable = 0> {
 516   // Scalar operation, reg+reg.
 517   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 518                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 519                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 520     let isCommutable = Commutable;
 521   }
 522
 523   // Scalar operation, reg+mem.
 524   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 525                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 526                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 527
 528   // Vector operation, reg+reg.
 529   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 530                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 531                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 532     let isCommutable = Commutable;
 533   }
 534
 535   // Vector operation, reg+mem.
 536   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 537                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 538                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 539
 540   // Intrinsic operation, reg+reg.
 541   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 542                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 543                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 544     let isCommutable = Commutable;
 545   }
 546
 547   // Intrinsic operation, reg+mem.
 548   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 549                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 550                      [(set VR128:$dst, (F32Int VR128:$src1,
 551                                                sse_load_f32:$src2))]>;
 552 }
 553 }
 554
 555 // Arithmetic instructions
 556 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 557 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 558 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 559 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 560
 561 /// sse1_fp_binop_rm - Other SSE1 binops
 562 ///
 563 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 564 /// instructions for a full-vector intrinsic form.  Operations that map
 565 /// onto C operators don't use this form since they just use the plain
 566 /// vector form instead of having a separate vector intrinsic form.
 567 ///
 568 /// This provides a total of eight "instructions".
 569 ///
 570 let Constraints = "$src1 = $dst" in {
 571 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 572                             SDNode OpNode,
 573                             Intrinsic F32Int,
 574                             Intrinsic V4F32Int,
 575                             bit Commutable = 0> {
 576
 577   // Scalar operation, reg+reg.
 578   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 579                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 580                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 581     let isCommutable = Commutable;
 582   }
 583
 584   // Scalar operation, reg+mem.
 585   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 586                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 587                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 588
 589   // Vector operation, reg+reg.
 590   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 591                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 592                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 593     let isCommutable = Commutable;
 594   }
 595
 596   // Vector operation, reg+mem.
 597   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 598                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 599                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 600
 601   // Intrinsic operation, reg+reg.
 602   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 603                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 604                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 605     let isCommutable = Commutable;
 606   }
 607
 608   // Intrinsic operation, reg+mem.
 609   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 610                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 611                      [(set VR128:$dst, (F32Int VR128:$src1,
 612                                                sse_load_f32:$src2))]>;
 613
 614   // Vector intrinsic operation, reg+reg.
 615   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 616                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 617                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 618     let isCommutable = Commutable;
 619   }
 620
 621   // Vector intrinsic operation, reg+mem.
 622   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 623                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 624                      [(set VR128:$dst, (V4F32Int VR128:$src1, (load addr:$src2)))]>;
 625 }
 626 }
 627
 628 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 629                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 630 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 631                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 632
 633 //===----------------------------------------------------------------------===//
 634 // SSE packed FP Instructions
 635
 636 // Move Instructions
 637 let neverHasSideEffects = 1 in
 638 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 639                    "movaps\t{$src, $dst|$dst, $src}", []>;
 640 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 641 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 642                    "movaps\t{$src, $dst|$dst, $src}",
 643                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 644
 645 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 646                    "movaps\t{$src, $dst|$dst, $src}",
 647                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 648
 649 let neverHasSideEffects = 1 in
 650 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 651                    "movups\t{$src, $dst|$dst, $src}", []>;
 652 let isSimpleLoad = 1 in
 653 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 654                    "movups\t{$src, $dst|$dst, $src}",
 655                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 656 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 657                    "movups\t{$src, $dst|$dst, $src}",
 658                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 659
 660 // Intrinsic forms of MOVUPS load and store
 661 let isSimpleLoad = 1 in
 662 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 663                        "movups\t{$src, $dst|$dst, $src}",
 664                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 665 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 666                        "movups\t{$src, $dst|$dst, $src}",
 667                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 668
 669 let Constraints = "$src1 = $dst" in {
 670   let AddedComplexity = 20 in {
 671     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 672                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 673                        "movlps\t{$src2, $dst|$dst, $src2}",
 674                        [(set VR128:$dst,
 675                          (v4f32 (vector_shuffle VR128:$src1,
 676                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 677                                  MOVLP_shuffle_mask)))]>;
 678     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 679                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 680                        "movhps\t{$src2, $dst|$dst, $src2}",
 681                        [(set VR128:$dst,
 682                          (v4f32 (vector_shuffle VR128:$src1,
 683                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 684                                  MOVHP_shuffle_mask)))]>;
 685   } // AddedComplexity
 686 } // Constraints = "$src1 = $dst"
 687
 688 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 689                    "movlps\t{$src, $dst|$dst, $src}",
 690                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 691                                  (iPTR 0))), addr:$dst)]>;
 692
 693 // v2f64 extract element 1 is always custom lowered to unpack high to low
 694 // and extract element 0 so the non-store version isn't too horrible.
 695 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 696                    "movhps\t{$src, $dst|$dst, $src}",
 697                    [(store (f64 (vector_extract
 698                                  (v2f64 (vector_shuffle
 699                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 700                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 701                      addr:$dst)]>;
 702
 703 let Constraints = "$src1 = $dst" in {
 704 let AddedComplexity = 15 in {
 705 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 706                     "movlhps\t{$src2, $dst|$dst, $src2}",
 707                     [(set VR128:$dst,
 708                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 709                               MOVHP_shuffle_mask)))]>;
 710
 711 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 712                     "movhlps\t{$src2, $dst|$dst, $src2}",
 713                     [(set VR128:$dst,
 714                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 715                               MOVHLPS_shuffle_mask)))]>;
 716 } // AddedComplexity
 717 } // Constraints = "$src1 = $dst"
 718
 719
 720
 721 // Arithmetic
 722
 723 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 724 ///
 725 /// In addition, we also have a special variant of the scalar form here to
 726 /// represent the associated intrinsic operation.  This form is unlike the
 727 /// plain scalar form, in that it takes an entire vector (instead of a
 728 /// scalar) and leaves the top elements undefined.
 729 ///
 730 /// And, we have a special variant form for a full-vector intrinsic form.
 731 ///
 732 /// These four forms can each have a reg or a mem operand, so there are a
 733 /// total of eight "instructions".
 734 ///
 735 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 736                            SDNode OpNode,
 737                            Intrinsic F32Int,
 738                            Intrinsic V4F32Int,
 739                            bit Commutable = 0> {
 740   // Scalar operation, reg.
 741   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 742                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 743                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 744     let isCommutable = Commutable;
 745   }
 746
 747   // Scalar operation, mem.
 748   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 749                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 750                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 751
 752   // Vector operation, reg.
 753   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 754               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 755               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 756     let isCommutable = Commutable;
 757   }
 758
 759   // Vector operation, mem.
 760   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 761                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 762                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 763
 764   // Intrinsic operation, reg.
 765   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 766                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 767                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 768     let isCommutable = Commutable;
 769   }
 770
 771   // Intrinsic operation, mem.
 772   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 773                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 774                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 775
 776   // Vector intrinsic operation, reg
 777   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 778                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 779                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 780     let isCommutable = Commutable;
 781   }
 782
 783   // Vector intrinsic operation, mem
 784   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 785                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 786                     [(set VR128:$dst, (V4F32Int (load addr:$src)))]>;
 787 }
 788
 789 // Square root.
 790 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 791                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 792
 793 // Reciprocal approximations. Note that these typically require refinement
 794 // in order to obtain suitable precision.
 795 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 796                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 797 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 798                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 799
 800 // Logical
 801 let Constraints = "$src1 = $dst" in {
 802   let isCommutable = 1 in {
 803     def ANDPSrr : PSI<0x54, MRMSrcReg,
 804                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 805                       "andps\t{$src2, $dst|$dst, $src2}",
 806                       [(set VR128:$dst, (v2i64
 807                                          (and VR128:$src1, VR128:$src2)))]>;
 808     def ORPSrr  : PSI<0x56, MRMSrcReg,
 809                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 810                       "orps\t{$src2, $dst|$dst, $src2}",
 811                       [(set VR128:$dst, (v2i64
 812                                          (or VR128:$src1, VR128:$src2)))]>;
 813     def XORPSrr : PSI<0x57, MRMSrcReg,
 814                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 815                       "xorps\t{$src2, $dst|$dst, $src2}",
 816                       [(set VR128:$dst, (v2i64
 817                                          (xor VR128:$src1, VR128:$src2)))]>;
 818   }
 819
 820   def ANDPSrm : PSI<0x54, MRMSrcMem,
 821                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 822                     "andps\t{$src2, $dst|$dst, $src2}",
 823                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 824                                        (memopv2i64 addr:$src2)))]>;
 825   def ORPSrm  : PSI<0x56, MRMSrcMem,
 826                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 827                     "orps\t{$src2, $dst|$dst, $src2}",
 828                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 829                                        (memopv2i64 addr:$src2)))]>;
 830   def XORPSrm : PSI<0x57, MRMSrcMem,
 831                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 832                     "xorps\t{$src2, $dst|$dst, $src2}",
 833                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 834                                        (memopv2i64 addr:$src2)))]>;
 835   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 836                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 837                      "andnps\t{$src2, $dst|$dst, $src2}",
 838                      [(set VR128:$dst,
 839                        (v2i64 (and (xor VR128:$src1,
 840                                     (bc_v2i64 (v4i32 immAllOnesV))),
 841                                VR128:$src2)))]>;
 842   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 843                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 844                      "andnps\t{$src2, $dst|$dst, $src2}",
 845                      [(set VR128:$dst,
 846                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 847                                     (bc_v2i64 (v4i32 immAllOnesV))),
 848                                (memopv2i64 addr:$src2))))]>;
 849 }
 850
 851 let Constraints = "$src1 = $dst" in {
 852   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 853                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 854                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 855                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 856                                          VR128:$src, imm:$cc))]>;
 857   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 858                       (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 859                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 860                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 861                                          (load addr:$src), imm:$cc))]>;
 862 }
 863
 864 // Shuffle and unpack instructions
 865 let Constraints = "$src1 = $dst" in {
 866   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 867     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 868                           (outs VR128:$dst), (ins VR128:$src1,
 869                            VR128:$src2, i32i8imm:$src3),
 870                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 871                           [(set VR128:$dst,
 872                             (v4f32 (vector_shuffle
 873                                     VR128:$src1, VR128:$src2,
 874                                     SHUFP_shuffle_mask:$src3)))]>;
 875   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 876                         (outs VR128:$dst), (ins VR128:$src1,
 877                          f128mem:$src2, i32i8imm:$src3),
 878                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 879                         [(set VR128:$dst,
 880                           (v4f32 (vector_shuffle
 881                                   VR128:$src1, (memopv4f32 addr:$src2),
 882                                   SHUFP_shuffle_mask:$src3)))]>;
 883
 884   let AddedComplexity = 10 in {
 885     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 886                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 887                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 888                          [(set VR128:$dst,
 889                            (v4f32 (vector_shuffle
 890                                    VR128:$src1, VR128:$src2,
 891                                    UNPCKH_shuffle_mask)))]>;
 892     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 893                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 894                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 895                          [(set VR128:$dst,
 896                            (v4f32 (vector_shuffle
 897                                    VR128:$src1, (memopv4f32 addr:$src2),
 898                                    UNPCKH_shuffle_mask)))]>;
 899
 900     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 901                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 902                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 903                          [(set VR128:$dst,
 904                            (v4f32 (vector_shuffle
 905                                    VR128:$src1, VR128:$src2,
 906                                    UNPCKL_shuffle_mask)))]>;
 907     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 908                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 909                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 910                          [(set VR128:$dst,
 911                            (v4f32 (vector_shuffle
 912                                    VR128:$src1, (memopv4f32 addr:$src2),
 913                                    UNPCKL_shuffle_mask)))]>;
 914   } // AddedComplexity
 915 } // Constraints = "$src1 = $dst"
 916
 917 // Mask creation
 918 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 919                      "movmskps\t{$src, $dst|$dst, $src}",
 920                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 921 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 922                      "movmskpd\t{$src, $dst|$dst, $src}",
 923                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 924
 925 // Prefetch intrinsic.
 926 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 927     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 928 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 929     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 930 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 931     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 932 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 933     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 934
 935 // Non-temporal stores
 936 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 937                     "movntps\t{$src, $dst|$dst, $src}",
 938                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 939
 940 // Load, store, and memory fence
 941 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 942
 943 // MXCSR register
 944 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 945                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 946 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 947                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 948
 949 // Alias instructions that map zero vector to pxor / xorp* for sse.
 950 let isReMaterializable = 1 in
 951 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 952                  "xorps\t$dst, $dst",
 953                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 954
 955 let Predicates = [HasSSE1] in {
 956   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 957   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 958   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 959   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 960   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 961 }
 962
 963 // FR32 to 128-bit vector conversion.
 964 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
 965                       "movss\t{$src, $dst|$dst, $src}",
 966                       [(set VR128:$dst,
 967                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 968 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
 969                      "movss\t{$src, $dst|$dst, $src}",
 970                      [(set VR128:$dst,
 971                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 972
 973 // FIXME: may not be able to eliminate this movss with coalescing the src and
 974 // dest register classes are different. We really want to write this pattern
 975 // like this:
 976 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 977 //           (f32 FR32:$src)>;
 978 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
 979                      "movss\t{$src, $dst|$dst, $src}",
 980                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
 981                                        (iPTR 0)))]>;
 982 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
 983                      "movss\t{$src, $dst|$dst, $src}",
 984                      [(store (f32 (vector_extract (v4f32 VR128:$src),
 985                                    (iPTR 0))), addr:$dst)]>;
 986
 987
 988 // Move to lower bits of a VR128, leaving upper bits alone.
 989 // Three operand (but two address) aliases.
 990 let Constraints = "$src1 = $dst" in {
 991 let neverHasSideEffects = 1 in
 992   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
 993                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 994                         "movss\t{$src2, $dst|$dst, $src2}", []>;
 995
 996   let AddedComplexity = 15 in
 997     def MOVLPSrr : SSI<0x10, MRMSrcReg,
 998                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 999                        "movss\t{$src2, $dst|$dst, $src2}",
1000                        [(set VR128:$dst,
1001                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1002                                  MOVL_shuffle_mask)))]>;
1003 }
1004
1005 // Move to lower bits of a VR128 and zeroing upper bits.
1006 // Loading from memory automatically zeroing upper bits.
1007 let AddedComplexity = 20 in
1008 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1009                       "movss\t{$src, $dst|$dst, $src}",
1010                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV_bc,
1011                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1012                                                 MOVL_shuffle_mask)))]>;
1013
1014
1015 //===----------------------------------------------------------------------===//
1016 // SSE2 Instructions
1017 //===----------------------------------------------------------------------===//
1018
1019 // Move Instructions
1020 let neverHasSideEffects = 1 in
1021 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1022                   "movsd\t{$src, $dst|$dst, $src}", []>;
1023 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1024 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1025                   "movsd\t{$src, $dst|$dst, $src}",
1026                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1027 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1028                   "movsd\t{$src, $dst|$dst, $src}",
1029                   [(store FR64:$src, addr:$dst)]>;
1030
1031 // Conversion instructions
1032 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1033                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1034                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1035 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1036                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1037                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1038 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1039                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1040                       [(set FR32:$dst, (fround FR64:$src))]>;
1041 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1042                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1043                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1044 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1045                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1046                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1047 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1048                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1049                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1050
1051 // SSE2 instructions with XS prefix
1052 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1053                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1054                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1055                  Requires<[HasSSE2]>;
1056 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1057                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1058                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1059                  Requires<[HasSSE2]>;
1060
1061 // Match intrinsics which expect XMM operand(s).
1062 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1063                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1064                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1065 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1066                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1067                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1068                                            (load addr:$src)))]>;
1069
1070 // Match intrinisics which expect MM and XMM operand(s).
1071 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1072                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1073                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1074 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1075                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1076                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1077                                            (load addr:$src)))]>;
1078 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1079                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1080                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1081 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1082                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1083                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1084                                            (load addr:$src)))]>;
1085 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1086                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1087                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1088 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1089                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1090                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1091                                             (load addr:$src)))]>;
1092
1093 // Aliases for intrinsics
1094 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1095                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1096                           [(set GR32:$dst,
1097                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1098 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1099                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1100                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1101                                             (load addr:$src)))]>;
1102
1103 // Comparison instructions
1104 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1105   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1106                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1107                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1108 let mayLoad = 1 in
1109   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1110                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1111                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1112 }
1113
1114 let Defs = [EFLAGS] in {
1115 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1116                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1117                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1118 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1119                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1120                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1121                     (implicit EFLAGS)]>;
1122 }
1123
1124 // Aliases to match intrinsics which expect XMM operand(s).
1125 let Constraints = "$src1 = $dst" in {
1126   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1127                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1128                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1129                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1130                                            VR128:$src, imm:$cc))]>;
1131   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1132                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1133                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1134                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1135                                            (load addr:$src), imm:$cc))]>;
1136 }
1137
1138 let Defs = [EFLAGS] in {
1139 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1140                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1141                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1142                         (implicit EFLAGS)]>;
1143 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1144                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1145                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1146                         (implicit EFLAGS)]>;
1147
1148 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1149                       "comisd\t{$src2, $src1|$src1, $src2}",
1150                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1151                        (implicit EFLAGS)]>;
1152 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1153                       "comisd\t{$src2, $src1|$src1, $src2}",
1154                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1155                        (implicit EFLAGS)]>;
1156 } // Defs = EFLAGS]
1157
1158 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1159 // start with 'Fs'.
1160
1161 // Alias instructions that map fld0 to pxor for sse.
1162 let isReMaterializable = 1 in
1163 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1164                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1165                Requires<[HasSSE2]>, TB, OpSize;
1166
1167 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1168 // disregarded.
1169 let neverHasSideEffects = 1 in
1170 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1171                      "movapd\t{$src, $dst|$dst, $src}", []>;
1172
1173 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1174 // disregarded.
1175 let isSimpleLoad = 1 in
1176 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1177                      "movapd\t{$src, $dst|$dst, $src}",
1178                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1179
1180 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1181 let Constraints = "$src1 = $dst" in {
1182 let isCommutable = 1 in {
1183   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1184                                        (ins FR64:$src1, FR64:$src2),
1185                       "andpd\t{$src2, $dst|$dst, $src2}",
1186                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1187   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1188                                        (ins FR64:$src1, FR64:$src2),
1189                       "orpd\t{$src2, $dst|$dst, $src2}",
1190                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1191   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1192                                        (ins FR64:$src1, FR64:$src2),
1193                       "xorpd\t{$src2, $dst|$dst, $src2}",
1194                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1195 }
1196
1197 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1198                                      (ins FR64:$src1, f128mem:$src2),
1199                     "andpd\t{$src2, $dst|$dst, $src2}",
1200                     [(set FR64:$dst, (X86fand FR64:$src1,
1201                                       (memopfsf64 addr:$src2)))]>;
1202 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1203                                      (ins FR64:$src1, f128mem:$src2),
1204                     "orpd\t{$src2, $dst|$dst, $src2}",
1205                     [(set FR64:$dst, (X86for FR64:$src1,
1206                                       (memopfsf64 addr:$src2)))]>;
1207 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1208                                      (ins FR64:$src1, f128mem:$src2),
1209                     "xorpd\t{$src2, $dst|$dst, $src2}",
1210                     [(set FR64:$dst, (X86fxor FR64:$src1,
1211                                       (memopfsf64 addr:$src2)))]>;
1212
1213 let neverHasSideEffects = 1 in {
1214 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1215                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1216                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1217 let mayLoad = 1 in
1218 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1219                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1220                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1221 }
1222 }
1223
1224 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1225 ///
1226 /// In addition, we also have a special variant of the scalar form here to
1227 /// represent the associated intrinsic operation.  This form is unlike the
1228 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1229 /// and leaves the top elements undefined.
1230 ///
1231 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1232 /// six "instructions".
1233 ///
1234 let Constraints = "$src1 = $dst" in {
1235 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1236                                   SDNode OpNode, Intrinsic F64Int,
1237                                   bit Commutable = 0> {
1238   // Scalar operation, reg+reg.
1239   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1240                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1241                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1242     let isCommutable = Commutable;
1243   }
1244
1245   // Scalar operation, reg+mem.
1246   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1247                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1248                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1249
1250   // Vector operation, reg+reg.
1251   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1252                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1253                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1254     let isCommutable = Commutable;
1255   }
1256
1257   // Vector operation, reg+mem.
1258   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1259                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1260                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1261
1262   // Intrinsic operation, reg+reg.
1263   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1264                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1265                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1266     let isCommutable = Commutable;
1267   }
1268
1269   // Intrinsic operation, reg+mem.
1270   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1271                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1272                      [(set VR128:$dst, (F64Int VR128:$src1,
1273                                                sse_load_f64:$src2))]>;
1274 }
1275 }
1276
1277 // Arithmetic instructions
1278 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1279 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1280 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1281 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1282
1283 /// sse2_fp_binop_rm - Other SSE2 binops
1284 ///
1285 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1286 /// instructions for a full-vector intrinsic form.  Operations that map
1287 /// onto C operators don't use this form since they just use the plain
1288 /// vector form instead of having a separate vector intrinsic form.
1289 ///
1290 /// This provides a total of eight "instructions".
1291 ///
1292 let Constraints = "$src1 = $dst" in {
1293 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1294                             SDNode OpNode,
1295                             Intrinsic F64Int,
1296                             Intrinsic V2F64Int,
1297                             bit Commutable = 0> {
1298
1299   // Scalar operation, reg+reg.
1300   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1301                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1302                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1303     let isCommutable = Commutable;
1304   }
1305
1306   // Scalar operation, reg+mem.
1307   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1308                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1309                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1310
1311   // Vector operation, reg+reg.
1312   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1313                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1314                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1315     let isCommutable = Commutable;
1316   }
1317
1318   // Vector operation, reg+mem.
1319   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1320                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1321                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1322
1323   // Intrinsic operation, reg+reg.
1324   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1325                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1326                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1327     let isCommutable = Commutable;
1328   }
1329
1330   // Intrinsic operation, reg+mem.
1331   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1332                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1333                      [(set VR128:$dst, (F64Int VR128:$src1,
1334                                                sse_load_f64:$src2))]>;
1335
1336   // Vector intrinsic operation, reg+reg.
1337   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1338                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1339                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1340     let isCommutable = Commutable;
1341   }
1342
1343   // Vector intrinsic operation, reg+mem.
1344   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1345                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1346                      [(set VR128:$dst, (V2F64Int VR128:$src1, (load addr:$src2)))]>;
1347 }
1348 }
1349
1350 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1351                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1352 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1353                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1354
1355 //===----------------------------------------------------------------------===//
1356 // SSE packed FP Instructions
1357
1358 // Move Instructions
1359 let neverHasSideEffects = 1 in
1360 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1361                    "movapd\t{$src, $dst|$dst, $src}", []>;
1362 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1363 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1364                    "movapd\t{$src, $dst|$dst, $src}",
1365                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1366
1367 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1368                    "movapd\t{$src, $dst|$dst, $src}",
1369                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1370
1371 let neverHasSideEffects = 1 in
1372 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1373                    "movupd\t{$src, $dst|$dst, $src}", []>;
1374 let isSimpleLoad = 1 in
1375 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1376                    "movupd\t{$src, $dst|$dst, $src}",
1377                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1378 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1379                    "movupd\t{$src, $dst|$dst, $src}",
1380                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1381
1382 // Intrinsic forms of MOVUPD load and store
1383 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1384                        "movupd\t{$src, $dst|$dst, $src}",
1385                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1386 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1387                        "movupd\t{$src, $dst|$dst, $src}",
1388                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1389
1390 let Constraints = "$src1 = $dst" in {
1391   let AddedComplexity = 20 in {
1392     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1393                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1394                        "movlpd\t{$src2, $dst|$dst, $src2}",
1395                        [(set VR128:$dst,
1396                          (v2f64 (vector_shuffle VR128:$src1,
1397                                  (scalar_to_vector (loadf64 addr:$src2)),
1398                                  MOVLP_shuffle_mask)))]>;
1399     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1400                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1401                        "movhpd\t{$src2, $dst|$dst, $src2}",
1402                        [(set VR128:$dst,
1403                          (v2f64 (vector_shuffle VR128:$src1,
1404                                  (scalar_to_vector (loadf64 addr:$src2)),
1405                                  MOVHP_shuffle_mask)))]>;
1406   } // AddedComplexity
1407 } // Constraints = "$src1 = $dst"
1408
1409 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1410                    "movlpd\t{$src, $dst|$dst, $src}",
1411                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1412                                  (iPTR 0))), addr:$dst)]>;
1413
1414 // v2f64 extract element 1 is always custom lowered to unpack high to low
1415 // and extract element 0 so the non-store version isn't too horrible.
1416 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1417                    "movhpd\t{$src, $dst|$dst, $src}",
1418                    [(store (f64 (vector_extract
1419                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1420                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1421                      addr:$dst)]>;
1422
1423 // SSE2 instructions without OpSize prefix
1424 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1425                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1426                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1427                      TB, Requires<[HasSSE2]>;
1428 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1429                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1430                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1431                                         (bitconvert (memopv2i64 addr:$src))))]>,
1432                      TB, Requires<[HasSSE2]>;
1433
1434 // SSE2 instructions with XS prefix
1435 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1436                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1437                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1438                      XS, Requires<[HasSSE2]>;
1439 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1440                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1441                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1442                                         (bitconvert (memopv2i64 addr:$src))))]>,
1443                      XS, Requires<[HasSSE2]>;
1444
1445 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1446                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1447                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1448 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1449                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1450                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1451                                             (load addr:$src)))]>;
1452 // SSE2 packed instructions with XS prefix
1453 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1454                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1455                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1456                       XS, Requires<[HasSSE2]>;
1457 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1458                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1459                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1460                                            (load addr:$src)))]>,
1461                       XS, Requires<[HasSSE2]>;
1462
1463 // SSE2 packed instructions with XD prefix
1464 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1465                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1466                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1467                      XD, Requires<[HasSSE2]>;
1468 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1469                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1470                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1471                                           (load addr:$src)))]>,
1472                      XD, Requires<[HasSSE2]>;
1473
1474 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1475                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1476                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1477 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1478                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1479                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1480                                              (load addr:$src)))]>;
1481
1482 // SSE2 instructions without OpSize prefix
1483 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1484                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1485                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1486                      TB, Requires<[HasSSE2]>;
1487 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f64mem:$src),
1488                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1489                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1490                                           (load addr:$src)))]>,
1491                      TB, Requires<[HasSSE2]>;
1492
1493 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1494                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1495                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1496 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f128mem:$src),
1497                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1498                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1499                                             (load addr:$src)))]>;
1500
1501 // Match intrinsics which expect XMM operand(s).
1502 // Aliases for intrinsics
1503 let Constraints = "$src1 = $dst" in {
1504 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1505                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1506                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1507                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1508                                            GR32:$src2))]>;
1509 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1510                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1511                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1512                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1513                                            (loadi32 addr:$src2)))]>;
1514 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1515                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1516                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1517                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1518                                       VR128:$src2))]>;
1519 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1520                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1521                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1522                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1523                                       (load addr:$src2)))]>;
1524 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1525                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1526                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1527                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1528                                        VR128:$src2))]>, XS,
1529                     Requires<[HasSSE2]>;
1530 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1531                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1532                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1533                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1534                                        (load addr:$src2)))]>, XS,
1535                     Requires<[HasSSE2]>;
1536 }
1537
1538 // Arithmetic
1539
1540 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1541 ///
1542 /// In addition, we also have a special variant of the scalar form here to
1543 /// represent the associated intrinsic operation.  This form is unlike the
1544 /// plain scalar form, in that it takes an entire vector (instead of a
1545 /// scalar) and leaves the top elements undefined.
1546 ///
1547 /// And, we have a special variant form for a full-vector intrinsic form.
1548 ///
1549 /// These four forms can each have a reg or a mem operand, so there are a
1550 /// total of eight "instructions".
1551 ///
1552 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1553                            SDNode OpNode,
1554                            Intrinsic F64Int,
1555                            Intrinsic V2F64Int,
1556                            bit Commutable = 0> {
1557   // Scalar operation, reg.
1558   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1559                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1560                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1561     let isCommutable = Commutable;
1562   }
1563
1564   // Scalar operation, mem.
1565   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1566                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1567                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1568
1569   // Vector operation, reg.
1570   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1571               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1572               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1573     let isCommutable = Commutable;
1574   }
1575
1576   // Vector operation, mem.
1577   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1578                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1579                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1580
1581   // Intrinsic operation, reg.
1582   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1583                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1584                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1585     let isCommutable = Commutable;
1586   }
1587
1588   // Intrinsic operation, mem.
1589   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1590                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1591                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1592
1593   // Vector intrinsic operation, reg
1594   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1595                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1596                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1597     let isCommutable = Commutable;
1598   }
1599
1600   // Vector intrinsic operation, mem
1601   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1602                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1603                     [(set VR128:$dst, (V2F64Int (load addr:$src)))]>;
1604 }
1605
1606 // Square root.
1607 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1608                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1609
1610 // There is no f64 version of the reciprocal approximation instructions.
1611
1612 // Logical
1613 let Constraints = "$src1 = $dst" in {
1614   let isCommutable = 1 in {
1615     def ANDPDrr : PDI<0x54, MRMSrcReg,
1616                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1617                       "andpd\t{$src2, $dst|$dst, $src2}",
1618                       [(set VR128:$dst,
1619                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1620                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1621     def ORPDrr  : PDI<0x56, MRMSrcReg,
1622                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1623                       "orpd\t{$src2, $dst|$dst, $src2}",
1624                       [(set VR128:$dst,
1625                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1626                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1627     def XORPDrr : PDI<0x57, MRMSrcReg,
1628                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1629                       "xorpd\t{$src2, $dst|$dst, $src2}",
1630                       [(set VR128:$dst,
1631                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1632                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1633   }
1634
1635   def ANDPDrm : PDI<0x54, MRMSrcMem,
1636                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1637                     "andpd\t{$src2, $dst|$dst, $src2}",
1638                     [(set VR128:$dst,
1639                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1640                        (memopv2i64 addr:$src2)))]>;
1641   def ORPDrm  : PDI<0x56, MRMSrcMem,
1642                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1643                     "orpd\t{$src2, $dst|$dst, $src2}",
1644                     [(set VR128:$dst,
1645                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1646                        (memopv2i64 addr:$src2)))]>;
1647   def XORPDrm : PDI<0x57, MRMSrcMem,
1648                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1649                     "xorpd\t{$src2, $dst|$dst, $src2}",
1650                     [(set VR128:$dst,
1651                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1652                        (memopv2i64 addr:$src2)))]>;
1653   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1654                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1655                      "andnpd\t{$src2, $dst|$dst, $src2}",
1656                      [(set VR128:$dst,
1657                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1658                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1659   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1660                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1661                      "andnpd\t{$src2, $dst|$dst, $src2}",
1662                      [(set VR128:$dst,
1663                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1664                         (memopv2i64 addr:$src2)))]>;
1665 }
1666
1667 let Constraints = "$src1 = $dst" in {
1668   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1669                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1670                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1671                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1672                                        VR128:$src, imm:$cc))]>;
1673   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1674                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1675                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1676                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1677                                      (load addr:$src), imm:$cc))]>;
1678 }
1679
1680 // Shuffle and unpack instructions
1681 let Constraints = "$src1 = $dst" in {
1682   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1683                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1684                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1685                  [(set VR128:$dst, (v2f64 (vector_shuffle
1686                                            VR128:$src1, VR128:$src2,
1687                                            SHUFP_shuffle_mask:$src3)))]>;
1688   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1689                         (outs VR128:$dst), (ins VR128:$src1,
1690                          f128mem:$src2, i8imm:$src3),
1691                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1692                         [(set VR128:$dst,
1693                           (v2f64 (vector_shuffle
1694                                   VR128:$src1, (memopv2f64 addr:$src2),
1695                                   SHUFP_shuffle_mask:$src3)))]>;
1696
1697   let AddedComplexity = 10 in {
1698     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1699                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1700                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1701                          [(set VR128:$dst,
1702                            (v2f64 (vector_shuffle
1703                                    VR128:$src1, VR128:$src2,
1704                                    UNPCKH_shuffle_mask)))]>;
1705     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1706                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1707                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1708                          [(set VR128:$dst,
1709                            (v2f64 (vector_shuffle
1710                                    VR128:$src1, (memopv2f64 addr:$src2),
1711                                    UNPCKH_shuffle_mask)))]>;
1712
1713     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1714                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1715                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1716                          [(set VR128:$dst,
1717                            (v2f64 (vector_shuffle
1718                                    VR128:$src1, VR128:$src2,
1719                                    UNPCKL_shuffle_mask)))]>;
1720     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1721                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1722                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1723                          [(set VR128:$dst,
1724                            (v2f64 (vector_shuffle
1725                                    VR128:$src1, (memopv2f64 addr:$src2),
1726                                    UNPCKL_shuffle_mask)))]>;
1727   } // AddedComplexity
1728 } // Constraints = "$src1 = $dst"
1729
1730
1731 //===----------------------------------------------------------------------===//
1732 // SSE integer instructions
1733
1734 // Move Instructions
1735 let neverHasSideEffects = 1 in
1736 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1737                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1738 let isSimpleLoad = 1, mayLoad = 1 in
1739 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1740                    "movdqa\t{$src, $dst|$dst, $src}",
1741                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1742 let mayStore = 1 in
1743 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1744                    "movdqa\t{$src, $dst|$dst, $src}",
1745                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1746 let isSimpleLoad = 1, mayLoad = 1 in
1747 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1748                    "movdqu\t{$src, $dst|$dst, $src}",
1749                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1750                  XS, Requires<[HasSSE2]>;
1751 let mayStore = 1 in
1752 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1753                    "movdqu\t{$src, $dst|$dst, $src}",
1754                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1755                  XS, Requires<[HasSSE2]>;
1756
1757 // Intrinsic forms of MOVDQU load and store
1758 let isSimpleLoad = 1 in
1759 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1760                        "movdqu\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1762                  XS, Requires<[HasSSE2]>;
1763 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1764                        "movdqu\t{$src, $dst|$dst, $src}",
1765                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1766                      XS, Requires<[HasSSE2]>;
1767
1768 let Constraints = "$src1 = $dst" in {
1769
1770 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1771                             bit Commutable = 0> {
1772   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1773                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1774                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1775     let isCommutable = Commutable;
1776   }
1777   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1778                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1779                [(set VR128:$dst, (IntId VR128:$src1,
1780                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1781 }
1782
1783 /// PDI_binop_rm - Simple SSE2 binary operator.
1784 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1785                         ValueType OpVT, bit Commutable = 0> {
1786   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1787                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1788                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1789     let isCommutable = Commutable;
1790   }
1791   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1792                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1793                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1794                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1795 }
1796
1797 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1798 ///
1799 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1800 /// to collapse (bitconvert VT to VT) into its operand.
1801 ///
1802 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1803                               bit Commutable = 0> {
1804   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1805                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1806                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1807     let isCommutable = Commutable;
1808   }
1809   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1810                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1811                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1812 }
1813
1814 } // Constraints = "$src1 = $dst"
1815
1816 // 128-bit Integer Arithmetic
1817
1818 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1819 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1820 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1821 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1822
1823 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1824 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1825 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1826 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1827
1828 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1829 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1830 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1831 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1832
1833 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1834 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1835 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1836 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1837
1838 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1839
1840 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1841 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1842 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1843
1844 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1845
1846 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1847 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1848
1849
1850 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1851 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1852 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1853 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1854 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1855
1856
1857 defm PSLLW : PDI_binop_rm_int<0xF1, "psllw", int_x86_sse2_psll_w>;
1858 defm PSLLD : PDI_binop_rm_int<0xF2, "pslld", int_x86_sse2_psll_d>;
1859 defm PSLLQ : PDI_binop_rm_int<0xF3, "psllq", int_x86_sse2_psll_q>;
1860
1861 defm PSRLW : PDI_binop_rm_int<0xD1, "psrlw", int_x86_sse2_psrl_w>;
1862 defm PSRLD : PDI_binop_rm_int<0xD2, "psrld", int_x86_sse2_psrl_d>;
1863 defm PSRLQ : PDI_binop_rm_int<0xD3, "psrlq", int_x86_sse2_psrl_q>;
1864
1865 defm PSRAW : PDI_binop_rm_int<0xE1, "psraw", int_x86_sse2_psra_w>;
1866 defm PSRAD : PDI_binop_rm_int<0xE2, "psrad", int_x86_sse2_psra_d>;
1867
1868 // Some immediate variants need to match a bit_convert.
1869 let Constraints = "$src1 = $dst" in {
1870 def PSLLWri : PDIi8<0x71, MRM6r, (outs VR128:$dst),
1871                                  (ins VR128:$src1, i32i8imm:$src2),
1872                     "psllw\t{$src2, $dst|$dst, $src2}",
1873                     [(set VR128:$dst, (int_x86_sse2_psll_w VR128:$src1,
1874                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1875 def PSLLDri : PDIi8<0x72, MRM6r, (outs VR128:$dst),
1876                                  (ins VR128:$src1, i32i8imm:$src2),
1877                     "pslld\t{$src2, $dst|$dst, $src2}",
1878                     [(set VR128:$dst, (int_x86_sse2_psll_d VR128:$src1,
1879                           (scalar_to_vector (i32 imm:$src2))))]>;
1880 def PSLLQri : PDIi8<0x73, MRM6r, (outs VR128:$dst),
1881                                  (ins VR128:$src1, i32i8imm:$src2),
1882                     "psllq\t{$src2, $dst|$dst, $src2}",
1883                     [(set VR128:$dst, (int_x86_sse2_psll_q VR128:$src1,
1884                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1885
1886 def PSRLWri : PDIi8<0x71, MRM2r, (outs VR128:$dst),
1887                                  (ins VR128:$src1, i32i8imm:$src2),
1888                     "psrlw\t{$src2, $dst|$dst, $src2}",
1889                     [(set VR128:$dst, (int_x86_sse2_psrl_w VR128:$src1,
1890                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1891 def PSRLDri : PDIi8<0x72, MRM2r, (outs VR128:$dst),
1892                                  (ins VR128:$src1, i32i8imm:$src2),
1893                     "psrld\t{$src2, $dst|$dst, $src2}",
1894                     [(set VR128:$dst, (int_x86_sse2_psrl_d VR128:$src1,
1895                           (scalar_to_vector (i32 imm:$src2))))]>;
1896 def PSRLQri : PDIi8<0x73, MRM2r, (outs VR128:$dst),
1897                                  (ins VR128:$src1, i32i8imm:$src2),
1898                     "psrlq\t{$src2, $dst|$dst, $src2}",
1899                     [(set VR128:$dst, (int_x86_sse2_psrl_q VR128:$src1,
1900                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1901
1902 def PSRAWri : PDIi8<0x71, MRM4r, (outs VR128:$dst),
1903                                  (ins VR128:$src1, i32i8imm:$src2),
1904                     "psraw\t{$src2, $dst|$dst, $src2}",
1905                     [(set VR128:$dst, (int_x86_sse2_psra_w VR128:$src1,
1906                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1907 def PSRADri : PDIi8<0x72, MRM4r, (outs VR128:$dst),
1908                                  (ins VR128:$src1, i32i8imm:$src2),
1909                     "psrad\t{$src2, $dst|$dst, $src2}",
1910                     [(set VR128:$dst, (int_x86_sse2_psra_d VR128:$src1,
1911                           (scalar_to_vector (i32 imm:$src2))))]>;
1912 }
1913
1914 // PSRAQ doesn't exist in SSE[1-3].
1915
1916 // 128-bit logical shifts.
1917 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1918   def PSLLDQri : PDIi8<0x73, MRM7r,
1919                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1920                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1921   def PSRLDQri : PDIi8<0x73, MRM3r,
1922                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1923                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1924   // PSRADQri doesn't exist in SSE[1-3].
1925 }
1926
1927 let Predicates = [HasSSE2] in {
1928   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1929             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1930   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1931             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1932   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1933             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1934 }
1935
1936 // Logical
1937 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1938 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1939 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1940
1941 let Constraints = "$src1 = $dst" in {
1942   def PANDNrr : PDI<0xDF, MRMSrcReg,
1943                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1944                     "pandn\t{$src2, $dst|$dst, $src2}",
1945                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1946                                               VR128:$src2)))]>;
1947
1948   def PANDNrm : PDI<0xDF, MRMSrcMem,
1949                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1950                     "pandn\t{$src2, $dst|$dst, $src2}",
1951                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1952                                               (memopv2i64 addr:$src2))))]>;
1953 }
1954
1955 // SSE2 Integer comparison
1956 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1957 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1958 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1959 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1960 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1961 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1962
1963 // Pack instructions
1964 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1965 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1966 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1967
1968 // Shuffle and unpack instructions
1969 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1970                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1971                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1972                      [(set VR128:$dst, (v4i32 (vector_shuffle
1973                                                VR128:$src1, (undef),
1974                                                PSHUFD_shuffle_mask:$src2)))]>;
1975 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1976                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1977                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1978                      [(set VR128:$dst, (v4i32 (vector_shuffle
1979                                                (bc_v4i32(memopv2i64 addr:$src1)),
1980                                                (undef),
1981                                                PSHUFD_shuffle_mask:$src2)))]>;
1982
1983 // SSE2 with ImmT == Imm8 and XS prefix.
1984 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1985                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1986                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1987                     [(set VR128:$dst, (v8i16 (vector_shuffle
1988                                               VR128:$src1, (undef),
1989                                               PSHUFHW_shuffle_mask:$src2)))]>,
1990                 XS, Requires<[HasSSE2]>;
1991 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1992                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1993                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1994                     [(set VR128:$dst, (v8i16 (vector_shuffle
1995                                               (bc_v8i16 (memopv2i64 addr:$src1)),
1996                                               (undef),
1997                                               PSHUFHW_shuffle_mask:$src2)))]>,
1998                 XS, Requires<[HasSSE2]>;
1999
2000 // SSE2 with ImmT == Imm8 and XD prefix.
2001 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2002                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2003                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2004                     [(set VR128:$dst, (v8i16 (vector_shuffle
2005                                               VR128:$src1, (undef),
2006                                               PSHUFLW_shuffle_mask:$src2)))]>,
2007                 XD, Requires<[HasSSE2]>;
2008 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2009                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
2010                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2011                     [(set VR128:$dst, (v8i16 (vector_shuffle
2012                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2013                                               (undef),
2014                                               PSHUFLW_shuffle_mask:$src2)))]>,
2015                 XD, Requires<[HasSSE2]>;
2016
2017
2018 let Constraints = "$src1 = $dst" in {
2019   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2020                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2021                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2022                         [(set VR128:$dst,
2023                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2024                                   UNPCKL_shuffle_mask)))]>;
2025   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2026                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2027                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2028                         [(set VR128:$dst,
2029                           (v16i8 (vector_shuffle VR128:$src1,
2030                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2031                                   UNPCKL_shuffle_mask)))]>;
2032   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2033                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2034                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2035                         [(set VR128:$dst,
2036                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2037                                   UNPCKL_shuffle_mask)))]>;
2038   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2039                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2040                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2041                         [(set VR128:$dst,
2042                           (v8i16 (vector_shuffle VR128:$src1,
2043                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2044                                   UNPCKL_shuffle_mask)))]>;
2045   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2046                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2047                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2048                         [(set VR128:$dst,
2049                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2050                                   UNPCKL_shuffle_mask)))]>;
2051   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2052                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2053                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2054                         [(set VR128:$dst,
2055                           (v4i32 (vector_shuffle VR128:$src1,
2056                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2057                                   UNPCKL_shuffle_mask)))]>;
2058   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2059                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2060                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2061                         [(set VR128:$dst,
2062                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2063                                   UNPCKL_shuffle_mask)))]>;
2064   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2065                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2066                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2067                         [(set VR128:$dst,
2068                           (v2i64 (vector_shuffle VR128:$src1,
2069                                   (memopv2i64 addr:$src2),
2070                                   UNPCKL_shuffle_mask)))]>;
2071
2072   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2073                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2074                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2075                         [(set VR128:$dst,
2076                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2077                                   UNPCKH_shuffle_mask)))]>;
2078   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2079                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2080                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2081                         [(set VR128:$dst,
2082                           (v16i8 (vector_shuffle VR128:$src1,
2083                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2084                                   UNPCKH_shuffle_mask)))]>;
2085   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2086                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2087                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2088                         [(set VR128:$dst,
2089                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2090                                   UNPCKH_shuffle_mask)))]>;
2091   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2092                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2093                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2094                         [(set VR128:$dst,
2095                           (v8i16 (vector_shuffle VR128:$src1,
2096                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2097                                   UNPCKH_shuffle_mask)))]>;
2098   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2099                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2100                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2101                         [(set VR128:$dst,
2102                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2103                                   UNPCKH_shuffle_mask)))]>;
2104   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2105                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2106                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2107                         [(set VR128:$dst,
2108                           (v4i32 (vector_shuffle VR128:$src1,
2109                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2110                                   UNPCKH_shuffle_mask)))]>;
2111   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2112                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2113                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2114                         [(set VR128:$dst,
2115                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2116                                   UNPCKH_shuffle_mask)))]>;
2117   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2118                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2119                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2120                         [(set VR128:$dst,
2121                           (v2i64 (vector_shuffle VR128:$src1,
2122                                   (memopv2i64 addr:$src2),
2123                                   UNPCKH_shuffle_mask)))]>;
2124 }
2125
2126 // Extract / Insert
2127 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2128                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2129                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2130                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2131                                                 imm:$src2))]>;
2132 let Constraints = "$src1 = $dst" in {
2133   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2134                        (outs VR128:$dst), (ins VR128:$src1,
2135                         GR32:$src2, i32i8imm:$src3),
2136                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2137                        [(set VR128:$dst,
2138                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2139   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2140                        (outs VR128:$dst), (ins VR128:$src1,
2141                         i16mem:$src2, i32i8imm:$src3),
2142                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2143                        [(set VR128:$dst,
2144                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2145                                     imm:$src3))]>;
2146 }
2147
2148 // Mask creation
2149 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2150                      "pmovmskb\t{$src, $dst|$dst, $src}",
2151                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2152
2153 // Conditional store
2154 let Uses = [EDI] in
2155 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2156                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2157                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2158
2159 // Non-temporal stores
2160 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2161                     "movntpd\t{$src, $dst|$dst, $src}",
2162                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2163 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2164                     "movntdq\t{$src, $dst|$dst, $src}",
2165                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2166 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2167                     "movnti\t{$src, $dst|$dst, $src}",
2168                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2169                   TB, Requires<[HasSSE2]>;
2170
2171 // Flush cache
2172 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2173                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2174               TB, Requires<[HasSSE2]>;
2175
2176 // Load, store, and memory fence
2177 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2178                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2179 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2180                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2181
2182 //TODO: custom lower this so as to never even generate the noop
2183 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2184            (i8 0)), (NOOP)>;
2185 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2186 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2187 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2188            (i8 1)), (MFENCE)>;
2189
2190 // Alias instructions that map zero vector to pxor / xorp* for sse.
2191 let isReMaterializable = 1 in
2192   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2193                          "pcmpeqd\t$dst, $dst",
2194                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2195
2196 // FR64 to 128-bit vector conversion.
2197 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2198                       "movsd\t{$src, $dst|$dst, $src}",
2199                       [(set VR128:$dst,
2200                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2201 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2202                      "movsd\t{$src, $dst|$dst, $src}",
2203                      [(set VR128:$dst,
2204                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2205
2206 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2207                       "movd\t{$src, $dst|$dst, $src}",
2208                       [(set VR128:$dst,
2209                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2210 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2211                       "movd\t{$src, $dst|$dst, $src}",
2212                       [(set VR128:$dst,
2213                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2214
2215 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2216                       "movd\t{$src, $dst|$dst, $src}",
2217                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2218
2219 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2220                       "movd\t{$src, $dst|$dst, $src}",
2221                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2222
2223 // SSE2 instructions with XS prefix
2224 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2225                     "movq\t{$src, $dst|$dst, $src}",
2226                     [(set VR128:$dst,
2227                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2228                   Requires<[HasSSE2]>;
2229 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2230                       "movq\t{$src, $dst|$dst, $src}",
2231                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2232                                     (iPTR 0))), addr:$dst)]>;
2233
2234 // FIXME: may not be able to eliminate this movss with coalescing the src and
2235 // dest register classes are different. We really want to write this pattern
2236 // like this:
2237 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2238 //           (f32 FR32:$src)>;
2239 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2240                      "movsd\t{$src, $dst|$dst, $src}",
2241                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2242                                        (iPTR 0)))]>;
2243 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2244                      "movsd\t{$src, $dst|$dst, $src}",
2245                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2246                                    (iPTR 0))), addr:$dst)]>;
2247 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2248                        "movd\t{$src, $dst|$dst, $src}",
2249                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2250                                         (iPTR 0)))]>;
2251 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2252                        "movd\t{$src, $dst|$dst, $src}",
2253                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2254                                      (iPTR 0))), addr:$dst)]>;
2255
2256 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2257                       "movd\t{$src, $dst|$dst, $src}",
2258                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2259 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2260                       "movd\t{$src, $dst|$dst, $src}",
2261                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2262
2263
2264 // Move to lower bits of a VR128, leaving upper bits alone.
2265 // Three operand (but two address) aliases.
2266 let Constraints = "$src1 = $dst" in {
2267   let neverHasSideEffects = 1 in
2268   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2269                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2270                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2271
2272   let AddedComplexity = 15 in
2273     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2274                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2275                        "movsd\t{$src2, $dst|$dst, $src2}",
2276                        [(set VR128:$dst,
2277                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2278                                  MOVL_shuffle_mask)))]>;
2279 }
2280
2281 // Store / copy lower 64-bits of a XMM register.
2282 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2283                      "movq\t{$src, $dst|$dst, $src}",
2284                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2285
2286 // Move to lower bits of a VR128 and zeroing upper bits.
2287 // Loading from memory automatically zeroing upper bits.
2288 let AddedComplexity = 20 in
2289   def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2290                         "movsd\t{$src, $dst|$dst, $src}",
2291                         [(set VR128:$dst,
2292                           (v2f64 (vector_shuffle immAllZerosV_bc,
2293                                   (v2f64 (scalar_to_vector
2294                                           (loadf64 addr:$src))),
2295                                   MOVL_shuffle_mask)))]>;
2296
2297 // movd / movq to XMM register zero-extends
2298 let AddedComplexity = 15 in {
2299 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2300                        "movd\t{$src, $dst|$dst, $src}",
2301                        [(set VR128:$dst,
2302                          (v4i32 (vector_shuffle immAllZerosV,
2303                                  (v4i32 (scalar_to_vector GR32:$src)),
2304                                  MOVL_shuffle_mask)))]>;
2305 // This is X86-64 only.
2306 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2307                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2308                        [(set VR128:$dst,
2309                          (v2i64 (vector_shuffle immAllZerosV_bc,
2310                                  (v2i64 (scalar_to_vector GR64:$src)),
2311                                  MOVL_shuffle_mask)))]>;
2312 }
2313
2314 // Handle the v2f64 form of 'MOVZQI2PQIrr' for PR2108.  FIXME: this would be
2315 // better written as a dag combine xform.
2316 let AddedComplexity = 15 in
2317 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc,
2318                                   (v2f64 (scalar_to_vector
2319                                        (f64 (bitconvert GR64:$src)))),
2320                                   MOVL_shuffle_mask)),
2321           (MOVZQI2PQIrr GR64:$src)>, Requires<[HasSSE2]>;
2322
2323
2324 let AddedComplexity = 20 in {
2325 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2326                        "movd\t{$src, $dst|$dst, $src}",
2327                        [(set VR128:$dst,
2328                          (v4i32 (vector_shuffle immAllZerosV,
2329                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
2330                                  MOVL_shuffle_mask)))]>;
2331 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2332                      "movq\t{$src, $dst|$dst, $src}",
2333                      [(set VR128:$dst,
2334                        (v2i64 (vector_shuffle immAllZerosV_bc,
2335                               (v2i64 (scalar_to_vector (loadi64 addr:$src))),
2336                               MOVL_shuffle_mask)))]>, XS,
2337                    Requires<[HasSSE2]>;
2338 }
2339
2340 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2341 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2342 let AddedComplexity = 15 in
2343 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2344                         "movq\t{$src, $dst|$dst, $src}",
2345                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2346                                              VR128:$src,
2347                                              MOVL_shuffle_mask)))]>,
2348                       XS, Requires<[HasSSE2]>;
2349
2350 let AddedComplexity = 20 in
2351 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2352                         "movq\t{$src, $dst|$dst, $src}",
2353                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2354                                              (memopv2i64 addr:$src),
2355                                              MOVL_shuffle_mask)))]>,
2356                       XS, Requires<[HasSSE2]>;
2357
2358 //===----------------------------------------------------------------------===//
2359 // SSE3 Instructions
2360 //===----------------------------------------------------------------------===//
2361
2362 // Move Instructions
2363 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2364                       "movshdup\t{$src, $dst|$dst, $src}",
2365                       [(set VR128:$dst, (v4f32 (vector_shuffle
2366                                                 VR128:$src, (undef),
2367                                                 MOVSHDUP_shuffle_mask)))]>;
2368 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2369                       "movshdup\t{$src, $dst|$dst, $src}",
2370                       [(set VR128:$dst, (v4f32 (vector_shuffle
2371                                                 (memopv4f32 addr:$src), (undef),
2372                                                 MOVSHDUP_shuffle_mask)))]>;
2373
2374 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2375                       "movsldup\t{$src, $dst|$dst, $src}",
2376                       [(set VR128:$dst, (v4f32 (vector_shuffle
2377                                                 VR128:$src, (undef),
2378                                                 MOVSLDUP_shuffle_mask)))]>;
2379 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2380                       "movsldup\t{$src, $dst|$dst, $src}",
2381                       [(set VR128:$dst, (v4f32 (vector_shuffle
2382                                                 (memopv4f32 addr:$src), (undef),
2383                                                 MOVSLDUP_shuffle_mask)))]>;
2384
2385 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2386                       "movddup\t{$src, $dst|$dst, $src}",
2387                       [(set VR128:$dst, (v2f64 (vector_shuffle
2388                                                 VR128:$src, (undef),
2389                                                 SSE_splat_lo_mask)))]>;
2390 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2391                       "movddup\t{$src, $dst|$dst, $src}",
2392                       [(set VR128:$dst,
2393                         (v2f64 (vector_shuffle
2394                                 (scalar_to_vector (loadf64 addr:$src)),
2395                                 (undef),
2396                                 SSE_splat_lo_mask)))]>;
2397
2398 // Arithmetic
2399 let Constraints = "$src1 = $dst" in {
2400   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2401                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2402                         "addsubps\t{$src2, $dst|$dst, $src2}",
2403                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2404                                            VR128:$src2))]>;
2405   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2406                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2407                         "addsubps\t{$src2, $dst|$dst, $src2}",
2408                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2409                                            (load addr:$src2)))]>;
2410   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2411                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2412                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2413                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2414                                           VR128:$src2))]>;
2415   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2416                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2417                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2418                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2419                                           (load addr:$src2)))]>;
2420 }
2421
2422 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2423                    "lddqu\t{$src, $dst|$dst, $src}",
2424                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2425
2426 // Horizontal ops
2427 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2428   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2429          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2430          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2431 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2432   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2433          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2434          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2435 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2436   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2437         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2438         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2439 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2440   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2441         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2442         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2443
2444 let Constraints = "$src1 = $dst" in {
2445   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2446   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2447   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2448   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2449   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2450   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2451   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2452   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2453 }
2454
2455 // Thread synchronization
2456 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2457                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2458 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2459                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2460
2461 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2462 let AddedComplexity = 15 in
2463 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2464                   MOVSHDUP_shuffle_mask)),
2465           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2466 let AddedComplexity = 20 in
2467 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2468                   MOVSHDUP_shuffle_mask)),
2469           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2470
2471 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2472 let AddedComplexity = 15 in
2473   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2474                     MOVSLDUP_shuffle_mask)),
2475             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2476 let AddedComplexity = 20 in
2477   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2478                     MOVSLDUP_shuffle_mask)),
2479             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2480
2481 //===----------------------------------------------------------------------===//
2482 // SSSE3 Instructions
2483 //===----------------------------------------------------------------------===//
2484
2485 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2486 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2487                               Intrinsic IntId64, Intrinsic IntId128> {
2488   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2489                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2490                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2491
2492   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2493                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2494                    [(set VR64:$dst,
2495                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2496
2497   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2498                     (ins VR128:$src),
2499                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2500                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2501                     OpSize;
2502
2503   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2504                     (ins i128mem:$src),
2505                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2506                     [(set VR128:$dst,
2507                       (IntId128
2508                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2509 }
2510
2511 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2512 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2513                                Intrinsic IntId64, Intrinsic IntId128> {
2514   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2515                    (ins VR64:$src),
2516                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2517                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2518
2519   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2520                    (ins i64mem:$src),
2521                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2522                    [(set VR64:$dst,
2523                      (IntId64
2524                       (bitconvert (memopv4i16 addr:$src))))]>;
2525
2526   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2527                     (ins VR128:$src),
2528                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2529                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2530                     OpSize;
2531
2532   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2533                     (ins i128mem:$src),
2534                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2535                     [(set VR128:$dst,
2536                       (IntId128
2537                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2538 }
2539
2540 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2541 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2542                                Intrinsic IntId64, Intrinsic IntId128> {
2543   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2544                    (ins VR64:$src),
2545                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2546                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2547
2548   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2549                    (ins i64mem:$src),
2550                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2551                    [(set VR64:$dst,
2552                      (IntId64
2553                       (bitconvert (memopv2i32 addr:$src))))]>;
2554
2555   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2556                     (ins VR128:$src),
2557                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2558                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2559                     OpSize;
2560
2561   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2562                     (ins i128mem:$src),
2563                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2564                     [(set VR128:$dst,
2565                       (IntId128
2566                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2567 }
2568
2569 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2570                                        int_x86_ssse3_pabs_b,
2571                                        int_x86_ssse3_pabs_b_128>;
2572 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2573                                        int_x86_ssse3_pabs_w,
2574                                        int_x86_ssse3_pabs_w_128>;
2575 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2576                                        int_x86_ssse3_pabs_d,
2577                                        int_x86_ssse3_pabs_d_128>;
2578
2579 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2580 let Constraints = "$src1 = $dst" in {
2581   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2582                                  Intrinsic IntId64, Intrinsic IntId128,
2583                                  bit Commutable = 0> {
2584     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2585                      (ins VR64:$src1, VR64:$src2),
2586                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2587                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2588       let isCommutable = Commutable;
2589     }
2590     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2591                      (ins VR64:$src1, i64mem:$src2),
2592                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2593                      [(set VR64:$dst,
2594                        (IntId64 VR64:$src1,
2595                         (bitconvert (memopv8i8 addr:$src2))))]>;
2596
2597     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2598                       (ins VR128:$src1, VR128:$src2),
2599                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2600                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2601                       OpSize {
2602       let isCommutable = Commutable;
2603     }
2604     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2605                       (ins VR128:$src1, i128mem:$src2),
2606                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2607                       [(set VR128:$dst,
2608                         (IntId128 VR128:$src1,
2609                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2610   }
2611 }
2612
2613 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2614 let Constraints = "$src1 = $dst" in {
2615   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2616                                   Intrinsic IntId64, Intrinsic IntId128,
2617                                   bit Commutable = 0> {
2618     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2619                      (ins VR64:$src1, VR64:$src2),
2620                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2621                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2622       let isCommutable = Commutable;
2623     }
2624     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2625                      (ins VR64:$src1, i64mem:$src2),
2626                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2627                      [(set VR64:$dst,
2628                        (IntId64 VR64:$src1,
2629                         (bitconvert (memopv4i16 addr:$src2))))]>;
2630
2631     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2632                       (ins VR128:$src1, VR128:$src2),
2633                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2634                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2635                       OpSize {
2636       let isCommutable = Commutable;
2637     }
2638     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2639                       (ins VR128:$src1, i128mem:$src2),
2640                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2641                       [(set VR128:$dst,
2642                         (IntId128 VR128:$src1,
2643                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2644   }
2645 }
2646
2647 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2648 let Constraints = "$src1 = $dst" in {
2649   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2650                                   Intrinsic IntId64, Intrinsic IntId128,
2651                                   bit Commutable = 0> {
2652     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2653                      (ins VR64:$src1, VR64:$src2),
2654                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2655                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2656       let isCommutable = Commutable;
2657     }
2658     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2659                      (ins VR64:$src1, i64mem:$src2),
2660                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2661                      [(set VR64:$dst,
2662                        (IntId64 VR64:$src1,
2663                         (bitconvert (memopv2i32 addr:$src2))))]>;
2664
2665     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2666                       (ins VR128:$src1, VR128:$src2),
2667                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2668                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2669                       OpSize {
2670       let isCommutable = Commutable;
2671     }
2672     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2673                       (ins VR128:$src1, i128mem:$src2),
2674                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2675                       [(set VR128:$dst,
2676                         (IntId128 VR128:$src1,
2677                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2678   }
2679 }
2680
2681 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2682                                         int_x86_ssse3_phadd_w,
2683                                         int_x86_ssse3_phadd_w_128, 1>;
2684 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2685                                         int_x86_ssse3_phadd_d,
2686                                         int_x86_ssse3_phadd_d_128, 1>;
2687 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2688                                         int_x86_ssse3_phadd_sw,
2689                                         int_x86_ssse3_phadd_sw_128, 1>;
2690 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2691                                         int_x86_ssse3_phsub_w,
2692                                         int_x86_ssse3_phsub_w_128>;
2693 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2694                                         int_x86_ssse3_phsub_d,
2695                                         int_x86_ssse3_phsub_d_128>;
2696 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2697                                         int_x86_ssse3_phsub_sw,
2698                                         int_x86_ssse3_phsub_sw_128>;
2699 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2700                                         int_x86_ssse3_pmadd_ub_sw,
2701                                         int_x86_ssse3_pmadd_ub_sw_128, 1>;
2702 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2703                                         int_x86_ssse3_pmul_hr_sw,
2704                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2705 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2706                                         int_x86_ssse3_pshuf_b,
2707                                         int_x86_ssse3_pshuf_b_128>;
2708 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2709                                         int_x86_ssse3_psign_b,
2710                                         int_x86_ssse3_psign_b_128>;
2711 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2712                                         int_x86_ssse3_psign_w,
2713                                         int_x86_ssse3_psign_w_128>;
2714 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2715                                         int_x86_ssse3_psign_d,
2716                                         int_x86_ssse3_psign_d_128>;
2717
2718 let Constraints = "$src1 = $dst" in {
2719   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2720                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2721                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2722                            [(set VR64:$dst,
2723                              (int_x86_ssse3_palign_r
2724                               VR64:$src1, VR64:$src2,
2725                               imm:$src3))]>;
2726   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2727                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2728                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2729                            [(set VR64:$dst,
2730                              (int_x86_ssse3_palign_r
2731                               VR64:$src1,
2732                               (bitconvert (memopv2i32 addr:$src2)),
2733                               imm:$src3))]>;
2734
2735   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2736                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2737                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2738                            [(set VR128:$dst,
2739                              (int_x86_ssse3_palign_r_128
2740                               VR128:$src1, VR128:$src2,
2741                               imm:$src3))]>, OpSize;
2742   def PALIGNR128rm : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2743                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2744                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2745                            [(set VR128:$dst,
2746                              (int_x86_ssse3_palign_r_128
2747                               VR128:$src1,
2748                               (bitconvert (memopv4i32 addr:$src2)),
2749                               imm:$src3))]>, OpSize;
2750 }
2751
2752 //===----------------------------------------------------------------------===//
2753 // Non-Instruction Patterns
2754 //===----------------------------------------------------------------------===//
2755
2756 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2757 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2758 // Since these loads aren't folded into the fextend, we have to match it
2759 // explicitly here.
2760 let Predicates = [HasSSE2] in
2761  def : Pat<(fextend (loadf32 addr:$src)),
2762            (CVTSS2SDrm addr:$src)>;
2763
2764 // bit_convert
2765 let Predicates = [HasSSE2] in {
2766   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2767   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2768   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2769   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2770   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2771   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2772   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2773   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2774   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2775   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2776   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2777   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2778   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2779   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2780   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2781   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2782   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2783   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2784   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2785   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2786   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2787   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2788   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2789   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2790   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2791   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2792   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2793   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2794   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2795   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2796 }
2797
2798 // Move scalar to XMM zero-extended
2799 // movd to XMM register zero-extends
2800 let AddedComplexity = 15 in {
2801 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2802 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc,
2803                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
2804           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2805 def : Pat<(v4f32 (vector_shuffle immAllZerosV_bc,
2806                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
2807           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2808 }
2809
2810 // Splat v2f64 / v2i64
2811 let AddedComplexity = 10 in {
2812 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2813           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2814 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2815           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2816 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2817           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2818 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2819           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2820 }
2821
2822 // Special unary SHUFPSrri case.
2823 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2824            SHUFP_unary_shuffle_mask:$sm)),
2825           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2826       Requires<[HasSSE1]>;
2827 // Special unary SHUFPDrri case.
2828 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2829            SHUFP_unary_shuffle_mask:$sm)),
2830           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2831       Requires<[HasSSE2]>;
2832 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2833 def : Pat<(vector_shuffle (bc_v4i32 (memopv4f32 addr:$src1)), (undef),
2834            SHUFP_unary_shuffle_mask:$sm),
2835           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2836       Requires<[HasSSE2]>;
2837 // Special binary v4i32 shuffle cases with SHUFPS.
2838 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2839            PSHUFD_binary_shuffle_mask:$sm)),
2840           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2841            Requires<[HasSSE2]>;
2842 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2843            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2844           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2845            Requires<[HasSSE2]>;
2846 // Special binary v2i64 shuffle cases using SHUFPDrri.
2847 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2848                  SHUFP_shuffle_mask:$sm)),
2849           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2850           Requires<[HasSSE2]>;
2851 // Special unary SHUFPDrri case.
2852 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2853            SHUFP_unary_shuffle_mask:$sm)),
2854           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2855       Requires<[HasSSE2]>;
2856
2857 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2858 let AddedComplexity = 10 in {
2859 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2860                   UNPCKL_v_undef_shuffle_mask)),
2861           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2862 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2863                   UNPCKL_v_undef_shuffle_mask)),
2864           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2865 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2866                   UNPCKL_v_undef_shuffle_mask)),
2867           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2868 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2869                   UNPCKL_v_undef_shuffle_mask)),
2870           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2871 }
2872
2873 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2874 let AddedComplexity = 10 in {
2875 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2876                   UNPCKH_v_undef_shuffle_mask)),
2877           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2878 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2879                   UNPCKH_v_undef_shuffle_mask)),
2880           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2881 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2882                   UNPCKH_v_undef_shuffle_mask)),
2883           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2884 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2885                   UNPCKH_v_undef_shuffle_mask)),
2886           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2887 }
2888
2889 let AddedComplexity = 15 in {
2890 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2891 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2892                   MOVHP_shuffle_mask)),
2893           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2894
2895 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2896 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2897                   MOVHLPS_shuffle_mask)),
2898           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2899
2900 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2901 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2902                   MOVHLPS_v_undef_shuffle_mask)),
2903           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2904 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2905                   MOVHLPS_v_undef_shuffle_mask)),
2906           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2907 }
2908
2909 let AddedComplexity = 20 in {
2910 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2911 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2912 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2913                   MOVLP_shuffle_mask)),
2914           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2915 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2916                   MOVLP_shuffle_mask)),
2917           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2918 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2919                   MOVHP_shuffle_mask)),
2920           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2921 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2922                   MOVHP_shuffle_mask)),
2923           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2924
2925 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2926                   MOVLP_shuffle_mask)),
2927           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2928 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2929                   MOVLP_shuffle_mask)),
2930           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2931 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2932                   MOVHP_shuffle_mask)),
2933           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2934 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2935                   MOVLP_shuffle_mask)),
2936           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2937 }
2938
2939 let AddedComplexity = 15 in {
2940 // Setting the lowest element in the vector.
2941 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2942                   MOVL_shuffle_mask)),
2943           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2944 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2945                   MOVL_shuffle_mask)),
2946           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2947
2948 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2949 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2950                   MOVLP_shuffle_mask)),
2951           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2952 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2953                   MOVLP_shuffle_mask)),
2954           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2955 }
2956
2957 // Set lowest element and zero upper elements.
2958 let AddedComplexity = 15 in
2959 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
2960            MOVL_shuffle_mask)),
2961           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
2962
2963
2964 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2965 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2966           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2967 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2968           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2969 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2970           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2971 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2972           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2973       Requires<[HasSSE2]>;
2974 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2975           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2976       Requires<[HasSSE2]>;
2977 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2978           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2979 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2980           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2981 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2982           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2983 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2984           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2985 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2986           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2987 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2988           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2989 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2990           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2991 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2992           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2993
2994 // Some special case pandn patterns.
2995 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2996                   VR128:$src2)),
2997           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2998 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2999                   VR128:$src2)),
3000           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3001 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3002                   VR128:$src2)),
3003           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3004
3005 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3006                   (memopv2i64 addr:$src2))),
3007           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3008 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3009                   (memopv2i64 addr:$src2))),
3010           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3011 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3012                   (memopv2i64 addr:$src2))),
3013           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3014
3015 // vector -> vector casts
3016 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3017           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3018 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3019           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3020
3021 // Use movaps / movups for SSE integer load / store (one byte shorter).
3022 def : Pat<(alignedloadv4i32 addr:$src),
3023           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3024 def : Pat<(loadv4i32 addr:$src),
3025           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3026 def : Pat<(alignedloadv2i64 addr:$src),
3027           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3028 def : Pat<(loadv2i64 addr:$src),
3029           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3030
3031 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3032           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3033 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3034           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3035 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3036           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3037 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3038           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3039 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3040           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3041 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3042           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3043 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3044           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3045 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3046           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3047
3048 //===----------------------------------------------------------------------===//
3049 // SSE4.1 Instructions
3050 //===----------------------------------------------------------------------===//
3051
3052 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3053                             bits<8> opcsd, bits<8> opcpd,
3054                             string OpcodeStr,
3055                             Intrinsic F32Int,
3056                             Intrinsic V4F32Int,
3057                             Intrinsic F64Int,
3058                             Intrinsic V2F64Int> {
3059   // Intrinsic operation, reg.
3060   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3061                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3062                     !strconcat(OpcodeStr,
3063                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3064                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3065                     OpSize;
3066
3067   // Intrinsic operation, mem.
3068   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3069                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3070                     !strconcat(OpcodeStr,
3071                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3072                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3073                     OpSize;
3074
3075   // Vector intrinsic operation, reg
3076   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3077                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3078                     !strconcat(OpcodeStr,
3079                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3080                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3081                     OpSize;
3082
3083   // Vector intrinsic operation, mem
3084   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3085                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3086                     !strconcat(OpcodeStr,
3087                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3088                     [(set VR128:$dst, (V4F32Int (load addr:$src1),imm:$src2))]>,
3089                     OpSize;
3090
3091   // Intrinsic operation, reg.
3092   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3093                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3094                     !strconcat(OpcodeStr,
3095                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3096                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3097                     OpSize;
3098
3099   // Intrinsic operation, mem.
3100   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3101                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3102                     !strconcat(OpcodeStr,
3103                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3104                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3105                     OpSize;
3106
3107   // Vector intrinsic operation, reg
3108   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3109                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3110                     !strconcat(OpcodeStr,
3111                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3112                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3113                     OpSize;
3114
3115   // Vector intrinsic operation, mem
3116   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3117                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3118                     !strconcat(OpcodeStr,
3119                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3120                     [(set VR128:$dst, (V2F64Int (load addr:$src1),imm:$src2))]>,
3121                     OpSize;
3122 }
3123
3124 // FP round - roundss, roundps, roundsd, roundpd
3125 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3126                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3127                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3128
3129 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3130 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3131                                  Intrinsic IntId128> {
3132   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3133                     (ins VR128:$src),
3134                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3135                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3136   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3137                      (ins i128mem:$src),
3138                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3139                      [(set VR128:$dst,
3140                        (IntId128
3141                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3142 }
3143
3144 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3145                                          int_x86_sse41_phminposuw>;
3146
3147 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3148 let Constraints = "$src1 = $dst" in {
3149   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3150                                 Intrinsic IntId128, bit Commutable = 0> {
3151     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3152                    (ins VR128:$src1, VR128:$src2),
3153                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3154                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3155                    OpSize {
3156       let isCommutable = Commutable;
3157     }
3158     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3159                    (ins VR128:$src1, i128mem:$src2),
3160                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3161                    [(set VR128:$dst,
3162                      (IntId128 VR128:$src1,
3163                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3164   }
3165 }
3166
3167 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3168                                        int_x86_sse41_pcmpeqq, 1>;
3169 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3170                                        int_x86_sse41_packusdw, 0>;
3171 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3172                                        int_x86_sse41_pminsb, 1>;
3173 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3174                                        int_x86_sse41_pminsd, 1>;
3175 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3176                                        int_x86_sse41_pminud, 1>;
3177 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3178                                        int_x86_sse41_pminuw, 1>;
3179 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3180                                        int_x86_sse41_pmaxsb, 1>;
3181 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3182                                        int_x86_sse41_pmaxsd, 1>;
3183 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3184                                        int_x86_sse41_pmaxud, 1>;
3185 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3186                                        int_x86_sse41_pmaxuw, 1>;
3187 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq",
3188                                        int_x86_sse41_pmuldq, 1>;
3189
3190
3191 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3192 let Constraints = "$src1 = $dst" in {
3193   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, SDNode OpNode,
3194                                 Intrinsic IntId128, bit Commutable = 0> {
3195     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3196                    (ins VR128:$src1, VR128:$src2),
3197                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3198                    [(set VR128:$dst, (OpNode (v4i32 VR128:$src1),
3199                                                     VR128:$src2))]>, OpSize {
3200       let isCommutable = Commutable;
3201     }
3202     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3203                       (ins VR128:$src1, VR128:$src2),
3204                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3205                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3206                       OpSize {
3207       let isCommutable = Commutable;
3208     }
3209     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3210                    (ins VR128:$src1, i128mem:$src2),
3211                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3212                    [(set VR128:$dst,
3213                      (OpNode VR128:$src1, (memopv4i32 addr:$src2)))]>, OpSize;
3214     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3215                        (ins VR128:$src1, i128mem:$src2),
3216                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3217                        [(set VR128:$dst,
3218                         (IntId128 VR128:$src1, (memopv4i32 addr:$src2)))]>,
3219                        OpSize;
3220   }
3221 }
3222 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", mul,
3223                                        int_x86_sse41_pmulld, 1>;
3224
3225
3226 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3227 let Constraints = "$src1 = $dst" in {
3228   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3229                                  Intrinsic IntId128, bit Commutable = 0> {
3230     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3231                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3232                     !strconcat(OpcodeStr,
3233                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3234                     [(set VR128:$dst,
3235                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3236                     OpSize {
3237       let isCommutable = Commutable;
3238     }
3239     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3240                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3241                     !strconcat(OpcodeStr,
3242                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3243                     [(set VR128:$dst,
3244                       (IntId128 VR128:$src1,
3245                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3246                     OpSize;
3247   }
3248 }
3249
3250 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3251                                         int_x86_sse41_blendps, 0>;
3252 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3253                                         int_x86_sse41_blendpd, 0>;
3254 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3255                                         int_x86_sse41_pblendw, 0>;
3256 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3257                                         int_x86_sse41_dpps, 1>;
3258 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3259                                         int_x86_sse41_dppd, 1>;
3260 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3261                                         int_x86_sse41_mpsadbw, 0>;
3262
3263
3264 /// SS41I_ternary_int - SSE 4.1 ternary operator
3265 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3266   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3267     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3268                     (ins VR128:$src1, VR128:$src2),
3269                     !strconcat(OpcodeStr,
3270                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3271                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3272                     OpSize;
3273
3274     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3275                     (ins VR128:$src1, i128mem:$src2),
3276                     !strconcat(OpcodeStr,
3277                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3278                     [(set VR128:$dst,
3279                       (IntId VR128:$src1,
3280                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3281   }
3282 }
3283
3284 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3285 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3286 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3287
3288
3289 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3290   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3291                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3292                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3293
3294   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3295                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3296                  [(set VR128:$dst,
3297                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3298 }
3299
3300 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3301 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3302 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3303 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3304 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3305 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3306
3307 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3308   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3309                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3310                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3311
3312   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3313                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3314                  [(set VR128:$dst,
3315                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3316 }
3317
3318 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3319 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3320 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3321 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3322
3323 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3324   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3325                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3326                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3327
3328   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3329                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3330                  [(set VR128:$dst,
3331                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3332 }
3333
3334 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3335 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3336
3337
3338 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3339 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3340   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3341                  (ins VR128:$src1, i32i8imm:$src2),
3342                  !strconcat(OpcodeStr,
3343                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3344                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3345                  OpSize;
3346   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3347                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3348                  !strconcat(OpcodeStr,
3349                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3350                  []>, OpSize;
3351 // FIXME:
3352 // There's an AssertZext in the way of writing the store pattern
3353 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3354 }
3355
3356 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3357
3358
3359 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3360 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3361   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3362                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3363                  !strconcat(OpcodeStr,
3364                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3365                  []>, OpSize;
3366 // FIXME:
3367 // There's an AssertZext in the way of writing the store pattern
3368 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3369 }
3370
3371 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3372
3373
3374 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3375 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3376   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3377                  (ins VR128:$src1, i32i8imm:$src2),
3378                  !strconcat(OpcodeStr,
3379                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3380                  [(set GR32:$dst,
3381                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3382   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3383                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3384                  !strconcat(OpcodeStr,
3385                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3386                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3387                           addr:$dst)]>, OpSize;
3388 }
3389
3390 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3391
3392
3393 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3394 /// destination
3395 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3396   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3397                  (ins VR128:$src1, i32i8imm:$src2),
3398                  !strconcat(OpcodeStr,
3399                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3400                  [(set GR32:$dst,
3401                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3402            OpSize;
3403   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3404                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3405                  !strconcat(OpcodeStr,
3406                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3407                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3408                           addr:$dst)]>, OpSize;
3409 }
3410
3411 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3412
3413 let Constraints = "$src1 = $dst" in {
3414   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3415     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3416                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3417                    !strconcat(OpcodeStr,
3418                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3419                    [(set VR128:$dst,
3420                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3421     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3422                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3423                    !strconcat(OpcodeStr,
3424                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3425                    [(set VR128:$dst,
3426                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3427                                 imm:$src3))]>, OpSize;
3428   }
3429 }
3430
3431 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3432
3433 let Constraints = "$src1 = $dst" in {
3434   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3435     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3436                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3437                    !strconcat(OpcodeStr,
3438                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3439                    [(set VR128:$dst,
3440                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3441                    OpSize;
3442     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3443                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3444                    !strconcat(OpcodeStr,
3445                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3446                    [(set VR128:$dst,
3447                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3448                                        imm:$src3)))]>, OpSize;
3449   }
3450 }
3451
3452 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3453
3454 let Constraints = "$src1 = $dst" in {
3455   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3456     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3457                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3458                    !strconcat(OpcodeStr,
3459                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3460                    [(set VR128:$dst,
3461                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3462     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3463                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3464                    !strconcat(OpcodeStr,
3465                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3466                    [(set VR128:$dst,
3467                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3468                                  imm:$src3))]>, OpSize;
3469   }
3470 }
3471
3472 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3473
3474 let Defs = [EFLAGS] in {
3475 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3476                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3477 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3478                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3479 }
3480
3481 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3482                        "movntdqa\t{$src, $dst|$dst, $src}",
3483                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;