lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 566   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 567             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 568   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 569             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 570
 571   // Move low f32 and clear high bits.
 572   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 573             (SUBREG_TO_REG (i32 0),
 574              (VMOVSSrr (v4f32 (V_SET0)),
 575                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 576   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 577             (SUBREG_TO_REG (i32 0),
 578              (VMOVSSrr (v4i32 (V_SET0)),
 579                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 580   }
 581
 582   let AddedComplexity = 20 in {
 583   // MOVSSrm zeros the high parts of the register; represent this
 584   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 585   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 586             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 587   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 589   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 590             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 591
 592   // MOVSDrm zeros the high parts of the register; represent this
 593   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 594   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 595             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 596   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 597             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 598   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 599             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 600   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 601             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 602   def : Pat<(v2f64 (X86vzload addr:$src)),
 603             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 604
 605   // Represent the same patterns above but in the form they appear for
 606   // 256-bit types
 607   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 608                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 610   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 611                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 612             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 613   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 614                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 615             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 616   }
 617   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 618                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 619             (SUBREG_TO_REG (i32 0),
 620                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 621                            sub_xmm)>;
 622   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 623                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 624             (SUBREG_TO_REG (i64 0),
 625                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 626                            sub_xmm)>;
 627   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 628                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 629             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 630
 631   // Move low f64 and clear high bits.
 632   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 633             (SUBREG_TO_REG (i32 0),
 634              (VMOVSDrr (v2f64 (V_SET0)),
 635                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 636
 637   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 638             (SUBREG_TO_REG (i32 0),
 639              (VMOVSDrr (v2i64 (V_SET0)),
 640                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 641
 642   // Extract and store.
 643   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 644                    addr:$dst),
 645             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 646   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 647                    addr:$dst),
 648             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 649
 650   // Shuffle with VMOVSS
 651   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 652             (VMOVSSrr (v4i32 VR128:$src1),
 653                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 654   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 655             (VMOVSSrr (v4f32 VR128:$src1),
 656                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 657
 658   // 256-bit variants
 659   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 660             (SUBREG_TO_REG (i32 0),
 661               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 662                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 663               sub_xmm)>;
 664   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 665             (SUBREG_TO_REG (i32 0),
 666               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 667                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 668               sub_xmm)>;
 669
 670   // Shuffle with VMOVSD
 671   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 672             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 673   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 677   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 678             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 679
 680   // 256-bit variants
 681   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 682             (SUBREG_TO_REG (i32 0),
 683               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 684                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 685               sub_xmm)>;
 686   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 687             (SUBREG_TO_REG (i32 0),
 688               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 689                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 690               sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 699   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 700             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 701   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 703   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 705 }
 706
 707 let Predicates = [HasSSE1] in {
 708   let AddedComplexity = 15 in {
 709   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 710   // MOVSS to the lower bits.
 711   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 712             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 713   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 714             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 715   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 716             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 717   }
 718
 719   let AddedComplexity = 20 in {
 720   // MOVSSrm already zeros the high parts of the register.
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 722             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 723   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 724             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 725   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 726             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 727   }
 728
 729   // Extract and store.
 730   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 731                    addr:$dst),
 732             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 733
 734   // Shuffle with MOVSS
 735   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 736             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 737   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 738             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 739 }
 740
 741 let Predicates = [HasSSE2] in {
 742   let AddedComplexity = 15 in {
 743   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 744   // MOVSD to the lower bits.
 745   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 746             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 747   }
 748
 749   let AddedComplexity = 20 in {
 750   // MOVSDrm already zeros the high parts of the register.
 751   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 752             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 753   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 754             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 755   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 756             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 757   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 758             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 759   def : Pat<(v2f64 (X86vzload addr:$src)),
 760             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 761   }
 762
 763   // Extract and store.
 764   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 765                    addr:$dst),
 766             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 767
 768   // Shuffle with MOVSD
 769   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 770             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 771   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 772             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 773   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777
 778   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 779   // is during lowering, where it's not possible to recognize the fold cause
 780   // it has two uses through a bitcast. One use disappears at isel time and the
 781   // fold opportunity reappears.
 782   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 789             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 790 }
 791
 792 //===----------------------------------------------------------------------===//
 793 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 794 //===----------------------------------------------------------------------===//
 795
 796 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 797                             X86MemOperand x86memop, PatFrag ld_frag,
 798                             string asm, Domain d,
 799                             OpndItins itins,
 800                             bit IsReMaterializable = 1> {
 801 let neverHasSideEffects = 1 in
 802   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 803               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 808 }
 809
 810 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 811                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 812                               TB, VEX;
 813 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 814                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 815                               TB, OpSize, VEX;
 816 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 817                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 818                               TB, VEX;
 819 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 820                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 821                               TB, OpSize, VEX;
 822
 823 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 824                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 825                               TB, VEX;
 826 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 827                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 828                               TB, OpSize, VEX;
 829 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 830                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 831                               TB, VEX;
 832 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 833                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 834                               TB, OpSize, VEX;
 835 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               TB;
 838 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               TB, OpSize;
 841 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               TB;
 844 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               TB, OpSize;
 847
 848 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 851                    IIC_SSE_MOVA_P_MR>, VEX;
 852 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 853                    "movapd\t{$src, $dst|$dst, $src}",
 854                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 855                    IIC_SSE_MOVA_P_MR>, VEX;
 856 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movups\t{$src, $dst|$dst, $src}",
 858                    [(store (v4f32 VR128:$src), addr:$dst)],
 859                    IIC_SSE_MOVU_P_MR>, VEX;
 860 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 861                    "movupd\t{$src, $dst|$dst, $src}",
 862                    [(store (v2f64 VR128:$src), addr:$dst)],
 863                    IIC_SSE_MOVU_P_MR>, VEX;
 864 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 865                    "movaps\t{$src, $dst|$dst, $src}",
 866                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 867                    IIC_SSE_MOVA_P_MR>, VEX;
 868 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 869                    "movapd\t{$src, $dst|$dst, $src}",
 870                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 871                    IIC_SSE_MOVA_P_MR>, VEX;
 872 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 873                    "movups\t{$src, $dst|$dst, $src}",
 874                    [(store (v8f32 VR256:$src), addr:$dst)],
 875                    IIC_SSE_MOVU_P_MR>, VEX;
 876 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 877                    "movupd\t{$src, $dst|$dst, $src}",
 878                    [(store (v4f64 VR256:$src), addr:$dst)],
 879                    IIC_SSE_MOVU_P_MR>, VEX;
 880
 881 // For disassembler
 882 let isCodeGenOnly = 1 in {
 883   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 884                           (ins VR128:$src),
 885                           "movaps\t{$src, $dst|$dst, $src}", [],
 886                           IIC_SSE_MOVA_P_RR>, VEX;
 887   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 888                            (ins VR128:$src),
 889                            "movapd\t{$src, $dst|$dst, $src}", [],
 890                            IIC_SSE_MOVA_P_RR>, VEX;
 891   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 892                            (ins VR128:$src),
 893                            "movups\t{$src, $dst|$dst, $src}", [],
 894                            IIC_SSE_MOVU_P_RR>, VEX;
 895   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 896                            (ins VR128:$src),
 897                            "movupd\t{$src, $dst|$dst, $src}", [],
 898                            IIC_SSE_MOVU_P_RR>, VEX;
 899   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 900                             (ins VR256:$src),
 901                             "movaps\t{$src, $dst|$dst, $src}", [],
 902                             IIC_SSE_MOVA_P_RR>, VEX;
 903   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 904                             (ins VR256:$src),
 905                             "movapd\t{$src, $dst|$dst, $src}", [],
 906                             IIC_SSE_MOVA_P_RR>, VEX;
 907   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 908                             (ins VR256:$src),
 909                             "movups\t{$src, $dst|$dst, $src}", [],
 910                             IIC_SSE_MOVU_P_RR>, VEX;
 911   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 912                             (ins VR256:$src),
 913                             "movupd\t{$src, $dst|$dst, $src}", [],
 914                             IIC_SSE_MOVU_P_RR>, VEX;
 915 }
 916
 917 let Predicates = [HasAVX] in {
 918 def : Pat<(v8i32 (X86vzmovl
 919                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 920           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 921 def : Pat<(v4i64 (X86vzmovl
 922                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v8f32 (X86vzmovl
 925                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v4f64 (X86vzmovl
 928                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 }
 931
 932
 933 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 934           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 935 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 936           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 937
 938 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 939                    "movaps\t{$src, $dst|$dst, $src}",
 940                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 941                    IIC_SSE_MOVA_P_MR>;
 942 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movapd\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movups\t{$src, $dst|$dst, $src}",
 948                    [(store (v4f32 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVU_P_MR>;
 950 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movupd\t{$src, $dst|$dst, $src}",
 952                    [(store (v2f64 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954
 955 // For disassembler
 956 let isCodeGenOnly = 1 in {
 957   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 958                          "movaps\t{$src, $dst|$dst, $src}", [],
 959                          IIC_SSE_MOVA_P_RR>;
 960   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 961                          "movapd\t{$src, $dst|$dst, $src}", [],
 962                          IIC_SSE_MOVA_P_RR>;
 963   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 964                          "movups\t{$src, $dst|$dst, $src}", [],
 965                          IIC_SSE_MOVU_P_RR>;
 966   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 967                          "movupd\t{$src, $dst|$dst, $src}", [],
 968                          IIC_SSE_MOVU_P_RR>;
 969 }
 970
 971 let Predicates = [HasAVX] in {
 972   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 975             (VMOVUPDmr addr:$dst, VR128:$src)>;
 976 }
 977
 978 let Predicates = [HasSSE1] in
 979   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 980             (MOVUPSmr addr:$dst, VR128:$src)>;
 981 let Predicates = [HasSSE2] in
 982   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 983             (MOVUPDmr addr:$dst, VR128:$src)>;
 984
 985 // Use vmovaps/vmovups for AVX integer load/store.
 986 let Predicates = [HasAVX] in {
 987   // 128-bit load/store
 988   def : Pat<(alignedloadv2i64 addr:$src),
 989             (VMOVAPSrm addr:$src)>;
 990   def : Pat<(loadv2i64 addr:$src),
 991             (VMOVUPSrm addr:$src)>;
 992
 993   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 994             (VMOVAPSmr addr:$dst, VR128:$src)>;
 995   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 996             (VMOVAPSmr addr:$dst, VR128:$src)>;
 997   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 998             (VMOVAPSmr addr:$dst, VR128:$src)>;
 999   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1000             (VMOVAPSmr addr:$dst, VR128:$src)>;
1001   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1002             (VMOVUPSmr addr:$dst, VR128:$src)>;
1003   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1004             (VMOVUPSmr addr:$dst, VR128:$src)>;
1005   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1006             (VMOVUPSmr addr:$dst, VR128:$src)>;
1007   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1008             (VMOVUPSmr addr:$dst, VR128:$src)>;
1009
1010   // 256-bit load/store
1011   def : Pat<(alignedloadv4i64 addr:$src),
1012             (VMOVAPSYrm addr:$src)>;
1013   def : Pat<(loadv4i64 addr:$src),
1014             (VMOVUPSYrm addr:$src)>;
1015   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1016             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1017   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1018             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1019   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1020             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1021   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1022             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1023   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1024             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1025   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1026             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1027   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1028             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1029   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1030             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1031 }
1032
1033 // Use movaps / movups for SSE integer load / store (one byte shorter).
1034 // The instructions selected below are then converted to MOVDQA/MOVDQU
1035 // during the SSE domain pass.
1036 let Predicates = [HasSSE1] in {
1037   def : Pat<(alignedloadv2i64 addr:$src),
1038             (MOVAPSrm addr:$src)>;
1039   def : Pat<(loadv2i64 addr:$src),
1040             (MOVUPSrm addr:$src)>;
1041
1042   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1043             (MOVAPSmr addr:$dst, VR128:$src)>;
1044   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1045             (MOVAPSmr addr:$dst, VR128:$src)>;
1046   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1047             (MOVAPSmr addr:$dst, VR128:$src)>;
1048   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1049             (MOVAPSmr addr:$dst, VR128:$src)>;
1050   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1051             (MOVUPSmr addr:$dst, VR128:$src)>;
1052   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1053             (MOVUPSmr addr:$dst, VR128:$src)>;
1054   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1055             (MOVUPSmr addr:$dst, VR128:$src)>;
1056   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1057             (MOVUPSmr addr:$dst, VR128:$src)>;
1058 }
1059
1060 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1061 // bits are disregarded. FIXME: Set encoding to pseudo!
1062 let neverHasSideEffects = 1 in {
1063 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1064                        "movaps\t{$src, $dst|$dst, $src}", [],
1065                        IIC_SSE_MOVA_P_RR>, VEX;
1066 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1067                        "movapd\t{$src, $dst|$dst, $src}", [],
1068                        IIC_SSE_MOVA_P_RR>, VEX;
1069 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1070                      "movaps\t{$src, $dst|$dst, $src}", [],
1071                      IIC_SSE_MOVA_P_RR>;
1072 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1073                      "movapd\t{$src, $dst|$dst, $src}", [],
1074                      IIC_SSE_MOVA_P_RR>;
1075 }
1076
1077 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1078 // bits are disregarded. FIXME: Set encoding to pseudo!
1079 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1080 let isCodeGenOnly = 1 in {
1081   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1082                          "movaps\t{$src, $dst|$dst, $src}",
1083                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1084                          IIC_SSE_MOVA_P_RM>, VEX;
1085   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1086                          "movapd\t{$src, $dst|$dst, $src}",
1087                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1088                          IIC_SSE_MOVA_P_RM>, VEX;
1089 }
1090 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                      "movaps\t{$src, $dst|$dst, $src}",
1092                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                      IIC_SSE_MOVA_P_RM>;
1094 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                      "movapd\t{$src, $dst|$dst, $src}",
1096                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                      IIC_SSE_MOVA_P_RM>;
1098 }
1099
1100 //===----------------------------------------------------------------------===//
1101 // SSE 1 & 2 - Move Low packed FP Instructions
1102 //===----------------------------------------------------------------------===//
1103
1104 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1105                                  SDNode psnode, SDNode pdnode, string base_opc,
1106                                  string asm_opr, InstrItinClass itin> {
1107   def PSrm : PI<opc, MRMSrcMem,
1108          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1109          !strconcat(base_opc, "s", asm_opr),
1110      [(set RC:$dst,
1111        (psnode RC:$src1,
1112               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1113               itin, SSEPackedSingle>, TB;
1114
1115   def PDrm : PI<opc, MRMSrcMem,
1116          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1117          !strconcat(base_opc, "d", asm_opr),
1118      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1119                               (scalar_to_vector (loadf64 addr:$src2)))))],
1120               itin, SSEPackedDouble>, TB, OpSize;
1121 }
1122
1123 let AddedComplexity = 20 in {
1124   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1125                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1126                      IIC_SSE_MOV_LH>, VEX_4V;
1127 }
1128 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1129   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1130                                    "\t{$src2, $dst|$dst, $src2}",
1131                                    IIC_SSE_MOV_LH>;
1132 }
1133
1134 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1135                    "movlps\t{$src, $dst|$dst, $src}",
1136                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1137                                  (iPTR 0))), addr:$dst)],
1138                                  IIC_SSE_MOV_LH>, VEX;
1139 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1140                    "movlpd\t{$src, $dst|$dst, $src}",
1141                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1142                                  (iPTR 0))), addr:$dst)],
1143                                  IIC_SSE_MOV_LH>, VEX;
1144 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1145                    "movlps\t{$src, $dst|$dst, $src}",
1146                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1147                                  (iPTR 0))), addr:$dst)],
1148                                  IIC_SSE_MOV_LH>;
1149 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1150                    "movlpd\t{$src, $dst|$dst, $src}",
1151                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1152                                  (iPTR 0))), addr:$dst)],
1153                                  IIC_SSE_MOV_LH>;
1154
1155 let Predicates = [HasAVX] in {
1156   // Shuffle with VMOVLPS
1157   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1158             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1160             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1161
1162   // Shuffle with VMOVLPD
1163   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1164             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1165   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1166             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1170                    addr:$src1),
1171             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v4i32 (X86Movlps
1173                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1174             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1175   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1176                    addr:$src1),
1177             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1178   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1181 }
1182
1183 let Predicates = [HasSSE1] in {
1184   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1185   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1186                                  (iPTR 0))), addr:$src1),
1187             (MOVLPSmr addr:$src1, VR128:$src2)>;
1188
1189   // Shuffle with MOVLPS
1190   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1191             (MOVLPSrm VR128:$src1, addr:$src2)>;
1192   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1193             (MOVLPSrm VR128:$src1, addr:$src2)>;
1194   def : Pat<(X86Movlps VR128:$src1,
1195                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1196             (MOVLPSrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1200                                       addr:$src1),
1201             (MOVLPSmr addr:$src1, VR128:$src2)>;
1202   def : Pat<(store (v4i32 (X86Movlps
1203                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1204                               addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206 }
1207
1208 let Predicates = [HasSSE2] in {
1209   // Shuffle with MOVLPD
1210   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1211             (MOVLPDrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1213             (MOVLPDrm VR128:$src1, addr:$src2)>;
1214
1215   // Store patterns
1216   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1217                            addr:$src1),
1218             (MOVLPDmr addr:$src1, VR128:$src2)>;
1219   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1220                            addr:$src1),
1221             (MOVLPDmr addr:$src1, VR128:$src2)>;
1222 }
1223
1224 //===----------------------------------------------------------------------===//
1225 // SSE 1 & 2 - Move Hi packed FP Instructions
1226 //===----------------------------------------------------------------------===//
1227
1228 let AddedComplexity = 20 in {
1229   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1230                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1231                      IIC_SSE_MOV_LH>, VEX_4V;
1232 }
1233 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1234   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1235                                    "\t{$src2, $dst|$dst, $src2}",
1236                                    IIC_SSE_MOV_LH>;
1237 }
1238
1239 // v2f64 extract element 1 is always custom lowered to unpack high to low
1240 // and extract element 0 so the non-store version isn't too horrible.
1241 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1242                    "movhps\t{$src, $dst|$dst, $src}",
1243                    [(store (f64 (vector_extract
1244                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                                             (bc_v2f64 (v4f32 VR128:$src))),
1246                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1247 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1248                    "movhpd\t{$src, $dst|$dst, $src}",
1249                    [(store (f64 (vector_extract
1250                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1251                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1252 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1253                    "movhps\t{$src, $dst|$dst, $src}",
1254                    [(store (f64 (vector_extract
1255                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1256                                             (bc_v2f64 (v4f32 VR128:$src))),
1257                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1258 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1259                    "movhpd\t{$src, $dst|$dst, $src}",
1260                    [(store (f64 (vector_extract
1261                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1262                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1263
1264 let Predicates = [HasAVX] in {
1265   // VMOVHPS patterns
1266   def : Pat<(X86Movlhps VR128:$src1,
1267                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1268             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1269   def : Pat<(X86Movlhps VR128:$src1,
1270                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1271             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1272
1273   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1274   // is during lowering, where it's not possible to recognize the load fold
1275   // cause it has two uses through a bitcast. One use disappears at isel time
1276   // and the fold opportunity reappears.
1277   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1278                       (scalar_to_vector (loadf64 addr:$src2)))),
1279             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1280 }
1281
1282 let Predicates = [HasSSE1] in {
1283   // MOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (MOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1289             (MOVHPSrm VR128:$src1, addr:$src2)>;
1290 }
1291
1292 let Predicates = [HasSSE2] in {
1293   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1294   // is during lowering, where it's not possible to recognize the load fold
1295   // cause it has two uses through a bitcast. One use disappears at isel time
1296   // and the fold opportunity reappears.
1297   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1298                       (scalar_to_vector (loadf64 addr:$src2)))),
1299             (MOVHPDrm VR128:$src1, addr:$src2)>;
1300 }
1301
1302 //===----------------------------------------------------------------------===//
1303 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1304 //===----------------------------------------------------------------------===//
1305
1306 let AddedComplexity = 20 in {
1307   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1308                                        (ins VR128:$src1, VR128:$src2),
1309                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1310                       [(set VR128:$dst,
1311                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1312                         IIC_SSE_MOV_LH>,
1313                       VEX_4V;
1314   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1315                                        (ins VR128:$src1, VR128:$src2),
1316                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1317                       [(set VR128:$dst,
1318                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1319                         IIC_SSE_MOV_LH>,
1320                       VEX_4V;
1321 }
1322 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1323   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movlhps\t{$src2, $dst|$dst, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>;
1329   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1330                                        (ins VR128:$src1, VR128:$src2),
1331                       "movhlps\t{$src2, $dst|$dst, $src2}",
1332                       [(set VR128:$dst,
1333                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1334                         IIC_SSE_MOV_LH>;
1335 }
1336
1337 let Predicates = [HasAVX] in {
1338   // MOVLHPS patterns
1339   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1340             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1341   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1342             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1343
1344   // MOVHLPS patterns
1345   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1346             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1347 }
1348
1349 let Predicates = [HasSSE1] in {
1350   // MOVLHPS patterns
1351   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1352             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1353   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1354             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1355
1356   // MOVHLPS patterns
1357   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1358             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1359 }
1360
1361 //===----------------------------------------------------------------------===//
1362 // SSE 1 & 2 - Conversion Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 def SSE_CVT_PD : OpndItins<
1366   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1367 >;
1368
1369 def SSE_CVT_PS : OpndItins<
1370   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1371 >;
1372
1373 def SSE_CVT_Scalar : OpndItins<
1374   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1375 >;
1376
1377 def SSE_CVT_SS2SI_32 : OpndItins<
1378   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1379 >;
1380
1381 def SSE_CVT_SS2SI_64 : OpndItins<
1382   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1383 >;
1384
1385 def SSE_CVT_SD2SI : OpndItins<
1386   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1387 >;
1388
1389 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1390                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1391                      string asm, OpndItins itins> {
1392   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1393                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1394                         itins.rr>;
1395   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1396                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1397                         itins.rm>;
1398 }
1399
1400 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1401                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1402                          string asm, Domain d, OpndItins itins> {
1403   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1404                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1405                         itins.rr, d>;
1406   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1407                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1408                         itins.rm, d>;
1409 }
1410
1411 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1412                           X86MemOperand x86memop, string asm> {
1413 let neverHasSideEffects = 1 in {
1414   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1415               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1416   let mayLoad = 1 in
1417   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1418               (ins DstRC:$src1, x86memop:$src),
1419               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1420 } // neverHasSideEffects = 1
1421 }
1422
1423 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1424                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1425                                 SSE_CVT_SS2SI_32>,
1426                                 XS, VEX, VEX_LIG;
1427 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1428                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1429                                 SSE_CVT_SS2SI_64>,
1430                                 XS, VEX, VEX_W, VEX_LIG;
1431 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1432                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1433                                 SSE_CVT_SD2SI>,
1434                                 XD, VEX, VEX_LIG;
1435 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1436                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1437                                 SSE_CVT_SD2SI>,
1438                                 XD, VEX, VEX_W, VEX_LIG;
1439
1440 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1441 // register, but the same isn't true when only using memory operands,
1442 // provide other assembly "l" and "q" forms to address this explicitly
1443 // where appropriate to do so.
1444 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1445                                   XS, VEX_4V, VEX_LIG;
1446 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1447                                   XS, VEX_4V, VEX_W, VEX_LIG;
1448 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1449                                   XD, VEX_4V, VEX_LIG;
1450 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1451                                   XD, VEX_4V, VEX_W, VEX_LIG;
1452
1453 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1454                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1455 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1456                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1457
1458 let Predicates = [HasAVX], AddedComplexity = 1 in {
1459   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1460             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1461   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1462             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1463   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1464             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1465   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1466             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1467
1468   def : Pat<(f32 (sint_to_fp GR32:$src)),
1469             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1470   def : Pat<(f32 (sint_to_fp GR64:$src)),
1471             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1472   def : Pat<(f64 (sint_to_fp GR32:$src)),
1473             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1474   def : Pat<(f64 (sint_to_fp GR64:$src)),
1475             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1476 }
1477
1478 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1479                       "cvttss2si\t{$src, $dst|$dst, $src}",
1480                       SSE_CVT_SS2SI_32>, XS;
1481 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1482                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1483                       SSE_CVT_SS2SI_64>, XS, REX_W;
1484 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1485                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1486                       SSE_CVT_SD2SI>, XD;
1487 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1488                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1489                       SSE_CVT_SD2SI>, XD, REX_W;
1490 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1491                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1492                       SSE_CVT_Scalar>, XS;
1493 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1494                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1495                       SSE_CVT_Scalar>, XS, REX_W;
1496 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1497                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1498                       SSE_CVT_Scalar>, XD;
1499 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1500                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1501                       SSE_CVT_Scalar>, XD, REX_W;
1502
1503 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1504 // and/or XMM operand(s).
1505
1506 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1507                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1508                          string asm, OpndItins itins> {
1509   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1510               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1511               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1512   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1513               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1514               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1515 }
1516
1517 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1518                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1519                     PatFrag ld_frag, string asm, OpndItins itins,
1520                     bit Is2Addr = 1> {
1521   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1522               !if(Is2Addr,
1523                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1524                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1525               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1526               itins.rr>;
1527   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1528               (ins DstRC:$src1, x86memop:$src2),
1529               !if(Is2Addr,
1530                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1531                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1532               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1533               itins.rm>;
1534 }
1535
1536 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1537                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1538                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1539 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1540                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1541                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1542
1543 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1544                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1545 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1546                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1547
1548
1549 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1550           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1551           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1552 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1553           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1554           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1555           VEX_W;
1556 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1557           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1558           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1559 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1560           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1561           SSE_CVT_Scalar, 0>, XD,
1562           VEX_4V, VEX_W;
1563
1564 let Constraints = "$src1 = $dst" in {
1565   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1566                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1567                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1568   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1569                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1570                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1571   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1572                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1573                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1574   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1575                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1576                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1577 }
1578
1579 /// SSE 1 Only
1580
1581 // Aliases for intrinsics
1582 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1583                                     ssmem, sse_load_f32, "cvttss2si",
1584                                     SSE_CVT_SS2SI_32>, XS, VEX;
1585 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1586                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1587                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1588                                    XS, VEX, VEX_W;
1589 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1590                                     sdmem, sse_load_f64, "cvttsd2si",
1591                                     SSE_CVT_SD2SI>, XD, VEX;
1592 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1593                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1594                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1595                                   XD, VEX, VEX_W;
1596 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1597                                     ssmem, sse_load_f32, "cvttss2si",
1598                                     SSE_CVT_SS2SI_32>, XS;
1599 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1600                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1601                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1602 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1603                                     sdmem, sse_load_f64, "cvttsd2si",
1604                                     SSE_CVT_SD2SI>, XD;
1605 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1606                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1607                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1608
1609 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1610                                   ssmem, sse_load_f32, "cvtss2si{l}",
1611                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1612 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1613                                   ssmem, sse_load_f32, "cvtss2si{q}",
1614                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1615
1616 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1617 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1618                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1619                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1620                                Requires<[HasAVX]>;
1621 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1622                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1623                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1624                                Requires<[HasAVX]>;
1625 }
1626
1627 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1628                                ssmem, sse_load_f32, "cvtss2si{l}",
1629                                SSE_CVT_SS2SI_32>, XS;
1630 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1631                                  ssmem, sse_load_f32, "cvtss2si{q}",
1632                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1633
1634 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1635 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1636                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1637                             SSEPackedSingle, SSE_CVT_PS>, TB,
1638                             Requires<[HasSSE2]>;
1639 }
1640
1641 /// SSE 2 Only
1642
1643 // Convert scalar double to scalar single
1644 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1645                        (ins FR64:$src1, FR64:$src2),
1646                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1647                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1648 let mayLoad = 1 in
1649 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1650                        (ins FR64:$src1, f64mem:$src2),
1651                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1652                       [], IIC_SSE_CVT_Scalar_RM>,
1653                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1654
1655 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1656           Requires<[HasAVX]>;
1657
1658 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1659                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1660                       [(set FR32:$dst, (fround FR64:$src))],
1661                       IIC_SSE_CVT_Scalar_RR>;
1662 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1663                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1664                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1665                       IIC_SSE_CVT_Scalar_RM>,
1666                       XD,
1667                   Requires<[HasSSE2, OptForSize]>;
1668
1669 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1670                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1671                       SSE_CVT_Scalar, 0>,
1672                       XS, VEX_4V;
1673 let Constraints = "$src1 = $dst" in
1674 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1675                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1676                       SSE_CVT_Scalar>, XS;
1677
1678 // Convert scalar single to scalar double
1679 // SSE2 instructions with XS prefix
1680 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1681                     (ins FR32:$src1, FR32:$src2),
1682                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1683                     [], IIC_SSE_CVT_Scalar_RR>,
1684                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1685 let mayLoad = 1 in
1686 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1687                     (ins FR32:$src1, f32mem:$src2),
1688                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1689                     [], IIC_SSE_CVT_Scalar_RM>,
1690                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1691
1692 let Predicates = [HasAVX] in {
1693   def : Pat<(f64 (fextend FR32:$src)),
1694             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1695   def : Pat<(fextend (loadf32 addr:$src)),
1696             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1697   def : Pat<(extloadf32 addr:$src),
1698             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1699 }
1700
1701 def : Pat<(extloadf32 addr:$src),
1702           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1703           Requires<[HasAVX, OptForSpeed]>;
1704
1705 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1706                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1707                    [(set FR64:$dst, (fextend FR32:$src))],
1708                    IIC_SSE_CVT_Scalar_RR>, XS,
1709                  Requires<[HasSSE2]>;
1710 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1711                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1712                    [(set FR64:$dst, (extloadf32 addr:$src))],
1713                    IIC_SSE_CVT_Scalar_RM>, XS,
1714                  Requires<[HasSSE2, OptForSize]>;
1715
1716 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1717 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1718 // combine.
1719 // Since these loads aren't folded into the fextend, we have to match it
1720 // explicitly here.
1721 def : Pat<(fextend (loadf32 addr:$src)),
1722           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1723 def : Pat<(extloadf32 addr:$src),
1724           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1725
1726 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1727                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1728                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1729                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1730                                        VR128:$src2))],
1731                                        IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V,
1732                     Requires<[HasAVX]>;
1733 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1734                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1735                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1736                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1737                                        (load addr:$src2)))],
1738                                        IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V,
1739                     Requires<[HasAVX]>;
1740 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1741 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1742                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1743                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1744                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1745                                        VR128:$src2))],
1746                                        IIC_SSE_CVT_Scalar_RR>, XS,
1747                     Requires<[HasSSE2]>;
1748 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1749                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1750                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1751                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1752                                        (load addr:$src2)))],
1753                                        IIC_SSE_CVT_Scalar_RM>, XS,
1754                     Requires<[HasSSE2]>;
1755 }
1756
1757 // Convert packed single/double fp to doubleword
1758 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1759                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1760                        IIC_SSE_CVT_PS_RR>, VEX;
1761 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1762                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1763                        IIC_SSE_CVT_PS_RM>, VEX;
1764 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1765                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1766                         IIC_SSE_CVT_PS_RR>, VEX;
1767 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1768                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1769                         IIC_SSE_CVT_PS_RM>, VEX;
1770 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1771                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1772                      IIC_SSE_CVT_PS_RR>;
1773 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1774                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1775                      IIC_SSE_CVT_PS_RM>;
1776
1777 let Predicates = [HasAVX] in {
1778   def : Pat<(int_x86_sse2_cvtps2dq VR128:$src),
1779             (VCVTPS2DQrr VR128:$src)>;
1780   def : Pat<(int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)),
1781             (VCVTPS2DQrm addr:$src)>;
1782 }
1783
1784 let Predicates = [HasSSE2] in {
1785   def : Pat<(int_x86_sse2_cvtps2dq VR128:$src),
1786             (CVTPS2DQrr VR128:$src)>;
1787   def : Pat<(int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)),
1788             (CVTPS2DQrm addr:$src)>;
1789 }
1790
1791 // Convert Packed Double FP to Packed DW Integers
1792 let Predicates = [HasAVX] in {
1793 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1794 // register, but the same isn't true when using memory operands instead.
1795 // Provide other assembly rr and rm forms to address this explicitly.
1796 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1797                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1798
1799 // XMM only
1800 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1801                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1802 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1803                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1804
1805 // YMM only
1806 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1807                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX;
1808 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1809                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1810 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1811                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1812 }
1813
1814 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1815                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1816                       IIC_SSE_CVT_PD_RM>;
1817 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1819                       IIC_SSE_CVT_PD_RR>;
1820
1821 let Predicates = [HasAVX] in {
1822   def : Pat<(int_x86_sse2_cvtpd2dq VR128:$src),
1823             (VCVTPD2DQrr VR128:$src)>;
1824   def : Pat<(int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)),
1825             (VCVTPD2DQXrm addr:$src)>;
1826 }
1827
1828 let Predicates = [HasSSE2] in {
1829   def : Pat<(int_x86_sse2_cvtpd2dq VR128:$src),
1830             (CVTPD2DQrr VR128:$src)>;
1831   def : Pat<(int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)),
1832             (CVTPD2DQrm addr:$src)>;
1833 }
1834
1835 // Convert with truncation packed single/double fp to doubleword
1836 // SSE2 packed instructions with XS prefix
1837 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1838                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1839                         [(set VR128:$dst,
1840                           (int_x86_sse2_cvttps2dq VR128:$src))],
1841                           IIC_SSE_CVT_PS_RR>, VEX;
1842 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1843                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1844                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1845                                            (memopv4f32 addr:$src)))],
1846                                            IIC_SSE_CVT_PS_RM>, VEX;
1847 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1848                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1849                          [(set VR256:$dst,
1850                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1851                            IIC_SSE_CVT_PS_RR>, VEX;
1852 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1853                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1854                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1855                                             (memopv8f32 addr:$src)))],
1856                                             IIC_SSE_CVT_PS_RM>, VEX;
1857
1858 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1859                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1860                       [(set VR128:$dst,
1861                             (int_x86_sse2_cvttps2dq VR128:$src))],
1862                             IIC_SSE_CVT_PS_RR>;
1863 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1864                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1865                       [(set VR128:$dst,
1866                             (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1867                             IIC_SSE_CVT_PS_RM>;
1868
1869 let Predicates = [HasAVX] in {
1870   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1871             (VCVTDQ2PSrr VR128:$src)>;
1872   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1873             (VCVTDQ2PSrm addr:$src)>;
1874
1875   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1876             (VCVTDQ2PSrr VR128:$src)>;
1877   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1878             (VCVTDQ2PSrm addr:$src)>;
1879
1880   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1881             (VCVTTPS2DQrr VR128:$src)>;
1882   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1883             (VCVTTPS2DQrm addr:$src)>;
1884
1885   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1886             (VCVTDQ2PSYrr VR256:$src)>;
1887   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1888             (VCVTDQ2PSYrm addr:$src)>;
1889
1890   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1891             (VCVTTPS2DQYrr VR256:$src)>;
1892   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1893             (VCVTTPS2DQYrm addr:$src)>;
1894 }
1895
1896 let Predicates = [HasSSE2] in {
1897   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1898             (CVTDQ2PSrr VR128:$src)>;
1899   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1900             (CVTDQ2PSrm addr:$src)>;
1901
1902   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1903             (CVTDQ2PSrr VR128:$src)>;
1904   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1905             (CVTDQ2PSrm addr:$src)>;
1906
1907   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1908             (CVTTPS2DQrr VR128:$src)>;
1909   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1910             (CVTTPS2DQrm addr:$src)>;
1911 }
1912
1913 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1914                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1915                         [(set VR128:$dst,
1916                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1917                               IIC_SSE_CVT_PD_RR>, VEX;
1918
1919 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1920                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1921                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1922                       IIC_SSE_CVT_PD_RR>;
1923 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1924                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1925                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1926                                         (memopv2f64 addr:$src)))],
1927                                         IIC_SSE_CVT_PD_RM>;
1928
1929 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1930 // register, but the same isn't true when using memory operands instead.
1931 // Provide other assembly rr and rm forms to address this explicitly.
1932
1933 // XMM only
1934 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1935                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1936 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1937                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1938                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1939                                             (memopv2f64 addr:$src)))],
1940                          IIC_SSE_CVT_PD_RM>, VEX;
1941
1942 // YMM only
1943 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1944                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
1945                          IIC_SSE_CVT_PD_RR>, VEX;
1946 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1947                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
1948                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1949 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1950                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1951
1952 let Predicates = [HasAVX] in {
1953   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1954             (VCVTTPD2DQYrr VR256:$src)>;
1955   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1956             (VCVTTPD2DQYrm addr:$src)>;
1957 } // Predicates = [HasAVX]
1958
1959 // Convert packed single to packed double
1960 let Predicates = [HasAVX] in {
1961                   // SSE2 instructions without OpSize prefix
1962 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1963                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1964                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1965 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1966                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1967                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1968 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1969                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1970                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1971 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1972                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1973                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1974 }
1975
1976 let Predicates = [HasSSE2] in {
1977 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1978                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
1979                        IIC_SSE_CVT_PD_RR>, TB;
1980 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1981                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
1982                        IIC_SSE_CVT_PD_RM>, TB;
1983 }
1984
1985 let Predicates = [HasAVX] in {
1986   def : Pat<(int_x86_sse2_cvtps2pd VR128:$src),
1987             (VCVTPS2PDrr VR128:$src)>;
1988 }
1989
1990 let Predicates = [HasSSE2] in {
1991   def : Pat<(int_x86_sse2_cvtps2pd VR128:$src),
1992             (CVTPS2PDrr VR128:$src)>;
1993 }
1994
1995 // Convert Packed DW Integers to Packed Double FP
1996 let Predicates = [HasAVX] in {
1997 def VCVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1998                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1999 def VCVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2000                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2001 def VCVTDQ2PDYrm  : SSDI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2002                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2003 def VCVTDQ2PDYrr  : SSDI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2004                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2005 }
2006
2007 def CVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2008                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2009                        IIC_SSE_CVT_PD_RR>;
2010 def CVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2011                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2012                        IIC_SSE_CVT_PD_RM>;
2013
2014 // 128 bit register conversion intrinsics
2015 let Predicates = [HasAVX] in
2016 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2017            (VCVTDQ2PDrr VR128:$src)>;
2018
2019 let Predicates = [HasSSE2] in
2020 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2021            (CVTDQ2PDrr VR128:$src)>;
2022
2023 // AVX 256-bit register conversion intrinsics
2024 let Predicates = [HasAVX] in {
2025   def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
2026             (VCVTDQ2PDYrr VR128:$src)>;
2027   def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
2028             (VCVTDQ2PDYrm addr:$src)>;
2029
2030   def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
2031             (VCVTPD2DQYrr VR256:$src)>;
2032   def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
2033             (VCVTPD2DQYrm addr:$src)>;
2034
2035   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2036             (VCVTDQ2PDYrr VR128:$src)>;
2037   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2038             (VCVTDQ2PDYrm addr:$src)>;
2039 } // Predicates = [HasAVX]
2040
2041 // Convert packed double to packed single
2042 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2043 // register, but the same isn't true when using memory operands instead.
2044 // Provide other assembly rr and rm forms to address this explicitly.
2045 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2046                        "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2047                        IIC_SSE_CVT_PD_RR>, VEX;
2048
2049 // XMM only
2050 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2051                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2052 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2053                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2054                         IIC_SSE_CVT_PD_RM>, VEX;
2055
2056 // YMM only
2057 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2058                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2059                         IIC_SSE_CVT_PD_RR>, VEX;
2060 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2061                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2062                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2063 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2064                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2065
2066 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2067                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2068                      IIC_SSE_CVT_PD_RR>;
2069 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2070                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2071                      IIC_SSE_CVT_PD_RM>;
2072
2073
2074 let Predicates = [HasAVX] in {
2075   def : Pat<(int_x86_sse2_cvtpd2ps VR128:$src),
2076             (VCVTPD2PSrr VR128:$src)>;
2077   def : Pat<(int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)),
2078             (VCVTPD2PSXrm addr:$src)>;
2079 }
2080
2081 let Predicates = [HasSSE2] in {
2082   def : Pat<(int_x86_sse2_cvtpd2ps VR128:$src),
2083             (CVTPD2PSrr VR128:$src)>;
2084   def : Pat<(int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)),
2085             (CVTPD2PSrm addr:$src)>;
2086 }
2087
2088 // AVX 256-bit register conversion intrinsics
2089 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2090 // whenever possible to avoid declaring two versions of each one.
2091 let Predicates = [HasAVX] in {
2092   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2093             (VCVTDQ2PSYrr VR256:$src)>;
2094   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2095             (VCVTDQ2PSYrm addr:$src)>;
2096
2097   def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2098             (VCVTPD2PSYrr VR256:$src)>;
2099   def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2100             (VCVTPD2PSYrm addr:$src)>;
2101
2102   def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2103             (VCVTPS2DQYrr VR256:$src)>;
2104   def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2105             (VCVTPS2DQYrm addr:$src)>;
2106
2107   def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2108             (VCVTPS2PDYrr VR128:$src)>;
2109   def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2110             (VCVTPS2PDYrm addr:$src)>;
2111
2112   def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2113             (VCVTTPD2DQYrr VR256:$src)>;
2114   def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2115             (VCVTTPD2DQYrm addr:$src)>;
2116
2117   // Match fround and fextend for 128/256-bit conversions
2118   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2119             (VCVTPD2PSYrr VR256:$src)>;
2120   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2121             (VCVTPD2PSYrm addr:$src)>;
2122
2123   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2124             (VCVTPS2PDYrr VR128:$src)>;
2125   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2126             (VCVTPS2PDYrm addr:$src)>;
2127 }
2128
2129 //===----------------------------------------------------------------------===//
2130 // SSE 1 & 2 - Compare Instructions
2131 //===----------------------------------------------------------------------===//
2132
2133 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2134 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2135                             Operand CC, SDNode OpNode, ValueType VT,
2136                             PatFrag ld_frag, string asm, string asm_alt,
2137                             OpndItins itins> {
2138   def rr : SIi8<0xC2, MRMSrcReg,
2139                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2140                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2141                 itins.rr>;
2142   def rm : SIi8<0xC2, MRMSrcMem,
2143                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2144                 [(set RC:$dst, (OpNode (VT RC:$src1),
2145                                          (ld_frag addr:$src2), imm:$cc))],
2146                                          itins.rm>;
2147
2148   // Accept explicit immediate argument form instead of comparison code.
2149   let neverHasSideEffects = 1 in {
2150     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2151                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2152                       IIC_SSE_ALU_F32S_RR>;
2153     let mayLoad = 1 in
2154     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2155                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2156                       IIC_SSE_ALU_F32S_RM>;
2157   }
2158 }
2159
2160 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2161                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2162                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2163                  SSE_ALU_F32S>,
2164                  XS, VEX_4V, VEX_LIG;
2165 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2166                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2167                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2168                  SSE_ALU_F32S>, // same latency as 32 bit compare
2169                  XD, VEX_4V, VEX_LIG;
2170
2171 let Constraints = "$src1 = $dst" in {
2172   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2173                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2174                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2175                   XS;
2176   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2177                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2178                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2179                   SSE_ALU_F32S>, // same latency as 32 bit compare
2180                   XD;
2181 }
2182
2183 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2184                          Intrinsic Int, string asm, OpndItins itins> {
2185   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2186                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2187                         [(set VR128:$dst, (Int VR128:$src1,
2188                                                VR128:$src, imm:$cc))],
2189                                                itins.rr>;
2190   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2191                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2192                         [(set VR128:$dst, (Int VR128:$src1,
2193                                                (load addr:$src), imm:$cc))],
2194                                                itins.rm>;
2195 }
2196
2197 // Aliases to match intrinsics which expect XMM operand(s).
2198 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2199                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2200                      SSE_ALU_F32S>,
2201                      XS, VEX_4V;
2202 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2203                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2204                      SSE_ALU_F32S>, // same latency as f32
2205                      XD, VEX_4V;
2206 let Constraints = "$src1 = $dst" in {
2207   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2208                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2209                        SSE_ALU_F32S>, XS;
2210   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2211                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2212                        SSE_ALU_F32S>, // same latency as f32
2213                        XD;
2214 }
2215
2216
2217 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2218 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2219                             ValueType vt, X86MemOperand x86memop,
2220                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2221   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2222                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2223                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2224                      IIC_SSE_COMIS_RR, d>;
2225   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2226                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2227                      [(set EFLAGS, (OpNode (vt RC:$src1),
2228                                            (ld_frag addr:$src2)))],
2229                                            IIC_SSE_COMIS_RM, d>;
2230 }
2231
2232 let Defs = [EFLAGS] in {
2233   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2234                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2235   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2236                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2237                                   VEX_LIG;
2238   let Pattern = []<dag> in {
2239     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2240                                     "comiss", SSEPackedSingle>, TB, VEX,
2241                                     VEX_LIG;
2242     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2243                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2244                                     VEX_LIG;
2245   }
2246
2247   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2248                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2249   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2250                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2251
2252   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2253                             load, "comiss", SSEPackedSingle>, TB, VEX;
2254   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2255                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2256   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2257                                   "ucomiss", SSEPackedSingle>, TB;
2258   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2259                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2260
2261   let Pattern = []<dag> in {
2262     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2263                                     "comiss", SSEPackedSingle>, TB;
2264     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2265                                     "comisd", SSEPackedDouble>, TB, OpSize;
2266   }
2267
2268   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2269                               load, "ucomiss", SSEPackedSingle>, TB;
2270   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2271                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2272
2273   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2274                                   "comiss", SSEPackedSingle>, TB;
2275   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2276                                   "comisd", SSEPackedDouble>, TB, OpSize;
2277 } // Defs = [EFLAGS]
2278
2279 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2280 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2281                             Operand CC, Intrinsic Int, string asm,
2282                             string asm_alt, Domain d> {
2283   def rri : PIi8<0xC2, MRMSrcReg,
2284              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2285              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2286              IIC_SSE_CMPP_RR, d>;
2287   def rmi : PIi8<0xC2, MRMSrcMem,
2288              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2289              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2290              IIC_SSE_CMPP_RM, d>;
2291
2292   // Accept explicit immediate argument form instead of comparison code.
2293   let neverHasSideEffects = 1 in {
2294     def rri_alt : PIi8<0xC2, MRMSrcReg,
2295                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2296                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2297     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2298                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2299                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2300   }
2301 }
2302
2303 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2304                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2305                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2306                SSEPackedSingle>, TB, VEX_4V;
2307 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2308                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2309                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2310                SSEPackedDouble>, TB, OpSize, VEX_4V;
2311 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2312                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2313                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2314                SSEPackedSingle>, TB, VEX_4V;
2315 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2316                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2317                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2318                SSEPackedDouble>, TB, OpSize, VEX_4V;
2319 let Constraints = "$src1 = $dst" in {
2320   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2321                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2322                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2323                  SSEPackedSingle>, TB;
2324   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2325                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2326                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2327                  SSEPackedDouble>, TB, OpSize;
2328 }
2329
2330 let Predicates = [HasAVX] in {
2331 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2332           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2333 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2334           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2335 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2336           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2337 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2338           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2339
2340 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2341           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2342 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2343           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2344 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2345           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2346 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2347           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2348 }
2349
2350 let Predicates = [HasSSE1] in {
2351 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2352           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2353 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2354           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2355 }
2356
2357 let Predicates = [HasSSE2] in {
2358 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2359           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2360 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2361           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2362 }
2363
2364 //===----------------------------------------------------------------------===//
2365 // SSE 1 & 2 - Shuffle Instructions
2366 //===----------------------------------------------------------------------===//
2367
2368 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2369 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2370                          ValueType vt, string asm, PatFrag mem_frag,
2371                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2372   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2373                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2374                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2375                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2376   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2377     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2378                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2379                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2380                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2381 }
2382
2383 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2384            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2385            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2386 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2387            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2388            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2389 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2390            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2391            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2392 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2393            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2394            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2395
2396 let Constraints = "$src1 = $dst" in {
2397   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2398                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2399                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2400                     TB;
2401   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2402                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2403                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2404                     TB, OpSize;
2405 }
2406
2407 let Predicates = [HasAVX] in {
2408   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2409                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2410             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2411   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2412             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2413
2414   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2415                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2416             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2417   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2418             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2419
2420   // 256-bit patterns
2421   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2422             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2423   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2424                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2425             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2426
2427   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2428             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2429   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2430                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2431             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2432 }
2433
2434 let Predicates = [HasSSE1] in {
2435   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2436                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2437             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2438   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2439             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2440 }
2441
2442 let Predicates = [HasSSE2] in {
2443   // Generic SHUFPD patterns
2444   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2445                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2446             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2447   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2448             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2449 }
2450
2451 //===----------------------------------------------------------------------===//
2452 // SSE 1 & 2 - Unpack Instructions
2453 //===----------------------------------------------------------------------===//
2454
2455 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2456 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2457                                    PatFrag mem_frag, RegisterClass RC,
2458                                    X86MemOperand x86memop, string asm,
2459                                    Domain d> {
2460     def rr : PI<opc, MRMSrcReg,
2461                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2462                 asm, [(set RC:$dst,
2463                            (vt (OpNode RC:$src1, RC:$src2)))],
2464                            IIC_SSE_UNPCK, d>;
2465     def rm : PI<opc, MRMSrcMem,
2466                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2467                 asm, [(set RC:$dst,
2468                            (vt (OpNode RC:$src1,
2469                                        (mem_frag addr:$src2))))],
2470                                        IIC_SSE_UNPCK, d>;
2471 }
2472
2473 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2474       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2475                      SSEPackedSingle>, TB, VEX_4V;
2476 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2477       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2478                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2479 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2480       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2481                      SSEPackedSingle>, TB, VEX_4V;
2482 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2483       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2484                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2485
2486 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2487       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2488                      SSEPackedSingle>, TB, VEX_4V;
2489 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2490       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2491                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2492 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2493       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2494                      SSEPackedSingle>, TB, VEX_4V;
2495 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2496       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2497                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2498
2499 let Constraints = "$src1 = $dst" in {
2500   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2501         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2502                        SSEPackedSingle>, TB;
2503   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2504         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2505                        SSEPackedDouble>, TB, OpSize;
2506   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2507         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2508                        SSEPackedSingle>, TB;
2509   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2510         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2511                        SSEPackedDouble>, TB, OpSize;
2512 } // Constraints = "$src1 = $dst"
2513
2514 let Predicates = [HasAVX], AddedComplexity = 1 in {
2515   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2516   // problem is during lowering, where it's not possible to recognize the load
2517   // fold cause it has two uses through a bitcast. One use disappears at isel
2518   // time and the fold opportunity reappears.
2519   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2520             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2521 }
2522
2523 let Predicates = [HasSSE2] in {
2524   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2525   // problem is during lowering, where it's not possible to recognize the load
2526   // fold cause it has two uses through a bitcast. One use disappears at isel
2527   // time and the fold opportunity reappears.
2528   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2529             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2530 }
2531
2532 //===----------------------------------------------------------------------===//
2533 // SSE 1 & 2 - Extract Floating-Point Sign mask
2534 //===----------------------------------------------------------------------===//
2535
2536 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2537 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2538                                 Domain d> {
2539   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2540                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2541                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2542   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2543                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2544                 IIC_SSE_MOVMSK, d>, REX_W;
2545 }
2546
2547 let Predicates = [HasAVX] in {
2548   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2549                                         "movmskps", SSEPackedSingle>, TB, VEX;
2550   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2551                                         "movmskpd", SSEPackedDouble>, TB,
2552                                         OpSize, VEX;
2553   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2554                                         "movmskps", SSEPackedSingle>, TB, VEX;
2555   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2556                                         "movmskpd", SSEPackedDouble>, TB,
2557                                         OpSize, VEX;
2558
2559   def : Pat<(i32 (X86fgetsign FR32:$src)),
2560             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2561   def : Pat<(i64 (X86fgetsign FR32:$src)),
2562             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2563   def : Pat<(i32 (X86fgetsign FR64:$src)),
2564             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2565   def : Pat<(i64 (X86fgetsign FR64:$src)),
2566             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2567
2568   // Assembler Only
2569   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2570              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2571              SSEPackedSingle>, TB, VEX;
2572   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2573              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2574              SSEPackedDouble>, TB,
2575              OpSize, VEX;
2576   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2577              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2578              SSEPackedSingle>, TB, VEX;
2579   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2580              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2581              SSEPackedDouble>, TB,
2582              OpSize, VEX;
2583 }
2584
2585 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2586                                      SSEPackedSingle>, TB;
2587 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2588                                      SSEPackedDouble>, TB, OpSize;
2589
2590 def : Pat<(i32 (X86fgetsign FR32:$src)),
2591           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2592       Requires<[HasSSE1]>;
2593 def : Pat<(i64 (X86fgetsign FR32:$src)),
2594           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2595       Requires<[HasSSE1]>;
2596 def : Pat<(i32 (X86fgetsign FR64:$src)),
2597           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2598       Requires<[HasSSE2]>;
2599 def : Pat<(i64 (X86fgetsign FR64:$src)),
2600           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2601       Requires<[HasSSE2]>;
2602
2603 //===---------------------------------------------------------------------===//
2604 // SSE2 - Packed Integer Logical Instructions
2605 //===---------------------------------------------------------------------===//
2606
2607 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2608
2609 /// PDI_binop_rm - Simple SSE2 binary operator.
2610 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2611                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2612                         X86MemOperand x86memop,
2613                         OpndItins itins,
2614                         bit IsCommutable = 0,
2615                         bit Is2Addr = 1> {
2616   let isCommutable = IsCommutable in
2617   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2618        (ins RC:$src1, RC:$src2),
2619        !if(Is2Addr,
2620            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2621            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2622        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2623   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2624        (ins RC:$src1, x86memop:$src2),
2625        !if(Is2Addr,
2626            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2627            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2628        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2629                                      (bitconvert (memop_frag addr:$src2)))))],
2630                                      itins.rm>;
2631 }
2632 } // ExeDomain = SSEPackedInt
2633
2634 // These are ordered here for pattern ordering requirements with the fp versions
2635
2636 let Predicates = [HasAVX] in {
2637 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2638                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2639 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2640                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2641 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2642                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2643 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2644                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2645 }
2646
2647 let Constraints = "$src1 = $dst" in {
2648 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2649                          i128mem, SSE_BIT_ITINS_P, 1>;
2650 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2651                          i128mem, SSE_BIT_ITINS_P, 1>;
2652 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2653                          i128mem, SSE_BIT_ITINS_P, 1>;
2654 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2655                           i128mem, SSE_BIT_ITINS_P, 0>;
2656 } // Constraints = "$src1 = $dst"
2657
2658 let Predicates = [HasAVX2] in {
2659 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2660                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2661 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2662                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2663 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2664                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2665 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2666                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2667 }
2668
2669 //===----------------------------------------------------------------------===//
2670 // SSE 1 & 2 - Logical Instructions
2671 //===----------------------------------------------------------------------===//
2672
2673 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2674 ///
2675 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2676                                        SDNode OpNode, OpndItins itins> {
2677   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2678               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2679               TB, VEX_4V;
2680
2681   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2682         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2683         TB, OpSize, VEX_4V;
2684
2685   let Constraints = "$src1 = $dst" in {
2686     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2687                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2688                 TB;
2689
2690     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2691                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2692                 TB, OpSize;
2693   }
2694 }
2695
2696 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2697 let mayLoad = 0 in {
2698   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2699                 SSE_BIT_ITINS_P>;
2700   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2701                 SSE_BIT_ITINS_P>;
2702   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2703                 SSE_BIT_ITINS_P>;
2704 }
2705
2706 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2707   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2708                 SSE_BIT_ITINS_P>;
2709
2710 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2711 ///
2712 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2713                                    SDNode OpNode> {
2714   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2715   // are all promoted to v2i64, and the patterns are covered by the int
2716   // version. This is needed in SSE only, because v2i64 isn't supported on
2717   // SSE1, but only on SSE2.
2718   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2719        !strconcat(OpcodeStr, "ps"), f128mem, [],
2720        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2721                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2722
2723   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2724        !strconcat(OpcodeStr, "pd"), f128mem,
2725        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2726                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2727        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2728                                  (memopv2i64 addr:$src2)))], 0>,
2729                                                  TB, OpSize, VEX_4V;
2730   let Constraints = "$src1 = $dst" in {
2731     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2732          !strconcat(OpcodeStr, "ps"), f128mem,
2733          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2734          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2735                                    (memopv2i64 addr:$src2)))]>, TB;
2736
2737     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2738          !strconcat(OpcodeStr, "pd"), f128mem,
2739          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2740                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2741          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2742                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2743   }
2744 }
2745
2746 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2747 ///
2748 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2749                                      SDNode OpNode> {
2750     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2751           !strconcat(OpcodeStr, "ps"), f256mem,
2752           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2753           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2754                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2755
2756     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2757           !strconcat(OpcodeStr, "pd"), f256mem,
2758           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2759                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2760           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2761                                     (memopv4i64 addr:$src2)))], 0>,
2762                                     TB, OpSize, VEX_4V;
2763 }
2764
2765 // AVX 256-bit packed logical ops forms
2766 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2767 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2768 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2769 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2770
2771 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2772 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2773 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2774 let isCommutable = 0 in
2775   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2776
2777 //===----------------------------------------------------------------------===//
2778 // SSE 1 & 2 - Arithmetic Instructions
2779 //===----------------------------------------------------------------------===//
2780
2781 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2782 /// vector forms.
2783 ///
2784 /// In addition, we also have a special variant of the scalar form here to
2785 /// represent the associated intrinsic operation.  This form is unlike the
2786 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2787 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2788 ///
2789 /// These three forms can each be reg+reg or reg+mem.
2790 ///
2791
2792 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2793 /// classes below
2794 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2795                                   SizeItins itins,
2796                                   bit Is2Addr = 1> {
2797   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2798                             OpNode, FR32, f32mem,
2799                             itins.s, Is2Addr>, XS;
2800   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2801                             OpNode, FR64, f64mem,
2802                             itins.d, Is2Addr>, XD;
2803 }
2804
2805 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2806                                    SizeItins itins,
2807                                    bit Is2Addr = 1> {
2808   let mayLoad = 0 in {
2809   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2810               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2811               TB;
2812   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2813               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2814               TB, OpSize;
2815   }
2816 }
2817
2818 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2819                                     SDNode OpNode,
2820                                     SizeItins itins> {
2821   let mayLoad = 0 in {
2822     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2823                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2824                 TB;
2825     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2826                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2827                 TB, OpSize;
2828   }
2829 }
2830
2831 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2832                                       SizeItins itins,
2833                                       bit Is2Addr = 1> {
2834   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2835      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2836      itins.s, Is2Addr>, XS;
2837   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2838      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2839      itins.d, Is2Addr>, XD;
2840 }
2841
2842 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2843                                       SizeItins itins,
2844                                       bit Is2Addr = 1> {
2845   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2846      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2847                               SSEPackedSingle, itins.s, Is2Addr>,
2848                               TB;
2849
2850   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2851      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2852                               SSEPackedDouble, itins.d, Is2Addr>,
2853                               TB, OpSize;
2854 }
2855
2856 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2857                                         SizeItins itins> {
2858   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2859      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2860       SSEPackedSingle, itins.s, 0>, TB;
2861
2862   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2863      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2864       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2865 }
2866
2867 // Binary Arithmetic instructions
2868 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2869             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2870               VEX_4V, VEX_LIG;
2871 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2872             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2873               VEX_4V;
2874 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2875             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2876               VEX_4V, VEX_LIG;
2877 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2878             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2879               VEX_4V;
2880
2881 let isCommutable = 0 in {
2882   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2883               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2884                 VEX_4V, VEX_LIG;
2885   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2886               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>, VEX_4V;
2887   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2888               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2889                 VEX_4V, VEX_LIG;
2890   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2891               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2892                 VEX_4V;
2893   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2894               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2895                 VEX_4V, VEX_LIG;
2896   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2897               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2898               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2899               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2900                 VEX_4V;
2901   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2902               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2903                 VEX_4V, VEX_LIG;
2904   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2905               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2906               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2907               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2908                 VEX_4V;
2909 }
2910
2911 let Constraints = "$src1 = $dst" in {
2912   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2913              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2914              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2915   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2916              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2917              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2918
2919   let isCommutable = 0 in {
2920     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2921                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2922                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2923     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2924                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2925                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2926     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2927                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2928                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2929                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2930     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2931                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2932                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2933                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2934   }
2935 }
2936
2937 /// Unop Arithmetic
2938 /// In addition, we also have a special variant of the scalar form here to
2939 /// represent the associated intrinsic operation.  This form is unlike the
2940 /// plain scalar form, in that it takes an entire vector (instead of a
2941 /// scalar) and leaves the top elements undefined.
2942 ///
2943 /// And, we have a special variant form for a full-vector intrinsic form.
2944
2945 def SSE_SQRTP : OpndItins<
2946   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2947 >;
2948
2949 def SSE_SQRTS : OpndItins<
2950   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2951 >;
2952
2953 def SSE_RCPP : OpndItins<
2954   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2955 >;
2956
2957 def SSE_RCPS : OpndItins<
2958   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2959 >;
2960
2961 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2962 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2963                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2964   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2965                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2966                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2967   // For scalar unary operations, fold a load into the operation
2968   // only in OptForSize mode. It eliminates an instruction, but it also
2969   // eliminates a whole-register clobber (the load), so it introduces a
2970   // partial register update condition.
2971   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2972                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2973                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2974             Requires<[HasSSE1, OptForSize]>;
2975   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2976                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2977                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2978   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2979                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2980                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2981 }
2982
2983 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2984 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2985   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2986                 !strconcat(OpcodeStr,
2987                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2988   let mayLoad = 1 in
2989   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2990                 !strconcat(OpcodeStr,
2991                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2992   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2993                 (ins VR128:$src1, ssmem:$src2),
2994                 !strconcat(OpcodeStr,
2995                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2996 }
2997
2998 /// sse1_fp_unop_p - SSE1 unops in packed form.
2999 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3000                           OpndItins itins> {
3001   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3002               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3003               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3004   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3005                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3006                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3007 }
3008
3009 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3010 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3011                             OpndItins itins> {
3012   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3013               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3014               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3015               itins.rr>;
3016   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3017                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3018                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3019                 itins.rm>;
3020 }
3021
3022 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3023 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3024                               Intrinsic V4F32Int, OpndItins itins> {
3025   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3026                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3027                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3028                     itins.rr>;
3029   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3030                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3031                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3032                     itins.rm>;
3033 }
3034
3035 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3036 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3037                                 Intrinsic V4F32Int, OpndItins itins> {
3038   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3039                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3040                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3041                     itins.rr>;
3042   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3043                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3044                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3045                     itins.rm>;
3046 }
3047
3048 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3049 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3050                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3051   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3052                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3053                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3054   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3055   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3056                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3057                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3058             Requires<[HasSSE2, OptForSize]>;
3059   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3060                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3061                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3062   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3063                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3064                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3065 }
3066
3067 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3068 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3069   let neverHasSideEffects = 1 in {
3070   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3071                !strconcat(OpcodeStr,
3072                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3073   let mayLoad = 1 in
3074   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3075                !strconcat(OpcodeStr,
3076                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3077   }
3078   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3079                (ins VR128:$src1, sdmem:$src2),
3080                !strconcat(OpcodeStr,
3081                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3082 }
3083
3084 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3085 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3086                           SDNode OpNode, OpndItins itins> {
3087   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3088               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3089               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3090   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3091                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3092                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3093 }
3094
3095 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3096 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3097                           OpndItins itins> {
3098   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3099               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3100               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3101               itins.rr>;
3102   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3103                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3104                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3105                 itins.rm>;
3106 }
3107
3108 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3109 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3110                               Intrinsic V2F64Int, OpndItins itins> {
3111   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3112                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3113                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3114                     itins.rr>;
3115   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3116                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3117                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3118                     itins.rm>;
3119 }
3120
3121 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3122 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3123                                 Intrinsic V2F64Int, OpndItins itins> {
3124   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3125                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3126                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3127                     itins.rr>;
3128   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3129                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3130                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3131                     itins.rm>;
3132 }
3133
3134 let Predicates = [HasAVX] in {
3135   // Square root.
3136   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3137                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3138
3139   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3140                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3141                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3142                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3143                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3144                                    SSE_SQRTP>,
3145                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3146                                     SSE_SQRTP>,
3147                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3148                                     SSE_SQRTP>,
3149                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3150                                     SSE_SQRTP>,
3151                 VEX;
3152
3153   // Reciprocal approximations. Note that these typically require refinement
3154   // in order to obtain suitable precision.
3155   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3156   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3157                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3158                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3159                                     SSE_SQRTP>,
3160                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3161                                     SSE_SQRTP>, VEX;
3162
3163   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3164   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3165                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3166                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3167                                     SSE_RCPP>,
3168                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3169                                     SSE_RCPP>, VEX;
3170 }
3171
3172 let AddedComplexity = 1 in {
3173 def : Pat<(f32 (fsqrt FR32:$src)),
3174           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3175 def : Pat<(f32 (fsqrt (load addr:$src))),
3176           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3177           Requires<[HasAVX, OptForSize]>;
3178 def : Pat<(f64 (fsqrt FR64:$src)),
3179           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3180 def : Pat<(f64 (fsqrt (load addr:$src))),
3181           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3182           Requires<[HasAVX, OptForSize]>;
3183
3184 def : Pat<(f32 (X86frsqrt FR32:$src)),
3185           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3186 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3187           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3188           Requires<[HasAVX, OptForSize]>;
3189
3190 def : Pat<(f32 (X86frcp FR32:$src)),
3191           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3192 def : Pat<(f32 (X86frcp (load addr:$src))),
3193           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3194           Requires<[HasAVX, OptForSize]>;
3195 }
3196
3197 let Predicates = [HasAVX], AddedComplexity = 1 in {
3198   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3199             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3200                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3201                               VR128)>;
3202   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3203             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3204
3205   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3206             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3207                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3208                               VR128)>;
3209   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3210             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3211
3212   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3213             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3214                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3215                               VR128)>;
3216   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3217             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3218
3219   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3220             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3221                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3222                               VR128)>;
3223   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3224             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3225 }
3226
3227 // Square root.
3228 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3229                             SSE_SQRTS>,
3230              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3231              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3232              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3233                             SSE_SQRTS>,
3234              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3235              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3236
3237 // Reciprocal approximations. Note that these typically require refinement
3238 // in order to obtain suitable precision.
3239 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3240                             SSE_SQRTS>,
3241              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3242              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3243                             SSE_SQRTS>;
3244 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3245                             SSE_RCPS>,
3246              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3247              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3248
3249 // There is no f64 version of the reciprocal approximation instructions.
3250
3251 //===----------------------------------------------------------------------===//
3252 // SSE 1 & 2 - Non-temporal stores
3253 //===----------------------------------------------------------------------===//
3254
3255 let AddedComplexity = 400 in { // Prefer non-temporal versions
3256   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3257                        (ins f128mem:$dst, VR128:$src),
3258                        "movntps\t{$src, $dst|$dst, $src}",
3259                        [(alignednontemporalstore (v4f32 VR128:$src),
3260                                                  addr:$dst)],
3261                                                  IIC_SSE_MOVNT>, VEX;
3262   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3263                        (ins f128mem:$dst, VR128:$src),
3264                        "movntpd\t{$src, $dst|$dst, $src}",
3265                        [(alignednontemporalstore (v2f64 VR128:$src),
3266                                                  addr:$dst)],
3267                                                  IIC_SSE_MOVNT>, VEX;
3268
3269   let ExeDomain = SSEPackedInt in
3270   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3271                            (ins f128mem:$dst, VR128:$src),
3272                            "movntdq\t{$src, $dst|$dst, $src}",
3273                            [(alignednontemporalstore (v2i64 VR128:$src),
3274                                                      addr:$dst)],
3275                                                      IIC_SSE_MOVNT>, VEX;
3276
3277   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3278             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3279
3280   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3281                        (ins f256mem:$dst, VR256:$src),
3282                        "movntps\t{$src, $dst|$dst, $src}",
3283                        [(alignednontemporalstore (v8f32 VR256:$src),
3284                                                  addr:$dst)],
3285                                                  IIC_SSE_MOVNT>, VEX;
3286   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3287                        (ins f256mem:$dst, VR256:$src),
3288                        "movntpd\t{$src, $dst|$dst, $src}",
3289                        [(alignednontemporalstore (v4f64 VR256:$src),
3290                                                  addr:$dst)],
3291                                                  IIC_SSE_MOVNT>, VEX;
3292   let ExeDomain = SSEPackedInt in
3293   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3294                       (ins f256mem:$dst, VR256:$src),
3295                       "movntdq\t{$src, $dst|$dst, $src}",
3296                       [(alignednontemporalstore (v4i64 VR256:$src),
3297                                                 addr:$dst)],
3298                                                 IIC_SSE_MOVNT>, VEX;
3299 }
3300
3301 let AddedComplexity = 400 in { // Prefer non-temporal versions
3302 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3303                     "movntps\t{$src, $dst|$dst, $src}",
3304                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3305                     IIC_SSE_MOVNT>;
3306 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3307                     "movntpd\t{$src, $dst|$dst, $src}",
3308                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3309                     IIC_SSE_MOVNT>;
3310
3311 let ExeDomain = SSEPackedInt in
3312 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3313                     "movntdq\t{$src, $dst|$dst, $src}",
3314                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3315                     IIC_SSE_MOVNT>;
3316
3317 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3318           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3319
3320 // There is no AVX form for instructions below this point
3321 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3322                  "movnti{l}\t{$src, $dst|$dst, $src}",
3323                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3324                  IIC_SSE_MOVNT>,
3325                TB, Requires<[HasSSE2]>;
3326 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3327                      "movnti{q}\t{$src, $dst|$dst, $src}",
3328                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3329                      IIC_SSE_MOVNT>,
3330                   TB, Requires<[HasSSE2]>;
3331 }
3332
3333 //===----------------------------------------------------------------------===//
3334 // SSE 1 & 2 - Prefetch and memory fence
3335 //===----------------------------------------------------------------------===//
3336
3337 // Prefetch intrinsic.
3338 let Predicates = [HasSSE1] in {
3339 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3340     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3341     IIC_SSE_PREFETCH>, TB;
3342 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3343     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3344     IIC_SSE_PREFETCH>, TB;
3345 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3346     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3347     IIC_SSE_PREFETCH>, TB;
3348 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3349     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3350     IIC_SSE_PREFETCH>, TB;
3351 }
3352
3353 // Flush cache
3354 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3355                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3356                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3357
3358 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3359 // was introduced with SSE2, it's backward compatible.
3360 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3361
3362 // Load, store, and memory fence
3363 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3364                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3365                TB, Requires<[HasSSE1]>;
3366 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3367                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3368                TB, Requires<[HasSSE2]>;
3369 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3370                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3371                TB, Requires<[HasSSE2]>;
3372
3373 def : Pat<(X86SFence), (SFENCE)>;
3374 def : Pat<(X86LFence), (LFENCE)>;
3375 def : Pat<(X86MFence), (MFENCE)>;
3376
3377 //===----------------------------------------------------------------------===//
3378 // SSE 1 & 2 - Load/Store XCSR register
3379 //===----------------------------------------------------------------------===//
3380
3381 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3382                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3383                   IIC_SSE_LDMXCSR>, VEX;
3384 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3385                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3386                   IIC_SSE_STMXCSR>, VEX;
3387
3388 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3389                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3390                   IIC_SSE_LDMXCSR>;
3391 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3392                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3393                   IIC_SSE_STMXCSR>;
3394
3395 //===---------------------------------------------------------------------===//
3396 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3397 //===---------------------------------------------------------------------===//
3398
3399 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3400
3401 let neverHasSideEffects = 1 in {
3402 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3403                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3404                     VEX;
3405 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3406                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3407                     VEX;
3408 }
3409 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3410                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3411                     VEX;
3412 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3413                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3414                     VEX;
3415
3416 // For Disassembler
3417 let isCodeGenOnly = 1 in {
3418 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3419                         "movdqa\t{$src, $dst|$dst, $src}", [],
3420                         IIC_SSE_MOVA_P_RR>,
3421                         VEX;
3422 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3423                         "movdqa\t{$src, $dst|$dst, $src}", [],
3424                         IIC_SSE_MOVA_P_RR>,
3425                         VEX;
3426 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3427                         "movdqu\t{$src, $dst|$dst, $src}", [],
3428                         IIC_SSE_MOVU_P_RR>,
3429                         VEX;
3430 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3431                         "movdqu\t{$src, $dst|$dst, $src}", [],
3432                         IIC_SSE_MOVU_P_RR>,
3433                         VEX;
3434 }
3435
3436 let canFoldAsLoad = 1, mayLoad = 1 in {
3437 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3438                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3439                    VEX;
3440 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3441                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3442                    VEX;
3443 let Predicates = [HasAVX] in {
3444   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3445                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3446                     XS, VEX;
3447   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3448                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3449                     XS, VEX;
3450 }
3451 }
3452
3453 let mayStore = 1 in {
3454 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3455                      (ins i128mem:$dst, VR128:$src),
3456                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3457                      VEX;
3458 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3459                      (ins i256mem:$dst, VR256:$src),
3460                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3461                      VEX;
3462 let Predicates = [HasAVX] in {
3463 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3464                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3465                   XS, VEX;
3466 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3467                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3468                   XS, VEX;
3469 }
3470 }
3471
3472 let neverHasSideEffects = 1 in
3473 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3474                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3475
3476 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3477                    "movdqu\t{$src, $dst|$dst, $src}",
3478                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3479
3480 // For Disassembler
3481 let isCodeGenOnly = 1 in {
3482 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3483                        "movdqa\t{$src, $dst|$dst, $src}", [],
3484                        IIC_SSE_MOVA_P_RR>;
3485
3486 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3487                        "movdqu\t{$src, $dst|$dst, $src}",
3488                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3489 }
3490
3491 let canFoldAsLoad = 1, mayLoad = 1 in {
3492 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3493                    "movdqa\t{$src, $dst|$dst, $src}",
3494                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3495                    IIC_SSE_MOVA_P_RM>;
3496 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3497                    "movdqu\t{$src, $dst|$dst, $src}",
3498                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3499                    IIC_SSE_MOVU_P_RM>,
3500                  XS, Requires<[HasSSE2]>;
3501 }
3502
3503 let mayStore = 1 in {
3504 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3505                    "movdqa\t{$src, $dst|$dst, $src}",
3506                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3507                    IIC_SSE_MOVA_P_MR>;
3508 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3509                    "movdqu\t{$src, $dst|$dst, $src}",
3510                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3511                    IIC_SSE_MOVU_P_MR>,
3512                  XS, Requires<[HasSSE2]>;
3513 }
3514
3515 // Intrinsic forms of MOVDQU load and store
3516 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3517                        "vmovdqu\t{$src, $dst|$dst, $src}",
3518                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3519                        IIC_SSE_MOVU_P_MR>,
3520                      XS, VEX, Requires<[HasAVX]>;
3521
3522 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3523                        "movdqu\t{$src, $dst|$dst, $src}",
3524                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3525                        IIC_SSE_MOVU_P_MR>,
3526                      XS, Requires<[HasSSE2]>;
3527
3528 } // ExeDomain = SSEPackedInt
3529
3530 let Predicates = [HasAVX] in {
3531   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3532             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3533 }
3534
3535 //===---------------------------------------------------------------------===//
3536 // SSE2 - Packed Integer Arithmetic Instructions
3537 //===---------------------------------------------------------------------===//
3538
3539 def SSE_PMADD : OpndItins<
3540   IIC_SSE_PMADD, IIC_SSE_PMADD
3541 >;
3542
3543 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3544
3545 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3546                             RegisterClass RC, PatFrag memop_frag,
3547                             X86MemOperand x86memop,
3548                             OpndItins itins,
3549                             bit IsCommutable = 0,
3550                             bit Is2Addr = 1> {
3551   let isCommutable = IsCommutable in
3552   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3553        (ins RC:$src1, RC:$src2),
3554        !if(Is2Addr,
3555            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3556            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3557        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3558   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3559        (ins RC:$src1, x86memop:$src2),
3560        !if(Is2Addr,
3561            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3562            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3563        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3564        itins.rm>;
3565 }
3566
3567 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3568                          string OpcodeStr, SDNode OpNode,
3569                          SDNode OpNode2, RegisterClass RC,
3570                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3571                          ShiftOpndItins itins,
3572                          bit Is2Addr = 1> {
3573   // src2 is always 128-bit
3574   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3575        (ins RC:$src1, VR128:$src2),
3576        !if(Is2Addr,
3577            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3578            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3579        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3580         itins.rr>;
3581   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3582        (ins RC:$src1, i128mem:$src2),
3583        !if(Is2Addr,
3584            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3585            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3586        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3587                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3588   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3589        (ins RC:$src1, i32i8imm:$src2),
3590        !if(Is2Addr,
3591            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3592            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3593        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3594 }
3595
3596 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3597 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3598                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3599                          PatFrag memop_frag, X86MemOperand x86memop,
3600                          OpndItins itins,
3601                          bit IsCommutable = 0, bit Is2Addr = 1> {
3602   let isCommutable = IsCommutable in
3603   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3604        (ins RC:$src1, RC:$src2),
3605        !if(Is2Addr,
3606            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3607            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3608        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3609   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3610        (ins RC:$src1, x86memop:$src2),
3611        !if(Is2Addr,
3612            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3613            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3614        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3615                                      (bitconvert (memop_frag addr:$src2)))))]>;
3616 }
3617 } // ExeDomain = SSEPackedInt
3618
3619 // 128-bit Integer Arithmetic
3620
3621 let Predicates = [HasAVX] in {
3622 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3623                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3624                             VEX_4V;
3625 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3626                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3627 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3628                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3629 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3630                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3631 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3632                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3633 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3634                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3635 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3636                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3637 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3638                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3639 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3640                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3641 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3642                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3643                               VEX_4V;
3644
3645 // Intrinsic forms
3646 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3647                                  VR128, memopv2i64, i128mem,
3648                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3649 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3650                                  VR128, memopv2i64, i128mem,
3651                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3652 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3653                                  VR128, memopv2i64, i128mem,
3654                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3655 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3656                                  VR128, memopv2i64, i128mem,
3657                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3658 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3659                                  VR128, memopv2i64, i128mem,
3660                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3661 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3662                                  VR128, memopv2i64, i128mem,
3663                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3664 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3665                                  VR128, memopv2i64, i128mem,
3666                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3667 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3668                                  VR128, memopv2i64, i128mem,
3669                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3670 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3671                                  VR128, memopv2i64, i128mem,
3672                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3673 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3674                                  VR128, memopv2i64, i128mem,
3675                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3676 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3677                                  VR128, memopv2i64, i128mem,
3678                                  SSE_PMADD, 1, 0>, VEX_4V;
3679 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3680                                  VR128, memopv2i64, i128mem,
3681                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3682 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3683                                  VR128, memopv2i64, i128mem,
3684                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3685 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3686                                  VR128, memopv2i64, i128mem,
3687                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3688 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3689                                  VR128, memopv2i64, i128mem,
3690                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3691 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3692                                  VR128, memopv2i64, i128mem,
3693                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3694 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3695                                  VR128, memopv2i64, i128mem,
3696                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3697 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3698                                  VR128, memopv2i64, i128mem,
3699                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3700 }
3701
3702 let Predicates = [HasAVX2] in {
3703 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3704                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3705 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3706                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3707 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3708                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3709 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3710                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3711 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3712                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3713 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3714                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3715 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3716                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3717 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3718                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3719 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3720                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3721 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3722                                VR256, memopv4i64, i256mem,
3723                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3724
3725 // Intrinsic forms
3726 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3727                                   VR256, memopv4i64, i256mem,
3728                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3729 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3730                                   VR256, memopv4i64, i256mem,
3731                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3732 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3733                                   VR256, memopv4i64, i256mem,
3734                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3735 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3736                                   VR256, memopv4i64, i256mem,
3737                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3738 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3739                                   VR256, memopv4i64, i256mem,
3740                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3741 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3742                                   VR256, memopv4i64, i256mem,
3743                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3744 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3745                                   VR256, memopv4i64, i256mem,
3746                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3747 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3748                                   VR256, memopv4i64, i256mem,
3749                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3750 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3751                                   VR256, memopv4i64, i256mem,
3752                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3753 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3754                                   VR256, memopv4i64, i256mem,
3755                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3756 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3757                                   VR256, memopv4i64, i256mem,
3758                                   SSE_PMADD, 1, 0>, VEX_4V;
3759 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3760                                   VR256, memopv4i64, i256mem,
3761                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3762 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3763                                   VR256, memopv4i64, i256mem,
3764                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3765 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3766                                   VR256, memopv4i64, i256mem,
3767                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3768 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3769                                   VR256, memopv4i64, i256mem,
3770                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3771 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3772                                   VR256, memopv4i64, i256mem,
3773                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3774 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3775                                   VR256, memopv4i64, i256mem,
3776                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3777 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3778                                   VR256, memopv4i64, i256mem,
3779                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3780 }
3781
3782 let Constraints = "$src1 = $dst" in {
3783 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3784                            i128mem, SSE_INTALU_ITINS_P, 1>;
3785 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3786                            i128mem, SSE_INTALU_ITINS_P, 1>;
3787 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3788                            i128mem, SSE_INTALU_ITINS_P, 1>;
3789 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3790                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3791 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3792                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3793 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3794                           i128mem, SSE_INTALU_ITINS_P>;
3795 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3796                           i128mem, SSE_INTALU_ITINS_P>;
3797 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3798                           i128mem, SSE_INTALU_ITINS_P>;
3799 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3800                           i128mem, SSE_INTALUQ_ITINS_P>;
3801 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3802                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3803
3804 // Intrinsic forms
3805 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3806                                 VR128, memopv2i64, i128mem,
3807                                 SSE_INTALU_ITINS_P>;
3808 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3809                                 VR128, memopv2i64, i128mem,
3810                                 SSE_INTALU_ITINS_P>;
3811 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3812                                 VR128, memopv2i64, i128mem,
3813                                 SSE_INTALU_ITINS_P>;
3814 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3815                                 VR128, memopv2i64, i128mem,
3816                                 SSE_INTALU_ITINS_P>;
3817 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3818                                 VR128, memopv2i64, i128mem,
3819                                 SSE_INTALU_ITINS_P, 1>;
3820 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3821                                 VR128, memopv2i64, i128mem,
3822                                 SSE_INTALU_ITINS_P, 1>;
3823 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3824                                 VR128, memopv2i64, i128mem,
3825                                 SSE_INTALU_ITINS_P, 1>;
3826 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3827                                 VR128, memopv2i64, i128mem,
3828                                 SSE_INTALU_ITINS_P, 1>;
3829 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3830                                 VR128, memopv2i64, i128mem,
3831                                 SSE_INTMUL_ITINS_P, 1>;
3832 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3833                                 VR128, memopv2i64, i128mem,
3834                                 SSE_INTMUL_ITINS_P, 1>;
3835 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3836                                 VR128, memopv2i64, i128mem,
3837                                 SSE_PMADD, 1>;
3838 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3839                                 VR128, memopv2i64, i128mem,
3840                                 SSE_INTALU_ITINS_P, 1>;
3841 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3842                                 VR128, memopv2i64, i128mem,
3843                                 SSE_INTALU_ITINS_P, 1>;
3844 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3845                                 VR128, memopv2i64, i128mem,
3846                                 SSE_INTALU_ITINS_P, 1>;
3847 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3848                                 VR128, memopv2i64, i128mem,
3849                                 SSE_INTALU_ITINS_P, 1>;
3850 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3851                                 VR128, memopv2i64, i128mem,
3852                                 SSE_INTALU_ITINS_P, 1>;
3853 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3854                                 VR128, memopv2i64, i128mem,
3855                                 SSE_INTALU_ITINS_P, 1>;
3856 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3857                                 VR128, memopv2i64, i128mem,
3858                                 SSE_INTALU_ITINS_P, 1>;
3859
3860 } // Constraints = "$src1 = $dst"
3861
3862 //===---------------------------------------------------------------------===//
3863 // SSE2 - Packed Integer Logical Instructions
3864 //===---------------------------------------------------------------------===//
3865
3866 let Predicates = [HasAVX] in {
3867 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3868                             VR128, v8i16, v8i16, bc_v8i16,
3869                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3870 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3871                             VR128, v4i32, v4i32, bc_v4i32,
3872                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3873 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3874                             VR128, v2i64, v2i64, bc_v2i64,
3875                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3876
3877 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3878                             VR128, v8i16, v8i16, bc_v8i16,
3879                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3880 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3881                             VR128, v4i32, v4i32, bc_v4i32,
3882                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3883 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3884                             VR128, v2i64, v2i64, bc_v2i64,
3885                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3886
3887 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3888                             VR128, v8i16, v8i16, bc_v8i16,
3889                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3890 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3891                             VR128, v4i32, v4i32, bc_v4i32,
3892                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3893
3894 let ExeDomain = SSEPackedInt in {
3895   // 128-bit logical shifts.
3896   def VPSLLDQri : PDIi8<0x73, MRM7r,
3897                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3898                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3899                     [(set VR128:$dst,
3900                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3901                     VEX_4V;
3902   def VPSRLDQri : PDIi8<0x73, MRM3r,
3903                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3904                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3905                     [(set VR128:$dst,
3906                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3907                     VEX_4V;
3908   // PSRADQri doesn't exist in SSE[1-3].
3909 }
3910 } // Predicates = [HasAVX]
3911
3912 let Predicates = [HasAVX2] in {
3913 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3914                              VR256, v16i16, v8i16, bc_v8i16,
3915                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3916 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3917                              VR256, v8i32, v4i32, bc_v4i32,
3918                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3919 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3920                              VR256, v4i64, v2i64, bc_v2i64,
3921                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3922
3923 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3924                              VR256, v16i16, v8i16, bc_v8i16,
3925                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3926 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3927                              VR256, v8i32, v4i32, bc_v4i32,
3928                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3929 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3930                              VR256, v4i64, v2i64, bc_v2i64,
3931                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3932
3933 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3934                              VR256, v16i16, v8i16, bc_v8i16,
3935                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3936 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3937                              VR256, v8i32, v4i32, bc_v4i32,
3938                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3939
3940 let ExeDomain = SSEPackedInt in {
3941   // 256-bit logical shifts.
3942   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3943                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3944                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3945                     [(set VR256:$dst,
3946                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3947                     VEX_4V;
3948   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3949                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3950                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3951                     [(set VR256:$dst,
3952                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3953                     VEX_4V;
3954   // PSRADQYri doesn't exist in SSE[1-3].
3955 }
3956 } // Predicates = [HasAVX2]
3957
3958 let Constraints = "$src1 = $dst" in {
3959 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3960                            VR128, v8i16, v8i16, bc_v8i16,
3961                            SSE_INTSHIFT_ITINS_P>;
3962 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3963                            VR128, v4i32, v4i32, bc_v4i32,
3964                            SSE_INTSHIFT_ITINS_P>;
3965 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3966                            VR128, v2i64, v2i64, bc_v2i64,
3967                            SSE_INTSHIFT_ITINS_P>;
3968
3969 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3970                            VR128, v8i16, v8i16, bc_v8i16,
3971                            SSE_INTSHIFT_ITINS_P>;
3972 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3973                            VR128, v4i32, v4i32, bc_v4i32,
3974                            SSE_INTSHIFT_ITINS_P>;
3975 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3976                            VR128, v2i64, v2i64, bc_v2i64,
3977                            SSE_INTSHIFT_ITINS_P>;
3978
3979 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3980                            VR128, v8i16, v8i16, bc_v8i16,
3981                            SSE_INTSHIFT_ITINS_P>;
3982 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3983                            VR128, v4i32, v4i32, bc_v4i32,
3984                            SSE_INTSHIFT_ITINS_P>;
3985
3986 let ExeDomain = SSEPackedInt in {
3987   // 128-bit logical shifts.
3988   def PSLLDQri : PDIi8<0x73, MRM7r,
3989                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3990                        "pslldq\t{$src2, $dst|$dst, $src2}",
3991                        [(set VR128:$dst,
3992                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3993   def PSRLDQri : PDIi8<0x73, MRM3r,
3994                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3995                        "psrldq\t{$src2, $dst|$dst, $src2}",
3996                        [(set VR128:$dst,
3997                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3998   // PSRADQri doesn't exist in SSE[1-3].
3999 }
4000 } // Constraints = "$src1 = $dst"
4001
4002 let Predicates = [HasAVX] in {
4003   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4004             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4005   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4006             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4007   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4008             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4009
4010   // Shift up / down and insert zero's.
4011   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4012             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4013   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4014             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4015 }
4016
4017 let Predicates = [HasAVX2] in {
4018   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4019             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4020   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4021             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4022 }
4023
4024 let Predicates = [HasSSE2] in {
4025   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4026             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4027   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4028             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4029   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4030             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4031
4032   // Shift up / down and insert zero's.
4033   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4034             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4035   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4036             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4037 }
4038
4039 //===---------------------------------------------------------------------===//
4040 // SSE2 - Packed Integer Comparison Instructions
4041 //===---------------------------------------------------------------------===//
4042
4043 let Predicates = [HasAVX] in {
4044   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4045                                 VR128, memopv2i64, i128mem,
4046                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4047   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4048                                 VR128, memopv2i64, i128mem,
4049                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4050   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4051                                 VR128, memopv2i64, i128mem,
4052                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4053   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4054                                 VR128, memopv2i64, i128mem,
4055                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4056   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4057                                 VR128, memopv2i64, i128mem,
4058                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4059   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4060                                 VR128, memopv2i64, i128mem,
4061                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4062 }
4063
4064 let Predicates = [HasAVX2] in {
4065   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4066                                 VR256, memopv4i64, i256mem,
4067                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4068   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4069                                 VR256, memopv4i64, i256mem,
4070                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4071   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4072                                 VR256, memopv4i64, i256mem,
4073                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4074   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4075                                 VR256, memopv4i64, i256mem,
4076                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4077   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4078                                 VR256, memopv4i64, i256mem,
4079                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4080   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4081                                 VR256, memopv4i64, i256mem,
4082                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4083 }
4084
4085 let Constraints = "$src1 = $dst" in {
4086   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4087                                VR128, memopv2i64, i128mem,
4088                                SSE_INTALU_ITINS_P, 1>;
4089   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4090                                VR128, memopv2i64, i128mem,
4091                                SSE_INTALU_ITINS_P, 1>;
4092   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4093                                VR128, memopv2i64, i128mem,
4094                                SSE_INTALU_ITINS_P, 1>;
4095   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4096                                VR128, memopv2i64, i128mem,
4097                                SSE_INTALU_ITINS_P>;
4098   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4099                                VR128, memopv2i64, i128mem,
4100                                SSE_INTALU_ITINS_P>;
4101   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4102                                VR128, memopv2i64, i128mem,
4103                                SSE_INTALU_ITINS_P>;
4104 } // Constraints = "$src1 = $dst"
4105
4106 //===---------------------------------------------------------------------===//
4107 // SSE2 - Packed Integer Pack Instructions
4108 //===---------------------------------------------------------------------===//
4109
4110 let Predicates = [HasAVX] in {
4111 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4112                                   VR128, memopv2i64, i128mem,
4113                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4114 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4115                                   VR128, memopv2i64, i128mem,
4116                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4117 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4118                                   VR128, memopv2i64, i128mem,
4119                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4120 }
4121
4122 let Predicates = [HasAVX2] in {
4123 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4124                                    VR256, memopv4i64, i256mem,
4125                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4126 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4127                                    VR256, memopv4i64, i256mem,
4128                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4129 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4130                                    VR256, memopv4i64, i256mem,
4131                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4132 }
4133
4134 let Constraints = "$src1 = $dst" in {
4135 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4136                                  VR128, memopv2i64, i128mem,
4137                                  SSE_INTALU_ITINS_P>;
4138 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4139                                  VR128, memopv2i64, i128mem,
4140                                  SSE_INTALU_ITINS_P>;
4141 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4142                                  VR128, memopv2i64, i128mem,
4143                                  SSE_INTALU_ITINS_P>;
4144 } // Constraints = "$src1 = $dst"
4145
4146 //===---------------------------------------------------------------------===//
4147 // SSE2 - Packed Integer Shuffle Instructions
4148 //===---------------------------------------------------------------------===//
4149
4150 let ExeDomain = SSEPackedInt in {
4151 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4152 def ri : Ii8<0x70, MRMSrcReg,
4153              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4154              !strconcat(OpcodeStr,
4155                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4156               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4157               IIC_SSE_PSHUF>;
4158 def mi : Ii8<0x70, MRMSrcMem,
4159              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4160              !strconcat(OpcodeStr,
4161                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4162               [(set VR128:$dst,
4163                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4164                              (i8 imm:$src2))))],
4165                              IIC_SSE_PSHUF>;
4166 }
4167
4168 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4169 def Yri : Ii8<0x70, MRMSrcReg,
4170               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4171               !strconcat(OpcodeStr,
4172                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4173               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4174 def Ymi : Ii8<0x70, MRMSrcMem,
4175               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4176               !strconcat(OpcodeStr,
4177                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4178               [(set VR256:$dst,
4179                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4180                              (i8 imm:$src2))))]>;
4181 }
4182 } // ExeDomain = SSEPackedInt
4183
4184 let Predicates = [HasAVX] in {
4185  let AddedComplexity = 5 in
4186   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4187
4188  // SSE2 with ImmT == Imm8 and XS prefix.
4189   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4190
4191  // SSE2 with ImmT == Imm8 and XD prefix.
4192   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4193
4194  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4195            (VPSHUFDmi addr:$src1, imm:$imm)>;
4196  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4197            (VPSHUFDri VR128:$src1, imm:$imm)>;
4198 }
4199
4200 let Predicates = [HasAVX2] in {
4201   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4202   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4203   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4204 }
4205
4206 let Predicates = [HasSSE2] in {
4207  let AddedComplexity = 5 in
4208   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4209
4210  // SSE2 with ImmT == Imm8 and XS prefix.
4211   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4212
4213  // SSE2 with ImmT == Imm8 and XD prefix.
4214   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4215
4216  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4217            (PSHUFDmi addr:$src1, imm:$imm)>;
4218  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4219            (PSHUFDri VR128:$src1, imm:$imm)>;
4220 }
4221
4222 //===---------------------------------------------------------------------===//
4223 // SSE2 - Packed Integer Unpack Instructions
4224 //===---------------------------------------------------------------------===//
4225
4226 let ExeDomain = SSEPackedInt in {
4227 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4228                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4229   def rr : PDI<opc, MRMSrcReg,
4230       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4231       !if(Is2Addr,
4232           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4233           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4234       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4235       IIC_SSE_UNPCK>;
4236   def rm : PDI<opc, MRMSrcMem,
4237       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4238       !if(Is2Addr,
4239           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4240           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4241       [(set VR128:$dst, (OpNode VR128:$src1,
4242                                   (bc_frag (memopv2i64
4243                                                addr:$src2))))],
4244                                                IIC_SSE_UNPCK>;
4245 }
4246
4247 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4248                          SDNode OpNode, PatFrag bc_frag> {
4249   def Yrr : PDI<opc, MRMSrcReg,
4250       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4251       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4252       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4253   def Yrm : PDI<opc, MRMSrcMem,
4254       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4255       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4256       [(set VR256:$dst, (OpNode VR256:$src1,
4257                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4258 }
4259
4260 let Predicates = [HasAVX] in {
4261   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4262                                  bc_v16i8, 0>, VEX_4V;
4263   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4264                                  bc_v8i16, 0>, VEX_4V;
4265   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4266                                  bc_v4i32, 0>, VEX_4V;
4267   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4268                                  bc_v2i64, 0>, VEX_4V;
4269
4270   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4271                                  bc_v16i8, 0>, VEX_4V;
4272   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4273                                  bc_v8i16, 0>, VEX_4V;
4274   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4275                                  bc_v4i32, 0>, VEX_4V;
4276   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4277                                  bc_v2i64, 0>, VEX_4V;
4278 }
4279
4280 let Predicates = [HasAVX2] in {
4281   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4282                                    bc_v32i8>, VEX_4V;
4283   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4284                                    bc_v16i16>, VEX_4V;
4285   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4286                                    bc_v8i32>, VEX_4V;
4287   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4288                                    bc_v4i64>, VEX_4V;
4289
4290   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4291                                    bc_v32i8>, VEX_4V;
4292   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4293                                    bc_v16i16>, VEX_4V;
4294   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4295                                    bc_v8i32>, VEX_4V;
4296   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4297                                    bc_v4i64>, VEX_4V;
4298 }
4299
4300 let Constraints = "$src1 = $dst" in {
4301   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4302                                 bc_v16i8>;
4303   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4304                                 bc_v8i16>;
4305   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4306                                 bc_v4i32>;
4307   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4308                                 bc_v2i64>;
4309
4310   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4311                                 bc_v16i8>;
4312   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4313                                 bc_v8i16>;
4314   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4315                                 bc_v4i32>;
4316   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4317                                 bc_v2i64>;
4318 }
4319 } // ExeDomain = SSEPackedInt
4320
4321 // Patterns for using AVX1 instructions with integer vectors
4322 // Here to give AVX2 priority
4323 let Predicates = [HasAVX] in {
4324   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4325             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4326   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4327             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4328   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4329             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4330   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4331             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4332
4333   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4334             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4335   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4336             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4337   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4338             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4339   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4340             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4341 }
4342
4343 //===---------------------------------------------------------------------===//
4344 // SSE2 - Packed Integer Extract and Insert
4345 //===---------------------------------------------------------------------===//
4346
4347 let ExeDomain = SSEPackedInt in {
4348 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4349   def rri : Ii8<0xC4, MRMSrcReg,
4350        (outs VR128:$dst), (ins VR128:$src1,
4351         GR32:$src2, i32i8imm:$src3),
4352        !if(Is2Addr,
4353            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4354            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4355        [(set VR128:$dst,
4356          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4357   def rmi : Ii8<0xC4, MRMSrcMem,
4358                        (outs VR128:$dst), (ins VR128:$src1,
4359                         i16mem:$src2, i32i8imm:$src3),
4360        !if(Is2Addr,
4361            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4362            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4363        [(set VR128:$dst,
4364          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4365                     imm:$src3))], IIC_SSE_PINSRW>;
4366 }
4367
4368 // Extract
4369 let Predicates = [HasAVX] in
4370 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4371                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4372                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4373                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4374                                                 imm:$src2))]>, TB, OpSize, VEX;
4375 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4376                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4377                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4378                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4379                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4380
4381 // Insert
4382 let Predicates = [HasAVX] in {
4383   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4384   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4385        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4386        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4387        []>, TB, OpSize, VEX_4V;
4388 }
4389
4390 let Constraints = "$src1 = $dst" in
4391   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4392
4393 } // ExeDomain = SSEPackedInt
4394
4395 //===---------------------------------------------------------------------===//
4396 // SSE2 - Packed Mask Creation
4397 //===---------------------------------------------------------------------===//
4398
4399 let ExeDomain = SSEPackedInt in {
4400
4401 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4402            "pmovmskb\t{$src, $dst|$dst, $src}",
4403            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4404            IIC_SSE_MOVMSK>, VEX;
4405 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4406            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4407
4408 let Predicates = [HasAVX2] in {
4409 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4410            "pmovmskb\t{$src, $dst|$dst, $src}",
4411            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4412 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4413            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4414 }
4415
4416 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4417            "pmovmskb\t{$src, $dst|$dst, $src}",
4418            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4419            IIC_SSE_MOVMSK>;
4420
4421 } // ExeDomain = SSEPackedInt
4422
4423 //===---------------------------------------------------------------------===//
4424 // SSE2 - Conditional Store
4425 //===---------------------------------------------------------------------===//
4426
4427 let ExeDomain = SSEPackedInt in {
4428
4429 let Uses = [EDI] in
4430 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4431            (ins VR128:$src, VR128:$mask),
4432            "maskmovdqu\t{$mask, $src|$src, $mask}",
4433            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4434            IIC_SSE_MASKMOV>, VEX;
4435 let Uses = [RDI] in
4436 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4437            (ins VR128:$src, VR128:$mask),
4438            "maskmovdqu\t{$mask, $src|$src, $mask}",
4439            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4440            IIC_SSE_MASKMOV>, VEX;
4441
4442 let Uses = [EDI] in
4443 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4444            "maskmovdqu\t{$mask, $src|$src, $mask}",
4445            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4446            IIC_SSE_MASKMOV>;
4447 let Uses = [RDI] in
4448 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4449            "maskmovdqu\t{$mask, $src|$src, $mask}",
4450            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4451            IIC_SSE_MASKMOV>;
4452
4453 } // ExeDomain = SSEPackedInt
4454
4455 //===---------------------------------------------------------------------===//
4456 // SSE2 - Move Doubleword
4457 //===---------------------------------------------------------------------===//
4458
4459 //===---------------------------------------------------------------------===//
4460 // Move Int Doubleword to Packed Double Int
4461 //
4462 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4463                       "movd\t{$src, $dst|$dst, $src}",
4464                       [(set VR128:$dst,
4465                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4466                         VEX;
4467 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4468                       "movd\t{$src, $dst|$dst, $src}",
4469                       [(set VR128:$dst,
4470                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4471                         IIC_SSE_MOVDQ>,
4472                       VEX;
4473 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4474                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4475                         [(set VR128:$dst,
4476                           (v2i64 (scalar_to_vector GR64:$src)))],
4477                           IIC_SSE_MOVDQ>, VEX;
4478 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4479                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4480                        [(set FR64:$dst, (bitconvert GR64:$src))],
4481                        IIC_SSE_MOVDQ>, VEX;
4482
4483 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4484                       "movd\t{$src, $dst|$dst, $src}",
4485                       [(set VR128:$dst,
4486                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4487 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4488                       "movd\t{$src, $dst|$dst, $src}",
4489                       [(set VR128:$dst,
4490                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4491                         IIC_SSE_MOVDQ>;
4492 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4493                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4494                         [(set VR128:$dst,
4495                           (v2i64 (scalar_to_vector GR64:$src)))],
4496                           IIC_SSE_MOVDQ>;
4497 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4498                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4499                        [(set FR64:$dst, (bitconvert GR64:$src))],
4500                        IIC_SSE_MOVDQ>;
4501
4502 //===---------------------------------------------------------------------===//
4503 // Move Int Doubleword to Single Scalar
4504 //
4505 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4506                       "movd\t{$src, $dst|$dst, $src}",
4507                       [(set FR32:$dst, (bitconvert GR32:$src))],
4508                       IIC_SSE_MOVDQ>, VEX;
4509
4510 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4511                       "movd\t{$src, $dst|$dst, $src}",
4512                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4513                       IIC_SSE_MOVDQ>,
4514                       VEX;
4515 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4516                       "movd\t{$src, $dst|$dst, $src}",
4517                       [(set FR32:$dst, (bitconvert GR32:$src))],
4518                       IIC_SSE_MOVDQ>;
4519
4520 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4521                       "movd\t{$src, $dst|$dst, $src}",
4522                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4523                       IIC_SSE_MOVDQ>;
4524
4525 //===---------------------------------------------------------------------===//
4526 // Move Packed Doubleword Int to Packed Double Int
4527 //
4528 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4529                        "movd\t{$src, $dst|$dst, $src}",
4530                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4531                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4532 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4533                        (ins i32mem:$dst, VR128:$src),
4534                        "movd\t{$src, $dst|$dst, $src}",
4535                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4536                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4537                                      VEX;
4538 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4539                        "movd\t{$src, $dst|$dst, $src}",
4540                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4541                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4542 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4543                        "movd\t{$src, $dst|$dst, $src}",
4544                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4545                                      (iPTR 0))), addr:$dst)],
4546                                      IIC_SSE_MOVDQ>;
4547
4548 //===---------------------------------------------------------------------===//
4549 // Move Packed Doubleword Int first element to Doubleword Int
4550 //
4551 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4552                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4553                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4554                                                            (iPTR 0)))],
4555                                                            IIC_SSE_MOVD_ToGP>,
4556                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4557
4558 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4559                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4560                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4561                                                          (iPTR 0)))],
4562                                                          IIC_SSE_MOVD_ToGP>;
4563
4564 //===---------------------------------------------------------------------===//
4565 // Bitcast FR64 <-> GR64
4566 //
4567 let Predicates = [HasAVX] in
4568 def VMOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4569                         "vmovq\t{$src, $dst|$dst, $src}",
4570                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4571                         VEX;
4572 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4573                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4574                          [(set GR64:$dst, (bitconvert FR64:$src))],
4575                          IIC_SSE_MOVDQ>, VEX;
4576 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4577                          "movq\t{$src, $dst|$dst, $src}",
4578                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4579                          IIC_SSE_MOVDQ>, VEX;
4580
4581 def MOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4582                        "movq\t{$src, $dst|$dst, $src}",
4583                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4584                        IIC_SSE_MOVDQ>;
4585 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4586                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4587                        [(set GR64:$dst, (bitconvert FR64:$src))],
4588                        IIC_SSE_MOVD_ToGP>;
4589 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4590                        "movq\t{$src, $dst|$dst, $src}",
4591                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4592                        IIC_SSE_MOVDQ>;
4593
4594 //===---------------------------------------------------------------------===//
4595 // Move Scalar Single to Double Int
4596 //
4597 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4598                       "movd\t{$src, $dst|$dst, $src}",
4599                       [(set GR32:$dst, (bitconvert FR32:$src))],
4600                       IIC_SSE_MOVD_ToGP>, VEX;
4601 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4602                       "movd\t{$src, $dst|$dst, $src}",
4603                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4604                       IIC_SSE_MOVDQ>, VEX;
4605 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4606                       "movd\t{$src, $dst|$dst, $src}",
4607                       [(set GR32:$dst, (bitconvert FR32:$src))],
4608                       IIC_SSE_MOVD_ToGP>;
4609 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4610                       "movd\t{$src, $dst|$dst, $src}",
4611                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4612                       IIC_SSE_MOVDQ>;
4613
4614 //===---------------------------------------------------------------------===//
4615 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4616 //
4617 let AddedComplexity = 15 in {
4618 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4619                        "movd\t{$src, $dst|$dst, $src}",
4620                        [(set VR128:$dst, (v4i32 (X86vzmovl
4621                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4622                                       IIC_SSE_MOVDQ>, VEX;
4623 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4624                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4625                        [(set VR128:$dst, (v2i64 (X86vzmovl
4626                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4627                                       IIC_SSE_MOVDQ>,
4628                                       VEX, VEX_W;
4629 }
4630 let AddedComplexity = 15 in {
4631 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4632                        "movd\t{$src, $dst|$dst, $src}",
4633                        [(set VR128:$dst, (v4i32 (X86vzmovl
4634                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4635                                       IIC_SSE_MOVDQ>;
4636 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4637                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4638                        [(set VR128:$dst, (v2i64 (X86vzmovl
4639                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4640                                       IIC_SSE_MOVDQ>;
4641 }
4642
4643 let AddedComplexity = 20 in {
4644 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4645                        "movd\t{$src, $dst|$dst, $src}",
4646                        [(set VR128:$dst,
4647                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4648                                                    (loadi32 addr:$src))))))],
4649                                                    IIC_SSE_MOVDQ>, VEX;
4650 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4651                        "movd\t{$src, $dst|$dst, $src}",
4652                        [(set VR128:$dst,
4653                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4654                                                    (loadi32 addr:$src))))))],
4655                                                    IIC_SSE_MOVDQ>;
4656 }
4657
4658 let Predicates = [HasAVX] in {
4659   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4660   let AddedComplexity = 20 in {
4661     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4662               (VMOVZDI2PDIrm addr:$src)>;
4663     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4664               (VMOVZDI2PDIrm addr:$src)>;
4665   }
4666   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4667   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4668                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4669             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4670   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4671                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4672             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4673 }
4674
4675 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4676   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4677             (MOVZDI2PDIrm addr:$src)>;
4678   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4679             (MOVZDI2PDIrm addr:$src)>;
4680 }
4681
4682 // These are the correct encodings of the instructions so that we know how to
4683 // read correct assembly, even though we continue to emit the wrong ones for
4684 // compatibility with Darwin's buggy assembler.
4685 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4686                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4687 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4688                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4689 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4690                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4691 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4692                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4693 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4694                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4695 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4696                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4697
4698 //===---------------------------------------------------------------------===//
4699 // SSE2 - Move Quadword
4700 //===---------------------------------------------------------------------===//
4701
4702 //===---------------------------------------------------------------------===//
4703 // Move Quadword Int to Packed Quadword Int
4704 //
4705 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4706                     "vmovq\t{$src, $dst|$dst, $src}",
4707                     [(set VR128:$dst,
4708                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4709                     VEX, Requires<[HasAVX]>;
4710 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4711                     "movq\t{$src, $dst|$dst, $src}",
4712                     [(set VR128:$dst,
4713                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4714                       IIC_SSE_MOVDQ>, XS,
4715                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4716
4717 //===---------------------------------------------------------------------===//
4718 // Move Packed Quadword Int to Quadword Int
4719 //
4720 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4721                       "movq\t{$src, $dst|$dst, $src}",
4722                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4723                                     (iPTR 0))), addr:$dst)],
4724                                     IIC_SSE_MOVDQ>, VEX;
4725 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4726                       "movq\t{$src, $dst|$dst, $src}",
4727                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4728                                     (iPTR 0))), addr:$dst)],
4729                                     IIC_SSE_MOVDQ>;
4730
4731 //===---------------------------------------------------------------------===//
4732 // Store / copy lower 64-bits of a XMM register.
4733 //
4734 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4735                      "movq\t{$src, $dst|$dst, $src}",
4736                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4737 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4738                      "movq\t{$src, $dst|$dst, $src}",
4739                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4740                      IIC_SSE_MOVDQ>;
4741
4742 let AddedComplexity = 20 in
4743 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4744                      "vmovq\t{$src, $dst|$dst, $src}",
4745                      [(set VR128:$dst,
4746                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4747                                                  (loadi64 addr:$src))))))],
4748                                                  IIC_SSE_MOVDQ>,
4749                      XS, VEX, Requires<[HasAVX]>;
4750
4751 let AddedComplexity = 20 in
4752 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4753                      "movq\t{$src, $dst|$dst, $src}",
4754                      [(set VR128:$dst,
4755                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4756                                                  (loadi64 addr:$src))))))],
4757                                                  IIC_SSE_MOVDQ>,
4758                      XS, Requires<[HasSSE2]>;
4759
4760 let Predicates = [HasAVX], AddedComplexity = 20 in {
4761   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4762             (VMOVZQI2PQIrm addr:$src)>;
4763   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4764             (VMOVZQI2PQIrm addr:$src)>;
4765   def : Pat<(v2i64 (X86vzload addr:$src)),
4766             (VMOVZQI2PQIrm addr:$src)>;
4767 }
4768
4769 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4770   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4771             (MOVZQI2PQIrm addr:$src)>;
4772   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4773             (MOVZQI2PQIrm addr:$src)>;
4774   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4775 }
4776
4777 let Predicates = [HasAVX] in {
4778 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4779           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4780 def : Pat<(v4i64 (X86vzload addr:$src)),
4781           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4782 }
4783
4784 //===---------------------------------------------------------------------===//
4785 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4786 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4787 //
4788 let AddedComplexity = 15 in
4789 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4790                         "vmovq\t{$src, $dst|$dst, $src}",
4791                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4792                     IIC_SSE_MOVQ_RR>,
4793                       XS, VEX, Requires<[HasAVX]>;
4794 let AddedComplexity = 15 in
4795 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4796                         "movq\t{$src, $dst|$dst, $src}",
4797                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4798                     IIC_SSE_MOVQ_RR>,
4799                       XS, Requires<[HasSSE2]>;
4800
4801 let AddedComplexity = 20 in
4802 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4803                         "vmovq\t{$src, $dst|$dst, $src}",
4804                     [(set VR128:$dst, (v2i64 (X86vzmovl
4805                                              (loadv2i64 addr:$src))))],
4806                                              IIC_SSE_MOVDQ>,
4807                       XS, VEX, Requires<[HasAVX]>;
4808 let AddedComplexity = 20 in {
4809 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4810                         "movq\t{$src, $dst|$dst, $src}",
4811                     [(set VR128:$dst, (v2i64 (X86vzmovl
4812                                              (loadv2i64 addr:$src))))],
4813                                              IIC_SSE_MOVDQ>,
4814                       XS, Requires<[HasSSE2]>;
4815 }
4816
4817 let AddedComplexity = 20 in {
4818   let Predicates = [HasAVX] in {
4819     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4820               (VMOVZPQILo2PQIrm addr:$src)>;
4821     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4822               (VMOVZPQILo2PQIrr VR128:$src)>;
4823   }
4824   let Predicates = [HasSSE2] in {
4825     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4826               (MOVZPQILo2PQIrm addr:$src)>;
4827     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4828               (MOVZPQILo2PQIrr VR128:$src)>;
4829   }
4830 }
4831
4832 // Instructions to match in the assembler
4833 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4834                       "movq\t{$src, $dst|$dst, $src}", [],
4835                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4836 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4837                       "movq\t{$src, $dst|$dst, $src}", [],
4838                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4839 // Recognize "movd" with GR64 destination, but encode as a "movq"
4840 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4841                           "movd\t{$src, $dst|$dst, $src}", [],
4842                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4843
4844 // Instructions for the disassembler
4845 // xr = XMM register
4846 // xm = mem64
4847
4848 let Predicates = [HasAVX] in
4849 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4850                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4851 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4852                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4853
4854 //===---------------------------------------------------------------------===//
4855 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4856 //===---------------------------------------------------------------------===//
4857 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4858                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4859                               X86MemOperand x86memop> {
4860 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4861                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4862                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4863                       IIC_SSE_MOV_LH>;
4864 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4865                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4866                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4867                       IIC_SSE_MOV_LH>;
4868 }
4869
4870 let Predicates = [HasAVX] in {
4871   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4872                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4873   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4874                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4875   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4876                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4877   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4878                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4879 }
4880 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4881                                    memopv4f32, f128mem>;
4882 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4883                                    memopv4f32, f128mem>;
4884
4885 let Predicates = [HasAVX] in {
4886   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4887             (VMOVSHDUPrr VR128:$src)>;
4888   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4889             (VMOVSHDUPrm addr:$src)>;
4890   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4891             (VMOVSLDUPrr VR128:$src)>;
4892   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4893             (VMOVSLDUPrm addr:$src)>;
4894   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4895             (VMOVSHDUPYrr VR256:$src)>;
4896   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4897             (VMOVSHDUPYrm addr:$src)>;
4898   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4899             (VMOVSLDUPYrr VR256:$src)>;
4900   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4901             (VMOVSLDUPYrm addr:$src)>;
4902 }
4903
4904 let Predicates = [HasSSE3] in {
4905   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4906             (MOVSHDUPrr VR128:$src)>;
4907   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4908             (MOVSHDUPrm addr:$src)>;
4909   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4910             (MOVSLDUPrr VR128:$src)>;
4911   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4912             (MOVSLDUPrm addr:$src)>;
4913 }
4914
4915 //===---------------------------------------------------------------------===//
4916 // SSE3 - Replicate Double FP - MOVDDUP
4917 //===---------------------------------------------------------------------===//
4918
4919 multiclass sse3_replicate_dfp<string OpcodeStr> {
4920 let neverHasSideEffects = 1 in
4921 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4922                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4923                     [], IIC_SSE_MOV_LH>;
4924 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4925                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4926                     [(set VR128:$dst,
4927                       (v2f64 (X86Movddup
4928                               (scalar_to_vector (loadf64 addr:$src)))))],
4929                               IIC_SSE_MOV_LH>;
4930 }
4931
4932 // FIXME: Merge with above classe when there're patterns for the ymm version
4933 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4934 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4935                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4936                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4937 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4938                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4939                     [(set VR256:$dst,
4940                       (v4f64 (X86Movddup
4941                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4942 }
4943
4944 let Predicates = [HasAVX] in {
4945   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4946   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4947 }
4948
4949 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4950
4951 let Predicates = [HasAVX] in {
4952   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4953             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4954   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4955             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4956   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4957             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4958   def : Pat<(X86Movddup (bc_v2f64
4959                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4960             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4961
4962   // 256-bit version
4963   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4964             (VMOVDDUPYrm addr:$src)>;
4965   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4966             (VMOVDDUPYrm addr:$src)>;
4967   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4968             (VMOVDDUPYrm addr:$src)>;
4969   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4970             (VMOVDDUPYrr VR256:$src)>;
4971 }
4972
4973 let Predicates = [HasSSE3] in {
4974   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4975             (MOVDDUPrm addr:$src)>;
4976   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4977             (MOVDDUPrm addr:$src)>;
4978   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4979             (MOVDDUPrm addr:$src)>;
4980   def : Pat<(X86Movddup (bc_v2f64
4981                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4982             (MOVDDUPrm addr:$src)>;
4983 }
4984
4985 //===---------------------------------------------------------------------===//
4986 // SSE3 - Move Unaligned Integer
4987 //===---------------------------------------------------------------------===//
4988
4989 let Predicates = [HasAVX] in {
4990   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4991                    "vlddqu\t{$src, $dst|$dst, $src}",
4992                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4993   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4994                    "vlddqu\t{$src, $dst|$dst, $src}",
4995                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4996 }
4997 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4998                    "lddqu\t{$src, $dst|$dst, $src}",
4999                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5000                    IIC_SSE_LDDQU>;
5001
5002 //===---------------------------------------------------------------------===//
5003 // SSE3 - Arithmetic
5004 //===---------------------------------------------------------------------===//
5005
5006 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5007                        X86MemOperand x86memop, OpndItins itins,
5008                        bit Is2Addr = 1> {
5009   def rr : I<0xD0, MRMSrcReg,
5010        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5011        !if(Is2Addr,
5012            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5013            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5014        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5015   def rm : I<0xD0, MRMSrcMem,
5016        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5017        !if(Is2Addr,
5018            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5019            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5020        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5021 }
5022
5023 let Predicates = [HasAVX] in {
5024   let ExeDomain = SSEPackedSingle in {
5025     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5026                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5027     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5028                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5029   }
5030   let ExeDomain = SSEPackedDouble in {
5031     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5032                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5033     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5034                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5035   }
5036 }
5037 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5038   let ExeDomain = SSEPackedSingle in
5039   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5040                               f128mem, SSE_ALU_F32P>, TB, XD;
5041   let ExeDomain = SSEPackedDouble in
5042   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5043                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5044 }
5045
5046 //===---------------------------------------------------------------------===//
5047 // SSE3 Instructions
5048 //===---------------------------------------------------------------------===//
5049
5050 // Horizontal ops
5051 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5052                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5053   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5054        !if(Is2Addr,
5055          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5056          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5057       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5058
5059   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5060        !if(Is2Addr,
5061          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5062          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5063       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5064         IIC_SSE_HADDSUB_RM>;
5065 }
5066 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5067                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5068   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5069        !if(Is2Addr,
5070          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5071          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5072       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5073
5074   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5075        !if(Is2Addr,
5076          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5077          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5078       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5079         IIC_SSE_HADDSUB_RM>;
5080 }
5081
5082 let Predicates = [HasAVX] in {
5083   let ExeDomain = SSEPackedSingle in {
5084     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5085                             X86fhadd, 0>, VEX_4V;
5086     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5087                             X86fhsub, 0>, VEX_4V;
5088     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5089                             X86fhadd, 0>, VEX_4V;
5090     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5091                             X86fhsub, 0>, VEX_4V;
5092   }
5093   let ExeDomain = SSEPackedDouble in {
5094     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5095                             X86fhadd, 0>, VEX_4V;
5096     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5097                             X86fhsub, 0>, VEX_4V;
5098     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5099                             X86fhadd, 0>, VEX_4V;
5100     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5101                             X86fhsub, 0>, VEX_4V;
5102   }
5103 }
5104
5105 let Constraints = "$src1 = $dst" in {
5106   let ExeDomain = SSEPackedSingle in {
5107     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5108     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5109   }
5110   let ExeDomain = SSEPackedDouble in {
5111     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5112     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5113   }
5114 }
5115
5116 //===---------------------------------------------------------------------===//
5117 // SSSE3 - Packed Absolute Instructions
5118 //===---------------------------------------------------------------------===//
5119
5120
5121 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5122 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5123                             Intrinsic IntId128> {
5124   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5125                     (ins VR128:$src),
5126                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5127                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5128                     OpSize;
5129
5130   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5131                     (ins i128mem:$src),
5132                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5133                     [(set VR128:$dst,
5134                       (IntId128
5135                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5136                     OpSize;
5137 }
5138
5139 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5140 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5141                               Intrinsic IntId256> {
5142   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5143                     (ins VR256:$src),
5144                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5145                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5146                     OpSize;
5147
5148   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5149                     (ins i256mem:$src),
5150                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5151                     [(set VR256:$dst,
5152                       (IntId256
5153                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5154 }
5155
5156 let Predicates = [HasAVX] in {
5157   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5158                                   int_x86_ssse3_pabs_b_128>, VEX;
5159   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5160                                   int_x86_ssse3_pabs_w_128>, VEX;
5161   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5162                                   int_x86_ssse3_pabs_d_128>, VEX;
5163 }
5164
5165 let Predicates = [HasAVX2] in {
5166   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5167                                     int_x86_avx2_pabs_b>, VEX;
5168   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5169                                     int_x86_avx2_pabs_w>, VEX;
5170   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5171                                     int_x86_avx2_pabs_d>, VEX;
5172 }
5173
5174 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5175                               int_x86_ssse3_pabs_b_128>;
5176 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5177                               int_x86_ssse3_pabs_w_128>;
5178 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5179                               int_x86_ssse3_pabs_d_128>;
5180
5181 //===---------------------------------------------------------------------===//
5182 // SSSE3 - Packed Binary Operator Instructions
5183 //===---------------------------------------------------------------------===//
5184
5185 def SSE_PHADDSUBD : OpndItins<
5186   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5187 >;
5188 def SSE_PHADDSUBSW : OpndItins<
5189   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5190 >;
5191 def SSE_PHADDSUBW : OpndItins<
5192   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5193 >;
5194 def SSE_PSHUFB : OpndItins<
5195   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5196 >;
5197 def SSE_PSIGN : OpndItins<
5198   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5199 >;
5200 def SSE_PMULHRSW : OpndItins<
5201   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5202 >;
5203
5204 /// SS3I_binop_rm - Simple SSSE3 bin op
5205 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5206                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5207                          X86MemOperand x86memop, OpndItins itins,
5208                          bit Is2Addr = 1> {
5209   let isCommutable = 1 in
5210   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5211        (ins RC:$src1, RC:$src2),
5212        !if(Is2Addr,
5213          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5214          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5215        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5216        OpSize;
5217   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5218        (ins RC:$src1, x86memop:$src2),
5219        !if(Is2Addr,
5220          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5221          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5222        [(set RC:$dst,
5223          (OpVT (OpNode RC:$src1,
5224           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5225 }
5226
5227 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5228 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5229                              Intrinsic IntId128, OpndItins itins,
5230                              bit Is2Addr = 1> {
5231   let isCommutable = 1 in
5232   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5233        (ins VR128:$src1, VR128:$src2),
5234        !if(Is2Addr,
5235          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5236          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5237        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5238        OpSize;
5239   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5240        (ins VR128:$src1, i128mem:$src2),
5241        !if(Is2Addr,
5242          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5243          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5244        [(set VR128:$dst,
5245          (IntId128 VR128:$src1,
5246           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5247 }
5248
5249 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5250                                Intrinsic IntId256> {
5251   let isCommutable = 1 in
5252   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5253        (ins VR256:$src1, VR256:$src2),
5254        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5255        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5256        OpSize;
5257   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5258        (ins VR256:$src1, i256mem:$src2),
5259        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5260        [(set VR256:$dst,
5261          (IntId256 VR256:$src1,
5262           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5263 }
5264
5265 let ImmT = NoImm, Predicates = [HasAVX] in {
5266 let isCommutable = 0 in {
5267   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5268                                   memopv2i64, i128mem,
5269                                   SSE_PHADDSUBW, 0>, VEX_4V;
5270   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5271                                   memopv2i64, i128mem,
5272                                   SSE_PHADDSUBD, 0>, VEX_4V;
5273   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5274                                   memopv2i64, i128mem,
5275                                   SSE_PHADDSUBW, 0>, VEX_4V;
5276   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5277                                   memopv2i64, i128mem,
5278                                   SSE_PHADDSUBD, 0>, VEX_4V;
5279   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5280                                   memopv2i64, i128mem,
5281                                   SSE_PSIGN, 0>, VEX_4V;
5282   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5283                                   memopv2i64, i128mem,
5284                                   SSE_PSIGN, 0>, VEX_4V;
5285   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5286                                   memopv2i64, i128mem,
5287                                   SSE_PSIGN, 0>, VEX_4V;
5288   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5289                                   memopv2i64, i128mem,
5290                                   SSE_PSHUFB, 0>, VEX_4V;
5291   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5292                                       int_x86_ssse3_phadd_sw_128,
5293                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5294   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5295                                       int_x86_ssse3_phsub_sw_128,
5296                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5297   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5298                                       int_x86_ssse3_pmadd_ub_sw_128,
5299                                       SSE_PMADD, 0>, VEX_4V;
5300 }
5301 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5302                                       int_x86_ssse3_pmul_hr_sw_128,
5303                                       SSE_PMULHRSW, 0>, VEX_4V;
5304 }
5305
5306 let ImmT = NoImm, Predicates = [HasAVX2] in {
5307 let isCommutable = 0 in {
5308   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5309                                   memopv4i64, i256mem,
5310                                   SSE_PHADDSUBW, 0>, VEX_4V;
5311   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5312                                   memopv4i64, i256mem,
5313                                   SSE_PHADDSUBW, 0>, VEX_4V;
5314   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5315                                   memopv4i64, i256mem,
5316                                   SSE_PHADDSUBW, 0>, VEX_4V;
5317   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5318                                   memopv4i64, i256mem,
5319                                   SSE_PHADDSUBW, 0>, VEX_4V;
5320   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5321                                   memopv4i64, i256mem,
5322                                   SSE_PHADDSUBW, 0>, VEX_4V;
5323   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5324                                   memopv4i64, i256mem,
5325                                   SSE_PHADDSUBW, 0>, VEX_4V;
5326   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5327                                   memopv4i64, i256mem,
5328                                   SSE_PHADDSUBW, 0>, VEX_4V;
5329   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5330                                   memopv4i64, i256mem,
5331                                   SSE_PHADDSUBW, 0>, VEX_4V;
5332   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5333                                         int_x86_avx2_phadd_sw>, VEX_4V;
5334   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5335                                         int_x86_avx2_phsub_sw>, VEX_4V;
5336   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5337                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5338 }
5339 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5340                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5341 }
5342
5343 // None of these have i8 immediate fields.
5344 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5345 let isCommutable = 0 in {
5346   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5347                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5348   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5349                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5350   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5351                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5352   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5353                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5354   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5355                                  memopv2i64, i128mem, SSE_PSIGN>;
5356   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5357                                  memopv2i64, i128mem, SSE_PSIGN>;
5358   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5359                                  memopv2i64, i128mem, SSE_PSIGN>;
5360   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5361                                  memopv2i64, i128mem, SSE_PSHUFB>;
5362   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5363                                      int_x86_ssse3_phadd_sw_128,
5364                                      SSE_PHADDSUBSW>;
5365   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5366                                      int_x86_ssse3_phsub_sw_128,
5367                                      SSE_PHADDSUBSW>;
5368   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5369                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5370 }
5371 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5372                                      int_x86_ssse3_pmul_hr_sw_128,
5373                                      SSE_PMULHRSW>;
5374 }
5375
5376 //===---------------------------------------------------------------------===//
5377 // SSSE3 - Packed Align Instruction Patterns
5378 //===---------------------------------------------------------------------===//
5379
5380 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5381   let neverHasSideEffects = 1 in {
5382   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5383       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5384       !if(Is2Addr,
5385         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5386         !strconcat(asm,
5387                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5388       [], IIC_SSE_PALIGNR>, OpSize;
5389   let mayLoad = 1 in
5390   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5391       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5392       !if(Is2Addr,
5393         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5394         !strconcat(asm,
5395                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5396       [], IIC_SSE_PALIGNR>, OpSize;
5397   }
5398 }
5399
5400 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5401   let neverHasSideEffects = 1 in {
5402   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5403       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5404       !strconcat(asm,
5405                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5406       []>, OpSize;
5407   let mayLoad = 1 in
5408   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5409       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5410       !strconcat(asm,
5411                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5412       []>, OpSize;
5413   }
5414 }
5415
5416 let Predicates = [HasAVX] in
5417   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5418 let Predicates = [HasAVX2] in
5419   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5420 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5421   defm PALIGN : ssse3_palign<"palignr">;
5422
5423 let Predicates = [HasAVX2] in {
5424 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5425           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5426 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5427           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5428 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5429           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5430 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5431           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5432 }
5433
5434 let Predicates = [HasAVX] in {
5435 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5436           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5437 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5438           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5439 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5440           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5441 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5442           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5443 }
5444
5445 let Predicates = [HasSSSE3] in {
5446 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5447           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5448 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5449           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5450 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5451           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5452 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5453           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5454 }
5455
5456 //===---------------------------------------------------------------------===//
5457 // SSSE3 - Thread synchronization
5458 //===---------------------------------------------------------------------===//
5459
5460 let usesCustomInserter = 1 in {
5461 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5462                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5463                 Requires<[HasSSE3]>;
5464 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5465                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5466                 Requires<[HasSSE3]>;
5467 }
5468
5469 let Uses = [EAX, ECX, EDX] in
5470 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5471                  TB, Requires<[HasSSE3]>;
5472 let Uses = [ECX, EAX] in
5473 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", [], IIC_SSE_MWAIT>,
5474                 TB, Requires<[HasSSE3]>;
5475
5476 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5477 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5478
5479 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5480       Requires<[In32BitMode]>;
5481 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5482       Requires<[In64BitMode]>;
5483
5484 //===----------------------------------------------------------------------===//
5485 // SSE4.1 - Packed Move with Sign/Zero Extend
5486 //===----------------------------------------------------------------------===//
5487
5488 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5489   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5490                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5491                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5492
5493   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5494                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495        [(set VR128:$dst,
5496          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5497        OpSize;
5498 }
5499
5500 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5501                                  Intrinsic IntId> {
5502   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5503                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5504                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5505
5506   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5507                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5508                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5509 }
5510
5511 let Predicates = [HasAVX] in {
5512 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5513                                      VEX;
5514 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5515                                      VEX;
5516 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5517                                      VEX;
5518 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5519                                      VEX;
5520 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5521                                      VEX;
5522 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5523                                      VEX;
5524 }
5525
5526 let Predicates = [HasAVX2] in {
5527 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5528                                         int_x86_avx2_pmovsxbw>, VEX;
5529 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5530                                         int_x86_avx2_pmovsxwd>, VEX;
5531 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5532                                         int_x86_avx2_pmovsxdq>, VEX;
5533 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5534                                         int_x86_avx2_pmovzxbw>, VEX;
5535 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5536                                         int_x86_avx2_pmovzxwd>, VEX;
5537 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5538                                         int_x86_avx2_pmovzxdq>, VEX;
5539 }
5540
5541 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5542 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5543 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5544 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5545 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5546 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5547
5548 let Predicates = [HasAVX] in {
5549   // Common patterns involving scalar load.
5550   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5551             (VPMOVSXBWrm addr:$src)>;
5552   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5553             (VPMOVSXBWrm addr:$src)>;
5554
5555   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5556             (VPMOVSXWDrm addr:$src)>;
5557   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5558             (VPMOVSXWDrm addr:$src)>;
5559
5560   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5561             (VPMOVSXDQrm addr:$src)>;
5562   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5563             (VPMOVSXDQrm addr:$src)>;
5564
5565   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5566             (VPMOVZXBWrm addr:$src)>;
5567   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5568             (VPMOVZXBWrm addr:$src)>;
5569
5570   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5571             (VPMOVZXWDrm addr:$src)>;
5572   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5573             (VPMOVZXWDrm addr:$src)>;
5574
5575   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5576             (VPMOVZXDQrm addr:$src)>;
5577   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5578             (VPMOVZXDQrm addr:$src)>;
5579 }
5580
5581 let Predicates = [HasSSE41] in {
5582   // Common patterns involving scalar load.
5583   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5584             (PMOVSXBWrm addr:$src)>;
5585   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5586             (PMOVSXBWrm addr:$src)>;
5587
5588   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5589             (PMOVSXWDrm addr:$src)>;
5590   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5591             (PMOVSXWDrm addr:$src)>;
5592
5593   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5594             (PMOVSXDQrm addr:$src)>;
5595   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5596             (PMOVSXDQrm addr:$src)>;
5597
5598   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5599             (PMOVZXBWrm addr:$src)>;
5600   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5601             (PMOVZXBWrm addr:$src)>;
5602
5603   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5604             (PMOVZXWDrm addr:$src)>;
5605   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5606             (PMOVZXWDrm addr:$src)>;
5607
5608   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5609             (PMOVZXDQrm addr:$src)>;
5610   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5611             (PMOVZXDQrm addr:$src)>;
5612 }
5613
5614 let Predicates = [HasAVX2] in {
5615   let AddedComplexity = 15 in {
5616     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5617               (VPMOVZXDQYrr VR128:$src)>;
5618     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5619               (VPMOVZXWDYrr VR128:$src)>;
5620   }
5621
5622   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5623   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5624 }
5625
5626 let Predicates = [HasAVX] in {
5627   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5628   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5629 }
5630
5631 let Predicates = [HasSSE41] in {
5632   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5633   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5634 }
5635
5636
5637 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5638   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5639                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5640                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5641
5642   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5643                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5644        [(set VR128:$dst,
5645          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5646           OpSize;
5647 }
5648
5649 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5650                                  Intrinsic IntId> {
5651   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5652                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5653                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5654
5655   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5656                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5657        [(set VR256:$dst,
5658          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5659           OpSize;
5660 }
5661
5662 let Predicates = [HasAVX] in {
5663 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5664                                      VEX;
5665 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5666                                      VEX;
5667 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5668                                      VEX;
5669 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5670                                      VEX;
5671 }
5672
5673 let Predicates = [HasAVX2] in {
5674 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5675                                        int_x86_avx2_pmovsxbd>, VEX;
5676 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5677                                        int_x86_avx2_pmovsxwq>, VEX;
5678 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5679                                        int_x86_avx2_pmovzxbd>, VEX;
5680 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5681                                        int_x86_avx2_pmovzxwq>, VEX;
5682 }
5683
5684 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5685 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5686 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5687 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5688
5689 let Predicates = [HasAVX] in {
5690   // Common patterns involving scalar load
5691   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5692             (VPMOVSXBDrm addr:$src)>;
5693   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5694             (VPMOVSXWQrm addr:$src)>;
5695
5696   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5697             (VPMOVZXBDrm addr:$src)>;
5698   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5699             (VPMOVZXWQrm addr:$src)>;
5700 }
5701
5702 let Predicates = [HasSSE41] in {
5703   // Common patterns involving scalar load
5704   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5705             (PMOVSXBDrm addr:$src)>;
5706   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5707             (PMOVSXWQrm addr:$src)>;
5708
5709   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5710             (PMOVZXBDrm addr:$src)>;
5711   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5712             (PMOVZXWQrm addr:$src)>;
5713 }
5714
5715 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5716   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5717                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5718                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5719
5720   // Expecting a i16 load any extended to i32 value.
5721   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5722                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5723                  [(set VR128:$dst, (IntId (bitconvert
5724                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5725                  OpSize;
5726 }
5727
5728 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5729                                  Intrinsic IntId> {
5730   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5731                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5732                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5733
5734   // Expecting a i16 load any extended to i32 value.
5735   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5736                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5737                   [(set VR256:$dst, (IntId (bitconvert
5738                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5739                   OpSize;
5740 }
5741
5742 let Predicates = [HasAVX] in {
5743 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5744                                      VEX;
5745 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5746                                      VEX;
5747 }
5748 let Predicates = [HasAVX2] in {
5749 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5750                                        int_x86_avx2_pmovsxbq>, VEX;
5751 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5752                                        int_x86_avx2_pmovzxbq>, VEX;
5753 }
5754 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5755 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5756
5757 let Predicates = [HasAVX] in {
5758   // Common patterns involving scalar load
5759   def : Pat<(int_x86_sse41_pmovsxbq
5760               (bitconvert (v4i32 (X86vzmovl
5761                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5762             (VPMOVSXBQrm addr:$src)>;
5763
5764   def : Pat<(int_x86_sse41_pmovzxbq
5765               (bitconvert (v4i32 (X86vzmovl
5766                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5767             (VPMOVZXBQrm addr:$src)>;
5768 }
5769
5770 let Predicates = [HasSSE41] in {
5771   // Common patterns involving scalar load
5772   def : Pat<(int_x86_sse41_pmovsxbq
5773               (bitconvert (v4i32 (X86vzmovl
5774                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5775             (PMOVSXBQrm addr:$src)>;
5776
5777   def : Pat<(int_x86_sse41_pmovzxbq
5778               (bitconvert (v4i32 (X86vzmovl
5779                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5780             (PMOVZXBQrm addr:$src)>;
5781 }
5782
5783 //===----------------------------------------------------------------------===//
5784 // SSE4.1 - Extract Instructions
5785 //===----------------------------------------------------------------------===//
5786
5787 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5788 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5789   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5790                  (ins VR128:$src1, i32i8imm:$src2),
5791                  !strconcat(OpcodeStr,
5792                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5793                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5794                  OpSize;
5795   let neverHasSideEffects = 1, mayStore = 1 in
5796   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5797                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5798                  !strconcat(OpcodeStr,
5799                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5800                  []>, OpSize;
5801 // FIXME:
5802 // There's an AssertZext in the way of writing the store pattern
5803 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5804 }
5805
5806 let Predicates = [HasAVX] in {
5807   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5808   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5809          (ins VR128:$src1, i32i8imm:$src2),
5810          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5811 }
5812
5813 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5814
5815
5816 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5817 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5818   let neverHasSideEffects = 1, mayStore = 1 in
5819   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5820                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5821                  !strconcat(OpcodeStr,
5822                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5823                  []>, OpSize;
5824 // FIXME:
5825 // There's an AssertZext in the way of writing the store pattern
5826 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5827 }
5828
5829 let Predicates = [HasAVX] in
5830   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5831
5832 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5833
5834
5835 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5836 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5837   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5838                  (ins VR128:$src1, i32i8imm:$src2),
5839                  !strconcat(OpcodeStr,
5840                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5841                  [(set GR32:$dst,
5842                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5843   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5844                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5845                  !strconcat(OpcodeStr,
5846                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5847                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5848                           addr:$dst)]>, OpSize;
5849 }
5850
5851 let Predicates = [HasAVX] in
5852   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5853
5854 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5855
5856 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5857 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5858   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5859                  (ins VR128:$src1, i32i8imm:$src2),
5860                  !strconcat(OpcodeStr,
5861                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5862                  [(set GR64:$dst,
5863                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5864   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5865                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5866                  !strconcat(OpcodeStr,
5867                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5868                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5869                           addr:$dst)]>, OpSize, REX_W;
5870 }
5871
5872 let Predicates = [HasAVX] in
5873   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5874
5875 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5876
5877 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5878 /// destination
5879 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5880   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5881                  (ins VR128:$src1, i32i8imm:$src2),
5882                  !strconcat(OpcodeStr,
5883                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5884                  [(set GR32:$dst,
5885                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5886            OpSize;
5887   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5888                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5889                  !strconcat(OpcodeStr,
5890                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5891                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5892                           addr:$dst)]>, OpSize;
5893 }
5894
5895 let ExeDomain = SSEPackedSingle in {
5896   let Predicates = [HasAVX] in {
5897     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5898     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5899                     (ins VR128:$src1, i32i8imm:$src2),
5900                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5901                     []>, OpSize, VEX;
5902   }
5903   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5904 }
5905
5906 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5907 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5908                                               imm:$src2))),
5909                  addr:$dst),
5910           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5911           Requires<[HasAVX]>;
5912 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5913                                               imm:$src2))),
5914                  addr:$dst),
5915           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5916           Requires<[HasSSE41]>;
5917
5918 //===----------------------------------------------------------------------===//
5919 // SSE4.1 - Insert Instructions
5920 //===----------------------------------------------------------------------===//
5921
5922 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5923   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5924       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5925       !if(Is2Addr,
5926         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5927         !strconcat(asm,
5928                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5929       [(set VR128:$dst,
5930         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5931   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5932       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5933       !if(Is2Addr,
5934         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5935         !strconcat(asm,
5936                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5937       [(set VR128:$dst,
5938         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5939                    imm:$src3))]>, OpSize;
5940 }
5941
5942 let Predicates = [HasAVX] in
5943   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5944 let Constraints = "$src1 = $dst" in
5945   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5946
5947 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5948   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5949       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5950       !if(Is2Addr,
5951         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5952         !strconcat(asm,
5953                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5954       [(set VR128:$dst,
5955         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5956       OpSize;
5957   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5958       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5959       !if(Is2Addr,
5960         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5961         !strconcat(asm,
5962                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5963       [(set VR128:$dst,
5964         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5965                           imm:$src3)))]>, OpSize;
5966 }
5967
5968 let Predicates = [HasAVX] in
5969   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5970 let Constraints = "$src1 = $dst" in
5971   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5972
5973 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5974   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5975       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5976       !if(Is2Addr,
5977         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5978         !strconcat(asm,
5979                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5980       [(set VR128:$dst,
5981         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5982       OpSize;
5983   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5984       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5985       !if(Is2Addr,
5986         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5987         !strconcat(asm,
5988                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5989       [(set VR128:$dst,
5990         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5991                           imm:$src3)))]>, OpSize;
5992 }
5993
5994 let Predicates = [HasAVX] in
5995   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5996 let Constraints = "$src1 = $dst" in
5997   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5998
5999 // insertps has a few different modes, there's the first two here below which
6000 // are optimized inserts that won't zero arbitrary elements in the destination
6001 // vector. The next one matches the intrinsic and could zero arbitrary elements
6002 // in the target vector.
6003 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6004   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6005       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6006       !if(Is2Addr,
6007         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6008         !strconcat(asm,
6009                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6010       [(set VR128:$dst,
6011         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6012       OpSize;
6013   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6014       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6015       !if(Is2Addr,
6016         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6017         !strconcat(asm,
6018                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6019       [(set VR128:$dst,
6020         (X86insrtps VR128:$src1,
6021                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6022                     imm:$src3))]>, OpSize;
6023 }
6024
6025 let ExeDomain = SSEPackedSingle in {
6026   let Predicates = [HasAVX] in
6027     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6028   let Constraints = "$src1 = $dst" in
6029     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6030 }
6031
6032 //===----------------------------------------------------------------------===//
6033 // SSE4.1 - Round Instructions
6034 //===----------------------------------------------------------------------===//
6035
6036 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6037                             X86MemOperand x86memop, RegisterClass RC,
6038                             PatFrag mem_frag32, PatFrag mem_frag64,
6039                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6040 let ExeDomain = SSEPackedSingle in {
6041   // Intrinsic operation, reg.
6042   // Vector intrinsic operation, reg
6043   def PSr : SS4AIi8<opcps, MRMSrcReg,
6044                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6045                     !strconcat(OpcodeStr,
6046                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6047                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6048                     OpSize;
6049
6050   // Vector intrinsic operation, mem
6051   def PSm : SS4AIi8<opcps, MRMSrcMem,
6052                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6053                     !strconcat(OpcodeStr,
6054                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6055                     [(set RC:$dst,
6056                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6057                     OpSize;
6058 } // ExeDomain = SSEPackedSingle
6059
6060 let ExeDomain = SSEPackedDouble in {
6061   // Vector intrinsic operation, reg
6062   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6063                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6064                     !strconcat(OpcodeStr,
6065                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6066                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6067                     OpSize;
6068
6069   // Vector intrinsic operation, mem
6070   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6071                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6072                     !strconcat(OpcodeStr,
6073                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6074                     [(set RC:$dst,
6075                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6076                     OpSize;
6077 } // ExeDomain = SSEPackedDouble
6078 }
6079
6080 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6081                             string OpcodeStr,
6082                             Intrinsic F32Int,
6083                             Intrinsic F64Int, bit Is2Addr = 1> {
6084 let ExeDomain = GenericDomain in {
6085   // Operation, reg.
6086   def SSr : SS4AIi8<opcss, MRMSrcReg,
6087       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6088       !if(Is2Addr,
6089           !strconcat(OpcodeStr,
6090               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6091           !strconcat(OpcodeStr,
6092               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6093       []>, OpSize;
6094
6095   // Intrinsic operation, reg.
6096   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6097         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6098         !if(Is2Addr,
6099             !strconcat(OpcodeStr,
6100                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6101             !strconcat(OpcodeStr,
6102                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6103         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6104         OpSize;
6105
6106   // Intrinsic operation, mem.
6107   def SSm : SS4AIi8<opcss, MRMSrcMem,
6108         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6109         !if(Is2Addr,
6110             !strconcat(OpcodeStr,
6111                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6112             !strconcat(OpcodeStr,
6113                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6114         [(set VR128:$dst,
6115              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6116         OpSize;
6117
6118   // Operation, reg.
6119   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6120         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6121         !if(Is2Addr,
6122             !strconcat(OpcodeStr,
6123                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6124             !strconcat(OpcodeStr,
6125                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6126         []>, OpSize;
6127
6128   // Intrinsic operation, reg.
6129   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6130         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6131         !if(Is2Addr,
6132             !strconcat(OpcodeStr,
6133                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6134             !strconcat(OpcodeStr,
6135                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6136         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6137         OpSize;
6138
6139   // Intrinsic operation, mem.
6140   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6141         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6142         !if(Is2Addr,
6143             !strconcat(OpcodeStr,
6144                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6145             !strconcat(OpcodeStr,
6146                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6147         [(set VR128:$dst,
6148               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6149         OpSize;
6150 } // ExeDomain = GenericDomain
6151 }
6152
6153 // FP round - roundss, roundps, roundsd, roundpd
6154 let Predicates = [HasAVX] in {
6155   // Intrinsic form
6156   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6157                                   memopv4f32, memopv2f64,
6158                                   int_x86_sse41_round_ps,
6159                                   int_x86_sse41_round_pd>, VEX;
6160   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6161                                   memopv8f32, memopv4f64,
6162                                   int_x86_avx_round_ps_256,
6163                                   int_x86_avx_round_pd_256>, VEX;
6164   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6165                                   int_x86_sse41_round_ss,
6166                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6167
6168   def : Pat<(ffloor FR32:$src),
6169             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6170   def : Pat<(f64 (ffloor FR64:$src)),
6171             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6172   def : Pat<(f32 (fnearbyint FR32:$src)),
6173             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6174   def : Pat<(f64 (fnearbyint FR64:$src)),
6175             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6176   def : Pat<(f32 (fceil FR32:$src)),
6177             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6178   def : Pat<(f64 (fceil FR64:$src)),
6179             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6180   def : Pat<(f32 (frint FR32:$src)),
6181             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6182   def : Pat<(f64 (frint FR64:$src)),
6183             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6184   def : Pat<(f32 (ftrunc FR32:$src)),
6185             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6186   def : Pat<(f64 (ftrunc FR64:$src)),
6187             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6188 }
6189
6190 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6191                                memopv4f32, memopv2f64,
6192                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6193 let Constraints = "$src1 = $dst" in
6194 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6195                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6196
6197 def : Pat<(ffloor FR32:$src),
6198           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6199 def : Pat<(f64 (ffloor FR64:$src)),
6200           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6201 def : Pat<(f32 (fnearbyint FR32:$src)),
6202           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6203 def : Pat<(f64 (fnearbyint FR64:$src)),
6204           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6205 def : Pat<(f32 (fceil FR32:$src)),
6206           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6207 def : Pat<(f64 (fceil FR64:$src)),
6208           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6209 def : Pat<(f32 (frint FR32:$src)),
6210           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6211 def : Pat<(f64 (frint FR64:$src)),
6212           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6213 def : Pat<(f32 (ftrunc FR32:$src)),
6214           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6215 def : Pat<(f64 (ftrunc FR64:$src)),
6216           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6217
6218 //===----------------------------------------------------------------------===//
6219 // SSE4.1 - Packed Bit Test
6220 //===----------------------------------------------------------------------===//
6221
6222 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6223 // the intel intrinsic that corresponds to this.
6224 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6225 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6226                 "vptest\t{$src2, $src1|$src1, $src2}",
6227                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6228                 OpSize, VEX;
6229 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6230                 "vptest\t{$src2, $src1|$src1, $src2}",
6231                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6232                 OpSize, VEX;
6233
6234 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6235                 "vptest\t{$src2, $src1|$src1, $src2}",
6236                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6237                 OpSize, VEX;
6238 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6239                 "vptest\t{$src2, $src1|$src1, $src2}",
6240                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6241                 OpSize, VEX;
6242 }
6243
6244 let Defs = [EFLAGS] in {
6245 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6246               "ptest\t{$src2, $src1|$src1, $src2}",
6247               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6248               OpSize;
6249 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6250               "ptest\t{$src2, $src1|$src1, $src2}",
6251               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6252               OpSize;
6253 }
6254
6255 // The bit test instructions below are AVX only
6256 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6257                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6258   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6259             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6260             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6261   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6262             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6263             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6264             OpSize, VEX;
6265 }
6266
6267 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6268 let ExeDomain = SSEPackedSingle in {
6269 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6270 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6271 }
6272 let ExeDomain = SSEPackedDouble in {
6273 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6274 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6275 }
6276 }
6277
6278 //===----------------------------------------------------------------------===//
6279 // SSE4.1 - Misc Instructions
6280 //===----------------------------------------------------------------------===//
6281
6282 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6283   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6284                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6285                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6286                      OpSize, XS;
6287   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6288                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6289                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6290                       (implicit EFLAGS)]>, OpSize, XS;
6291
6292   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6293                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6294                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6295                      XS;
6296   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6297                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6298                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6299                       (implicit EFLAGS)]>, XS;
6300
6301   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6302                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6303                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6304                       XS;
6305   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6306                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6307                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6308                        (implicit EFLAGS)]>, XS;
6309 }
6310
6311
6312
6313 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6314 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6315                                  Intrinsic IntId128> {
6316   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6317                     (ins VR128:$src),
6318                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6319                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6320   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6321                      (ins i128mem:$src),
6322                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6323                      [(set VR128:$dst,
6324                        (IntId128
6325                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6326 }
6327
6328 let Predicates = [HasAVX] in
6329 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6330                                          int_x86_sse41_phminposuw>, VEX;
6331 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6332                                          int_x86_sse41_phminposuw>;
6333
6334 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6335 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6336                               Intrinsic IntId128, bit Is2Addr = 1> {
6337   let isCommutable = 1 in
6338   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6339        (ins VR128:$src1, VR128:$src2),
6340        !if(Is2Addr,
6341            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6342            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6343        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6344   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6345        (ins VR128:$src1, i128mem:$src2),
6346        !if(Is2Addr,
6347            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6348            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6349        [(set VR128:$dst,
6350          (IntId128 VR128:$src1,
6351           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6352 }
6353
6354 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6355 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6356                                 Intrinsic IntId256> {
6357   let isCommutable = 1 in
6358   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6359        (ins VR256:$src1, VR256:$src2),
6360        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6361        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6362   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6363        (ins VR256:$src1, i256mem:$src2),
6364        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6365        [(set VR256:$dst,
6366          (IntId256 VR256:$src1,
6367           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6368 }
6369
6370 let Predicates = [HasAVX] in {
6371   let isCommutable = 0 in
6372   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6373                                                          0>, VEX_4V;
6374   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6375                                                          0>, VEX_4V;
6376   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6377                                                          0>, VEX_4V;
6378   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6379                                                          0>, VEX_4V;
6380   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6381                                                          0>, VEX_4V;
6382   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6383                                                          0>, VEX_4V;
6384   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6385                                                          0>, VEX_4V;
6386   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6387                                                          0>, VEX_4V;
6388   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6389                                                          0>, VEX_4V;
6390   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6391                                                          0>, VEX_4V;
6392 }
6393
6394 let Predicates = [HasAVX2] in {
6395   let isCommutable = 0 in
6396   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6397                                         int_x86_avx2_packusdw>, VEX_4V;
6398   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6399                                         int_x86_avx2_pmins_b>, VEX_4V;
6400   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6401                                         int_x86_avx2_pmins_d>, VEX_4V;
6402   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6403                                         int_x86_avx2_pminu_d>, VEX_4V;
6404   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6405                                         int_x86_avx2_pminu_w>, VEX_4V;
6406   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6407                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6408   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6409                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6410   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6411                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6412   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6413                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6414   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6415                                         int_x86_avx2_pmul_dq>, VEX_4V;
6416 }
6417
6418 let Constraints = "$src1 = $dst" in {
6419   let isCommutable = 0 in
6420   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6421   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6422   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6423   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6424   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6425   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6426   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6427   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6428   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6429   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6430 }
6431
6432 /// SS48I_binop_rm - Simple SSE41 binary operator.
6433 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6434                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6435                           X86MemOperand x86memop, bit Is2Addr = 1> {
6436   let isCommutable = 1 in
6437   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6438        (ins RC:$src1, RC:$src2),
6439        !if(Is2Addr,
6440            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6441            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6442        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6443   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6444        (ins RC:$src1, x86memop:$src2),
6445        !if(Is2Addr,
6446            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6447            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6448        [(set RC:$dst,
6449          (OpVT (OpNode RC:$src1,
6450           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6451 }
6452
6453 let Predicates = [HasAVX] in {
6454   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6455                                 memopv2i64, i128mem, 0>, VEX_4V;
6456   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6457                                  memopv2i64, i128mem, 0>, VEX_4V;
6458 }
6459 let Predicates = [HasAVX2] in {
6460   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6461                                   memopv4i64, i256mem, 0>, VEX_4V;
6462   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6463                                   memopv4i64, i256mem, 0>, VEX_4V;
6464 }
6465
6466 let Constraints = "$src1 = $dst" in {
6467   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6468                                 memopv2i64, i128mem>;
6469   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6470                                 memopv2i64, i128mem>;
6471 }
6472
6473 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6474 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6475                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6476                  X86MemOperand x86memop, bit Is2Addr = 1> {
6477   let isCommutable = 1 in
6478   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6479         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6480         !if(Is2Addr,
6481             !strconcat(OpcodeStr,
6482                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6483             !strconcat(OpcodeStr,
6484                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6485         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6486         OpSize;
6487   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6488         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6489         !if(Is2Addr,
6490             !strconcat(OpcodeStr,
6491                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6492             !strconcat(OpcodeStr,
6493                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6494         [(set RC:$dst,
6495           (IntId RC:$src1,
6496            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6497         OpSize;
6498 }
6499
6500 let Predicates = [HasAVX] in {
6501   let isCommutable = 0 in {
6502     let ExeDomain = SSEPackedSingle in {
6503     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6504                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6505     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6506               int_x86_avx_blend_ps_256, VR256, memopv8f32, f256mem, 0>, VEX_4V;
6507     }
6508     let ExeDomain = SSEPackedDouble in {
6509     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6510                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6511     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6512               int_x86_avx_blend_pd_256, VR256, memopv4f64, f256mem, 0>, VEX_4V;
6513     }
6514   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6515                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6516   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6517                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6518   }
6519   let ExeDomain = SSEPackedSingle in
6520   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6521                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6522   let ExeDomain = SSEPackedDouble in
6523   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6524                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6525   let ExeDomain = SSEPackedSingle in
6526   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6527                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6528 }
6529
6530 let Predicates = [HasAVX2] in {
6531   let isCommutable = 0 in {
6532   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6533                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6534   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6535                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6536   }
6537 }
6538
6539 let Constraints = "$src1 = $dst" in {
6540   let isCommutable = 0 in {
6541   let ExeDomain = SSEPackedSingle in
6542   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6543                                      VR128, memopv4f32, f128mem>;
6544   let ExeDomain = SSEPackedDouble in
6545   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6546                                      VR128, memopv2f64, f128mem>;
6547   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6548                                      VR128, memopv2i64, i128mem>;
6549   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6550                                      VR128, memopv2i64, i128mem>;
6551   }
6552   let ExeDomain = SSEPackedSingle in
6553   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6554                                   VR128, memopv4f32, f128mem>;
6555   let ExeDomain = SSEPackedDouble in
6556   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6557                                   VR128, memopv2f64, f128mem>;
6558 }
6559
6560 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6561 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6562                                     RegisterClass RC, X86MemOperand x86memop,
6563                                     PatFrag mem_frag, Intrinsic IntId> {
6564   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6565                   (ins RC:$src1, RC:$src2, RC:$src3),
6566                   !strconcat(OpcodeStr,
6567                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6568                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6569                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6570
6571   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6572                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6573                   !strconcat(OpcodeStr,
6574                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6575                   [(set RC:$dst,
6576                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6577                                RC:$src3))],
6578                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6579 }
6580
6581 let Predicates = [HasAVX] in {
6582 let ExeDomain = SSEPackedDouble in {
6583 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6584                                            memopv2f64, int_x86_sse41_blendvpd>;
6585 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6586                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6587 } // ExeDomain = SSEPackedDouble
6588 let ExeDomain = SSEPackedSingle in {
6589 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6590                                            memopv4f32, int_x86_sse41_blendvps>;
6591 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6592                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6593 } // ExeDomain = SSEPackedSingle
6594 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6595                                            memopv2i64, int_x86_sse41_pblendvb>;
6596 }
6597
6598 let Predicates = [HasAVX2] in {
6599 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6600                                            memopv4i64, int_x86_avx2_pblendvb>;
6601 }
6602
6603 let Predicates = [HasAVX] in {
6604   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6605                             (v16i8 VR128:$src2))),
6606             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6607   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6608                             (v4i32 VR128:$src2))),
6609             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6610   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6611                             (v4f32 VR128:$src2))),
6612             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6613   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6614                             (v2i64 VR128:$src2))),
6615             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6616   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6617                             (v2f64 VR128:$src2))),
6618             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6619   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6620                             (v8i32 VR256:$src2))),
6621             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6622   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6623                             (v8f32 VR256:$src2))),
6624             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6625   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6626                             (v4i64 VR256:$src2))),
6627             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6628   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6629                             (v4f64 VR256:$src2))),
6630             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6631
6632   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6633                                (imm:$mask))),
6634             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6635   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6636                                (imm:$mask))),
6637             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6638
6639   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6640                                (imm:$mask))),
6641             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6642   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6643                                (imm:$mask))),
6644             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6645   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6646                                (imm:$mask))),
6647             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6648 }
6649
6650 let Predicates = [HasAVX2] in {
6651   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6652                             (v32i8 VR256:$src2))),
6653             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6654   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6655                                (imm:$mask))),
6656             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6657 }
6658
6659 /// SS41I_ternary_int - SSE 4.1 ternary operator
6660 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6661   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6662                                X86MemOperand x86memop, Intrinsic IntId> {
6663     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6664                     (ins VR128:$src1, VR128:$src2),
6665                     !strconcat(OpcodeStr,
6666                      "\t{$src2, $dst|$dst, $src2}"),
6667                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6668                     OpSize;
6669
6670     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6671                     (ins VR128:$src1, x86memop:$src2),
6672                     !strconcat(OpcodeStr,
6673                      "\t{$src2, $dst|$dst, $src2}"),
6674                     [(set VR128:$dst,
6675                       (IntId VR128:$src1,
6676                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6677   }
6678 }
6679
6680 let ExeDomain = SSEPackedDouble in
6681 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6682                                   int_x86_sse41_blendvpd>;
6683 let ExeDomain = SSEPackedSingle in
6684 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6685                                   int_x86_sse41_blendvps>;
6686 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6687                                   int_x86_sse41_pblendvb>;
6688
6689 // Aliases with the implicit xmm0 argument
6690 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6691                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6692 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6693                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6694 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6695                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6696 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6697                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6698 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6699                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6700 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6701                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6702
6703 let Predicates = [HasSSE41] in {
6704   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6705                             (v16i8 VR128:$src2))),
6706             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6707   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6708                             (v4i32 VR128:$src2))),
6709             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6710   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6711                             (v4f32 VR128:$src2))),
6712             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6713   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6714                             (v2i64 VR128:$src2))),
6715             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6716   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6717                             (v2f64 VR128:$src2))),
6718             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6719
6720   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6721                                (imm:$mask))),
6722             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6723   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6724                                (imm:$mask))),
6725             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6726   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6727                                (imm:$mask))),
6728             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6729
6730 }
6731
6732 let Predicates = [HasAVX] in
6733 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6734                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6735                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6736                        OpSize, VEX;
6737 let Predicates = [HasAVX2] in
6738 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6739                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6740                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6741                          OpSize, VEX;
6742 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6743                        "movntdqa\t{$src, $dst|$dst, $src}",
6744                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6745                        OpSize;
6746
6747 //===----------------------------------------------------------------------===//
6748 // SSE4.2 - Compare Instructions
6749 //===----------------------------------------------------------------------===//
6750
6751 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6752 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6753                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6754                           X86MemOperand x86memop, bit Is2Addr = 1> {
6755   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6756        (ins RC:$src1, RC:$src2),
6757        !if(Is2Addr,
6758            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6759            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6760        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6761        OpSize;
6762   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6763        (ins RC:$src1, x86memop:$src2),
6764        !if(Is2Addr,
6765            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6766            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6767        [(set RC:$dst,
6768          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6769 }
6770
6771 let Predicates = [HasAVX] in
6772   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6773                                  memopv2i64, i128mem, 0>, VEX_4V;
6774
6775 let Predicates = [HasAVX2] in
6776   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6777                                   memopv4i64, i256mem, 0>, VEX_4V;
6778
6779 let Constraints = "$src1 = $dst" in
6780   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6781                                 memopv2i64, i128mem>;
6782
6783 //===----------------------------------------------------------------------===//
6784 // SSE4.2 - String/text Processing Instructions
6785 //===----------------------------------------------------------------------===//
6786
6787 // Packed Compare Implicit Length Strings, Return Mask
6788 multiclass pseudo_pcmpistrm<string asm> {
6789   def REG : PseudoI<(outs VR128:$dst),
6790                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6791     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6792                                                   imm:$src3))]>;
6793   def MEM : PseudoI<(outs VR128:$dst),
6794                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6795     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6796                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6797 }
6798
6799 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6800   let AddedComplexity = 1 in
6801     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6802   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6803 }
6804
6805 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6806   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6807       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6808       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6809   let mayLoad = 1 in
6810   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6811       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6812       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6813 }
6814
6815 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6816   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6817       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6818       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6819   let mayLoad = 1 in
6820   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6821       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6822       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6823 }
6824
6825 // Packed Compare Explicit Length Strings, Return Mask
6826 multiclass pseudo_pcmpestrm<string asm> {
6827   def REG : PseudoI<(outs VR128:$dst),
6828                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6829     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6830                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6831   def MEM : PseudoI<(outs VR128:$dst),
6832                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6833     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6834                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6835 }
6836
6837 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6838   let AddedComplexity = 1 in
6839     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6840   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6841 }
6842
6843 let Predicates = [HasAVX],
6844     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6845   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6846       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6847       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6848   let mayLoad = 1 in
6849   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6850       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6851       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6852 }
6853
6854 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6855   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6856       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6857       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6858   let mayLoad = 1 in
6859   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6860       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6861       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6862 }
6863
6864 // Packed Compare Implicit Length Strings, Return Index
6865 let Defs = [ECX, EFLAGS] in {
6866   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6867     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6868       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6869       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6870       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6871        (implicit EFLAGS)]>, OpSize;
6872     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6873       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6874       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6875       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6876        (implicit EFLAGS)]>, OpSize;
6877   }
6878 }
6879
6880 let Predicates = [HasAVX] in {
6881 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6882                                     VEX;
6883 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6884                                     VEX;
6885 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6886                                     VEX;
6887 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6888                                     VEX;
6889 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6890                                     VEX;
6891 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6892                                     VEX;
6893 }
6894
6895 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6896 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6897 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6898 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6899 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6900 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6901
6902 // Packed Compare Explicit Length Strings, Return Index
6903 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6904   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6905     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6906       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6907       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6908       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6909        (implicit EFLAGS)]>, OpSize;
6910     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6911       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6912       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6913        [(set ECX,
6914              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6915         (implicit EFLAGS)]>, OpSize;
6916   }
6917 }
6918
6919 let Predicates = [HasAVX] in {
6920 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6921                                     VEX;
6922 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6923                                     VEX;
6924 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6925                                     VEX;
6926 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6927                                     VEX;
6928 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6929                                     VEX;
6930 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6931                                     VEX;
6932 }
6933
6934 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6935 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6936 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6937 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6938 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6939 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6940
6941 //===----------------------------------------------------------------------===//
6942 // SSE4.2 - CRC Instructions
6943 //===----------------------------------------------------------------------===//
6944
6945 // No CRC instructions have AVX equivalents
6946
6947 // crc intrinsic instruction
6948 // This set of instructions are only rm, the only difference is the size
6949 // of r and m.
6950 let Constraints = "$src1 = $dst" in {
6951   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6952                       (ins GR32:$src1, i8mem:$src2),
6953                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6954                        [(set GR32:$dst,
6955                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6956                          (load addr:$src2)))]>;
6957   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6958                       (ins GR32:$src1, GR8:$src2),
6959                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6960                        [(set GR32:$dst,
6961                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6962   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6963                       (ins GR32:$src1, i16mem:$src2),
6964                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6965                        [(set GR32:$dst,
6966                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6967                          (load addr:$src2)))]>,
6968                          OpSize;
6969   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6970                       (ins GR32:$src1, GR16:$src2),
6971                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6972                        [(set GR32:$dst,
6973                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6974                          OpSize;
6975   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6976                       (ins GR32:$src1, i32mem:$src2),
6977                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6978                        [(set GR32:$dst,
6979                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6980                          (load addr:$src2)))]>;
6981   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6982                       (ins GR32:$src1, GR32:$src2),
6983                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6984                        [(set GR32:$dst,
6985                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6986   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6987                       (ins GR64:$src1, i8mem:$src2),
6988                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6989                        [(set GR64:$dst,
6990                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6991                          (load addr:$src2)))]>,
6992                          REX_W;
6993   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6994                       (ins GR64:$src1, GR8:$src2),
6995                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6996                        [(set GR64:$dst,
6997                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6998                          REX_W;
6999   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7000                       (ins GR64:$src1, i64mem:$src2),
7001                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7002                        [(set GR64:$dst,
7003                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7004                          (load addr:$src2)))]>,
7005                          REX_W;
7006   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7007                       (ins GR64:$src1, GR64:$src2),
7008                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7009                        [(set GR64:$dst,
7010                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7011                          REX_W;
7012 }
7013
7014 //===----------------------------------------------------------------------===//
7015 // AES-NI Instructions
7016 //===----------------------------------------------------------------------===//
7017
7018 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7019                               Intrinsic IntId128, bit Is2Addr = 1> {
7020   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7021        (ins VR128:$src1, VR128:$src2),
7022        !if(Is2Addr,
7023            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7024            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7025        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7026        OpSize;
7027   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7028        (ins VR128:$src1, i128mem:$src2),
7029        !if(Is2Addr,
7030            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7031            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7032        [(set VR128:$dst,
7033          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7034 }
7035
7036 // Perform One Round of an AES Encryption/Decryption Flow
7037 let Predicates = [HasAVX, HasAES] in {
7038   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7039                          int_x86_aesni_aesenc, 0>, VEX_4V;
7040   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7041                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7042   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7043                          int_x86_aesni_aesdec, 0>, VEX_4V;
7044   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7045                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7046 }
7047
7048 let Constraints = "$src1 = $dst" in {
7049   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7050                          int_x86_aesni_aesenc>;
7051   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7052                          int_x86_aesni_aesenclast>;
7053   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7054                          int_x86_aesni_aesdec>;
7055   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7056                          int_x86_aesni_aesdeclast>;
7057 }
7058
7059 // Perform the AES InvMixColumn Transformation
7060 let Predicates = [HasAVX, HasAES] in {
7061   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7062       (ins VR128:$src1),
7063       "vaesimc\t{$src1, $dst|$dst, $src1}",
7064       [(set VR128:$dst,
7065         (int_x86_aesni_aesimc VR128:$src1))]>,
7066       OpSize, VEX;
7067   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7068       (ins i128mem:$src1),
7069       "vaesimc\t{$src1, $dst|$dst, $src1}",
7070       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7071       OpSize, VEX;
7072 }
7073 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7074   (ins VR128:$src1),
7075   "aesimc\t{$src1, $dst|$dst, $src1}",
7076   [(set VR128:$dst,
7077     (int_x86_aesni_aesimc VR128:$src1))]>,
7078   OpSize;
7079 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7080   (ins i128mem:$src1),
7081   "aesimc\t{$src1, $dst|$dst, $src1}",
7082   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7083   OpSize;
7084
7085 // AES Round Key Generation Assist
7086 let Predicates = [HasAVX, HasAES] in {
7087   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7088       (ins VR128:$src1, i8imm:$src2),
7089       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7090       [(set VR128:$dst,
7091         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7092       OpSize, VEX;
7093   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7094       (ins i128mem:$src1, i8imm:$src2),
7095       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7096       [(set VR128:$dst,
7097         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7098       OpSize, VEX;
7099 }
7100 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7101   (ins VR128:$src1, i8imm:$src2),
7102   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7103   [(set VR128:$dst,
7104     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7105   OpSize;
7106 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7107   (ins i128mem:$src1, i8imm:$src2),
7108   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7109   [(set VR128:$dst,
7110     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7111   OpSize;
7112
7113 //===----------------------------------------------------------------------===//
7114 // PCLMUL Instructions
7115 //===----------------------------------------------------------------------===//
7116
7117 // AVX carry-less Multiplication instructions
7118 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7119            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7120            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7121            [(set VR128:$dst,
7122              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7123
7124 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7125            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7126            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7127            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7128                               (memopv2i64 addr:$src2), imm:$src3))]>;
7129
7130 // Carry-less Multiplication instructions
7131 let Constraints = "$src1 = $dst" in {
7132 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7133            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7134            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7135            [(set VR128:$dst,
7136              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7137
7138 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7139            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7140            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7141            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7142                               (memopv2i64 addr:$src2), imm:$src3))]>;
7143 } // Constraints = "$src1 = $dst"
7144
7145
7146 multiclass pclmul_alias<string asm, int immop> {
7147   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7148                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7149
7150   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7151                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7152
7153   def : InstAlias<!strconcat("vpclmul", asm,
7154                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7155                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7156
7157   def : InstAlias<!strconcat("vpclmul", asm,
7158                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7159                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7160 }
7161 defm : pclmul_alias<"hqhq", 0x11>;
7162 defm : pclmul_alias<"hqlq", 0x01>;
7163 defm : pclmul_alias<"lqhq", 0x10>;
7164 defm : pclmul_alias<"lqlq", 0x00>;
7165
7166 //===----------------------------------------------------------------------===//
7167 // SSE4A Instructions
7168 //===----------------------------------------------------------------------===//
7169
7170 let Predicates = [HasSSE4A] in {
7171
7172 let Constraints = "$src = $dst" in {
7173 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7174                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7175                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7176                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7177                                     imm:$idx))]>, TB, OpSize;
7178 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7179               (ins VR128:$src, VR128:$mask),
7180               "extrq\t{$mask, $src|$src, $mask}",
7181               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7182                                  VR128:$mask))]>, TB, OpSize;
7183
7184 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7185                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7186                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7187                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7188                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7189 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7190                  (ins VR128:$src, VR128:$mask),
7191                  "insertq\t{$mask, $src|$src, $mask}",
7192                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7193                                     VR128:$mask))]>, XD;
7194 }
7195
7196 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7197                 "movntss\t{$src, $dst|$dst, $src}",
7198                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7199
7200 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7201                 "movntsd\t{$src, $dst|$dst, $src}",
7202                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7203 }
7204
7205 //===----------------------------------------------------------------------===//
7206 // AVX Instructions
7207 //===----------------------------------------------------------------------===//
7208
7209 //===----------------------------------------------------------------------===//
7210 // VBROADCAST - Load from memory and broadcast to all elements of the
7211 //              destination operand
7212 //
7213 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7214                     X86MemOperand x86memop, Intrinsic Int> :
7215   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7216         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7217         [(set RC:$dst, (Int addr:$src))]>, VEX;
7218
7219 // AVX2 adds register forms
7220 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7221                          Intrinsic Int> :
7222   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7223          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7224          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7225
7226 let ExeDomain = SSEPackedSingle in {
7227   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7228                                       int_x86_avx_vbroadcast_ss>;
7229   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7230                                       int_x86_avx_vbroadcast_ss_256>;
7231 }
7232 let ExeDomain = SSEPackedDouble in
7233 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7234                                     int_x86_avx_vbroadcast_sd_256>;
7235 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7236                                    int_x86_avx_vbroadcastf128_pd_256>;
7237
7238 let ExeDomain = SSEPackedSingle in {
7239   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7240                                            int_x86_avx2_vbroadcast_ss_ps>;
7241   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7242                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7243 }
7244 let ExeDomain = SSEPackedDouble in
7245 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7246                                           int_x86_avx2_vbroadcast_sd_pd_256>;
7247
7248 let Predicates = [HasAVX2] in
7249 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7250                                    int_x86_avx2_vbroadcasti128>;
7251
7252 let Predicates = [HasAVX] in
7253 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7254           (VBROADCASTF128 addr:$src)>;
7255
7256
7257 //===----------------------------------------------------------------------===//
7258 // VINSERTF128 - Insert packed floating-point values
7259 //
7260 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7261 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7262           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7263           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7264           []>, VEX_4V;
7265 let mayLoad = 1 in
7266 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7267           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7268           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7269           []>, VEX_4V;
7270 }
7271
7272 let Predicates = [HasAVX] in {
7273 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7274                                    (i32 imm)),
7275           (VINSERTF128rr VR256:$src1, VR128:$src2,
7276                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7277 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7278                                    (i32 imm)),
7279           (VINSERTF128rr VR256:$src1, VR128:$src2,
7280                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7281 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7282                                    (i32 imm)),
7283           (VINSERTF128rr VR256:$src1, VR128:$src2,
7284                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7285 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7286                                    (i32 imm)),
7287           (VINSERTF128rr VR256:$src1, VR128:$src2,
7288                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7289 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7290                                    (i32 imm)),
7291           (VINSERTF128rr VR256:$src1, VR128:$src2,
7292                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7293 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7294                                    (i32 imm)),
7295           (VINSERTF128rr VR256:$src1, VR128:$src2,
7296                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7297
7298 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7299                                    (i32 imm)),
7300           (VINSERTF128rm VR256:$src1, addr:$src2,
7301                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7302 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7303                                    (i32 imm)),
7304           (VINSERTF128rm VR256:$src1, addr:$src2,
7305                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7306 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7307                                    (i32 imm)),
7308           (VINSERTF128rm VR256:$src1, addr:$src2,
7309                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7310 }
7311
7312 //===----------------------------------------------------------------------===//
7313 // VEXTRACTF128 - Extract packed floating-point values
7314 //
7315 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7316 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7317           (ins VR256:$src1, i8imm:$src2),
7318           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7319           []>, VEX;
7320 let mayStore = 1 in
7321 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7322           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7323           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7324           []>, VEX;
7325 }
7326
7327 // Extract and store.
7328 let Predicates = [HasAVX] in {
7329   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7330           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7331   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7332           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7333   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7334           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7335
7336   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7337           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7338   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7339           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7340   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7341           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7342 }
7343
7344 // AVX1 patterns
7345 let Predicates = [HasAVX] in {
7346 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7347           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7348 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7349           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7350 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7351           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7352
7353 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7354           (v4f32 (VEXTRACTF128rr
7355                     (v8f32 VR256:$src1),
7356                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7357 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7358           (v2f64 (VEXTRACTF128rr
7359                     (v4f64 VR256:$src1),
7360                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7361 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7362           (v2i64 (VEXTRACTF128rr
7363                     (v4i64 VR256:$src1),
7364                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7365 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7366           (v4i32 (VEXTRACTF128rr
7367                     (v8i32 VR256:$src1),
7368                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7369 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7370           (v8i16 (VEXTRACTF128rr
7371                     (v16i16 VR256:$src1),
7372                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7373 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7374           (v16i8 (VEXTRACTF128rr
7375                     (v32i8 VR256:$src1),
7376                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7377 }
7378
7379 //===----------------------------------------------------------------------===//
7380 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7381 //
7382 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7383                           Intrinsic IntLd, Intrinsic IntLd256,
7384                           Intrinsic IntSt, Intrinsic IntSt256> {
7385   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7386              (ins VR128:$src1, f128mem:$src2),
7387              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7388              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7389              VEX_4V;
7390   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7391              (ins VR256:$src1, f256mem:$src2),
7392              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7393              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7394              VEX_4V;
7395   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7396              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7397              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7398              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7399   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7400              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7401              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7402              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7403 }
7404
7405 let ExeDomain = SSEPackedSingle in
7406 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7407                                  int_x86_avx_maskload_ps,
7408                                  int_x86_avx_maskload_ps_256,
7409                                  int_x86_avx_maskstore_ps,
7410                                  int_x86_avx_maskstore_ps_256>;
7411 let ExeDomain = SSEPackedDouble in
7412 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7413                                  int_x86_avx_maskload_pd,
7414                                  int_x86_avx_maskload_pd_256,
7415                                  int_x86_avx_maskstore_pd,
7416                                  int_x86_avx_maskstore_pd_256>;
7417
7418 //===----------------------------------------------------------------------===//
7419 // VPERMIL - Permute Single and Double Floating-Point Values
7420 //
7421 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7422                       RegisterClass RC, X86MemOperand x86memop_f,
7423                       X86MemOperand x86memop_i, PatFrag i_frag,
7424                       Intrinsic IntVar, ValueType vt> {
7425   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7426              (ins RC:$src1, RC:$src2),
7427              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7428              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7429   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7430              (ins RC:$src1, x86memop_i:$src2),
7431              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7432              [(set RC:$dst, (IntVar RC:$src1,
7433                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7434
7435   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7436              (ins RC:$src1, i8imm:$src2),
7437              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7438              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7439   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7440              (ins x86memop_f:$src1, i8imm:$src2),
7441              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7442              [(set RC:$dst,
7443                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7444 }
7445
7446 let ExeDomain = SSEPackedSingle in {
7447   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7448                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7449   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7450                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7451 }
7452 let ExeDomain = SSEPackedDouble in {
7453   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7454                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7455   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7456                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7457 }
7458
7459 let Predicates = [HasAVX] in {
7460 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7461           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7462 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7463           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7464 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7465                                (i8 imm:$imm))),
7466           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7467 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7468           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7469
7470 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7471           (VPERMILPDri VR128:$src1, imm:$imm)>;
7472 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7473           (VPERMILPDmi addr:$src1, imm:$imm)>;
7474 }
7475
7476 //===----------------------------------------------------------------------===//
7477 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7478 //
7479 let ExeDomain = SSEPackedSingle in {
7480 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7481           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7482           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7483           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7484                               (i8 imm:$src3))))]>, VEX_4V;
7485 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7486           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7487           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7488           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7489                              (i8 imm:$src3)))]>, VEX_4V;
7490 }
7491
7492 let Predicates = [HasAVX] in {
7493 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7494           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7495 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7496           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7497 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7498           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7499 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7500           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7501 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7502           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7503
7504 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7505                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7506           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7507 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7508                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7509           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7510 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7511                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7512           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7513 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7514                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7515           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7516 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7517                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7518           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7519 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7520                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7521           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7522 }
7523
7524 //===----------------------------------------------------------------------===//
7525 // VZERO - Zero YMM registers
7526 //
7527 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7528             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7529   // Zero All YMM registers
7530   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7531                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7532
7533   // Zero Upper bits of YMM registers
7534   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7535                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7536 }
7537
7538 //===----------------------------------------------------------------------===//
7539 // Half precision conversion instructions
7540 //===----------------------------------------------------------------------===//
7541 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7542   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7543              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7544              [(set RC:$dst, (Int VR128:$src))]>,
7545              T8, OpSize, VEX;
7546   let neverHasSideEffects = 1, mayLoad = 1 in
7547   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7548              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7549 }
7550
7551 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7552   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7553                (ins RC:$src1, i32i8imm:$src2),
7554                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7555                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7556                TA, OpSize, VEX;
7557   let neverHasSideEffects = 1, mayStore = 1 in
7558   def mr : Ii8<0x1D, MRMDestMem, (outs),
7559                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7560                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7561                TA, OpSize, VEX;
7562 }
7563
7564 let Predicates = [HasAVX, HasF16C] in {
7565   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7566   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7567   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7568   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7569 }
7570
7571 //===----------------------------------------------------------------------===//
7572 // AVX2 Instructions
7573 //===----------------------------------------------------------------------===//
7574
7575 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7576 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7577                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7578                  X86MemOperand x86memop> {
7579   let isCommutable = 1 in
7580   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7581         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7582         !strconcat(OpcodeStr,
7583             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7584         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7585         VEX_4V;
7586   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7587         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7588         !strconcat(OpcodeStr,
7589             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7590         [(set RC:$dst,
7591           (IntId RC:$src1,
7592            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7593         VEX_4V;
7594 }
7595
7596 let isCommutable = 0 in {
7597 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7598                                    VR128, memopv2i64, i128mem>;
7599 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7600                                     VR256, memopv4i64, i256mem>;
7601 }
7602
7603 //===----------------------------------------------------------------------===//
7604 // VPBROADCAST - Load from memory and broadcast to all elements of the
7605 //               destination operand
7606 //
7607 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7608                           X86MemOperand x86memop, PatFrag ld_frag,
7609                           Intrinsic Int128, Intrinsic Int256> {
7610   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7611                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7612                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7613   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7614                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7615                   [(set VR128:$dst,
7616                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7617   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7618                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7619                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7620   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7621                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7622                    [(set VR256:$dst,
7623                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7624 }
7625
7626 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7627                                     int_x86_avx2_pbroadcastb_128,
7628                                     int_x86_avx2_pbroadcastb_256>;
7629 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7630                                     int_x86_avx2_pbroadcastw_128,
7631                                     int_x86_avx2_pbroadcastw_256>;
7632 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7633                                     int_x86_avx2_pbroadcastd_128,
7634                                     int_x86_avx2_pbroadcastd_256>;
7635 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7636                                     int_x86_avx2_pbroadcastq_128,
7637                                     int_x86_avx2_pbroadcastq_256>;
7638
7639 let Predicates = [HasAVX2] in {
7640   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7641           (VPBROADCASTBrm addr:$src)>;
7642   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7643           (VPBROADCASTBYrm addr:$src)>;
7644   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7645           (VPBROADCASTWrm addr:$src)>;
7646   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7647           (VPBROADCASTWYrm addr:$src)>;
7648   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7649           (VPBROADCASTDrm addr:$src)>;
7650   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7651           (VPBROADCASTDYrm addr:$src)>;
7652   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7653           (VPBROADCASTQrm addr:$src)>;
7654   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7655           (VPBROADCASTQYrm addr:$src)>;
7656
7657   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7658           (VPBROADCASTBrr VR128:$src)>;
7659   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7660           (VPBROADCASTBYrr VR128:$src)>;
7661   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7662           (VPBROADCASTWrr VR128:$src)>;
7663   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7664           (VPBROADCASTWYrr VR128:$src)>;
7665   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7666           (VPBROADCASTDrr VR128:$src)>;
7667   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7668           (VPBROADCASTDYrr VR128:$src)>;
7669   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7670           (VPBROADCASTQrr VR128:$src)>;
7671   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7672           (VPBROADCASTQYrr VR128:$src)>;
7673   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7674           (VBROADCASTSSrr VR128:$src)>;
7675   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7676           (VBROADCASTSSYrr VR128:$src)>;
7677   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7678           (VPBROADCASTQrr VR128:$src)>;
7679   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7680           (VBROADCASTSDYrr VR128:$src)>;
7681
7682   // Provide fallback in case the load node that is used in the patterns above
7683   // is used by additional users, which prevents the pattern selection.
7684   let AddedComplexity = 20 in {
7685     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7686               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7687     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7688               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7689     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7690               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7691
7692     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7693               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7694     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7695               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7696     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7697               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7698   }
7699 }
7700
7701 // AVX1 broadcast patterns
7702 let Predicates = [HasAVX] in {
7703 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7704           (VBROADCASTSSYrm addr:$src)>;
7705 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7706           (VBROADCASTSDYrm addr:$src)>;
7707 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7708           (VBROADCASTSSYrm addr:$src)>;
7709 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7710           (VBROADCASTSDYrm addr:$src)>;
7711 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7712           (VBROADCASTSSrm addr:$src)>;
7713 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7714           (VBROADCASTSSrm addr:$src)>;
7715
7716   // Provide fallback in case the load node that is used in the patterns above
7717   // is used by additional users, which prevents the pattern selection.
7718   let AddedComplexity = 20 in {
7719   // 128bit broadcasts:
7720   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7721             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7722   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7723             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7724               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7725               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7726   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7727             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7728               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7729               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7730
7731   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7732             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7733   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7734             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7735               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7736               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7737   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7738             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7739               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7740               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7741   }
7742 }
7743
7744 //===----------------------------------------------------------------------===//
7745 // VPERM - Permute instructions
7746 //
7747
7748 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7749                      ValueType OpVT> {
7750   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7751                    (ins VR256:$src1, VR256:$src2),
7752                    !strconcat(OpcodeStr,
7753                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7754                    [(set VR256:$dst,
7755                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7756   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7757                    (ins VR256:$src1, i256mem:$src2),
7758                    !strconcat(OpcodeStr,
7759                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7760                    [(set VR256:$dst,
7761                      (OpVT (X86VPermv VR256:$src1,
7762                             (bitconvert (mem_frag addr:$src2)))))]>,
7763                    VEX_4V;
7764 }
7765
7766 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7767 let ExeDomain = SSEPackedSingle in
7768 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7769
7770 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7771                          ValueType OpVT> {
7772   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7773                      (ins VR256:$src1, i8imm:$src2),
7774                      !strconcat(OpcodeStr,
7775                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7776                      [(set VR256:$dst,
7777                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7778   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7779                      (ins i256mem:$src1, i8imm:$src2),
7780                      !strconcat(OpcodeStr,
7781                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7782                      [(set VR256:$dst,
7783                        (OpVT (X86VPermi (mem_frag addr:$src1),
7784                               (i8 imm:$src2))))]>, VEX;
7785 }
7786
7787 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7788 let ExeDomain = SSEPackedDouble in
7789 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7790
7791 //===----------------------------------------------------------------------===//
7792 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7793 //
7794 let AddedComplexity = 1 in {
7795 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7796           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7797           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7798           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7799                             (i8 imm:$src3))))]>, VEX_4V;
7800 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7801           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7802           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7803           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7804                              (i8 imm:$src3)))]>, VEX_4V;
7805 }
7806
7807 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7808 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7809           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7810 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7811           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7812 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7813           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7814
7815 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7816                   (i8 imm:$imm))),
7817           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7818 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7819                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7820           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7821 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7822                   (i8 imm:$imm))),
7823           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7824 }
7825
7826
7827 //===----------------------------------------------------------------------===//
7828 // VINSERTI128 - Insert packed integer values
7829 //
7830 let neverHasSideEffects = 1 in {
7831 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7832           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7833           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7834           []>, VEX_4V;
7835 let mayLoad = 1 in
7836 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7837           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7838           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7839           []>, VEX_4V;
7840 }
7841
7842 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7843 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7844                                    (i32 imm)),
7845           (VINSERTI128rr VR256:$src1, VR128:$src2,
7846                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7847 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7848                                    (i32 imm)),
7849           (VINSERTI128rr VR256:$src1, VR128:$src2,
7850                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7851 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7852                                    (i32 imm)),
7853           (VINSERTI128rr VR256:$src1, VR128:$src2,
7854                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7855 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7856                                    (i32 imm)),
7857           (VINSERTI128rr VR256:$src1, VR128:$src2,
7858                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7859 }
7860
7861 //===----------------------------------------------------------------------===//
7862 // VEXTRACTI128 - Extract packed integer values
7863 //
7864 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7865           (ins VR256:$src1, i8imm:$src2),
7866           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7867           [(set VR128:$dst,
7868             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7869           VEX;
7870 let neverHasSideEffects = 1, mayStore = 1 in
7871 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7872           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7873           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7874
7875 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7876 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7877           (v2i64 (VEXTRACTI128rr
7878                     (v4i64 VR256:$src1),
7879                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7880 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7881           (v4i32 (VEXTRACTI128rr
7882                     (v8i32 VR256:$src1),
7883                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7884 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7885           (v8i16 (VEXTRACTI128rr
7886                     (v16i16 VR256:$src1),
7887                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7888 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7889           (v16i8 (VEXTRACTI128rr
7890                     (v32i8 VR256:$src1),
7891                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7892 }
7893
7894 //===----------------------------------------------------------------------===//
7895 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7896 //
7897 multiclass avx2_pmovmask<string OpcodeStr,
7898                          Intrinsic IntLd128, Intrinsic IntLd256,
7899                          Intrinsic IntSt128, Intrinsic IntSt256> {
7900   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7901              (ins VR128:$src1, i128mem:$src2),
7902              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7903              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7904   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7905              (ins VR256:$src1, i256mem:$src2),
7906              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7907              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7908   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7909              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7910              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7911              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7912   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7913              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7914              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7915              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7916 }
7917
7918 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7919                                 int_x86_avx2_maskload_d,
7920                                 int_x86_avx2_maskload_d_256,
7921                                 int_x86_avx2_maskstore_d,
7922                                 int_x86_avx2_maskstore_d_256>;
7923 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7924                                 int_x86_avx2_maskload_q,
7925                                 int_x86_avx2_maskload_q_256,
7926                                 int_x86_avx2_maskstore_q,
7927                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7928
7929
7930 //===----------------------------------------------------------------------===//
7931 // Variable Bit Shifts
7932 //
7933 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7934                           ValueType vt128, ValueType vt256> {
7935   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7936              (ins VR128:$src1, VR128:$src2),
7937              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7938              [(set VR128:$dst,
7939                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7940              VEX_4V;
7941   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7942              (ins VR128:$src1, i128mem:$src2),
7943              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7944              [(set VR128:$dst,
7945                (vt128 (OpNode VR128:$src1,
7946                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7947              VEX_4V;
7948   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7949              (ins VR256:$src1, VR256:$src2),
7950              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7951              [(set VR256:$dst,
7952                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7953              VEX_4V;
7954   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7955              (ins VR256:$src1, i256mem:$src2),
7956              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7957              [(set VR256:$dst,
7958                (vt256 (OpNode VR256:$src1,
7959                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7960              VEX_4V;
7961 }
7962
7963 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7964 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7965 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7966 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7967 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
7968
7969 //===----------------------------------------------------------------------===//
7970 // VGATHER - GATHER Operations
7971 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
7972                        X86MemOperand memop128, X86MemOperand memop256> {
7973   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
7974             (ins VR128:$src1, memop128:$src2, VR128:$mask),
7975             !strconcat(OpcodeStr,
7976               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7977             []>, VEX_4VOp3;
7978   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
7979             (ins RC256:$src1, memop256:$src2, RC256:$mask),
7980             !strconcat(OpcodeStr,
7981               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7982             []>, VEX_4VOp3, VEX_L;
7983 }
7984
7985 let Constraints = "$src1 = $dst, $mask = $mask_wb" in {
7986   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
7987   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
7988   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
7989   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
7990   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
7991   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
7992   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
7993   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
7994 }