lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 566   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 567             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 568   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 569             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 570
 571   // Move low f32 and clear high bits.
 572   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 573             (SUBREG_TO_REG (i32 0),
 574              (VMOVSSrr (v4f32 (V_SET0)),
 575                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 576   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 577             (SUBREG_TO_REG (i32 0),
 578              (VMOVSSrr (v4i32 (V_SET0)),
 579                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 580   }
 581
 582   let AddedComplexity = 20 in {
 583   // MOVSSrm zeros the high parts of the register; represent this
 584   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 585   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 586             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 587   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 589   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 590             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 591
 592   // MOVSDrm zeros the high parts of the register; represent this
 593   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 594   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 595             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 596   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 597             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 598   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 599             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 600   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 601             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 602   def : Pat<(v2f64 (X86vzload addr:$src)),
 603             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 604
 605   // Represent the same patterns above but in the form they appear for
 606   // 256-bit types
 607   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 608                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 610   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 611                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 612             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 613   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 614                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 615             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 616   }
 617   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 618                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 619             (SUBREG_TO_REG (i32 0),
 620                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 621                            sub_xmm)>;
 622   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 623                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 624             (SUBREG_TO_REG (i64 0),
 625                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 626                            sub_xmm)>;
 627   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 628                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 629             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 630
 631   // Move low f64 and clear high bits.
 632   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 633             (SUBREG_TO_REG (i32 0),
 634              (VMOVSDrr (v2f64 (V_SET0)),
 635                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 636
 637   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 638             (SUBREG_TO_REG (i32 0),
 639              (VMOVSDrr (v2i64 (V_SET0)),
 640                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 641
 642   // Extract and store.
 643   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 644                    addr:$dst),
 645             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 646   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 647                    addr:$dst),
 648             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 649
 650   // Shuffle with VMOVSS
 651   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 652             (VMOVSSrr (v4i32 VR128:$src1),
 653                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 654   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 655             (VMOVSSrr (v4f32 VR128:$src1),
 656                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 657
 658   // 256-bit variants
 659   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 660             (SUBREG_TO_REG (i32 0),
 661               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 662                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 663               sub_xmm)>;
 664   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 665             (SUBREG_TO_REG (i32 0),
 666               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 667                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 668               sub_xmm)>;
 669
 670   // Shuffle with VMOVSD
 671   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 672             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 673   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 677   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 678             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 679
 680   // 256-bit variants
 681   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 682             (SUBREG_TO_REG (i32 0),
 683               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 684                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 685               sub_xmm)>;
 686   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 687             (SUBREG_TO_REG (i32 0),
 688               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 689                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 690               sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 699   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 700             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 701   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 703   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 705 }
 706
 707 let Predicates = [HasSSE1] in {
 708   let AddedComplexity = 15 in {
 709   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 710   // MOVSS to the lower bits.
 711   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 712             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 713   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 714             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 715   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 716             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 717   }
 718
 719   let AddedComplexity = 20 in {
 720   // MOVSSrm already zeros the high parts of the register.
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 722             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 723   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 724             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 725   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 726             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 727   }
 728
 729   // Extract and store.
 730   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 731                    addr:$dst),
 732             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 733
 734   // Shuffle with MOVSS
 735   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 736             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 737   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 738             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 739 }
 740
 741 let Predicates = [HasSSE2] in {
 742   let AddedComplexity = 15 in {
 743   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 744   // MOVSD to the lower bits.
 745   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 746             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 747   }
 748
 749   let AddedComplexity = 20 in {
 750   // MOVSDrm already zeros the high parts of the register.
 751   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 752             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 753   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 754             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 755   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 756             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 757   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 758             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 759   def : Pat<(v2f64 (X86vzload addr:$src)),
 760             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 761   }
 762
 763   // Extract and store.
 764   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 765                    addr:$dst),
 766             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 767
 768   // Shuffle with MOVSD
 769   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 770             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 771   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 772             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 773   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777
 778   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 779   // is during lowering, where it's not possible to recognize the fold cause
 780   // it has two uses through a bitcast. One use disappears at isel time and the
 781   // fold opportunity reappears.
 782   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 789             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 790 }
 791
 792 //===----------------------------------------------------------------------===//
 793 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 794 //===----------------------------------------------------------------------===//
 795
 796 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 797                             X86MemOperand x86memop, PatFrag ld_frag,
 798                             string asm, Domain d,
 799                             OpndItins itins,
 800                             bit IsReMaterializable = 1> {
 801 let neverHasSideEffects = 1 in
 802   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 803               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 808 }
 809
 810 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 811                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 812                               TB, VEX;
 813 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 814                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 815                               TB, OpSize, VEX;
 816 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 817                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 818                               TB, VEX;
 819 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 820                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 821                               TB, OpSize, VEX;
 822
 823 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 824                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 825                               TB, VEX;
 826 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 827                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 828                               TB, OpSize, VEX;
 829 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 830                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 831                               TB, VEX;
 832 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 833                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 834                               TB, OpSize, VEX;
 835 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               TB;
 838 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               TB, OpSize;
 841 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               TB;
 844 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               TB, OpSize;
 847
 848 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 851                    IIC_SSE_MOVA_P_MR>, VEX;
 852 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 853                    "movapd\t{$src, $dst|$dst, $src}",
 854                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 855                    IIC_SSE_MOVA_P_MR>, VEX;
 856 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movups\t{$src, $dst|$dst, $src}",
 858                    [(store (v4f32 VR128:$src), addr:$dst)],
 859                    IIC_SSE_MOVU_P_MR>, VEX;
 860 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 861                    "movupd\t{$src, $dst|$dst, $src}",
 862                    [(store (v2f64 VR128:$src), addr:$dst)],
 863                    IIC_SSE_MOVU_P_MR>, VEX;
 864 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 865                    "movaps\t{$src, $dst|$dst, $src}",
 866                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 867                    IIC_SSE_MOVA_P_MR>, VEX;
 868 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 869                    "movapd\t{$src, $dst|$dst, $src}",
 870                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 871                    IIC_SSE_MOVA_P_MR>, VEX;
 872 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 873                    "movups\t{$src, $dst|$dst, $src}",
 874                    [(store (v8f32 VR256:$src), addr:$dst)],
 875                    IIC_SSE_MOVU_P_MR>, VEX;
 876 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 877                    "movupd\t{$src, $dst|$dst, $src}",
 878                    [(store (v4f64 VR256:$src), addr:$dst)],
 879                    IIC_SSE_MOVU_P_MR>, VEX;
 880
 881 // For disassembler
 882 let isCodeGenOnly = 1 in {
 883   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 884                           (ins VR128:$src),
 885                           "movaps\t{$src, $dst|$dst, $src}", [],
 886                           IIC_SSE_MOVA_P_RR>, VEX;
 887   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 888                            (ins VR128:$src),
 889                            "movapd\t{$src, $dst|$dst, $src}", [],
 890                            IIC_SSE_MOVA_P_RR>, VEX;
 891   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 892                            (ins VR128:$src),
 893                            "movups\t{$src, $dst|$dst, $src}", [],
 894                            IIC_SSE_MOVU_P_RR>, VEX;
 895   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 896                            (ins VR128:$src),
 897                            "movupd\t{$src, $dst|$dst, $src}", [],
 898                            IIC_SSE_MOVU_P_RR>, VEX;
 899   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 900                             (ins VR256:$src),
 901                             "movaps\t{$src, $dst|$dst, $src}", [],
 902                             IIC_SSE_MOVA_P_RR>, VEX;
 903   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 904                             (ins VR256:$src),
 905                             "movapd\t{$src, $dst|$dst, $src}", [],
 906                             IIC_SSE_MOVA_P_RR>, VEX;
 907   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 908                             (ins VR256:$src),
 909                             "movups\t{$src, $dst|$dst, $src}", [],
 910                             IIC_SSE_MOVU_P_RR>, VEX;
 911   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 912                             (ins VR256:$src),
 913                             "movupd\t{$src, $dst|$dst, $src}", [],
 914                             IIC_SSE_MOVU_P_RR>, VEX;
 915 }
 916
 917 let Predicates = [HasAVX] in {
 918 def : Pat<(v8i32 (X86vzmovl
 919                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 920           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 921 def : Pat<(v4i64 (X86vzmovl
 922                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v8f32 (X86vzmovl
 925                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v4f64 (X86vzmovl
 928                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 }
 931
 932
 933 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 934           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 935 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 936           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 937
 938 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 939                    "movaps\t{$src, $dst|$dst, $src}",
 940                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 941                    IIC_SSE_MOVA_P_MR>;
 942 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movapd\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movups\t{$src, $dst|$dst, $src}",
 948                    [(store (v4f32 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVU_P_MR>;
 950 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movupd\t{$src, $dst|$dst, $src}",
 952                    [(store (v2f64 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954
 955 // For disassembler
 956 let isCodeGenOnly = 1 in {
 957   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 958                          "movaps\t{$src, $dst|$dst, $src}", [],
 959                          IIC_SSE_MOVA_P_RR>;
 960   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 961                          "movapd\t{$src, $dst|$dst, $src}", [],
 962                          IIC_SSE_MOVA_P_RR>;
 963   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 964                          "movups\t{$src, $dst|$dst, $src}", [],
 965                          IIC_SSE_MOVU_P_RR>;
 966   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 967                          "movupd\t{$src, $dst|$dst, $src}", [],
 968                          IIC_SSE_MOVU_P_RR>;
 969 }
 970
 971 let Predicates = [HasAVX] in {
 972   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 975             (VMOVUPDmr addr:$dst, VR128:$src)>;
 976 }
 977
 978 let Predicates = [HasSSE1] in
 979   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 980             (MOVUPSmr addr:$dst, VR128:$src)>;
 981 let Predicates = [HasSSE2] in
 982   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 983             (MOVUPDmr addr:$dst, VR128:$src)>;
 984
 985 // Use vmovaps/vmovups for AVX integer load/store.
 986 let Predicates = [HasAVX] in {
 987   // 128-bit load/store
 988   def : Pat<(alignedloadv2i64 addr:$src),
 989             (VMOVAPSrm addr:$src)>;
 990   def : Pat<(loadv2i64 addr:$src),
 991             (VMOVUPSrm addr:$src)>;
 992
 993   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 994             (VMOVAPSmr addr:$dst, VR128:$src)>;
 995   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 996             (VMOVAPSmr addr:$dst, VR128:$src)>;
 997   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 998             (VMOVAPSmr addr:$dst, VR128:$src)>;
 999   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1000             (VMOVAPSmr addr:$dst, VR128:$src)>;
1001   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1002             (VMOVUPSmr addr:$dst, VR128:$src)>;
1003   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1004             (VMOVUPSmr addr:$dst, VR128:$src)>;
1005   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1006             (VMOVUPSmr addr:$dst, VR128:$src)>;
1007   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1008             (VMOVUPSmr addr:$dst, VR128:$src)>;
1009
1010   // 256-bit load/store
1011   def : Pat<(alignedloadv4i64 addr:$src),
1012             (VMOVAPSYrm addr:$src)>;
1013   def : Pat<(loadv4i64 addr:$src),
1014             (VMOVUPSYrm addr:$src)>;
1015   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1016             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1017   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1018             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1019   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1020             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1021   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1022             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1023   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1024             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1025   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1026             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1027   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1028             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1029   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1030             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1031 }
1032
1033 // Use movaps / movups for SSE integer load / store (one byte shorter).
1034 // The instructions selected below are then converted to MOVDQA/MOVDQU
1035 // during the SSE domain pass.
1036 let Predicates = [HasSSE1] in {
1037   def : Pat<(alignedloadv2i64 addr:$src),
1038             (MOVAPSrm addr:$src)>;
1039   def : Pat<(loadv2i64 addr:$src),
1040             (MOVUPSrm addr:$src)>;
1041
1042   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1043             (MOVAPSmr addr:$dst, VR128:$src)>;
1044   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1045             (MOVAPSmr addr:$dst, VR128:$src)>;
1046   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1047             (MOVAPSmr addr:$dst, VR128:$src)>;
1048   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1049             (MOVAPSmr addr:$dst, VR128:$src)>;
1050   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1051             (MOVUPSmr addr:$dst, VR128:$src)>;
1052   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1053             (MOVUPSmr addr:$dst, VR128:$src)>;
1054   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1055             (MOVUPSmr addr:$dst, VR128:$src)>;
1056   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1057             (MOVUPSmr addr:$dst, VR128:$src)>;
1058 }
1059
1060 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1061 // bits are disregarded. FIXME: Set encoding to pseudo!
1062 let neverHasSideEffects = 1 in {
1063 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1064                        "movaps\t{$src, $dst|$dst, $src}", [],
1065                        IIC_SSE_MOVA_P_RR>, VEX;
1066 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1067                        "movapd\t{$src, $dst|$dst, $src}", [],
1068                        IIC_SSE_MOVA_P_RR>, VEX;
1069 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1070                      "movaps\t{$src, $dst|$dst, $src}", [],
1071                      IIC_SSE_MOVA_P_RR>;
1072 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1073                      "movapd\t{$src, $dst|$dst, $src}", [],
1074                      IIC_SSE_MOVA_P_RR>;
1075 }
1076
1077 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1078 // bits are disregarded. FIXME: Set encoding to pseudo!
1079 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1080 let isCodeGenOnly = 1 in {
1081   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1082                          "movaps\t{$src, $dst|$dst, $src}",
1083                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1084                          IIC_SSE_MOVA_P_RM>, VEX;
1085   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1086                          "movapd\t{$src, $dst|$dst, $src}",
1087                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1088                          IIC_SSE_MOVA_P_RM>, VEX;
1089 }
1090 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                      "movaps\t{$src, $dst|$dst, $src}",
1092                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                      IIC_SSE_MOVA_P_RM>;
1094 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                      "movapd\t{$src, $dst|$dst, $src}",
1096                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                      IIC_SSE_MOVA_P_RM>;
1098 }
1099
1100 //===----------------------------------------------------------------------===//
1101 // SSE 1 & 2 - Move Low packed FP Instructions
1102 //===----------------------------------------------------------------------===//
1103
1104 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1105                                  SDNode psnode, SDNode pdnode, string base_opc,
1106                                  string asm_opr, InstrItinClass itin> {
1107   def PSrm : PI<opc, MRMSrcMem,
1108          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1109          !strconcat(base_opc, "s", asm_opr),
1110      [(set RC:$dst,
1111        (psnode RC:$src1,
1112               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1113               itin, SSEPackedSingle>, TB;
1114
1115   def PDrm : PI<opc, MRMSrcMem,
1116          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1117          !strconcat(base_opc, "d", asm_opr),
1118      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1119                               (scalar_to_vector (loadf64 addr:$src2)))))],
1120               itin, SSEPackedDouble>, TB, OpSize;
1121 }
1122
1123 let AddedComplexity = 20 in {
1124   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1125                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1126                      IIC_SSE_MOV_LH>, VEX_4V;
1127 }
1128 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1129   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1130                                    "\t{$src2, $dst|$dst, $src2}",
1131                                    IIC_SSE_MOV_LH>;
1132 }
1133
1134 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1135                    "movlps\t{$src, $dst|$dst, $src}",
1136                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1137                                  (iPTR 0))), addr:$dst)],
1138                                  IIC_SSE_MOV_LH>, VEX;
1139 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1140                    "movlpd\t{$src, $dst|$dst, $src}",
1141                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1142                                  (iPTR 0))), addr:$dst)],
1143                                  IIC_SSE_MOV_LH>, VEX;
1144 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1145                    "movlps\t{$src, $dst|$dst, $src}",
1146                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1147                                  (iPTR 0))), addr:$dst)],
1148                                  IIC_SSE_MOV_LH>;
1149 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1150                    "movlpd\t{$src, $dst|$dst, $src}",
1151                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1152                                  (iPTR 0))), addr:$dst)],
1153                                  IIC_SSE_MOV_LH>;
1154
1155 let Predicates = [HasAVX] in {
1156   // Shuffle with VMOVLPS
1157   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1158             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1160             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1161
1162   // Shuffle with VMOVLPD
1163   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1164             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1165   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1166             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1170                    addr:$src1),
1171             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v4i32 (X86Movlps
1173                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1174             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1175   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1176                    addr:$src1),
1177             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1178   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1181 }
1182
1183 let Predicates = [HasSSE1] in {
1184   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1185   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1186                                  (iPTR 0))), addr:$src1),
1187             (MOVLPSmr addr:$src1, VR128:$src2)>;
1188
1189   // Shuffle with MOVLPS
1190   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1191             (MOVLPSrm VR128:$src1, addr:$src2)>;
1192   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1193             (MOVLPSrm VR128:$src1, addr:$src2)>;
1194   def : Pat<(X86Movlps VR128:$src1,
1195                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1196             (MOVLPSrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1200                                       addr:$src1),
1201             (MOVLPSmr addr:$src1, VR128:$src2)>;
1202   def : Pat<(store (v4i32 (X86Movlps
1203                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1204                               addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206 }
1207
1208 let Predicates = [HasSSE2] in {
1209   // Shuffle with MOVLPD
1210   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1211             (MOVLPDrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1213             (MOVLPDrm VR128:$src1, addr:$src2)>;
1214
1215   // Store patterns
1216   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1217                            addr:$src1),
1218             (MOVLPDmr addr:$src1, VR128:$src2)>;
1219   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1220                            addr:$src1),
1221             (MOVLPDmr addr:$src1, VR128:$src2)>;
1222 }
1223
1224 //===----------------------------------------------------------------------===//
1225 // SSE 1 & 2 - Move Hi packed FP Instructions
1226 //===----------------------------------------------------------------------===//
1227
1228 let AddedComplexity = 20 in {
1229   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1230                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1231                      IIC_SSE_MOV_LH>, VEX_4V;
1232 }
1233 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1234   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1235                                    "\t{$src2, $dst|$dst, $src2}",
1236                                    IIC_SSE_MOV_LH>;
1237 }
1238
1239 // v2f64 extract element 1 is always custom lowered to unpack high to low
1240 // and extract element 0 so the non-store version isn't too horrible.
1241 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1242                    "movhps\t{$src, $dst|$dst, $src}",
1243                    [(store (f64 (vector_extract
1244                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                                             (bc_v2f64 (v4f32 VR128:$src))),
1246                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1247 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1248                    "movhpd\t{$src, $dst|$dst, $src}",
1249                    [(store (f64 (vector_extract
1250                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1251                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1252 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1253                    "movhps\t{$src, $dst|$dst, $src}",
1254                    [(store (f64 (vector_extract
1255                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1256                                             (bc_v2f64 (v4f32 VR128:$src))),
1257                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1258 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1259                    "movhpd\t{$src, $dst|$dst, $src}",
1260                    [(store (f64 (vector_extract
1261                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1262                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1263
1264 let Predicates = [HasAVX] in {
1265   // VMOVHPS patterns
1266   def : Pat<(X86Movlhps VR128:$src1,
1267                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1268             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1269   def : Pat<(X86Movlhps VR128:$src1,
1270                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1271             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1272
1273   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1274   // is during lowering, where it's not possible to recognize the load fold
1275   // cause it has two uses through a bitcast. One use disappears at isel time
1276   // and the fold opportunity reappears.
1277   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1278                       (scalar_to_vector (loadf64 addr:$src2)))),
1279             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1280 }
1281
1282 let Predicates = [HasSSE1] in {
1283   // MOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (MOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1289             (MOVHPSrm VR128:$src1, addr:$src2)>;
1290 }
1291
1292 let Predicates = [HasSSE2] in {
1293   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1294   // is during lowering, where it's not possible to recognize the load fold
1295   // cause it has two uses through a bitcast. One use disappears at isel time
1296   // and the fold opportunity reappears.
1297   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1298                       (scalar_to_vector (loadf64 addr:$src2)))),
1299             (MOVHPDrm VR128:$src1, addr:$src2)>;
1300 }
1301
1302 //===----------------------------------------------------------------------===//
1303 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1304 //===----------------------------------------------------------------------===//
1305
1306 let AddedComplexity = 20 in {
1307   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1308                                        (ins VR128:$src1, VR128:$src2),
1309                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1310                       [(set VR128:$dst,
1311                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1312                         IIC_SSE_MOV_LH>,
1313                       VEX_4V;
1314   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1315                                        (ins VR128:$src1, VR128:$src2),
1316                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1317                       [(set VR128:$dst,
1318                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1319                         IIC_SSE_MOV_LH>,
1320                       VEX_4V;
1321 }
1322 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1323   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movlhps\t{$src2, $dst|$dst, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>;
1329   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1330                                        (ins VR128:$src1, VR128:$src2),
1331                       "movhlps\t{$src2, $dst|$dst, $src2}",
1332                       [(set VR128:$dst,
1333                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1334                         IIC_SSE_MOV_LH>;
1335 }
1336
1337 let Predicates = [HasAVX] in {
1338   // MOVLHPS patterns
1339   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1340             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1341   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1342             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1343
1344   // MOVHLPS patterns
1345   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1346             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1347 }
1348
1349 let Predicates = [HasSSE1] in {
1350   // MOVLHPS patterns
1351   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1352             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1353   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1354             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1355
1356   // MOVHLPS patterns
1357   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1358             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1359 }
1360
1361 //===----------------------------------------------------------------------===//
1362 // SSE 1 & 2 - Conversion Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 def SSE_CVT_PD : OpndItins<
1366   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1367 >;
1368
1369 def SSE_CVT_PS : OpndItins<
1370   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1371 >;
1372
1373 def SSE_CVT_Scalar : OpndItins<
1374   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1375 >;
1376
1377 def SSE_CVT_SS2SI_32 : OpndItins<
1378   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1379 >;
1380
1381 def SSE_CVT_SS2SI_64 : OpndItins<
1382   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1383 >;
1384
1385 def SSE_CVT_SD2SI : OpndItins<
1386   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1387 >;
1388
1389 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1390                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1391                      string asm, OpndItins itins> {
1392   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1393                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1394                         itins.rr>;
1395   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1396                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1397                         itins.rm>;
1398 }
1399
1400 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1401                        X86MemOperand x86memop, string asm, Domain d,
1402                        OpndItins itins> {
1403 let neverHasSideEffects = 1 in {
1404   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1405              [], itins.rr, d>;
1406   let mayLoad = 1 in
1407   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1408              [], itins.rm, d>;
1409 }
1410 }
1411
1412 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1413                           X86MemOperand x86memop, string asm> {
1414 let neverHasSideEffects = 1 in {
1415   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1416               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1417   let mayLoad = 1 in
1418   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1419               (ins DstRC:$src1, x86memop:$src),
1420               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1421 } // neverHasSideEffects = 1
1422 }
1423
1424 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1425                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1426                                 SSE_CVT_SS2SI_32>,
1427                                 XS, VEX, VEX_LIG;
1428 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1429                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1430                                 SSE_CVT_SS2SI_64>,
1431                                 XS, VEX, VEX_W, VEX_LIG;
1432 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1433                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1434                                 SSE_CVT_SD2SI>,
1435                                 XD, VEX, VEX_LIG;
1436 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1437                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1438                                 SSE_CVT_SD2SI>,
1439                                 XD, VEX, VEX_W, VEX_LIG;
1440
1441 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1442 // register, but the same isn't true when only using memory operands,
1443 // provide other assembly "l" and "q" forms to address this explicitly
1444 // where appropriate to do so.
1445 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1446                                   XS, VEX_4V, VEX_LIG;
1447 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1448                                   XS, VEX_4V, VEX_W, VEX_LIG;
1449 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1450                                   XD, VEX_4V, VEX_LIG;
1451 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1452                                   XD, VEX_4V, VEX_W, VEX_LIG;
1453
1454 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1455                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1456 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1457                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1458
1459 let Predicates = [HasAVX], AddedComplexity = 1 in {
1460   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1461             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1462   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1463             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1464   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1465             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1466   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1467             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1468
1469   def : Pat<(f32 (sint_to_fp GR32:$src)),
1470             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1471   def : Pat<(f32 (sint_to_fp GR64:$src)),
1472             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1473   def : Pat<(f64 (sint_to_fp GR32:$src)),
1474             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1475   def : Pat<(f64 (sint_to_fp GR64:$src)),
1476             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1477 }
1478
1479 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1480                       "cvttss2si\t{$src, $dst|$dst, $src}",
1481                       SSE_CVT_SS2SI_32>, XS;
1482 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1483                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1484                       SSE_CVT_SS2SI_64>, XS, REX_W;
1485 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1486                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1487                       SSE_CVT_SD2SI>, XD;
1488 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1489                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1490                       SSE_CVT_SD2SI>, XD, REX_W;
1491 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1492                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1493                       SSE_CVT_Scalar>, XS;
1494 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1496                       SSE_CVT_Scalar>, XS, REX_W;
1497 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1498                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1499                       SSE_CVT_Scalar>, XD;
1500 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1501                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1502                       SSE_CVT_Scalar>, XD, REX_W;
1503
1504 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1505 // and/or XMM operand(s).
1506
1507 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1508                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1509                          string asm, OpndItins itins> {
1510   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1511               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1512               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1513   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1514               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1515               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1516 }
1517
1518 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1519                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1520                     PatFrag ld_frag, string asm, OpndItins itins,
1521                     bit Is2Addr = 1> {
1522   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1523               !if(Is2Addr,
1524                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1525                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1526               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1527               itins.rr>;
1528   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1529               (ins DstRC:$src1, x86memop:$src2),
1530               !if(Is2Addr,
1531                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1532                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1533               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1534               itins.rm>;
1535 }
1536
1537 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1538                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1539                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1540 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1541                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1542                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1543
1544 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1545                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1546 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1547                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1548
1549
1550 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1551           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1552           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1553 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1554           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1555           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1556           VEX_W;
1557 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1558           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1559           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1560 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1561           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1562           SSE_CVT_Scalar, 0>, XD,
1563           VEX_4V, VEX_W;
1564
1565 let Constraints = "$src1 = $dst" in {
1566   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1567                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1568                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1569   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1570                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1571                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1572   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1573                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1574                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1575   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1576                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1577                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1578 }
1579
1580 /// SSE 1 Only
1581
1582 // Aliases for intrinsics
1583 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1584                                     ssmem, sse_load_f32, "cvttss2si",
1585                                     SSE_CVT_SS2SI_32>, XS, VEX;
1586 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1587                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1588                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1589                                    XS, VEX, VEX_W;
1590 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1591                                     sdmem, sse_load_f64, "cvttsd2si",
1592                                     SSE_CVT_SD2SI>, XD, VEX;
1593 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1594                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1595                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1596                                   XD, VEX, VEX_W;
1597 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1598                                     ssmem, sse_load_f32, "cvttss2si",
1599                                     SSE_CVT_SS2SI_32>, XS;
1600 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1601                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1602                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1603 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1604                                     sdmem, sse_load_f64, "cvttsd2si",
1605                                     SSE_CVT_SD2SI>, XD;
1606 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1607                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1608                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1609
1610 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1611                                   ssmem, sse_load_f32, "cvtss2si{l}",
1612                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1613 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1614                                   ssmem, sse_load_f32, "cvtss2si{q}",
1615                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1616
1617 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1618                                ssmem, sse_load_f32, "cvtss2si{l}",
1619                                SSE_CVT_SS2SI_32>, XS;
1620 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1621                                  ssmem, sse_load_f32, "cvtss2si{q}",
1622                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1623
1624 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1625                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1626                                SSEPackedSingle, SSE_CVT_PS>,
1627                                TB, VEX, Requires<[HasAVX]>;
1628 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1629                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1630                                SSEPackedSingle, SSE_CVT_PS>,
1631                                TB, VEX, Requires<[HasAVX]>;
1632
1633 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1634                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1635                             SSEPackedSingle, SSE_CVT_PS>,
1636                             TB, Requires<[HasSSE2]>;
1637
1638 /// SSE 2 Only
1639
1640 // Convert scalar double to scalar single
1641 let neverHasSideEffects = 1 in {
1642 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1643                        (ins FR64:$src1, FR64:$src2),
1644                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1645                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1646 let mayLoad = 1 in
1647 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1648                        (ins FR64:$src1, f64mem:$src2),
1649                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1650                       [], IIC_SSE_CVT_Scalar_RM>,
1651                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1652 }
1653
1654 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1655           Requires<[HasAVX]>;
1656
1657 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1658                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1659                       [(set FR32:$dst, (fround FR64:$src))],
1660                       IIC_SSE_CVT_Scalar_RR>;
1661 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1662                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1663                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1664                       IIC_SSE_CVT_Scalar_RM>,
1665                       XD,
1666                   Requires<[HasSSE2, OptForSize]>;
1667
1668 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1669                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1670                       SSE_CVT_Scalar, 0>,
1671                       XS, VEX_4V;
1672 let Constraints = "$src1 = $dst" in
1673 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1674                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1675                       SSE_CVT_Scalar>, XS;
1676
1677 // Convert scalar single to scalar double
1678 // SSE2 instructions with XS prefix
1679 let neverHasSideEffects = 1 in {
1680 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1681                     (ins FR32:$src1, FR32:$src2),
1682                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1683                     [], IIC_SSE_CVT_Scalar_RR>,
1684                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1685 let mayLoad = 1 in
1686 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1687                     (ins FR32:$src1, f32mem:$src2),
1688                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1689                     [], IIC_SSE_CVT_Scalar_RM>,
1690                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1691 }
1692
1693 let Predicates = [HasAVX] in {
1694   def : Pat<(f64 (fextend FR32:$src)),
1695             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1696   def : Pat<(fextend (loadf32 addr:$src)),
1697             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1698   def : Pat<(extloadf32 addr:$src),
1699             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1700 }
1701
1702 def : Pat<(extloadf32 addr:$src),
1703           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1704           Requires<[HasAVX, OptForSpeed]>;
1705
1706 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1707                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1708                    [(set FR64:$dst, (fextend FR32:$src))],
1709                    IIC_SSE_CVT_Scalar_RR>, XS,
1710                  Requires<[HasSSE2]>;
1711 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1712                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1713                    [(set FR64:$dst, (extloadf32 addr:$src))],
1714                    IIC_SSE_CVT_Scalar_RM>, XS,
1715                  Requires<[HasSSE2, OptForSize]>;
1716
1717 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1718 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1719 // combine.
1720 // Since these loads aren't folded into the fextend, we have to match it
1721 // explicitly here.
1722 def : Pat<(fextend (loadf32 addr:$src)),
1723           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1724 def : Pat<(extloadf32 addr:$src),
1725           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1726
1727 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1728                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1729                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1730                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1731                                        VR128:$src2))],
1732                                        IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V,
1733                     Requires<[HasAVX]>;
1734 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1735                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1736                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        (load addr:$src2)))],
1739                                        IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V,
1740                     Requires<[HasAVX]>;
1741 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1742 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1743                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1744                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1745                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1746                                        VR128:$src2))],
1747                                        IIC_SSE_CVT_Scalar_RR>, XS,
1748                     Requires<[HasSSE2]>;
1749 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1750                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1751                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1752                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1753                                        (load addr:$src2)))],
1754                                        IIC_SSE_CVT_Scalar_RM>, XS,
1755                     Requires<[HasSSE2]>;
1756 }
1757
1758 // Convert packed single/double fp to doubleword
1759 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1760                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1762                        IIC_SSE_CVT_PS_RR>, VEX;
1763 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1764                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1765                        [(set VR128:$dst,
1766                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1767                        IIC_SSE_CVT_PS_RM>, VEX;
1768 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1769                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1770                         [(set VR256:$dst,
1771                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1772                         IIC_SSE_CVT_PS_RR>, VEX;
1773 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1774                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1775                         [(set VR256:$dst,
1776                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1777                         IIC_SSE_CVT_PS_RM>, VEX;
1778 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1779                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1780                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1781                      IIC_SSE_CVT_PS_RR>;
1782 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1783                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1784                      [(set VR128:$dst,
1785                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1786                      IIC_SSE_CVT_PS_RM>;
1787
1788
1789 // Convert Packed Double FP to Packed DW Integers
1790 let Predicates = [HasAVX] in {
1791 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1792 // register, but the same isn't true when using memory operands instead.
1793 // Provide other assembly rr and rm forms to address this explicitly.
1794 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1796                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1797                        VEX;
1798
1799 // XMM only
1800 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1801                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1802 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1803                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1804                        [(set VR128:$dst,
1805                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1806
1807 // YMM only
1808 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1809                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1810                        [(set VR128:$dst,
1811                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX;
1812 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1813                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1814                        [(set VR128:$dst,
1815                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1816                        VEX, VEX_L;
1817 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1818                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1819 }
1820
1821 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1822                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1823                       [(set VR128:$dst,
1824                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1825                       IIC_SSE_CVT_PD_RM>;
1826 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1827                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1828                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1829                       IIC_SSE_CVT_PD_RR>;
1830
1831 // Convert with truncation packed single/double fp to doubleword
1832 // SSE2 packed instructions with XS prefix
1833 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1834                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1835                         [(set VR128:$dst,
1836                           (int_x86_sse2_cvttps2dq VR128:$src))],
1837                           IIC_SSE_CVT_PS_RR>, VEX;
1838 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1839                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1840                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1841                                            (memopv4f32 addr:$src)))],
1842                                            IIC_SSE_CVT_PS_RM>, VEX;
1843 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1844                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1845                          [(set VR256:$dst,
1846                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1847                            IIC_SSE_CVT_PS_RR>, VEX;
1848 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1849                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1850                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1851                                             (memopv8f32 addr:$src)))],
1852                                             IIC_SSE_CVT_PS_RM>, VEX;
1853
1854 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1855                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1856                       [(set VR128:$dst,
1857                             (int_x86_sse2_cvttps2dq VR128:$src))],
1858                             IIC_SSE_CVT_PS_RR>;
1859 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1860                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1861                       [(set VR128:$dst,
1862                             (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1863                             IIC_SSE_CVT_PS_RM>;
1864
1865 let Predicates = [HasAVX] in {
1866   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1867             (VCVTDQ2PSrr VR128:$src)>;
1868   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1869             (VCVTDQ2PSrm addr:$src)>;
1870
1871   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1872             (VCVTDQ2PSrr VR128:$src)>;
1873   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1874             (VCVTDQ2PSrm addr:$src)>;
1875
1876   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1877             (VCVTTPS2DQrr VR128:$src)>;
1878   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1879             (VCVTTPS2DQrm addr:$src)>;
1880
1881   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1882             (VCVTDQ2PSYrr VR256:$src)>;
1883   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1884             (VCVTDQ2PSYrm addr:$src)>;
1885
1886   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1887             (VCVTTPS2DQYrr VR256:$src)>;
1888   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1889             (VCVTTPS2DQYrm addr:$src)>;
1890 }
1891
1892 let Predicates = [HasSSE2] in {
1893   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1894             (CVTDQ2PSrr VR128:$src)>;
1895   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1896             (CVTDQ2PSrm addr:$src)>;
1897
1898   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1899             (CVTDQ2PSrr VR128:$src)>;
1900   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1901             (CVTDQ2PSrm addr:$src)>;
1902
1903   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1904             (CVTTPS2DQrr VR128:$src)>;
1905   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1906             (CVTTPS2DQrm addr:$src)>;
1907 }
1908
1909 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1910                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1911                         [(set VR128:$dst,
1912                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1913                               IIC_SSE_CVT_PD_RR>, VEX;
1914
1915 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1916                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1917                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1918                       IIC_SSE_CVT_PD_RR>;
1919 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1920                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1921                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1922                                         (memopv2f64 addr:$src)))],
1923                                         IIC_SSE_CVT_PD_RM>;
1924
1925 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1926 // register, but the same isn't true when using memory operands instead.
1927 // Provide other assembly rr and rm forms to address this explicitly.
1928
1929 // XMM only
1930 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1931                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1932 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1933                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1934                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1935                                             (memopv2f64 addr:$src)))],
1936                          IIC_SSE_CVT_PD_RM>, VEX;
1937
1938 // YMM only
1939 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1940                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1941                          [(set VR128:$dst,
1942                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1943                          IIC_SSE_CVT_PD_RR>, VEX;
1944 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1945                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1946                          [(set VR128:$dst,
1947                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1948                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1949 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1950                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1951
1952 let Predicates = [HasAVX] in {
1953   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1954             (VCVTTPD2DQYrr VR256:$src)>;
1955   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1956             (VCVTTPD2DQYrm addr:$src)>;
1957 } // Predicates = [HasAVX]
1958
1959 // Convert packed single to packed double
1960 let Predicates = [HasAVX] in {
1961                   // SSE2 instructions without OpSize prefix
1962 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1963                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1964                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1965                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1966 let neverHasSideEffects = 1, mayLoad = 1 in
1967 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1968                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1969                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1970 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1971                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1972                      [(set VR256:$dst,
1973                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
1974                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1975 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1976                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1977                      [(set VR256:$dst,
1978                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
1979                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1980 }
1981
1982 let Predicates = [HasSSE2] in {
1983 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1984                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1985                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1986                        IIC_SSE_CVT_PD_RR>, TB;
1987 let neverHasSideEffects = 1, mayLoad = 1 in
1988 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1989                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
1990                        IIC_SSE_CVT_PD_RM>, TB;
1991 }
1992
1993 // Convert Packed DW Integers to Packed Double FP
1994 let Predicates = [HasAVX] in {
1995 let neverHasSideEffects = 1, mayLoad = 1 in
1996 def VCVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1997                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1998                      []>, VEX;
1999 def VCVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2000                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2001                      [(set VR128:$dst,
2002                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2003 def VCVTDQ2PDYrm  : SSDI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2004                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2005                      [(set VR256:$dst,
2006                        (int_x86_avx_cvtdq2_pd_256
2007                         (bitconvert (memopv2i64 addr:$src))))]>, VEX;
2008 def VCVTDQ2PDYrr  : SSDI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2009                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2010                      [(set VR256:$dst,
2011                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX;
2012 }
2013
2014 let neverHasSideEffects = 1, mayLoad = 1 in
2015 def CVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2016                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2017                        IIC_SSE_CVT_PD_RR>;
2018 def CVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2019                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2020                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2021                        IIC_SSE_CVT_PD_RM>;
2022
2023 // AVX 256-bit register conversion intrinsics
2024 let Predicates = [HasAVX] in {
2025   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2026             (VCVTDQ2PDYrr VR128:$src)>;
2027   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2028             (VCVTDQ2PDYrm addr:$src)>;
2029 } // Predicates = [HasAVX]
2030
2031 // Convert packed double to packed single
2032 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2033 // register, but the same isn't true when using memory operands instead.
2034 // Provide other assembly rr and rm forms to address this explicitly.
2035 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2036                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2037                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2038                        IIC_SSE_CVT_PD_RR>, VEX;
2039
2040 // XMM only
2041 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2042                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2043 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2044                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2045                         [(set VR128:$dst,
2046                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2047                         IIC_SSE_CVT_PD_RM>, VEX;
2048
2049 // YMM only
2050 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2051                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2052                         [(set VR128:$dst,
2053                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2054                         IIC_SSE_CVT_PD_RR>, VEX;
2055 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2056                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2057                         [(set VR128:$dst,
2058                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2059                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2060 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2061                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2062
2063 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2064                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2065                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2066                      IIC_SSE_CVT_PD_RR>;
2067 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2068                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2069                      [(set VR128:$dst,
2070                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2071                      IIC_SSE_CVT_PD_RM>;
2072
2073
2074 // AVX 256-bit register conversion intrinsics
2075 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2076 // whenever possible to avoid declaring two versions of each one.
2077 let Predicates = [HasAVX] in {
2078   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2079             (VCVTDQ2PSYrr VR256:$src)>;
2080   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2081             (VCVTDQ2PSYrm addr:$src)>;
2082
2083   // Match fround and fextend for 128/256-bit conversions
2084   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2085             (VCVTPD2PSYrr VR256:$src)>;
2086   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2087             (VCVTPD2PSYrm addr:$src)>;
2088
2089   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2090             (VCVTPS2PDYrr VR128:$src)>;
2091   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2092             (VCVTPS2PDYrm addr:$src)>;
2093 }
2094
2095 //===----------------------------------------------------------------------===//
2096 // SSE 1 & 2 - Compare Instructions
2097 //===----------------------------------------------------------------------===//
2098
2099 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2100 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2101                             Operand CC, SDNode OpNode, ValueType VT,
2102                             PatFrag ld_frag, string asm, string asm_alt,
2103                             OpndItins itins> {
2104   def rr : SIi8<0xC2, MRMSrcReg,
2105                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2106                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2107                 itins.rr>;
2108   def rm : SIi8<0xC2, MRMSrcMem,
2109                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2110                 [(set RC:$dst, (OpNode (VT RC:$src1),
2111                                          (ld_frag addr:$src2), imm:$cc))],
2112                                          itins.rm>;
2113
2114   // Accept explicit immediate argument form instead of comparison code.
2115   let neverHasSideEffects = 1 in {
2116     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2117                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2118                       IIC_SSE_ALU_F32S_RR>;
2119     let mayLoad = 1 in
2120     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2121                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2122                       IIC_SSE_ALU_F32S_RM>;
2123   }
2124 }
2125
2126 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2127                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2128                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2129                  SSE_ALU_F32S>,
2130                  XS, VEX_4V, VEX_LIG;
2131 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2132                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2133                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2134                  SSE_ALU_F32S>, // same latency as 32 bit compare
2135                  XD, VEX_4V, VEX_LIG;
2136
2137 let Constraints = "$src1 = $dst" in {
2138   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2139                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2140                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2141                   XS;
2142   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2143                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2144                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2145                   SSE_ALU_F32S>, // same latency as 32 bit compare
2146                   XD;
2147 }
2148
2149 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2150                          Intrinsic Int, string asm, OpndItins itins> {
2151   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2152                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2153                         [(set VR128:$dst, (Int VR128:$src1,
2154                                                VR128:$src, imm:$cc))],
2155                                                itins.rr>;
2156   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2157                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2158                         [(set VR128:$dst, (Int VR128:$src1,
2159                                                (load addr:$src), imm:$cc))],
2160                                                itins.rm>;
2161 }
2162
2163 // Aliases to match intrinsics which expect XMM operand(s).
2164 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2165                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2166                      SSE_ALU_F32S>,
2167                      XS, VEX_4V;
2168 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2169                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2170                      SSE_ALU_F32S>, // same latency as f32
2171                      XD, VEX_4V;
2172 let Constraints = "$src1 = $dst" in {
2173   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2174                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2175                        SSE_ALU_F32S>, XS;
2176   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2177                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2178                        SSE_ALU_F32S>, // same latency as f32
2179                        XD;
2180 }
2181
2182
2183 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2184 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2185                             ValueType vt, X86MemOperand x86memop,
2186                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2187   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2188                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2189                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2190                      IIC_SSE_COMIS_RR, d>;
2191   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2192                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2193                      [(set EFLAGS, (OpNode (vt RC:$src1),
2194                                            (ld_frag addr:$src2)))],
2195                                            IIC_SSE_COMIS_RM, d>;
2196 }
2197
2198 let Defs = [EFLAGS] in {
2199   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2200                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2201   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2202                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2203                                   VEX_LIG;
2204   let Pattern = []<dag> in {
2205     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2206                                     "comiss", SSEPackedSingle>, TB, VEX,
2207                                     VEX_LIG;
2208     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2209                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2210                                     VEX_LIG;
2211   }
2212
2213   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2214                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2215   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2216                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2217
2218   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2219                             load, "comiss", SSEPackedSingle>, TB, VEX;
2220   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2221                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2222   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2223                                   "ucomiss", SSEPackedSingle>, TB;
2224   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2225                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2226
2227   let Pattern = []<dag> in {
2228     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2229                                     "comiss", SSEPackedSingle>, TB;
2230     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2231                                     "comisd", SSEPackedDouble>, TB, OpSize;
2232   }
2233
2234   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2235                               load, "ucomiss", SSEPackedSingle>, TB;
2236   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2237                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2238
2239   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2240                                   "comiss", SSEPackedSingle>, TB;
2241   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2242                                   "comisd", SSEPackedDouble>, TB, OpSize;
2243 } // Defs = [EFLAGS]
2244
2245 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2246 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2247                             Operand CC, Intrinsic Int, string asm,
2248                             string asm_alt, Domain d> {
2249   def rri : PIi8<0xC2, MRMSrcReg,
2250              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2251              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2252              IIC_SSE_CMPP_RR, d>;
2253   def rmi : PIi8<0xC2, MRMSrcMem,
2254              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2255              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2256              IIC_SSE_CMPP_RM, d>;
2257
2258   // Accept explicit immediate argument form instead of comparison code.
2259   let neverHasSideEffects = 1 in {
2260     def rri_alt : PIi8<0xC2, MRMSrcReg,
2261                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2262                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2263     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2264                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2265                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2266   }
2267 }
2268
2269 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2270                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2271                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2272                SSEPackedSingle>, TB, VEX_4V;
2273 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2274                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2275                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2276                SSEPackedDouble>, TB, OpSize, VEX_4V;
2277 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2278                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2279                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2280                SSEPackedSingle>, TB, VEX_4V;
2281 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2282                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2283                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2284                SSEPackedDouble>, TB, OpSize, VEX_4V;
2285 let Constraints = "$src1 = $dst" in {
2286   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2287                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2288                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2289                  SSEPackedSingle>, TB;
2290   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2291                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2292                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2293                  SSEPackedDouble>, TB, OpSize;
2294 }
2295
2296 let Predicates = [HasAVX] in {
2297 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2298           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2299 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2300           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2301 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2302           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2303 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2304           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2305
2306 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2307           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2308 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2309           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2310 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2311           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2312 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2313           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2314 }
2315
2316 let Predicates = [HasSSE1] in {
2317 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2318           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2319 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2320           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2321 }
2322
2323 let Predicates = [HasSSE2] in {
2324 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2325           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2326 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2327           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2328 }
2329
2330 //===----------------------------------------------------------------------===//
2331 // SSE 1 & 2 - Shuffle Instructions
2332 //===----------------------------------------------------------------------===//
2333
2334 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2335 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2336                          ValueType vt, string asm, PatFrag mem_frag,
2337                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2338   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2339                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2340                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2341                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2342   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2343     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2344                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2345                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2346                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2347 }
2348
2349 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2350            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2351            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2352 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2353            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2354            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2355 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2356            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2357            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2358 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2359            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2360            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2361
2362 let Constraints = "$src1 = $dst" in {
2363   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2364                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2365                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2366                     TB;
2367   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2368                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2369                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2370                     TB, OpSize;
2371 }
2372
2373 let Predicates = [HasAVX] in {
2374   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2375                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2376             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2377   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2378             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2379
2380   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2381                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2382             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2383   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2384             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2385
2386   // 256-bit patterns
2387   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2388             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2389   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2390                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2391             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2392
2393   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2394             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2395   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2396                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2397             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2398 }
2399
2400 let Predicates = [HasSSE1] in {
2401   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2402                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2403             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2404   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2405             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2406 }
2407
2408 let Predicates = [HasSSE2] in {
2409   // Generic SHUFPD patterns
2410   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2411                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2412             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2413   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2414             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2415 }
2416
2417 //===----------------------------------------------------------------------===//
2418 // SSE 1 & 2 - Unpack Instructions
2419 //===----------------------------------------------------------------------===//
2420
2421 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2422 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2423                                    PatFrag mem_frag, RegisterClass RC,
2424                                    X86MemOperand x86memop, string asm,
2425                                    Domain d> {
2426     def rr : PI<opc, MRMSrcReg,
2427                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2428                 asm, [(set RC:$dst,
2429                            (vt (OpNode RC:$src1, RC:$src2)))],
2430                            IIC_SSE_UNPCK, d>;
2431     def rm : PI<opc, MRMSrcMem,
2432                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2433                 asm, [(set RC:$dst,
2434                            (vt (OpNode RC:$src1,
2435                                        (mem_frag addr:$src2))))],
2436                                        IIC_SSE_UNPCK, d>;
2437 }
2438
2439 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2440       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2441                      SSEPackedSingle>, TB, VEX_4V;
2442 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2443       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2444                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2445 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2446       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2447                      SSEPackedSingle>, TB, VEX_4V;
2448 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2449       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2450                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2451
2452 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2453       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2454                      SSEPackedSingle>, TB, VEX_4V;
2455 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2456       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2457                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2458 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2459       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2460                      SSEPackedSingle>, TB, VEX_4V;
2461 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2462       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2463                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2464
2465 let Constraints = "$src1 = $dst" in {
2466   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2467         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2468                        SSEPackedSingle>, TB;
2469   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2470         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2471                        SSEPackedDouble>, TB, OpSize;
2472   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2473         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2474                        SSEPackedSingle>, TB;
2475   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2476         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2477                        SSEPackedDouble>, TB, OpSize;
2478 } // Constraints = "$src1 = $dst"
2479
2480 let Predicates = [HasAVX], AddedComplexity = 1 in {
2481   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2482   // problem is during lowering, where it's not possible to recognize the load
2483   // fold cause it has two uses through a bitcast. One use disappears at isel
2484   // time and the fold opportunity reappears.
2485   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2486             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2487 }
2488
2489 let Predicates = [HasSSE2] in {
2490   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2491   // problem is during lowering, where it's not possible to recognize the load
2492   // fold cause it has two uses through a bitcast. One use disappears at isel
2493   // time and the fold opportunity reappears.
2494   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2495             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2496 }
2497
2498 //===----------------------------------------------------------------------===//
2499 // SSE 1 & 2 - Extract Floating-Point Sign mask
2500 //===----------------------------------------------------------------------===//
2501
2502 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2503 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2504                                 Domain d> {
2505   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2506                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2507                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2508   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2509                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2510                 IIC_SSE_MOVMSK, d>, REX_W;
2511 }
2512
2513 let Predicates = [HasAVX] in {
2514   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2515                                         "movmskps", SSEPackedSingle>, TB, VEX;
2516   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2517                                         "movmskpd", SSEPackedDouble>, TB,
2518                                         OpSize, VEX;
2519   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2520                                         "movmskps", SSEPackedSingle>, TB, VEX;
2521   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2522                                         "movmskpd", SSEPackedDouble>, TB,
2523                                         OpSize, VEX;
2524
2525   def : Pat<(i32 (X86fgetsign FR32:$src)),
2526             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2527   def : Pat<(i64 (X86fgetsign FR32:$src)),
2528             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2529   def : Pat<(i32 (X86fgetsign FR64:$src)),
2530             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2531   def : Pat<(i64 (X86fgetsign FR64:$src)),
2532             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2533
2534   // Assembler Only
2535   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2536              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2537              SSEPackedSingle>, TB, VEX;
2538   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2539              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2540              SSEPackedDouble>, TB,
2541              OpSize, VEX;
2542   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2543              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2544              SSEPackedSingle>, TB, VEX;
2545   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2546              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2547              SSEPackedDouble>, TB,
2548              OpSize, VEX;
2549 }
2550
2551 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2552                                      SSEPackedSingle>, TB;
2553 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2554                                      SSEPackedDouble>, TB, OpSize;
2555
2556 def : Pat<(i32 (X86fgetsign FR32:$src)),
2557           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2558       Requires<[HasSSE1]>;
2559 def : Pat<(i64 (X86fgetsign FR32:$src)),
2560           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2561       Requires<[HasSSE1]>;
2562 def : Pat<(i32 (X86fgetsign FR64:$src)),
2563           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2564       Requires<[HasSSE2]>;
2565 def : Pat<(i64 (X86fgetsign FR64:$src)),
2566           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2567       Requires<[HasSSE2]>;
2568
2569 //===---------------------------------------------------------------------===//
2570 // SSE2 - Packed Integer Logical Instructions
2571 //===---------------------------------------------------------------------===//
2572
2573 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2574
2575 /// PDI_binop_rm - Simple SSE2 binary operator.
2576 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2577                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2578                         X86MemOperand x86memop,
2579                         OpndItins itins,
2580                         bit IsCommutable = 0,
2581                         bit Is2Addr = 1> {
2582   let isCommutable = IsCommutable in
2583   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2584        (ins RC:$src1, RC:$src2),
2585        !if(Is2Addr,
2586            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2587            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2588        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2589   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2590        (ins RC:$src1, x86memop:$src2),
2591        !if(Is2Addr,
2592            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2593            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2594        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2595                                      (bitconvert (memop_frag addr:$src2)))))],
2596                                      itins.rm>;
2597 }
2598 } // ExeDomain = SSEPackedInt
2599
2600 // These are ordered here for pattern ordering requirements with the fp versions
2601
2602 let Predicates = [HasAVX] in {
2603 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2604                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2605 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2606                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2607 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2608                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2609 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2610                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2611 }
2612
2613 let Constraints = "$src1 = $dst" in {
2614 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2615                          i128mem, SSE_BIT_ITINS_P, 1>;
2616 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2617                          i128mem, SSE_BIT_ITINS_P, 1>;
2618 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2619                          i128mem, SSE_BIT_ITINS_P, 1>;
2620 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2621                           i128mem, SSE_BIT_ITINS_P, 0>;
2622 } // Constraints = "$src1 = $dst"
2623
2624 let Predicates = [HasAVX2] in {
2625 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2626                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2627 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2628                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2629 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2630                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2631 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2632                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2633 }
2634
2635 //===----------------------------------------------------------------------===//
2636 // SSE 1 & 2 - Logical Instructions
2637 //===----------------------------------------------------------------------===//
2638
2639 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2640 ///
2641 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2642                                        SDNode OpNode, OpndItins itins> {
2643   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2644               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2645               TB, VEX_4V;
2646
2647   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2648         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2649         TB, OpSize, VEX_4V;
2650
2651   let Constraints = "$src1 = $dst" in {
2652     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2653                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2654                 TB;
2655
2656     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2657                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2658                 TB, OpSize;
2659   }
2660 }
2661
2662 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2663 let mayLoad = 0 in {
2664   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2665                 SSE_BIT_ITINS_P>;
2666   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2667                 SSE_BIT_ITINS_P>;
2668   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2669                 SSE_BIT_ITINS_P>;
2670 }
2671
2672 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2673   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2674                 SSE_BIT_ITINS_P>;
2675
2676 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2677 ///
2678 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2679                                    SDNode OpNode> {
2680   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2681   // are all promoted to v2i64, and the patterns are covered by the int
2682   // version. This is needed in SSE only, because v2i64 isn't supported on
2683   // SSE1, but only on SSE2.
2684   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2685        !strconcat(OpcodeStr, "ps"), f128mem, [],
2686        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2687                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2688
2689   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2690        !strconcat(OpcodeStr, "pd"), f128mem,
2691        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2692                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2693        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2694                                  (memopv2i64 addr:$src2)))], 0>,
2695                                                  TB, OpSize, VEX_4V;
2696   let Constraints = "$src1 = $dst" in {
2697     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2698          !strconcat(OpcodeStr, "ps"), f128mem,
2699          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2700          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2701                                    (memopv2i64 addr:$src2)))]>, TB;
2702
2703     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2704          !strconcat(OpcodeStr, "pd"), f128mem,
2705          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2706                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2707          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2708                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2709   }
2710 }
2711
2712 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2713 ///
2714 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2715                                      SDNode OpNode> {
2716     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2717           !strconcat(OpcodeStr, "ps"), f256mem,
2718           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2719           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2720                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2721
2722     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2723           !strconcat(OpcodeStr, "pd"), f256mem,
2724           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2725                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2726           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2727                                     (memopv4i64 addr:$src2)))], 0>,
2728                                     TB, OpSize, VEX_4V;
2729 }
2730
2731 // AVX 256-bit packed logical ops forms
2732 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2733 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2734 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2735 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2736
2737 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2738 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2739 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2740 let isCommutable = 0 in
2741   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2742
2743 //===----------------------------------------------------------------------===//
2744 // SSE 1 & 2 - Arithmetic Instructions
2745 //===----------------------------------------------------------------------===//
2746
2747 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2748 /// vector forms.
2749 ///
2750 /// In addition, we also have a special variant of the scalar form here to
2751 /// represent the associated intrinsic operation.  This form is unlike the
2752 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2753 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2754 ///
2755 /// These three forms can each be reg+reg or reg+mem.
2756 ///
2757
2758 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2759 /// classes below
2760 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2761                                   SizeItins itins,
2762                                   bit Is2Addr = 1> {
2763   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2764                             OpNode, FR32, f32mem,
2765                             itins.s, Is2Addr>, XS;
2766   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2767                             OpNode, FR64, f64mem,
2768                             itins.d, Is2Addr>, XD;
2769 }
2770
2771 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2772                                    SizeItins itins,
2773                                    bit Is2Addr = 1> {
2774   let mayLoad = 0 in {
2775   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2776               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2777               TB;
2778   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2779               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2780               TB, OpSize;
2781   }
2782 }
2783
2784 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2785                                     SDNode OpNode,
2786                                     SizeItins itins> {
2787   let mayLoad = 0 in {
2788     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2789                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2790                 TB;
2791     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2792                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2793                 TB, OpSize;
2794   }
2795 }
2796
2797 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2798                                       SizeItins itins,
2799                                       bit Is2Addr = 1> {
2800   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2801      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2802      itins.s, Is2Addr>, XS;
2803   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2804      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2805      itins.d, Is2Addr>, XD;
2806 }
2807
2808 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2809                                       SizeItins itins,
2810                                       bit Is2Addr = 1> {
2811   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2812      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2813                               SSEPackedSingle, itins.s, Is2Addr>,
2814                               TB;
2815
2816   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2817      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2818                               SSEPackedDouble, itins.d, Is2Addr>,
2819                               TB, OpSize;
2820 }
2821
2822 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2823                                         SizeItins itins> {
2824   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2825      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2826       SSEPackedSingle, itins.s, 0>, TB;
2827
2828   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2829      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2830       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2831 }
2832
2833 // Binary Arithmetic instructions
2834 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2835             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2836               VEX_4V, VEX_LIG;
2837 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2838             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2839               VEX_4V;
2840 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2841             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2842               VEX_4V, VEX_LIG;
2843 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2844             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2845               VEX_4V;
2846
2847 let isCommutable = 0 in {
2848   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2849               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2850                 VEX_4V, VEX_LIG;
2851   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2852               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>, VEX_4V;
2853   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2854               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2855                 VEX_4V, VEX_LIG;
2856   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2857               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2858                 VEX_4V;
2859   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2860               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2861                 VEX_4V, VEX_LIG;
2862   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2863               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2864               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2865               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2866                 VEX_4V;
2867   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2868               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2869                 VEX_4V, VEX_LIG;
2870   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2871               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2872               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2873               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2874                 VEX_4V;
2875 }
2876
2877 let Constraints = "$src1 = $dst" in {
2878   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2879              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2880              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2881   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2882              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2883              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2884
2885   let isCommutable = 0 in {
2886     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2887                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2888                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2889     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2890                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2891                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2892     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2893                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2894                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2895                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2896     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2897                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2898                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2899                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2900   }
2901 }
2902
2903 /// Unop Arithmetic
2904 /// In addition, we also have a special variant of the scalar form here to
2905 /// represent the associated intrinsic operation.  This form is unlike the
2906 /// plain scalar form, in that it takes an entire vector (instead of a
2907 /// scalar) and leaves the top elements undefined.
2908 ///
2909 /// And, we have a special variant form for a full-vector intrinsic form.
2910
2911 def SSE_SQRTP : OpndItins<
2912   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2913 >;
2914
2915 def SSE_SQRTS : OpndItins<
2916   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2917 >;
2918
2919 def SSE_RCPP : OpndItins<
2920   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2921 >;
2922
2923 def SSE_RCPS : OpndItins<
2924   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2925 >;
2926
2927 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2928 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2929                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2930   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2931                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2932                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2933   // For scalar unary operations, fold a load into the operation
2934   // only in OptForSize mode. It eliminates an instruction, but it also
2935   // eliminates a whole-register clobber (the load), so it introduces a
2936   // partial register update condition.
2937   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2938                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2939                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2940             Requires<[HasSSE1, OptForSize]>;
2941   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2942                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2943                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2944   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2945                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2946                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2947 }
2948
2949 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2950 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2951   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2952                 !strconcat(OpcodeStr,
2953                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2954   let mayLoad = 1 in
2955   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2956                 !strconcat(OpcodeStr,
2957                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2958   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2959                 (ins VR128:$src1, ssmem:$src2),
2960                 !strconcat(OpcodeStr,
2961                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2962 }
2963
2964 /// sse1_fp_unop_p - SSE1 unops in packed form.
2965 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2966                           OpndItins itins> {
2967   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2968               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2969               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
2970   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2971                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2972                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
2973 }
2974
2975 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2976 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
2977                             OpndItins itins> {
2978   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2979               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2980               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
2981               itins.rr>;
2982   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2983                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2984                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
2985                 itins.rm>;
2986 }
2987
2988 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2989 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2990                               Intrinsic V4F32Int, OpndItins itins> {
2991   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2992                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2993                     [(set VR128:$dst, (V4F32Int VR128:$src))],
2994                     itins.rr>;
2995   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2996                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2997                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
2998                     itins.rm>;
2999 }
3000
3001 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3002 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3003                                 Intrinsic V4F32Int, OpndItins itins> {
3004   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3005                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3006                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3007                     itins.rr>;
3008   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3009                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3010                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3011                     itins.rm>;
3012 }
3013
3014 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3015 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3016                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3017   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3018                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3019                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3020   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3021   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3022                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3023                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3024             Requires<[HasSSE2, OptForSize]>;
3025   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3026                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3027                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3028   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3029                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3030                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3031 }
3032
3033 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3034 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3035   let neverHasSideEffects = 1 in {
3036   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3037                !strconcat(OpcodeStr,
3038                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3039   let mayLoad = 1 in
3040   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3041                !strconcat(OpcodeStr,
3042                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3043   }
3044   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3045                (ins VR128:$src1, sdmem:$src2),
3046                !strconcat(OpcodeStr,
3047                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3048 }
3049
3050 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3051 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3052                           SDNode OpNode, OpndItins itins> {
3053   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3054               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3055               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3056   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3057                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3058                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3059 }
3060
3061 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3062 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3063                           OpndItins itins> {
3064   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3065               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3066               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3067               itins.rr>;
3068   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3069                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3070                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3071                 itins.rm>;
3072 }
3073
3074 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3075 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3076                               Intrinsic V2F64Int, OpndItins itins> {
3077   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3078                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3079                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3080                     itins.rr>;
3081   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3082                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3083                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3084                     itins.rm>;
3085 }
3086
3087 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3088 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3089                                 Intrinsic V2F64Int, OpndItins itins> {
3090   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3091                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3092                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3093                     itins.rr>;
3094   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3095                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3096                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3097                     itins.rm>;
3098 }
3099
3100 let Predicates = [HasAVX] in {
3101   // Square root.
3102   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3103                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3104
3105   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3106                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3107                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3108                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3109                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3110                                    SSE_SQRTP>,
3111                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3112                                     SSE_SQRTP>,
3113                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3114                                     SSE_SQRTP>,
3115                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3116                                     SSE_SQRTP>,
3117                 VEX;
3118
3119   // Reciprocal approximations. Note that these typically require refinement
3120   // in order to obtain suitable precision.
3121   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3122   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3123                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3124                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3125                                     SSE_SQRTP>,
3126                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3127                                     SSE_SQRTP>, VEX;
3128
3129   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3130   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3131                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3132                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3133                                     SSE_RCPP>,
3134                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3135                                     SSE_RCPP>, VEX;
3136 }
3137
3138 let AddedComplexity = 1 in {
3139 def : Pat<(f32 (fsqrt FR32:$src)),
3140           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3141 def : Pat<(f32 (fsqrt (load addr:$src))),
3142           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3143           Requires<[HasAVX, OptForSize]>;
3144 def : Pat<(f64 (fsqrt FR64:$src)),
3145           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3146 def : Pat<(f64 (fsqrt (load addr:$src))),
3147           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3148           Requires<[HasAVX, OptForSize]>;
3149
3150 def : Pat<(f32 (X86frsqrt FR32:$src)),
3151           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3152 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3153           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3154           Requires<[HasAVX, OptForSize]>;
3155
3156 def : Pat<(f32 (X86frcp FR32:$src)),
3157           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3158 def : Pat<(f32 (X86frcp (load addr:$src))),
3159           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3160           Requires<[HasAVX, OptForSize]>;
3161 }
3162
3163 let Predicates = [HasAVX], AddedComplexity = 1 in {
3164   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3165             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3166                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3167                               VR128)>;
3168   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3169             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3170
3171   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3172             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3173                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3174                               VR128)>;
3175   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3176             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3177
3178   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3179             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3180                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3181                               VR128)>;
3182   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3183             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3184
3185   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3186             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3187                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3188                               VR128)>;
3189   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3190             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3191 }
3192
3193 // Square root.
3194 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3195                             SSE_SQRTS>,
3196              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3197              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3198              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3199                             SSE_SQRTS>,
3200              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3201              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3202
3203 // Reciprocal approximations. Note that these typically require refinement
3204 // in order to obtain suitable precision.
3205 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3206                             SSE_SQRTS>,
3207              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3208              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3209                             SSE_SQRTS>;
3210 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3211                             SSE_RCPS>,
3212              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3213              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3214
3215 // There is no f64 version of the reciprocal approximation instructions.
3216
3217 //===----------------------------------------------------------------------===//
3218 // SSE 1 & 2 - Non-temporal stores
3219 //===----------------------------------------------------------------------===//
3220
3221 let AddedComplexity = 400 in { // Prefer non-temporal versions
3222   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3223                        (ins f128mem:$dst, VR128:$src),
3224                        "movntps\t{$src, $dst|$dst, $src}",
3225                        [(alignednontemporalstore (v4f32 VR128:$src),
3226                                                  addr:$dst)],
3227                                                  IIC_SSE_MOVNT>, VEX;
3228   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3229                        (ins f128mem:$dst, VR128:$src),
3230                        "movntpd\t{$src, $dst|$dst, $src}",
3231                        [(alignednontemporalstore (v2f64 VR128:$src),
3232                                                  addr:$dst)],
3233                                                  IIC_SSE_MOVNT>, VEX;
3234
3235   let ExeDomain = SSEPackedInt in
3236   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3237                            (ins f128mem:$dst, VR128:$src),
3238                            "movntdq\t{$src, $dst|$dst, $src}",
3239                            [(alignednontemporalstore (v2i64 VR128:$src),
3240                                                      addr:$dst)],
3241                                                      IIC_SSE_MOVNT>, VEX;
3242
3243   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3244             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3245
3246   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3247                        (ins f256mem:$dst, VR256:$src),
3248                        "movntps\t{$src, $dst|$dst, $src}",
3249                        [(alignednontemporalstore (v8f32 VR256:$src),
3250                                                  addr:$dst)],
3251                                                  IIC_SSE_MOVNT>, VEX;
3252   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3253                        (ins f256mem:$dst, VR256:$src),
3254                        "movntpd\t{$src, $dst|$dst, $src}",
3255                        [(alignednontemporalstore (v4f64 VR256:$src),
3256                                                  addr:$dst)],
3257                                                  IIC_SSE_MOVNT>, VEX;
3258   let ExeDomain = SSEPackedInt in
3259   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3260                       (ins f256mem:$dst, VR256:$src),
3261                       "movntdq\t{$src, $dst|$dst, $src}",
3262                       [(alignednontemporalstore (v4i64 VR256:$src),
3263                                                 addr:$dst)],
3264                                                 IIC_SSE_MOVNT>, VEX;
3265 }
3266
3267 let AddedComplexity = 400 in { // Prefer non-temporal versions
3268 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3269                     "movntps\t{$src, $dst|$dst, $src}",
3270                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3271                     IIC_SSE_MOVNT>;
3272 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3273                     "movntpd\t{$src, $dst|$dst, $src}",
3274                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3275                     IIC_SSE_MOVNT>;
3276
3277 let ExeDomain = SSEPackedInt in
3278 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3279                     "movntdq\t{$src, $dst|$dst, $src}",
3280                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3281                     IIC_SSE_MOVNT>;
3282
3283 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3284           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3285
3286 // There is no AVX form for instructions below this point
3287 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3288                  "movnti{l}\t{$src, $dst|$dst, $src}",
3289                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3290                  IIC_SSE_MOVNT>,
3291                TB, Requires<[HasSSE2]>;
3292 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3293                      "movnti{q}\t{$src, $dst|$dst, $src}",
3294                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3295                      IIC_SSE_MOVNT>,
3296                   TB, Requires<[HasSSE2]>;
3297 }
3298
3299 //===----------------------------------------------------------------------===//
3300 // SSE 1 & 2 - Prefetch and memory fence
3301 //===----------------------------------------------------------------------===//
3302
3303 // Prefetch intrinsic.
3304 let Predicates = [HasSSE1] in {
3305 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3306     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3307     IIC_SSE_PREFETCH>, TB;
3308 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3309     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3310     IIC_SSE_PREFETCH>, TB;
3311 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3312     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3313     IIC_SSE_PREFETCH>, TB;
3314 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3315     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3316     IIC_SSE_PREFETCH>, TB;
3317 }
3318
3319 // Flush cache
3320 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3321                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3322                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3323
3324 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3325 // was introduced with SSE2, it's backward compatible.
3326 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3327
3328 // Load, store, and memory fence
3329 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3330                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3331                TB, Requires<[HasSSE1]>;
3332 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3333                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3334                TB, Requires<[HasSSE2]>;
3335 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3336                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3337                TB, Requires<[HasSSE2]>;
3338
3339 def : Pat<(X86SFence), (SFENCE)>;
3340 def : Pat<(X86LFence), (LFENCE)>;
3341 def : Pat<(X86MFence), (MFENCE)>;
3342
3343 //===----------------------------------------------------------------------===//
3344 // SSE 1 & 2 - Load/Store XCSR register
3345 //===----------------------------------------------------------------------===//
3346
3347 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3348                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3349                   IIC_SSE_LDMXCSR>, VEX;
3350 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3351                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3352                   IIC_SSE_STMXCSR>, VEX;
3353
3354 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3355                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3356                   IIC_SSE_LDMXCSR>;
3357 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3358                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3359                   IIC_SSE_STMXCSR>;
3360
3361 //===---------------------------------------------------------------------===//
3362 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3363 //===---------------------------------------------------------------------===//
3364
3365 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3366
3367 let neverHasSideEffects = 1 in {
3368 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3369                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3370                     VEX;
3371 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3372                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3373                     VEX;
3374 }
3375 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3376                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3377                     VEX;
3378 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3379                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3380                     VEX;
3381
3382 // For Disassembler
3383 let isCodeGenOnly = 1 in {
3384 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3385                         "movdqa\t{$src, $dst|$dst, $src}", [],
3386                         IIC_SSE_MOVA_P_RR>,
3387                         VEX;
3388 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3389                         "movdqa\t{$src, $dst|$dst, $src}", [],
3390                         IIC_SSE_MOVA_P_RR>,
3391                         VEX;
3392 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3393                         "movdqu\t{$src, $dst|$dst, $src}", [],
3394                         IIC_SSE_MOVU_P_RR>,
3395                         VEX;
3396 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3397                         "movdqu\t{$src, $dst|$dst, $src}", [],
3398                         IIC_SSE_MOVU_P_RR>,
3399                         VEX;
3400 }
3401
3402 let canFoldAsLoad = 1, mayLoad = 1 in {
3403 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3404                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3405                    VEX;
3406 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3407                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3408                    VEX;
3409 let Predicates = [HasAVX] in {
3410   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3411                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3412                     XS, VEX;
3413   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3414                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3415                     XS, VEX;
3416 }
3417 }
3418
3419 let mayStore = 1 in {
3420 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3421                      (ins i128mem:$dst, VR128:$src),
3422                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3423                      VEX;
3424 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3425                      (ins i256mem:$dst, VR256:$src),
3426                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3427                      VEX;
3428 let Predicates = [HasAVX] in {
3429 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3430                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3431                   XS, VEX;
3432 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3433                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3434                   XS, VEX;
3435 }
3436 }
3437
3438 let neverHasSideEffects = 1 in
3439 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3440                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3441
3442 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3443                    "movdqu\t{$src, $dst|$dst, $src}",
3444                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3445
3446 // For Disassembler
3447 let isCodeGenOnly = 1 in {
3448 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3449                        "movdqa\t{$src, $dst|$dst, $src}", [],
3450                        IIC_SSE_MOVA_P_RR>;
3451
3452 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3453                        "movdqu\t{$src, $dst|$dst, $src}",
3454                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3455 }
3456
3457 let canFoldAsLoad = 1, mayLoad = 1 in {
3458 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3459                    "movdqa\t{$src, $dst|$dst, $src}",
3460                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3461                    IIC_SSE_MOVA_P_RM>;
3462 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3463                    "movdqu\t{$src, $dst|$dst, $src}",
3464                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3465                    IIC_SSE_MOVU_P_RM>,
3466                  XS, Requires<[HasSSE2]>;
3467 }
3468
3469 let mayStore = 1 in {
3470 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3471                    "movdqa\t{$src, $dst|$dst, $src}",
3472                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3473                    IIC_SSE_MOVA_P_MR>;
3474 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3475                    "movdqu\t{$src, $dst|$dst, $src}",
3476                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3477                    IIC_SSE_MOVU_P_MR>,
3478                  XS, Requires<[HasSSE2]>;
3479 }
3480
3481 // Intrinsic forms of MOVDQU load and store
3482 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3483                        "vmovdqu\t{$src, $dst|$dst, $src}",
3484                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3485                        IIC_SSE_MOVU_P_MR>,
3486                      XS, VEX, Requires<[HasAVX]>;
3487
3488 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3489                        "movdqu\t{$src, $dst|$dst, $src}",
3490                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3491                        IIC_SSE_MOVU_P_MR>,
3492                      XS, Requires<[HasSSE2]>;
3493
3494 } // ExeDomain = SSEPackedInt
3495
3496 let Predicates = [HasAVX] in {
3497   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3498             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3499 }
3500
3501 //===---------------------------------------------------------------------===//
3502 // SSE2 - Packed Integer Arithmetic Instructions
3503 //===---------------------------------------------------------------------===//
3504
3505 def SSE_PMADD : OpndItins<
3506   IIC_SSE_PMADD, IIC_SSE_PMADD
3507 >;
3508
3509 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3510
3511 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3512                             RegisterClass RC, PatFrag memop_frag,
3513                             X86MemOperand x86memop,
3514                             OpndItins itins,
3515                             bit IsCommutable = 0,
3516                             bit Is2Addr = 1> {
3517   let isCommutable = IsCommutable in
3518   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3519        (ins RC:$src1, RC:$src2),
3520        !if(Is2Addr,
3521            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3522            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3523        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3524   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3525        (ins RC:$src1, x86memop:$src2),
3526        !if(Is2Addr,
3527            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3528            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3529        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3530        itins.rm>;
3531 }
3532
3533 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3534                          string OpcodeStr, SDNode OpNode,
3535                          SDNode OpNode2, RegisterClass RC,
3536                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3537                          ShiftOpndItins itins,
3538                          bit Is2Addr = 1> {
3539   // src2 is always 128-bit
3540   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3541        (ins RC:$src1, VR128:$src2),
3542        !if(Is2Addr,
3543            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3544            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3545        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3546         itins.rr>;
3547   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3548        (ins RC:$src1, i128mem:$src2),
3549        !if(Is2Addr,
3550            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3551            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3552        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3553                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3554   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3555        (ins RC:$src1, i32i8imm:$src2),
3556        !if(Is2Addr,
3557            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3558            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3559        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3560 }
3561
3562 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3563 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3564                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3565                          PatFrag memop_frag, X86MemOperand x86memop,
3566                          OpndItins itins,
3567                          bit IsCommutable = 0, bit Is2Addr = 1> {
3568   let isCommutable = IsCommutable in
3569   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3570        (ins RC:$src1, RC:$src2),
3571        !if(Is2Addr,
3572            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3573            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3574        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3575   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3576        (ins RC:$src1, x86memop:$src2),
3577        !if(Is2Addr,
3578            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3579            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3580        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3581                                      (bitconvert (memop_frag addr:$src2)))))]>;
3582 }
3583 } // ExeDomain = SSEPackedInt
3584
3585 // 128-bit Integer Arithmetic
3586
3587 let Predicates = [HasAVX] in {
3588 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3589                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3590                             VEX_4V;
3591 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3592                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3593 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3594                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3595 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3596                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3597 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3598                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3599 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3600                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3601 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3602                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3603 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3604                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3605 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3606                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3607 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3608                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3609                               VEX_4V;
3610
3611 // Intrinsic forms
3612 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3613                                  VR128, memopv2i64, i128mem,
3614                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3615 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3616                                  VR128, memopv2i64, i128mem,
3617                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3618 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3619                                  VR128, memopv2i64, i128mem,
3620                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3621 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3622                                  VR128, memopv2i64, i128mem,
3623                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3624 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3625                                  VR128, memopv2i64, i128mem,
3626                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3627 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3628                                  VR128, memopv2i64, i128mem,
3629                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3630 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3631                                  VR128, memopv2i64, i128mem,
3632                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3633 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3634                                  VR128, memopv2i64, i128mem,
3635                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3636 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3637                                  VR128, memopv2i64, i128mem,
3638                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3639 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3640                                  VR128, memopv2i64, i128mem,
3641                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3642 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3643                                  VR128, memopv2i64, i128mem,
3644                                  SSE_PMADD, 1, 0>, VEX_4V;
3645 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3646                                  VR128, memopv2i64, i128mem,
3647                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3648 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3649                                  VR128, memopv2i64, i128mem,
3650                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3651 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3652                                  VR128, memopv2i64, i128mem,
3653                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3654 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3655                                  VR128, memopv2i64, i128mem,
3656                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3657 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3658                                  VR128, memopv2i64, i128mem,
3659                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3660 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3661                                  VR128, memopv2i64, i128mem,
3662                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3663 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3664                                  VR128, memopv2i64, i128mem,
3665                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3666 }
3667
3668 let Predicates = [HasAVX2] in {
3669 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3670                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3671 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3672                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3673 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3674                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3675 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3676                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3677 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3678                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3679 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3680                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3681 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3682                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3683 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3684                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3685 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3686                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3687 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3688                                VR256, memopv4i64, i256mem,
3689                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3690
3691 // Intrinsic forms
3692 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3693                                   VR256, memopv4i64, i256mem,
3694                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3695 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3696                                   VR256, memopv4i64, i256mem,
3697                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3698 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3699                                   VR256, memopv4i64, i256mem,
3700                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3701 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3702                                   VR256, memopv4i64, i256mem,
3703                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3704 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3705                                   VR256, memopv4i64, i256mem,
3706                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3707 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3708                                   VR256, memopv4i64, i256mem,
3709                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3710 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3711                                   VR256, memopv4i64, i256mem,
3712                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3713 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3714                                   VR256, memopv4i64, i256mem,
3715                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3716 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3717                                   VR256, memopv4i64, i256mem,
3718                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3719 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3720                                   VR256, memopv4i64, i256mem,
3721                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3722 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3723                                   VR256, memopv4i64, i256mem,
3724                                   SSE_PMADD, 1, 0>, VEX_4V;
3725 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3726                                   VR256, memopv4i64, i256mem,
3727                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3728 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3729                                   VR256, memopv4i64, i256mem,
3730                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3731 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3732                                   VR256, memopv4i64, i256mem,
3733                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3734 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3735                                   VR256, memopv4i64, i256mem,
3736                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3737 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3738                                   VR256, memopv4i64, i256mem,
3739                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3740 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3741                                   VR256, memopv4i64, i256mem,
3742                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3743 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3744                                   VR256, memopv4i64, i256mem,
3745                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3746 }
3747
3748 let Constraints = "$src1 = $dst" in {
3749 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3750                            i128mem, SSE_INTALU_ITINS_P, 1>;
3751 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3752                            i128mem, SSE_INTALU_ITINS_P, 1>;
3753 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3754                            i128mem, SSE_INTALU_ITINS_P, 1>;
3755 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3756                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3757 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3758                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3759 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3760                           i128mem, SSE_INTALU_ITINS_P>;
3761 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3762                           i128mem, SSE_INTALU_ITINS_P>;
3763 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3764                           i128mem, SSE_INTALU_ITINS_P>;
3765 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3766                           i128mem, SSE_INTALUQ_ITINS_P>;
3767 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3768                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3769
3770 // Intrinsic forms
3771 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3772                                 VR128, memopv2i64, i128mem,
3773                                 SSE_INTALU_ITINS_P>;
3774 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3775                                 VR128, memopv2i64, i128mem,
3776                                 SSE_INTALU_ITINS_P>;
3777 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3778                                 VR128, memopv2i64, i128mem,
3779                                 SSE_INTALU_ITINS_P>;
3780 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3781                                 VR128, memopv2i64, i128mem,
3782                                 SSE_INTALU_ITINS_P>;
3783 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3784                                 VR128, memopv2i64, i128mem,
3785                                 SSE_INTALU_ITINS_P, 1>;
3786 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3787                                 VR128, memopv2i64, i128mem,
3788                                 SSE_INTALU_ITINS_P, 1>;
3789 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3790                                 VR128, memopv2i64, i128mem,
3791                                 SSE_INTALU_ITINS_P, 1>;
3792 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3793                                 VR128, memopv2i64, i128mem,
3794                                 SSE_INTALU_ITINS_P, 1>;
3795 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3796                                 VR128, memopv2i64, i128mem,
3797                                 SSE_INTMUL_ITINS_P, 1>;
3798 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3799                                 VR128, memopv2i64, i128mem,
3800                                 SSE_INTMUL_ITINS_P, 1>;
3801 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3802                                 VR128, memopv2i64, i128mem,
3803                                 SSE_PMADD, 1>;
3804 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3805                                 VR128, memopv2i64, i128mem,
3806                                 SSE_INTALU_ITINS_P, 1>;
3807 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3808                                 VR128, memopv2i64, i128mem,
3809                                 SSE_INTALU_ITINS_P, 1>;
3810 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3811                                 VR128, memopv2i64, i128mem,
3812                                 SSE_INTALU_ITINS_P, 1>;
3813 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3814                                 VR128, memopv2i64, i128mem,
3815                                 SSE_INTALU_ITINS_P, 1>;
3816 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3817                                 VR128, memopv2i64, i128mem,
3818                                 SSE_INTALU_ITINS_P, 1>;
3819 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3820                                 VR128, memopv2i64, i128mem,
3821                                 SSE_INTALU_ITINS_P, 1>;
3822 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3823                                 VR128, memopv2i64, i128mem,
3824                                 SSE_INTALU_ITINS_P, 1>;
3825
3826 } // Constraints = "$src1 = $dst"
3827
3828 //===---------------------------------------------------------------------===//
3829 // SSE2 - Packed Integer Logical Instructions
3830 //===---------------------------------------------------------------------===//
3831
3832 let Predicates = [HasAVX] in {
3833 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3834                             VR128, v8i16, v8i16, bc_v8i16,
3835                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3836 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3837                             VR128, v4i32, v4i32, bc_v4i32,
3838                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3839 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3840                             VR128, v2i64, v2i64, bc_v2i64,
3841                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3842
3843 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3844                             VR128, v8i16, v8i16, bc_v8i16,
3845                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3846 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3847                             VR128, v4i32, v4i32, bc_v4i32,
3848                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3849 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3850                             VR128, v2i64, v2i64, bc_v2i64,
3851                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3852
3853 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3854                             VR128, v8i16, v8i16, bc_v8i16,
3855                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3856 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3857                             VR128, v4i32, v4i32, bc_v4i32,
3858                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3859
3860 let ExeDomain = SSEPackedInt in {
3861   // 128-bit logical shifts.
3862   def VPSLLDQri : PDIi8<0x73, MRM7r,
3863                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3864                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3865                     [(set VR128:$dst,
3866                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3867                     VEX_4V;
3868   def VPSRLDQri : PDIi8<0x73, MRM3r,
3869                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3870                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3871                     [(set VR128:$dst,
3872                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3873                     VEX_4V;
3874   // PSRADQri doesn't exist in SSE[1-3].
3875 }
3876 } // Predicates = [HasAVX]
3877
3878 let Predicates = [HasAVX2] in {
3879 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3880                              VR256, v16i16, v8i16, bc_v8i16,
3881                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3882 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3883                              VR256, v8i32, v4i32, bc_v4i32,
3884                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3885 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3886                              VR256, v4i64, v2i64, bc_v2i64,
3887                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3888
3889 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3890                              VR256, v16i16, v8i16, bc_v8i16,
3891                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3892 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3893                              VR256, v8i32, v4i32, bc_v4i32,
3894                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3895 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3896                              VR256, v4i64, v2i64, bc_v2i64,
3897                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3898
3899 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3900                              VR256, v16i16, v8i16, bc_v8i16,
3901                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3902 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3903                              VR256, v8i32, v4i32, bc_v4i32,
3904                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3905
3906 let ExeDomain = SSEPackedInt in {
3907   // 256-bit logical shifts.
3908   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3909                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3910                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3911                     [(set VR256:$dst,
3912                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3913                     VEX_4V;
3914   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3915                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3916                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3917                     [(set VR256:$dst,
3918                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3919                     VEX_4V;
3920   // PSRADQYri doesn't exist in SSE[1-3].
3921 }
3922 } // Predicates = [HasAVX2]
3923
3924 let Constraints = "$src1 = $dst" in {
3925 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3926                            VR128, v8i16, v8i16, bc_v8i16,
3927                            SSE_INTSHIFT_ITINS_P>;
3928 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3929                            VR128, v4i32, v4i32, bc_v4i32,
3930                            SSE_INTSHIFT_ITINS_P>;
3931 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3932                            VR128, v2i64, v2i64, bc_v2i64,
3933                            SSE_INTSHIFT_ITINS_P>;
3934
3935 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3936                            VR128, v8i16, v8i16, bc_v8i16,
3937                            SSE_INTSHIFT_ITINS_P>;
3938 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3939                            VR128, v4i32, v4i32, bc_v4i32,
3940                            SSE_INTSHIFT_ITINS_P>;
3941 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3942                            VR128, v2i64, v2i64, bc_v2i64,
3943                            SSE_INTSHIFT_ITINS_P>;
3944
3945 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3946                            VR128, v8i16, v8i16, bc_v8i16,
3947                            SSE_INTSHIFT_ITINS_P>;
3948 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3949                            VR128, v4i32, v4i32, bc_v4i32,
3950                            SSE_INTSHIFT_ITINS_P>;
3951
3952 let ExeDomain = SSEPackedInt in {
3953   // 128-bit logical shifts.
3954   def PSLLDQri : PDIi8<0x73, MRM7r,
3955                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3956                        "pslldq\t{$src2, $dst|$dst, $src2}",
3957                        [(set VR128:$dst,
3958                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3959   def PSRLDQri : PDIi8<0x73, MRM3r,
3960                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3961                        "psrldq\t{$src2, $dst|$dst, $src2}",
3962                        [(set VR128:$dst,
3963                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3964   // PSRADQri doesn't exist in SSE[1-3].
3965 }
3966 } // Constraints = "$src1 = $dst"
3967
3968 let Predicates = [HasAVX] in {
3969   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3970             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3971   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3972             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3973   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3974             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3975
3976   // Shift up / down and insert zero's.
3977   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3978             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3979   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3980             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3981 }
3982
3983 let Predicates = [HasAVX2] in {
3984   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3985             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3986   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3987             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3988 }
3989
3990 let Predicates = [HasSSE2] in {
3991   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3992             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3993   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3994             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3995   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3996             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3997
3998   // Shift up / down and insert zero's.
3999   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4000             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4001   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4002             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4003 }
4004
4005 //===---------------------------------------------------------------------===//
4006 // SSE2 - Packed Integer Comparison Instructions
4007 //===---------------------------------------------------------------------===//
4008
4009 let Predicates = [HasAVX] in {
4010   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4011                                 VR128, memopv2i64, i128mem,
4012                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4013   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4014                                 VR128, memopv2i64, i128mem,
4015                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4016   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4017                                 VR128, memopv2i64, i128mem,
4018                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4019   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4020                                 VR128, memopv2i64, i128mem,
4021                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4022   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4023                                 VR128, memopv2i64, i128mem,
4024                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4025   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4026                                 VR128, memopv2i64, i128mem,
4027                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4028 }
4029
4030 let Predicates = [HasAVX2] in {
4031   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4032                                 VR256, memopv4i64, i256mem,
4033                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4034   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4035                                 VR256, memopv4i64, i256mem,
4036                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4037   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4038                                 VR256, memopv4i64, i256mem,
4039                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4040   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4041                                 VR256, memopv4i64, i256mem,
4042                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4043   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4044                                 VR256, memopv4i64, i256mem,
4045                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4046   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4047                                 VR256, memopv4i64, i256mem,
4048                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4049 }
4050
4051 let Constraints = "$src1 = $dst" in {
4052   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4053                                VR128, memopv2i64, i128mem,
4054                                SSE_INTALU_ITINS_P, 1>;
4055   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4056                                VR128, memopv2i64, i128mem,
4057                                SSE_INTALU_ITINS_P, 1>;
4058   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4059                                VR128, memopv2i64, i128mem,
4060                                SSE_INTALU_ITINS_P, 1>;
4061   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4062                                VR128, memopv2i64, i128mem,
4063                                SSE_INTALU_ITINS_P>;
4064   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4065                                VR128, memopv2i64, i128mem,
4066                                SSE_INTALU_ITINS_P>;
4067   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4068                                VR128, memopv2i64, i128mem,
4069                                SSE_INTALU_ITINS_P>;
4070 } // Constraints = "$src1 = $dst"
4071
4072 //===---------------------------------------------------------------------===//
4073 // SSE2 - Packed Integer Pack Instructions
4074 //===---------------------------------------------------------------------===//
4075
4076 let Predicates = [HasAVX] in {
4077 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4078                                   VR128, memopv2i64, i128mem,
4079                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4080 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4081                                   VR128, memopv2i64, i128mem,
4082                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4083 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4084                                   VR128, memopv2i64, i128mem,
4085                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4086 }
4087
4088 let Predicates = [HasAVX2] in {
4089 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4090                                    VR256, memopv4i64, i256mem,
4091                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4092 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4093                                    VR256, memopv4i64, i256mem,
4094                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4095 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4096                                    VR256, memopv4i64, i256mem,
4097                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4098 }
4099
4100 let Constraints = "$src1 = $dst" in {
4101 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4102                                  VR128, memopv2i64, i128mem,
4103                                  SSE_INTALU_ITINS_P>;
4104 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4105                                  VR128, memopv2i64, i128mem,
4106                                  SSE_INTALU_ITINS_P>;
4107 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4108                                  VR128, memopv2i64, i128mem,
4109                                  SSE_INTALU_ITINS_P>;
4110 } // Constraints = "$src1 = $dst"
4111
4112 //===---------------------------------------------------------------------===//
4113 // SSE2 - Packed Integer Shuffle Instructions
4114 //===---------------------------------------------------------------------===//
4115
4116 let ExeDomain = SSEPackedInt in {
4117 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4118 def ri : Ii8<0x70, MRMSrcReg,
4119              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4120              !strconcat(OpcodeStr,
4121                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4122               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4123               IIC_SSE_PSHUF>;
4124 def mi : Ii8<0x70, MRMSrcMem,
4125              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4126              !strconcat(OpcodeStr,
4127                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4128               [(set VR128:$dst,
4129                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4130                              (i8 imm:$src2))))],
4131                              IIC_SSE_PSHUF>;
4132 }
4133
4134 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4135 def Yri : Ii8<0x70, MRMSrcReg,
4136               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4137               !strconcat(OpcodeStr,
4138                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4139               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4140 def Ymi : Ii8<0x70, MRMSrcMem,
4141               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4142               !strconcat(OpcodeStr,
4143                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4144               [(set VR256:$dst,
4145                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4146                              (i8 imm:$src2))))]>;
4147 }
4148 } // ExeDomain = SSEPackedInt
4149
4150 let Predicates = [HasAVX] in {
4151  let AddedComplexity = 5 in
4152   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4153
4154  // SSE2 with ImmT == Imm8 and XS prefix.
4155   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4156
4157  // SSE2 with ImmT == Imm8 and XD prefix.
4158   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4159
4160  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4161            (VPSHUFDmi addr:$src1, imm:$imm)>;
4162  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4163            (VPSHUFDri VR128:$src1, imm:$imm)>;
4164 }
4165
4166 let Predicates = [HasAVX2] in {
4167   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4168   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4169   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4170 }
4171
4172 let Predicates = [HasSSE2] in {
4173  let AddedComplexity = 5 in
4174   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4175
4176  // SSE2 with ImmT == Imm8 and XS prefix.
4177   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4178
4179  // SSE2 with ImmT == Imm8 and XD prefix.
4180   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4181
4182  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4183            (PSHUFDmi addr:$src1, imm:$imm)>;
4184  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4185            (PSHUFDri VR128:$src1, imm:$imm)>;
4186 }
4187
4188 //===---------------------------------------------------------------------===//
4189 // SSE2 - Packed Integer Unpack Instructions
4190 //===---------------------------------------------------------------------===//
4191
4192 let ExeDomain = SSEPackedInt in {
4193 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4194                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4195   def rr : PDI<opc, MRMSrcReg,
4196       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4197       !if(Is2Addr,
4198           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4199           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4200       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4201       IIC_SSE_UNPCK>;
4202   def rm : PDI<opc, MRMSrcMem,
4203       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4204       !if(Is2Addr,
4205           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4206           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4207       [(set VR128:$dst, (OpNode VR128:$src1,
4208                                   (bc_frag (memopv2i64
4209                                                addr:$src2))))],
4210                                                IIC_SSE_UNPCK>;
4211 }
4212
4213 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4214                          SDNode OpNode, PatFrag bc_frag> {
4215   def Yrr : PDI<opc, MRMSrcReg,
4216       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4217       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4218       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4219   def Yrm : PDI<opc, MRMSrcMem,
4220       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4221       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4222       [(set VR256:$dst, (OpNode VR256:$src1,
4223                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4224 }
4225
4226 let Predicates = [HasAVX] in {
4227   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4228                                  bc_v16i8, 0>, VEX_4V;
4229   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4230                                  bc_v8i16, 0>, VEX_4V;
4231   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4232                                  bc_v4i32, 0>, VEX_4V;
4233   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4234                                  bc_v2i64, 0>, VEX_4V;
4235
4236   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4237                                  bc_v16i8, 0>, VEX_4V;
4238   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4239                                  bc_v8i16, 0>, VEX_4V;
4240   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4241                                  bc_v4i32, 0>, VEX_4V;
4242   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4243                                  bc_v2i64, 0>, VEX_4V;
4244 }
4245
4246 let Predicates = [HasAVX2] in {
4247   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4248                                    bc_v32i8>, VEX_4V;
4249   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4250                                    bc_v16i16>, VEX_4V;
4251   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4252                                    bc_v8i32>, VEX_4V;
4253   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4254                                    bc_v4i64>, VEX_4V;
4255
4256   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4257                                    bc_v32i8>, VEX_4V;
4258   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4259                                    bc_v16i16>, VEX_4V;
4260   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4261                                    bc_v8i32>, VEX_4V;
4262   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4263                                    bc_v4i64>, VEX_4V;
4264 }
4265
4266 let Constraints = "$src1 = $dst" in {
4267   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4268                                 bc_v16i8>;
4269   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4270                                 bc_v8i16>;
4271   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4272                                 bc_v4i32>;
4273   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4274                                 bc_v2i64>;
4275
4276   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4277                                 bc_v16i8>;
4278   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4279                                 bc_v8i16>;
4280   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4281                                 bc_v4i32>;
4282   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4283                                 bc_v2i64>;
4284 }
4285 } // ExeDomain = SSEPackedInt
4286
4287 // Patterns for using AVX1 instructions with integer vectors
4288 // Here to give AVX2 priority
4289 let Predicates = [HasAVX] in {
4290   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4291             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4292   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4293             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4294   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4295             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4296   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4297             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4298
4299   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4300             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4301   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4302             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4303   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4304             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4305   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4306             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4307 }
4308
4309 //===---------------------------------------------------------------------===//
4310 // SSE2 - Packed Integer Extract and Insert
4311 //===---------------------------------------------------------------------===//
4312
4313 let ExeDomain = SSEPackedInt in {
4314 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4315   def rri : Ii8<0xC4, MRMSrcReg,
4316        (outs VR128:$dst), (ins VR128:$src1,
4317         GR32:$src2, i32i8imm:$src3),
4318        !if(Is2Addr,
4319            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4320            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4321        [(set VR128:$dst,
4322          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4323   def rmi : Ii8<0xC4, MRMSrcMem,
4324                        (outs VR128:$dst), (ins VR128:$src1,
4325                         i16mem:$src2, i32i8imm:$src3),
4326        !if(Is2Addr,
4327            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4328            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4329        [(set VR128:$dst,
4330          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4331                     imm:$src3))], IIC_SSE_PINSRW>;
4332 }
4333
4334 // Extract
4335 let Predicates = [HasAVX] in
4336 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4337                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4338                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4339                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4340                                                 imm:$src2))]>, TB, OpSize, VEX;
4341 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4342                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4343                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4344                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4345                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4346
4347 // Insert
4348 let Predicates = [HasAVX] in {
4349   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4350   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4351        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4352        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4353        []>, TB, OpSize, VEX_4V;
4354 }
4355
4356 let Constraints = "$src1 = $dst" in
4357   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4358
4359 } // ExeDomain = SSEPackedInt
4360
4361 //===---------------------------------------------------------------------===//
4362 // SSE2 - Packed Mask Creation
4363 //===---------------------------------------------------------------------===//
4364
4365 let ExeDomain = SSEPackedInt in {
4366
4367 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4368            "pmovmskb\t{$src, $dst|$dst, $src}",
4369            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4370            IIC_SSE_MOVMSK>, VEX;
4371 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4372            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4373
4374 let Predicates = [HasAVX2] in {
4375 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4376            "pmovmskb\t{$src, $dst|$dst, $src}",
4377            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4378 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4379            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4380 }
4381
4382 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4383            "pmovmskb\t{$src, $dst|$dst, $src}",
4384            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4385            IIC_SSE_MOVMSK>;
4386
4387 } // ExeDomain = SSEPackedInt
4388
4389 //===---------------------------------------------------------------------===//
4390 // SSE2 - Conditional Store
4391 //===---------------------------------------------------------------------===//
4392
4393 let ExeDomain = SSEPackedInt in {
4394
4395 let Uses = [EDI] in
4396 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4397            (ins VR128:$src, VR128:$mask),
4398            "maskmovdqu\t{$mask, $src|$src, $mask}",
4399            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4400            IIC_SSE_MASKMOV>, VEX;
4401 let Uses = [RDI] in
4402 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4403            (ins VR128:$src, VR128:$mask),
4404            "maskmovdqu\t{$mask, $src|$src, $mask}",
4405            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4406            IIC_SSE_MASKMOV>, VEX;
4407
4408 let Uses = [EDI] in
4409 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4410            "maskmovdqu\t{$mask, $src|$src, $mask}",
4411            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4412            IIC_SSE_MASKMOV>;
4413 let Uses = [RDI] in
4414 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4415            "maskmovdqu\t{$mask, $src|$src, $mask}",
4416            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4417            IIC_SSE_MASKMOV>;
4418
4419 } // ExeDomain = SSEPackedInt
4420
4421 //===---------------------------------------------------------------------===//
4422 // SSE2 - Move Doubleword
4423 //===---------------------------------------------------------------------===//
4424
4425 //===---------------------------------------------------------------------===//
4426 // Move Int Doubleword to Packed Double Int
4427 //
4428 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4429                       "movd\t{$src, $dst|$dst, $src}",
4430                       [(set VR128:$dst,
4431                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4432                         VEX;
4433 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4434                       "movd\t{$src, $dst|$dst, $src}",
4435                       [(set VR128:$dst,
4436                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4437                         IIC_SSE_MOVDQ>,
4438                       VEX;
4439 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4440                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4441                         [(set VR128:$dst,
4442                           (v2i64 (scalar_to_vector GR64:$src)))],
4443                           IIC_SSE_MOVDQ>, VEX;
4444 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4445                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4446                        [(set FR64:$dst, (bitconvert GR64:$src))],
4447                        IIC_SSE_MOVDQ>, VEX;
4448
4449 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4450                       "movd\t{$src, $dst|$dst, $src}",
4451                       [(set VR128:$dst,
4452                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4453 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4454                       "movd\t{$src, $dst|$dst, $src}",
4455                       [(set VR128:$dst,
4456                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4457                         IIC_SSE_MOVDQ>;
4458 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4459                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4460                         [(set VR128:$dst,
4461                           (v2i64 (scalar_to_vector GR64:$src)))],
4462                           IIC_SSE_MOVDQ>;
4463 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4464                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4465                        [(set FR64:$dst, (bitconvert GR64:$src))],
4466                        IIC_SSE_MOVDQ>;
4467
4468 //===---------------------------------------------------------------------===//
4469 // Move Int Doubleword to Single Scalar
4470 //
4471 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4472                       "movd\t{$src, $dst|$dst, $src}",
4473                       [(set FR32:$dst, (bitconvert GR32:$src))],
4474                       IIC_SSE_MOVDQ>, VEX;
4475
4476 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4477                       "movd\t{$src, $dst|$dst, $src}",
4478                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4479                       IIC_SSE_MOVDQ>,
4480                       VEX;
4481 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4482                       "movd\t{$src, $dst|$dst, $src}",
4483                       [(set FR32:$dst, (bitconvert GR32:$src))],
4484                       IIC_SSE_MOVDQ>;
4485
4486 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4487                       "movd\t{$src, $dst|$dst, $src}",
4488                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4489                       IIC_SSE_MOVDQ>;
4490
4491 //===---------------------------------------------------------------------===//
4492 // Move Packed Doubleword Int to Packed Double Int
4493 //
4494 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4495                        "movd\t{$src, $dst|$dst, $src}",
4496                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4497                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4498 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4499                        (ins i32mem:$dst, VR128:$src),
4500                        "movd\t{$src, $dst|$dst, $src}",
4501                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4502                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4503                                      VEX;
4504 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4505                        "movd\t{$src, $dst|$dst, $src}",
4506                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4507                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4508 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4509                        "movd\t{$src, $dst|$dst, $src}",
4510                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4511                                      (iPTR 0))), addr:$dst)],
4512                                      IIC_SSE_MOVDQ>;
4513
4514 //===---------------------------------------------------------------------===//
4515 // Move Packed Doubleword Int first element to Doubleword Int
4516 //
4517 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4518                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4519                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4520                                                            (iPTR 0)))],
4521                                                            IIC_SSE_MOVD_ToGP>,
4522                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4523
4524 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4525                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4526                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4527                                                          (iPTR 0)))],
4528                                                          IIC_SSE_MOVD_ToGP>;
4529
4530 //===---------------------------------------------------------------------===//
4531 // Bitcast FR64 <-> GR64
4532 //
4533 let Predicates = [HasAVX] in
4534 def VMOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4535                         "vmovq\t{$src, $dst|$dst, $src}",
4536                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4537                         VEX;
4538 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4539                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4540                          [(set GR64:$dst, (bitconvert FR64:$src))],
4541                          IIC_SSE_MOVDQ>, VEX;
4542 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4543                          "movq\t{$src, $dst|$dst, $src}",
4544                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4545                          IIC_SSE_MOVDQ>, VEX;
4546
4547 def MOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4548                        "movq\t{$src, $dst|$dst, $src}",
4549                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4550                        IIC_SSE_MOVDQ>;
4551 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4552                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4553                        [(set GR64:$dst, (bitconvert FR64:$src))],
4554                        IIC_SSE_MOVD_ToGP>;
4555 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4556                        "movq\t{$src, $dst|$dst, $src}",
4557                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4558                        IIC_SSE_MOVDQ>;
4559
4560 //===---------------------------------------------------------------------===//
4561 // Move Scalar Single to Double Int
4562 //
4563 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4564                       "movd\t{$src, $dst|$dst, $src}",
4565                       [(set GR32:$dst, (bitconvert FR32:$src))],
4566                       IIC_SSE_MOVD_ToGP>, VEX;
4567 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4568                       "movd\t{$src, $dst|$dst, $src}",
4569                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4570                       IIC_SSE_MOVDQ>, VEX;
4571 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4572                       "movd\t{$src, $dst|$dst, $src}",
4573                       [(set GR32:$dst, (bitconvert FR32:$src))],
4574                       IIC_SSE_MOVD_ToGP>;
4575 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4576                       "movd\t{$src, $dst|$dst, $src}",
4577                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4578                       IIC_SSE_MOVDQ>;
4579
4580 //===---------------------------------------------------------------------===//
4581 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4582 //
4583 let AddedComplexity = 15 in {
4584 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4585                        "movd\t{$src, $dst|$dst, $src}",
4586                        [(set VR128:$dst, (v4i32 (X86vzmovl
4587                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4588                                       IIC_SSE_MOVDQ>, VEX;
4589 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4590                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4591                        [(set VR128:$dst, (v2i64 (X86vzmovl
4592                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4593                                       IIC_SSE_MOVDQ>,
4594                                       VEX, VEX_W;
4595 }
4596 let AddedComplexity = 15 in {
4597 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4598                        "movd\t{$src, $dst|$dst, $src}",
4599                        [(set VR128:$dst, (v4i32 (X86vzmovl
4600                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4601                                       IIC_SSE_MOVDQ>;
4602 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4603                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4604                        [(set VR128:$dst, (v2i64 (X86vzmovl
4605                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4606                                       IIC_SSE_MOVDQ>;
4607 }
4608
4609 let AddedComplexity = 20 in {
4610 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4611                        "movd\t{$src, $dst|$dst, $src}",
4612                        [(set VR128:$dst,
4613                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4614                                                    (loadi32 addr:$src))))))],
4615                                                    IIC_SSE_MOVDQ>, VEX;
4616 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4617                        "movd\t{$src, $dst|$dst, $src}",
4618                        [(set VR128:$dst,
4619                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4620                                                    (loadi32 addr:$src))))))],
4621                                                    IIC_SSE_MOVDQ>;
4622 }
4623
4624 let Predicates = [HasAVX] in {
4625   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4626   let AddedComplexity = 20 in {
4627     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4628               (VMOVZDI2PDIrm addr:$src)>;
4629     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4630               (VMOVZDI2PDIrm addr:$src)>;
4631   }
4632   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4633   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4634                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4635             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4636   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4637                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4638             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4639 }
4640
4641 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4642   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4643             (MOVZDI2PDIrm addr:$src)>;
4644   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4645             (MOVZDI2PDIrm addr:$src)>;
4646 }
4647
4648 // These are the correct encodings of the instructions so that we know how to
4649 // read correct assembly, even though we continue to emit the wrong ones for
4650 // compatibility with Darwin's buggy assembler.
4651 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4652                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4653 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4654                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4655 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4656                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4657 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4658                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4659 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4660                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4661 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4662                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4663
4664 //===---------------------------------------------------------------------===//
4665 // SSE2 - Move Quadword
4666 //===---------------------------------------------------------------------===//
4667
4668 //===---------------------------------------------------------------------===//
4669 // Move Quadword Int to Packed Quadword Int
4670 //
4671 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4672                     "vmovq\t{$src, $dst|$dst, $src}",
4673                     [(set VR128:$dst,
4674                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4675                     VEX, Requires<[HasAVX]>;
4676 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4677                     "movq\t{$src, $dst|$dst, $src}",
4678                     [(set VR128:$dst,
4679                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4680                       IIC_SSE_MOVDQ>, XS,
4681                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4682
4683 //===---------------------------------------------------------------------===//
4684 // Move Packed Quadword Int to Quadword Int
4685 //
4686 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4687                       "movq\t{$src, $dst|$dst, $src}",
4688                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4689                                     (iPTR 0))), addr:$dst)],
4690                                     IIC_SSE_MOVDQ>, VEX;
4691 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4692                       "movq\t{$src, $dst|$dst, $src}",
4693                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4694                                     (iPTR 0))), addr:$dst)],
4695                                     IIC_SSE_MOVDQ>;
4696
4697 //===---------------------------------------------------------------------===//
4698 // Store / copy lower 64-bits of a XMM register.
4699 //
4700 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4701                      "movq\t{$src, $dst|$dst, $src}",
4702                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4703 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4704                      "movq\t{$src, $dst|$dst, $src}",
4705                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4706                      IIC_SSE_MOVDQ>;
4707
4708 let AddedComplexity = 20 in
4709 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4710                      "vmovq\t{$src, $dst|$dst, $src}",
4711                      [(set VR128:$dst,
4712                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4713                                                  (loadi64 addr:$src))))))],
4714                                                  IIC_SSE_MOVDQ>,
4715                      XS, VEX, Requires<[HasAVX]>;
4716
4717 let AddedComplexity = 20 in
4718 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4719                      "movq\t{$src, $dst|$dst, $src}",
4720                      [(set VR128:$dst,
4721                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4722                                                  (loadi64 addr:$src))))))],
4723                                                  IIC_SSE_MOVDQ>,
4724                      XS, Requires<[HasSSE2]>;
4725
4726 let Predicates = [HasAVX], AddedComplexity = 20 in {
4727   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4728             (VMOVZQI2PQIrm addr:$src)>;
4729   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4730             (VMOVZQI2PQIrm addr:$src)>;
4731   def : Pat<(v2i64 (X86vzload addr:$src)),
4732             (VMOVZQI2PQIrm addr:$src)>;
4733 }
4734
4735 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4736   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4737             (MOVZQI2PQIrm addr:$src)>;
4738   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4739             (MOVZQI2PQIrm addr:$src)>;
4740   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4741 }
4742
4743 let Predicates = [HasAVX] in {
4744 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4745           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4746 def : Pat<(v4i64 (X86vzload addr:$src)),
4747           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4748 }
4749
4750 //===---------------------------------------------------------------------===//
4751 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4752 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4753 //
4754 let AddedComplexity = 15 in
4755 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4756                         "vmovq\t{$src, $dst|$dst, $src}",
4757                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4758                     IIC_SSE_MOVQ_RR>,
4759                       XS, VEX, Requires<[HasAVX]>;
4760 let AddedComplexity = 15 in
4761 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4762                         "movq\t{$src, $dst|$dst, $src}",
4763                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4764                     IIC_SSE_MOVQ_RR>,
4765                       XS, Requires<[HasSSE2]>;
4766
4767 let AddedComplexity = 20 in
4768 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4769                         "vmovq\t{$src, $dst|$dst, $src}",
4770                     [(set VR128:$dst, (v2i64 (X86vzmovl
4771                                              (loadv2i64 addr:$src))))],
4772                                              IIC_SSE_MOVDQ>,
4773                       XS, VEX, Requires<[HasAVX]>;
4774 let AddedComplexity = 20 in {
4775 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4776                         "movq\t{$src, $dst|$dst, $src}",
4777                     [(set VR128:$dst, (v2i64 (X86vzmovl
4778                                              (loadv2i64 addr:$src))))],
4779                                              IIC_SSE_MOVDQ>,
4780                       XS, Requires<[HasSSE2]>;
4781 }
4782
4783 let AddedComplexity = 20 in {
4784   let Predicates = [HasAVX] in {
4785     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4786               (VMOVZPQILo2PQIrm addr:$src)>;
4787     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4788               (VMOVZPQILo2PQIrr VR128:$src)>;
4789   }
4790   let Predicates = [HasSSE2] in {
4791     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4792               (MOVZPQILo2PQIrm addr:$src)>;
4793     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4794               (MOVZPQILo2PQIrr VR128:$src)>;
4795   }
4796 }
4797
4798 // Instructions to match in the assembler
4799 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4800                       "movq\t{$src, $dst|$dst, $src}", [],
4801                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4802 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4803                       "movq\t{$src, $dst|$dst, $src}", [],
4804                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4805 // Recognize "movd" with GR64 destination, but encode as a "movq"
4806 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4807                           "movd\t{$src, $dst|$dst, $src}", [],
4808                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4809
4810 // Instructions for the disassembler
4811 // xr = XMM register
4812 // xm = mem64
4813
4814 let Predicates = [HasAVX] in
4815 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4816                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4817 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4818                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4819
4820 //===---------------------------------------------------------------------===//
4821 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4822 //===---------------------------------------------------------------------===//
4823 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4824                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4825                               X86MemOperand x86memop> {
4826 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4827                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4828                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4829                       IIC_SSE_MOV_LH>;
4830 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4831                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4832                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4833                       IIC_SSE_MOV_LH>;
4834 }
4835
4836 let Predicates = [HasAVX] in {
4837   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4838                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4839   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4840                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4841   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4842                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4843   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4844                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4845 }
4846 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4847                                    memopv4f32, f128mem>;
4848 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4849                                    memopv4f32, f128mem>;
4850
4851 let Predicates = [HasAVX] in {
4852   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4853             (VMOVSHDUPrr VR128:$src)>;
4854   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4855             (VMOVSHDUPrm addr:$src)>;
4856   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4857             (VMOVSLDUPrr VR128:$src)>;
4858   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4859             (VMOVSLDUPrm addr:$src)>;
4860   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4861             (VMOVSHDUPYrr VR256:$src)>;
4862   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4863             (VMOVSHDUPYrm addr:$src)>;
4864   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4865             (VMOVSLDUPYrr VR256:$src)>;
4866   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4867             (VMOVSLDUPYrm addr:$src)>;
4868 }
4869
4870 let Predicates = [HasSSE3] in {
4871   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4872             (MOVSHDUPrr VR128:$src)>;
4873   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4874             (MOVSHDUPrm addr:$src)>;
4875   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4876             (MOVSLDUPrr VR128:$src)>;
4877   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4878             (MOVSLDUPrm addr:$src)>;
4879 }
4880
4881 //===---------------------------------------------------------------------===//
4882 // SSE3 - Replicate Double FP - MOVDDUP
4883 //===---------------------------------------------------------------------===//
4884
4885 multiclass sse3_replicate_dfp<string OpcodeStr> {
4886 let neverHasSideEffects = 1 in
4887 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4888                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4889                     [], IIC_SSE_MOV_LH>;
4890 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4891                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4892                     [(set VR128:$dst,
4893                       (v2f64 (X86Movddup
4894                               (scalar_to_vector (loadf64 addr:$src)))))],
4895                               IIC_SSE_MOV_LH>;
4896 }
4897
4898 // FIXME: Merge with above classe when there're patterns for the ymm version
4899 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4900 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4901                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4902                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4903 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4904                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4905                     [(set VR256:$dst,
4906                       (v4f64 (X86Movddup
4907                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4908 }
4909
4910 let Predicates = [HasAVX] in {
4911   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4912   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4913 }
4914
4915 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4916
4917 let Predicates = [HasAVX] in {
4918   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4919             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4920   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4921             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4922   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4923             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4924   def : Pat<(X86Movddup (bc_v2f64
4925                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4926             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4927
4928   // 256-bit version
4929   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4930             (VMOVDDUPYrm addr:$src)>;
4931   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4932             (VMOVDDUPYrm addr:$src)>;
4933   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4934             (VMOVDDUPYrm addr:$src)>;
4935   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4936             (VMOVDDUPYrr VR256:$src)>;
4937 }
4938
4939 let Predicates = [HasSSE3] in {
4940   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4941             (MOVDDUPrm addr:$src)>;
4942   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4943             (MOVDDUPrm addr:$src)>;
4944   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4945             (MOVDDUPrm addr:$src)>;
4946   def : Pat<(X86Movddup (bc_v2f64
4947                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4948             (MOVDDUPrm addr:$src)>;
4949 }
4950
4951 //===---------------------------------------------------------------------===//
4952 // SSE3 - Move Unaligned Integer
4953 //===---------------------------------------------------------------------===//
4954
4955 let Predicates = [HasAVX] in {
4956   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4957                    "vlddqu\t{$src, $dst|$dst, $src}",
4958                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4959   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4960                    "vlddqu\t{$src, $dst|$dst, $src}",
4961                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4962 }
4963 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4964                    "lddqu\t{$src, $dst|$dst, $src}",
4965                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4966                    IIC_SSE_LDDQU>;
4967
4968 //===---------------------------------------------------------------------===//
4969 // SSE3 - Arithmetic
4970 //===---------------------------------------------------------------------===//
4971
4972 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4973                        X86MemOperand x86memop, OpndItins itins,
4974                        bit Is2Addr = 1> {
4975   def rr : I<0xD0, MRMSrcReg,
4976        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4977        !if(Is2Addr,
4978            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4979            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4980        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4981   def rm : I<0xD0, MRMSrcMem,
4982        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4983        !if(Is2Addr,
4984            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4985            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4986        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
4987 }
4988
4989 let Predicates = [HasAVX] in {
4990   let ExeDomain = SSEPackedSingle in {
4991     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4992                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4993     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4994                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4995   }
4996   let ExeDomain = SSEPackedDouble in {
4997     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4998                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4999     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5000                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5001   }
5002 }
5003 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5004   let ExeDomain = SSEPackedSingle in
5005   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5006                               f128mem, SSE_ALU_F32P>, TB, XD;
5007   let ExeDomain = SSEPackedDouble in
5008   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5009                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5010 }
5011
5012 //===---------------------------------------------------------------------===//
5013 // SSE3 Instructions
5014 //===---------------------------------------------------------------------===//
5015
5016 // Horizontal ops
5017 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5018                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5019   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5020        !if(Is2Addr,
5021          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5022          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5023       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5024
5025   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5026        !if(Is2Addr,
5027          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5028          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5029       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5030         IIC_SSE_HADDSUB_RM>;
5031 }
5032 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5033                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5034   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5035        !if(Is2Addr,
5036          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5037          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5038       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5039
5040   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5041        !if(Is2Addr,
5042          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5043          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5044       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5045         IIC_SSE_HADDSUB_RM>;
5046 }
5047
5048 let Predicates = [HasAVX] in {
5049   let ExeDomain = SSEPackedSingle in {
5050     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5051                             X86fhadd, 0>, VEX_4V;
5052     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5053                             X86fhsub, 0>, VEX_4V;
5054     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5055                             X86fhadd, 0>, VEX_4V;
5056     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5057                             X86fhsub, 0>, VEX_4V;
5058   }
5059   let ExeDomain = SSEPackedDouble in {
5060     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5061                             X86fhadd, 0>, VEX_4V;
5062     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5063                             X86fhsub, 0>, VEX_4V;
5064     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5065                             X86fhadd, 0>, VEX_4V;
5066     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5067                             X86fhsub, 0>, VEX_4V;
5068   }
5069 }
5070
5071 let Constraints = "$src1 = $dst" in {
5072   let ExeDomain = SSEPackedSingle in {
5073     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5074     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5075   }
5076   let ExeDomain = SSEPackedDouble in {
5077     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5078     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5079   }
5080 }
5081
5082 //===---------------------------------------------------------------------===//
5083 // SSSE3 - Packed Absolute Instructions
5084 //===---------------------------------------------------------------------===//
5085
5086
5087 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5088 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5089                             Intrinsic IntId128> {
5090   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5091                     (ins VR128:$src),
5092                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5093                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5094                     OpSize;
5095
5096   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5097                     (ins i128mem:$src),
5098                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5099                     [(set VR128:$dst,
5100                       (IntId128
5101                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5102                     OpSize;
5103 }
5104
5105 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5106 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5107                               Intrinsic IntId256> {
5108   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5109                     (ins VR256:$src),
5110                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5111                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5112                     OpSize;
5113
5114   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5115                     (ins i256mem:$src),
5116                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5117                     [(set VR256:$dst,
5118                       (IntId256
5119                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5120 }
5121
5122 let Predicates = [HasAVX] in {
5123   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5124                                   int_x86_ssse3_pabs_b_128>, VEX;
5125   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5126                                   int_x86_ssse3_pabs_w_128>, VEX;
5127   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5128                                   int_x86_ssse3_pabs_d_128>, VEX;
5129 }
5130
5131 let Predicates = [HasAVX2] in {
5132   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5133                                     int_x86_avx2_pabs_b>, VEX;
5134   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5135                                     int_x86_avx2_pabs_w>, VEX;
5136   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5137                                     int_x86_avx2_pabs_d>, VEX;
5138 }
5139
5140 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5141                               int_x86_ssse3_pabs_b_128>;
5142 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5143                               int_x86_ssse3_pabs_w_128>;
5144 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5145                               int_x86_ssse3_pabs_d_128>;
5146
5147 //===---------------------------------------------------------------------===//
5148 // SSSE3 - Packed Binary Operator Instructions
5149 //===---------------------------------------------------------------------===//
5150
5151 def SSE_PHADDSUBD : OpndItins<
5152   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5153 >;
5154 def SSE_PHADDSUBSW : OpndItins<
5155   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5156 >;
5157 def SSE_PHADDSUBW : OpndItins<
5158   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5159 >;
5160 def SSE_PSHUFB : OpndItins<
5161   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5162 >;
5163 def SSE_PSIGN : OpndItins<
5164   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5165 >;
5166 def SSE_PMULHRSW : OpndItins<
5167   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5168 >;
5169
5170 /// SS3I_binop_rm - Simple SSSE3 bin op
5171 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5172                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5173                          X86MemOperand x86memop, OpndItins itins,
5174                          bit Is2Addr = 1> {
5175   let isCommutable = 1 in
5176   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5177        (ins RC:$src1, RC:$src2),
5178        !if(Is2Addr,
5179          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5180          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5181        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5182        OpSize;
5183   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5184        (ins RC:$src1, x86memop:$src2),
5185        !if(Is2Addr,
5186          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5187          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5188        [(set RC:$dst,
5189          (OpVT (OpNode RC:$src1,
5190           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5191 }
5192
5193 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5194 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5195                              Intrinsic IntId128, OpndItins itins,
5196                              bit Is2Addr = 1> {
5197   let isCommutable = 1 in
5198   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5199        (ins VR128:$src1, VR128:$src2),
5200        !if(Is2Addr,
5201          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5202          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5203        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5204        OpSize;
5205   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5206        (ins VR128:$src1, i128mem:$src2),
5207        !if(Is2Addr,
5208          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5209          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5210        [(set VR128:$dst,
5211          (IntId128 VR128:$src1,
5212           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5213 }
5214
5215 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5216                                Intrinsic IntId256> {
5217   let isCommutable = 1 in
5218   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5219        (ins VR256:$src1, VR256:$src2),
5220        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5221        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5222        OpSize;
5223   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5224        (ins VR256:$src1, i256mem:$src2),
5225        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5226        [(set VR256:$dst,
5227          (IntId256 VR256:$src1,
5228           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5229 }
5230
5231 let ImmT = NoImm, Predicates = [HasAVX] in {
5232 let isCommutable = 0 in {
5233   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5234                                   memopv2i64, i128mem,
5235                                   SSE_PHADDSUBW, 0>, VEX_4V;
5236   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5237                                   memopv2i64, i128mem,
5238                                   SSE_PHADDSUBD, 0>, VEX_4V;
5239   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5240                                   memopv2i64, i128mem,
5241                                   SSE_PHADDSUBW, 0>, VEX_4V;
5242   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5243                                   memopv2i64, i128mem,
5244                                   SSE_PHADDSUBD, 0>, VEX_4V;
5245   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5246                                   memopv2i64, i128mem,
5247                                   SSE_PSIGN, 0>, VEX_4V;
5248   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5249                                   memopv2i64, i128mem,
5250                                   SSE_PSIGN, 0>, VEX_4V;
5251   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5252                                   memopv2i64, i128mem,
5253                                   SSE_PSIGN, 0>, VEX_4V;
5254   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5255                                   memopv2i64, i128mem,
5256                                   SSE_PSHUFB, 0>, VEX_4V;
5257   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5258                                       int_x86_ssse3_phadd_sw_128,
5259                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5260   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5261                                       int_x86_ssse3_phsub_sw_128,
5262                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5263   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5264                                       int_x86_ssse3_pmadd_ub_sw_128,
5265                                       SSE_PMADD, 0>, VEX_4V;
5266 }
5267 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5268                                       int_x86_ssse3_pmul_hr_sw_128,
5269                                       SSE_PMULHRSW, 0>, VEX_4V;
5270 }
5271
5272 let ImmT = NoImm, Predicates = [HasAVX2] in {
5273 let isCommutable = 0 in {
5274   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5275                                   memopv4i64, i256mem,
5276                                   SSE_PHADDSUBW, 0>, VEX_4V;
5277   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5278                                   memopv4i64, i256mem,
5279                                   SSE_PHADDSUBW, 0>, VEX_4V;
5280   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5281                                   memopv4i64, i256mem,
5282                                   SSE_PHADDSUBW, 0>, VEX_4V;
5283   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5284                                   memopv4i64, i256mem,
5285                                   SSE_PHADDSUBW, 0>, VEX_4V;
5286   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5287                                   memopv4i64, i256mem,
5288                                   SSE_PHADDSUBW, 0>, VEX_4V;
5289   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5290                                   memopv4i64, i256mem,
5291                                   SSE_PHADDSUBW, 0>, VEX_4V;
5292   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5293                                   memopv4i64, i256mem,
5294                                   SSE_PHADDSUBW, 0>, VEX_4V;
5295   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5296                                   memopv4i64, i256mem,
5297                                   SSE_PHADDSUBW, 0>, VEX_4V;
5298   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5299                                         int_x86_avx2_phadd_sw>, VEX_4V;
5300   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5301                                         int_x86_avx2_phsub_sw>, VEX_4V;
5302   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5303                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5304 }
5305 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5306                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5307 }
5308
5309 // None of these have i8 immediate fields.
5310 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5311 let isCommutable = 0 in {
5312   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5313                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5314   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5315                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5316   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5317                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5318   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5319                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5320   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5321                                  memopv2i64, i128mem, SSE_PSIGN>;
5322   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5323                                  memopv2i64, i128mem, SSE_PSIGN>;
5324   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5325                                  memopv2i64, i128mem, SSE_PSIGN>;
5326   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5327                                  memopv2i64, i128mem, SSE_PSHUFB>;
5328   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5329                                      int_x86_ssse3_phadd_sw_128,
5330                                      SSE_PHADDSUBSW>;
5331   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5332                                      int_x86_ssse3_phsub_sw_128,
5333                                      SSE_PHADDSUBSW>;
5334   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5335                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5336 }
5337 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5338                                      int_x86_ssse3_pmul_hr_sw_128,
5339                                      SSE_PMULHRSW>;
5340 }
5341
5342 //===---------------------------------------------------------------------===//
5343 // SSSE3 - Packed Align Instruction Patterns
5344 //===---------------------------------------------------------------------===//
5345
5346 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5347   let neverHasSideEffects = 1 in {
5348   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5349       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5350       !if(Is2Addr,
5351         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5352         !strconcat(asm,
5353                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5354       [], IIC_SSE_PALIGNR>, OpSize;
5355   let mayLoad = 1 in
5356   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5357       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5358       !if(Is2Addr,
5359         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5360         !strconcat(asm,
5361                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5362       [], IIC_SSE_PALIGNR>, OpSize;
5363   }
5364 }
5365
5366 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5367   let neverHasSideEffects = 1 in {
5368   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5369       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5370       !strconcat(asm,
5371                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5372       []>, OpSize;
5373   let mayLoad = 1 in
5374   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5375       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5376       !strconcat(asm,
5377                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5378       []>, OpSize;
5379   }
5380 }
5381
5382 let Predicates = [HasAVX] in
5383   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5384 let Predicates = [HasAVX2] in
5385   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5386 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5387   defm PALIGN : ssse3_palign<"palignr">;
5388
5389 let Predicates = [HasAVX2] in {
5390 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5391           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5392 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5393           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5394 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5395           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5396 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5397           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5398 }
5399
5400 let Predicates = [HasAVX] in {
5401 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5402           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5403 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5404           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5405 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5406           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5407 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5408           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5409 }
5410
5411 let Predicates = [HasSSSE3] in {
5412 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5413           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5414 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5415           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5416 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5417           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5418 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5419           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5420 }
5421
5422 //===---------------------------------------------------------------------===//
5423 // SSSE3 - Thread synchronization
5424 //===---------------------------------------------------------------------===//
5425
5426 let usesCustomInserter = 1 in {
5427 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5428                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5429                 Requires<[HasSSE3]>;
5430 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5431                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5432                 Requires<[HasSSE3]>;
5433 }
5434
5435 let Uses = [EAX, ECX, EDX] in
5436 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5437                  TB, Requires<[HasSSE3]>;
5438 let Uses = [ECX, EAX] in
5439 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", [], IIC_SSE_MWAIT>,
5440                 TB, Requires<[HasSSE3]>;
5441
5442 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5443 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5444
5445 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5446       Requires<[In32BitMode]>;
5447 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5448       Requires<[In64BitMode]>;
5449
5450 //===----------------------------------------------------------------------===//
5451 // SSE4.1 - Packed Move with Sign/Zero Extend
5452 //===----------------------------------------------------------------------===//
5453
5454 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5455   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5456                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5457                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5458
5459   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5460                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5461        [(set VR128:$dst,
5462          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5463        OpSize;
5464 }
5465
5466 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5467                                  Intrinsic IntId> {
5468   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5469                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5470                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5471
5472   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5473                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5474                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5475 }
5476
5477 let Predicates = [HasAVX] in {
5478 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5479                                      VEX;
5480 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5481                                      VEX;
5482 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5483                                      VEX;
5484 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5485                                      VEX;
5486 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5487                                      VEX;
5488 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5489                                      VEX;
5490 }
5491
5492 let Predicates = [HasAVX2] in {
5493 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5494                                         int_x86_avx2_pmovsxbw>, VEX;
5495 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5496                                         int_x86_avx2_pmovsxwd>, VEX;
5497 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5498                                         int_x86_avx2_pmovsxdq>, VEX;
5499 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5500                                         int_x86_avx2_pmovzxbw>, VEX;
5501 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5502                                         int_x86_avx2_pmovzxwd>, VEX;
5503 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5504                                         int_x86_avx2_pmovzxdq>, VEX;
5505 }
5506
5507 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5508 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5509 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5510 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5511 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5512 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5513
5514 let Predicates = [HasAVX] in {
5515   // Common patterns involving scalar load.
5516   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5517             (VPMOVSXBWrm addr:$src)>;
5518   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5519             (VPMOVSXBWrm addr:$src)>;
5520
5521   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5522             (VPMOVSXWDrm addr:$src)>;
5523   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5524             (VPMOVSXWDrm addr:$src)>;
5525
5526   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5527             (VPMOVSXDQrm addr:$src)>;
5528   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5529             (VPMOVSXDQrm addr:$src)>;
5530
5531   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5532             (VPMOVZXBWrm addr:$src)>;
5533   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5534             (VPMOVZXBWrm addr:$src)>;
5535
5536   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5537             (VPMOVZXWDrm addr:$src)>;
5538   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5539             (VPMOVZXWDrm addr:$src)>;
5540
5541   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5542             (VPMOVZXDQrm addr:$src)>;
5543   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5544             (VPMOVZXDQrm addr:$src)>;
5545 }
5546
5547 let Predicates = [HasSSE41] in {
5548   // Common patterns involving scalar load.
5549   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5550             (PMOVSXBWrm addr:$src)>;
5551   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5552             (PMOVSXBWrm addr:$src)>;
5553
5554   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5555             (PMOVSXWDrm addr:$src)>;
5556   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5557             (PMOVSXWDrm addr:$src)>;
5558
5559   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5560             (PMOVSXDQrm addr:$src)>;
5561   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5562             (PMOVSXDQrm addr:$src)>;
5563
5564   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5565             (PMOVZXBWrm addr:$src)>;
5566   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5567             (PMOVZXBWrm addr:$src)>;
5568
5569   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5570             (PMOVZXWDrm addr:$src)>;
5571   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5572             (PMOVZXWDrm addr:$src)>;
5573
5574   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5575             (PMOVZXDQrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5577             (PMOVZXDQrm addr:$src)>;
5578 }
5579
5580 let Predicates = [HasAVX2] in {
5581   let AddedComplexity = 15 in {
5582     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5583               (VPMOVZXDQYrr VR128:$src)>;
5584     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5585               (VPMOVZXWDYrr VR128:$src)>;
5586   }
5587
5588   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5589   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5590 }
5591
5592 let Predicates = [HasAVX] in {
5593   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5594   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5595 }
5596
5597 let Predicates = [HasSSE41] in {
5598   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5599   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5600 }
5601
5602
5603 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5604   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5605                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5606                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5607
5608   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5609                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5610        [(set VR128:$dst,
5611          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5612           OpSize;
5613 }
5614
5615 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5616                                  Intrinsic IntId> {
5617   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5618                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5619                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5620
5621   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5622                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5623        [(set VR256:$dst,
5624          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5625           OpSize;
5626 }
5627
5628 let Predicates = [HasAVX] in {
5629 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5630                                      VEX;
5631 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5632                                      VEX;
5633 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5634                                      VEX;
5635 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5636                                      VEX;
5637 }
5638
5639 let Predicates = [HasAVX2] in {
5640 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5641                                        int_x86_avx2_pmovsxbd>, VEX;
5642 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5643                                        int_x86_avx2_pmovsxwq>, VEX;
5644 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5645                                        int_x86_avx2_pmovzxbd>, VEX;
5646 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5647                                        int_x86_avx2_pmovzxwq>, VEX;
5648 }
5649
5650 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5651 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5652 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5653 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5654
5655 let Predicates = [HasAVX] in {
5656   // Common patterns involving scalar load
5657   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5658             (VPMOVSXBDrm addr:$src)>;
5659   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5660             (VPMOVSXWQrm addr:$src)>;
5661
5662   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5663             (VPMOVZXBDrm addr:$src)>;
5664   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5665             (VPMOVZXWQrm addr:$src)>;
5666 }
5667
5668 let Predicates = [HasSSE41] in {
5669   // Common patterns involving scalar load
5670   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5671             (PMOVSXBDrm addr:$src)>;
5672   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5673             (PMOVSXWQrm addr:$src)>;
5674
5675   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5676             (PMOVZXBDrm addr:$src)>;
5677   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5678             (PMOVZXWQrm addr:$src)>;
5679 }
5680
5681 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5682   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5683                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5684                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5685
5686   // Expecting a i16 load any extended to i32 value.
5687   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5688                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5689                  [(set VR128:$dst, (IntId (bitconvert
5690                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5691                  OpSize;
5692 }
5693
5694 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5695                                  Intrinsic IntId> {
5696   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5697                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5698                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5699
5700   // Expecting a i16 load any extended to i32 value.
5701   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5702                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5703                   [(set VR256:$dst, (IntId (bitconvert
5704                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5705                   OpSize;
5706 }
5707
5708 let Predicates = [HasAVX] in {
5709 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5710                                      VEX;
5711 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5712                                      VEX;
5713 }
5714 let Predicates = [HasAVX2] in {
5715 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5716                                        int_x86_avx2_pmovsxbq>, VEX;
5717 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5718                                        int_x86_avx2_pmovzxbq>, VEX;
5719 }
5720 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5721 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5722
5723 let Predicates = [HasAVX] in {
5724   // Common patterns involving scalar load
5725   def : Pat<(int_x86_sse41_pmovsxbq
5726               (bitconvert (v4i32 (X86vzmovl
5727                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5728             (VPMOVSXBQrm addr:$src)>;
5729
5730   def : Pat<(int_x86_sse41_pmovzxbq
5731               (bitconvert (v4i32 (X86vzmovl
5732                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5733             (VPMOVZXBQrm addr:$src)>;
5734 }
5735
5736 let Predicates = [HasSSE41] in {
5737   // Common patterns involving scalar load
5738   def : Pat<(int_x86_sse41_pmovsxbq
5739               (bitconvert (v4i32 (X86vzmovl
5740                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5741             (PMOVSXBQrm addr:$src)>;
5742
5743   def : Pat<(int_x86_sse41_pmovzxbq
5744               (bitconvert (v4i32 (X86vzmovl
5745                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5746             (PMOVZXBQrm addr:$src)>;
5747 }
5748
5749 //===----------------------------------------------------------------------===//
5750 // SSE4.1 - Extract Instructions
5751 //===----------------------------------------------------------------------===//
5752
5753 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5754 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5755   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5756                  (ins VR128:$src1, i32i8imm:$src2),
5757                  !strconcat(OpcodeStr,
5758                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5759                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5760                  OpSize;
5761   let neverHasSideEffects = 1, mayStore = 1 in
5762   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5763                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5764                  !strconcat(OpcodeStr,
5765                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5766                  []>, OpSize;
5767 // FIXME:
5768 // There's an AssertZext in the way of writing the store pattern
5769 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5770 }
5771
5772 let Predicates = [HasAVX] in {
5773   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5774   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5775          (ins VR128:$src1, i32i8imm:$src2),
5776          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5777 }
5778
5779 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5780
5781
5782 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5783 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5784   let neverHasSideEffects = 1, mayStore = 1 in
5785   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5786                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5787                  !strconcat(OpcodeStr,
5788                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5789                  []>, OpSize;
5790 // FIXME:
5791 // There's an AssertZext in the way of writing the store pattern
5792 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5793 }
5794
5795 let Predicates = [HasAVX] in
5796   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5797
5798 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5799
5800
5801 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5802 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5803   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5804                  (ins VR128:$src1, i32i8imm:$src2),
5805                  !strconcat(OpcodeStr,
5806                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5807                  [(set GR32:$dst,
5808                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5809   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5810                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5811                  !strconcat(OpcodeStr,
5812                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5813                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5814                           addr:$dst)]>, OpSize;
5815 }
5816
5817 let Predicates = [HasAVX] in
5818   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5819
5820 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5821
5822 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5823 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5824   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5825                  (ins VR128:$src1, i32i8imm:$src2),
5826                  !strconcat(OpcodeStr,
5827                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5828                  [(set GR64:$dst,
5829                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5830   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5831                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5832                  !strconcat(OpcodeStr,
5833                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5834                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5835                           addr:$dst)]>, OpSize, REX_W;
5836 }
5837
5838 let Predicates = [HasAVX] in
5839   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5840
5841 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5842
5843 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5844 /// destination
5845 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5846   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5847                  (ins VR128:$src1, i32i8imm:$src2),
5848                  !strconcat(OpcodeStr,
5849                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5850                  [(set GR32:$dst,
5851                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5852            OpSize;
5853   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5854                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5855                  !strconcat(OpcodeStr,
5856                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5857                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5858                           addr:$dst)]>, OpSize;
5859 }
5860
5861 let ExeDomain = SSEPackedSingle in {
5862   let Predicates = [HasAVX] in {
5863     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5864     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5865                     (ins VR128:$src1, i32i8imm:$src2),
5866                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5867                     []>, OpSize, VEX;
5868   }
5869   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5870 }
5871
5872 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5873 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5874                                               imm:$src2))),
5875                  addr:$dst),
5876           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5877           Requires<[HasAVX]>;
5878 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5879                                               imm:$src2))),
5880                  addr:$dst),
5881           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5882           Requires<[HasSSE41]>;
5883
5884 //===----------------------------------------------------------------------===//
5885 // SSE4.1 - Insert Instructions
5886 //===----------------------------------------------------------------------===//
5887
5888 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5889   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5890       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5891       !if(Is2Addr,
5892         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5893         !strconcat(asm,
5894                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5895       [(set VR128:$dst,
5896         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5897   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5898       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5899       !if(Is2Addr,
5900         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5901         !strconcat(asm,
5902                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5903       [(set VR128:$dst,
5904         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5905                    imm:$src3))]>, OpSize;
5906 }
5907
5908 let Predicates = [HasAVX] in
5909   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5910 let Constraints = "$src1 = $dst" in
5911   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5912
5913 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5914   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5915       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5916       !if(Is2Addr,
5917         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5918         !strconcat(asm,
5919                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5920       [(set VR128:$dst,
5921         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5922       OpSize;
5923   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5924       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5925       !if(Is2Addr,
5926         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5927         !strconcat(asm,
5928                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5929       [(set VR128:$dst,
5930         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5931                           imm:$src3)))]>, OpSize;
5932 }
5933
5934 let Predicates = [HasAVX] in
5935   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5936 let Constraints = "$src1 = $dst" in
5937   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5938
5939 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5940   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5941       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5942       !if(Is2Addr,
5943         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5944         !strconcat(asm,
5945                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5946       [(set VR128:$dst,
5947         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5948       OpSize;
5949   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5950       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5951       !if(Is2Addr,
5952         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5953         !strconcat(asm,
5954                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5955       [(set VR128:$dst,
5956         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5957                           imm:$src3)))]>, OpSize;
5958 }
5959
5960 let Predicates = [HasAVX] in
5961   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5962 let Constraints = "$src1 = $dst" in
5963   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5964
5965 // insertps has a few different modes, there's the first two here below which
5966 // are optimized inserts that won't zero arbitrary elements in the destination
5967 // vector. The next one matches the intrinsic and could zero arbitrary elements
5968 // in the target vector.
5969 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5970   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5971       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5972       !if(Is2Addr,
5973         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5974         !strconcat(asm,
5975                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5976       [(set VR128:$dst,
5977         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5978       OpSize;
5979   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5980       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5981       !if(Is2Addr,
5982         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5983         !strconcat(asm,
5984                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5985       [(set VR128:$dst,
5986         (X86insrtps VR128:$src1,
5987                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5988                     imm:$src3))]>, OpSize;
5989 }
5990
5991 let ExeDomain = SSEPackedSingle in {
5992   let Predicates = [HasAVX] in
5993     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5994   let Constraints = "$src1 = $dst" in
5995     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5996 }
5997
5998 //===----------------------------------------------------------------------===//
5999 // SSE4.1 - Round Instructions
6000 //===----------------------------------------------------------------------===//
6001
6002 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6003                             X86MemOperand x86memop, RegisterClass RC,
6004                             PatFrag mem_frag32, PatFrag mem_frag64,
6005                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6006 let ExeDomain = SSEPackedSingle in {
6007   // Intrinsic operation, reg.
6008   // Vector intrinsic operation, reg
6009   def PSr : SS4AIi8<opcps, MRMSrcReg,
6010                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6011                     !strconcat(OpcodeStr,
6012                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6013                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6014                     OpSize;
6015
6016   // Vector intrinsic operation, mem
6017   def PSm : SS4AIi8<opcps, MRMSrcMem,
6018                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6019                     !strconcat(OpcodeStr,
6020                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6021                     [(set RC:$dst,
6022                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6023                     OpSize;
6024 } // ExeDomain = SSEPackedSingle
6025
6026 let ExeDomain = SSEPackedDouble in {
6027   // Vector intrinsic operation, reg
6028   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6029                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6030                     !strconcat(OpcodeStr,
6031                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6032                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6033                     OpSize;
6034
6035   // Vector intrinsic operation, mem
6036   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6037                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6038                     !strconcat(OpcodeStr,
6039                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6040                     [(set RC:$dst,
6041                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6042                     OpSize;
6043 } // ExeDomain = SSEPackedDouble
6044 }
6045
6046 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6047                             string OpcodeStr,
6048                             Intrinsic F32Int,
6049                             Intrinsic F64Int, bit Is2Addr = 1> {
6050 let ExeDomain = GenericDomain in {
6051   // Operation, reg.
6052   def SSr : SS4AIi8<opcss, MRMSrcReg,
6053       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6054       !if(Is2Addr,
6055           !strconcat(OpcodeStr,
6056               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6057           !strconcat(OpcodeStr,
6058               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6059       []>, OpSize;
6060
6061   // Intrinsic operation, reg.
6062   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6063         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6064         !if(Is2Addr,
6065             !strconcat(OpcodeStr,
6066                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6067             !strconcat(OpcodeStr,
6068                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6069         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6070         OpSize;
6071
6072   // Intrinsic operation, mem.
6073   def SSm : SS4AIi8<opcss, MRMSrcMem,
6074         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6075         !if(Is2Addr,
6076             !strconcat(OpcodeStr,
6077                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6078             !strconcat(OpcodeStr,
6079                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6080         [(set VR128:$dst,
6081              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6082         OpSize;
6083
6084   // Operation, reg.
6085   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6086         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6087         !if(Is2Addr,
6088             !strconcat(OpcodeStr,
6089                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6090             !strconcat(OpcodeStr,
6091                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6092         []>, OpSize;
6093
6094   // Intrinsic operation, reg.
6095   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6096         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6097         !if(Is2Addr,
6098             !strconcat(OpcodeStr,
6099                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6100             !strconcat(OpcodeStr,
6101                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6102         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6103         OpSize;
6104
6105   // Intrinsic operation, mem.
6106   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6107         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6108         !if(Is2Addr,
6109             !strconcat(OpcodeStr,
6110                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6111             !strconcat(OpcodeStr,
6112                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6113         [(set VR128:$dst,
6114               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6115         OpSize;
6116 } // ExeDomain = GenericDomain
6117 }
6118
6119 // FP round - roundss, roundps, roundsd, roundpd
6120 let Predicates = [HasAVX] in {
6121   // Intrinsic form
6122   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6123                                   memopv4f32, memopv2f64,
6124                                   int_x86_sse41_round_ps,
6125                                   int_x86_sse41_round_pd>, VEX;
6126   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6127                                   memopv8f32, memopv4f64,
6128                                   int_x86_avx_round_ps_256,
6129                                   int_x86_avx_round_pd_256>, VEX;
6130   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6131                                   int_x86_sse41_round_ss,
6132                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6133
6134   def : Pat<(ffloor FR32:$src),
6135             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6136   def : Pat<(f64 (ffloor FR64:$src)),
6137             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6138   def : Pat<(f32 (fnearbyint FR32:$src)),
6139             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6140   def : Pat<(f64 (fnearbyint FR64:$src)),
6141             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6142   def : Pat<(f32 (fceil FR32:$src)),
6143             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6144   def : Pat<(f64 (fceil FR64:$src)),
6145             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6146   def : Pat<(f32 (frint FR32:$src)),
6147             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6148   def : Pat<(f64 (frint FR64:$src)),
6149             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6150   def : Pat<(f32 (ftrunc FR32:$src)),
6151             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6152   def : Pat<(f64 (ftrunc FR64:$src)),
6153             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6154 }
6155
6156 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6157                                memopv4f32, memopv2f64,
6158                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6159 let Constraints = "$src1 = $dst" in
6160 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6161                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6162
6163 def : Pat<(ffloor FR32:$src),
6164           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6165 def : Pat<(f64 (ffloor FR64:$src)),
6166           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6167 def : Pat<(f32 (fnearbyint FR32:$src)),
6168           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6169 def : Pat<(f64 (fnearbyint FR64:$src)),
6170           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6171 def : Pat<(f32 (fceil FR32:$src)),
6172           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6173 def : Pat<(f64 (fceil FR64:$src)),
6174           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6175 def : Pat<(f32 (frint FR32:$src)),
6176           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6177 def : Pat<(f64 (frint FR64:$src)),
6178           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6179 def : Pat<(f32 (ftrunc FR32:$src)),
6180           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6181 def : Pat<(f64 (ftrunc FR64:$src)),
6182           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6183
6184 //===----------------------------------------------------------------------===//
6185 // SSE4.1 - Packed Bit Test
6186 //===----------------------------------------------------------------------===//
6187
6188 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6189 // the intel intrinsic that corresponds to this.
6190 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6191 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6192                 "vptest\t{$src2, $src1|$src1, $src2}",
6193                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6194                 OpSize, VEX;
6195 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6196                 "vptest\t{$src2, $src1|$src1, $src2}",
6197                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6198                 OpSize, VEX;
6199
6200 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6201                 "vptest\t{$src2, $src1|$src1, $src2}",
6202                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6203                 OpSize, VEX;
6204 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6205                 "vptest\t{$src2, $src1|$src1, $src2}",
6206                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6207                 OpSize, VEX;
6208 }
6209
6210 let Defs = [EFLAGS] in {
6211 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6212               "ptest\t{$src2, $src1|$src1, $src2}",
6213               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6214               OpSize;
6215 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6216               "ptest\t{$src2, $src1|$src1, $src2}",
6217               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6218               OpSize;
6219 }
6220
6221 // The bit test instructions below are AVX only
6222 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6223                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6224   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6225             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6226             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6227   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6228             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6229             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6230             OpSize, VEX;
6231 }
6232
6233 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6234 let ExeDomain = SSEPackedSingle in {
6235 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6236 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6237 }
6238 let ExeDomain = SSEPackedDouble in {
6239 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6240 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6241 }
6242 }
6243
6244 //===----------------------------------------------------------------------===//
6245 // SSE4.1 - Misc Instructions
6246 //===----------------------------------------------------------------------===//
6247
6248 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6249   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6250                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6251                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6252                      OpSize, XS;
6253   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6254                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6255                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6256                       (implicit EFLAGS)]>, OpSize, XS;
6257
6258   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6259                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6260                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6261                      XS;
6262   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6263                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6264                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6265                       (implicit EFLAGS)]>, XS;
6266
6267   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6268                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6269                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6270                       XS;
6271   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6272                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6273                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6274                        (implicit EFLAGS)]>, XS;
6275 }
6276
6277
6278
6279 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6280 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6281                                  Intrinsic IntId128> {
6282   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6283                     (ins VR128:$src),
6284                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6285                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6286   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6287                      (ins i128mem:$src),
6288                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6289                      [(set VR128:$dst,
6290                        (IntId128
6291                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6292 }
6293
6294 let Predicates = [HasAVX] in
6295 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6296                                          int_x86_sse41_phminposuw>, VEX;
6297 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6298                                          int_x86_sse41_phminposuw>;
6299
6300 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6301 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6302                               Intrinsic IntId128, bit Is2Addr = 1> {
6303   let isCommutable = 1 in
6304   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6305        (ins VR128:$src1, VR128:$src2),
6306        !if(Is2Addr,
6307            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6308            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6309        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6310   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6311        (ins VR128:$src1, i128mem:$src2),
6312        !if(Is2Addr,
6313            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6314            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6315        [(set VR128:$dst,
6316          (IntId128 VR128:$src1,
6317           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6318 }
6319
6320 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6321 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6322                                 Intrinsic IntId256> {
6323   let isCommutable = 1 in
6324   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6325        (ins VR256:$src1, VR256:$src2),
6326        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6327        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6328   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6329        (ins VR256:$src1, i256mem:$src2),
6330        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6331        [(set VR256:$dst,
6332          (IntId256 VR256:$src1,
6333           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6334 }
6335
6336 let Predicates = [HasAVX] in {
6337   let isCommutable = 0 in
6338   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6339                                                          0>, VEX_4V;
6340   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6341                                                          0>, VEX_4V;
6342   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6343                                                          0>, VEX_4V;
6344   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6345                                                          0>, VEX_4V;
6346   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6347                                                          0>, VEX_4V;
6348   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6349                                                          0>, VEX_4V;
6350   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6351                                                          0>, VEX_4V;
6352   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6353                                                          0>, VEX_4V;
6354   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6355                                                          0>, VEX_4V;
6356   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6357                                                          0>, VEX_4V;
6358 }
6359
6360 let Predicates = [HasAVX2] in {
6361   let isCommutable = 0 in
6362   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6363                                         int_x86_avx2_packusdw>, VEX_4V;
6364   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6365                                         int_x86_avx2_pmins_b>, VEX_4V;
6366   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6367                                         int_x86_avx2_pmins_d>, VEX_4V;
6368   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6369                                         int_x86_avx2_pminu_d>, VEX_4V;
6370   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6371                                         int_x86_avx2_pminu_w>, VEX_4V;
6372   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6373                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6374   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6375                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6376   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6377                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6378   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6379                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6380   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6381                                         int_x86_avx2_pmul_dq>, VEX_4V;
6382 }
6383
6384 let Constraints = "$src1 = $dst" in {
6385   let isCommutable = 0 in
6386   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6387   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6388   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6389   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6390   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6391   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6392   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6393   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6394   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6395   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6396 }
6397
6398 /// SS48I_binop_rm - Simple SSE41 binary operator.
6399 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6400                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6401                           X86MemOperand x86memop, bit Is2Addr = 1> {
6402   let isCommutable = 1 in
6403   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6404        (ins RC:$src1, RC:$src2),
6405        !if(Is2Addr,
6406            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6407            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6408        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6409   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6410        (ins RC:$src1, x86memop:$src2),
6411        !if(Is2Addr,
6412            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6413            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6414        [(set RC:$dst,
6415          (OpVT (OpNode RC:$src1,
6416           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6417 }
6418
6419 let Predicates = [HasAVX] in {
6420   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6421                                 memopv2i64, i128mem, 0>, VEX_4V;
6422   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6423                                  memopv2i64, i128mem, 0>, VEX_4V;
6424 }
6425 let Predicates = [HasAVX2] in {
6426   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6427                                   memopv4i64, i256mem, 0>, VEX_4V;
6428   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6429                                   memopv4i64, i256mem, 0>, VEX_4V;
6430 }
6431
6432 let Constraints = "$src1 = $dst" in {
6433   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6434                                 memopv2i64, i128mem>;
6435   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6436                                 memopv2i64, i128mem>;
6437 }
6438
6439 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6440 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6441                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6442                  X86MemOperand x86memop, bit Is2Addr = 1> {
6443   let isCommutable = 1 in
6444   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6445         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6446         !if(Is2Addr,
6447             !strconcat(OpcodeStr,
6448                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6449             !strconcat(OpcodeStr,
6450                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6451         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6452         OpSize;
6453   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6454         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6455         !if(Is2Addr,
6456             !strconcat(OpcodeStr,
6457                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6458             !strconcat(OpcodeStr,
6459                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6460         [(set RC:$dst,
6461           (IntId RC:$src1,
6462            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6463         OpSize;
6464 }
6465
6466 let Predicates = [HasAVX] in {
6467   let isCommutable = 0 in {
6468     let ExeDomain = SSEPackedSingle in {
6469     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6470                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6471     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6472               int_x86_avx_blend_ps_256, VR256, memopv8f32, f256mem, 0>, VEX_4V;
6473     }
6474     let ExeDomain = SSEPackedDouble in {
6475     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6476                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6477     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6478               int_x86_avx_blend_pd_256, VR256, memopv4f64, f256mem, 0>, VEX_4V;
6479     }
6480   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6481                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6482   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6483                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6484   }
6485   let ExeDomain = SSEPackedSingle in
6486   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6487                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6488   let ExeDomain = SSEPackedDouble in
6489   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6490                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6491   let ExeDomain = SSEPackedSingle in
6492   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6493                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6494 }
6495
6496 let Predicates = [HasAVX2] in {
6497   let isCommutable = 0 in {
6498   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6499                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6500   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6501                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6502   }
6503 }
6504
6505 let Constraints = "$src1 = $dst" in {
6506   let isCommutable = 0 in {
6507   let ExeDomain = SSEPackedSingle in
6508   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6509                                      VR128, memopv4f32, f128mem>;
6510   let ExeDomain = SSEPackedDouble in
6511   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6512                                      VR128, memopv2f64, f128mem>;
6513   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6514                                      VR128, memopv2i64, i128mem>;
6515   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6516                                      VR128, memopv2i64, i128mem>;
6517   }
6518   let ExeDomain = SSEPackedSingle in
6519   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6520                                   VR128, memopv4f32, f128mem>;
6521   let ExeDomain = SSEPackedDouble in
6522   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6523                                   VR128, memopv2f64, f128mem>;
6524 }
6525
6526 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6527 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6528                                     RegisterClass RC, X86MemOperand x86memop,
6529                                     PatFrag mem_frag, Intrinsic IntId> {
6530   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6531                   (ins RC:$src1, RC:$src2, RC:$src3),
6532                   !strconcat(OpcodeStr,
6533                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6534                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6535                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6536
6537   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6538                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6539                   !strconcat(OpcodeStr,
6540                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6541                   [(set RC:$dst,
6542                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6543                                RC:$src3))],
6544                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6545 }
6546
6547 let Predicates = [HasAVX] in {
6548 let ExeDomain = SSEPackedDouble in {
6549 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6550                                            memopv2f64, int_x86_sse41_blendvpd>;
6551 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6552                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6553 } // ExeDomain = SSEPackedDouble
6554 let ExeDomain = SSEPackedSingle in {
6555 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6556                                            memopv4f32, int_x86_sse41_blendvps>;
6557 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6558                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6559 } // ExeDomain = SSEPackedSingle
6560 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6561                                            memopv2i64, int_x86_sse41_pblendvb>;
6562 }
6563
6564 let Predicates = [HasAVX2] in {
6565 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6566                                            memopv4i64, int_x86_avx2_pblendvb>;
6567 }
6568
6569 let Predicates = [HasAVX] in {
6570   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6571                             (v16i8 VR128:$src2))),
6572             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6573   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6574                             (v4i32 VR128:$src2))),
6575             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6576   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6577                             (v4f32 VR128:$src2))),
6578             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6579   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6580                             (v2i64 VR128:$src2))),
6581             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6582   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6583                             (v2f64 VR128:$src2))),
6584             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6585   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6586                             (v8i32 VR256:$src2))),
6587             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6588   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6589                             (v8f32 VR256:$src2))),
6590             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6591   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6592                             (v4i64 VR256:$src2))),
6593             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6594   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6595                             (v4f64 VR256:$src2))),
6596             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6597
6598   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6599                                (imm:$mask))),
6600             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6601   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6602                                (imm:$mask))),
6603             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6604
6605   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6606                                (imm:$mask))),
6607             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6608   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6609                                (imm:$mask))),
6610             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6611   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6612                                (imm:$mask))),
6613             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6614 }
6615
6616 let Predicates = [HasAVX2] in {
6617   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6618                             (v32i8 VR256:$src2))),
6619             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6620   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6621                                (imm:$mask))),
6622             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6623 }
6624
6625 /// SS41I_ternary_int - SSE 4.1 ternary operator
6626 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6627   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6628                                X86MemOperand x86memop, Intrinsic IntId> {
6629     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6630                     (ins VR128:$src1, VR128:$src2),
6631                     !strconcat(OpcodeStr,
6632                      "\t{$src2, $dst|$dst, $src2}"),
6633                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6634                     OpSize;
6635
6636     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6637                     (ins VR128:$src1, x86memop:$src2),
6638                     !strconcat(OpcodeStr,
6639                      "\t{$src2, $dst|$dst, $src2}"),
6640                     [(set VR128:$dst,
6641                       (IntId VR128:$src1,
6642                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6643   }
6644 }
6645
6646 let ExeDomain = SSEPackedDouble in
6647 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6648                                   int_x86_sse41_blendvpd>;
6649 let ExeDomain = SSEPackedSingle in
6650 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6651                                   int_x86_sse41_blendvps>;
6652 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6653                                   int_x86_sse41_pblendvb>;
6654
6655 // Aliases with the implicit xmm0 argument
6656 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6657                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6658 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6659                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6660 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6661                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6662 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6663                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6664 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6665                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6666 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6667                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6668
6669 let Predicates = [HasSSE41] in {
6670   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6671                             (v16i8 VR128:$src2))),
6672             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6673   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6674                             (v4i32 VR128:$src2))),
6675             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6676   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6677                             (v4f32 VR128:$src2))),
6678             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6679   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6680                             (v2i64 VR128:$src2))),
6681             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6682   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6683                             (v2f64 VR128:$src2))),
6684             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6685
6686   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6687                                (imm:$mask))),
6688             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6689   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6690                                (imm:$mask))),
6691             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6692   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6693                                (imm:$mask))),
6694             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6695
6696 }
6697
6698 let Predicates = [HasAVX] in
6699 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6700                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6701                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6702                        OpSize, VEX;
6703 let Predicates = [HasAVX2] in
6704 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6705                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6706                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6707                          OpSize, VEX;
6708 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6709                        "movntdqa\t{$src, $dst|$dst, $src}",
6710                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6711                        OpSize;
6712
6713 //===----------------------------------------------------------------------===//
6714 // SSE4.2 - Compare Instructions
6715 //===----------------------------------------------------------------------===//
6716
6717 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6718 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6719                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6720                           X86MemOperand x86memop, bit Is2Addr = 1> {
6721   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6722        (ins RC:$src1, RC:$src2),
6723        !if(Is2Addr,
6724            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6725            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6726        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6727        OpSize;
6728   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6729        (ins RC:$src1, x86memop:$src2),
6730        !if(Is2Addr,
6731            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6732            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6733        [(set RC:$dst,
6734          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6735 }
6736
6737 let Predicates = [HasAVX] in
6738   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6739                                  memopv2i64, i128mem, 0>, VEX_4V;
6740
6741 let Predicates = [HasAVX2] in
6742   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6743                                   memopv4i64, i256mem, 0>, VEX_4V;
6744
6745 let Constraints = "$src1 = $dst" in
6746   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6747                                 memopv2i64, i128mem>;
6748
6749 //===----------------------------------------------------------------------===//
6750 // SSE4.2 - String/text Processing Instructions
6751 //===----------------------------------------------------------------------===//
6752
6753 // Packed Compare Implicit Length Strings, Return Mask
6754 multiclass pseudo_pcmpistrm<string asm> {
6755   def REG : PseudoI<(outs VR128:$dst),
6756                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6757     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6758                                                   imm:$src3))]>;
6759   def MEM : PseudoI<(outs VR128:$dst),
6760                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6761     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6762                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6763 }
6764
6765 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6766   let AddedComplexity = 1 in
6767     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6768   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6769 }
6770
6771 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6772   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6773       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6774       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6775   let mayLoad = 1 in
6776   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6777       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6778       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6779 }
6780
6781 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6782   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6783       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6784       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6785   let mayLoad = 1 in
6786   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6787       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6788       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6789 }
6790
6791 // Packed Compare Explicit Length Strings, Return Mask
6792 multiclass pseudo_pcmpestrm<string asm> {
6793   def REG : PseudoI<(outs VR128:$dst),
6794                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6795     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6796                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6797   def MEM : PseudoI<(outs VR128:$dst),
6798                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6799     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6800                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6801 }
6802
6803 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6804   let AddedComplexity = 1 in
6805     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6806   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6807 }
6808
6809 let Predicates = [HasAVX],
6810     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6811   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6812       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6813       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6814   let mayLoad = 1 in
6815   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6816       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6817       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6818 }
6819
6820 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6821   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6822       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6823       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6824   let mayLoad = 1 in
6825   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6826       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6827       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6828 }
6829
6830 // Packed Compare Implicit Length Strings, Return Index
6831 let Defs = [ECX, EFLAGS] in {
6832   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6833     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6834       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6835       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6836       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6837        (implicit EFLAGS)]>, OpSize;
6838     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6839       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6840       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6841       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6842        (implicit EFLAGS)]>, OpSize;
6843   }
6844 }
6845
6846 let Predicates = [HasAVX] in {
6847 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6848                                     VEX;
6849 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6850                                     VEX;
6851 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6852                                     VEX;
6853 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6854                                     VEX;
6855 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6856                                     VEX;
6857 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6858                                     VEX;
6859 }
6860
6861 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6862 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6863 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6864 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6865 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6866 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6867
6868 // Packed Compare Explicit Length Strings, Return Index
6869 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6870   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6871     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6872       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6873       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6874       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6875        (implicit EFLAGS)]>, OpSize;
6876     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6877       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6878       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6879        [(set ECX,
6880              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6881         (implicit EFLAGS)]>, OpSize;
6882   }
6883 }
6884
6885 let Predicates = [HasAVX] in {
6886 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6887                                     VEX;
6888 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6889                                     VEX;
6890 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6891                                     VEX;
6892 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6893                                     VEX;
6894 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6895                                     VEX;
6896 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6897                                     VEX;
6898 }
6899
6900 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6901 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6902 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6903 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6904 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6905 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6906
6907 //===----------------------------------------------------------------------===//
6908 // SSE4.2 - CRC Instructions
6909 //===----------------------------------------------------------------------===//
6910
6911 // No CRC instructions have AVX equivalents
6912
6913 // crc intrinsic instruction
6914 // This set of instructions are only rm, the only difference is the size
6915 // of r and m.
6916 let Constraints = "$src1 = $dst" in {
6917   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6918                       (ins GR32:$src1, i8mem:$src2),
6919                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6920                        [(set GR32:$dst,
6921                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6922                          (load addr:$src2)))]>;
6923   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6924                       (ins GR32:$src1, GR8:$src2),
6925                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6926                        [(set GR32:$dst,
6927                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6928   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6929                       (ins GR32:$src1, i16mem:$src2),
6930                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6931                        [(set GR32:$dst,
6932                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6933                          (load addr:$src2)))]>,
6934                          OpSize;
6935   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6936                       (ins GR32:$src1, GR16:$src2),
6937                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6938                        [(set GR32:$dst,
6939                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6940                          OpSize;
6941   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6942                       (ins GR32:$src1, i32mem:$src2),
6943                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6944                        [(set GR32:$dst,
6945                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6946                          (load addr:$src2)))]>;
6947   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6948                       (ins GR32:$src1, GR32:$src2),
6949                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6950                        [(set GR32:$dst,
6951                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6952   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6953                       (ins GR64:$src1, i8mem:$src2),
6954                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6955                        [(set GR64:$dst,
6956                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6957                          (load addr:$src2)))]>,
6958                          REX_W;
6959   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6960                       (ins GR64:$src1, GR8:$src2),
6961                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6962                        [(set GR64:$dst,
6963                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6964                          REX_W;
6965   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6966                       (ins GR64:$src1, i64mem:$src2),
6967                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6968                        [(set GR64:$dst,
6969                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6970                          (load addr:$src2)))]>,
6971                          REX_W;
6972   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6973                       (ins GR64:$src1, GR64:$src2),
6974                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6975                        [(set GR64:$dst,
6976                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6977                          REX_W;
6978 }
6979
6980 //===----------------------------------------------------------------------===//
6981 // AES-NI Instructions
6982 //===----------------------------------------------------------------------===//
6983
6984 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6985                               Intrinsic IntId128, bit Is2Addr = 1> {
6986   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6987        (ins VR128:$src1, VR128:$src2),
6988        !if(Is2Addr,
6989            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6990            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6991        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6992        OpSize;
6993   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6994        (ins VR128:$src1, i128mem:$src2),
6995        !if(Is2Addr,
6996            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6997            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6998        [(set VR128:$dst,
6999          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7000 }
7001
7002 // Perform One Round of an AES Encryption/Decryption Flow
7003 let Predicates = [HasAVX, HasAES] in {
7004   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7005                          int_x86_aesni_aesenc, 0>, VEX_4V;
7006   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7007                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7008   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7009                          int_x86_aesni_aesdec, 0>, VEX_4V;
7010   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7011                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7012 }
7013
7014 let Constraints = "$src1 = $dst" in {
7015   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7016                          int_x86_aesni_aesenc>;
7017   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7018                          int_x86_aesni_aesenclast>;
7019   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7020                          int_x86_aesni_aesdec>;
7021   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7022                          int_x86_aesni_aesdeclast>;
7023 }
7024
7025 // Perform the AES InvMixColumn Transformation
7026 let Predicates = [HasAVX, HasAES] in {
7027   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7028       (ins VR128:$src1),
7029       "vaesimc\t{$src1, $dst|$dst, $src1}",
7030       [(set VR128:$dst,
7031         (int_x86_aesni_aesimc VR128:$src1))]>,
7032       OpSize, VEX;
7033   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7034       (ins i128mem:$src1),
7035       "vaesimc\t{$src1, $dst|$dst, $src1}",
7036       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7037       OpSize, VEX;
7038 }
7039 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7040   (ins VR128:$src1),
7041   "aesimc\t{$src1, $dst|$dst, $src1}",
7042   [(set VR128:$dst,
7043     (int_x86_aesni_aesimc VR128:$src1))]>,
7044   OpSize;
7045 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7046   (ins i128mem:$src1),
7047   "aesimc\t{$src1, $dst|$dst, $src1}",
7048   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7049   OpSize;
7050
7051 // AES Round Key Generation Assist
7052 let Predicates = [HasAVX, HasAES] in {
7053   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7054       (ins VR128:$src1, i8imm:$src2),
7055       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7056       [(set VR128:$dst,
7057         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7058       OpSize, VEX;
7059   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7060       (ins i128mem:$src1, i8imm:$src2),
7061       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7062       [(set VR128:$dst,
7063         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7064       OpSize, VEX;
7065 }
7066 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7067   (ins VR128:$src1, i8imm:$src2),
7068   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7069   [(set VR128:$dst,
7070     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7071   OpSize;
7072 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7073   (ins i128mem:$src1, i8imm:$src2),
7074   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7075   [(set VR128:$dst,
7076     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7077   OpSize;
7078
7079 //===----------------------------------------------------------------------===//
7080 // PCLMUL Instructions
7081 //===----------------------------------------------------------------------===//
7082
7083 // AVX carry-less Multiplication instructions
7084 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7085            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7086            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7087            [(set VR128:$dst,
7088              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7089
7090 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7091            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7092            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7093            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7094                               (memopv2i64 addr:$src2), imm:$src3))]>;
7095
7096 // Carry-less Multiplication instructions
7097 let Constraints = "$src1 = $dst" in {
7098 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7099            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7100            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7101            [(set VR128:$dst,
7102              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7103
7104 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7105            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7106            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7107            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7108                               (memopv2i64 addr:$src2), imm:$src3))]>;
7109 } // Constraints = "$src1 = $dst"
7110
7111
7112 multiclass pclmul_alias<string asm, int immop> {
7113   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7114                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7115
7116   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7117                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7118
7119   def : InstAlias<!strconcat("vpclmul", asm,
7120                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7121                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7122
7123   def : InstAlias<!strconcat("vpclmul", asm,
7124                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7125                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7126 }
7127 defm : pclmul_alias<"hqhq", 0x11>;
7128 defm : pclmul_alias<"hqlq", 0x01>;
7129 defm : pclmul_alias<"lqhq", 0x10>;
7130 defm : pclmul_alias<"lqlq", 0x00>;
7131
7132 //===----------------------------------------------------------------------===//
7133 // SSE4A Instructions
7134 //===----------------------------------------------------------------------===//
7135
7136 let Predicates = [HasSSE4A] in {
7137
7138 let Constraints = "$src = $dst" in {
7139 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7140                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7141                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7142                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7143                                     imm:$idx))]>, TB, OpSize;
7144 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7145               (ins VR128:$src, VR128:$mask),
7146               "extrq\t{$mask, $src|$src, $mask}",
7147               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7148                                  VR128:$mask))]>, TB, OpSize;
7149
7150 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7151                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7152                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7153                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7154                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7155 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7156                  (ins VR128:$src, VR128:$mask),
7157                  "insertq\t{$mask, $src|$src, $mask}",
7158                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7159                                     VR128:$mask))]>, XD;
7160 }
7161
7162 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7163                 "movntss\t{$src, $dst|$dst, $src}",
7164                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7165
7166 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7167                 "movntsd\t{$src, $dst|$dst, $src}",
7168                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7169 }
7170
7171 //===----------------------------------------------------------------------===//
7172 // AVX Instructions
7173 //===----------------------------------------------------------------------===//
7174
7175 //===----------------------------------------------------------------------===//
7176 // VBROADCAST - Load from memory and broadcast to all elements of the
7177 //              destination operand
7178 //
7179 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7180                     X86MemOperand x86memop, Intrinsic Int> :
7181   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7182         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7183         [(set RC:$dst, (Int addr:$src))]>, VEX;
7184
7185 // AVX2 adds register forms
7186 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7187                          Intrinsic Int> :
7188   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7189          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7190          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7191
7192 let ExeDomain = SSEPackedSingle in {
7193   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7194                                       int_x86_avx_vbroadcast_ss>;
7195   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7196                                       int_x86_avx_vbroadcast_ss_256>;
7197 }
7198 let ExeDomain = SSEPackedDouble in
7199 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7200                                     int_x86_avx_vbroadcast_sd_256>;
7201 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7202                                    int_x86_avx_vbroadcastf128_pd_256>;
7203
7204 let ExeDomain = SSEPackedSingle in {
7205   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7206                                            int_x86_avx2_vbroadcast_ss_ps>;
7207   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7208                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7209 }
7210 let ExeDomain = SSEPackedDouble in
7211 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7212                                           int_x86_avx2_vbroadcast_sd_pd_256>;
7213
7214 let Predicates = [HasAVX2] in
7215 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7216                                    int_x86_avx2_vbroadcasti128>;
7217
7218 let Predicates = [HasAVX] in
7219 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7220           (VBROADCASTF128 addr:$src)>;
7221
7222
7223 //===----------------------------------------------------------------------===//
7224 // VINSERTF128 - Insert packed floating-point values
7225 //
7226 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7227 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7228           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7229           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7230           []>, VEX_4V;
7231 let mayLoad = 1 in
7232 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7233           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7234           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7235           []>, VEX_4V;
7236 }
7237
7238 let Predicates = [HasAVX] in {
7239 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7240                                    (i32 imm)),
7241           (VINSERTF128rr VR256:$src1, VR128:$src2,
7242                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7243 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7244                                    (i32 imm)),
7245           (VINSERTF128rr VR256:$src1, VR128:$src2,
7246                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7247 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7248                                    (i32 imm)),
7249           (VINSERTF128rr VR256:$src1, VR128:$src2,
7250                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7251 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7252                                    (i32 imm)),
7253           (VINSERTF128rr VR256:$src1, VR128:$src2,
7254                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7255 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7256                                    (i32 imm)),
7257           (VINSERTF128rr VR256:$src1, VR128:$src2,
7258                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7259 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7260                                    (i32 imm)),
7261           (VINSERTF128rr VR256:$src1, VR128:$src2,
7262                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7263
7264 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7265                                    (i32 imm)),
7266           (VINSERTF128rm VR256:$src1, addr:$src2,
7267                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7268 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7269                                    (i32 imm)),
7270           (VINSERTF128rm VR256:$src1, addr:$src2,
7271                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7272 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7273                                    (i32 imm)),
7274           (VINSERTF128rm VR256:$src1, addr:$src2,
7275                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7276 }
7277
7278 //===----------------------------------------------------------------------===//
7279 // VEXTRACTF128 - Extract packed floating-point values
7280 //
7281 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7282 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7283           (ins VR256:$src1, i8imm:$src2),
7284           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7285           []>, VEX;
7286 let mayStore = 1 in
7287 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7288           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7289           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7290           []>, VEX;
7291 }
7292
7293 // Extract and store.
7294 let Predicates = [HasAVX] in {
7295   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7296           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7297   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7298           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7299   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7300           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7301
7302   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7303           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7304   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7305           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7306   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7307           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7308 }
7309
7310 // AVX1 patterns
7311 let Predicates = [HasAVX] in {
7312 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7313           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7314 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7315           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7316 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7317           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7318
7319 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7320           (v4f32 (VEXTRACTF128rr
7321                     (v8f32 VR256:$src1),
7322                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7323 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7324           (v2f64 (VEXTRACTF128rr
7325                     (v4f64 VR256:$src1),
7326                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7327 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7328           (v2i64 (VEXTRACTF128rr
7329                     (v4i64 VR256:$src1),
7330                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7331 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7332           (v4i32 (VEXTRACTF128rr
7333                     (v8i32 VR256:$src1),
7334                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7335 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7336           (v8i16 (VEXTRACTF128rr
7337                     (v16i16 VR256:$src1),
7338                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7339 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7340           (v16i8 (VEXTRACTF128rr
7341                     (v32i8 VR256:$src1),
7342                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7343 }
7344
7345 //===----------------------------------------------------------------------===//
7346 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7347 //
7348 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7349                           Intrinsic IntLd, Intrinsic IntLd256,
7350                           Intrinsic IntSt, Intrinsic IntSt256> {
7351   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7352              (ins VR128:$src1, f128mem:$src2),
7353              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7354              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7355              VEX_4V;
7356   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7357              (ins VR256:$src1, f256mem:$src2),
7358              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7359              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7360              VEX_4V;
7361   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7362              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7363              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7364              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7365   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7366              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7367              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7368              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7369 }
7370
7371 let ExeDomain = SSEPackedSingle in
7372 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7373                                  int_x86_avx_maskload_ps,
7374                                  int_x86_avx_maskload_ps_256,
7375                                  int_x86_avx_maskstore_ps,
7376                                  int_x86_avx_maskstore_ps_256>;
7377 let ExeDomain = SSEPackedDouble in
7378 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7379                                  int_x86_avx_maskload_pd,
7380                                  int_x86_avx_maskload_pd_256,
7381                                  int_x86_avx_maskstore_pd,
7382                                  int_x86_avx_maskstore_pd_256>;
7383
7384 //===----------------------------------------------------------------------===//
7385 // VPERMIL - Permute Single and Double Floating-Point Values
7386 //
7387 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7388                       RegisterClass RC, X86MemOperand x86memop_f,
7389                       X86MemOperand x86memop_i, PatFrag i_frag,
7390                       Intrinsic IntVar, ValueType vt> {
7391   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7392              (ins RC:$src1, RC:$src2),
7393              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7394              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7395   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7396              (ins RC:$src1, x86memop_i:$src2),
7397              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7398              [(set RC:$dst, (IntVar RC:$src1,
7399                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7400
7401   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7402              (ins RC:$src1, i8imm:$src2),
7403              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7404              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7405   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7406              (ins x86memop_f:$src1, i8imm:$src2),
7407              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7408              [(set RC:$dst,
7409                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7410 }
7411
7412 let ExeDomain = SSEPackedSingle in {
7413   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7414                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7415   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7416                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7417 }
7418 let ExeDomain = SSEPackedDouble in {
7419   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7420                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7421   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7422                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7423 }
7424
7425 let Predicates = [HasAVX] in {
7426 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7427           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7428 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7429           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7430 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7431                                (i8 imm:$imm))),
7432           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7433 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7434           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7435
7436 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7437           (VPERMILPDri VR128:$src1, imm:$imm)>;
7438 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7439           (VPERMILPDmi addr:$src1, imm:$imm)>;
7440 }
7441
7442 //===----------------------------------------------------------------------===//
7443 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7444 //
7445 let ExeDomain = SSEPackedSingle in {
7446 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7447           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7448           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7449           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7450                               (i8 imm:$src3))))]>, VEX_4V;
7451 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7452           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7453           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7454           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7455                              (i8 imm:$src3)))]>, VEX_4V;
7456 }
7457
7458 let Predicates = [HasAVX] in {
7459 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7460           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7461 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7462           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7463 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7464           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7465 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7466           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7467 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7468           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7469
7470 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7471                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7472           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7473 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7474                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7475           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7476 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7477                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7478           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7479 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7480                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7481           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7482 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7483                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7484           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7485 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7486                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7487           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7488 }
7489
7490 //===----------------------------------------------------------------------===//
7491 // VZERO - Zero YMM registers
7492 //
7493 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7494             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7495   // Zero All YMM registers
7496   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7497                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7498
7499   // Zero Upper bits of YMM registers
7500   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7501                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7502 }
7503
7504 //===----------------------------------------------------------------------===//
7505 // Half precision conversion instructions
7506 //===----------------------------------------------------------------------===//
7507 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7508   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7509              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7510              [(set RC:$dst, (Int VR128:$src))]>,
7511              T8, OpSize, VEX;
7512   let neverHasSideEffects = 1, mayLoad = 1 in
7513   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7514              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7515 }
7516
7517 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7518   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7519                (ins RC:$src1, i32i8imm:$src2),
7520                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7521                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7522                TA, OpSize, VEX;
7523   let neverHasSideEffects = 1, mayStore = 1 in
7524   def mr : Ii8<0x1D, MRMDestMem, (outs),
7525                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7526                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7527                TA, OpSize, VEX;
7528 }
7529
7530 let Predicates = [HasAVX, HasF16C] in {
7531   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7532   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7533   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7534   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7535 }
7536
7537 //===----------------------------------------------------------------------===//
7538 // AVX2 Instructions
7539 //===----------------------------------------------------------------------===//
7540
7541 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7542 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7543                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7544                  X86MemOperand x86memop> {
7545   let isCommutable = 1 in
7546   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7547         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7548         !strconcat(OpcodeStr,
7549             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7550         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7551         VEX_4V;
7552   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7553         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7554         !strconcat(OpcodeStr,
7555             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7556         [(set RC:$dst,
7557           (IntId RC:$src1,
7558            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7559         VEX_4V;
7560 }
7561
7562 let isCommutable = 0 in {
7563 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7564                                    VR128, memopv2i64, i128mem>;
7565 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7566                                     VR256, memopv4i64, i256mem>;
7567 }
7568
7569 //===----------------------------------------------------------------------===//
7570 // VPBROADCAST - Load from memory and broadcast to all elements of the
7571 //               destination operand
7572 //
7573 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7574                           X86MemOperand x86memop, PatFrag ld_frag,
7575                           Intrinsic Int128, Intrinsic Int256> {
7576   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7577                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7578                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7579   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7580                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7581                   [(set VR128:$dst,
7582                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7583   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7584                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7585                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7586   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7587                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7588                    [(set VR256:$dst,
7589                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7590 }
7591
7592 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7593                                     int_x86_avx2_pbroadcastb_128,
7594                                     int_x86_avx2_pbroadcastb_256>;
7595 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7596                                     int_x86_avx2_pbroadcastw_128,
7597                                     int_x86_avx2_pbroadcastw_256>;
7598 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7599                                     int_x86_avx2_pbroadcastd_128,
7600                                     int_x86_avx2_pbroadcastd_256>;
7601 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7602                                     int_x86_avx2_pbroadcastq_128,
7603                                     int_x86_avx2_pbroadcastq_256>;
7604
7605 let Predicates = [HasAVX2] in {
7606   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7607           (VPBROADCASTBrm addr:$src)>;
7608   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7609           (VPBROADCASTBYrm addr:$src)>;
7610   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7611           (VPBROADCASTWrm addr:$src)>;
7612   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7613           (VPBROADCASTWYrm addr:$src)>;
7614   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7615           (VPBROADCASTDrm addr:$src)>;
7616   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7617           (VPBROADCASTDYrm addr:$src)>;
7618   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7619           (VPBROADCASTQrm addr:$src)>;
7620   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7621           (VPBROADCASTQYrm addr:$src)>;
7622
7623   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7624           (VPBROADCASTBrr VR128:$src)>;
7625   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7626           (VPBROADCASTBYrr VR128:$src)>;
7627   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7628           (VPBROADCASTWrr VR128:$src)>;
7629   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7630           (VPBROADCASTWYrr VR128:$src)>;
7631   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7632           (VPBROADCASTDrr VR128:$src)>;
7633   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7634           (VPBROADCASTDYrr VR128:$src)>;
7635   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7636           (VPBROADCASTQrr VR128:$src)>;
7637   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7638           (VPBROADCASTQYrr VR128:$src)>;
7639   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7640           (VBROADCASTSSrr VR128:$src)>;
7641   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7642           (VBROADCASTSSYrr VR128:$src)>;
7643   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7644           (VPBROADCASTQrr VR128:$src)>;
7645   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7646           (VBROADCASTSDYrr VR128:$src)>;
7647
7648   // Provide fallback in case the load node that is used in the patterns above
7649   // is used by additional users, which prevents the pattern selection.
7650   let AddedComplexity = 20 in {
7651     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7652               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7653     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7654               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7655     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7656               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7657
7658     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7659               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7660     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7661               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7662     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7663               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7664   }
7665 }
7666
7667 // AVX1 broadcast patterns
7668 let Predicates = [HasAVX] in {
7669 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7670           (VBROADCASTSSYrm addr:$src)>;
7671 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7672           (VBROADCASTSDYrm addr:$src)>;
7673 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7674           (VBROADCASTSSYrm addr:$src)>;
7675 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7676           (VBROADCASTSDYrm addr:$src)>;
7677 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7678           (VBROADCASTSSrm addr:$src)>;
7679 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7680           (VBROADCASTSSrm addr:$src)>;
7681
7682   // Provide fallback in case the load node that is used in the patterns above
7683   // is used by additional users, which prevents the pattern selection.
7684   let AddedComplexity = 20 in {
7685   // 128bit broadcasts:
7686   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7687             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7688   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7689             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7690               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7691               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7692   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7693             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7694               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7695               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7696
7697   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7698             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7699   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7700             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7701               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7702               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7703   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7704             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7705               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7706               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7707   }
7708 }
7709
7710 //===----------------------------------------------------------------------===//
7711 // VPERM - Permute instructions
7712 //
7713
7714 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7715                      ValueType OpVT> {
7716   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7717                    (ins VR256:$src1, VR256:$src2),
7718                    !strconcat(OpcodeStr,
7719                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7720                    [(set VR256:$dst,
7721                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7722   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7723                    (ins VR256:$src1, i256mem:$src2),
7724                    !strconcat(OpcodeStr,
7725                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7726                    [(set VR256:$dst,
7727                      (OpVT (X86VPermv VR256:$src1,
7728                             (bitconvert (mem_frag addr:$src2)))))]>,
7729                    VEX_4V;
7730 }
7731
7732 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7733 let ExeDomain = SSEPackedSingle in
7734 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7735
7736 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7737                          ValueType OpVT> {
7738   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7739                      (ins VR256:$src1, i8imm:$src2),
7740                      !strconcat(OpcodeStr,
7741                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7742                      [(set VR256:$dst,
7743                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7744   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7745                      (ins i256mem:$src1, i8imm:$src2),
7746                      !strconcat(OpcodeStr,
7747                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7748                      [(set VR256:$dst,
7749                        (OpVT (X86VPermi (mem_frag addr:$src1),
7750                               (i8 imm:$src2))))]>, VEX;
7751 }
7752
7753 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7754 let ExeDomain = SSEPackedDouble in
7755 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7756
7757 //===----------------------------------------------------------------------===//
7758 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7759 //
7760 let AddedComplexity = 1 in {
7761 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7762           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7763           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7764           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7765                             (i8 imm:$src3))))]>, VEX_4V;
7766 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7767           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7768           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7769           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7770                              (i8 imm:$src3)))]>, VEX_4V;
7771 }
7772
7773 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7774 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7775           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7776 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7777           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7778 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7779           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7780
7781 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7782                   (i8 imm:$imm))),
7783           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7784 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7785                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7786           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7787 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7788                   (i8 imm:$imm))),
7789           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7790 }
7791
7792
7793 //===----------------------------------------------------------------------===//
7794 // VINSERTI128 - Insert packed integer values
7795 //
7796 let neverHasSideEffects = 1 in {
7797 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7798           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7799           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7800           []>, VEX_4V;
7801 let mayLoad = 1 in
7802 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7803           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7804           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7805           []>, VEX_4V;
7806 }
7807
7808 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7809 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7810                                    (i32 imm)),
7811           (VINSERTI128rr VR256:$src1, VR128:$src2,
7812                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7813 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7814                                    (i32 imm)),
7815           (VINSERTI128rr VR256:$src1, VR128:$src2,
7816                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7817 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7818                                    (i32 imm)),
7819           (VINSERTI128rr VR256:$src1, VR128:$src2,
7820                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7821 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7822                                    (i32 imm)),
7823           (VINSERTI128rr VR256:$src1, VR128:$src2,
7824                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7825 }
7826
7827 //===----------------------------------------------------------------------===//
7828 // VEXTRACTI128 - Extract packed integer values
7829 //
7830 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7831           (ins VR256:$src1, i8imm:$src2),
7832           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7833           [(set VR128:$dst,
7834             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7835           VEX;
7836 let neverHasSideEffects = 1, mayStore = 1 in
7837 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7838           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7839           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7840
7841 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7842 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7843           (v2i64 (VEXTRACTI128rr
7844                     (v4i64 VR256:$src1),
7845                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7846 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7847           (v4i32 (VEXTRACTI128rr
7848                     (v8i32 VR256:$src1),
7849                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7850 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7851           (v8i16 (VEXTRACTI128rr
7852                     (v16i16 VR256:$src1),
7853                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7854 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7855           (v16i8 (VEXTRACTI128rr
7856                     (v32i8 VR256:$src1),
7857                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7858 }
7859
7860 //===----------------------------------------------------------------------===//
7861 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7862 //
7863 multiclass avx2_pmovmask<string OpcodeStr,
7864                          Intrinsic IntLd128, Intrinsic IntLd256,
7865                          Intrinsic IntSt128, Intrinsic IntSt256> {
7866   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7867              (ins VR128:$src1, i128mem:$src2),
7868              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7869              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7870   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7871              (ins VR256:$src1, i256mem:$src2),
7872              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7873              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7874   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7875              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7876              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7877              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7878   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7879              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7880              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7881              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7882 }
7883
7884 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7885                                 int_x86_avx2_maskload_d,
7886                                 int_x86_avx2_maskload_d_256,
7887                                 int_x86_avx2_maskstore_d,
7888                                 int_x86_avx2_maskstore_d_256>;
7889 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7890                                 int_x86_avx2_maskload_q,
7891                                 int_x86_avx2_maskload_q_256,
7892                                 int_x86_avx2_maskstore_q,
7893                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7894
7895
7896 //===----------------------------------------------------------------------===//
7897 // Variable Bit Shifts
7898 //
7899 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7900                           ValueType vt128, ValueType vt256> {
7901   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7902              (ins VR128:$src1, VR128:$src2),
7903              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7904              [(set VR128:$dst,
7905                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7906              VEX_4V;
7907   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7908              (ins VR128:$src1, i128mem:$src2),
7909              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7910              [(set VR128:$dst,
7911                (vt128 (OpNode VR128:$src1,
7912                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7913              VEX_4V;
7914   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7915              (ins VR256:$src1, VR256:$src2),
7916              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7917              [(set VR256:$dst,
7918                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7919              VEX_4V;
7920   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7921              (ins VR256:$src1, i256mem:$src2),
7922              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7923              [(set VR256:$dst,
7924                (vt256 (OpNode VR256:$src1,
7925                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7926              VEX_4V;
7927 }
7928
7929 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7930 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7931 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7932 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7933 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
7934
7935 //===----------------------------------------------------------------------===//
7936 // VGATHER - GATHER Operations
7937 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
7938                        X86MemOperand memop128, X86MemOperand memop256> {
7939   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
7940             (ins VR128:$src1, memop128:$src2, VR128:$mask),
7941             !strconcat(OpcodeStr,
7942               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7943             []>, VEX_4VOp3;
7944   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
7945             (ins RC256:$src1, memop256:$src2, RC256:$mask),
7946             !strconcat(OpcodeStr,
7947               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7948             []>, VEX_4VOp3, VEX_L;
7949 }
7950
7951 let Constraints = "$src1 = $dst, $mask = $mask_wb" in {
7952   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
7953   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
7954   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
7955   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
7956   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
7957   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
7958   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
7959   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
7960 }