lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<0, 2, [SDTCisVT<0, v4f32>,
  73                                           SDTCisVT<1, v4f32>]>;
  74 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // SSE Complex Patterns
  78 //===----------------------------------------------------------------------===//
  79
  80 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  81 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  82 // forms.
  83 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  84                                   [SDNPHasChain, SDNPMayLoad]>;
  85 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  86                                   [SDNPHasChain, SDNPMayLoad]>;
  87
  88 def ssmem : Operand<v4f32> {
  89   let PrintMethod = "printf32mem";
  90   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  91   let ParserMatchClass = X86MemAsmOperand;
  92 }
  93 def sdmem : Operand<v2f64> {
  94   let PrintMethod = "printf64mem";
  95   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  96   let ParserMatchClass = X86MemAsmOperand;
  97 }
  98
  99 //===----------------------------------------------------------------------===//
 100 // SSE pattern fragments
 101 //===----------------------------------------------------------------------===//
 102
 103 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 104 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 105 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 106 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 107
 108 // Like 'store', but always requires vector alignment.
 109 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 110                            (store node:$val, node:$ptr), [{
 111   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 112 }]>;
 113
 114 // Like 'load', but always requires vector alignment.
 115 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 116   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 117 }]>;
 118
 119 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 120                                (f32 (alignedload node:$ptr))>;
 121 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 122                                (f64 (alignedload node:$ptr))>;
 123 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 124                                (v4f32 (alignedload node:$ptr))>;
 125 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 126                                (v2f64 (alignedload node:$ptr))>;
 127 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 128                                (v4i32 (alignedload node:$ptr))>;
 129 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 130                                (v2i64 (alignedload node:$ptr))>;
 131
 132 // Like 'load', but uses special alignment checks suitable for use in
 133 // memory operands in most SSE instructions, which are required to
 134 // be naturally aligned on some targets but not on others.  If the subtarget
 135 // allows unaligned accesses, match any load, though this may require
 136 // setting a feature bit in the processor (on startup, for example).
 137 // Opteron 10h and later implement such a feature.
 138 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 139   return    Subtarget->hasVectorUAMem()
 140          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 141 }]>;
 142
 143 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 144 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 145 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 146 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 147 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 148 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 149 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 150
 151 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 152 // 16-byte boundary.
 153 // FIXME: 8 byte alignment for mmx reads is not required
 154 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 155   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 156 }]>;
 157
 158 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 159 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 160 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 161 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 162
 163 // MOVNT Support
 164 // Like 'store', but requires the non-temporal bit to be set
 165 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 166                            (st node:$val, node:$ptr), [{
 167   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 168     return ST->isNonTemporal();
 169   return false;
 170 }]>;
 171
 172 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 173                                    (st node:$val, node:$ptr), [{
 174   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 175     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 176            ST->getAddressingMode() == ISD::UNINDEXED &&
 177            ST->getAlignment() >= 16;
 178   return false;
 179 }]>;
 180
 181 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 182                                    (st node:$val, node:$ptr), [{
 183   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 184     return ST->isNonTemporal() &&
 185            ST->getAlignment() < 16;
 186   return false;
 187 }]>;
 188
 189 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 190 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 191 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 192 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 193 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 194 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 195
 196 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 197                            (bitconvert (v2i64 (X86vzmovl
 198                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 199 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 200                            (bitconvert (v4i32 (X86vzmovl
 201                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 202
 203 def vzload_v2i64 : PatFrag<(ops node:$src),
 204                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 205
 206
 207 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 208   return N->isExactlyValue(+0.0);
 209 }]>;
 210
 211 // BYTE_imm - Transform bit immediates into byte immediates.
 212 def BYTE_imm  : SDNodeXForm<imm, [{
 213   // Transformation function: imm >> 3
 214   return getI32Imm(N->getZExtValue() >> 3);
 215 }]>;
 216
 217 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 218 // SHUFP* etc. imm.
 219 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 220   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 221 }]>;
 222
 223 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 224 // PSHUFHW imm.
 225 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 226   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 227 }]>;
 228
 229 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 230 // PSHUFLW imm.
 231 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 232   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 233 }]>;
 234
 235 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 236 // a PALIGNR imm.
 237 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 238   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 239 }]>;
 240
 241 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 242                        (vector_shuffle node:$lhs, node:$rhs), [{
 243   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 244   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 245 }]>;
 246
 247 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 248                       (vector_shuffle node:$lhs, node:$rhs), [{
 249   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 250 }]>;
 251
 252 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 253                       (vector_shuffle node:$lhs, node:$rhs), [{
 254   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 255 }]>;
 256
 257 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 258                             (vector_shuffle node:$lhs, node:$rhs), [{
 259   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 260 }]>;
 261
 262 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 263                       (vector_shuffle node:$lhs, node:$rhs), [{
 264   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 265 }]>;
 266
 267 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 268                     (vector_shuffle node:$lhs, node:$rhs), [{
 269   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 270 }]>;
 271
 272 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 273                    (vector_shuffle node:$lhs, node:$rhs), [{
 274   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 275 }]>;
 276
 277 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 278                        (vector_shuffle node:$lhs, node:$rhs), [{
 279   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 280 }]>;
 281
 282 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 283                        (vector_shuffle node:$lhs, node:$rhs), [{
 284   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 285 }]>;
 286
 287 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 288                      (vector_shuffle node:$lhs, node:$rhs), [{
 289   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 290 }]>;
 291
 292 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 293                      (vector_shuffle node:$lhs, node:$rhs), [{
 294   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 295 }]>;
 296
 297 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 298                            (vector_shuffle node:$lhs, node:$rhs), [{
 299   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 300 }]>;
 301
 302 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 303                            (vector_shuffle node:$lhs, node:$rhs), [{
 304   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 305 }]>;
 306
 307 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 308                      (vector_shuffle node:$lhs, node:$rhs), [{
 309   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 310 }], SHUFFLE_get_shuf_imm>;
 311
 312 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 313                     (vector_shuffle node:$lhs, node:$rhs), [{
 314   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 315 }], SHUFFLE_get_shuf_imm>;
 316
 317 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 318                       (vector_shuffle node:$lhs, node:$rhs), [{
 319   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 320 }], SHUFFLE_get_pshufhw_imm>;
 321
 322 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 323                       (vector_shuffle node:$lhs, node:$rhs), [{
 324   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 325 }], SHUFFLE_get_pshuflw_imm>;
 326
 327 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 328                      (vector_shuffle node:$lhs, node:$rhs), [{
 329   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 330 }], SHUFFLE_get_palign_imm>;
 331
 332 //===----------------------------------------------------------------------===//
 333 // SSE scalar FP Instructions
 334 //===----------------------------------------------------------------------===//
 335
 336 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 337 // instruction selection into a branch sequence.
 338 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 339   def CMOV_FR32 : I<0, Pseudo,
 340                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 341                     "#CMOV_FR32 PSEUDO!",
 342                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 343                                                   EFLAGS))]>;
 344   def CMOV_FR64 : I<0, Pseudo,
 345                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 346                     "#CMOV_FR64 PSEUDO!",
 347                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 348                                                   EFLAGS))]>;
 349   def CMOV_V4F32 : I<0, Pseudo,
 350                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 351                     "#CMOV_V4F32 PSEUDO!",
 352                     [(set VR128:$dst,
 353                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 354                                           EFLAGS)))]>;
 355   def CMOV_V2F64 : I<0, Pseudo,
 356                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 357                     "#CMOV_V2F64 PSEUDO!",
 358                     [(set VR128:$dst,
 359                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 360                                           EFLAGS)))]>;
 361   def CMOV_V2I64 : I<0, Pseudo,
 362                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 363                     "#CMOV_V2I64 PSEUDO!",
 364                     [(set VR128:$dst,
 365                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 366                                           EFLAGS)))]>;
 367 }
 368
 369 //===----------------------------------------------------------------------===//
 370 // SSE1 Instructions
 371 //===----------------------------------------------------------------------===//
 372
 373 // Move Instructions. Register-to-register movss is not used for FR32
 374 // register copies because it's a partial register update; FsMOVAPSrr is
 375 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 376 // because INSERT_SUBREG requires that the insert be implementable in terms of
 377 // a copy, and just mentioned, we don't use movss for copies.
 378 let Constraints = "$src1 = $dst" in
 379 def MOVSSrr : SSI<0x10, MRMSrcReg,
 380                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 381                   "movss\t{$src2, $dst|$dst, $src2}",
 382                   [(set (v4f32 VR128:$dst),
 383                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 384
 385 // Extract the low 32-bit value from one vector and insert it into another.
 386 let AddedComplexity = 15 in
 387 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 388           (MOVSSrr (v4f32 VR128:$src1),
 389                    (EXTRACT_SUBREG (v4f32 VR128:$src2), x86_subreg_ss))>;
 390
 391 // Implicitly promote a 32-bit scalar to a vector.
 392 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 393           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, x86_subreg_ss)>;
 394
 395 // Loading from memory automatically zeroing upper bits.
 396 let canFoldAsLoad = 1, isReMaterializable = 1 in
 397 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 398                   "movss\t{$src, $dst|$dst, $src}",
 399                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 400
 401 // MOVSSrm zeros the high parts of the register; represent this
 402 // with SUBREG_TO_REG.
 403 let AddedComplexity = 20 in {
 404 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 405           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 406 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 407           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 408 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 409           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 410 }
 411
 412 // Store scalar value to memory.
 413 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 414                   "movss\t{$src, $dst|$dst, $src}",
 415                   [(store FR32:$src, addr:$dst)]>;
 416
 417 // Extract and store.
 418 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 419                  addr:$dst),
 420           (MOVSSmr addr:$dst,
 421                    (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss))>;
 422
 423 // Conversion instructions
 424 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 425                       "cvttss2si\t{$src, $dst|$dst, $src}",
 426                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 427 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 428                       "cvttss2si\t{$src, $dst|$dst, $src}",
 429                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 430 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 431                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 432                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 433 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 434                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 435                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 436
 437 // Match intrinsics which expect XMM operand(s).
 438 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 439                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 440 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 441                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 442
 443 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 444                          "cvtss2si\t{$src, $dst|$dst, $src}",
 445                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 446 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 447                          "cvtss2si\t{$src, $dst|$dst, $src}",
 448                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 449                                            (load addr:$src)))]>;
 450
 451 // Match intrinisics which expect MM and XMM operand(s).
 452 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 453                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 454                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 455 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 456                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 457                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 458                                            (load addr:$src)))]>;
 459 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 460                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 461                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 462 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 463                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 464                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 465                                            (load addr:$src)))]>;
 466 let Constraints = "$src1 = $dst" in {
 467   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 468                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 469                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 470                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 471                                            VR64:$src2))]>;
 472   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 473                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 474                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 475                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 476                                             (load addr:$src2)))]>;
 477 }
 478
 479 // Aliases for intrinsics
 480 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 481                           "cvttss2si\t{$src, $dst|$dst, $src}",
 482                           [(set GR32:$dst,
 483                             (int_x86_sse_cvttss2si VR128:$src))]>;
 484 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 485                           "cvttss2si\t{$src, $dst|$dst, $src}",
 486                           [(set GR32:$dst,
 487                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 488
 489 let Constraints = "$src1 = $dst" in {
 490   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 491                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 492                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 493                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 494                                               GR32:$src2))]>;
 495   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 496                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 497                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 498                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 499                                               (loadi32 addr:$src2)))]>;
 500 }
 501
 502 // Comparison instructions
 503 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 504   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 505                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 506                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 507 let mayLoad = 1 in
 508   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 509                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 510                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 511 }
 512
 513 let Defs = [EFLAGS] in {
 514 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 515                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 516                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 517 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 518                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 519                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 520
 521 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 522                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 523 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 524                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 525
 526 } // Defs = [EFLAGS]
 527
 528 // Aliases to match intrinsics which expect XMM operand(s).
 529 let Constraints = "$src1 = $dst" in {
 530   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 531                         (outs VR128:$dst),
 532                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 533                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 534                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 535                                              VR128:$src1,
 536                                              VR128:$src, imm:$cc))]>;
 537   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 538                         (outs VR128:$dst),
 539                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 540                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 541                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 542                                            (load addr:$src), imm:$cc))]>;
 543 }
 544
 545 let Defs = [EFLAGS] in {
 546 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 547                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 548                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 549                                                VR128:$src2))]>;
 550 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 551                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 552                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 553                                                (load addr:$src2)))]>;
 554
 555 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 556                       "comiss\t{$src2, $src1|$src1, $src2}",
 557                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 558                                              VR128:$src2))]>;
 559 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 560                       "comiss\t{$src2, $src1|$src1, $src2}",
 561                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 562                                              (load addr:$src2)))]>;
 563 } // Defs = [EFLAGS]
 564
 565 // Aliases of packed SSE1 instructions for scalar use. These all have names
 566 // that start with 'Fs'.
 567
 568 // Alias instructions that map fld0 to pxor for sse.
 569 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 570     canFoldAsLoad = 1 in
 571   // FIXME: Set encoding to pseudo!
 572 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 573                  [(set FR32:$dst, fp32imm0)]>,
 574                  Requires<[HasSSE1]>, TB, OpSize;
 575
 576 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 577 // disregarded.
 578 let neverHasSideEffects = 1 in
 579 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 580                      "movaps\t{$src, $dst|$dst, $src}", []>;
 581
 582 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 583 // disregarded.
 584 let canFoldAsLoad = 1, isReMaterializable = 1 in
 585 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 586                      "movaps\t{$src, $dst|$dst, $src}",
 587                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 588
 589 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 590 let Constraints = "$src1 = $dst" in {
 591 let isCommutable = 1 in {
 592   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 593                                        (ins FR32:$src1, FR32:$src2),
 594                       "andps\t{$src2, $dst|$dst, $src2}",
 595                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 596   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 597                                        (ins FR32:$src1, FR32:$src2),
 598                       "orps\t{$src2, $dst|$dst, $src2}",
 599                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 600   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 601                                        (ins FR32:$src1, FR32:$src2),
 602                       "xorps\t{$src2, $dst|$dst, $src2}",
 603                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 604 }
 605
 606 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 607                                      (ins FR32:$src1, f128mem:$src2),
 608                     "andps\t{$src2, $dst|$dst, $src2}",
 609                     [(set FR32:$dst, (X86fand FR32:$src1,
 610                                       (memopfsf32 addr:$src2)))]>;
 611 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 612                                      (ins FR32:$src1, f128mem:$src2),
 613                     "orps\t{$src2, $dst|$dst, $src2}",
 614                     [(set FR32:$dst, (X86for FR32:$src1,
 615                                       (memopfsf32 addr:$src2)))]>;
 616 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 617                                      (ins FR32:$src1, f128mem:$src2),
 618                     "xorps\t{$src2, $dst|$dst, $src2}",
 619                     [(set FR32:$dst, (X86fxor FR32:$src1,
 620                                       (memopfsf32 addr:$src2)))]>;
 621
 622 let neverHasSideEffects = 1 in {
 623 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 624                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 625                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 626 let mayLoad = 1 in
 627 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 628                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 629                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 630 }
 631 }
 632
 633 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 634 ///
 635 /// In addition, we also have a special variant of the scalar form here to
 636 /// represent the associated intrinsic operation.  This form is unlike the
 637 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 638 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 639 ///
 640 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 641 /// six "instructions".
 642 ///
 643 let Constraints = "$src1 = $dst" in {
 644 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 645                                   SDNode OpNode, Intrinsic F32Int,
 646                                   bit Commutable = 0> {
 647   // Scalar operation, reg+reg.
 648   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 649                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 650                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 651     let isCommutable = Commutable;
 652   }
 653
 654   // Scalar operation, reg+mem.
 655   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 656                                  (ins FR32:$src1, f32mem:$src2),
 657                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 658                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 659
 660   // Vector operation, reg+reg.
 661   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 662                                  (ins VR128:$src1, VR128:$src2),
 663                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 664                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 665     let isCommutable = Commutable;
 666   }
 667
 668   // Vector operation, reg+mem.
 669   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 670                                  (ins VR128:$src1, f128mem:$src2),
 671                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 672              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 673
 674   // Intrinsic operation, reg+reg.
 675   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 676                                      (ins VR128:$src1, VR128:$src2),
 677                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 678                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]>;
 679
 680   // Intrinsic operation, reg+mem.
 681   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 682                                      (ins VR128:$src1, ssmem:$src2),
 683                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 684                      [(set VR128:$dst, (F32Int VR128:$src1,
 685                                                sse_load_f32:$src2))]>;
 686 }
 687 }
 688
 689 // Arithmetic instructions
 690 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 691 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 692 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 693 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 694
 695 /// sse1_fp_binop_rm - Other SSE1 binops
 696 ///
 697 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 698 /// instructions for a full-vector intrinsic form.  Operations that map
 699 /// onto C operators don't use this form since they just use the plain
 700 /// vector form instead of having a separate vector intrinsic form.
 701 ///
 702 /// This provides a total of eight "instructions".
 703 ///
 704 let Constraints = "$src1 = $dst" in {
 705 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 706                             SDNode OpNode,
 707                             Intrinsic F32Int,
 708                             Intrinsic V4F32Int,
 709                             bit Commutable = 0> {
 710
 711   // Scalar operation, reg+reg.
 712   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 713                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 714                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 715     let isCommutable = Commutable;
 716   }
 717
 718   // Scalar operation, reg+mem.
 719   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 720                                  (ins FR32:$src1, f32mem:$src2),
 721                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 722                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 723
 724   // Vector operation, reg+reg.
 725   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 726                                  (ins VR128:$src1, VR128:$src2),
 727                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 728                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 729     let isCommutable = Commutable;
 730   }
 731
 732   // Vector operation, reg+mem.
 733   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 734                                  (ins VR128:$src1, f128mem:$src2),
 735                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 736              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 737
 738   // Intrinsic operation, reg+reg.
 739   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 740                                      (ins VR128:$src1, VR128:$src2),
 741                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 742                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 743     let isCommutable = Commutable;
 744   }
 745
 746   // Intrinsic operation, reg+mem.
 747   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 748                                      (ins VR128:$src1, ssmem:$src2),
 749                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 750                      [(set VR128:$dst, (F32Int VR128:$src1,
 751                                                sse_load_f32:$src2))]>;
 752
 753   // Vector intrinsic operation, reg+reg.
 754   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 755                                      (ins VR128:$src1, VR128:$src2),
 756                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 757                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 758     let isCommutable = Commutable;
 759   }
 760
 761   // Vector intrinsic operation, reg+mem.
 762   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 763                                      (ins VR128:$src1, f128mem:$src2),
 764                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 765            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 766 }
 767 }
 768
 769 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 770                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 771 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 772                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 773
 774 //===----------------------------------------------------------------------===//
 775 // SSE packed FP Instructions
 776
 777 // Move Instructions
 778 let neverHasSideEffects = 1 in
 779 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 780                    "movaps\t{$src, $dst|$dst, $src}", []>;
 781 let canFoldAsLoad = 1, isReMaterializable = 1 in
 782 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 783                    "movaps\t{$src, $dst|$dst, $src}",
 784                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 785
 786 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 787                    "movaps\t{$src, $dst|$dst, $src}",
 788                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 789
 790 let neverHasSideEffects = 1 in
 791 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 792                    "movups\t{$src, $dst|$dst, $src}", []>;
 793 let canFoldAsLoad = 1, isReMaterializable = 1 in
 794 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 795                    "movups\t{$src, $dst|$dst, $src}",
 796                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 797 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 798                    "movups\t{$src, $dst|$dst, $src}",
 799                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 800
 801 // Intrinsic forms of MOVUPS load and store
 802 let canFoldAsLoad = 1, isReMaterializable = 1 in
 803 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 804                        "movups\t{$src, $dst|$dst, $src}",
 805                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 806 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 807                        "movups\t{$src, $dst|$dst, $src}",
 808                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 809
 810 let Constraints = "$src1 = $dst" in {
 811   let AddedComplexity = 20 in {
 812     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 813                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 814                        "movlps\t{$src2, $dst|$dst, $src2}",
 815        [(set VR128:$dst,
 816          (movlp VR128:$src1,
 817                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 818     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 819                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 820                        "movhps\t{$src2, $dst|$dst, $src2}",
 821        [(set VR128:$dst,
 822          (movlhps VR128:$src1,
 823                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 824   } // AddedComplexity
 825 } // Constraints = "$src1 = $dst"
 826
 827
 828 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 829           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 830
 831 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 832                    "movlps\t{$src, $dst|$dst, $src}",
 833                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 834                                  (iPTR 0))), addr:$dst)]>;
 835
 836 // v2f64 extract element 1 is always custom lowered to unpack high to low
 837 // and extract element 0 so the non-store version isn't too horrible.
 838 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 839                    "movhps\t{$src, $dst|$dst, $src}",
 840                    [(store (f64 (vector_extract
 841                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 842                                          (undef)), (iPTR 0))), addr:$dst)]>;
 843
 844 let Constraints = "$src1 = $dst" in {
 845 let AddedComplexity = 20 in {
 846 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 847                                      (ins VR128:$src1, VR128:$src2),
 848                     "movlhps\t{$src2, $dst|$dst, $src2}",
 849                     [(set VR128:$dst,
 850                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 851
 852 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 853                                      (ins VR128:$src1, VR128:$src2),
 854                     "movhlps\t{$src2, $dst|$dst, $src2}",
 855                     [(set VR128:$dst,
 856                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 857 } // AddedComplexity
 858 } // Constraints = "$src1 = $dst"
 859
 860 let AddedComplexity = 20 in {
 861 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 862           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 863 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 864           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 865 }
 866
 867
 868
 869 // Arithmetic
 870
 871 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 872 ///
 873 /// In addition, we also have a special variant of the scalar form here to
 874 /// represent the associated intrinsic operation.  This form is unlike the
 875 /// plain scalar form, in that it takes an entire vector (instead of a
 876 /// scalar) and leaves the top elements undefined.
 877 ///
 878 /// And, we have a special variant form for a full-vector intrinsic form.
 879 ///
 880 /// These four forms can each have a reg or a mem operand, so there are a
 881 /// total of eight "instructions".
 882 ///
 883 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 884                            SDNode OpNode,
 885                            Intrinsic F32Int,
 886                            Intrinsic V4F32Int,
 887                            bit Commutable = 0> {
 888   // Scalar operation, reg.
 889   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 890                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 891                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 892     let isCommutable = Commutable;
 893   }
 894
 895   // Scalar operation, mem.
 896   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 897                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 898                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
 899             Requires<[HasSSE1, OptForSize]>;
 900
 901   // Vector operation, reg.
 902   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 903               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 904               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 905     let isCommutable = Commutable;
 906   }
 907
 908   // Vector operation, mem.
 909   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 910                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 911                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 912
 913   // Intrinsic operation, reg.
 914   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 915                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 916                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 917     let isCommutable = Commutable;
 918   }
 919
 920   // Intrinsic operation, mem.
 921   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 922                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 923                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 924
 925   // Vector intrinsic operation, reg
 926   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 927                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 928                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 929     let isCommutable = Commutable;
 930   }
 931
 932   // Vector intrinsic operation, mem
 933   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 934                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 935                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 936 }
 937
 938 // Square root.
 939 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 940                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 941
 942 // Reciprocal approximations. Note that these typically require refinement
 943 // in order to obtain suitable precision.
 944 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 945                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 946 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 947                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 948
 949 // Logical
 950 let Constraints = "$src1 = $dst" in {
 951   let isCommutable = 1 in {
 952     def ANDPSrr : PSI<0x54, MRMSrcReg,
 953                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 954                       "andps\t{$src2, $dst|$dst, $src2}",
 955                       [(set VR128:$dst, (v2i64
 956                                          (and VR128:$src1, VR128:$src2)))]>;
 957     def ORPSrr  : PSI<0x56, MRMSrcReg,
 958                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 959                       "orps\t{$src2, $dst|$dst, $src2}",
 960                       [(set VR128:$dst, (v2i64
 961                                          (or VR128:$src1, VR128:$src2)))]>;
 962     def XORPSrr : PSI<0x57, MRMSrcReg,
 963                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 964                       "xorps\t{$src2, $dst|$dst, $src2}",
 965                       [(set VR128:$dst, (v2i64
 966                                          (xor VR128:$src1, VR128:$src2)))]>;
 967   }
 968
 969   def ANDPSrm : PSI<0x54, MRMSrcMem,
 970                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 971                     "andps\t{$src2, $dst|$dst, $src2}",
 972                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 973                                        (memopv2i64 addr:$src2)))]>;
 974   def ORPSrm  : PSI<0x56, MRMSrcMem,
 975                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 976                     "orps\t{$src2, $dst|$dst, $src2}",
 977                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 978                                        (memopv2i64 addr:$src2)))]>;
 979   def XORPSrm : PSI<0x57, MRMSrcMem,
 980                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 981                     "xorps\t{$src2, $dst|$dst, $src2}",
 982                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 983                                        (memopv2i64 addr:$src2)))]>;
 984   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 985                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 986                      "andnps\t{$src2, $dst|$dst, $src2}",
 987                      [(set VR128:$dst,
 988                        (v2i64 (and (xor VR128:$src1,
 989                                     (bc_v2i64 (v4i32 immAllOnesV))),
 990                                VR128:$src2)))]>;
 991   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 992                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 993                      "andnps\t{$src2, $dst|$dst, $src2}",
 994                      [(set VR128:$dst,
 995                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 996                                     (bc_v2i64 (v4i32 immAllOnesV))),
 997                                (memopv2i64 addr:$src2))))]>;
 998 }
 999
1000 let Constraints = "$src1 = $dst" in {
1001   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1002                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1003                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1004                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1005                                                         VR128:$src, imm:$cc))]>;
1006   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1007                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1008                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1009                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1010                                             (memop addr:$src), imm:$cc))]>;
1011 }
1012 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1013           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1014 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1015           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1016
1017 // Shuffle and unpack instructions
1018 let Constraints = "$src1 = $dst" in {
1019   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1020     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1021                           (outs VR128:$dst), (ins VR128:$src1,
1022                            VR128:$src2, i8imm:$src3),
1023                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1024                           [(set VR128:$dst,
1025                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1026   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1027                         (outs VR128:$dst), (ins VR128:$src1,
1028                          f128mem:$src2, i8imm:$src3),
1029                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1030                         [(set VR128:$dst,
1031                           (v4f32 (shufp:$src3
1032                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1033
1034   let AddedComplexity = 10 in {
1035     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1036                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1037                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1038                          [(set VR128:$dst,
1039                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1040     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1041                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1042                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1043                          [(set VR128:$dst,
1044                            (v4f32 (unpckh VR128:$src1,
1045                                           (memopv4f32 addr:$src2))))]>;
1046
1047     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1048                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1049                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1050                          [(set VR128:$dst,
1051                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1052     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1053                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1054                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1055                          [(set VR128:$dst,
1056                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1057   } // AddedComplexity
1058 } // Constraints = "$src1 = $dst"
1059
1060 // Mask creation
1061 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1062                      "movmskps\t{$src, $dst|$dst, $src}",
1063                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1064 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1065                      "movmskpd\t{$src, $dst|$dst, $src}",
1066                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1067
1068 // Prefetch intrinsic.
1069 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1070     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1071 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1072     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1073 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1074     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1075 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1076     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1077
1078 // Non-temporal stores
1079 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1080                     "movntps\t{$src, $dst|$dst, $src}",
1081                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1082
1083 let AddedComplexity = 400 in { // Prefer non-temporal versions
1084 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1085                     "movntps\t{$src, $dst|$dst, $src}",
1086                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1087
1088 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1089                     "movntdq\t{$src, $dst|$dst, $src}",
1090                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1091
1092 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1093                  "movnti\t{$src, $dst|$dst, $src}",
1094                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1095                TB, Requires<[HasSSE2]>;
1096
1097 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1098                      "movnti\t{$src, $dst|$dst, $src}",
1099                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1100                   TB, Requires<[HasSSE2]>;
1101 }
1102
1103 // Load, store, and memory fence
1104 def SFENCE : PSI<0xAE, MRM7r, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
1105
1106 // MXCSR register
1107 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1108                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1109 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1110                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1111
1112 // Alias instructions that map zero vector to pxor / xorp* for sse.
1113 // We set canFoldAsLoad because this can be converted to a constant-pool
1114 // load of an all-zeros value if folding it would be beneficial.
1115 // FIXME: Change encoding to pseudo!
1116 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1117     isCodeGenOnly = 1 in
1118 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1119                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1120
1121 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
1122 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
1123 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
1124 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
1125 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
1126
1127 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1128           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss))>;
1129
1130 //===---------------------------------------------------------------------===//
1131 // SSE2 Instructions
1132 //===---------------------------------------------------------------------===//
1133
1134 // Move Instructions. Register-to-register movsd is not used for FR64
1135 // register copies because it's a partial register update; FsMOVAPDrr is
1136 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1137 // because INSERT_SUBREG requires that the insert be implementable in terms of
1138 // a copy, and just mentioned, we don't use movsd for copies.
1139 let Constraints = "$src1 = $dst" in
1140 def MOVSDrr : SDI<0x10, MRMSrcReg,
1141                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1142                   "movsd\t{$src2, $dst|$dst, $src2}",
1143                   [(set (v2f64 VR128:$dst),
1144                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1145
1146 // Extract the low 64-bit value from one vector and insert it into another.
1147 let AddedComplexity = 15 in
1148 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1149           (MOVSDrr (v2f64 VR128:$src1),
1150                    (EXTRACT_SUBREG (v2f64 VR128:$src2), x86_subreg_sd))>;
1151
1152 // Implicitly promote a 64-bit scalar to a vector.
1153 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1154           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, x86_subreg_sd)>;
1155
1156 // Loading from memory automatically zeroing upper bits.
1157 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1158 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1159                   "movsd\t{$src, $dst|$dst, $src}",
1160                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1161
1162 // MOVSDrm zeros the high parts of the register; represent this
1163 // with SUBREG_TO_REG.
1164 let AddedComplexity = 20 in {
1165 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1166           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1167 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1168           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1169 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1170           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1171 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1172           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1173 def : Pat<(v2f64 (X86vzload addr:$src)),
1174           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1175 }
1176
1177 // Store scalar value to memory.
1178 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1179                   "movsd\t{$src, $dst|$dst, $src}",
1180                   [(store FR64:$src, addr:$dst)]>;
1181
1182 // Extract and store.
1183 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1184                  addr:$dst),
1185           (MOVSDmr addr:$dst,
1186                    (EXTRACT_SUBREG (v2f64 VR128:$src), x86_subreg_sd))>;
1187
1188 // Conversion instructions
1189 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1190                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1191                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1192 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1193                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1194                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1195 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1196                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1197                       [(set FR32:$dst, (fround FR64:$src))]>;
1198 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1199                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1200                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1201                   Requires<[HasSSE2, OptForSize]>;
1202 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1203                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1204                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1205 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1206                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1207                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1208
1209 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1210                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1211 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1212                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1213 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1214                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1215 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1216                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1217 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1218                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1219 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1220                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1221 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1222                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1223 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1224                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1225 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1226                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1227 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1228                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1229
1230 // SSE2 instructions with XS prefix
1231 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1232                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1233                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1234                  Requires<[HasSSE2]>;
1235 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1236                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1237                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1238                  Requires<[HasSSE2, OptForSize]>;
1239
1240 def : Pat<(extloadf32 addr:$src),
1241           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1242       Requires<[HasSSE2, OptForSpeed]>;
1243
1244 // Match intrinsics which expect XMM operand(s).
1245 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1246                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1247                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1248 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1249                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1250                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1251                                            (load addr:$src)))]>;
1252
1253 // Match intrinisics which expect MM and XMM operand(s).
1254 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1255                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1256                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1257 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1258                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1259                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1260                                            (memop addr:$src)))]>;
1261 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1262                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1263                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1264 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1265                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1266                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1267                                            (memop addr:$src)))]>;
1268 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1269                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1270                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1271 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1272                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1273                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1274                                             (load addr:$src)))]>;
1275
1276 // Aliases for intrinsics
1277 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1278                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1279                           [(set GR32:$dst,
1280                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1281 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1282                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1283                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1284                                             (load addr:$src)))]>;
1285
1286 // Comparison instructions
1287 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1288   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1289                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1290                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1291 let mayLoad = 1 in
1292   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1293                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1294                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1295 }
1296
1297 let Defs = [EFLAGS] in {
1298 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1299                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1300                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1301 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1302                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1303                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1304 } // Defs = [EFLAGS]
1305
1306 // Aliases to match intrinsics which expect XMM operand(s).
1307 let Constraints = "$src1 = $dst" in {
1308   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1309                         (outs VR128:$dst),
1310                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1311                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1312                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1313                                            VR128:$src, imm:$cc))]>;
1314   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1315                         (outs VR128:$dst),
1316                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1317                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1318                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1319                                            (load addr:$src), imm:$cc))]>;
1320 }
1321
1322 let Defs = [EFLAGS] in {
1323 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1324                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1325                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1326                                                VR128:$src2))]>;
1327 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1328                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1329                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1330                                                (load addr:$src2)))]>;
1331
1332 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1333                       "comisd\t{$src2, $src1|$src1, $src2}",
1334                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1335                                              VR128:$src2))]>;
1336 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1337                       "comisd\t{$src2, $src1|$src1, $src2}",
1338                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1339                                              (load addr:$src2)))]>;
1340 } // Defs = [EFLAGS]
1341
1342 // Aliases of packed SSE2 instructions for scalar use. These all have names
1343 // that start with 'Fs'.
1344
1345 // Alias instructions that map fld0 to pxor for sse.
1346 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1347     canFoldAsLoad = 1 in
1348 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1349                  [(set FR64:$dst, fpimm0)]>,
1350                Requires<[HasSSE2]>, TB, OpSize;
1351
1352 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1353 // disregarded.
1354 let neverHasSideEffects = 1 in
1355 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1356                      "movapd\t{$src, $dst|$dst, $src}", []>;
1357
1358 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1359 // disregarded.
1360 let canFoldAsLoad = 1, isReMaterializable = 1 in
1361 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1362                      "movapd\t{$src, $dst|$dst, $src}",
1363                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1364
1365 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1366 let Constraints = "$src1 = $dst" in {
1367 let isCommutable = 1 in {
1368   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1369                                        (ins FR64:$src1, FR64:$src2),
1370                       "andpd\t{$src2, $dst|$dst, $src2}",
1371                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1372   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1373                                        (ins FR64:$src1, FR64:$src2),
1374                       "orpd\t{$src2, $dst|$dst, $src2}",
1375                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1376   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1377                                        (ins FR64:$src1, FR64:$src2),
1378                       "xorpd\t{$src2, $dst|$dst, $src2}",
1379                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1380 }
1381
1382 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1383                                      (ins FR64:$src1, f128mem:$src2),
1384                     "andpd\t{$src2, $dst|$dst, $src2}",
1385                     [(set FR64:$dst, (X86fand FR64:$src1,
1386                                       (memopfsf64 addr:$src2)))]>;
1387 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1388                                      (ins FR64:$src1, f128mem:$src2),
1389                     "orpd\t{$src2, $dst|$dst, $src2}",
1390                     [(set FR64:$dst, (X86for FR64:$src1,
1391                                       (memopfsf64 addr:$src2)))]>;
1392 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1393                                      (ins FR64:$src1, f128mem:$src2),
1394                     "xorpd\t{$src2, $dst|$dst, $src2}",
1395                     [(set FR64:$dst, (X86fxor FR64:$src1,
1396                                       (memopfsf64 addr:$src2)))]>;
1397
1398 let neverHasSideEffects = 1 in {
1399 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1400                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1401                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1402 let mayLoad = 1 in
1403 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1404                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1405                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1406 }
1407 }
1408
1409 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1410 ///
1411 /// In addition, we also have a special variant of the scalar form here to
1412 /// represent the associated intrinsic operation.  This form is unlike the
1413 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1414 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1415 ///
1416 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1417 /// six "instructions".
1418 ///
1419 let Constraints = "$src1 = $dst" in {
1420 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1421                                   SDNode OpNode, Intrinsic F64Int,
1422                                   bit Commutable = 0> {
1423   // Scalar operation, reg+reg.
1424   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1425                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1426                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1427     let isCommutable = Commutable;
1428   }
1429
1430   // Scalar operation, reg+mem.
1431   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1432                                  (ins FR64:$src1, f64mem:$src2),
1433                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1434                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1435
1436   // Vector operation, reg+reg.
1437   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1438                                  (ins VR128:$src1, VR128:$src2),
1439                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1440                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1441     let isCommutable = Commutable;
1442   }
1443
1444   // Vector operation, reg+mem.
1445   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1446                                  (ins VR128:$src1, f128mem:$src2),
1447                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1448              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1449
1450   // Intrinsic operation, reg+reg.
1451   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1452                                      (ins VR128:$src1, VR128:$src2),
1453                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1454                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]>;
1455
1456   // Intrinsic operation, reg+mem.
1457   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1458                                      (ins VR128:$src1, sdmem:$src2),
1459                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1460                      [(set VR128:$dst, (F64Int VR128:$src1,
1461                                                sse_load_f64:$src2))]>;
1462 }
1463 }
1464
1465 // Arithmetic instructions
1466 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1467 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1468 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1469 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1470
1471 /// sse2_fp_binop_rm - Other SSE2 binops
1472 ///
1473 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1474 /// instructions for a full-vector intrinsic form.  Operations that map
1475 /// onto C operators don't use this form since they just use the plain
1476 /// vector form instead of having a separate vector intrinsic form.
1477 ///
1478 /// This provides a total of eight "instructions".
1479 ///
1480 let Constraints = "$src1 = $dst" in {
1481 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1482                             SDNode OpNode,
1483                             Intrinsic F64Int,
1484                             Intrinsic V2F64Int,
1485                             bit Commutable = 0> {
1486
1487   // Scalar operation, reg+reg.
1488   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1489                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1490                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1491     let isCommutable = Commutable;
1492   }
1493
1494   // Scalar operation, reg+mem.
1495   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1496                                  (ins FR64:$src1, f64mem:$src2),
1497                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1498                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1499
1500   // Vector operation, reg+reg.
1501   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1502                                  (ins VR128:$src1, VR128:$src2),
1503                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1504                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1505     let isCommutable = Commutable;
1506   }
1507
1508   // Vector operation, reg+mem.
1509   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1510                                  (ins VR128:$src1, f128mem:$src2),
1511                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1512              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1513
1514   // Intrinsic operation, reg+reg.
1515   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1516                                      (ins VR128:$src1, VR128:$src2),
1517                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1518                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1519     let isCommutable = Commutable;
1520   }
1521
1522   // Intrinsic operation, reg+mem.
1523   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1524                                      (ins VR128:$src1, sdmem:$src2),
1525                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1526                      [(set VR128:$dst, (F64Int VR128:$src1,
1527                                                sse_load_f64:$src2))]>;
1528
1529   // Vector intrinsic operation, reg+reg.
1530   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1531                                      (ins VR128:$src1, VR128:$src2),
1532                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1533                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1534     let isCommutable = Commutable;
1535   }
1536
1537   // Vector intrinsic operation, reg+mem.
1538   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1539                                      (ins VR128:$src1, f128mem:$src2),
1540                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1541                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1542                                                  (memopv2f64 addr:$src2)))]>;
1543 }
1544 }
1545
1546 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1547                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1548 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1549                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1550
1551 //===---------------------------------------------------------------------===//
1552 // SSE packed FP Instructions
1553
1554 // Move Instructions
1555 let neverHasSideEffects = 1 in
1556 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1557                    "movapd\t{$src, $dst|$dst, $src}", []>;
1558 let canFoldAsLoad = 1, isReMaterializable = 1 in
1559 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1560                    "movapd\t{$src, $dst|$dst, $src}",
1561                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1562
1563 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1564                    "movapd\t{$src, $dst|$dst, $src}",
1565                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1566
1567 let neverHasSideEffects = 1 in
1568 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1569                    "movupd\t{$src, $dst|$dst, $src}", []>;
1570 let canFoldAsLoad = 1 in
1571 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1572                    "movupd\t{$src, $dst|$dst, $src}",
1573                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1574 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1575                    "movupd\t{$src, $dst|$dst, $src}",
1576                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1577
1578 // Intrinsic forms of MOVUPD load and store
1579 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1580                        "movupd\t{$src, $dst|$dst, $src}",
1581                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1582 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1583                        "movupd\t{$src, $dst|$dst, $src}",
1584                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1585
1586 let Constraints = "$src1 = $dst" in {
1587   let AddedComplexity = 20 in {
1588     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1589                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1590                        "movlpd\t{$src2, $dst|$dst, $src2}",
1591                        [(set VR128:$dst,
1592                          (v2f64 (movlp VR128:$src1,
1593                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1594     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1595                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1596                        "movhpd\t{$src2, $dst|$dst, $src2}",
1597                        [(set VR128:$dst,
1598                          (v2f64 (movlhps VR128:$src1,
1599                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1600   } // AddedComplexity
1601 } // Constraints = "$src1 = $dst"
1602
1603 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1604                    "movlpd\t{$src, $dst|$dst, $src}",
1605                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1606                                  (iPTR 0))), addr:$dst)]>;
1607
1608 // v2f64 extract element 1 is always custom lowered to unpack high to low
1609 // and extract element 0 so the non-store version isn't too horrible.
1610 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1611                    "movhpd\t{$src, $dst|$dst, $src}",
1612                    [(store (f64 (vector_extract
1613                                  (v2f64 (unpckh VR128:$src, (undef))),
1614                                  (iPTR 0))), addr:$dst)]>;
1615
1616 // SSE2 instructions without OpSize prefix
1617 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1618                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1619                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1620                      TB, Requires<[HasSSE2]>;
1621 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1622                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1623                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1624                                         (bitconvert (memopv2i64 addr:$src))))]>,
1625                      TB, Requires<[HasSSE2]>;
1626
1627 // SSE2 instructions with XS prefix
1628 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1629                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1630                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1631                      XS, Requires<[HasSSE2]>;
1632 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1633                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1634                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1635                                         (bitconvert (memopv2i64 addr:$src))))]>,
1636                      XS, Requires<[HasSSE2]>;
1637
1638 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1639                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1640                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1641 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1642                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1643                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1644                                             (memop addr:$src)))]>;
1645 // SSE2 packed instructions with XS prefix
1646 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1647                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1648 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1649                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1650
1651 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1652                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1653                         [(set VR128:$dst,
1654                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1655                       XS, Requires<[HasSSE2]>;
1656 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1657                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1658                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1659                                            (memop addr:$src)))]>,
1660                       XS, Requires<[HasSSE2]>;
1661
1662 // SSE2 packed instructions with XD prefix
1663 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1664                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1665                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1666                      XD, Requires<[HasSSE2]>;
1667 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1668                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1669                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1670                                           (memop addr:$src)))]>,
1671                      XD, Requires<[HasSSE2]>;
1672
1673 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1674                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1675                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1676 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1677                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1678                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1679                                              (memop addr:$src)))]>;
1680
1681 // SSE2 instructions without OpSize prefix
1682 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1683                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1684 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1685                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1686
1687 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1688                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1689                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1690                      TB, Requires<[HasSSE2]>;
1691 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1692                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1693                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1694                                           (load addr:$src)))]>,
1695                      TB, Requires<[HasSSE2]>;
1696
1697 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1698                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1699 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1700                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1701
1702
1703 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1704                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1705                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1706 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1707                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1708                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1709                                             (memop addr:$src)))]>;
1710
1711 // Match intrinsics which expect XMM operand(s).
1712 // Aliases for intrinsics
1713 let Constraints = "$src1 = $dst" in {
1714 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1715                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1716                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1717                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1718                                            GR32:$src2))]>;
1719 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1720                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1721                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1722                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1723                                            (loadi32 addr:$src2)))]>;
1724 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1725                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1726                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1727                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1728                                       VR128:$src2))]>;
1729 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1730                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1731                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1732                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1733                                       (load addr:$src2)))]>;
1734 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1735                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        VR128:$src2))]>, XS,
1739                     Requires<[HasSSE2]>;
1740 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1741                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1742                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1743                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1744                                        (load addr:$src2)))]>, XS,
1745                     Requires<[HasSSE2]>;
1746 }
1747
1748 // Arithmetic
1749
1750 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1751 ///
1752 /// In addition, we also have a special variant of the scalar form here to
1753 /// represent the associated intrinsic operation.  This form is unlike the
1754 /// plain scalar form, in that it takes an entire vector (instead of a
1755 /// scalar) and leaves the top elements undefined.
1756 ///
1757 /// And, we have a special variant form for a full-vector intrinsic form.
1758 ///
1759 /// These four forms can each have a reg or a mem operand, so there are a
1760 /// total of eight "instructions".
1761 ///
1762 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1763                            SDNode OpNode,
1764                            Intrinsic F64Int,
1765                            Intrinsic V2F64Int,
1766                            bit Commutable = 0> {
1767   // Scalar operation, reg.
1768   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1769                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1770                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1771     let isCommutable = Commutable;
1772   }
1773
1774   // Scalar operation, mem.
1775   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1776                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1777                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1778
1779   // Vector operation, reg.
1780   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1781               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1782               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1783     let isCommutable = Commutable;
1784   }
1785
1786   // Vector operation, mem.
1787   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1788                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1789                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1790
1791   // Intrinsic operation, reg.
1792   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1793                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1794                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1795     let isCommutable = Commutable;
1796   }
1797
1798   // Intrinsic operation, mem.
1799   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1800                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1801                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1802
1803   // Vector intrinsic operation, reg
1804   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1805                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1806                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1807     let isCommutable = Commutable;
1808   }
1809
1810   // Vector intrinsic operation, mem
1811   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1812                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1813                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1814 }
1815
1816 // Square root.
1817 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1818                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1819
1820 // There is no f64 version of the reciprocal approximation instructions.
1821
1822 // Logical
1823 let Constraints = "$src1 = $dst" in {
1824   let isCommutable = 1 in {
1825     def ANDPDrr : PDI<0x54, MRMSrcReg,
1826                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1827                       "andpd\t{$src2, $dst|$dst, $src2}",
1828                       [(set VR128:$dst,
1829                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1830                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1831     def ORPDrr  : PDI<0x56, MRMSrcReg,
1832                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1833                       "orpd\t{$src2, $dst|$dst, $src2}",
1834                       [(set VR128:$dst,
1835                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1836                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1837     def XORPDrr : PDI<0x57, MRMSrcReg,
1838                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1839                       "xorpd\t{$src2, $dst|$dst, $src2}",
1840                       [(set VR128:$dst,
1841                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1842                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1843   }
1844
1845   def ANDPDrm : PDI<0x54, MRMSrcMem,
1846                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1847                     "andpd\t{$src2, $dst|$dst, $src2}",
1848                     [(set VR128:$dst,
1849                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1850                        (memopv2i64 addr:$src2)))]>;
1851   def ORPDrm  : PDI<0x56, MRMSrcMem,
1852                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1853                     "orpd\t{$src2, $dst|$dst, $src2}",
1854                     [(set VR128:$dst,
1855                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1856                        (memopv2i64 addr:$src2)))]>;
1857   def XORPDrm : PDI<0x57, MRMSrcMem,
1858                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1859                     "xorpd\t{$src2, $dst|$dst, $src2}",
1860                     [(set VR128:$dst,
1861                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1862                        (memopv2i64 addr:$src2)))]>;
1863   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1864                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1865                      "andnpd\t{$src2, $dst|$dst, $src2}",
1866                      [(set VR128:$dst,
1867                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1868                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1869   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1870                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1871                      "andnpd\t{$src2, $dst|$dst, $src2}",
1872                      [(set VR128:$dst,
1873                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1874                         (memopv2i64 addr:$src2)))]>;
1875 }
1876
1877 let Constraints = "$src1 = $dst" in {
1878   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1879                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1880                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1881                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1882                                                         VR128:$src, imm:$cc))]>;
1883   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1884                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1885                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1886                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1887                                                  (memop addr:$src), imm:$cc))]>;
1888 }
1889 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1890           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1891 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1892           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1893
1894 // Shuffle and unpack instructions
1895 let Constraints = "$src1 = $dst" in {
1896   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1897                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1898                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1899                  [(set VR128:$dst,
1900                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1901   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1902                         (outs VR128:$dst), (ins VR128:$src1,
1903                          f128mem:$src2, i8imm:$src3),
1904                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1905                         [(set VR128:$dst,
1906                           (v2f64 (shufp:$src3
1907                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1908
1909   let AddedComplexity = 10 in {
1910     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1911                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1912                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1913                          [(set VR128:$dst,
1914                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1915     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1916                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1917                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1918                          [(set VR128:$dst,
1919                            (v2f64 (unpckh VR128:$src1,
1920                                           (memopv2f64 addr:$src2))))]>;
1921
1922     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1923                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1924                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1925                          [(set VR128:$dst,
1926                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1927     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1928                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1929                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1930                          [(set VR128:$dst,
1931                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1932   } // AddedComplexity
1933 } // Constraints = "$src1 = $dst"
1934
1935
1936 //===---------------------------------------------------------------------===//
1937 // SSE integer instructions
1938
1939 // Move Instructions
1940 let neverHasSideEffects = 1 in
1941 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1942                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1943 let canFoldAsLoad = 1, mayLoad = 1 in
1944 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1945                    "movdqa\t{$src, $dst|$dst, $src}",
1946                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1947 let mayStore = 1 in
1948 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1949                    "movdqa\t{$src, $dst|$dst, $src}",
1950                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1951 let canFoldAsLoad = 1, mayLoad = 1 in
1952 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1953                    "movdqu\t{$src, $dst|$dst, $src}",
1954                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1955                  XS, Requires<[HasSSE2]>;
1956 let mayStore = 1 in
1957 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1958                    "movdqu\t{$src, $dst|$dst, $src}",
1959                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1960                  XS, Requires<[HasSSE2]>;
1961
1962 // Intrinsic forms of MOVDQU load and store
1963 let canFoldAsLoad = 1 in
1964 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1965                        "movdqu\t{$src, $dst|$dst, $src}",
1966                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1967                  XS, Requires<[HasSSE2]>;
1968 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1969                        "movdqu\t{$src, $dst|$dst, $src}",
1970                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1971                      XS, Requires<[HasSSE2]>;
1972
1973 let Constraints = "$src1 = $dst" in {
1974
1975 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1976                             bit Commutable = 0> {
1977   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1978                                (ins VR128:$src1, VR128:$src2),
1979                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1980                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1981     let isCommutable = Commutable;
1982   }
1983   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1984                                (ins VR128:$src1, i128mem:$src2),
1985                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1986                [(set VR128:$dst, (IntId VR128:$src1,
1987                                         (bitconvert (memopv2i64
1988                                                      addr:$src2))))]>;
1989 }
1990
1991 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1992                              string OpcodeStr,
1993                              Intrinsic IntId, Intrinsic IntId2> {
1994   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1995                                (ins VR128:$src1, VR128:$src2),
1996                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1997                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1998   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1999                                (ins VR128:$src1, i128mem:$src2),
2000                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2001                [(set VR128:$dst, (IntId VR128:$src1,
2002                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2003   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2004                                 (ins VR128:$src1, i32i8imm:$src2),
2005                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2006                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2007 }
2008
2009 /// PDI_binop_rm - Simple SSE2 binary operator.
2010 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2011                         ValueType OpVT, bit Commutable = 0> {
2012   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2013                                (ins VR128:$src1, VR128:$src2),
2014                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2015                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
2016     let isCommutable = Commutable;
2017   }
2018   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2019                                (ins VR128:$src1, i128mem:$src2),
2020                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2021                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2022                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2023 }
2024
2025 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2026 ///
2027 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2028 /// to collapse (bitconvert VT to VT) into its operand.
2029 ///
2030 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2031                               bit Commutable = 0> {
2032   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2033                (ins VR128:$src1, VR128:$src2),
2034                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2035                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
2036     let isCommutable = Commutable;
2037   }
2038   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2039                (ins VR128:$src1, i128mem:$src2),
2040                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2041                [(set VR128:$dst, (OpNode VR128:$src1,
2042                (memopv2i64 addr:$src2)))]>;
2043 }
2044
2045 } // Constraints = "$src1 = $dst"
2046
2047 // 128-bit Integer Arithmetic
2048
2049 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2050 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2051 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2052 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2053
2054 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2055 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2056 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2057 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2058
2059 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2060 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2061 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2062 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2063
2064 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2065 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2066 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2067 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2068
2069 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2070
2071 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2072 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
2073 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2074
2075 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2076
2077 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2078 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2079
2080
2081 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2082 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2083 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2084 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2085 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2086
2087
2088 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2089                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2090 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2091                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2092 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2093                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2094
2095 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2096                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2097 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2098                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2099 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2100                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2101
2102 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2103                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2104 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2105                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2106
2107 // 128-bit logical shifts.
2108 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
2109   def PSLLDQri : PDIi8<0x73, MRM7r,
2110                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2111                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2112   def PSRLDQri : PDIi8<0x73, MRM3r,
2113                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2114                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2115   // PSRADQri doesn't exist in SSE[1-3].
2116 }
2117
2118 let Predicates = [HasSSE2] in {
2119   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2120             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2121   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2122             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2123   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2124             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2125   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2126             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2127   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2128             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2129
2130   // Shift up / down and insert zero's.
2131   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2132             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2133   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2134             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2135 }
2136
2137 // Logical
2138 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2139 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2140 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2141
2142 let Constraints = "$src1 = $dst" in {
2143   def PANDNrr : PDI<0xDF, MRMSrcReg,
2144                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2145                     "pandn\t{$src2, $dst|$dst, $src2}",
2146                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2147                                               VR128:$src2)))]>;
2148
2149   def PANDNrm : PDI<0xDF, MRMSrcMem,
2150                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2151                     "pandn\t{$src2, $dst|$dst, $src2}",
2152                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2153                                               (memopv2i64 addr:$src2))))]>;
2154 }
2155
2156 // SSE2 Integer comparison
2157 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2158 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2159 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2160 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2161 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2162 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2163
2164 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2165           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2166 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2167           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2168 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2169           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2170 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2171           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2172 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2173           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2174 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2175           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2176
2177 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2178           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2179 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2180           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2181 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2182           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2183 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2184           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2185 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2186           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2187 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2188           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2189
2190
2191 // Pack instructions
2192 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2193 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2194 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2195
2196 // Shuffle and unpack instructions
2197 let AddedComplexity = 5 in {
2198 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2199                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2200                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2201                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2202                                                VR128:$src1, (undef))))]>;
2203 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2204                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2205                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2206                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2207                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2208                                              (undef))))]>;
2209 }
2210
2211 // SSE2 with ImmT == Imm8 and XS prefix.
2212 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2213                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2214                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2215                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2216                                                             (undef))))]>,
2217                 XS, Requires<[HasSSE2]>;
2218 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2219                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2220                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2221                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2222                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2223                                             (undef))))]>,
2224                 XS, Requires<[HasSSE2]>;
2225
2226 // SSE2 with ImmT == Imm8 and XD prefix.
2227 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2228                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2229                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2230                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2231                                                             (undef))))]>,
2232                 XD, Requires<[HasSSE2]>;
2233 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2234                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2235                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2236                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2237                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2238                                              (undef))))]>,
2239                 XD, Requires<[HasSSE2]>;
2240
2241
2242 let Constraints = "$src1 = $dst" in {
2243   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2244                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2245                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2246                         [(set VR128:$dst,
2247                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2248   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2249                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2250                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2251                         [(set VR128:$dst,
2252                           (unpckl VR128:$src1,
2253                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2254   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2255                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2256                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2257                         [(set VR128:$dst,
2258                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2259   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2260                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2261                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2262                         [(set VR128:$dst,
2263                           (unpckl VR128:$src1,
2264                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2265   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2266                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2267                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2268                         [(set VR128:$dst,
2269                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2270   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2271                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2272                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2273                         [(set VR128:$dst,
2274                           (unpckl VR128:$src1,
2275                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2276   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2277                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2278                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2279                         [(set VR128:$dst,
2280                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2281   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2282                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2283                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2284                         [(set VR128:$dst,
2285                           (v2i64 (unpckl VR128:$src1,
2286                                          (memopv2i64 addr:$src2))))]>;
2287
2288   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2289                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2290                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2291                         [(set VR128:$dst,
2292                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2293   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2294                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2295                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2296                         [(set VR128:$dst,
2297                           (unpckh VR128:$src1,
2298                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2299   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2300                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2301                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2302                         [(set VR128:$dst,
2303                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2304   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2305                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2306                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2307                         [(set VR128:$dst,
2308                           (unpckh VR128:$src1,
2309                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2310   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2311                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2312                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2313                         [(set VR128:$dst,
2314                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2315   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2316                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2317                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2318                         [(set VR128:$dst,
2319                           (unpckh VR128:$src1,
2320                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2321   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2322                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2323                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2324                         [(set VR128:$dst,
2325                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2326   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2327                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2328                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2329                         [(set VR128:$dst,
2330                           (v2i64 (unpckh VR128:$src1,
2331                                          (memopv2i64 addr:$src2))))]>;
2332 }
2333
2334 // Extract / Insert
2335 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2336                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2337                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2338                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2339                                                 imm:$src2))]>;
2340 let Constraints = "$src1 = $dst" in {
2341   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2342                        (outs VR128:$dst), (ins VR128:$src1,
2343                         GR32:$src2, i32i8imm:$src3),
2344                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2345                        [(set VR128:$dst,
2346                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2347   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2348                        (outs VR128:$dst), (ins VR128:$src1,
2349                         i16mem:$src2, i32i8imm:$src3),
2350                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2351                        [(set VR128:$dst,
2352                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2353                                     imm:$src3))]>;
2354 }
2355
2356 // Mask creation
2357 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2358                      "pmovmskb\t{$src, $dst|$dst, $src}",
2359                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2360
2361 // Conditional store
2362 let Uses = [EDI] in
2363 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2364                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2365                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2366
2367 let Uses = [RDI] in
2368 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2369                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2370                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2371
2372 // Non-temporal stores
2373 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2374                         "movntpd\t{$src, $dst|$dst, $src}",
2375                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2376 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2377                         "movntdq\t{$src, $dst|$dst, $src}",
2378                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2379 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2380                     "movnti\t{$src, $dst|$dst, $src}",
2381                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2382                   TB, Requires<[HasSSE2]>;
2383
2384 let AddedComplexity = 400 in { // Prefer non-temporal versions
2385 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2386                     "movntpd\t{$src, $dst|$dst, $src}",
2387                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2388
2389 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2390                     "movntdq\t{$src, $dst|$dst, $src}",
2391                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2392 }
2393
2394 // Flush cache
2395 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2396                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2397               TB, Requires<[HasSSE2]>;
2398
2399 // Load, store, and memory fence
2400 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2401                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2402 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2403                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2404
2405 //TODO: custom lower this so as to never even generate the noop
2406 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2407            (i8 0)), (NOOP)>;
2408 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2409 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2410 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2411            (i8 1)), (MFENCE)>;
2412
2413 // Alias instructions that map zero vector to pxor / xorp* for sse.
2414 // We set canFoldAsLoad because this can be converted to a constant-pool
2415 // load of an all-ones value if folding it would be beneficial.
2416 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2417     isCodeGenOnly = 1 in
2418   // FIXME: Change encoding to pseudo.
2419   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2420                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2421
2422 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2423                       "movd\t{$src, $dst|$dst, $src}",
2424                       [(set VR128:$dst,
2425                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2426 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2427                       "movd\t{$src, $dst|$dst, $src}",
2428                       [(set VR128:$dst,
2429                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2430
2431 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2432                       "movd\t{$src, $dst|$dst, $src}",
2433                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2434
2435 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2436                       "movd\t{$src, $dst|$dst, $src}",
2437                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2438
2439 // SSE2 instructions with XS prefix
2440 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2441                     "movq\t{$src, $dst|$dst, $src}",
2442                     [(set VR128:$dst,
2443                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2444                   Requires<[HasSSE2]>;
2445 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2446                       "movq\t{$src, $dst|$dst, $src}",
2447                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2448                                     (iPTR 0))), addr:$dst)]>;
2449
2450 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2451           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), x86_subreg_sd))>;
2452
2453 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2454                        "movd\t{$src, $dst|$dst, $src}",
2455                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2456                                         (iPTR 0)))]>;
2457 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2458                        "movd\t{$src, $dst|$dst, $src}",
2459                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2460                                      (iPTR 0))), addr:$dst)]>;
2461
2462 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2463                       "movd\t{$src, $dst|$dst, $src}",
2464                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2465 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2466                       "movd\t{$src, $dst|$dst, $src}",
2467                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2468
2469 // Store / copy lower 64-bits of a XMM register.
2470 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2471                      "movq\t{$src, $dst|$dst, $src}",
2472                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2473
2474 // movd / movq to XMM register zero-extends
2475 let AddedComplexity = 15 in {
2476 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2477                        "movd\t{$src, $dst|$dst, $src}",
2478                        [(set VR128:$dst, (v4i32 (X86vzmovl
2479                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2480 // This is X86-64 only.
2481 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2482                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2483                        [(set VR128:$dst, (v2i64 (X86vzmovl
2484                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2485 }
2486
2487 let AddedComplexity = 20 in {
2488 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2489                        "movd\t{$src, $dst|$dst, $src}",
2490                        [(set VR128:$dst,
2491                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2492                                                    (loadi32 addr:$src))))))]>;
2493
2494 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2495             (MOVZDI2PDIrm addr:$src)>;
2496 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2497             (MOVZDI2PDIrm addr:$src)>;
2498 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2499             (MOVZDI2PDIrm addr:$src)>;
2500
2501 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2502                      "movq\t{$src, $dst|$dst, $src}",
2503                      [(set VR128:$dst,
2504                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2505                                                  (loadi64 addr:$src))))))]>, XS,
2506                    Requires<[HasSSE2]>;
2507
2508 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2509             (MOVZQI2PQIrm addr:$src)>;
2510 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2511             (MOVZQI2PQIrm addr:$src)>;
2512 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2513 }
2514
2515 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2516 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2517 let AddedComplexity = 15 in
2518 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2519                         "movq\t{$src, $dst|$dst, $src}",
2520                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2521                       XS, Requires<[HasSSE2]>;
2522
2523 let AddedComplexity = 20 in {
2524 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2525                         "movq\t{$src, $dst|$dst, $src}",
2526                     [(set VR128:$dst, (v2i64 (X86vzmovl
2527                                              (loadv2i64 addr:$src))))]>,
2528                       XS, Requires<[HasSSE2]>;
2529
2530 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2531             (MOVZPQILo2PQIrm addr:$src)>;
2532 }
2533
2534 // Instructions for the disassembler
2535 // xr = XMM register
2536 // xm = mem64
2537
2538 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2539                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2540
2541 //===---------------------------------------------------------------------===//
2542 // SSE3 Instructions
2543 //===---------------------------------------------------------------------===//
2544
2545 // Move Instructions
2546 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2547                       "movshdup\t{$src, $dst|$dst, $src}",
2548                       [(set VR128:$dst, (v4f32 (movshdup
2549                                                 VR128:$src, (undef))))]>;
2550 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2551                       "movshdup\t{$src, $dst|$dst, $src}",
2552                       [(set VR128:$dst, (movshdup
2553                                          (memopv4f32 addr:$src), (undef)))]>;
2554
2555 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2556                       "movsldup\t{$src, $dst|$dst, $src}",
2557                       [(set VR128:$dst, (v4f32 (movsldup
2558                                                 VR128:$src, (undef))))]>;
2559 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2560                       "movsldup\t{$src, $dst|$dst, $src}",
2561                       [(set VR128:$dst, (movsldup
2562                                          (memopv4f32 addr:$src), (undef)))]>;
2563
2564 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2565                       "movddup\t{$src, $dst|$dst, $src}",
2566                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2567 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2568                       "movddup\t{$src, $dst|$dst, $src}",
2569                     [(set VR128:$dst,
2570                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2571                                       (undef))))]>;
2572
2573 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2574                    (undef)),
2575           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2576
2577 let AddedComplexity = 5 in {
2578 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2579           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2580 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2581           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2582 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2583           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2584 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2585           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2586 }
2587
2588 // Arithmetic
2589 let Constraints = "$src1 = $dst" in {
2590   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2591                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2592                         "addsubps\t{$src2, $dst|$dst, $src2}",
2593                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2594                                            VR128:$src2))]>;
2595   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2596                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2597                         "addsubps\t{$src2, $dst|$dst, $src2}",
2598                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2599                                            (memop addr:$src2)))]>;
2600   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2601                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2602                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2603                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2604                                           VR128:$src2))]>;
2605   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2606                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2607                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2608                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2609                                           (memop addr:$src2)))]>;
2610 }
2611
2612 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2613                    "lddqu\t{$src, $dst|$dst, $src}",
2614                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2615
2616 // Horizontal ops
2617 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2618   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2619          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2620          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2621 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2622   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2623          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2624          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2625 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2626   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2627         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2628         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2629 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2630   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2631         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2632       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2633
2634 let Constraints = "$src1 = $dst" in {
2635   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2636   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2637   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2638   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2639   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2640   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2641   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2642   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2643 }
2644
2645 // Thread synchronization
2646 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2647                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2648 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2649                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2650
2651 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2652 let AddedComplexity = 15 in
2653 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2654           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2655 let AddedComplexity = 20 in
2656 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2657           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2658
2659 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2660 let AddedComplexity = 15 in
2661   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2662             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2663 let AddedComplexity = 20 in
2664   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2665             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2666
2667 //===---------------------------------------------------------------------===//
2668 // SSSE3 Instructions
2669 //===---------------------------------------------------------------------===//
2670
2671 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2672 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2673                               Intrinsic IntId64, Intrinsic IntId128> {
2674   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2675                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2676                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2677
2678   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2679                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2680                    [(set VR64:$dst,
2681                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2682
2683   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2684                     (ins VR128:$src),
2685                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2686                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2687                     OpSize;
2688
2689   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2690                     (ins i128mem:$src),
2691                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2692                     [(set VR128:$dst,
2693                       (IntId128
2694                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2695 }
2696
2697 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2698 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2699                                Intrinsic IntId64, Intrinsic IntId128> {
2700   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2701                    (ins VR64:$src),
2702                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2703                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2704
2705   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2706                    (ins i64mem:$src),
2707                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2708                    [(set VR64:$dst,
2709                      (IntId64
2710                       (bitconvert (memopv4i16 addr:$src))))]>;
2711
2712   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2713                     (ins VR128:$src),
2714                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2715                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2716                     OpSize;
2717
2718   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2719                     (ins i128mem:$src),
2720                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2721                     [(set VR128:$dst,
2722                       (IntId128
2723                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2724 }
2725
2726 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2727 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2728                                Intrinsic IntId64, Intrinsic IntId128> {
2729   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2730                    (ins VR64:$src),
2731                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2732                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2733
2734   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2735                    (ins i64mem:$src),
2736                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2737                    [(set VR64:$dst,
2738                      (IntId64
2739                       (bitconvert (memopv2i32 addr:$src))))]>;
2740
2741   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2742                     (ins VR128:$src),
2743                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2744                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2745                     OpSize;
2746
2747   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2748                     (ins i128mem:$src),
2749                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2750                     [(set VR128:$dst,
2751                       (IntId128
2752                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2753 }
2754
2755 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2756                                        int_x86_ssse3_pabs_b,
2757                                        int_x86_ssse3_pabs_b_128>;
2758 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2759                                        int_x86_ssse3_pabs_w,
2760                                        int_x86_ssse3_pabs_w_128>;
2761 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2762                                        int_x86_ssse3_pabs_d,
2763                                        int_x86_ssse3_pabs_d_128>;
2764
2765 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2766 let Constraints = "$src1 = $dst" in {
2767   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2768                                  Intrinsic IntId64, Intrinsic IntId128,
2769                                  bit Commutable = 0> {
2770     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2771                      (ins VR64:$src1, VR64:$src2),
2772                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2773                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2774       let isCommutable = Commutable;
2775     }
2776     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2777                      (ins VR64:$src1, i64mem:$src2),
2778                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2779                      [(set VR64:$dst,
2780                        (IntId64 VR64:$src1,
2781                         (bitconvert (memopv8i8 addr:$src2))))]>;
2782
2783     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2784                       (ins VR128:$src1, VR128:$src2),
2785                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2786                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2787                       OpSize {
2788       let isCommutable = Commutable;
2789     }
2790     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2791                       (ins VR128:$src1, i128mem:$src2),
2792                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2793                       [(set VR128:$dst,
2794                         (IntId128 VR128:$src1,
2795                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2796   }
2797 }
2798
2799 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2800 let Constraints = "$src1 = $dst" in {
2801   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2802                                   Intrinsic IntId64, Intrinsic IntId128,
2803                                   bit Commutable = 0> {
2804     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2805                      (ins VR64:$src1, VR64:$src2),
2806                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2807                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2808       let isCommutable = Commutable;
2809     }
2810     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2811                      (ins VR64:$src1, i64mem:$src2),
2812                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2813                      [(set VR64:$dst,
2814                        (IntId64 VR64:$src1,
2815                         (bitconvert (memopv4i16 addr:$src2))))]>;
2816
2817     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2818                       (ins VR128:$src1, VR128:$src2),
2819                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2820                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2821                       OpSize {
2822       let isCommutable = Commutable;
2823     }
2824     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2825                       (ins VR128:$src1, i128mem:$src2),
2826                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2827                       [(set VR128:$dst,
2828                         (IntId128 VR128:$src1,
2829                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2830   }
2831 }
2832
2833 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2834 let Constraints = "$src1 = $dst" in {
2835   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2836                                   Intrinsic IntId64, Intrinsic IntId128,
2837                                   bit Commutable = 0> {
2838     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2839                      (ins VR64:$src1, VR64:$src2),
2840                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2841                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2842       let isCommutable = Commutable;
2843     }
2844     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2845                      (ins VR64:$src1, i64mem:$src2),
2846                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2847                      [(set VR64:$dst,
2848                        (IntId64 VR64:$src1,
2849                         (bitconvert (memopv2i32 addr:$src2))))]>;
2850
2851     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2852                       (ins VR128:$src1, VR128:$src2),
2853                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2854                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2855                       OpSize {
2856       let isCommutable = Commutable;
2857     }
2858     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2859                       (ins VR128:$src1, i128mem:$src2),
2860                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2861                       [(set VR128:$dst,
2862                         (IntId128 VR128:$src1,
2863                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2864   }
2865 }
2866
2867 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2868                                         int_x86_ssse3_phadd_w,
2869                                         int_x86_ssse3_phadd_w_128>;
2870 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2871                                         int_x86_ssse3_phadd_d,
2872                                         int_x86_ssse3_phadd_d_128>;
2873 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2874                                         int_x86_ssse3_phadd_sw,
2875                                         int_x86_ssse3_phadd_sw_128>;
2876 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2877                                         int_x86_ssse3_phsub_w,
2878                                         int_x86_ssse3_phsub_w_128>;
2879 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2880                                         int_x86_ssse3_phsub_d,
2881                                         int_x86_ssse3_phsub_d_128>;
2882 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2883                                         int_x86_ssse3_phsub_sw,
2884                                         int_x86_ssse3_phsub_sw_128>;
2885 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2886                                         int_x86_ssse3_pmadd_ub_sw,
2887                                         int_x86_ssse3_pmadd_ub_sw_128>;
2888 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2889                                         int_x86_ssse3_pmul_hr_sw,
2890                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2891 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2892                                         int_x86_ssse3_pshuf_b,
2893                                         int_x86_ssse3_pshuf_b_128>;
2894 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2895                                         int_x86_ssse3_psign_b,
2896                                         int_x86_ssse3_psign_b_128>;
2897 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2898                                         int_x86_ssse3_psign_w,
2899                                         int_x86_ssse3_psign_w_128>;
2900 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2901                                         int_x86_ssse3_psign_d,
2902                                         int_x86_ssse3_psign_d_128>;
2903
2904 let Constraints = "$src1 = $dst" in {
2905   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2906                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2907                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2908                            []>;
2909   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2910                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2911                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2912                            []>;
2913
2914   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2915                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2916                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2917                            []>, OpSize;
2918   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2919                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2920                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2921                            []>, OpSize;
2922 }
2923
2924 // palignr patterns.
2925 def : Pat<(int_x86_ssse3_palign_r VR64:$src1, VR64:$src2, (i8 imm:$src3)),
2926           (PALIGNR64rr VR64:$src1, VR64:$src2, (BYTE_imm imm:$src3))>,
2927           Requires<[HasSSSE3]>;
2928 def : Pat<(int_x86_ssse3_palign_r VR64:$src1,
2929                                       (memop64 addr:$src2),
2930                                       (i8 imm:$src3)),
2931           (PALIGNR64rm VR64:$src1, addr:$src2, (BYTE_imm imm:$src3))>,
2932           Requires<[HasSSSE3]>;
2933
2934 def : Pat<(int_x86_ssse3_palign_r_128 VR128:$src1, VR128:$src2, (i8 imm:$src3)),
2935           (PALIGNR128rr VR128:$src1, VR128:$src2, (BYTE_imm imm:$src3))>,
2936           Requires<[HasSSSE3]>;
2937 def : Pat<(int_x86_ssse3_palign_r_128 VR128:$src1,
2938                                       (memopv2i64 addr:$src2),
2939                                       (i8 imm:$src3)),
2940           (PALIGNR128rm VR128:$src1, addr:$src2, (BYTE_imm imm:$src3))>,
2941           Requires<[HasSSSE3]>;
2942
2943 let AddedComplexity = 5 in {
2944 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2945           (PALIGNR128rr VR128:$src2, VR128:$src1,
2946                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2947       Requires<[HasSSSE3]>;
2948 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2949           (PALIGNR128rr VR128:$src2, VR128:$src1,
2950                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2951       Requires<[HasSSSE3]>;
2952 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2953           (PALIGNR128rr VR128:$src2, VR128:$src1,
2954                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2955       Requires<[HasSSSE3]>;
2956 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2957           (PALIGNR128rr VR128:$src2, VR128:$src1,
2958                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2959       Requires<[HasSSSE3]>;
2960 }
2961
2962 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2963           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2964 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2965           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2966
2967 //===---------------------------------------------------------------------===//
2968 // Non-Instruction Patterns
2969 //===---------------------------------------------------------------------===//
2970
2971 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2972 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2973 // combine.
2974 // Since these loads aren't folded into the fextend, we have to match it
2975 // explicitly here.
2976 let Predicates = [HasSSE2] in
2977  def : Pat<(fextend (loadf32 addr:$src)),
2978            (CVTSS2SDrm addr:$src)>;
2979
2980 // bit_convert
2981 let Predicates = [HasSSE2] in {
2982   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2983   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2984   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2985   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2986   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2987   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2988   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2989   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2990   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2991   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2992   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2993   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2994   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2995   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2996   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2997   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2998   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2999   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3000   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3001   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3002   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3003   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3004   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3005   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3006   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3007   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3008   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3009   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3010   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3011   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3012 }
3013
3014 // Move scalar to XMM zero-extended
3015 // movd to XMM register zero-extends
3016 let AddedComplexity = 15 in {
3017 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3018 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3019           (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
3020 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3021           (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
3022 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3023           (MOVSSrr (v4f32 (V_SET0)),
3024                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss)))>;
3025 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3026           (MOVSSrr (v4i32 (V_SET0)),
3027                    (EXTRACT_SUBREG (v4i32 VR128:$src), x86_subreg_ss))>;
3028 }
3029
3030 // Splat v2f64 / v2i64
3031 let AddedComplexity = 10 in {
3032 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3033           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3034 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3035           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3036 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3037           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3038 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3039           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3040 }
3041
3042 // Special unary SHUFPSrri case.
3043 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3044           (SHUFPSrri VR128:$src1, VR128:$src1,
3045                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3046 let AddedComplexity = 5 in
3047 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3048           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3049       Requires<[HasSSE2]>;
3050 // Special unary SHUFPDrri case.
3051 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3052           (SHUFPDrri VR128:$src1, VR128:$src1,
3053                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3054       Requires<[HasSSE2]>;
3055 // Special unary SHUFPDrri case.
3056 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3057           (SHUFPDrri VR128:$src1, VR128:$src1,
3058                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3059       Requires<[HasSSE2]>;
3060 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3061 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3062           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3063       Requires<[HasSSE2]>;
3064
3065 // Special binary v4i32 shuffle cases with SHUFPS.
3066 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3067           (SHUFPSrri VR128:$src1, VR128:$src2,
3068                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3069            Requires<[HasSSE2]>;
3070 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3071           (SHUFPSrmi VR128:$src1, addr:$src2,
3072                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3073            Requires<[HasSSE2]>;
3074 // Special binary v2i64 shuffle cases using SHUFPDrri.
3075 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3076           (SHUFPDrri VR128:$src1, VR128:$src2,
3077                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3078           Requires<[HasSSE2]>;
3079
3080 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3081 let AddedComplexity = 15 in {
3082 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3083           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3084           Requires<[OptForSpeed, HasSSE2]>;
3085 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3086           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3087           Requires<[OptForSpeed, HasSSE2]>;
3088 }
3089 let AddedComplexity = 10 in {
3090 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3091           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3092 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3093           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3094 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3095           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3096 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3097           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3098 }
3099
3100 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3101 let AddedComplexity = 15 in {
3102 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3103           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3104           Requires<[OptForSpeed, HasSSE2]>;
3105 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3106           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3107           Requires<[OptForSpeed, HasSSE2]>;
3108 }
3109 let AddedComplexity = 10 in {
3110 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3111           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3112 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3113           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3114 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3115           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3116 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3117           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3118 }
3119
3120 let AddedComplexity = 20 in {
3121 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3122 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3123           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3124
3125 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3126 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3127           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3128
3129 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3130 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3131           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3132 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3133           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3134 }
3135
3136 let AddedComplexity = 20 in {
3137 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3138 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3139           (MOVLPSrm VR128:$src1, addr:$src2)>;
3140 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3141           (MOVLPDrm VR128:$src1, addr:$src2)>;
3142 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3143           (MOVLPSrm VR128:$src1, addr:$src2)>;
3144 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3145           (MOVLPDrm VR128:$src1, addr:$src2)>;
3146 }
3147
3148 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3149 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3150           (MOVLPSmr addr:$src1, VR128:$src2)>;
3151 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3152           (MOVLPDmr addr:$src1, VR128:$src2)>;
3153 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3154                  addr:$src1),
3155           (MOVLPSmr addr:$src1, VR128:$src2)>;
3156 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3157           (MOVLPDmr addr:$src1, VR128:$src2)>;
3158
3159 let AddedComplexity = 15 in {
3160 // Setting the lowest element in the vector.
3161 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3162           (MOVSSrr (v4i32 VR128:$src1),
3163                    (EXTRACT_SUBREG (v4i32 VR128:$src2), x86_subreg_ss))>;
3164 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3165           (MOVSDrr (v2i64 VR128:$src1),
3166                    (EXTRACT_SUBREG (v2i64 VR128:$src2), x86_subreg_sd))>;
3167
3168 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3169 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3170           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, x86_subreg_sd))>,
3171       Requires<[HasSSE2]>;
3172 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3173           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, x86_subreg_sd))>,
3174       Requires<[HasSSE2]>;
3175 }
3176
3177 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3178 // fall back to this for SSE1)
3179 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3180           (SHUFPSrri VR128:$src2, VR128:$src1,
3181                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3182
3183 // Set lowest element and zero upper elements.
3184 let AddedComplexity = 15 in
3185 def : Pat<(v2f64 (movl immAllZerosV_bc, VR128:$src)),
3186           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3187 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3188           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3189
3190 // Some special case pandn patterns.
3191 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3192                   VR128:$src2)),
3193           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3194 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3195                   VR128:$src2)),
3196           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3197 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3198                   VR128:$src2)),
3199           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3200
3201 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3202                   (memop addr:$src2))),
3203           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3204 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3205                   (memop addr:$src2))),
3206           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3207 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3208                   (memop addr:$src2))),
3209           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3210
3211 // vector -> vector casts
3212 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3213           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3214 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3215           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3216 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3217           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3218 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3219           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3220
3221 // Use movaps / movups for SSE integer load / store (one byte shorter).
3222 def : Pat<(alignedloadv4i32 addr:$src),
3223           (MOVAPSrm addr:$src)>;
3224 def : Pat<(loadv4i32 addr:$src),
3225           (MOVUPSrm addr:$src)>;
3226 def : Pat<(alignedloadv2i64 addr:$src),
3227           (MOVAPSrm addr:$src)>;
3228 def : Pat<(loadv2i64 addr:$src),
3229           (MOVUPSrm addr:$src)>;
3230
3231 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3232           (MOVAPSmr addr:$dst, VR128:$src)>;
3233 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3234           (MOVAPSmr addr:$dst, VR128:$src)>;
3235 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3236           (MOVAPSmr addr:$dst, VR128:$src)>;
3237 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3238           (MOVAPSmr addr:$dst, VR128:$src)>;
3239 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3240           (MOVUPSmr addr:$dst, VR128:$src)>;
3241 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3242           (MOVUPSmr addr:$dst, VR128:$src)>;
3243 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3244           (MOVUPSmr addr:$dst, VR128:$src)>;
3245 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3246           (MOVUPSmr addr:$dst, VR128:$src)>;
3247
3248 //===----------------------------------------------------------------------===//
3249 // SSE4.1 Instructions
3250 //===----------------------------------------------------------------------===//
3251
3252 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3253                             string OpcodeStr,
3254                             Intrinsic V4F32Int,
3255                             Intrinsic V2F64Int> {
3256   // Intrinsic operation, reg.
3257   // Vector intrinsic operation, reg
3258   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3259                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3260                     !strconcat(OpcodeStr,
3261                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3262                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3263                     OpSize;
3264
3265   // Vector intrinsic operation, mem
3266   def PSm_Int : Ii8<opcps, MRMSrcMem,
3267                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3268                     !strconcat(OpcodeStr,
3269                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3270                     [(set VR128:$dst,
3271                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3272                     TA, OpSize,
3273                 Requires<[HasSSE41]>;
3274
3275   // Vector intrinsic operation, reg
3276   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3277                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3278                     !strconcat(OpcodeStr,
3279                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3280                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3281                     OpSize;
3282
3283   // Vector intrinsic operation, mem
3284   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3285                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3286                     !strconcat(OpcodeStr,
3287                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3288                     [(set VR128:$dst,
3289                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3290                     OpSize;
3291 }
3292
3293 let Constraints = "$src1 = $dst" in {
3294 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3295                             string OpcodeStr,
3296                             Intrinsic F32Int,
3297                             Intrinsic F64Int> {
3298   // Intrinsic operation, reg.
3299   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3300                     (outs VR128:$dst),
3301                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3302                     !strconcat(OpcodeStr,
3303                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3304                     [(set VR128:$dst,
3305                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3306                     OpSize;
3307
3308   // Intrinsic operation, mem.
3309   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3310                     (outs VR128:$dst),
3311                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3312                     !strconcat(OpcodeStr,
3313                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3314                     [(set VR128:$dst,
3315                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3316                     OpSize;
3317
3318   // Intrinsic operation, reg.
3319   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3320                     (outs VR128:$dst),
3321                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3322                     !strconcat(OpcodeStr,
3323                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3324                     [(set VR128:$dst,
3325                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3326                     OpSize;
3327
3328   // Intrinsic operation, mem.
3329   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3330                     (outs VR128:$dst),
3331                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3332                     !strconcat(OpcodeStr,
3333                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3334                     [(set VR128:$dst,
3335                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3336                     OpSize;
3337 }
3338 }
3339
3340 // FP round - roundss, roundps, roundsd, roundpd
3341 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3342                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3343 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3344                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3345
3346 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3347 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3348                                  Intrinsic IntId128> {
3349   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3350                     (ins VR128:$src),
3351                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3352                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3353   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3354                      (ins i128mem:$src),
3355                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3356                      [(set VR128:$dst,
3357                        (IntId128
3358                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3359 }
3360
3361 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3362                                          int_x86_sse41_phminposuw>;
3363
3364 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3365 let Constraints = "$src1 = $dst" in {
3366   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3367                                 Intrinsic IntId128, bit Commutable = 0> {
3368     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3369                    (ins VR128:$src1, VR128:$src2),
3370                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3371                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3372                    OpSize {
3373       let isCommutable = Commutable;
3374     }
3375     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3376                    (ins VR128:$src1, i128mem:$src2),
3377                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3378                    [(set VR128:$dst,
3379                      (IntId128 VR128:$src1,
3380                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3381   }
3382 }
3383
3384 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3385                                        int_x86_sse41_pcmpeqq, 1>;
3386 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3387                                        int_x86_sse41_packusdw, 0>;
3388 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3389                                        int_x86_sse41_pminsb, 1>;
3390 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3391                                        int_x86_sse41_pminsd, 1>;
3392 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3393                                        int_x86_sse41_pminud, 1>;
3394 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3395                                        int_x86_sse41_pminuw, 1>;
3396 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3397                                        int_x86_sse41_pmaxsb, 1>;
3398 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3399                                        int_x86_sse41_pmaxsd, 1>;
3400 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3401                                        int_x86_sse41_pmaxud, 1>;
3402 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3403                                        int_x86_sse41_pmaxuw, 1>;
3404
3405 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3406
3407 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3408           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3409 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3410           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3411
3412 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3413 let Constraints = "$src1 = $dst" in {
3414   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3415                                 SDNode OpNode, Intrinsic IntId128,
3416                                 bit Commutable = 0> {
3417     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3418                    (ins VR128:$src1, VR128:$src2),
3419                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3420                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3421                                                    VR128:$src2))]>, OpSize {
3422       let isCommutable = Commutable;
3423     }
3424     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3425                       (ins VR128:$src1, VR128:$src2),
3426                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3427                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3428                       OpSize {
3429       let isCommutable = Commutable;
3430     }
3431     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3432                    (ins VR128:$src1, i128mem:$src2),
3433                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3434                    [(set VR128:$dst,
3435                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3436     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3437                        (ins VR128:$src1, i128mem:$src2),
3438                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3439                        [(set VR128:$dst,
3440                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3441                        OpSize;
3442   }
3443 }
3444 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3445                                        int_x86_sse41_pmulld, 1>;
3446
3447 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3448 let Constraints = "$src1 = $dst" in {
3449   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3450                                  Intrinsic IntId128, bit Commutable = 0> {
3451     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3452                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3453                     !strconcat(OpcodeStr,
3454                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3455                     [(set VR128:$dst,
3456                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3457                     OpSize {
3458       let isCommutable = Commutable;
3459     }
3460     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3461                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3462                     !strconcat(OpcodeStr,
3463                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3464                     [(set VR128:$dst,
3465                       (IntId128 VR128:$src1,
3466                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3467                     OpSize;
3468   }
3469 }
3470
3471 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3472                                         int_x86_sse41_blendps, 0>;
3473 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3474                                         int_x86_sse41_blendpd, 0>;
3475 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3476                                         int_x86_sse41_pblendw, 0>;
3477 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3478                                         int_x86_sse41_dpps, 1>;
3479 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3480                                         int_x86_sse41_dppd, 1>;
3481 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3482                                         int_x86_sse41_mpsadbw, 1>;
3483
3484
3485 /// SS41I_ternary_int - SSE 4.1 ternary operator
3486 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3487   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3488     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3489                     (ins VR128:$src1, VR128:$src2),
3490                     !strconcat(OpcodeStr,
3491                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3492                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3493                     OpSize;
3494
3495     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3496                     (ins VR128:$src1, i128mem:$src2),
3497                     !strconcat(OpcodeStr,
3498                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3499                     [(set VR128:$dst,
3500                       (IntId VR128:$src1,
3501                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3502   }
3503 }
3504
3505 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3506 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3507 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3508
3509
3510 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3511   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3512                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3513                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3514
3515   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3516                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3517        [(set VR128:$dst,
3518          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3519        OpSize;
3520 }
3521
3522 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3523 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3524 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3525 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3526 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3527 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3528
3529 // Common patterns involving scalar load.
3530 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3531           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3532 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3533           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3534
3535 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3536           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3537 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3538           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3539
3540 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3541           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3542 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3543           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3544
3545 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3546           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3547 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3548           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3549
3550 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3551           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3552 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3553           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3554
3555 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3556           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3557 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3558           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3559
3560
3561 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3562   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3563                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3564                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3565
3566   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3567                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3568        [(set VR128:$dst,
3569          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3570           OpSize;
3571 }
3572
3573 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3574 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3575 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3576 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3577
3578 // Common patterns involving scalar load
3579 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3580           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3581 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3582           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3583
3584 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3585           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3586 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3587           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3588
3589
3590 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3591   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3592                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3593                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3594
3595   // Expecting a i16 load any extended to i32 value.
3596   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3597                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3598                  [(set VR128:$dst, (IntId (bitconvert
3599                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3600                  OpSize;
3601 }
3602
3603 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3604 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3605
3606 // Common patterns involving scalar load
3607 def : Pat<(int_x86_sse41_pmovsxbq
3608             (bitconvert (v4i32 (X86vzmovl
3609                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3610           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3611
3612 def : Pat<(int_x86_sse41_pmovzxbq
3613             (bitconvert (v4i32 (X86vzmovl
3614                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3615           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3616
3617
3618 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3619 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3620   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3621                  (ins VR128:$src1, i32i8imm:$src2),
3622                  !strconcat(OpcodeStr,
3623                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3624                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3625                  OpSize;
3626   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3627                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3628                  !strconcat(OpcodeStr,
3629                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3630                  []>, OpSize;
3631 // FIXME:
3632 // There's an AssertZext in the way of writing the store pattern
3633 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3634 }
3635
3636 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3637
3638
3639 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3640 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3641   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3642                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3643                  !strconcat(OpcodeStr,
3644                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3645                  []>, OpSize;
3646 // FIXME:
3647 // There's an AssertZext in the way of writing the store pattern
3648 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3649 }
3650
3651 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3652
3653
3654 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3655 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3656   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3657                  (ins VR128:$src1, i32i8imm:$src2),
3658                  !strconcat(OpcodeStr,
3659                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3660                  [(set GR32:$dst,
3661                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3662   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3663                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3664                  !strconcat(OpcodeStr,
3665                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3666                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3667                           addr:$dst)]>, OpSize;
3668 }
3669
3670 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3671
3672
3673 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3674 /// destination
3675 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3676   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3677                  (ins VR128:$src1, i32i8imm:$src2),
3678                  !strconcat(OpcodeStr,
3679                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3680                  [(set GR32:$dst,
3681                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3682            OpSize;
3683   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3684                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3685                  !strconcat(OpcodeStr,
3686                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3687                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3688                           addr:$dst)]>, OpSize;
3689 }
3690
3691 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3692
3693 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3694 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3695                                               imm:$src2))),
3696                  addr:$dst),
3697           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3698          Requires<[HasSSE41]>;
3699
3700 let Constraints = "$src1 = $dst" in {
3701   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3702     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3703                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3704                    !strconcat(OpcodeStr,
3705                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3706                    [(set VR128:$dst,
3707                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3708     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3709                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3710                    !strconcat(OpcodeStr,
3711                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3712                    [(set VR128:$dst,
3713                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3714                                 imm:$src3))]>, OpSize;
3715   }
3716 }
3717
3718 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3719
3720 let Constraints = "$src1 = $dst" in {
3721   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3722     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3723                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3724                    !strconcat(OpcodeStr,
3725                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3726                    [(set VR128:$dst,
3727                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3728                    OpSize;
3729     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3730                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3731                    !strconcat(OpcodeStr,
3732                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3733                    [(set VR128:$dst,
3734                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3735                                        imm:$src3)))]>, OpSize;
3736   }
3737 }
3738
3739 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3740
3741 // insertps has a few different modes, there's the first two here below which
3742 // are optimized inserts that won't zero arbitrary elements in the destination
3743 // vector. The next one matches the intrinsic and could zero arbitrary elements
3744 // in the target vector.
3745 let Constraints = "$src1 = $dst" in {
3746   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3747     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3748                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3749                    !strconcat(OpcodeStr,
3750                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3751                    [(set VR128:$dst,
3752                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3753       OpSize;
3754     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3755                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3756                    !strconcat(OpcodeStr,
3757                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3758                    [(set VR128:$dst,
3759                      (X86insrtps VR128:$src1,
3760                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3761                                  imm:$src3))]>, OpSize;
3762   }
3763 }
3764
3765 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3766
3767 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3768           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3769
3770 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3771 // the intel intrinsic that corresponds to this.
3772 let Defs = [EFLAGS] in {
3773 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3774                     "ptest \t{$src2, $src1|$src1, $src2}",
3775                     [(X86ptest VR128:$src1, VR128:$src2),
3776                       (implicit EFLAGS)]>, OpSize;
3777 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3778                     "ptest \t{$src2, $src1|$src1, $src2}",
3779                     [(X86ptest VR128:$src1, (load addr:$src2)),
3780                         (implicit EFLAGS)]>, OpSize;
3781 }
3782
3783 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3784                        "movntdqa\t{$src, $dst|$dst, $src}",
3785                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3786                        OpSize;
3787
3788
3789 //===----------------------------------------------------------------------===//
3790 // SSE4.2 Instructions
3791 //===----------------------------------------------------------------------===//
3792
3793 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3794 let Constraints = "$src1 = $dst" in {
3795   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3796                                 Intrinsic IntId128, bit Commutable = 0> {
3797     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3798                    (ins VR128:$src1, VR128:$src2),
3799                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3800                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3801                    OpSize {
3802       let isCommutable = Commutable;
3803     }
3804     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3805                    (ins VR128:$src1, i128mem:$src2),
3806                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3807                    [(set VR128:$dst,
3808                      (IntId128 VR128:$src1,
3809                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3810   }
3811 }
3812
3813 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3814
3815 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3816           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3817 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3818           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3819
3820 // crc intrinsic instruction
3821 // This set of instructions are only rm, the only difference is the size
3822 // of r and m.
3823 let Constraints = "$src1 = $dst" in {
3824   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3825                       (ins GR32:$src1, i8mem:$src2),
3826                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3827                        [(set GR32:$dst,
3828                          (int_x86_sse42_crc32_8 GR32:$src1,
3829                          (load addr:$src2)))]>;
3830   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3831                       (ins GR32:$src1, GR8:$src2),
3832                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3833                        [(set GR32:$dst,
3834                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3835   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3836                       (ins GR32:$src1, i16mem:$src2),
3837                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3838                        [(set GR32:$dst,
3839                          (int_x86_sse42_crc32_16 GR32:$src1,
3840                          (load addr:$src2)))]>,
3841                          OpSize;
3842   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3843                       (ins GR32:$src1, GR16:$src2),
3844                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3845                        [(set GR32:$dst,
3846                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3847                          OpSize;
3848   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3849                       (ins GR32:$src1, i32mem:$src2),
3850                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3851                        [(set GR32:$dst,
3852                          (int_x86_sse42_crc32_32 GR32:$src1,
3853                          (load addr:$src2)))]>;
3854   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3855                       (ins GR32:$src1, GR32:$src2),
3856                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3857                        [(set GR32:$dst,
3858                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3859   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3860                       (ins GR64:$src1, i8mem:$src2),
3861                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3862                        [(set GR64:$dst,
3863                          (int_x86_sse42_crc64_8 GR64:$src1,
3864                          (load addr:$src2)))]>,
3865                          REX_W;
3866   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3867                       (ins GR64:$src1, GR8:$src2),
3868                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3869                        [(set GR64:$dst,
3870                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3871                          REX_W;
3872   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3873                       (ins GR64:$src1, i64mem:$src2),
3874                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3875                        [(set GR64:$dst,
3876                          (int_x86_sse42_crc64_64 GR64:$src1,
3877                          (load addr:$src2)))]>,
3878                          REX_W;
3879   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3880                       (ins GR64:$src1, GR64:$src2),
3881                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3882                        [(set GR64:$dst,
3883                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3884                          REX_W;
3885 }
3886
3887 // String/text processing instructions.
3888 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3889 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3890   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3891   "#PCMPISTRM128rr PSEUDO!",
3892   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3893                                                 imm:$src3))]>, OpSize;
3894 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3895   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3896   "#PCMPISTRM128rm PSEUDO!",
3897   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3898                                                 imm:$src3))]>, OpSize;
3899 }
3900
3901 let Defs = [XMM0, EFLAGS] in {
3902 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3903   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3904    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3905 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3906   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3907   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3908 }
3909
3910 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3911 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3912   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3913   "#PCMPESTRM128rr PSEUDO!",
3914   [(set VR128:$dst,
3915         (int_x86_sse42_pcmpestrm128
3916          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3917
3918 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3919   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3920   "#PCMPESTRM128rm PSEUDO!",
3921   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3922                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3923   OpSize;
3924 }
3925
3926 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3927 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3928   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3929   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3930 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3931   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3932   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3933 }
3934
3935 let Defs = [ECX, EFLAGS] in {
3936   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3937     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3938       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3939       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3940       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3941        (implicit EFLAGS)]>, OpSize;
3942     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3943       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3944       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3945       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3946        (implicit EFLAGS)]>, OpSize;
3947   }
3948 }
3949
3950 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3951 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3952 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3953 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3954 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3955 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3956
3957 let Defs = [ECX, EFLAGS] in {
3958 let Uses = [EAX, EDX] in {
3959   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3960     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3961       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3962       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3963       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3964        (implicit EFLAGS)]>, OpSize;
3965     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3966       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3967        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3968        [(set ECX,
3969              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3970         (implicit EFLAGS)]>, OpSize;
3971   }
3972 }
3973 }
3974
3975 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3976 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3977 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3978 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3979 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3980 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;