lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasSSE2] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1 in {
 283 let Predicates = [HasAVX] in {
 284 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 285                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 286 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 287                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 288 }
 289 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 290 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 291                    []>, VEX_4V;
 292 }
 293
 294 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 295   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 296   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 297   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 298   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 299 }
 300
 301 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 302 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 303 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 304 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 305           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 306
 307 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 308 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 309           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 310
 311 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 312 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 313           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 314
 315 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 316 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 317           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 318
 319 // We set canFoldAsLoad because this can be converted to a constant-pool
 320 // load of an all-ones value if folding it would be beneficial.
 321 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 322 // JIT implementation, it does not expand the instructions below like
 323 // X86MCInstLower does.
 324 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 325     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 326   let Predicates = [HasAVX] in
 327   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 328                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 329   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 330                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 331   let Predicates = [HasAVX2] in
 332   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 333                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 334 }
 335
 336
 337 //===----------------------------------------------------------------------===//
 338 // SSE 1 & 2 - Move FP Scalar Instructions
 339 //
 340 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 341 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 342 // is used instead. Register-to-register movss/movsd is not modeled as an
 343 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 344 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 345 //===----------------------------------------------------------------------===//
 346
 347 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 348       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 349       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 350
 351 // Loading from memory automatically zeroing upper bits.
 352 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 353                     PatFrag mem_pat, string OpcodeStr> :
 354       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 355          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 356                         [(set RC:$dst, (mem_pat addr:$src))]>;
 357
 358 // AVX
 359 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 360                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 361                 VEX_LIG;
 362 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 363                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 364                 VEX_LIG;
 365
 366 // For the disassembler
 367 let isCodeGenOnly = 1 in {
 368   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 369                         (ins VR128:$src1, FR32:$src2),
 370                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 371                         XS, VEX_4V, VEX_LIG;
 372   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 373                         (ins VR128:$src1, FR64:$src2),
 374                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 375                         XD, VEX_4V, VEX_LIG;
 376 }
 377
 378 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 379   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 380                  VEX_LIG;
 381   let AddedComplexity = 20 in
 382     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 383                    VEX_LIG;
 384 }
 385
 386 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 387                   "movss\t{$src, $dst|$dst, $src}",
 388                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 389 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 390                   "movsd\t{$src, $dst|$dst, $src}",
 391                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 392
 393 // SSE1 & 2
 394 let Constraints = "$src1 = $dst" in {
 395   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 396                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 397   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 398                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 399
 400   // For the disassembler
 401   let isCodeGenOnly = 1 in {
 402     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 403                          (ins VR128:$src1, FR32:$src2),
 404                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 405     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 406                          (ins VR128:$src1, FR64:$src2),
 407                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 408   }
 409 }
 410
 411 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 412   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 413
 414   let AddedComplexity = 20 in
 415     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 416 }
 417
 418 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 419                   "movss\t{$src, $dst|$dst, $src}",
 420                   [(store FR32:$src, addr:$dst)]>;
 421 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 422                   "movsd\t{$src, $dst|$dst, $src}",
 423                   [(store FR64:$src, addr:$dst)]>;
 424
 425 // Patterns
 426 let Predicates = [HasAVX] in {
 427   let AddedComplexity = 15 in {
 428   // Extract the low 32-bit value from one vector and insert it into another.
 429   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 430             (VMOVSSrr (v4f32 VR128:$src1),
 431                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 432   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 433             (VMOVSSrr (v4i32 VR128:$src1),
 434                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 435
 436   // Extract the low 64-bit value from one vector and insert it into another.
 437   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 438             (VMOVSDrr (v2f64 VR128:$src1),
 439                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 440   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 441             (VMOVSDrr (v2i64 VR128:$src1),
 442                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 443
 444   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 445   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 446             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 447   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 448             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 449
 450   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 451   // MOVS{S,D} to the lower bits.
 452   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 453             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 454   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 455             (VMOVSSrr (v4f32 (V_SET0)),
 456                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 457   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 458             (VMOVSSrr (v4i32 (V_SET0)),
 459                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 460   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 461             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 462
 463   // Move low f32 and clear high bits.
 464   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 465             (SUBREG_TO_REG (i32 0),
 466               (VMOVSSrr (v4f32 (V_SET0)),
 467                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 468   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 469             (SUBREG_TO_REG (i32 0),
 470               (VMOVSSrr (v4i32 (V_SET0)),
 471                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 472   }
 473
 474   let AddedComplexity = 20 in {
 475   // MOVSSrm zeros the high parts of the register; represent this
 476   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 477   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 478             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 479   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 480             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 481   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 482             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 483
 484   // MOVSDrm zeros the high parts of the register; represent this
 485   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 486   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 487             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 489             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 491             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 492   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 493             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 494   def : Pat<(v2f64 (X86vzload addr:$src)),
 495             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 496
 497   // Represent the same patterns above but in the form they appear for
 498   // 256-bit types
 499   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 500                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 501             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 502   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 503                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 504             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 505   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 506                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 507             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 508   }
 509   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 510                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 511             (SUBREG_TO_REG (i32 0),
 512                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 513                            sub_xmm)>;
 514   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 515                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 516             (SUBREG_TO_REG (i64 0),
 517                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 518                            sub_xmm)>;
 519   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 520                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 521             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 522
 523   // Move low f64 and clear high bits.
 524   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 525             (SUBREG_TO_REG (i32 0),
 526               (VMOVSDrr (v2f64 (V_SET0)),
 527                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 528
 529   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 530             (SUBREG_TO_REG (i32 0),
 531               (VMOVSDrr (v2i64 (V_SET0)),
 532                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 533
 534 // Extract and store.
 535   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 536                    addr:$dst),
 537             (VMOVSSmr addr:$dst,
 538                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 539   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 540                    addr:$dst),
 541             (VMOVSDmr addr:$dst,
 542                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 543
 544   // Shuffle with VMOVSS
 545   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 546             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 547   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 548             (VMOVSSrr (v4i32 VR128:$src1),
 549                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 550   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 551             (VMOVSSrr (v4f32 VR128:$src1),
 552                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 553
 554   // 256-bit variants
 555   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 556             (SUBREG_TO_REG (i32 0),
 557                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 558                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 559   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 560             (SUBREG_TO_REG (i32 0),
 561                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 562                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 563
 564   // Shuffle with VMOVSD
 565   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 566             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 567   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 568             (VMOVSDrr (v2i64 VR128:$src1),
 569                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 570   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 571             (VMOVSDrr (v2f64 VR128:$src1),
 572                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 573   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 574             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 575                                                    sub_sd))>;
 576   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 577             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 578                                                    sub_sd))>;
 579
 580   // 256-bit variants
 581   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 582             (SUBREG_TO_REG (i32 0),
 583                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 584                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 585   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 586             (SUBREG_TO_REG (i32 0),
 587                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 588                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 589
 590
 591   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 592   // is during lowering, where it's not possible to recognize the fold cause
 593   // it has two uses through a bitcast. One use disappears at isel time and the
 594   // fold opportunity reappears.
 595   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 596             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 597                                                    sub_sd))>;
 598   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 599             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 600                                                    sub_sd))>;
 601   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 602             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 603                                                    sub_sd))>;
 604   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 605             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 606                                                    sub_sd))>;
 607 }
 608
 609 let Predicates = [HasSSE1] in {
 610   let AddedComplexity = 15 in {
 611   // Extract the low 32-bit value from one vector and insert it into another.
 612   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 613             (MOVSSrr (v4f32 VR128:$src1),
 614                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 615   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 616             (MOVSSrr (v4i32 VR128:$src1),
 617                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 618
 619   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 620   // MOVSS to the lower bits.
 621   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 622             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 623   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 624             (MOVSSrr (v4f32 (V_SET0)),
 625                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 626   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 627             (MOVSSrr (v4i32 (V_SET0)),
 628                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 629   }
 630
 631   let AddedComplexity = 20 in {
 632   // MOVSSrm zeros the high parts of the register; represent this
 633   // with SUBREG_TO_REG.
 634   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 635             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 636   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 637             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 638   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 639             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 640   }
 641
 642   // Extract and store.
 643   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 644                    addr:$dst),
 645             (MOVSSmr addr:$dst,
 646                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 647
 648   // Shuffle with MOVSS
 649   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 650             (MOVSSrr VR128:$src1, FR32:$src2)>;
 651   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 652             (MOVSSrr (v4i32 VR128:$src1),
 653                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 654   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 655             (MOVSSrr (v4f32 VR128:$src1),
 656                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 657 }
 658
 659 let Predicates = [HasSSE2] in {
 660   let AddedComplexity = 15 in {
 661   // Extract the low 64-bit value from one vector and insert it into another.
 662   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 663             (MOVSDrr (v2f64 VR128:$src1),
 664                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 665   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 666             (MOVSDrr (v2i64 VR128:$src1),
 667                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 668
 669   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 670   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 671             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 672   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 673             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 674
 675   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 676   // MOVSD to the lower bits.
 677   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 678             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 679   }
 680
 681   let AddedComplexity = 20 in {
 682   // MOVSDrm zeros the high parts of the register; represent this
 683   // with SUBREG_TO_REG.
 684   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 685             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 686   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 687             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 688   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 689             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 690   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 691             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 692   def : Pat<(v2f64 (X86vzload addr:$src)),
 693             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 694   }
 695
 696   // Extract and store.
 697   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 698                    addr:$dst),
 699             (MOVSDmr addr:$dst,
 700                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 701
 702   // Shuffle with MOVSD
 703   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 704             (MOVSDrr VR128:$src1, FR64:$src2)>;
 705   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 706             (MOVSDrr (v2i64 VR128:$src1),
 707                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 708   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 709             (MOVSDrr (v2f64 VR128:$src1),
 710                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 711   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 712             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 713   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 714             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 715
 716   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 717   // is during lowering, where it's not possible to recognize the fold cause
 718   // it has two uses through a bitcast. One use disappears at isel time and the
 719   // fold opportunity reappears.
 720   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 721             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 722   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 723             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 724   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 725             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 726   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 727             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 728 }
 729
 730 //===----------------------------------------------------------------------===//
 731 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 732 //===----------------------------------------------------------------------===//
 733
 734 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 735                             X86MemOperand x86memop, PatFrag ld_frag,
 736                             string asm, Domain d,
 737                             bit IsReMaterializable = 1> {
 738 let neverHasSideEffects = 1 in
 739   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 740               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 741 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 742   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 743               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 744                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 745 }
 746
 747 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 748                               "movaps", SSEPackedSingle>, TB, VEX;
 749 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 750                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 751 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 752                               "movups", SSEPackedSingle>, TB, VEX;
 753 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 754                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 755
 756 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 757                               "movaps", SSEPackedSingle>, TB, VEX;
 758 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 759                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 760 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 761                               "movups", SSEPackedSingle>, TB, VEX;
 762 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 763                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 764 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 765                               "movaps", SSEPackedSingle>, TB;
 766 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 767                               "movapd", SSEPackedDouble>, TB, OpSize;
 768 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 769                               "movups", SSEPackedSingle>, TB;
 770 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 771                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 772
 773 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 774                    "movaps\t{$src, $dst|$dst, $src}",
 775                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 776 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 777                    "movapd\t{$src, $dst|$dst, $src}",
 778                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 779 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 780                    "movups\t{$src, $dst|$dst, $src}",
 781                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 782 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 783                    "movupd\t{$src, $dst|$dst, $src}",
 784                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 785 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 786                    "movaps\t{$src, $dst|$dst, $src}",
 787                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 788 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 789                    "movapd\t{$src, $dst|$dst, $src}",
 790                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 791 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 792                    "movups\t{$src, $dst|$dst, $src}",
 793                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 794 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 795                    "movupd\t{$src, $dst|$dst, $src}",
 796                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 797
 798 // For disassembler
 799 let isCodeGenOnly = 1 in {
 800   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 801                           (ins VR128:$src),
 802                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 803   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 804                            (ins VR128:$src),
 805                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 806   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 807                            (ins VR128:$src),
 808                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 809   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 810                            (ins VR128:$src),
 811                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 812   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 813                             (ins VR256:$src),
 814                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 815   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 816                             (ins VR256:$src),
 817                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 818   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 819                             (ins VR256:$src),
 820                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 821   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 822                             (ins VR256:$src),
 823                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 824 }
 825
 826 let Predicates = [HasAVX] in {
 827 def : Pat<(v8i32 (X86vzmovl
 828                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 829           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 830 def : Pat<(v4i64 (X86vzmovl
 831                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 832           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 833 def : Pat<(v8f32 (X86vzmovl
 834                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 835           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 836 def : Pat<(v4f64 (X86vzmovl
 837                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 838           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 839 }
 840
 841
 842 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 845
 846 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 847 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 848           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 849
 850 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movaps\t{$src, $dst|$dst, $src}",
 852                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 853 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 854                    "movapd\t{$src, $dst|$dst, $src}",
 855                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 856 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movups\t{$src, $dst|$dst, $src}",
 858                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 859 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 860                    "movupd\t{$src, $dst|$dst, $src}",
 861                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 862
 863 // For disassembler
 864 let isCodeGenOnly = 1 in {
 865   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 866                          "movaps\t{$src, $dst|$dst, $src}", []>;
 867   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 868                          "movapd\t{$src, $dst|$dst, $src}", []>;
 869   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 870                          "movups\t{$src, $dst|$dst, $src}", []>;
 871   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 872                          "movupd\t{$src, $dst|$dst, $src}", []>;
 873 }
 874
 875 let Predicates = [HasAVX] in {
 876   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 877             (VMOVUPSmr addr:$dst, VR128:$src)>;
 878   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 879             (VMOVUPDmr addr:$dst, VR128:$src)>;
 880 }
 881
 882 let Predicates = [HasSSE1] in
 883   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 884             (MOVUPSmr addr:$dst, VR128:$src)>;
 885 let Predicates = [HasSSE2] in
 886   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 887             (MOVUPDmr addr:$dst, VR128:$src)>;
 888
 889 // Use vmovaps/vmovups for AVX integer load/store.
 890 let Predicates = [HasAVX] in {
 891   // 128-bit load/store
 892   def : Pat<(alignedloadv2i64 addr:$src),
 893             (VMOVAPSrm addr:$src)>;
 894   def : Pat<(loadv2i64 addr:$src),
 895             (VMOVUPSrm addr:$src)>;
 896
 897   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 898             (VMOVAPSmr addr:$dst, VR128:$src)>;
 899   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 900             (VMOVAPSmr addr:$dst, VR128:$src)>;
 901   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 902             (VMOVAPSmr addr:$dst, VR128:$src)>;
 903   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 904             (VMOVAPSmr addr:$dst, VR128:$src)>;
 905   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 906             (VMOVUPSmr addr:$dst, VR128:$src)>;
 907   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 908             (VMOVUPSmr addr:$dst, VR128:$src)>;
 909   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 910             (VMOVUPSmr addr:$dst, VR128:$src)>;
 911   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 912             (VMOVUPSmr addr:$dst, VR128:$src)>;
 913
 914   // 256-bit load/store
 915   def : Pat<(alignedloadv4i64 addr:$src),
 916             (VMOVAPSYrm addr:$src)>;
 917   def : Pat<(loadv4i64 addr:$src),
 918             (VMOVUPSYrm addr:$src)>;
 919   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 921   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 923   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 925   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 926             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 927   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 929   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 931   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 933   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 934             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 935 }
 936
 937 // Use movaps / movups for SSE integer load / store (one byte shorter).
 938 // The instructions selected below are then converted to MOVDQA/MOVDQU
 939 // during the SSE domain pass.
 940 let Predicates = [HasSSE1] in {
 941   def : Pat<(alignedloadv2i64 addr:$src),
 942             (MOVAPSrm addr:$src)>;
 943   def : Pat<(loadv2i64 addr:$src),
 944             (MOVUPSrm addr:$src)>;
 945
 946   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 947             (MOVAPSmr addr:$dst, VR128:$src)>;
 948   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 949             (MOVAPSmr addr:$dst, VR128:$src)>;
 950   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 951             (MOVAPSmr addr:$dst, VR128:$src)>;
 952   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 953             (MOVAPSmr addr:$dst, VR128:$src)>;
 954   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 955             (MOVUPSmr addr:$dst, VR128:$src)>;
 956   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 959             (MOVUPSmr addr:$dst, VR128:$src)>;
 960   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 961             (MOVUPSmr addr:$dst, VR128:$src)>;
 962 }
 963
 964 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 965 // bits are disregarded. FIXME: Set encoding to pseudo!
 966 let neverHasSideEffects = 1 in {
 967 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 968                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 969 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 970                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 971 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 972                      "movaps\t{$src, $dst|$dst, $src}", []>;
 973 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 974                      "movapd\t{$src, $dst|$dst, $src}", []>;
 975 }
 976
 977 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 978 // bits are disregarded. FIXME: Set encoding to pseudo!
 979 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 980 let isCodeGenOnly = 1 in {
 981   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 982                          "movaps\t{$src, $dst|$dst, $src}",
 983                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 984   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 985                          "movapd\t{$src, $dst|$dst, $src}",
 986                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 987 }
 988 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 989                      "movaps\t{$src, $dst|$dst, $src}",
 990                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 991 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 992                      "movapd\t{$src, $dst|$dst, $src}",
 993                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 994 }
 995
 996 //===----------------------------------------------------------------------===//
 997 // SSE 1 & 2 - Move Low packed FP Instructions
 998 //===----------------------------------------------------------------------===//
 999
1000 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1001                                  PatFrag mov_frag, string base_opc,
1002                                  string asm_opr> {
1003   def PSrm : PI<opc, MRMSrcMem,
1004          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1005          !strconcat(base_opc, "s", asm_opr),
1006      [(set RC:$dst,
1007        (mov_frag RC:$src1,
1008               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1009               SSEPackedSingle>, TB;
1010
1011   def PDrm : PI<opc, MRMSrcMem,
1012          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1013          !strconcat(base_opc, "d", asm_opr),
1014      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1015                               (scalar_to_vector (loadf64 addr:$src2)))))],
1016               SSEPackedDouble>, TB, OpSize;
1017 }
1018
1019 let AddedComplexity = 20 in {
1020   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1021                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1022 }
1023 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1024   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1025                                    "\t{$src2, $dst|$dst, $src2}">;
1026 }
1027
1028 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1029                    "movlps\t{$src, $dst|$dst, $src}",
1030                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1031                                  (iPTR 0))), addr:$dst)]>, VEX;
1032 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1033                    "movlpd\t{$src, $dst|$dst, $src}",
1034                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1035                                  (iPTR 0))), addr:$dst)]>, VEX;
1036 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1037                    "movlps\t{$src, $dst|$dst, $src}",
1038                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1039                                  (iPTR 0))), addr:$dst)]>;
1040 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1041                    "movlpd\t{$src, $dst|$dst, $src}",
1042                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1043                                  (iPTR 0))), addr:$dst)]>;
1044
1045 let Predicates = [HasAVX] in {
1046   let AddedComplexity = 20 in {
1047     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1048     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1051               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1052     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1053     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1056               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1057   }
1058
1059   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1060   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1061             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1062   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1063                                  VR128:$src2)), addr:$src1),
1064             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1065
1066   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1067   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1070             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1071
1072   // Shuffle with VMOVLPS
1073   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1076             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1077   def : Pat<(X86Movlps VR128:$src1,
1078                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1079             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1080
1081   // Shuffle with VMOVLPD
1082   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1085             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1086   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1087                               (scalar_to_vector (loadf64 addr:$src2)))),
1088             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1089
1090   // Store patterns
1091   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1092                    addr:$src1),
1093             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1094   def : Pat<(store (v4i32 (X86Movlps
1095                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1096             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1097   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1098                    addr:$src1),
1099             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1100   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1101                    addr:$src1),
1102             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1103 }
1104
1105 let Predicates = [HasSSE1] in {
1106   let AddedComplexity = 20 in {
1107     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1108     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1111               (MOVLPSrm VR128:$src1, addr:$src2)>;
1112   }
1113
1114   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1115   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1116                                  (iPTR 0))), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1119             (MOVLPSmr addr:$src1, VR128:$src2)>;
1120   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1121                                  VR128:$src2)), addr:$src1),
1122             (MOVLPSmr addr:$src1, VR128:$src2)>;
1123
1124   // Shuffle with MOVLPS
1125   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1128             (MOVLPSrm VR128:$src1, addr:$src2)>;
1129   def : Pat<(X86Movlps VR128:$src1,
1130                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1131             (MOVLPSrm VR128:$src1, addr:$src2)>;
1132   def : Pat<(X86Movlps VR128:$src1,
1133                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1134             (MOVLPSrm VR128:$src1, addr:$src2)>;
1135
1136   // Store patterns
1137   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1138                                       addr:$src1),
1139             (MOVLPSmr addr:$src1, VR128:$src2)>;
1140   def : Pat<(store (v4i32 (X86Movlps
1141                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1142                               addr:$src1),
1143             (MOVLPSmr addr:$src1, VR128:$src2)>;
1144 }
1145
1146 let Predicates = [HasSSE2] in {
1147   let AddedComplexity = 20 in {
1148     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1149     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1152               (MOVLPDrm VR128:$src1, addr:$src2)>;
1153   }
1154
1155   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1156   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1159             (MOVLPDmr addr:$src1, VR128:$src2)>;
1160
1161   // Shuffle with MOVLPD
1162   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1165             (MOVLPDrm VR128:$src1, addr:$src2)>;
1166   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1167                               (scalar_to_vector (loadf64 addr:$src2)))),
1168             (MOVLPDrm VR128:$src1, addr:$src2)>;
1169
1170   // Store patterns
1171   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1172                            addr:$src1),
1173             (MOVLPDmr addr:$src1, VR128:$src2)>;
1174   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1175                            addr:$src1),
1176             (MOVLPDmr addr:$src1, VR128:$src2)>;
1177 }
1178
1179 //===----------------------------------------------------------------------===//
1180 // SSE 1 & 2 - Move Hi packed FP Instructions
1181 //===----------------------------------------------------------------------===//
1182
1183 let AddedComplexity = 20 in {
1184   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1185                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1186 }
1187 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1188   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1189                                    "\t{$src2, $dst|$dst, $src2}">;
1190 }
1191
1192 // v2f64 extract element 1 is always custom lowered to unpack high to low
1193 // and extract element 0 so the non-store version isn't too horrible.
1194 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1195                    "movhps\t{$src, $dst|$dst, $src}",
1196                    [(store (f64 (vector_extract
1197                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1198                                          (undef)), (iPTR 0))), addr:$dst)]>,
1199                    VEX;
1200 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1201                    "movhpd\t{$src, $dst|$dst, $src}",
1202                    [(store (f64 (vector_extract
1203                                  (v2f64 (unpckh VR128:$src, (undef))),
1204                                  (iPTR 0))), addr:$dst)]>,
1205                    VEX;
1206 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1207                    "movhps\t{$src, $dst|$dst, $src}",
1208                    [(store (f64 (vector_extract
1209                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1210                                          (undef)), (iPTR 0))), addr:$dst)]>;
1211 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1212                    "movhpd\t{$src, $dst|$dst, $src}",
1213                    [(store (f64 (vector_extract
1214                                  (v2f64 (unpckh VR128:$src, (undef))),
1215                                  (iPTR 0))), addr:$dst)]>;
1216
1217 let Predicates = [HasAVX] in {
1218   // VMOVHPS patterns
1219   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1220             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1221   def : Pat<(X86Movlhps VR128:$src1,
1222                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1223             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1224   def : Pat<(X86Movlhps VR128:$src1,
1225                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1226             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1227   def : Pat<(X86Movlhps VR128:$src1,
1228                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1229             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1230
1231   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1232   // is during lowering, where it's not possible to recognize the load fold
1233   // cause it has two uses through a bitcast. One use disappears at isel time
1234   // and the fold opportunity reappears.
1235   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1236                       (scalar_to_vector (loadf64 addr:$src2)))),
1237             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1238
1239   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1240   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1241                       (scalar_to_vector (loadf64 addr:$src2)))),
1242             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1243
1244   // Store patterns
1245   def : Pat<(store (f64 (vector_extract
1246             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1247                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1248             (VMOVHPSmr addr:$dst, VR128:$src)>;
1249   def : Pat<(store (f64 (vector_extract
1250             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1251             (VMOVHPDmr addr:$dst, VR128:$src)>;
1252 }
1253
1254 let Predicates = [HasSSE1] in {
1255   // MOVHPS patterns
1256   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1257             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1258   def : Pat<(X86Movlhps VR128:$src1,
1259                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1260             (MOVHPSrm VR128:$src1, addr:$src2)>;
1261   def : Pat<(X86Movlhps VR128:$src1,
1262                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1263             (MOVHPSrm VR128:$src1, addr:$src2)>;
1264   def : Pat<(X86Movlhps VR128:$src1,
1265                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1266             (MOVHPSrm VR128:$src1, addr:$src2)>;
1267
1268   // Store patterns
1269   def : Pat<(store (f64 (vector_extract
1270             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1271                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1272             (MOVHPSmr addr:$dst, VR128:$src)>;
1273 }
1274
1275 let Predicates = [HasSSE2] in {
1276   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1277   // is during lowering, where it's not possible to recognize the load fold
1278   // cause it has two uses through a bitcast. One use disappears at isel time
1279   // and the fold opportunity reappears.
1280   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1281                       (scalar_to_vector (loadf64 addr:$src2)))),
1282             (MOVHPDrm VR128:$src1, addr:$src2)>;
1283
1284   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1285   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1286                       (scalar_to_vector (loadf64 addr:$src2)))),
1287             (MOVHPDrm VR128:$src1, addr:$src2)>;
1288
1289   // Store patterns
1290   def : Pat<(store (f64 (vector_extract
1291             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1292             (MOVHPDmr addr:$dst, VR128:$src)>;
1293 }
1294
1295 //===----------------------------------------------------------------------===//
1296 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1297 //===----------------------------------------------------------------------===//
1298
1299 let AddedComplexity = 20 in {
1300   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1301                                        (ins VR128:$src1, VR128:$src2),
1302                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1303                       [(set VR128:$dst,
1304                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1305                       VEX_4V;
1306   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1307                                        (ins VR128:$src1, VR128:$src2),
1308                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1309                       [(set VR128:$dst,
1310                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1311                       VEX_4V;
1312 }
1313 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1314   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1315                                        (ins VR128:$src1, VR128:$src2),
1316                       "movlhps\t{$src2, $dst|$dst, $src2}",
1317                       [(set VR128:$dst,
1318                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1319   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1320                                        (ins VR128:$src1, VR128:$src2),
1321                       "movhlps\t{$src2, $dst|$dst, $src2}",
1322                       [(set VR128:$dst,
1323                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1324 }
1325
1326 let Predicates = [HasAVX] in {
1327   // MOVLHPS patterns
1328   let AddedComplexity = 20 in {
1329     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1330               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1331     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1332               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1333
1334     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1335     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1336               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1337   }
1338   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1339             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1340   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1341             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1342   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1343             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1344
1345   // MOVHLPS patterns
1346   let AddedComplexity = 20 in {
1347     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1348     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1349               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1350
1351     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1352     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1353               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1354     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1355               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1356   }
1357
1358   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1359             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1360   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1361             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1362 }
1363
1364 let Predicates = [HasSSE1] in {
1365   // MOVLHPS patterns
1366   let AddedComplexity = 20 in {
1367     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1368               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1369     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1370               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1371
1372     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1373     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1374               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1375   }
1376   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1378   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1379             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1380   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1381             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1382
1383   // MOVHLPS patterns
1384   let AddedComplexity = 20 in {
1385     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1386     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1387               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1388
1389     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1390     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1391               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1392     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1393               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1394   }
1395
1396   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1397             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1398   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1399             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1400 }
1401
1402 //===----------------------------------------------------------------------===//
1403 // SSE 1 & 2 - Conversion Instructions
1404 //===----------------------------------------------------------------------===//
1405
1406 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1407                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1408                      string asm> {
1409   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1410                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1411   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1412                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1413 }
1414
1415 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1416                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1417                          string asm, Domain d> {
1418   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1419                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1420   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1421                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1422 }
1423
1424 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1425                           X86MemOperand x86memop, string asm> {
1426 let neverHasSideEffects = 1 in {
1427   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1428               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1429   let mayLoad = 1 in
1430   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1431               (ins DstRC:$src1, x86memop:$src),
1432               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1433 } // neverHasSideEffects = 1
1434 }
1435
1436 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1437                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1438                                 VEX_LIG;
1439 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1440                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1441                                 VEX_W, VEX_LIG;
1442 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1443                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1444                                 VEX_LIG;
1445 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1446                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1447                                 VEX, VEX_W, VEX_LIG;
1448
1449 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1450 // register, but the same isn't true when only using memory operands,
1451 // provide other assembly "l" and "q" forms to address this explicitly
1452 // where appropriate to do so.
1453 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1454                                   VEX_4V, VEX_LIG;
1455 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1456                                   VEX_4V, VEX_W, VEX_LIG;
1457 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1458                                   VEX_4V, VEX_LIG;
1459 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1460                                   VEX_4V, VEX_LIG;
1461 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1462                                   VEX_4V, VEX_W, VEX_LIG;
1463
1464 let Predicates = [HasAVX], AddedComplexity = 1 in {
1465   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1466             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1467   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1468             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1469   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1470             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1471   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1472             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1473
1474   def : Pat<(f32 (sint_to_fp GR32:$src)),
1475             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1476   def : Pat<(f32 (sint_to_fp GR64:$src)),
1477             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1478   def : Pat<(f64 (sint_to_fp GR32:$src)),
1479             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1480   def : Pat<(f64 (sint_to_fp GR64:$src)),
1481             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1482 }
1483
1484 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1485                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1486 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1487                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1488 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1489                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1490 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1491                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1492 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1493                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1494 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1496 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1497                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1498 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1499                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1500
1501 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1502 // and/or XMM operand(s).
1503
1504 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1505                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1506                          string asm> {
1507   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1508               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1509               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1510   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1511               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1512               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1513 }
1514
1515 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1516                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1517                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1518   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1519               !if(Is2Addr,
1520                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1521                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1522               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1523   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1524               (ins DstRC:$src1, x86memop:$src2),
1525               !if(Is2Addr,
1526                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1527                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1528               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1529 }
1530
1531 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1532                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1533 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1534                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1535                   XD, VEX, VEX_W, VEX_LIG;
1536
1537 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1538                 f128mem, load, "cvtsd2si{l}">, XD;
1539 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1540                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1541
1542
1543 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1544           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1545 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1546           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1547           VEX_W;
1548 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1549           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1550 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1551           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1552           VEX_4V, VEX_W;
1553
1554 let Constraints = "$src1 = $dst" in {
1555   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1556                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1557                         "cvtsi2ss">, XS;
1558   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1559                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1560                         "cvtsi2ss{q}">, XS, REX_W;
1561   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1562                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1563                         "cvtsi2sd">, XD;
1564   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1565                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1566                         "cvtsi2sd">, XD, REX_W;
1567 }
1568
1569 /// SSE 1 Only
1570
1571 // Aliases for intrinsics
1572 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1573                                     f32mem, load, "cvttss2si">, XS, VEX;
1574 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1575                                     int_x86_sse_cvttss2si64, f32mem, load,
1576                                     "cvttss2si">, XS, VEX, VEX_W;
1577 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1578                                     f128mem, load, "cvttsd2si">, XD, VEX;
1579 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1580                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1581                                     "cvttsd2si">, XD, VEX, VEX_W;
1582 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1583                                     f32mem, load, "cvttss2si">, XS;
1584 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1585                                     int_x86_sse_cvttss2si64, f32mem, load,
1586                                     "cvttss2si{q}">, XS, REX_W;
1587 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1588                                     f128mem, load, "cvttsd2si">, XD;
1589 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1590                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1591                                     "cvttsd2si{q}">, XD, REX_W;
1592
1593 let Pattern = []<dag> in {
1594 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1595                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1596                                VEX, VEX_LIG;
1597 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1598                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1599                                VEX_W, VEX_LIG;
1600 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1601                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1602                                SSEPackedSingle>, TB, VEX;
1603 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1604                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1605                                SSEPackedSingle>, TB, VEX;
1606 }
1607
1608 let Pattern = []<dag> in {
1609 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1610                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1611 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1612                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1613 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1614                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1615                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1616 }
1617
1618 let Predicates = [HasAVX] in {
1619   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1620             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1621   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1622             (VCVTSS2SIrm addr:$src)>;
1623   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1624             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1625   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1626             (VCVTSS2SI64rm addr:$src)>;
1627 }
1628
1629 let Predicates = [HasSSE1] in {
1630   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1631             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1632   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1633             (CVTSS2SIrm addr:$src)>;
1634   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1635             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1636   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1637             (CVTSS2SI64rm addr:$src)>;
1638 }
1639
1640 /// SSE 2 Only
1641
1642 // Convert scalar double to scalar single
1643 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1644                        (ins FR64:$src1, FR64:$src2),
1645                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1646                       VEX_4V, VEX_LIG;
1647 let mayLoad = 1 in
1648 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1649                        (ins FR64:$src1, f64mem:$src2),
1650                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1651                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1652
1653 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1654           Requires<[HasAVX]>;
1655
1656 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1657                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1658                       [(set FR32:$dst, (fround FR64:$src))]>;
1659 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1660                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1661                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1662                   Requires<[HasSSE2, OptForSize]>;
1663
1664 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1665                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1666                       XS, VEX_4V;
1667 let Constraints = "$src1 = $dst" in
1668 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1669                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1670
1671 // Convert scalar single to scalar double
1672 // SSE2 instructions with XS prefix
1673 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1674                     (ins FR32:$src1, FR32:$src2),
1675                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1676                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1677 let mayLoad = 1 in
1678 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1679                     (ins FR32:$src1, f32mem:$src2),
1680                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1681                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1682
1683 let Predicates = [HasAVX] in {
1684   def : Pat<(f64 (fextend FR32:$src)),
1685             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1686   def : Pat<(fextend (loadf32 addr:$src)),
1687             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1688   def : Pat<(extloadf32 addr:$src),
1689             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1690 }
1691
1692 def : Pat<(extloadf32 addr:$src),
1693           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1694           Requires<[HasAVX, OptForSpeed]>;
1695
1696 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1697                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1698                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1699                  Requires<[HasSSE2]>;
1700 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1701                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1702                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1703                  Requires<[HasSSE2, OptForSize]>;
1704
1705 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1706 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1707 // combine.
1708 // Since these loads aren't folded into the fextend, we have to match it
1709 // explicitly here.
1710 def : Pat<(fextend (loadf32 addr:$src)),
1711           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1712 def : Pat<(extloadf32 addr:$src),
1713           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1714
1715 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1716                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1718                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1719                                        VR128:$src2))]>, XS, VEX_4V,
1720                     Requires<[HasAVX]>;
1721 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1722                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1725                                        (load addr:$src2)))]>, XS, VEX_4V,
1726                     Requires<[HasAVX]>;
1727 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1728 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1729                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1730                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1731                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1732                                        VR128:$src2))]>, XS,
1733                     Requires<[HasSSE2]>;
1734 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1735                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        (load addr:$src2)))]>, XS,
1739                     Requires<[HasSSE2]>;
1740 }
1741
1742 // Convert doubleword to packed single/double fp
1743 // SSE2 instructions without OpSize prefix
1744 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1745                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1746                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1747                      TB, VEX, Requires<[HasAVX]>;
1748 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1749                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1750                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1751                                         (bitconvert (memopv2i64 addr:$src))))]>,
1752                      TB, VEX, Requires<[HasAVX]>;
1753 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1754                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1755                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1756                      TB, Requires<[HasSSE2]>;
1757 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1758                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1759                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1760                                         (bitconvert (memopv2i64 addr:$src))))]>,
1761                      TB, Requires<[HasSSE2]>;
1762
1763 // FIXME: why the non-intrinsic version is described as SSE3?
1764 // SSE2 instructions with XS prefix
1765 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1766                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1767                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1768                      XS, VEX, Requires<[HasAVX]>;
1769 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1770                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1771                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1772                                         (bitconvert (memopv2i64 addr:$src))))]>,
1773                      XS, VEX, Requires<[HasAVX]>;
1774 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1775                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1776                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1777                      XS, Requires<[HasSSE2]>;
1778 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1779                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1780                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1781                                         (bitconvert (memopv2i64 addr:$src))))]>,
1782                      XS, Requires<[HasSSE2]>;
1783
1784
1785 // Convert packed single/double fp to doubleword
1786 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1787                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1788 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1789                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1790 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1791                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1792 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1793                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1794 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1796 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1797                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1798
1799 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1800                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1801                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1802                         VEX;
1803 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1804                          (ins f128mem:$src),
1805                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1806                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1807                                             (memop addr:$src)))]>, VEX;
1808 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1809                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1810                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1811 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1812                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1813                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1814                                             (memop addr:$src)))]>;
1815
1816 // SSE2 packed instructions with XD prefix
1817 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1819                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1820                      XD, VEX, Requires<[HasAVX]>;
1821 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1822                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1823                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1824                                           (memop addr:$src)))]>,
1825                      XD, VEX, Requires<[HasAVX]>;
1826 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1827                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1828                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1829                      XD, Requires<[HasSSE2]>;
1830 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1831                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1832                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1833                                           (memop addr:$src)))]>,
1834                      XD, Requires<[HasSSE2]>;
1835
1836
1837 // Convert with truncation packed single/double fp to doubleword
1838 // SSE2 packed instructions with XS prefix
1839 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1841                         [(set VR128:$dst,
1842                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1843 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1844                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1845                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1846                                            (memop addr:$src)))]>, VEX;
1847 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1848                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1849                          [(set VR256:$dst,
1850                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1851 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1852                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1853                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1854                                             (memopv8f32 addr:$src)))]>, VEX;
1855
1856 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1858                       [(set VR128:$dst,
1859                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1860 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1861                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1862                       [(set VR128:$dst,
1863                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1864
1865 let Predicates = [HasAVX] in {
1866   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1867             (Int_VCVTDQ2PSrr VR128:$src)>;
1868   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1869             (Int_VCVTDQ2PSrm addr:$src)>;
1870
1871   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1872             (VCVTTPS2DQrr VR128:$src)>;
1873   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1874             (VCVTTPS2DQrm addr:$src)>;
1875
1876   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1877             (VCVTDQ2PSYrr VR256:$src)>;
1878   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1879             (VCVTDQ2PSYrm addr:$src)>;
1880
1881   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1882             (VCVTTPS2DQYrr VR256:$src)>;
1883   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1884             (VCVTTPS2DQYrm addr:$src)>;
1885 }
1886
1887 let Predicates = [HasSSE2] in {
1888   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1889             (Int_CVTDQ2PSrr VR128:$src)>;
1890   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1891             (Int_CVTDQ2PSrm addr:$src)>;
1892
1893   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1894             (CVTTPS2DQrr VR128:$src)>;
1895   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1896             (CVTTPS2DQrm addr:$src)>;
1897 }
1898
1899 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1901                         [(set VR128:$dst,
1902                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1903 let isCodeGenOnly = 1 in
1904 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1905                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1906                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1907                                                (memop addr:$src)))]>, VEX;
1908 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1910                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1911 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1912                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1913                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1914                                         (memop addr:$src)))]>;
1915
1916 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1917 // register, but the same isn't true when using memory operands instead.
1918 // Provide other assembly rr and rm forms to address this explicitly.
1919 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1920                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1921
1922 // XMM only
1923 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1924                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1925 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1926                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1927
1928 // YMM only
1929 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1930                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1931 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1932                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1933
1934 // Convert packed single to packed double
1935 let Predicates = [HasAVX] in {
1936                   // SSE2 instructions without OpSize prefix
1937 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1939 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1940                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1941 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1942                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1943 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1944                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1945 }
1946 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1947                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1948 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1949                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1950
1951 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1952                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1953                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1954                      TB, VEX, Requires<[HasAVX]>;
1955 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1956                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1957                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1958                                           (load addr:$src)))]>,
1959                      TB, VEX, Requires<[HasAVX]>;
1960 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1961                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1963                      TB, Requires<[HasSSE2]>;
1964 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1965                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1966                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1967                                           (load addr:$src)))]>,
1968                      TB, Requires<[HasSSE2]>;
1969
1970 // Convert packed double to packed single
1971 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1972 // register, but the same isn't true when using memory operands instead.
1973 // Provide other assembly rr and rm forms to address this explicitly.
1974 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1976 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1977                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1978
1979 // XMM only
1980 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1981                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1982 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1983                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1984
1985 // YMM only
1986 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1987                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1988 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1989                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1990 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1992 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1993                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1994
1995
1996 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1997                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1998                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1999 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
2000                          (ins f128mem:$src),
2001                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2002                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2003                                             (memop addr:$src)))]>;
2004 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2005                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2006                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2007 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2008                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2009                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2010                                             (memop addr:$src)))]>;
2011
2012 // AVX 256-bit register conversion intrinsics
2013 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2014 // whenever possible to avoid declaring two versions of each one.
2015 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2016           (VCVTDQ2PSYrr VR256:$src)>;
2017 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2018           (VCVTDQ2PSYrm addr:$src)>;
2019
2020 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2021           (VCVTPD2PSYrr VR256:$src)>;
2022 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2023           (VCVTPD2PSYrm addr:$src)>;
2024
2025 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2026           (VCVTPS2DQYrr VR256:$src)>;
2027 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2028           (VCVTPS2DQYrm addr:$src)>;
2029
2030 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2031           (VCVTPS2PDYrr VR128:$src)>;
2032 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2033           (VCVTPS2PDYrm addr:$src)>;
2034
2035 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2036           (VCVTTPD2DQYrr VR256:$src)>;
2037 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2038           (VCVTTPD2DQYrm addr:$src)>;
2039
2040 // Match fround and fextend for 128/256-bit conversions
2041 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2042           (VCVTPD2PSYrr VR256:$src)>;
2043 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2044           (VCVTPD2PSYrm addr:$src)>;
2045
2046 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2047           (VCVTPS2PDYrr VR128:$src)>;
2048 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2049           (VCVTPS2PDYrm addr:$src)>;
2050
2051 //===----------------------------------------------------------------------===//
2052 // SSE 1 & 2 - Compare Instructions
2053 //===----------------------------------------------------------------------===//
2054
2055 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2056 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2057                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2058                             string asm, string asm_alt> {
2059   def rr : SIi8<0xC2, MRMSrcReg,
2060                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2061                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2062   def rm : SIi8<0xC2, MRMSrcMem,
2063                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2064                 [(set RC:$dst, (OpNode (VT RC:$src1),
2065                                          (ld_frag addr:$src2), imm:$cc))]>;
2066
2067   // Accept explicit immediate argument form instead of comparison code.
2068   let neverHasSideEffects = 1 in {
2069     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2070                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2071     let mayLoad = 1 in
2072     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2073                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2074   }
2075 }
2076
2077 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2078                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2079                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2080                  XS, VEX_4V, VEX_LIG;
2081 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2082                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2083                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2084                  XD, VEX_4V, VEX_LIG;
2085
2086 let Constraints = "$src1 = $dst" in {
2087   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2088                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2089                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2090                   XS;
2091   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2092                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2093                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2094                   XD;
2095 }
2096
2097 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2098                          Intrinsic Int, string asm> {
2099   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2100                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2101                         [(set VR128:$dst, (Int VR128:$src1,
2102                                                VR128:$src, imm:$cc))]>;
2103   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2104                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2105                         [(set VR128:$dst, (Int VR128:$src1,
2106                                                (load addr:$src), imm:$cc))]>;
2107 }
2108
2109 // Aliases to match intrinsics which expect XMM operand(s).
2110 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2111                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2112                      XS, VEX_4V;
2113 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2114                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2115                      XD, VEX_4V;
2116 let Constraints = "$src1 = $dst" in {
2117   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2118                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2119   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2120                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2121 }
2122
2123
2124 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2125 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2126                             ValueType vt, X86MemOperand x86memop,
2127                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2128   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2129                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2130                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2131   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2132                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2133                      [(set EFLAGS, (OpNode (vt RC:$src1),
2134                                            (ld_frag addr:$src2)))], d>;
2135 }
2136
2137 let Defs = [EFLAGS] in {
2138   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2139                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2140   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2141                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2142                                   VEX_LIG;
2143   let Pattern = []<dag> in {
2144     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2145                                     "comiss", SSEPackedSingle>, TB, VEX,
2146                                     VEX_LIG;
2147     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2148                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2149                                     VEX_LIG;
2150   }
2151
2152   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2153                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2154   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2155                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2156
2157   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2158                             load, "comiss", SSEPackedSingle>, TB, VEX;
2159   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2160                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2161   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2162                                   "ucomiss", SSEPackedSingle>, TB;
2163   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2164                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2165
2166   let Pattern = []<dag> in {
2167     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2168                                     "comiss", SSEPackedSingle>, TB;
2169     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2170                                     "comisd", SSEPackedDouble>, TB, OpSize;
2171   }
2172
2173   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2174                               load, "ucomiss", SSEPackedSingle>, TB;
2175   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2176                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2177
2178   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2179                                   "comiss", SSEPackedSingle>, TB;
2180   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2181                                   "comisd", SSEPackedDouble>, TB, OpSize;
2182 } // Defs = [EFLAGS]
2183
2184 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2185 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2186                             Intrinsic Int, string asm, string asm_alt,
2187                             Domain d> {
2188   let isAsmParserOnly = 1 in {
2189     def rri : PIi8<0xC2, MRMSrcReg,
2190                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2191                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2192     def rmi : PIi8<0xC2, MRMSrcMem,
2193                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2194                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2195   }
2196
2197   // Accept explicit immediate argument form instead of comparison code.
2198   def rri_alt : PIi8<0xC2, MRMSrcReg,
2199              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2200              asm_alt, [], d>;
2201   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2202              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2203              asm_alt, [], d>;
2204 }
2205
2206 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2207                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2208                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2209                SSEPackedSingle>, TB, VEX_4V;
2210 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2211                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2212                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2213                SSEPackedDouble>, TB, OpSize, VEX_4V;
2214 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2215                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2216                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2217                SSEPackedSingle>, TB, VEX_4V;
2218 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2219                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2220                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2221                SSEPackedDouble>, TB, OpSize, VEX_4V;
2222 let Constraints = "$src1 = $dst" in {
2223   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2224                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2225                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2226                  SSEPackedSingle>, TB;
2227   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2228                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2229                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2230                  SSEPackedDouble>, TB, OpSize;
2231 }
2232
2233 let Predicates = [HasAVX] in {
2234 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2235           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2236 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2237           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2238 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2239           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2240 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2241           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2242
2243 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2244           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2245 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2246           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2247 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2248           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2249 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2250           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2251 }
2252
2253 let Predicates = [HasSSE1] in {
2254 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2255           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2256 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2257           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2258 }
2259
2260 let Predicates = [HasSSE2] in {
2261 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2262           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2263 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2264           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2265 }
2266
2267 //===----------------------------------------------------------------------===//
2268 // SSE 1 & 2 - Shuffle Instructions
2269 //===----------------------------------------------------------------------===//
2270
2271 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2272 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2273                          ValueType vt, string asm, PatFrag mem_frag,
2274                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2275   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2276                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2277                    [(set RC:$dst, (vt (shufp:$src3
2278                             RC:$src1, (mem_frag addr:$src2))))], d>;
2279   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2280     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2281                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2282                    [(set RC:$dst,
2283                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2284 }
2285
2286 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2287            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2288            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2289 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2290            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2291            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2292 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2293            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2294            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2295 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2296            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2297            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2298
2299 let Constraints = "$src1 = $dst" in {
2300   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2301                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2302                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2303                     TB;
2304   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2305                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2306                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2307                     TB, OpSize;
2308 }
2309
2310 let Predicates = [HasAVX] in {
2311   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2312                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2313             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2314   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2315             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2316   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2317                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2318             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2319   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2320             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2321   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2322   // fall back to this for SSE1)
2323   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2324             (VSHUFPSrri VR128:$src2, VR128:$src1,
2325                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2326   // Special unary SHUFPSrri case.
2327   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2328             (VSHUFPSrri VR128:$src1, VR128:$src1,
2329                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2330   // Special binary v4i32 shuffle cases with SHUFPS.
2331   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2332             (VSHUFPSrri VR128:$src1, VR128:$src2,
2333                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2334   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2335                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2336             (VSHUFPSrmi VR128:$src1, addr:$src2,
2337                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2338   // Special unary SHUFPDrri cases.
2339   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2340             (VSHUFPDrri VR128:$src1, VR128:$src1,
2341                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2342   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2343             (VSHUFPDrri VR128:$src1, VR128:$src1,
2344                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2345   // Special binary v2i64 shuffle cases using SHUFPDrri.
2346   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2347             (VSHUFPDrri VR128:$src1, VR128:$src2,
2348                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2349
2350   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2351                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2352             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2353   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2354                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2355             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2356   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2357             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2358   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2359             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2360
2361   // 256-bit patterns
2362   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2363             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2364   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2365                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2366             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2367
2368   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2369             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2370   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2371                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2372             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2373
2374   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2375             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2376   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2377                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2378             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2379
2380   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2381             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2382   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2383                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2384             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2385 }
2386
2387 let Predicates = [HasSSE1] in {
2388   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2389                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2390             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2391   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2392             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2393   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2394                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2395             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2396   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2397             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2398   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2399   // fall back to this for SSE1)
2400   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2401             (SHUFPSrri VR128:$src2, VR128:$src1,
2402                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2403   // Special unary SHUFPSrri case.
2404   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2405             (SHUFPSrri VR128:$src1, VR128:$src1,
2406                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2407 }
2408
2409 let Predicates = [HasSSE2] in {
2410   // Special binary v4i32 shuffle cases with SHUFPS.
2411   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2412             (SHUFPSrri VR128:$src1, VR128:$src2,
2413                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2414   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2415                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2416             (SHUFPSrmi VR128:$src1, addr:$src2,
2417                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2418   // Special unary SHUFPDrri cases.
2419   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2420             (SHUFPDrri VR128:$src1, VR128:$src1,
2421                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2422   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2423             (SHUFPDrri VR128:$src1, VR128:$src1,
2424                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2425   // Special binary v2i64 shuffle cases using SHUFPDrri.
2426   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2427             (SHUFPDrri VR128:$src1, VR128:$src2,
2428                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2429   // Generic SHUFPD patterns
2430   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2431                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2432             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2433   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2434                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2435             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2436   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2437             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2438   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2439             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2440 }
2441
2442 //===----------------------------------------------------------------------===//
2443 // SSE 1 & 2 - Unpack Instructions
2444 //===----------------------------------------------------------------------===//
2445
2446 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2447 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2448                                    PatFrag mem_frag, RegisterClass RC,
2449                                    X86MemOperand x86memop, string asm,
2450                                    Domain d> {
2451     def rr : PI<opc, MRMSrcReg,
2452                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2453                 asm, [(set RC:$dst,
2454                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2455     def rm : PI<opc, MRMSrcMem,
2456                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2457                 asm, [(set RC:$dst,
2458                            (vt (OpNode RC:$src1,
2459                                        (mem_frag addr:$src2))))], d>;
2460 }
2461
2462 let AddedComplexity = 10 in {
2463   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2464         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2465                        SSEPackedSingle>, TB, VEX_4V;
2466   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2467         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2468                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2469   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2470         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2471                        SSEPackedSingle>, TB, VEX_4V;
2472   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2473         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2474                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2475
2476   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2477         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2478                        SSEPackedSingle>, TB, VEX_4V;
2479   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2480         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2481                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2482   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2483         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2484                        SSEPackedSingle>, TB, VEX_4V;
2485   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2486         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2487                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2488
2489   let Constraints = "$src1 = $dst" in {
2490     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2491           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2492                          SSEPackedSingle>, TB;
2493     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2494           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2495                          SSEPackedDouble>, TB, OpSize;
2496     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2497           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2498                          SSEPackedSingle>, TB;
2499     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2500           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2501                          SSEPackedDouble>, TB, OpSize;
2502   } // Constraints = "$src1 = $dst"
2503 } // AddedComplexity
2504
2505 let Predicates = [HasAVX], AddedComplexity = 1 in {
2506   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2507             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2508   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2509             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2510   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2511             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2512   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2513             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2514
2515   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2516             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2517   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2518             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2519   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2520             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2521   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2522             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2523
2524   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2525             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2526   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2527             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2528   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2529             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2530   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2531             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2532
2533   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2534             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2535   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2536             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2537   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2538             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2539   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2540             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2541
2542   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2543   // problem is during lowering, where it's not possible to recognize the load
2544   // fold cause it has two uses through a bitcast. One use disappears at isel
2545   // time and the fold opportunity reappears.
2546   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2547             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2548   let AddedComplexity = 10 in
2549   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2550             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2551 }
2552
2553 let Predicates = [HasSSE1] in {
2554   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2555             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2556   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2557             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2558   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2559             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2560   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2561             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2562 }
2563
2564 let Predicates = [HasSSE2] in {
2565   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2566             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2567   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2568             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2569   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2570             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2571   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2572             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2573
2574   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2575   // problem is during lowering, where it's not possible to recognize the load
2576   // fold cause it has two uses through a bitcast. One use disappears at isel
2577   // time and the fold opportunity reappears.
2578   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2579             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2580
2581   let AddedComplexity = 10 in
2582   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2583             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2584 }
2585
2586 //===----------------------------------------------------------------------===//
2587 // SSE 1 & 2 - Extract Floating-Point Sign mask
2588 //===----------------------------------------------------------------------===//
2589
2590 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2591 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2592                                 Domain d> {
2593   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2594                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2595                      [(set GR32:$dst, (Int RC:$src))], d>;
2596   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2597                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2598 }
2599
2600 let Predicates = [HasAVX] in {
2601   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2602                                         "movmskps", SSEPackedSingle>, TB, VEX;
2603   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2604                                         "movmskpd", SSEPackedDouble>, TB,
2605                                         OpSize, VEX;
2606   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2607                                         "movmskps", SSEPackedSingle>, TB, VEX;
2608   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2609                                         "movmskpd", SSEPackedDouble>, TB,
2610                                         OpSize, VEX;
2611
2612   def : Pat<(i32 (X86fgetsign FR32:$src)),
2613             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2614                                           sub_ss))>;
2615   def : Pat<(i64 (X86fgetsign FR32:$src)),
2616             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2617                                           sub_ss))>;
2618   def : Pat<(i32 (X86fgetsign FR64:$src)),
2619             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2620                                           sub_sd))>;
2621   def : Pat<(i64 (X86fgetsign FR64:$src)),
2622             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2623                                           sub_sd))>;
2624
2625   // Assembler Only
2626   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2627              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2628   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2629              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2630              OpSize, VEX;
2631   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2632              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2633   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2634              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2635              OpSize, VEX;
2636 }
2637
2638 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2639                                      SSEPackedSingle>, TB;
2640 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2641                                      SSEPackedDouble>, TB, OpSize;
2642
2643 def : Pat<(i32 (X86fgetsign FR32:$src)),
2644           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2645                                        sub_ss))>, Requires<[HasSSE1]>;
2646 def : Pat<(i64 (X86fgetsign FR32:$src)),
2647           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2648                                        sub_ss))>, Requires<[HasSSE1]>;
2649 def : Pat<(i32 (X86fgetsign FR64:$src)),
2650           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2651                                        sub_sd))>, Requires<[HasSSE2]>;
2652 def : Pat<(i64 (X86fgetsign FR64:$src)),
2653           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2654                                        sub_sd))>, Requires<[HasSSE2]>;
2655
2656 //===---------------------------------------------------------------------===//
2657 // SSE2 - Packed Integer Logical Instructions
2658 //===---------------------------------------------------------------------===//
2659
2660 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2661
2662 /// PDI_binop_rm - Simple SSE2 binary operator.
2663 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2664                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2665                         X86MemOperand x86memop, bit IsCommutable = 0,
2666                         bit Is2Addr = 1> {
2667   let isCommutable = IsCommutable in
2668   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2669        (ins RC:$src1, RC:$src2),
2670        !if(Is2Addr,
2671            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2672            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2673        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2674   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2675        (ins RC:$src1, x86memop:$src2),
2676        !if(Is2Addr,
2677            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2678            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2679        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2680                                      (bitconvert (memop_frag addr:$src2)))))]>;
2681 }
2682 } // ExeDomain = SSEPackedInt
2683
2684 // These are ordered here for pattern ordering requirements with the fp versions
2685
2686 let Predicates = [HasAVX] in {
2687 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2688                           i128mem, 1, 0>, VEX_4V;
2689 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2690                           i128mem, 1, 0>, VEX_4V;
2691 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2692                           i128mem, 1, 0>, VEX_4V;
2693 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2694                           i128mem, 0, 0>, VEX_4V;
2695 }
2696
2697 let Constraints = "$src1 = $dst" in {
2698 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2699                          i128mem, 1>;
2700 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2701                          i128mem, 1>;
2702 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2703                          i128mem, 1>;
2704 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2705                           i128mem, 0>;
2706 } // Constraints = "$src1 = $dst"
2707
2708 let Predicates = [HasAVX2] in {
2709 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2710                            i256mem, 1, 0>, VEX_4V;
2711 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2712                            i256mem, 1, 0>, VEX_4V;
2713 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2714                            i256mem, 1, 0>, VEX_4V;
2715 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2716                             i256mem, 0, 0>, VEX_4V;
2717 }
2718
2719 //===----------------------------------------------------------------------===//
2720 // SSE 1 & 2 - Logical Instructions
2721 //===----------------------------------------------------------------------===//
2722
2723 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2724 ///
2725 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2726                                        SDNode OpNode> {
2727   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2728               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2729
2730   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2731         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2732
2733   let Constraints = "$src1 = $dst" in {
2734     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2735                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2736
2737     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2738                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2739   }
2740 }
2741
2742 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2743 let mayLoad = 0 in {
2744   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2745   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2746   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2747 }
2748
2749 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2750   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2751
2752 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2753 ///
2754 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2755                                    SDNode OpNode> {
2756   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2757   // are all promoted to v2i64, and the patterns are covered by the int
2758   // version. This is needed in SSE only, because v2i64 isn't supported on
2759   // SSE1, but only on SSE2.
2760   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2761        !strconcat(OpcodeStr, "ps"), f128mem, [],
2762        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2763                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2764
2765   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2766        !strconcat(OpcodeStr, "pd"), f128mem,
2767        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2768                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2769        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2770                                  (memopv2i64 addr:$src2)))], 0>,
2771                                                  TB, OpSize, VEX_4V;
2772   let Constraints = "$src1 = $dst" in {
2773     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2774          !strconcat(OpcodeStr, "ps"), f128mem,
2775          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2776          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2777                                    (memopv2i64 addr:$src2)))]>, TB;
2778
2779     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2780          !strconcat(OpcodeStr, "pd"), f128mem,
2781          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2782                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2783          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2784                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2785   }
2786 }
2787
2788 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2789 ///
2790 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2791                                      SDNode OpNode> {
2792     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2793           !strconcat(OpcodeStr, "ps"), f256mem,
2794           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2795           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2796                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2797
2798     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2799           !strconcat(OpcodeStr, "pd"), f256mem,
2800           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2801                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2802           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2803                                     (memopv4i64 addr:$src2)))], 0>,
2804                                     TB, OpSize, VEX_4V;
2805 }
2806
2807 // AVX 256-bit packed logical ops forms
2808 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2809 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2810 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2811 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2812
2813 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2814 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2815 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2816 let isCommutable = 0 in
2817   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2818
2819 //===----------------------------------------------------------------------===//
2820 // SSE 1 & 2 - Arithmetic Instructions
2821 //===----------------------------------------------------------------------===//
2822
2823 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2824 /// vector forms.
2825 ///
2826 /// In addition, we also have a special variant of the scalar form here to
2827 /// represent the associated intrinsic operation.  This form is unlike the
2828 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2829 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2830 ///
2831 /// These three forms can each be reg+reg or reg+mem.
2832 ///
2833
2834 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2835 /// classes below
2836 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2837                                   bit Is2Addr = 1> {
2838   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2839                             OpNode, FR32, f32mem, Is2Addr>, XS;
2840   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2841                             OpNode, FR64, f64mem, Is2Addr>, XD;
2842 }
2843
2844 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2845                                    bit Is2Addr = 1> {
2846   let mayLoad = 0 in {
2847   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2848               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2849   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2850               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2851   }
2852 }
2853
2854 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2855                                     SDNode OpNode> {
2856   let mayLoad = 0 in {
2857     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2858                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2859     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2860                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2861   }
2862 }
2863
2864 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2865                                       bit Is2Addr = 1> {
2866   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2867      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2868   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2869      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2870 }
2871
2872 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2873                                       bit Is2Addr = 1> {
2874   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2875      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2876                                               SSEPackedSingle, Is2Addr>, TB;
2877
2878   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2879      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2880                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2881 }
2882
2883 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2884   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2885      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2886       SSEPackedSingle, 0>, TB;
2887
2888   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2889      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2890       SSEPackedDouble, 0>, TB, OpSize;
2891 }
2892
2893 // Binary Arithmetic instructions
2894 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2895             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2896 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2897             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2898 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2899             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2900 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2901             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2902
2903 let isCommutable = 0 in {
2904   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2905               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2906   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2907               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2908   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2909               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2910   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2911               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2912   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2913               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2914   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2915               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2916               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2917               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2918   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2919               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2920   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2921               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2922               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2923               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2924 }
2925
2926 let Constraints = "$src1 = $dst" in {
2927   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2928              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2929              basic_sse12_fp_binop_s_int<0x58, "add">;
2930   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2931              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2932              basic_sse12_fp_binop_s_int<0x59, "mul">;
2933
2934   let isCommutable = 0 in {
2935     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2936                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2937                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2938     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2939                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2940                basic_sse12_fp_binop_s_int<0x5E, "div">;
2941     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2942                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2943                basic_sse12_fp_binop_s_int<0x5F, "max">,
2944                basic_sse12_fp_binop_p_int<0x5F, "max">;
2945     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2946                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2947                basic_sse12_fp_binop_s_int<0x5D, "min">,
2948                basic_sse12_fp_binop_p_int<0x5D, "min">;
2949   }
2950 }
2951
2952 /// Unop Arithmetic
2953 /// In addition, we also have a special variant of the scalar form here to
2954 /// represent the associated intrinsic operation.  This form is unlike the
2955 /// plain scalar form, in that it takes an entire vector (instead of a
2956 /// scalar) and leaves the top elements undefined.
2957 ///
2958 /// And, we have a special variant form for a full-vector intrinsic form.
2959
2960 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2961 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2962                           SDNode OpNode, Intrinsic F32Int> {
2963   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2964                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2965                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2966   // For scalar unary operations, fold a load into the operation
2967   // only in OptForSize mode. It eliminates an instruction, but it also
2968   // eliminates a whole-register clobber (the load), so it introduces a
2969   // partial register update condition.
2970   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2971                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2972                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2973             Requires<[HasSSE1, OptForSize]>;
2974   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2975                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2976                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2977   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2978                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2979                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2980 }
2981
2982 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2983 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2984   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2985                 !strconcat(OpcodeStr,
2986                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2987   let mayLoad = 1 in
2988   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2989                 !strconcat(OpcodeStr,
2990                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2991   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2992                 (ins VR128:$src1, ssmem:$src2),
2993                 !strconcat(OpcodeStr,
2994                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2995 }
2996
2997 /// sse1_fp_unop_p - SSE1 unops in packed form.
2998 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2999   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3000               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3001               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
3002   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3003                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3004                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3005 }
3006
3007 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3008 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3009   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3010               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3011               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3012   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3013                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3014                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3015 }
3016
3017 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3018 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3019                               Intrinsic V4F32Int> {
3020   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3021                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3022                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3023   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3024                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3025                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3026 }
3027
3028 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3029 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3030                                 Intrinsic V4F32Int> {
3031   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3032                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3033                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3034   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3035                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3036                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3037 }
3038
3039 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3040 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3041                           SDNode OpNode, Intrinsic F64Int> {
3042   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3043                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3044                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3045   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3046   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3047                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3048                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3049             Requires<[HasSSE2, OptForSize]>;
3050   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3051                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3052                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3053   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3054                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3055                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3056 }
3057
3058 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3059 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3060   let neverHasSideEffects = 1 in {
3061   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3062                !strconcat(OpcodeStr,
3063                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3064   let mayLoad = 1 in
3065   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3066                !strconcat(OpcodeStr,
3067                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3068   }
3069   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3070                (ins VR128:$src1, sdmem:$src2),
3071                !strconcat(OpcodeStr,
3072                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3073 }
3074
3075 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3076 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3077                           SDNode OpNode> {
3078   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3079               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3080               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3081   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3082                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3083                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3084 }
3085
3086 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3087 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3088   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3089               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3090               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3091   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3092                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3093                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3094 }
3095
3096 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3097 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3098                               Intrinsic V2F64Int> {
3099   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3100                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3101                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3102   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3103                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3104                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3105 }
3106
3107 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3108 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3109                                 Intrinsic V2F64Int> {
3110   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3111                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3112                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3113   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3114                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3115                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3116 }
3117
3118 let Predicates = [HasAVX] in {
3119   // Square root.
3120   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3121                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3122
3123   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3124                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3125                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3126                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3127                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3128                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3129                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3130                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3131                 VEX;
3132
3133   // Reciprocal approximations. Note that these typically require refinement
3134   // in order to obtain suitable precision.
3135   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3136   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3137                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3138                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3139                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3140
3141   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3142   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3143                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3144                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3145                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3146 }
3147
3148 let AddedComplexity = 1 in {
3149 def : Pat<(f32 (fsqrt FR32:$src)),
3150           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3151 def : Pat<(f32 (fsqrt (load addr:$src))),
3152           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3153           Requires<[HasAVX, OptForSize]>;
3154 def : Pat<(f64 (fsqrt FR64:$src)),
3155           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3156 def : Pat<(f64 (fsqrt (load addr:$src))),
3157           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3158           Requires<[HasAVX, OptForSize]>;
3159
3160 def : Pat<(f32 (X86frsqrt FR32:$src)),
3161           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3162 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3163           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3164           Requires<[HasAVX, OptForSize]>;
3165
3166 def : Pat<(f32 (X86frcp FR32:$src)),
3167           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3168 def : Pat<(f32 (X86frcp (load addr:$src))),
3169           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3170           Requires<[HasAVX, OptForSize]>;
3171 }
3172
3173 let Predicates = [HasAVX], AddedComplexity = 1 in {
3174   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3175             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3176                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3177                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3178                 sub_ss)>;
3179   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3180             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3181
3182   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3183             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3184                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3185                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3186                 sub_sd)>;
3187   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3188             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3189
3190   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3191             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3192                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3193                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3194                 sub_ss)>;
3195   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3196             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3197
3198   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3199             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3200                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3201                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3202                 sub_ss)>;
3203   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3204             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3205 }
3206
3207 // Square root.
3208 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3209              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3210              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3211              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3212              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3213              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3214
3215 // Reciprocal approximations. Note that these typically require refinement
3216 // in order to obtain suitable precision.
3217 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3218              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3219              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3220 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3221              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3222              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3223
3224 // There is no f64 version of the reciprocal approximation instructions.
3225
3226 //===----------------------------------------------------------------------===//
3227 // SSE 1 & 2 - Non-temporal stores
3228 //===----------------------------------------------------------------------===//
3229
3230 let AddedComplexity = 400 in { // Prefer non-temporal versions
3231   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3232                        (ins f128mem:$dst, VR128:$src),
3233                        "movntps\t{$src, $dst|$dst, $src}",
3234                        [(alignednontemporalstore (v4f32 VR128:$src),
3235                                                  addr:$dst)]>, VEX;
3236   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3237                        (ins f128mem:$dst, VR128:$src),
3238                        "movntpd\t{$src, $dst|$dst, $src}",
3239                        [(alignednontemporalstore (v2f64 VR128:$src),
3240                                                  addr:$dst)]>, VEX;
3241
3242   let ExeDomain = SSEPackedInt in
3243   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3244                            (ins f128mem:$dst, VR128:$src),
3245                            "movntdq\t{$src, $dst|$dst, $src}",
3246                            [(alignednontemporalstore (v2i64 VR128:$src),
3247                                                      addr:$dst)]>, VEX;
3248
3249   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3250             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3251
3252   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3253                        (ins f256mem:$dst, VR256:$src),
3254                        "movntps\t{$src, $dst|$dst, $src}",
3255                        [(alignednontemporalstore (v8f32 VR256:$src),
3256                                                  addr:$dst)]>, VEX;
3257   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3258                        (ins f256mem:$dst, VR256:$src),
3259                        "movntpd\t{$src, $dst|$dst, $src}",
3260                        [(alignednontemporalstore (v4f64 VR256:$src),
3261                                                  addr:$dst)]>, VEX;
3262   let ExeDomain = SSEPackedInt in
3263   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3264                       (ins f256mem:$dst, VR256:$src),
3265                       "movntdq\t{$src, $dst|$dst, $src}",
3266                       [(alignednontemporalstore (v4i64 VR256:$src),
3267                                                 addr:$dst)]>, VEX;
3268 }
3269
3270 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3271           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3272 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3273           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3274 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3275           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3276
3277 let AddedComplexity = 400 in { // Prefer non-temporal versions
3278 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3279                     "movntps\t{$src, $dst|$dst, $src}",
3280                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3281 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3282                     "movntpd\t{$src, $dst|$dst, $src}",
3283                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3284
3285 let ExeDomain = SSEPackedInt in
3286 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3287                     "movntdq\t{$src, $dst|$dst, $src}",
3288                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3289
3290 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3291           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3292
3293 // There is no AVX form for instructions below this point
3294 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3295                  "movnti{l}\t{$src, $dst|$dst, $src}",
3296                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3297                TB, Requires<[HasSSE2]>;
3298 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3299                      "movnti{q}\t{$src, $dst|$dst, $src}",
3300                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3301                   TB, Requires<[HasSSE2]>;
3302 }
3303
3304 //===----------------------------------------------------------------------===//
3305 // SSE 1 & 2 - Prefetch and memory fence
3306 //===----------------------------------------------------------------------===//
3307
3308 // Prefetch intrinsic.
3309 let Predicates = [HasSSE1] in {
3310 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3311     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3312 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3313     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3314 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3315     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3316 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3317     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3318 }
3319
3320 // Flush cache
3321 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3322                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3323               TB, Requires<[HasSSE2]>;
3324
3325 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3326 // was introduced with SSE2, it's backward compatible.
3327 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3328
3329 // Load, store, and memory fence
3330 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3331                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3332 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3333                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3334 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3335                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3336
3337 def : Pat<(X86SFence), (SFENCE)>;
3338 def : Pat<(X86LFence), (LFENCE)>;
3339 def : Pat<(X86MFence), (MFENCE)>;
3340
3341 //===----------------------------------------------------------------------===//
3342 // SSE 1 & 2 - Load/Store XCSR register
3343 //===----------------------------------------------------------------------===//
3344
3345 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3346                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3347 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3348                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3349
3350 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3351                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3352 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3353                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3354
3355 //===---------------------------------------------------------------------===//
3356 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3357 //===---------------------------------------------------------------------===//
3358
3359 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3360
3361 let neverHasSideEffects = 1 in {
3362 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3363                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3364 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3365                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3366 }
3367 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3368                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3369 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3370                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3371
3372 // For Disassembler
3373 let isCodeGenOnly = 1 in {
3374 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3375                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3376 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3377                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3378 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3379                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3380 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3381                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3382 }
3383
3384 let canFoldAsLoad = 1, mayLoad = 1 in {
3385 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3386                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3387 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3388                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3389 let Predicates = [HasAVX] in {
3390   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3391                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3392   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3393                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3394 }
3395 }
3396
3397 let mayStore = 1 in {
3398 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3399                      (ins i128mem:$dst, VR128:$src),
3400                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3401 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3402                      (ins i256mem:$dst, VR256:$src),
3403                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3404 let Predicates = [HasAVX] in {
3405 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3406                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3407 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3408                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3409 }
3410 }
3411
3412 let neverHasSideEffects = 1 in
3413 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3414                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3415
3416 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3417                    "movdqu\t{$src, $dst|$dst, $src}",
3418                    []>, XS, Requires<[HasSSE2]>;
3419
3420 // For Disassembler
3421 let isCodeGenOnly = 1 in {
3422 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3423                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3424
3425 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3426                        "movdqu\t{$src, $dst|$dst, $src}",
3427                        []>, XS, Requires<[HasSSE2]>;
3428 }
3429
3430 let canFoldAsLoad = 1, mayLoad = 1 in {
3431 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3432                    "movdqa\t{$src, $dst|$dst, $src}",
3433                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3434 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3435                    "movdqu\t{$src, $dst|$dst, $src}",
3436                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3437                  XS, Requires<[HasSSE2]>;
3438 }
3439
3440 let mayStore = 1 in {
3441 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3442                    "movdqa\t{$src, $dst|$dst, $src}",
3443                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3444 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3445                    "movdqu\t{$src, $dst|$dst, $src}",
3446                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3447                  XS, Requires<[HasSSE2]>;
3448 }
3449
3450 // Intrinsic forms of MOVDQU load and store
3451 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3452                        "vmovdqu\t{$src, $dst|$dst, $src}",
3453                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3454                      XS, VEX, Requires<[HasAVX]>;
3455
3456 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3457                        "movdqu\t{$src, $dst|$dst, $src}",
3458                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3459                      XS, Requires<[HasSSE2]>;
3460
3461 } // ExeDomain = SSEPackedInt
3462
3463 let Predicates = [HasAVX] in {
3464   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3465   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3466             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3467 }
3468
3469 //===---------------------------------------------------------------------===//
3470 // SSE2 - Packed Integer Arithmetic Instructions
3471 //===---------------------------------------------------------------------===//
3472
3473 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3474
3475 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3476                             RegisterClass RC, PatFrag memop_frag,
3477                             X86MemOperand x86memop, bit IsCommutable = 0,
3478                             bit Is2Addr = 1> {
3479   let isCommutable = IsCommutable in
3480   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3481        (ins RC:$src1, RC:$src2),
3482        !if(Is2Addr,
3483            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3484            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3485        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3486   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3487        (ins RC:$src1, x86memop:$src2),
3488        !if(Is2Addr,
3489            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3490            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3491        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3492 }
3493
3494 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3495                          string OpcodeStr, SDNode OpNode,
3496                          SDNode OpNode2, RegisterClass RC,
3497                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3498                          bit Is2Addr = 1> {
3499   // src2 is always 128-bit
3500   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3501        (ins RC:$src1, VR128:$src2),
3502        !if(Is2Addr,
3503            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3504            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3505        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))]>;
3506   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3507        (ins RC:$src1, i128mem:$src2),
3508        !if(Is2Addr,
3509            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3510            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3511        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3512                        (bc_frag (memopv2i64 addr:$src2)))))]>;
3513   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3514        (ins RC:$src1, i32i8imm:$src2),
3515        !if(Is2Addr,
3516            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3517            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3518        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))]>;
3519 }
3520
3521 } // ExeDomain = SSEPackedInt
3522
3523 // 128-bit Integer Arithmetic
3524
3525 let Predicates = [HasAVX] in {
3526 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3527                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3528 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3529                             i128mem, 1, 0>, VEX_4V;
3530 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3531                             i128mem, 1, 0>, VEX_4V;
3532 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3533                             i128mem, 1, 0>, VEX_4V;
3534 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3535                             i128mem, 1, 0>, VEX_4V;
3536 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3537                             i128mem, 0, 0>, VEX_4V;
3538 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3539                             i128mem, 0, 0>, VEX_4V;
3540 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3541                             i128mem, 0, 0>, VEX_4V;
3542 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3543                             i128mem, 0, 0>, VEX_4V;
3544
3545 // Intrinsic forms
3546 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3547                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3548 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3549                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3550 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3551                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3552 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3553                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3554 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3555                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3556 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3557                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3558 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3559                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3560 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3561                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3562 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3563                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3564 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3565                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3566 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3567                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3568 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3569                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3570 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3571                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3572 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3573                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3574 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3575                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3576 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3577                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3578 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3579                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3580 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3581                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3582 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3583                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3584 }
3585
3586 let Predicates = [HasAVX2] in {
3587 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3588                              i256mem, 1, 0>, VEX_4V;
3589 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3590                              i256mem, 1, 0>, VEX_4V;
3591 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3592                              i256mem, 1, 0>, VEX_4V;
3593 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3594                              i256mem, 1, 0>, VEX_4V;
3595 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3596                              i256mem, 1, 0>, VEX_4V;
3597 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3598                              i256mem, 0, 0>, VEX_4V;
3599 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3600                              i256mem, 0, 0>, VEX_4V;
3601 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3602                              i256mem, 0, 0>, VEX_4V;
3603 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3604                              i256mem, 0, 0>, VEX_4V;
3605
3606 // Intrinsic forms
3607 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3608                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3609 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3610                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3611 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3612                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3613 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3614                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3615 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3616                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3617 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3618                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3619 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3620                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3621 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3622                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3623 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3624                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3625 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3626                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3627 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3628                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3629 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3630                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3631 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3632                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3633 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3634                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3635 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3636                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3637 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3638                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3639 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3640                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3641 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3642                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3643 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3644                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3645 }
3646
3647 let Constraints = "$src1 = $dst" in {
3648 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3649                            i128mem, 1>;
3650 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3651                            i128mem, 1>;
3652 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3653                            i128mem, 1>;
3654 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3655                            i128mem, 1>;
3656 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3657                            i128mem, 1>;
3658 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3659                           i128mem>;
3660 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3661                           i128mem>;
3662 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3663                           i128mem>;
3664 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3665                           i128mem>;
3666
3667 // Intrinsic forms
3668 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3669                                 VR128, memopv2i64, i128mem>;
3670 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3671                                 VR128, memopv2i64, i128mem>;
3672 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3673                                 VR128, memopv2i64, i128mem>;
3674 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3675                                 VR128, memopv2i64, i128mem>;
3676 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3677                                 VR128, memopv2i64, i128mem, 1>;
3678 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3679                                 VR128, memopv2i64, i128mem, 1>;
3680 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3681                                 VR128, memopv2i64, i128mem, 1>;
3682 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3683                                 VR128, memopv2i64, i128mem, 1>;
3684 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3685                                 VR128, memopv2i64, i128mem, 1>;
3686 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3687                                 VR128, memopv2i64, i128mem, 1>;
3688 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3689                                 VR128, memopv2i64, i128mem, 1>;
3690 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3691                                 VR128, memopv2i64, i128mem, 1>;
3692 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3693                                 VR128, memopv2i64, i128mem, 1>;
3694 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3695                                 VR128, memopv2i64, i128mem, 1>;
3696 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3697                                 VR128, memopv2i64, i128mem, 1>;
3698 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3699                                 VR128, memopv2i64, i128mem, 1>;
3700 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3701                                 VR128, memopv2i64, i128mem, 1>;
3702 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3703                                 VR128, memopv2i64, i128mem, 1>;
3704 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3705                                 VR128, memopv2i64, i128mem, 1>;
3706
3707 } // Constraints = "$src1 = $dst"
3708
3709 //===---------------------------------------------------------------------===//
3710 // SSE2 - Packed Integer Logical Instructions
3711 //===---------------------------------------------------------------------===//
3712
3713 let Predicates = [HasAVX] in {
3714 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3715                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3716 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3717                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3718 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3719                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3720
3721 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3722                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3723 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3724                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3725 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3726                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3727
3728 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3729                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3730 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3731                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3732
3733 let ExeDomain = SSEPackedInt in {
3734   // 128-bit logical shifts.
3735   def VPSLLDQri : PDIi8<0x73, MRM7r,
3736                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3737                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3738                     [(set VR128:$dst,
3739                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3740                     VEX_4V;
3741   def VPSRLDQri : PDIi8<0x73, MRM3r,
3742                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3743                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3744                     [(set VR128:$dst,
3745                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3746                     VEX_4V;
3747   // PSRADQri doesn't exist in SSE[1-3].
3748 }
3749 } // Predicates = [HasAVX]
3750
3751 let Predicates = [HasAVX2] in {
3752 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3753                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3754 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3755                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3756 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3757                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3758
3759 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3760                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3761 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3762                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3763 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3764                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3765
3766 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3767                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3768 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3769                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3770
3771 let ExeDomain = SSEPackedInt in {
3772   // 256-bit logical shifts.
3773   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3774                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3775                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3776                     [(set VR256:$dst,
3777                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3778                     VEX_4V;
3779   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3780                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3781                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3782                     [(set VR256:$dst,
3783                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3784                     VEX_4V;
3785   // PSRADQYri doesn't exist in SSE[1-3].
3786 }
3787 } // Predicates = [HasAVX2]
3788
3789 let Constraints = "$src1 = $dst" in {
3790 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3791                            VR128, v8i16, v8i16, bc_v8i16>;
3792 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3793                            VR128, v4i32, v4i32, bc_v4i32>;
3794 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3795                            VR128, v2i64, v2i64, bc_v2i64>;
3796
3797 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3798                            VR128, v8i16, v8i16, bc_v8i16>;
3799 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3800                            VR128, v4i32, v4i32, bc_v4i32>;
3801 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3802                            VR128, v2i64, v2i64, bc_v2i64>;
3803
3804 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3805                            VR128, v8i16, v8i16, bc_v8i16>;
3806 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3807                            VR128, v4i32, v4i32, bc_v4i32>;
3808
3809 let ExeDomain = SSEPackedInt in {
3810   // 128-bit logical shifts.
3811   def PSLLDQri : PDIi8<0x73, MRM7r,
3812                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3813                        "pslldq\t{$src2, $dst|$dst, $src2}",
3814                        [(set VR128:$dst,
3815                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3816   def PSRLDQri : PDIi8<0x73, MRM3r,
3817                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3818                        "psrldq\t{$src2, $dst|$dst, $src2}",
3819                        [(set VR128:$dst,
3820                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3821   // PSRADQri doesn't exist in SSE[1-3].
3822 }
3823 } // Constraints = "$src1 = $dst"
3824
3825 let Predicates = [HasAVX] in {
3826   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3827             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3828   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3829             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3830   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3831             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3832
3833   // Shift up / down and insert zero's.
3834   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3835             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3836   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3837             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3838 }
3839
3840 let Predicates = [HasAVX2] in {
3841   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3842             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3843   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3844             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3845 }
3846
3847 let Predicates = [HasSSE2] in {
3848   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3849             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3850   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3851             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3852   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3853             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3854
3855   // Shift up / down and insert zero's.
3856   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3857             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3858   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3859             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3860 }
3861
3862 //===---------------------------------------------------------------------===//
3863 // SSE2 - Packed Integer Comparison Instructions
3864 //===---------------------------------------------------------------------===//
3865
3866 let Predicates = [HasAVX] in {
3867   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
3868                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3869   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
3870                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3871   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
3872                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3873   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
3874                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3875   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
3876                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3877   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
3878                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3879 }
3880
3881 let Predicates = [HasAVX2] in {
3882   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
3883                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3884   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
3885                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3886   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
3887                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3888   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
3889                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3890   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
3891                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3892   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
3893                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3894 }
3895
3896 let Constraints = "$src1 = $dst" in {
3897   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
3898                                VR128, memopv2i64, i128mem, 1>;
3899   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
3900                                VR128, memopv2i64, i128mem, 1>;
3901   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
3902                                VR128, memopv2i64, i128mem, 1>;
3903   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
3904                                VR128, memopv2i64, i128mem>;
3905   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
3906                                VR128, memopv2i64, i128mem>;
3907   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
3908                                VR128, memopv2i64, i128mem>;
3909 } // Constraints = "$src1 = $dst"
3910
3911 //===---------------------------------------------------------------------===//
3912 // SSE2 - Packed Integer Pack Instructions
3913 //===---------------------------------------------------------------------===//
3914
3915 let Predicates = [HasAVX] in {
3916 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3917                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3918 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3919                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3920 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3921                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3922 }
3923
3924 let Predicates = [HasAVX2] in {
3925 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3926                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3927 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3928                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3929 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3930                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3931 }
3932
3933 let Constraints = "$src1 = $dst" in {
3934 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3935                                  VR128, memopv2i64, i128mem>;
3936 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3937                                  VR128, memopv2i64, i128mem>;
3938 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3939                                  VR128, memopv2i64, i128mem>;
3940 } // Constraints = "$src1 = $dst"
3941
3942 //===---------------------------------------------------------------------===//
3943 // SSE2 - Packed Integer Shuffle Instructions
3944 //===---------------------------------------------------------------------===//
3945
3946 let ExeDomain = SSEPackedInt in {
3947 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3948                          PatFrag bc_frag> {
3949 def ri : Ii8<0x70, MRMSrcReg,
3950               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3951               !strconcat(OpcodeStr,
3952                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3953               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3954                                                       (undef))))]>;
3955 def mi : Ii8<0x70, MRMSrcMem,
3956               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3957               !strconcat(OpcodeStr,
3958                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3959               [(set VR128:$dst, (vt (pshuf_frag:$src2
3960                                       (bc_frag (memopv2i64 addr:$src1)),
3961                                       (undef))))]>;
3962 }
3963
3964 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3965                            PatFrag bc_frag> {
3966 def Yri : Ii8<0x70, MRMSrcReg,
3967               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3968               !strconcat(OpcodeStr,
3969                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3970               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
3971                                                       (undef))))]>;
3972 def Ymi : Ii8<0x70, MRMSrcMem,
3973               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3974               !strconcat(OpcodeStr,
3975                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3976               [(set VR256:$dst, (vt (pshuf_frag:$src2
3977                                       (bc_frag (memopv4i64 addr:$src1)),
3978                                       (undef))))]>;
3979 }
3980 } // ExeDomain = SSEPackedInt
3981
3982 let Predicates = [HasAVX] in {
3983   let AddedComplexity = 5 in
3984   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3985                                VEX;
3986
3987   // SSE2 with ImmT == Imm8 and XS prefix.
3988   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
3989                                VEX;
3990
3991   // SSE2 with ImmT == Imm8 and XD prefix.
3992   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
3993                                VEX;
3994
3995   let AddedComplexity = 5 in
3996   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3997             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3998   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
3999   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4000             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4001
4002   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4003                                    (i8 imm:$imm))),
4004             (VPSHUFDmi addr:$src1, imm:$imm)>;
4005   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4006                                    (i8 imm:$imm))),
4007             (VPSHUFDmi addr:$src1, imm:$imm)>;
4008   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4009             (VPSHUFDri VR128:$src1, imm:$imm)>;
4010   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4011             (VPSHUFDri VR128:$src1, imm:$imm)>;
4012   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4013             (VPSHUFHWri VR128:$src, imm:$imm)>;
4014   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4015                                (i8 imm:$imm))),
4016             (VPSHUFHWmi addr:$src, imm:$imm)>;
4017   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4018             (VPSHUFLWri VR128:$src, imm:$imm)>;
4019   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4020                                (i8 imm:$imm))),
4021             (VPSHUFLWmi addr:$src, imm:$imm)>;
4022 }
4023
4024 let Predicates = [HasAVX2] in {
4025   let AddedComplexity = 5 in
4026   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4027                                  OpSize, VEX;
4028
4029   // SSE2 with ImmT == Imm8 and XS prefix.
4030   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4031                                   VEX;
4032
4033   // SSE2 with ImmT == Imm8 and XD prefix.
4034   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4035                                   VEX;
4036 }
4037
4038 let Predicates = [HasSSE2] in {
4039   let AddedComplexity = 5 in
4040   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4041
4042   // SSE2 with ImmT == Imm8 and XS prefix.
4043   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4044
4045   // SSE2 with ImmT == Imm8 and XD prefix.
4046   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4047
4048   let AddedComplexity = 5 in
4049   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4050             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4051   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4052   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4053             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4054
4055   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4056                                    (i8 imm:$imm))),
4057             (PSHUFDmi addr:$src1, imm:$imm)>;
4058   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4059                                    (i8 imm:$imm))),
4060             (PSHUFDmi addr:$src1, imm:$imm)>;
4061   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4062             (PSHUFDri VR128:$src1, imm:$imm)>;
4063   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4064             (PSHUFDri VR128:$src1, imm:$imm)>;
4065   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4066             (PSHUFHWri VR128:$src, imm:$imm)>;
4067   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4068                                (i8 imm:$imm))),
4069             (PSHUFHWmi addr:$src, imm:$imm)>;
4070   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4071             (PSHUFLWri VR128:$src, imm:$imm)>;
4072   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4073                                (i8 imm:$imm))),
4074             (PSHUFLWmi addr:$src, imm:$imm)>;
4075 }
4076
4077 //===---------------------------------------------------------------------===//
4078 // SSE2 - Packed Integer Unpack Instructions
4079 //===---------------------------------------------------------------------===//
4080
4081 let ExeDomain = SSEPackedInt in {
4082 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4083                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4084   def rr : PDI<opc, MRMSrcReg,
4085       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4086       !if(Is2Addr,
4087           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4088           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4089       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4090   def rm : PDI<opc, MRMSrcMem,
4091       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4092       !if(Is2Addr,
4093           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4094           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4095       [(set VR128:$dst, (OpNode VR128:$src1,
4096                                   (bc_frag (memopv2i64
4097                                                addr:$src2))))]>;
4098 }
4099
4100 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4101                          SDNode OpNode, PatFrag bc_frag> {
4102   def Yrr : PDI<opc, MRMSrcReg,
4103       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4104       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4105       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4106   def Yrm : PDI<opc, MRMSrcMem,
4107       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4108       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4109       [(set VR256:$dst, (OpNode VR256:$src1,
4110                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4111 }
4112
4113 let Predicates = [HasAVX] in {
4114   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4115                                  bc_v16i8, 0>, VEX_4V;
4116   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4117                                  bc_v8i16, 0>, VEX_4V;
4118   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4119                                  bc_v4i32, 0>, VEX_4V;
4120   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4121                                  bc_v2i64, 0>, VEX_4V;
4122
4123   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4124                                  bc_v16i8, 0>, VEX_4V;
4125   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4126                                  bc_v8i16, 0>, VEX_4V;
4127   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4128                                  bc_v4i32, 0>, VEX_4V;
4129   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4130                                  bc_v2i64, 0>, VEX_4V;
4131 }
4132
4133 let Predicates = [HasAVX2] in {
4134   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4135                                    bc_v32i8>, VEX_4V;
4136   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4137                                    bc_v16i16>, VEX_4V;
4138   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4139                                    bc_v8i32>, VEX_4V;
4140   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4141                                    bc_v4i64>, VEX_4V;
4142
4143   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4144                                    bc_v32i8>, VEX_4V;
4145   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4146                                    bc_v16i16>, VEX_4V;
4147   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4148                                    bc_v8i32>, VEX_4V;
4149   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4150                                    bc_v4i64>, VEX_4V;
4151 }
4152
4153 let Constraints = "$src1 = $dst" in {
4154   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4155                                 bc_v16i8>;
4156   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4157                                 bc_v8i16>;
4158   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4159                                 bc_v4i32>;
4160   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4161                                 bc_v2i64>;
4162
4163   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4164                                 bc_v16i8>;
4165   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4166                                 bc_v8i16>;
4167   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4168                                 bc_v4i32>;
4169   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4170                                 bc_v2i64>;
4171 }
4172 } // ExeDomain = SSEPackedInt
4173
4174 // Patterns for using AVX1 instructions with integer vectors
4175 // Here to give AVX2 priority
4176 let Predicates = [HasAVX] in {
4177   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4178             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4179   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4180             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4181   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4182             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4183   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4184             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4185
4186   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4187             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4188   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4189             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4190   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4191             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4192   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4193             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4194 }
4195
4196 // Splat v2f64 / v2i64
4197 let AddedComplexity = 10 in {
4198   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4199             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4200   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4201             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4202 }
4203
4204 //===---------------------------------------------------------------------===//
4205 // SSE2 - Packed Integer Extract and Insert
4206 //===---------------------------------------------------------------------===//
4207
4208 let ExeDomain = SSEPackedInt in {
4209 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4210   def rri : Ii8<0xC4, MRMSrcReg,
4211        (outs VR128:$dst), (ins VR128:$src1,
4212         GR32:$src2, i32i8imm:$src3),
4213        !if(Is2Addr,
4214            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4215            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4216        [(set VR128:$dst,
4217          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4218   def rmi : Ii8<0xC4, MRMSrcMem,
4219                        (outs VR128:$dst), (ins VR128:$src1,
4220                         i16mem:$src2, i32i8imm:$src3),
4221        !if(Is2Addr,
4222            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4223            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4224        [(set VR128:$dst,
4225          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4226                     imm:$src3))]>;
4227 }
4228
4229 // Extract
4230 let Predicates = [HasAVX] in
4231 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4232                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4233                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4234                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4235                                                 imm:$src2))]>, TB, OpSize, VEX;
4236 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4237                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4238                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4239                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4240                                                 imm:$src2))]>;
4241
4242 // Insert
4243 let Predicates = [HasAVX] in {
4244   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4245   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4246        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4247        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4248        []>, TB, OpSize, VEX_4V;
4249 }
4250
4251 let Constraints = "$src1 = $dst" in
4252   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4253
4254 } // ExeDomain = SSEPackedInt
4255
4256 //===---------------------------------------------------------------------===//
4257 // SSE2 - Packed Mask Creation
4258 //===---------------------------------------------------------------------===//
4259
4260 let ExeDomain = SSEPackedInt in {
4261
4262 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4263            "pmovmskb\t{$src, $dst|$dst, $src}",
4264            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4265 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4266            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4267
4268 let Predicates = [HasAVX2] in {
4269 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4270            "pmovmskb\t{$src, $dst|$dst, $src}",
4271            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4272 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4273            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4274 }
4275
4276 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4277            "pmovmskb\t{$src, $dst|$dst, $src}",
4278            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4279
4280 } // ExeDomain = SSEPackedInt
4281
4282 //===---------------------------------------------------------------------===//
4283 // SSE2 - Conditional Store
4284 //===---------------------------------------------------------------------===//
4285
4286 let ExeDomain = SSEPackedInt in {
4287
4288 let Uses = [EDI] in
4289 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4290            (ins VR128:$src, VR128:$mask),
4291            "maskmovdqu\t{$mask, $src|$src, $mask}",
4292            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4293 let Uses = [RDI] in
4294 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4295            (ins VR128:$src, VR128:$mask),
4296            "maskmovdqu\t{$mask, $src|$src, $mask}",
4297            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4298
4299 let Uses = [EDI] in
4300 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4301            "maskmovdqu\t{$mask, $src|$src, $mask}",
4302            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4303 let Uses = [RDI] in
4304 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4305            "maskmovdqu\t{$mask, $src|$src, $mask}",
4306            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4307
4308 } // ExeDomain = SSEPackedInt
4309
4310 //===---------------------------------------------------------------------===//
4311 // SSE2 - Move Doubleword
4312 //===---------------------------------------------------------------------===//
4313
4314 //===---------------------------------------------------------------------===//
4315 // Move Int Doubleword to Packed Double Int
4316 //
4317 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4318                       "movd\t{$src, $dst|$dst, $src}",
4319                       [(set VR128:$dst,
4320                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4321 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4322                       "movd\t{$src, $dst|$dst, $src}",
4323                       [(set VR128:$dst,
4324                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4325                       VEX;
4326 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4327                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4328                         [(set VR128:$dst,
4329                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4330 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4331                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4332                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4333
4334 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4335                       "movd\t{$src, $dst|$dst, $src}",
4336                       [(set VR128:$dst,
4337                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4338 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4339                       "movd\t{$src, $dst|$dst, $src}",
4340                       [(set VR128:$dst,
4341                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4342 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4343                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4344                         [(set VR128:$dst,
4345                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4346 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4347                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4348                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4349
4350 //===---------------------------------------------------------------------===//
4351 // Move Int Doubleword to Single Scalar
4352 //
4353 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4354                       "movd\t{$src, $dst|$dst, $src}",
4355                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4356
4357 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4358                       "movd\t{$src, $dst|$dst, $src}",
4359                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4360                       VEX;
4361 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4362                       "movd\t{$src, $dst|$dst, $src}",
4363                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4364
4365 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4366                       "movd\t{$src, $dst|$dst, $src}",
4367                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4368
4369 //===---------------------------------------------------------------------===//
4370 // Move Packed Doubleword Int to Packed Double Int
4371 //
4372 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4373                        "movd\t{$src, $dst|$dst, $src}",
4374                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4375                                         (iPTR 0)))]>, VEX;
4376 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4377                        (ins i32mem:$dst, VR128:$src),
4378                        "movd\t{$src, $dst|$dst, $src}",
4379                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4380                                      (iPTR 0))), addr:$dst)]>, VEX;
4381 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4382                        "movd\t{$src, $dst|$dst, $src}",
4383                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4384                                         (iPTR 0)))]>;
4385 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4386                        "movd\t{$src, $dst|$dst, $src}",
4387                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4388                                      (iPTR 0))), addr:$dst)]>;
4389
4390 //===---------------------------------------------------------------------===//
4391 // Move Packed Doubleword Int first element to Doubleword Int
4392 //
4393 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4394                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4395                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4396                                                            (iPTR 0)))]>,
4397                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4398
4399 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4400                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4401                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4402                                                          (iPTR 0)))]>;
4403
4404 //===---------------------------------------------------------------------===//
4405 // Bitcast FR64 <-> GR64
4406 //
4407 let Predicates = [HasAVX] in
4408 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4409                         "vmovq\t{$src, $dst|$dst, $src}",
4410                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4411                         VEX;
4412 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4413                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4414                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4415 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4416                          "movq\t{$src, $dst|$dst, $src}",
4417                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4418                          VEX;
4419
4420 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4421                        "movq\t{$src, $dst|$dst, $src}",
4422                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4423 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4424                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4425                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4426 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4427                        "movq\t{$src, $dst|$dst, $src}",
4428                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4429
4430 //===---------------------------------------------------------------------===//
4431 // Move Scalar Single to Double Int
4432 //
4433 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4434                       "movd\t{$src, $dst|$dst, $src}",
4435                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4436 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4437                       "movd\t{$src, $dst|$dst, $src}",
4438                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4439 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4440                       "movd\t{$src, $dst|$dst, $src}",
4441                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4442 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4443                       "movd\t{$src, $dst|$dst, $src}",
4444                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4445
4446 //===---------------------------------------------------------------------===//
4447 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4448 //
4449 let AddedComplexity = 15 in {
4450 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4451                        "movd\t{$src, $dst|$dst, $src}",
4452                        [(set VR128:$dst, (v4i32 (X86vzmovl
4453                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4454                                       VEX;
4455 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4456                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4457                        [(set VR128:$dst, (v2i64 (X86vzmovl
4458                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4459                                       VEX, VEX_W;
4460 }
4461 let AddedComplexity = 15 in {
4462 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4463                        "movd\t{$src, $dst|$dst, $src}",
4464                        [(set VR128:$dst, (v4i32 (X86vzmovl
4465                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4466 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4467                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4468                        [(set VR128:$dst, (v2i64 (X86vzmovl
4469                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4470 }
4471
4472 let AddedComplexity = 20 in {
4473 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4474                        "movd\t{$src, $dst|$dst, $src}",
4475                        [(set VR128:$dst,
4476                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4477                                                    (loadi32 addr:$src))))))]>,
4478                                                    VEX;
4479 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4480                        "movd\t{$src, $dst|$dst, $src}",
4481                        [(set VR128:$dst,
4482                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4483                                                    (loadi32 addr:$src))))))]>;
4484 }
4485
4486 let Predicates = [HasAVX] in {
4487   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4488   let AddedComplexity = 20 in {
4489     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4490               (VMOVZDI2PDIrm addr:$src)>;
4491     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4492               (VMOVZDI2PDIrm addr:$src)>;
4493   }
4494   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4495   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4496                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4497             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4498   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4499                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4500             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4501 }
4502
4503 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4504   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4505             (MOVZDI2PDIrm addr:$src)>;
4506   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4507             (MOVZDI2PDIrm addr:$src)>;
4508 }
4509
4510 // These are the correct encodings of the instructions so that we know how to
4511 // read correct assembly, even though we continue to emit the wrong ones for
4512 // compatibility with Darwin's buggy assembler.
4513 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4514                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4515 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4516                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4517 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4518                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4519 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4520                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4521 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4522                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4523 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4524                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4525
4526 //===---------------------------------------------------------------------===//
4527 // SSE2 - Move Quadword
4528 //===---------------------------------------------------------------------===//
4529
4530 //===---------------------------------------------------------------------===//
4531 // Move Quadword Int to Packed Quadword Int
4532 //
4533 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4534                     "vmovq\t{$src, $dst|$dst, $src}",
4535                     [(set VR128:$dst,
4536                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4537                     VEX, Requires<[HasAVX]>;
4538 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4539                     "movq\t{$src, $dst|$dst, $src}",
4540                     [(set VR128:$dst,
4541                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4542                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4543
4544 //===---------------------------------------------------------------------===//
4545 // Move Packed Quadword Int to Quadword Int
4546 //
4547 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4548                       "movq\t{$src, $dst|$dst, $src}",
4549                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4550                                     (iPTR 0))), addr:$dst)]>, VEX;
4551 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4552                       "movq\t{$src, $dst|$dst, $src}",
4553                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4554                                     (iPTR 0))), addr:$dst)]>;
4555
4556 //===---------------------------------------------------------------------===//
4557 // Store / copy lower 64-bits of a XMM register.
4558 //
4559 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4560                      "movq\t{$src, $dst|$dst, $src}",
4561                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4562 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4563                      "movq\t{$src, $dst|$dst, $src}",
4564                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4565
4566 let AddedComplexity = 20 in
4567 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4568                      "vmovq\t{$src, $dst|$dst, $src}",
4569                      [(set VR128:$dst,
4570                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4571                                                  (loadi64 addr:$src))))))]>,
4572                      XS, VEX, Requires<[HasAVX]>;
4573
4574 let AddedComplexity = 20 in
4575 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4576                      "movq\t{$src, $dst|$dst, $src}",
4577                      [(set VR128:$dst,
4578                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4579                                                  (loadi64 addr:$src))))))]>,
4580                      XS, Requires<[HasSSE2]>;
4581
4582 let Predicates = [HasAVX], AddedComplexity = 20 in {
4583   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4584             (VMOVZQI2PQIrm addr:$src)>;
4585   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4586             (VMOVZQI2PQIrm addr:$src)>;
4587   def : Pat<(v2i64 (X86vzload addr:$src)),
4588             (VMOVZQI2PQIrm addr:$src)>;
4589 }
4590
4591 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4592   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4593             (MOVZQI2PQIrm addr:$src)>;
4594   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4595             (MOVZQI2PQIrm addr:$src)>;
4596   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4597 }
4598
4599 let Predicates = [HasAVX] in {
4600 def : Pat<(v4i64 (X86vzload addr:$src)),
4601           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4602 }
4603
4604 //===---------------------------------------------------------------------===//
4605 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4606 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4607 //
4608 let AddedComplexity = 15 in
4609 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4610                         "vmovq\t{$src, $dst|$dst, $src}",
4611                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4612                       XS, VEX, Requires<[HasAVX]>;
4613 let AddedComplexity = 15 in
4614 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4615                         "movq\t{$src, $dst|$dst, $src}",
4616                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4617                       XS, Requires<[HasSSE2]>;
4618
4619 let AddedComplexity = 20 in
4620 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4621                         "vmovq\t{$src, $dst|$dst, $src}",
4622                     [(set VR128:$dst, (v2i64 (X86vzmovl
4623                                              (loadv2i64 addr:$src))))]>,
4624                       XS, VEX, Requires<[HasAVX]>;
4625 let AddedComplexity = 20 in {
4626 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4627                         "movq\t{$src, $dst|$dst, $src}",
4628                     [(set VR128:$dst, (v2i64 (X86vzmovl
4629                                              (loadv2i64 addr:$src))))]>,
4630                       XS, Requires<[HasSSE2]>;
4631 }
4632
4633 let AddedComplexity = 20 in {
4634   let Predicates = [HasAVX] in {
4635     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4636               (VMOVZPQILo2PQIrm addr:$src)>;
4637     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4638               (VMOVZPQILo2PQIrr VR128:$src)>;
4639   }
4640   let Predicates = [HasSSE2] in {
4641     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4642               (MOVZPQILo2PQIrm addr:$src)>;
4643     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4644               (MOVZPQILo2PQIrr VR128:$src)>;
4645   }
4646 }
4647
4648 // Instructions to match in the assembler
4649 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4650                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4651 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4652                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4653 // Recognize "movd" with GR64 destination, but encode as a "movq"
4654 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4655                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4656
4657 // Instructions for the disassembler
4658 // xr = XMM register
4659 // xm = mem64
4660
4661 let Predicates = [HasAVX] in
4662 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4663                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4664 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4665                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4666
4667 //===---------------------------------------------------------------------===//
4668 // SSE3 - Conversion Instructions
4669 //===---------------------------------------------------------------------===//
4670
4671 // Convert Packed Double FP to Packed DW Integers
4672 let Predicates = [HasAVX] in {
4673 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4674 // register, but the same isn't true when using memory operands instead.
4675 // Provide other assembly rr and rm forms to address this explicitly.
4676 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4677                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4678 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4679                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4680
4681 // XMM only
4682 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4683                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4684 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4685                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4686
4687 // YMM only
4688 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4689                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4690 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4691                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4692 }
4693
4694 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4695                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4696 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4697                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4698
4699 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4700           (VCVTPD2DQYrr VR256:$src)>;
4701 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4702           (VCVTPD2DQYrm addr:$src)>;
4703
4704 // Convert Packed DW Integers to Packed Double FP
4705 let Predicates = [HasAVX] in {
4706 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4707                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4708 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4709                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4710 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4711                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4712 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4713                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4714 }
4715
4716 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4717                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4718 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4719                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4720
4721 // AVX 256-bit register conversion intrinsics
4722 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4723            (VCVTDQ2PDYrr VR128:$src)>;
4724 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4725            (VCVTDQ2PDYrm addr:$src)>;
4726
4727 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4728           (VCVTPD2DQYrr VR256:$src)>;
4729 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4730           (VCVTPD2DQYrm addr:$src)>;
4731
4732 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4733           (VCVTDQ2PDYrr VR128:$src)>;
4734 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4735           (VCVTDQ2PDYrm addr:$src)>;
4736
4737 //===---------------------------------------------------------------------===//
4738 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4739 //===---------------------------------------------------------------------===//
4740 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4741                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4742                               X86MemOperand x86memop> {
4743 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4744                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4745                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4746 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4747                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4748                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4749 }
4750
4751 let Predicates = [HasAVX] in {
4752   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4753                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4754   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4755                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4756   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4757                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4758   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4759                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4760 }
4761 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4762                                    memopv4f32, f128mem>;
4763 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4764                                    memopv4f32, f128mem>;
4765
4766 let Predicates = [HasAVX] in {
4767   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4768             (VMOVSHDUPrr VR128:$src)>;
4769   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4770             (VMOVSHDUPrm addr:$src)>;
4771   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4772             (VMOVSLDUPrr VR128:$src)>;
4773   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4774             (VMOVSLDUPrm addr:$src)>;
4775   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4776             (VMOVSHDUPYrr VR256:$src)>;
4777   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4778             (VMOVSHDUPYrm addr:$src)>;
4779   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4780             (VMOVSLDUPYrr VR256:$src)>;
4781   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4782             (VMOVSLDUPYrm addr:$src)>;
4783 }
4784
4785 let Predicates = [HasSSE3] in {
4786   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4787             (MOVSHDUPrr VR128:$src)>;
4788   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4789             (MOVSHDUPrm addr:$src)>;
4790   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4791             (MOVSLDUPrr VR128:$src)>;
4792   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4793             (MOVSLDUPrm addr:$src)>;
4794 }
4795
4796 //===---------------------------------------------------------------------===//
4797 // SSE3 - Replicate Double FP - MOVDDUP
4798 //===---------------------------------------------------------------------===//
4799
4800 multiclass sse3_replicate_dfp<string OpcodeStr> {
4801 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4802                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4803                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4804 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4805                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4806                     [(set VR128:$dst,
4807                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4808                                       (undef))))]>;
4809 }
4810
4811 // FIXME: Merge with above classe when there're patterns for the ymm version
4812 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4813 let Predicates = [HasAVX] in {
4814   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4815                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4816                       []>;
4817   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4818                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4819                       []>;
4820   }
4821 }
4822
4823 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4824 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4825 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4826
4827 let Predicates = [HasAVX] in {
4828   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4829                    (undef)),
4830             (VMOVDDUPrm addr:$src)>;
4831   let AddedComplexity = 5 in {
4832   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4833   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4834             (VMOVDDUPrm addr:$src)>;
4835   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4836   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4837             (VMOVDDUPrm addr:$src)>;
4838   }
4839   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4840             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4841   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4842             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4843   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4844             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4845   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4846             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4847   def : Pat<(X86Movddup (bc_v2f64
4848                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4849             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4850
4851   // 256-bit version
4852   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4853             (VMOVDDUPYrm addr:$src)>;
4854   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4855             (VMOVDDUPYrm addr:$src)>;
4856   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4857             (VMOVDDUPYrm addr:$src)>;
4858   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4859             (VMOVDDUPYrm addr:$src)>;
4860   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4861             (VMOVDDUPYrr VR256:$src)>;
4862   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4863             (VMOVDDUPYrr VR256:$src)>;
4864 }
4865
4866 let Predicates = [HasSSE3] in {
4867   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4868                    (undef)),
4869             (MOVDDUPrm addr:$src)>;
4870   let AddedComplexity = 5 in {
4871   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4872   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4873             (MOVDDUPrm addr:$src)>;
4874   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4875   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4876             (MOVDDUPrm addr:$src)>;
4877   }
4878   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4879             (MOVDDUPrm addr:$src)>;
4880   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4881             (MOVDDUPrm addr:$src)>;
4882   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4883             (MOVDDUPrm addr:$src)>;
4884   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4885             (MOVDDUPrm addr:$src)>;
4886   def : Pat<(X86Movddup (bc_v2f64
4887                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4888             (MOVDDUPrm addr:$src)>;
4889 }
4890
4891 //===---------------------------------------------------------------------===//
4892 // SSE3 - Move Unaligned Integer
4893 //===---------------------------------------------------------------------===//
4894
4895 let Predicates = [HasAVX] in {
4896   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4897                    "vlddqu\t{$src, $dst|$dst, $src}",
4898                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4899   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4900                    "vlddqu\t{$src, $dst|$dst, $src}",
4901                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4902 }
4903 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4904                    "lddqu\t{$src, $dst|$dst, $src}",
4905                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4906
4907 //===---------------------------------------------------------------------===//
4908 // SSE3 - Arithmetic
4909 //===---------------------------------------------------------------------===//
4910
4911 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4912                        X86MemOperand x86memop, bit Is2Addr = 1> {
4913   def rr : I<0xD0, MRMSrcReg,
4914        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4915        !if(Is2Addr,
4916            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4917            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4918        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4919   def rm : I<0xD0, MRMSrcMem,
4920        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4921        !if(Is2Addr,
4922            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4923            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4924        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4925 }
4926
4927 let Predicates = [HasAVX] in {
4928   let ExeDomain = SSEPackedSingle in {
4929     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4930                                  f128mem, 0>, TB, XD, VEX_4V;
4931     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4932                                  f256mem, 0>, TB, XD, VEX_4V;
4933   }
4934   let ExeDomain = SSEPackedDouble in {
4935     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4936                                  f128mem, 0>, TB, OpSize, VEX_4V;
4937     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4938                                  f256mem, 0>, TB, OpSize, VEX_4V;
4939   }
4940 }
4941 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
4942   let ExeDomain = SSEPackedSingle in
4943   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4944                               f128mem>, TB, XD;
4945   let ExeDomain = SSEPackedDouble in
4946   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4947                               f128mem>, TB, OpSize;
4948 }
4949
4950 //===---------------------------------------------------------------------===//
4951 // SSE3 Instructions
4952 //===---------------------------------------------------------------------===//
4953
4954 // Horizontal ops
4955 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4956                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4957   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4958        !if(Is2Addr,
4959          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4960          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4961       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4962
4963   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4964        !if(Is2Addr,
4965          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4966          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4967       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4968 }
4969 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4970                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4971   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4972        !if(Is2Addr,
4973          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4974          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4975       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4976
4977   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4978        !if(Is2Addr,
4979          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4980          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4981       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4982 }
4983
4984 let Predicates = [HasAVX] in {
4985   let ExeDomain = SSEPackedSingle in {
4986     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4987                             X86fhadd, 0>, VEX_4V;
4988     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4989                             X86fhsub, 0>, VEX_4V;
4990     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4991                             X86fhadd, 0>, VEX_4V;
4992     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4993                             X86fhsub, 0>, VEX_4V;
4994   }
4995   let ExeDomain = SSEPackedDouble in {
4996     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4997                             X86fhadd, 0>, VEX_4V;
4998     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4999                             X86fhsub, 0>, VEX_4V;
5000     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5001                             X86fhadd, 0>, VEX_4V;
5002     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5003                             X86fhsub, 0>, VEX_4V;
5004   }
5005 }
5006
5007 let Constraints = "$src1 = $dst" in {
5008   let ExeDomain = SSEPackedSingle in {
5009     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5010     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5011   }
5012   let ExeDomain = SSEPackedDouble in {
5013     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5014     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5015   }
5016 }
5017
5018 //===---------------------------------------------------------------------===//
5019 // SSSE3 - Packed Absolute Instructions
5020 //===---------------------------------------------------------------------===//
5021
5022
5023 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5024 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5025                             Intrinsic IntId128> {
5026   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5027                     (ins VR128:$src),
5028                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5029                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5030                     OpSize;
5031
5032   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5033                     (ins i128mem:$src),
5034                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5035                     [(set VR128:$dst,
5036                       (IntId128
5037                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5038 }
5039
5040 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5041 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5042                               Intrinsic IntId256> {
5043   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5044                     (ins VR256:$src),
5045                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5046                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5047                     OpSize;
5048
5049   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5050                     (ins i256mem:$src),
5051                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5052                     [(set VR256:$dst,
5053                       (IntId256
5054                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5055 }
5056
5057 let Predicates = [HasAVX] in {
5058   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5059                                   int_x86_ssse3_pabs_b_128>, VEX;
5060   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5061                                   int_x86_ssse3_pabs_w_128>, VEX;
5062   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5063                                   int_x86_ssse3_pabs_d_128>, VEX;
5064 }
5065
5066 let Predicates = [HasAVX2] in {
5067   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5068                                     int_x86_avx2_pabs_b>, VEX;
5069   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5070                                     int_x86_avx2_pabs_w>, VEX;
5071   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5072                                     int_x86_avx2_pabs_d>, VEX;
5073 }
5074
5075 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5076                               int_x86_ssse3_pabs_b_128>;
5077 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5078                               int_x86_ssse3_pabs_w_128>;
5079 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5080                               int_x86_ssse3_pabs_d_128>;
5081
5082 //===---------------------------------------------------------------------===//
5083 // SSSE3 - Packed Binary Operator Instructions
5084 //===---------------------------------------------------------------------===//
5085
5086 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5087 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5088                              Intrinsic IntId128, bit Is2Addr = 1> {
5089   let isCommutable = 1 in
5090   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5091        (ins VR128:$src1, VR128:$src2),
5092        !if(Is2Addr,
5093          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5094          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5095        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5096        OpSize;
5097   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5098        (ins VR128:$src1, i128mem:$src2),
5099        !if(Is2Addr,
5100          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5101          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5102        [(set VR128:$dst,
5103          (IntId128 VR128:$src1,
5104           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5105 }
5106
5107 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5108                                Intrinsic IntId256> {
5109   let isCommutable = 1 in
5110   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5111        (ins VR256:$src1, VR256:$src2),
5112        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5113        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5114        OpSize;
5115   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5116        (ins VR256:$src1, i256mem:$src2),
5117        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5118        [(set VR256:$dst,
5119          (IntId256 VR256:$src1,
5120           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5121 }
5122
5123 let ImmT = NoImm, Predicates = [HasAVX] in {
5124 let isCommutable = 0 in {
5125   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5126                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5127   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5128                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5129   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5130                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5131   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5132                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5133   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5134                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5135   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5136                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5137   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5138                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5139   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5140                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5141   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5142                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5143   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5144                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5145   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5146                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5147 }
5148 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5149                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5150 }
5151
5152 let ImmT = NoImm, Predicates = [HasAVX2] in {
5153 let isCommutable = 0 in {
5154   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5155                                         int_x86_avx2_phadd_w>, VEX_4V;
5156   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5157                                         int_x86_avx2_phadd_d>, VEX_4V;
5158   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5159                                         int_x86_avx2_phadd_sw>, VEX_4V;
5160   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5161                                         int_x86_avx2_phsub_w>, VEX_4V;
5162   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5163                                         int_x86_avx2_phsub_d>, VEX_4V;
5164   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5165                                         int_x86_avx2_phsub_sw>, VEX_4V;
5166   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5167                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5168   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5169                                         int_x86_avx2_pshuf_b>, VEX_4V;
5170   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5171                                         int_x86_avx2_psign_b>, VEX_4V;
5172   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5173                                         int_x86_avx2_psign_w>, VEX_4V;
5174   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5175                                         int_x86_avx2_psign_d>, VEX_4V;
5176 }
5177 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5178                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5179 }
5180
5181 // None of these have i8 immediate fields.
5182 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5183 let isCommutable = 0 in {
5184   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5185                                      int_x86_ssse3_phadd_w_128>;
5186   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5187                                      int_x86_ssse3_phadd_d_128>;
5188   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5189                                      int_x86_ssse3_phadd_sw_128>;
5190   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5191                                      int_x86_ssse3_phsub_w_128>;
5192   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5193                                      int_x86_ssse3_phsub_d_128>;
5194   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5195                                      int_x86_ssse3_phsub_sw_128>;
5196   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5197                                      int_x86_ssse3_pmadd_ub_sw_128>;
5198   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5199                                      int_x86_ssse3_pshuf_b_128>;
5200   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5201                                      int_x86_ssse3_psign_b_128>;
5202   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5203                                      int_x86_ssse3_psign_w_128>;
5204   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5205                                        int_x86_ssse3_psign_d_128>;
5206 }
5207 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5208                                      int_x86_ssse3_pmul_hr_sw_128>;
5209 }
5210
5211 let Predicates = [HasAVX] in {
5212   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5213             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5214   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5215             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5216
5217   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5218             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5219   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5220             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5221   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5222             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5223
5224   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5225             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5226   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5227             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5228   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5229             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5230   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5231             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5232 }
5233
5234 let Predicates = [HasAVX2] in {
5235   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5236             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5237   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5238             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5239   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5240             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5241
5242   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5243             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5244   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5245             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5246   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5247             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5248   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5249             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5250 }
5251
5252 let Predicates = [HasSSSE3] in {
5253   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5254             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5255   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5256             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5257
5258   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5259             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5260   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5261             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5262   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5263             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5264
5265   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5266             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5267   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5268             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5269   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5270             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5271   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5272             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5273 }
5274
5275 //===---------------------------------------------------------------------===//
5276 // SSSE3 - Packed Align Instruction Patterns
5277 //===---------------------------------------------------------------------===//
5278
5279 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5280   let neverHasSideEffects = 1 in {
5281   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5282       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5283       !if(Is2Addr,
5284         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5285         !strconcat(asm,
5286                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5287       []>, OpSize;
5288   let mayLoad = 1 in
5289   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5290       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5291       !if(Is2Addr,
5292         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5293         !strconcat(asm,
5294                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5295       []>, OpSize;
5296   }
5297 }
5298
5299 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5300   let neverHasSideEffects = 1 in {
5301   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5302       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5303       !strconcat(asm,
5304                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5305       []>, OpSize;
5306   let mayLoad = 1 in
5307   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5308       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5309       !strconcat(asm,
5310                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5311       []>, OpSize;
5312   }
5313 }
5314
5315 let Predicates = [HasAVX] in
5316   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5317 let Predicates = [HasAVX2] in
5318   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5319 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5320   defm PALIGN : ssse3_palign<"palignr">;
5321
5322 let Predicates = [HasAVX2] in {
5323 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5324           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5325 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5326           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5327 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5328           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5329 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5330           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5331 }
5332
5333 let Predicates = [HasAVX] in {
5334 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5335           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5336 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5337           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5338 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5339           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5340 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5341           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5342 }
5343
5344 let Predicates = [HasSSSE3] in {
5345 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5346           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5347 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5348           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5349 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5350           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5351 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5352           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5353 }
5354
5355 //===---------------------------------------------------------------------===//
5356 // SSSE3 - Thread synchronization
5357 //===---------------------------------------------------------------------===//
5358
5359 let usesCustomInserter = 1 in {
5360 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5361                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5362                 Requires<[HasSSE3]>;
5363 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5364                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5365                 Requires<[HasSSE3]>;
5366 }
5367
5368 let Uses = [EAX, ECX, EDX] in
5369 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5370                  Requires<[HasSSE3]>;
5371 let Uses = [ECX, EAX] in
5372 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5373                 Requires<[HasSSE3]>;
5374
5375 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5376 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5377
5378 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5379       Requires<[In32BitMode]>;
5380 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5381       Requires<[In64BitMode]>;
5382
5383 //===----------------------------------------------------------------------===//
5384 // SSE4.1 - Packed Move with Sign/Zero Extend
5385 //===----------------------------------------------------------------------===//
5386
5387 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5388   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5389                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5390                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5391
5392   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5393                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5394        [(set VR128:$dst,
5395          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5396        OpSize;
5397 }
5398
5399 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5400                                  Intrinsic IntId> {
5401   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5402                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5403                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5404
5405   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5406                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5407                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5408 }
5409
5410 let Predicates = [HasAVX] in {
5411 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5412                                      VEX;
5413 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5414                                      VEX;
5415 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5416                                      VEX;
5417 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5418                                      VEX;
5419 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5420                                      VEX;
5421 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5422                                      VEX;
5423 }
5424
5425 let Predicates = [HasAVX2] in {
5426 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5427                                         int_x86_avx2_pmovsxbw>, VEX;
5428 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5429                                         int_x86_avx2_pmovsxwd>, VEX;
5430 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5431                                         int_x86_avx2_pmovsxdq>, VEX;
5432 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5433                                         int_x86_avx2_pmovzxbw>, VEX;
5434 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5435                                         int_x86_avx2_pmovzxwd>, VEX;
5436 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5437                                         int_x86_avx2_pmovzxdq>, VEX;
5438 }
5439
5440 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5441 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5442 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5443 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5444 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5445 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5446
5447 let Predicates = [HasAVX] in {
5448   // Common patterns involving scalar load.
5449   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5450             (VPMOVSXBWrm addr:$src)>;
5451   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5452             (VPMOVSXBWrm addr:$src)>;
5453
5454   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5455             (VPMOVSXWDrm addr:$src)>;
5456   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5457             (VPMOVSXWDrm addr:$src)>;
5458
5459   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5460             (VPMOVSXDQrm addr:$src)>;
5461   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5462             (VPMOVSXDQrm addr:$src)>;
5463
5464   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5465             (VPMOVZXBWrm addr:$src)>;
5466   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5467             (VPMOVZXBWrm addr:$src)>;
5468
5469   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5470             (VPMOVZXWDrm addr:$src)>;
5471   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5472             (VPMOVZXWDrm addr:$src)>;
5473
5474   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5475             (VPMOVZXDQrm addr:$src)>;
5476   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5477             (VPMOVZXDQrm addr:$src)>;
5478 }
5479
5480 let Predicates = [HasSSE41] in {
5481   // Common patterns involving scalar load.
5482   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5483             (PMOVSXBWrm addr:$src)>;
5484   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5485             (PMOVSXBWrm addr:$src)>;
5486
5487   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5488             (PMOVSXWDrm addr:$src)>;
5489   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5490             (PMOVSXWDrm addr:$src)>;
5491
5492   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5493             (PMOVSXDQrm addr:$src)>;
5494   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5495             (PMOVSXDQrm addr:$src)>;
5496
5497   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5498             (PMOVZXBWrm addr:$src)>;
5499   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5500             (PMOVZXBWrm addr:$src)>;
5501
5502   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5503             (PMOVZXWDrm addr:$src)>;
5504   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5505             (PMOVZXWDrm addr:$src)>;
5506
5507   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5508             (PMOVZXDQrm addr:$src)>;
5509   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5510             (PMOVZXDQrm addr:$src)>;
5511 }
5512
5513
5514 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5515   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5516                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5517                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5518
5519   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5520                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5521        [(set VR128:$dst,
5522          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5523           OpSize;
5524 }
5525
5526 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5527                                  Intrinsic IntId> {
5528   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5529                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5530                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5531
5532   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5533                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5534        [(set VR256:$dst,
5535          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5536           OpSize;
5537 }
5538
5539 let Predicates = [HasAVX] in {
5540 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5541                                      VEX;
5542 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5543                                      VEX;
5544 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5545                                      VEX;
5546 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5547                                      VEX;
5548 }
5549
5550 let Predicates = [HasAVX2] in {
5551 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5552                                        int_x86_avx2_pmovsxbd>, VEX;
5553 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5554                                        int_x86_avx2_pmovsxwq>, VEX;
5555 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5556                                        int_x86_avx2_pmovzxbd>, VEX;
5557 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5558                                        int_x86_avx2_pmovzxwq>, VEX;
5559 }
5560
5561 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5562 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5563 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5564 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5565
5566 let Predicates = [HasAVX] in {
5567   // Common patterns involving scalar load
5568   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5569             (VPMOVSXBDrm addr:$src)>;
5570   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5571             (VPMOVSXWQrm addr:$src)>;
5572
5573   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5574             (VPMOVZXBDrm addr:$src)>;
5575   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5576             (VPMOVZXWQrm addr:$src)>;
5577 }
5578
5579 let Predicates = [HasSSE41] in {
5580   // Common patterns involving scalar load
5581   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5582             (PMOVSXBDrm addr:$src)>;
5583   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5584             (PMOVSXWQrm addr:$src)>;
5585
5586   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5587             (PMOVZXBDrm addr:$src)>;
5588   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5589             (PMOVZXWQrm addr:$src)>;
5590 }
5591
5592 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5593   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5594                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5595                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5596
5597   // Expecting a i16 load any extended to i32 value.
5598   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5599                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5600                  [(set VR128:$dst, (IntId (bitconvert
5601                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5602                  OpSize;
5603 }
5604
5605 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5606                                  Intrinsic IntId> {
5607   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5608                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5609                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5610
5611   // Expecting a i16 load any extended to i32 value.
5612   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5613                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5614                   [(set VR256:$dst, (IntId (bitconvert
5615                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5616                   OpSize;
5617 }
5618
5619 let Predicates = [HasAVX] in {
5620 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5621                                      VEX;
5622 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5623                                      VEX;
5624 }
5625 let Predicates = [HasAVX2] in {
5626 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5627                                        int_x86_avx2_pmovsxbq>, VEX;
5628 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5629                                        int_x86_avx2_pmovzxbq>, VEX;
5630 }
5631 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5632 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5633
5634 let Predicates = [HasAVX] in {
5635   // Common patterns involving scalar load
5636   def : Pat<(int_x86_sse41_pmovsxbq
5637               (bitconvert (v4i32 (X86vzmovl
5638                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5639             (VPMOVSXBQrm addr:$src)>;
5640
5641   def : Pat<(int_x86_sse41_pmovzxbq
5642               (bitconvert (v4i32 (X86vzmovl
5643                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5644             (VPMOVZXBQrm addr:$src)>;
5645 }
5646
5647 let Predicates = [HasSSE41] in {
5648   // Common patterns involving scalar load
5649   def : Pat<(int_x86_sse41_pmovsxbq
5650               (bitconvert (v4i32 (X86vzmovl
5651                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5652             (PMOVSXBQrm addr:$src)>;
5653
5654   def : Pat<(int_x86_sse41_pmovzxbq
5655               (bitconvert (v4i32 (X86vzmovl
5656                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5657             (PMOVZXBQrm addr:$src)>;
5658 }
5659
5660 //===----------------------------------------------------------------------===//
5661 // SSE4.1 - Extract Instructions
5662 //===----------------------------------------------------------------------===//
5663
5664 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5665 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5666   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5667                  (ins VR128:$src1, i32i8imm:$src2),
5668                  !strconcat(OpcodeStr,
5669                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5670                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5671                  OpSize;
5672   let neverHasSideEffects = 1, mayStore = 1 in
5673   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5674                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5675                  !strconcat(OpcodeStr,
5676                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5677                  []>, OpSize;
5678 // FIXME:
5679 // There's an AssertZext in the way of writing the store pattern
5680 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5681 }
5682
5683 let Predicates = [HasAVX] in {
5684   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5685   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5686          (ins VR128:$src1, i32i8imm:$src2),
5687          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5688 }
5689
5690 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5691
5692
5693 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5694 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5695   let neverHasSideEffects = 1, mayStore = 1 in
5696   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5697                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5698                  !strconcat(OpcodeStr,
5699                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5700                  []>, OpSize;
5701 // FIXME:
5702 // There's an AssertZext in the way of writing the store pattern
5703 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5704 }
5705
5706 let Predicates = [HasAVX] in
5707   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5708
5709 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5710
5711
5712 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5713 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5714   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5715                  (ins VR128:$src1, i32i8imm:$src2),
5716                  !strconcat(OpcodeStr,
5717                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5718                  [(set GR32:$dst,
5719                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5720   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5721                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5722                  !strconcat(OpcodeStr,
5723                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5724                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5725                           addr:$dst)]>, OpSize;
5726 }
5727
5728 let Predicates = [HasAVX] in
5729   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5730
5731 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5732
5733 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5734 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5735   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5736                  (ins VR128:$src1, i32i8imm:$src2),
5737                  !strconcat(OpcodeStr,
5738                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5739                  [(set GR64:$dst,
5740                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5741   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5742                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5743                  !strconcat(OpcodeStr,
5744                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5745                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5746                           addr:$dst)]>, OpSize, REX_W;
5747 }
5748
5749 let Predicates = [HasAVX] in
5750   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5751
5752 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5753
5754 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5755 /// destination
5756 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5757   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5758                  (ins VR128:$src1, i32i8imm:$src2),
5759                  !strconcat(OpcodeStr,
5760                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5761                  [(set GR32:$dst,
5762                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5763            OpSize;
5764   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5765                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5766                  !strconcat(OpcodeStr,
5767                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5768                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5769                           addr:$dst)]>, OpSize;
5770 }
5771
5772 let ExeDomain = SSEPackedSingle in {
5773   let Predicates = [HasAVX] in {
5774     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5775     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5776                     (ins VR128:$src1, i32i8imm:$src2),
5777                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5778                     []>, OpSize, VEX;
5779   }
5780   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5781 }
5782
5783 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5784 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5785                                               imm:$src2))),
5786                  addr:$dst),
5787           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5788           Requires<[HasAVX]>;
5789 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5790                                               imm:$src2))),
5791                  addr:$dst),
5792           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5793           Requires<[HasSSE41]>;
5794
5795 //===----------------------------------------------------------------------===//
5796 // SSE4.1 - Insert Instructions
5797 //===----------------------------------------------------------------------===//
5798
5799 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5800   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5801       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5802       !if(Is2Addr,
5803         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5804         !strconcat(asm,
5805                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5806       [(set VR128:$dst,
5807         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5808   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5809       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5810       !if(Is2Addr,
5811         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5812         !strconcat(asm,
5813                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5814       [(set VR128:$dst,
5815         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5816                    imm:$src3))]>, OpSize;
5817 }
5818
5819 let Predicates = [HasAVX] in
5820   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5821 let Constraints = "$src1 = $dst" in
5822   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5823
5824 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5825   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5826       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5827       !if(Is2Addr,
5828         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5829         !strconcat(asm,
5830                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5831       [(set VR128:$dst,
5832         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5833       OpSize;
5834   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5835       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5836       !if(Is2Addr,
5837         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5838         !strconcat(asm,
5839                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5840       [(set VR128:$dst,
5841         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5842                           imm:$src3)))]>, OpSize;
5843 }
5844
5845 let Predicates = [HasAVX] in
5846   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5847 let Constraints = "$src1 = $dst" in
5848   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5849
5850 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5851   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5852       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5853       !if(Is2Addr,
5854         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5855         !strconcat(asm,
5856                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5857       [(set VR128:$dst,
5858         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5859       OpSize;
5860   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5861       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5862       !if(Is2Addr,
5863         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5864         !strconcat(asm,
5865                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5866       [(set VR128:$dst,
5867         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5868                           imm:$src3)))]>, OpSize;
5869 }
5870
5871 let Predicates = [HasAVX] in
5872   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5873 let Constraints = "$src1 = $dst" in
5874   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5875
5876 // insertps has a few different modes, there's the first two here below which
5877 // are optimized inserts that won't zero arbitrary elements in the destination
5878 // vector. The next one matches the intrinsic and could zero arbitrary elements
5879 // in the target vector.
5880 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5881   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5882       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5883       !if(Is2Addr,
5884         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5885         !strconcat(asm,
5886                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5887       [(set VR128:$dst,
5888         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5889       OpSize;
5890   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5891       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5892       !if(Is2Addr,
5893         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5894         !strconcat(asm,
5895                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5896       [(set VR128:$dst,
5897         (X86insrtps VR128:$src1,
5898                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5899                     imm:$src3))]>, OpSize;
5900 }
5901
5902 let ExeDomain = SSEPackedSingle in {
5903   let Predicates = [HasAVX] in
5904     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5905   let Constraints = "$src1 = $dst" in
5906     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5907 }
5908
5909 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5910           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5911           Requires<[HasAVX]>;
5912 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5913           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5914           Requires<[HasSSE41]>;
5915
5916 //===----------------------------------------------------------------------===//
5917 // SSE4.1 - Round Instructions
5918 //===----------------------------------------------------------------------===//
5919
5920 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5921                             X86MemOperand x86memop, RegisterClass RC,
5922                             PatFrag mem_frag32, PatFrag mem_frag64,
5923                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5924 let ExeDomain = SSEPackedSingle in {
5925   // Intrinsic operation, reg.
5926   // Vector intrinsic operation, reg
5927   def PSr : SS4AIi8<opcps, MRMSrcReg,
5928                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5929                     !strconcat(OpcodeStr,
5930                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5931                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5932                     OpSize;
5933
5934   // Vector intrinsic operation, mem
5935   def PSm : SS4AIi8<opcps, MRMSrcMem,
5936                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5937                     !strconcat(OpcodeStr,
5938                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5939                     [(set RC:$dst,
5940                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5941                     OpSize;
5942 } // ExeDomain = SSEPackedSingle
5943
5944 let ExeDomain = SSEPackedDouble in {
5945   // Vector intrinsic operation, reg
5946   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5947                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5948                     !strconcat(OpcodeStr,
5949                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5950                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5951                     OpSize;
5952
5953   // Vector intrinsic operation, mem
5954   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5955                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5956                     !strconcat(OpcodeStr,
5957                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5958                     [(set RC:$dst,
5959                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5960                     OpSize;
5961 } // ExeDomain = SSEPackedDouble
5962 }
5963
5964 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5965                             string OpcodeStr,
5966                             Intrinsic F32Int,
5967                             Intrinsic F64Int, bit Is2Addr = 1> {
5968 let ExeDomain = GenericDomain in {
5969   // Operation, reg.
5970   def SSr : SS4AIi8<opcss, MRMSrcReg,
5971       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
5972       !if(Is2Addr,
5973           !strconcat(OpcodeStr,
5974               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5975           !strconcat(OpcodeStr,
5976               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5977       []>, OpSize;
5978
5979   // Intrinsic operation, reg.
5980   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
5981         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5982         !if(Is2Addr,
5983             !strconcat(OpcodeStr,
5984                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5985             !strconcat(OpcodeStr,
5986                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5987         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5988         OpSize;
5989
5990   // Intrinsic operation, mem.
5991   def SSm : SS4AIi8<opcss, MRMSrcMem,
5992         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5993         !if(Is2Addr,
5994             !strconcat(OpcodeStr,
5995                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5996             !strconcat(OpcodeStr,
5997                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5998         [(set VR128:$dst,
5999              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6000         OpSize;
6001
6002   // Operation, reg.
6003   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6004         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6005         !if(Is2Addr,
6006             !strconcat(OpcodeStr,
6007                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6008             !strconcat(OpcodeStr,
6009                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6010         []>, OpSize;
6011
6012   // Intrinsic operation, reg.
6013   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6014         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6015         !if(Is2Addr,
6016             !strconcat(OpcodeStr,
6017                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6018             !strconcat(OpcodeStr,
6019                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6020         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6021         OpSize;
6022
6023   // Intrinsic operation, mem.
6024   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6025         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6026         !if(Is2Addr,
6027             !strconcat(OpcodeStr,
6028                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6029             !strconcat(OpcodeStr,
6030                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6031         [(set VR128:$dst,
6032               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6033         OpSize;
6034 } // ExeDomain = GenericDomain
6035 }
6036
6037 // FP round - roundss, roundps, roundsd, roundpd
6038 let Predicates = [HasAVX] in {
6039   // Intrinsic form
6040   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6041                                   memopv4f32, memopv2f64,
6042                                   int_x86_sse41_round_ps,
6043                                   int_x86_sse41_round_pd>, VEX;
6044   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6045                                   memopv8f32, memopv4f64,
6046                                   int_x86_avx_round_ps_256,
6047                                   int_x86_avx_round_pd_256>, VEX;
6048   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6049                                   int_x86_sse41_round_ss,
6050                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6051
6052   def : Pat<(ffloor FR32:$src),
6053             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6054   def : Pat<(f64 (ffloor FR64:$src)),
6055             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6056   def : Pat<(f32 (fnearbyint FR32:$src)),
6057             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6058   def : Pat<(f64 (fnearbyint FR64:$src)),
6059             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6060   def : Pat<(f32 (fceil FR32:$src)),
6061             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6062   def : Pat<(f64 (fceil FR64:$src)),
6063             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6064   def : Pat<(f32 (frint FR32:$src)),
6065             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6066   def : Pat<(f64 (frint FR64:$src)),
6067             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6068   def : Pat<(f32 (ftrunc FR32:$src)),
6069             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6070   def : Pat<(f64 (ftrunc FR64:$src)),
6071             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6072 }
6073
6074 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6075                                memopv4f32, memopv2f64,
6076                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6077 let Constraints = "$src1 = $dst" in
6078 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6079                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6080
6081 def : Pat<(ffloor FR32:$src),
6082           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6083 def : Pat<(f64 (ffloor FR64:$src)),
6084           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6085 def : Pat<(f32 (fnearbyint FR32:$src)),
6086           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6087 def : Pat<(f64 (fnearbyint FR64:$src)),
6088           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6089 def : Pat<(f32 (fceil FR32:$src)),
6090           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6091 def : Pat<(f64 (fceil FR64:$src)),
6092           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6093 def : Pat<(f32 (frint FR32:$src)),
6094           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6095 def : Pat<(f64 (frint FR64:$src)),
6096           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6097 def : Pat<(f32 (ftrunc FR32:$src)),
6098           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6099 def : Pat<(f64 (ftrunc FR64:$src)),
6100           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6101
6102 //===----------------------------------------------------------------------===//
6103 // SSE4.1 - Packed Bit Test
6104 //===----------------------------------------------------------------------===//
6105
6106 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6107 // the intel intrinsic that corresponds to this.
6108 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6109 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6110                 "vptest\t{$src2, $src1|$src1, $src2}",
6111                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6112                 OpSize, VEX;
6113 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6114                 "vptest\t{$src2, $src1|$src1, $src2}",
6115                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6116                 OpSize, VEX;
6117
6118 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6119                 "vptest\t{$src2, $src1|$src1, $src2}",
6120                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6121                 OpSize, VEX;
6122 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6123                 "vptest\t{$src2, $src1|$src1, $src2}",
6124                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6125                 OpSize, VEX;
6126 }
6127
6128 let Defs = [EFLAGS] in {
6129 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6130               "ptest\t{$src2, $src1|$src1, $src2}",
6131               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6132               OpSize;
6133 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6134               "ptest\t{$src2, $src1|$src1, $src2}",
6135               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6136               OpSize;
6137 }
6138
6139 // The bit test instructions below are AVX only
6140 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6141                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6142   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6143             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6144             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6145   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6146             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6147             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6148             OpSize, VEX;
6149 }
6150
6151 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6152 let ExeDomain = SSEPackedSingle in {
6153 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6154 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6155 }
6156 let ExeDomain = SSEPackedDouble in {
6157 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6158 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6159 }
6160 }
6161
6162 //===----------------------------------------------------------------------===//
6163 // SSE4.1 - Misc Instructions
6164 //===----------------------------------------------------------------------===//
6165
6166 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6167   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6168                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6169                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6170                      OpSize, XS;
6171   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6172                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6173                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6174                       (implicit EFLAGS)]>, OpSize, XS;
6175
6176   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6177                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6178                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6179                      XS;
6180   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6181                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6182                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6183                       (implicit EFLAGS)]>, XS;
6184
6185   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6186                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6187                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6188                       XS;
6189   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6190                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6191                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6192                        (implicit EFLAGS)]>, XS;
6193 }
6194
6195
6196
6197 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6198 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6199                                  Intrinsic IntId128> {
6200   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6201                     (ins VR128:$src),
6202                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6203                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6204   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6205                      (ins i128mem:$src),
6206                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6207                      [(set VR128:$dst,
6208                        (IntId128
6209                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6210 }
6211
6212 let Predicates = [HasAVX] in
6213 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6214                                          int_x86_sse41_phminposuw>, VEX;
6215 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6216                                          int_x86_sse41_phminposuw>;
6217
6218 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6219 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6220                               Intrinsic IntId128, bit Is2Addr = 1> {
6221   let isCommutable = 1 in
6222   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6223        (ins VR128:$src1, VR128:$src2),
6224        !if(Is2Addr,
6225            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6226            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6227        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6228   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6229        (ins VR128:$src1, i128mem:$src2),
6230        !if(Is2Addr,
6231            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6232            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6233        [(set VR128:$dst,
6234          (IntId128 VR128:$src1,
6235           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6236 }
6237
6238 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6239 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6240                                 Intrinsic IntId256> {
6241   let isCommutable = 1 in
6242   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6243        (ins VR256:$src1, VR256:$src2),
6244        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6245        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6246   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6247        (ins VR256:$src1, i256mem:$src2),
6248        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6249        [(set VR256:$dst,
6250          (IntId256 VR256:$src1,
6251           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6252 }
6253
6254 let Predicates = [HasAVX] in {
6255   let isCommutable = 0 in
6256   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6257                                                          0>, VEX_4V;
6258   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6259                                                          0>, VEX_4V;
6260   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6261                                                          0>, VEX_4V;
6262   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6263                                                          0>, VEX_4V;
6264   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6265                                                          0>, VEX_4V;
6266   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6267                                                          0>, VEX_4V;
6268   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6269                                                          0>, VEX_4V;
6270   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6271                                                          0>, VEX_4V;
6272   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6273                                                          0>, VEX_4V;
6274   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6275                                                          0>, VEX_4V;
6276 }
6277
6278 let Predicates = [HasAVX2] in {
6279   let isCommutable = 0 in
6280   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6281                                         int_x86_avx2_packusdw>, VEX_4V;
6282   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6283                                         int_x86_avx2_pmins_b>, VEX_4V;
6284   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6285                                         int_x86_avx2_pmins_d>, VEX_4V;
6286   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6287                                         int_x86_avx2_pminu_d>, VEX_4V;
6288   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6289                                         int_x86_avx2_pminu_w>, VEX_4V;
6290   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6291                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6292   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6293                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6294   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6295                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6296   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6297                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6298   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6299                                         int_x86_avx2_pmul_dq>, VEX_4V;
6300 }
6301
6302 let Constraints = "$src1 = $dst" in {
6303   let isCommutable = 0 in
6304   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6305   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6306   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6307   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6308   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6309   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6310   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6311   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6312   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6313   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6314 }
6315
6316 /// SS48I_binop_rm - Simple SSE41 binary operator.
6317 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6318                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6319                           X86MemOperand x86memop, bit Is2Addr = 1> {
6320   let isCommutable = 1 in
6321   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6322        (ins RC:$src1, RC:$src2),
6323        !if(Is2Addr,
6324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6326        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6327   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6328        (ins RC:$src1, x86memop:$src2),
6329        !if(Is2Addr,
6330            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6331            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6332        [(set RC:$dst,
6333          (OpVT (OpNode RC:$src1,
6334           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6335 }
6336
6337 let Predicates = [HasAVX] in {
6338   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6339                                 memopv2i64, i128mem, 0>, VEX_4V;
6340   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6341                                  memopv2i64, i128mem, 0>, VEX_4V;
6342 }
6343 let Predicates = [HasAVX2] in {
6344   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6345                                   memopv4i64, i256mem, 0>, VEX_4V;
6346   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6347                                   memopv4i64, i256mem, 0>, VEX_4V;
6348 }
6349
6350 let Constraints = "$src1 = $dst" in {
6351   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6352                                 memopv2i64, i128mem>;
6353   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6354                                 memopv2i64, i128mem>;
6355 }
6356
6357 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6358 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6359                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6360                  X86MemOperand x86memop, bit Is2Addr = 1> {
6361   let isCommutable = 1 in
6362   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6363         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6364         !if(Is2Addr,
6365             !strconcat(OpcodeStr,
6366                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6367             !strconcat(OpcodeStr,
6368                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6369         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6370         OpSize;
6371   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6372         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6373         !if(Is2Addr,
6374             !strconcat(OpcodeStr,
6375                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6376             !strconcat(OpcodeStr,
6377                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6378         [(set RC:$dst,
6379           (IntId RC:$src1,
6380            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6381         OpSize;
6382 }
6383
6384 let Predicates = [HasAVX] in {
6385   let isCommutable = 0 in {
6386     let ExeDomain = SSEPackedSingle in {
6387     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6388                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6389     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6390               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6391     }
6392     let ExeDomain = SSEPackedDouble in {
6393     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6394                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6395     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6396               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6397     }
6398   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6399                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6400   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6401                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6402   }
6403   let ExeDomain = SSEPackedSingle in
6404   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6405                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6406   let ExeDomain = SSEPackedDouble in
6407   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6408                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6409   let ExeDomain = SSEPackedSingle in
6410   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6411                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6412 }
6413
6414 let Predicates = [HasAVX2] in {
6415   let isCommutable = 0 in {
6416   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6417                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6418   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6419                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6420   }
6421 }
6422
6423 let Constraints = "$src1 = $dst" in {
6424   let isCommutable = 0 in {
6425   let ExeDomain = SSEPackedSingle in
6426   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6427                                      VR128, memopv4f32, i128mem>;
6428   let ExeDomain = SSEPackedDouble in
6429   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6430                                      VR128, memopv2f64, i128mem>;
6431   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6432                                      VR128, memopv2i64, i128mem>;
6433   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6434                                      VR128, memopv2i64, i128mem>;
6435   }
6436   let ExeDomain = SSEPackedSingle in
6437   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6438                                   VR128, memopv4f32, i128mem>;
6439   let ExeDomain = SSEPackedDouble in
6440   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6441                                   VR128, memopv2f64, i128mem>;
6442 }
6443
6444 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6445 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6446                                     RegisterClass RC, X86MemOperand x86memop,
6447                                     PatFrag mem_frag, Intrinsic IntId> {
6448   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6449                   (ins RC:$src1, RC:$src2, RC:$src3),
6450                   !strconcat(OpcodeStr,
6451                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6452                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6453                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6454
6455   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6456                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6457                   !strconcat(OpcodeStr,
6458                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6459                   [(set RC:$dst,
6460                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6461                                RC:$src3))],
6462                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6463 }
6464
6465 let Predicates = [HasAVX] in {
6466 let ExeDomain = SSEPackedDouble in {
6467 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6468                                            memopv2f64, int_x86_sse41_blendvpd>;
6469 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6470                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6471 } // ExeDomain = SSEPackedDouble
6472 let ExeDomain = SSEPackedSingle in {
6473 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6474                                            memopv4f32, int_x86_sse41_blendvps>;
6475 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6476                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6477 } // ExeDomain = SSEPackedSingle
6478 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6479                                            memopv2i64, int_x86_sse41_pblendvb>;
6480 }
6481
6482 let Predicates = [HasAVX2] in {
6483 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6484                                            memopv4i64, int_x86_avx2_pblendvb>;
6485 }
6486
6487 let Predicates = [HasAVX] in {
6488   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6489                             (v16i8 VR128:$src2))),
6490             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6491   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6492                             (v4i32 VR128:$src2))),
6493             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6494   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6495                             (v4f32 VR128:$src2))),
6496             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6497   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6498                             (v2i64 VR128:$src2))),
6499             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6500   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6501                             (v2f64 VR128:$src2))),
6502             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6503   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6504                             (v8i32 VR256:$src2))),
6505             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6506   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6507                             (v8f32 VR256:$src2))),
6508             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6509   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6510                             (v4i64 VR256:$src2))),
6511             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6512   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6513                             (v4f64 VR256:$src2))),
6514             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6515 }
6516
6517 let Predicates = [HasAVX2] in {
6518   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6519                             (v32i8 VR256:$src2))),
6520             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6521 }
6522
6523 /// SS41I_ternary_int - SSE 4.1 ternary operator
6524 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6525   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6526                                Intrinsic IntId> {
6527     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6528                     (ins VR128:$src1, VR128:$src2),
6529                     !strconcat(OpcodeStr,
6530                      "\t{$src2, $dst|$dst, $src2}"),
6531                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6532                     OpSize;
6533
6534     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6535                     (ins VR128:$src1, i128mem:$src2),
6536                     !strconcat(OpcodeStr,
6537                      "\t{$src2, $dst|$dst, $src2}"),
6538                     [(set VR128:$dst,
6539                       (IntId VR128:$src1,
6540                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6541   }
6542 }
6543
6544 let ExeDomain = SSEPackedDouble in
6545 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6546                                   int_x86_sse41_blendvpd>;
6547 let ExeDomain = SSEPackedSingle in
6548 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6549                                   int_x86_sse41_blendvps>;
6550 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6551                                   int_x86_sse41_pblendvb>;
6552
6553 let Predicates = [HasSSE41] in {
6554   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6555                             (v16i8 VR128:$src2))),
6556             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6557   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6558                             (v4i32 VR128:$src2))),
6559             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6560   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6561                             (v4f32 VR128:$src2))),
6562             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6563   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6564                             (v2i64 VR128:$src2))),
6565             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6566   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6567                             (v2f64 VR128:$src2))),
6568             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6569 }
6570
6571 let Predicates = [HasAVX] in
6572 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6573                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6574                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6575                        OpSize, VEX;
6576 let Predicates = [HasAVX2] in
6577 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6578                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6579                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6580                          OpSize, VEX;
6581 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6582                        "movntdqa\t{$src, $dst|$dst, $src}",
6583                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6584                        OpSize;
6585
6586 //===----------------------------------------------------------------------===//
6587 // SSE4.2 - Compare Instructions
6588 //===----------------------------------------------------------------------===//
6589
6590 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6591 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6592                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6593                           X86MemOperand x86memop, bit Is2Addr = 1> {
6594   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6595        (ins RC:$src1, RC:$src2),
6596        !if(Is2Addr,
6597            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6598            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6599        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6600        OpSize;
6601   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6602        (ins RC:$src1, x86memop:$src2),
6603        !if(Is2Addr,
6604            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6605            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6606        [(set RC:$dst,
6607          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6608 }
6609
6610 let Predicates = [HasAVX] in
6611   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6612                                  memopv2i64, i128mem, 0>, VEX_4V;
6613
6614 let Predicates = [HasAVX2] in
6615   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6616                                   memopv4i64, i256mem, 0>, VEX_4V;
6617
6618 let Constraints = "$src1 = $dst" in
6619   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6620                                 memopv2i64, i128mem>;
6621
6622 //===----------------------------------------------------------------------===//
6623 // SSE4.2 - String/text Processing Instructions
6624 //===----------------------------------------------------------------------===//
6625
6626 // Packed Compare Implicit Length Strings, Return Mask
6627 multiclass pseudo_pcmpistrm<string asm> {
6628   def REG : PseudoI<(outs VR128:$dst),
6629                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6630     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6631                                                   imm:$src3))]>;
6632   def MEM : PseudoI<(outs VR128:$dst),
6633                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6634     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6635                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6636 }
6637
6638 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6639   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6640   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6641 }
6642
6643 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6644   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6645       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6646       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6647   let mayLoad = 1 in
6648   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6649       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6650       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6651 }
6652
6653 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6654   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6655       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6656       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6657   let mayLoad = 1 in
6658   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6659       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6660       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6661 }
6662
6663 // Packed Compare Explicit Length Strings, Return Mask
6664 multiclass pseudo_pcmpestrm<string asm> {
6665   def REG : PseudoI<(outs VR128:$dst),
6666                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6667     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6668                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6669   def MEM : PseudoI<(outs VR128:$dst),
6670                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6671     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6672                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6673 }
6674
6675 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6676   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6677   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6678 }
6679
6680 let Predicates = [HasAVX],
6681     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6682   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6683       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6684       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6685   let mayLoad = 1 in
6686   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6687       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6688       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6689 }
6690
6691 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6692   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6693       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6694       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6695   let mayLoad = 1 in
6696   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6697       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6698       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6699 }
6700
6701 // Packed Compare Implicit Length Strings, Return Index
6702 let Defs = [ECX, EFLAGS] in {
6703   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6704     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6705       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6706       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6707       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6708        (implicit EFLAGS)]>, OpSize;
6709     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6710       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6711       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6712       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6713        (implicit EFLAGS)]>, OpSize;
6714   }
6715 }
6716
6717 let Predicates = [HasAVX] in {
6718 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6719                                     VEX;
6720 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6721                                     VEX;
6722 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6723                                     VEX;
6724 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6725                                     VEX;
6726 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6727                                     VEX;
6728 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6729                                     VEX;
6730 }
6731
6732 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6733 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6734 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6735 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6736 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6737 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6738
6739 // Packed Compare Explicit Length Strings, Return Index
6740 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6741   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6742     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6743       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6744       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6745       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6746        (implicit EFLAGS)]>, OpSize;
6747     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6748       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6749       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6750        [(set ECX,
6751              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6752         (implicit EFLAGS)]>, OpSize;
6753   }
6754 }
6755
6756 let Predicates = [HasAVX] in {
6757 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6758                                     VEX;
6759 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6760                                     VEX;
6761 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6762                                     VEX;
6763 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6764                                     VEX;
6765 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6766                                     VEX;
6767 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6768                                     VEX;
6769 }
6770
6771 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6772 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6773 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6774 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6775 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6776 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6777
6778 //===----------------------------------------------------------------------===//
6779 // SSE4.2 - CRC Instructions
6780 //===----------------------------------------------------------------------===//
6781
6782 // No CRC instructions have AVX equivalents
6783
6784 // crc intrinsic instruction
6785 // This set of instructions are only rm, the only difference is the size
6786 // of r and m.
6787 let Constraints = "$src1 = $dst" in {
6788   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6789                       (ins GR32:$src1, i8mem:$src2),
6790                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6791                        [(set GR32:$dst,
6792                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6793                          (load addr:$src2)))]>;
6794   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6795                       (ins GR32:$src1, GR8:$src2),
6796                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6797                        [(set GR32:$dst,
6798                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6799   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6800                       (ins GR32:$src1, i16mem:$src2),
6801                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6802                        [(set GR32:$dst,
6803                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6804                          (load addr:$src2)))]>,
6805                          OpSize;
6806   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6807                       (ins GR32:$src1, GR16:$src2),
6808                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6809                        [(set GR32:$dst,
6810                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6811                          OpSize;
6812   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6813                       (ins GR32:$src1, i32mem:$src2),
6814                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6815                        [(set GR32:$dst,
6816                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6817                          (load addr:$src2)))]>;
6818   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6819                       (ins GR32:$src1, GR32:$src2),
6820                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6821                        [(set GR32:$dst,
6822                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6823   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6824                       (ins GR64:$src1, i8mem:$src2),
6825                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6826                        [(set GR64:$dst,
6827                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6828                          (load addr:$src2)))]>,
6829                          REX_W;
6830   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6831                       (ins GR64:$src1, GR8:$src2),
6832                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6833                        [(set GR64:$dst,
6834                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6835                          REX_W;
6836   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6837                       (ins GR64:$src1, i64mem:$src2),
6838                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6839                        [(set GR64:$dst,
6840                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6841                          (load addr:$src2)))]>,
6842                          REX_W;
6843   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6844                       (ins GR64:$src1, GR64:$src2),
6845                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6846                        [(set GR64:$dst,
6847                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6848                          REX_W;
6849 }
6850
6851 //===----------------------------------------------------------------------===//
6852 // AES-NI Instructions
6853 //===----------------------------------------------------------------------===//
6854
6855 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6856                               Intrinsic IntId128, bit Is2Addr = 1> {
6857   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6858        (ins VR128:$src1, VR128:$src2),
6859        !if(Is2Addr,
6860            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6861            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6862        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6863        OpSize;
6864   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6865        (ins VR128:$src1, i128mem:$src2),
6866        !if(Is2Addr,
6867            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6868            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6869        [(set VR128:$dst,
6870          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6871 }
6872
6873 // Perform One Round of an AES Encryption/Decryption Flow
6874 let Predicates = [HasAVX, HasAES] in {
6875   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6876                          int_x86_aesni_aesenc, 0>, VEX_4V;
6877   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6878                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6879   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6880                          int_x86_aesni_aesdec, 0>, VEX_4V;
6881   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6882                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6883 }
6884
6885 let Constraints = "$src1 = $dst" in {
6886   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6887                          int_x86_aesni_aesenc>;
6888   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6889                          int_x86_aesni_aesenclast>;
6890   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6891                          int_x86_aesni_aesdec>;
6892   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6893                          int_x86_aesni_aesdeclast>;
6894 }
6895
6896 // Perform the AES InvMixColumn Transformation
6897 let Predicates = [HasAVX, HasAES] in {
6898   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6899       (ins VR128:$src1),
6900       "vaesimc\t{$src1, $dst|$dst, $src1}",
6901       [(set VR128:$dst,
6902         (int_x86_aesni_aesimc VR128:$src1))]>,
6903       OpSize, VEX;
6904   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6905       (ins i128mem:$src1),
6906       "vaesimc\t{$src1, $dst|$dst, $src1}",
6907       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6908       OpSize, VEX;
6909 }
6910 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6911   (ins VR128:$src1),
6912   "aesimc\t{$src1, $dst|$dst, $src1}",
6913   [(set VR128:$dst,
6914     (int_x86_aesni_aesimc VR128:$src1))]>,
6915   OpSize;
6916 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6917   (ins i128mem:$src1),
6918   "aesimc\t{$src1, $dst|$dst, $src1}",
6919   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6920   OpSize;
6921
6922 // AES Round Key Generation Assist
6923 let Predicates = [HasAVX, HasAES] in {
6924   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6925       (ins VR128:$src1, i8imm:$src2),
6926       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6927       [(set VR128:$dst,
6928         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6929       OpSize, VEX;
6930   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6931       (ins i128mem:$src1, i8imm:$src2),
6932       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6933       [(set VR128:$dst,
6934         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6935       OpSize, VEX;
6936 }
6937 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6938   (ins VR128:$src1, i8imm:$src2),
6939   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6940   [(set VR128:$dst,
6941     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6942   OpSize;
6943 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6944   (ins i128mem:$src1, i8imm:$src2),
6945   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6946   [(set VR128:$dst,
6947     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6948   OpSize;
6949
6950 //===----------------------------------------------------------------------===//
6951 // CLMUL Instructions
6952 //===----------------------------------------------------------------------===//
6953
6954 // Carry-less Multiplication instructions
6955 let neverHasSideEffects = 1 in {
6956 // AVX carry-less Multiplication instructions
6957 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6958            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6959            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6960            []>;
6961
6962 let mayLoad = 1 in
6963 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6964            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6965            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6966            []>;
6967
6968 let Constraints = "$src1 = $dst" in {
6969 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6970            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6971            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6972            []>;
6973
6974 let mayLoad = 1 in
6975 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6976            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6977            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6978            []>;
6979 } // Constraints = "$src1 = $dst"
6980 } // neverHasSideEffects = 1
6981
6982
6983 multiclass pclmul_alias<string asm, int immop> {
6984   def : InstAlias<!strconcat("pclmul", asm,
6985                            "dq {$src, $dst|$dst, $src}"),
6986                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6987
6988   def : InstAlias<!strconcat("pclmul", asm,
6989                              "dq {$src, $dst|$dst, $src}"),
6990                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6991
6992   def : InstAlias<!strconcat("vpclmul", asm,
6993                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6994                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6995
6996   def : InstAlias<!strconcat("vpclmul", asm,
6997                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6998                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6999 }
7000 defm : pclmul_alias<"hqhq", 0x11>;
7001 defm : pclmul_alias<"hqlq", 0x01>;
7002 defm : pclmul_alias<"lqhq", 0x10>;
7003 defm : pclmul_alias<"lqlq", 0x00>;
7004
7005 //===----------------------------------------------------------------------===//
7006 // AVX Instructions
7007 //===----------------------------------------------------------------------===//
7008
7009 //===----------------------------------------------------------------------===//
7010 // VBROADCAST - Load from memory and broadcast to all elements of the
7011 //              destination operand
7012 //
7013 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7014                     X86MemOperand x86memop, Intrinsic Int> :
7015   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7016         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7017         [(set RC:$dst, (Int addr:$src))]>, VEX;
7018
7019 // AVX2 adds register forms
7020 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7021                          Intrinsic Int> :
7022   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7023          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7024          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7025
7026 let ExeDomain = SSEPackedSingle in {
7027   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7028                                       int_x86_avx_vbroadcast_ss>;
7029   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7030                                       int_x86_avx_vbroadcast_ss_256>;
7031 }
7032 let ExeDomain = SSEPackedDouble in
7033 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7034                                     int_x86_avx_vbroadcast_sd_256>;
7035 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7036                                    int_x86_avx_vbroadcastf128_pd_256>;
7037
7038 let ExeDomain = SSEPackedSingle in {
7039   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7040                                            int_x86_avx2_vbroadcast_ss_ps>;
7041   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7042                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7043 }
7044 let ExeDomain = SSEPackedDouble in
7045 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7046                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7047
7048 let Predicates = [HasAVX2] in
7049 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7050                                    int_x86_avx2_vbroadcasti128>;
7051
7052 let Predicates = [HasAVX] in
7053 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7054           (VBROADCASTF128 addr:$src)>;
7055
7056
7057 //===----------------------------------------------------------------------===//
7058 // VINSERTF128 - Insert packed floating-point values
7059 //
7060 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7061 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7062           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7063           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7064           []>, VEX_4V;
7065 let mayLoad = 1 in
7066 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7067           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7068           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7069           []>, VEX_4V;
7070 }
7071
7072 let Predicates = [HasAVX] in {
7073 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7074           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7075 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7076           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7077 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7078           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7079 }
7080
7081 //===----------------------------------------------------------------------===//
7082 // VEXTRACTF128 - Extract packed floating-point values
7083 //
7084 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7085 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7086           (ins VR256:$src1, i8imm:$src2),
7087           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7088           []>, VEX;
7089 let mayStore = 1 in
7090 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7091           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7092           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7093           []>, VEX;
7094 }
7095
7096 let Predicates = [HasAVX] in {
7097 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7098           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7099 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7100           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7101 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7102           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7103 }
7104
7105 //===----------------------------------------------------------------------===//
7106 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7107 //
7108 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7109                           Intrinsic IntLd, Intrinsic IntLd256,
7110                           Intrinsic IntSt, Intrinsic IntSt256> {
7111   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7112              (ins VR128:$src1, f128mem:$src2),
7113              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7114              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7115              VEX_4V;
7116   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7117              (ins VR256:$src1, f256mem:$src2),
7118              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7119              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7120              VEX_4V;
7121   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7122              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7123              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7124              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7125   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7126              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7127              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7128              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7129 }
7130
7131 let ExeDomain = SSEPackedSingle in
7132 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7133                                  int_x86_avx_maskload_ps,
7134                                  int_x86_avx_maskload_ps_256,
7135                                  int_x86_avx_maskstore_ps,
7136                                  int_x86_avx_maskstore_ps_256>;
7137 let ExeDomain = SSEPackedDouble in
7138 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7139                                  int_x86_avx_maskload_pd,
7140                                  int_x86_avx_maskload_pd_256,
7141                                  int_x86_avx_maskstore_pd,
7142                                  int_x86_avx_maskstore_pd_256>;
7143
7144 //===----------------------------------------------------------------------===//
7145 // VPERMIL - Permute Single and Double Floating-Point Values
7146 //
7147 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7148                       RegisterClass RC, X86MemOperand x86memop_f,
7149                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7150                       Intrinsic IntVar, Intrinsic IntImm> {
7151   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7152              (ins RC:$src1, RC:$src2),
7153              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7154              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7155   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7156              (ins RC:$src1, x86memop_i:$src2),
7157              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7158              [(set RC:$dst, (IntVar RC:$src1,
7159                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7160
7161   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7162              (ins RC:$src1, i8imm:$src2),
7163              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7164              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7165   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7166              (ins x86memop_f:$src1, i8imm:$src2),
7167              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7168              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7169 }
7170
7171 let ExeDomain = SSEPackedSingle in {
7172   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7173                                memopv4f32, memopv2i64,
7174                                int_x86_avx_vpermilvar_ps,
7175                                int_x86_avx_vpermil_ps>;
7176   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7177                                memopv8f32, memopv4i64,
7178                                int_x86_avx_vpermilvar_ps_256,
7179                                int_x86_avx_vpermil_ps_256>;
7180 }
7181 let ExeDomain = SSEPackedDouble in {
7182   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7183                                memopv2f64, memopv2i64,
7184                                int_x86_avx_vpermilvar_pd,
7185                                int_x86_avx_vpermil_pd>;
7186   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7187                                memopv4f64, memopv4i64,
7188                                int_x86_avx_vpermilvar_pd_256,
7189                                int_x86_avx_vpermil_pd_256>;
7190 }
7191
7192 let Predicates = [HasAVX] in {
7193 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7194           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7195 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7196           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7197 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7198           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7199 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7200           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7201 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7202           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7203 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7204           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7205 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7206                                (i8 imm:$imm))),
7207           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7208 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7209           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7210 }
7211
7212 //===----------------------------------------------------------------------===//
7213 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7214 //
7215 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7216 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7217           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7218           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7219           []>, VEX_4V;
7220 let mayLoad = 1 in
7221 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7222           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7223           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7224           []>, VEX_4V;
7225 }
7226
7227 let Predicates = [HasAVX] in {
7228 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7229           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7230 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7231           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7232 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7233           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7234
7235 def : Pat<(int_x86_avx_vperm2f128_ps_256
7236                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7237           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7238 def : Pat<(int_x86_avx_vperm2f128_pd_256
7239                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7240           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7241 def : Pat<(int_x86_avx_vperm2f128_si_256
7242                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7243           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7244 }
7245
7246 //===----------------------------------------------------------------------===//
7247 // VZERO - Zero YMM registers
7248 //
7249 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7250             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7251   // Zero All YMM registers
7252   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7253                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7254
7255   // Zero Upper bits of YMM registers
7256   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7257                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7258 }
7259
7260 //===----------------------------------------------------------------------===//
7261 // Half precision conversion instructions
7262 //===----------------------------------------------------------------------===//
7263 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7264 let Predicates = [HasAVX, HasF16C] in {
7265   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7266              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7267              [(set RC:$dst, (Int VR128:$src))]>,
7268              T8, OpSize, VEX;
7269   let neverHasSideEffects = 1, mayLoad = 1 in
7270   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7271              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7272 }
7273 }
7274
7275 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7276 let Predicates = [HasAVX, HasF16C] in {
7277   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7278                (ins RC:$src1, i32i8imm:$src2),
7279                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7280                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7281                TA, OpSize, VEX;
7282   let neverHasSideEffects = 1, mayLoad = 1 in
7283   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7284                (ins RC:$src1, i32i8imm:$src2),
7285                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7286                TA, OpSize, VEX;
7287 }
7288 }
7289
7290 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7291 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7292 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7293 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7294
7295 //===----------------------------------------------------------------------===//
7296 // AVX2 Instructions
7297 //===----------------------------------------------------------------------===//
7298
7299 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7300 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7301                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7302                  X86MemOperand x86memop> {
7303   let isCommutable = 1 in
7304   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7305         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7306         !strconcat(OpcodeStr,
7307             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7308         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7309         VEX_4V;
7310   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7311         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7312         !strconcat(OpcodeStr,
7313             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7314         [(set RC:$dst,
7315           (IntId RC:$src1,
7316            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7317         VEX_4V;
7318 }
7319
7320 let isCommutable = 0 in {
7321 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7322                                    VR128, memopv2i64, i128mem>;
7323 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7324                                     VR256, memopv4i64, i256mem>;
7325 }
7326
7327 //===----------------------------------------------------------------------===//
7328 // VPBROADCAST - Load from memory and broadcast to all elements of the
7329 //               destination operand
7330 //
7331 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7332                           X86MemOperand x86memop, PatFrag ld_frag,
7333                           Intrinsic Int128, Intrinsic Int256> {
7334   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7335                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7336                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7337   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7338                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7339                   [(set VR128:$dst,
7340                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7341   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7342                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7343                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7344   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7345                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7346                    [(set VR256:$dst,
7347                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7348 }
7349
7350 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7351                                     int_x86_avx2_pbroadcastb_128,
7352                                     int_x86_avx2_pbroadcastb_256>;
7353 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7354                                     int_x86_avx2_pbroadcastw_128,
7355                                     int_x86_avx2_pbroadcastw_256>;
7356 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7357                                     int_x86_avx2_pbroadcastd_128,
7358                                     int_x86_avx2_pbroadcastd_256>;
7359 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7360                                     int_x86_avx2_pbroadcastq_128,
7361                                     int_x86_avx2_pbroadcastq_256>;
7362
7363 let Predicates = [HasAVX2] in {
7364   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7365           (VPBROADCASTBrm addr:$src)>;
7366   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7367           (VPBROADCASTBYrm addr:$src)>;
7368   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7369           (VPBROADCASTWrm addr:$src)>;
7370   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7371           (VPBROADCASTWYrm addr:$src)>;
7372   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7373           (VPBROADCASTDrm addr:$src)>;
7374   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7375           (VPBROADCASTDYrm addr:$src)>;
7376   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7377           (VPBROADCASTQrm addr:$src)>;
7378   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7379           (VPBROADCASTQYrm addr:$src)>;
7380 }
7381
7382 // AVX1 broadcast patterns
7383 let Predicates = [HasAVX] in {
7384 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7385           (VBROADCASTSSYrm addr:$src)>;
7386 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7387           (VBROADCASTSDrm addr:$src)>;
7388 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7389           (VBROADCASTSSYrm addr:$src)>;
7390 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7391           (VBROADCASTSDrm addr:$src)>;
7392
7393 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7394           (VBROADCASTSSrm addr:$src)>;
7395 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7396           (VBROADCASTSSrm addr:$src)>;
7397 }
7398
7399 //===----------------------------------------------------------------------===//
7400 // VPERM - Permute instructions
7401 //
7402
7403 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7404                      Intrinsic Int> {
7405   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7406                    (ins VR256:$src1, VR256:$src2),
7407                    !strconcat(OpcodeStr,
7408                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7409                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7410   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7411                    (ins VR256:$src1, i256mem:$src2),
7412                    !strconcat(OpcodeStr,
7413                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7414                    [(set VR256:$dst, (Int VR256:$src1,
7415                                       (bitconvert (mem_frag addr:$src2))))]>,
7416                    VEX_4V;
7417 }
7418
7419 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7420 let ExeDomain = SSEPackedSingle in
7421 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7422
7423 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7424                          Intrinsic Int> {
7425   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7426                      (ins VR256:$src1, i8imm:$src2),
7427                      !strconcat(OpcodeStr,
7428                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7429                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7430   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7431                      (ins i256mem:$src1, i8imm:$src2),
7432                      !strconcat(OpcodeStr,
7433                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7434                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7435                      VEX;
7436 }
7437
7438 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7439                             VEX_W;
7440 let ExeDomain = SSEPackedDouble in
7441 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7442                              VEX_W;
7443
7444 //===----------------------------------------------------------------------===//
7445 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7446 //
7447 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7448           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7449           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7450           [(set VR256:$dst,
7451            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7452           VEX_4V;
7453 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7454           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7455           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7456           [(set VR256:$dst,
7457            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7458             imm:$src3))]>,
7459           VEX_4V;
7460
7461 let Predicates = [HasAVX2] in {
7462 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7463           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7464 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7465           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7466 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7467           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7468 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7469           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7470
7471 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7472                   (i8 imm:$imm))),
7473           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7474 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7475                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7476           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7477 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7478                   (i8 imm:$imm))),
7479           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7480 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7481                   (i8 imm:$imm))),
7482           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7483 }
7484
7485 // AVX1 patterns
7486 let Predicates = [HasAVX] in {
7487 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7488           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7489 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7490           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7491 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7492           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7493 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7494           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7495 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7496           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7497 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7498           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7499
7500 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7501                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7502           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7503 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7504                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7505           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7506 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7507                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7508           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7509 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7510                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7511           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7512 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7513                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7514           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7515 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7516                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7517           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7518 }
7519
7520
7521 //===----------------------------------------------------------------------===//
7522 // VINSERTI128 - Insert packed integer values
7523 //
7524 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7525           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7526           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7527           [(set VR256:$dst,
7528             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7529           VEX_4V;
7530 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7531           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7532           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7533           [(set VR256:$dst,
7534             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7535              imm:$src3))]>, VEX_4V;
7536
7537 let Predicates = [HasAVX2] in {
7538 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7539                                    (i32 imm)),
7540           (VINSERTI128rr VR256:$src1, VR128:$src2,
7541                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7542 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7543                                    (i32 imm)),
7544           (VINSERTI128rr VR256:$src1, VR128:$src2,
7545                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7546 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7547                                    (i32 imm)),
7548           (VINSERTI128rr VR256:$src1, VR128:$src2,
7549                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7550 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7551                                    (i32 imm)),
7552           (VINSERTI128rr VR256:$src1, VR128:$src2,
7553                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7554 }
7555
7556 // AVX1 patterns
7557 let Predicates = [HasAVX] in {
7558 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7559                                    (i32 imm)),
7560           (VINSERTF128rr VR256:$src1, VR128:$src2,
7561                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7562 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7563                                    (i32 imm)),
7564           (VINSERTF128rr VR256:$src1, VR128:$src2,
7565                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7566 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7567                                    (i32 imm)),
7568           (VINSERTF128rr VR256:$src1, VR128:$src2,
7569                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7570 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7571                                    (i32 imm)),
7572           (VINSERTF128rr VR256:$src1, VR128:$src2,
7573                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7574 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7575                                    (i32 imm)),
7576           (VINSERTF128rr VR256:$src1, VR128:$src2,
7577                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7578 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7579                                    (i32 imm)),
7580           (VINSERTF128rr VR256:$src1, VR128:$src2,
7581                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7582 }
7583
7584 //===----------------------------------------------------------------------===//
7585 // VEXTRACTI128 - Extract packed integer values
7586 //
7587 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7588           (ins VR256:$src1, i8imm:$src2),
7589           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7590           [(set VR128:$dst,
7591             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7592           VEX;
7593 let neverHasSideEffects = 1, mayStore = 1 in
7594 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7595           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7596           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7597
7598 let Predicates = [HasAVX2] in {
7599 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7600           (v2i64 (VEXTRACTI128rr
7601                     (v4i64 VR256:$src1),
7602                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7603 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7604           (v4i32 (VEXTRACTI128rr
7605                     (v8i32 VR256:$src1),
7606                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7607 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7608           (v8i16 (VEXTRACTI128rr
7609                     (v16i16 VR256:$src1),
7610                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7611 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7612           (v16i8 (VEXTRACTI128rr
7613                     (v32i8 VR256:$src1),
7614                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7615 }
7616
7617 // AVX1 patterns
7618 let Predicates = [HasAVX] in {
7619 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7620           (v4f32 (VEXTRACTF128rr
7621                     (v8f32 VR256:$src1),
7622                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7623 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7624           (v2f64 (VEXTRACTF128rr
7625                     (v4f64 VR256:$src1),
7626                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7627 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7628           (v2i64 (VEXTRACTF128rr
7629                     (v4i64 VR256:$src1),
7630                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7631 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7632           (v4i32 (VEXTRACTF128rr
7633                     (v8i32 VR256:$src1),
7634                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7635 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7636           (v8i16 (VEXTRACTF128rr
7637                     (v16i16 VR256:$src1),
7638                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7639 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7640           (v16i8 (VEXTRACTF128rr
7641                     (v32i8 VR256:$src1),
7642                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7643 }
7644
7645 //===----------------------------------------------------------------------===//
7646 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7647 //
7648 multiclass avx2_pmovmask<string OpcodeStr,
7649                          Intrinsic IntLd128, Intrinsic IntLd256,
7650                          Intrinsic IntSt128, Intrinsic IntSt256> {
7651   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7652              (ins VR128:$src1, i128mem:$src2),
7653              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7654              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7655   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7656              (ins VR256:$src1, i256mem:$src2),
7657              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7658              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7659   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7660              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7661              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7662              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7663   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7664              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7665              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7666              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7667 }
7668
7669 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7670                                 int_x86_avx2_maskload_d,
7671                                 int_x86_avx2_maskload_d_256,
7672                                 int_x86_avx2_maskstore_d,
7673                                 int_x86_avx2_maskstore_d_256>;
7674 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7675                                 int_x86_avx2_maskload_q,
7676                                 int_x86_avx2_maskload_q_256,
7677                                 int_x86_avx2_maskstore_q,
7678                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7679
7680
7681 //===----------------------------------------------------------------------===//
7682 // Variable Bit Shifts
7683 //
7684 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7685                           ValueType vt128, ValueType vt256> {
7686   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7687              (ins VR128:$src1, VR128:$src2),
7688              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7689              [(set VR128:$dst,
7690                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7691              VEX_4V;
7692   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7693              (ins VR128:$src1, i128mem:$src2),
7694              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7695              [(set VR128:$dst,
7696                (vt128 (OpNode VR128:$src1,
7697                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7698              VEX_4V;
7699   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7700              (ins VR256:$src1, VR256:$src2),
7701              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7702              [(set VR256:$dst,
7703                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7704              VEX_4V;
7705   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7706              (ins VR256:$src1, i256mem:$src2),
7707              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7708              [(set VR256:$dst,
7709                (vt256 (OpNode VR256:$src1,
7710                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7711              VEX_4V;
7712 }
7713
7714 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7715 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7716 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7717 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7718 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;