lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_DEFAULT, d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
  77           IIC_DEFAULT, d>;
  78 }
  79
  80 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  81 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  82                                       string OpcodeStr, X86MemOperand x86memop,
  83                                       list<dag> pat_rr, list<dag> pat_rm,
  84                                       bit Is2Addr = 1,
  85                                       bit rr_hasSideEffects = 0> {
  86   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  87     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  88        !if(Is2Addr,
  89            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  90            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  91        pat_rr, IIC_DEFAULT, d>;
  92   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  93        !if(Is2Addr,
  94            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  95            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  96        pat_rm, IIC_DEFAULT, d>;
  97 }
  98
  99 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 100 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 101                            string asm, string SSEVer, string FPSizeStr,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 105        !if(Is2Addr,
 106            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 107            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 108            [(set RC:$dst, (!cast<Intrinsic>(
 109                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 110                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 111   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (!cast<Intrinsic>(
 116                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 117              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Non-instruction patterns
 122 //===----------------------------------------------------------------------===//
 123
 124 // A vector extract of the first f32/f64 position is a subregister copy
 125 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 126           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 127 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 128           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 129
 130 // A 128-bit subvector extract from the first 256-bit vector position
 131 // is a subregister copy that needs no instruction.
 132 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 133           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 134 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 135           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 136
 137 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 138           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 139 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 140           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 141
 142 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 143           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 144 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 145           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 146
 147 // A 128-bit subvector insert to the first 256-bit vector position
 148 // is a subregister copy that needs no instruction.
 149 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 158           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 159 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 160           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 161
 162 // Implicitly promote a 32-bit scalar to a vector.
 163 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 164           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 165 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 166           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 167 // Implicitly promote a 64-bit scalar to a vector.
 168 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 169           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 170 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 171           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 172
 173 // Bitcasts between 128-bit vector types. Return the original type since
 174 // no instruction is needed for the conversion
 175 let Predicates = [HasSSE2] in {
 176   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 205   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 206 }
 207
 208 // Bitcasts between 256-bit vector types. Return the original type since
 209 // no instruction is needed for the conversion
 210 let Predicates = [HasAVX] in {
 211   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 215   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 220   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 225   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 230   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 240   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 241 }
 242
 243 // Alias instructions that map fld0 to pxor for sse.
 244 // This is expanded by ExpandPostRAPseudos.
 245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 246     isPseudo = 1 in {
 247   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 248                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 249   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 251 }
 252
 253 //===----------------------------------------------------------------------===//
 254 // AVX & SSE - Zero/One Vectors
 255 //===----------------------------------------------------------------------===//
 256
 257 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 258 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 259 // swizzled by ExecutionDepsFix to pxor.
 260 // We set canFoldAsLoad because this can be converted to a constant-pool
 261 // load of an all-zeros value if folding it would be beneficial.
 262 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 263     isPseudo = 1, neverHasSideEffects = 1 in {
 264 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 265 }
 266
 267 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 272 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 273
 274
 275 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 276 // and doesn't need it because on sandy bridge the register is set to zero
 277 // at the rename stage without using any execution unit, so SET0PSY
 278 // and SET0PDY can be used for vector int instructions without penalty
 279 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 280 // JIT implementatioan, it does not expand the instructions below like
 281 // X86MCInstLower does.
 282 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 283     isCodeGenOnly = 1 in {
 284 let Predicates = [HasAVX] in {
 285 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 287 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 288                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 289 }
 290 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 291 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    []>, VEX_4V;
 293 }
 294
 295 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 296   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 297   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 298   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 299   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 300 }
 301
 302 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 303 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 304 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 307
 308 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 309 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 310           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 311
 312 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 313 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 314           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 315
 316 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 317 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 318           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 319
 320 // We set canFoldAsLoad because this can be converted to a constant-pool
 321 // load of an all-ones value if folding it would be beneficial.
 322 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 323 // JIT implementation, it does not expand the instructions below like
 324 // X86MCInstLower does.
 325 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 326     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 327   let Predicates = [HasAVX] in
 328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 332   let Predicates = [HasAVX2] in
 333   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 334                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // SSE 1 & 2 - Move FP Scalar Instructions
 340 //
 341 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 342 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 343 // is used instead. Register-to-register movss/movsd is not modeled as an
 344 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 345 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 346 //===----------------------------------------------------------------------===//
 347
 348 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 349       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 350       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 351
 352 // Loading from memory automatically zeroing upper bits.
 353 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 354                     PatFrag mem_pat, string OpcodeStr> :
 355       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 356          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 357                         [(set RC:$dst, (mem_pat addr:$src))]>;
 358
 359 // AVX
 360 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 361                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 362                 VEX_LIG;
 363 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 364                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 365                 VEX_LIG;
 366
 367 // For the disassembler
 368 let isCodeGenOnly = 1 in {
 369   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 370                         (ins VR128:$src1, FR32:$src2),
 371                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 372                         XS, VEX_4V, VEX_LIG;
 373   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 374                         (ins VR128:$src1, FR64:$src2),
 375                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 376                         XD, VEX_4V, VEX_LIG;
 377 }
 378
 379 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 380   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 381                  VEX_LIG;
 382   let AddedComplexity = 20 in
 383     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 384                    VEX_LIG;
 385 }
 386
 387 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 388                   "movss\t{$src, $dst|$dst, $src}",
 389                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 390 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 391                   "movsd\t{$src, $dst|$dst, $src}",
 392                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 393
 394 // SSE1 & 2
 395 let Constraints = "$src1 = $dst" in {
 396   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 397                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 398   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 399                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 400
 401   // For the disassembler
 402   let isCodeGenOnly = 1 in {
 403     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 404                          (ins VR128:$src1, FR32:$src2),
 405                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 406     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 407                          (ins VR128:$src1, FR64:$src2),
 408                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 409   }
 410 }
 411
 412 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 413   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 414
 415   let AddedComplexity = 20 in
 416     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 417 }
 418
 419 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 420                   "movss\t{$src, $dst|$dst, $src}",
 421                   [(store FR32:$src, addr:$dst)]>;
 422 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 423                   "movsd\t{$src, $dst|$dst, $src}",
 424                   [(store FR64:$src, addr:$dst)]>;
 425
 426 // Patterns
 427 let Predicates = [HasAVX] in {
 428   let AddedComplexity = 15 in {
 429   // Extract the low 32-bit value from one vector and insert it into another.
 430   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 431             (VMOVSSrr (v4f32 VR128:$src1),
 432                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 433   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 434             (VMOVSSrr (v4i32 VR128:$src1),
 435                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 436
 437   // Extract the low 64-bit value from one vector and insert it into another.
 438   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 439             (VMOVSDrr (v2f64 VR128:$src1),
 440                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 441   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 442             (VMOVSDrr (v2i64 VR128:$src1),
 443                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 444
 445   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 446   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 447             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 448   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 449             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 450
 451   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 452   // MOVS{S,D} to the lower bits.
 453   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 454             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 455   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 456             (VMOVSSrr (v4f32 (V_SET0)),
 457                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 458   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 459             (VMOVSSrr (v4i32 (V_SET0)),
 460                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 461   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 462             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 463
 464   // Move low f32 and clear high bits.
 465   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 466             (SUBREG_TO_REG (i32 0),
 467               (VMOVSSrr (v4f32 (V_SET0)),
 468                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 469   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 470             (SUBREG_TO_REG (i32 0),
 471               (VMOVSSrr (v4i32 (V_SET0)),
 472                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 473   }
 474
 475   let AddedComplexity = 20 in {
 476   // MOVSSrm zeros the high parts of the register; represent this
 477   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 478   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 479             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 480   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 481             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 482   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 483             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 484
 485   // MOVSDrm zeros the high parts of the register; represent this
 486   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 488             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 490             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 492             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 494             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 495   def : Pat<(v2f64 (X86vzload addr:$src)),
 496             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 497
 498   // Represent the same patterns above but in the form they appear for
 499   // 256-bit types
 500   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 501                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 502             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 503   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 504                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 505             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 506   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 507                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 508             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 509   }
 510   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 511                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 512             (SUBREG_TO_REG (i32 0),
 513                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 514                            sub_xmm)>;
 515   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 516                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 517             (SUBREG_TO_REG (i64 0),
 518                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 519                            sub_xmm)>;
 520   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 521                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 522             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 523
 524   // Move low f64 and clear high bits.
 525   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 526             (SUBREG_TO_REG (i32 0),
 527               (VMOVSDrr (v2f64 (V_SET0)),
 528                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 529
 530   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 531             (SUBREG_TO_REG (i32 0),
 532               (VMOVSDrr (v2i64 (V_SET0)),
 533                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 534
 535 // Extract and store.
 536   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 537                    addr:$dst),
 538             (VMOVSSmr addr:$dst,
 539                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 540   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 541                    addr:$dst),
 542             (VMOVSDmr addr:$dst,
 543                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 544
 545   // Shuffle with VMOVSS
 546   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 547             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 548   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 549             (VMOVSSrr (v4i32 VR128:$src1),
 550                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 551   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 552             (VMOVSSrr (v4f32 VR128:$src1),
 553                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 554
 555   // 256-bit variants
 556   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 557             (SUBREG_TO_REG (i32 0),
 558                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 559                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 560   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 561             (SUBREG_TO_REG (i32 0),
 562                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 563                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 564
 565   // Shuffle with VMOVSD
 566   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 567             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 568   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 569             (VMOVSDrr (v2i64 VR128:$src1),
 570                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 571   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 572             (VMOVSDrr (v2f64 VR128:$src1),
 573                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 574   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 575             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 576                                                    sub_sd))>;
 577   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 579                                                    sub_sd))>;
 580
 581   // 256-bit variants
 582   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 583             (SUBREG_TO_REG (i32 0),
 584                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 585                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 586   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 587             (SUBREG_TO_REG (i32 0),
 588                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 589                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 590
 591
 592   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 593   // is during lowering, where it's not possible to recognize the fold cause
 594   // it has two uses through a bitcast. One use disappears at isel time and the
 595   // fold opportunity reappears.
 596   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 597             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 598                                                    sub_sd))>;
 599   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 600             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 601                                                    sub_sd))>;
 602   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 603             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 604                                                    sub_sd))>;
 605   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 606             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 607                                                    sub_sd))>;
 608 }
 609
 610 let Predicates = [HasSSE1] in {
 611   let AddedComplexity = 15 in {
 612   // Extract the low 32-bit value from one vector and insert it into another.
 613   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 614             (MOVSSrr (v4f32 VR128:$src1),
 615                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 616   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 617             (MOVSSrr (v4i32 VR128:$src1),
 618                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 619
 620   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 621   // MOVSS to the lower bits.
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 623             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 625             (MOVSSrr (v4f32 (V_SET0)),
 626                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 627   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 628             (MOVSSrr (v4i32 (V_SET0)),
 629                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 630   }
 631
 632   let AddedComplexity = 20 in {
 633   // MOVSSrm zeros the high parts of the register; represent this
 634   // with SUBREG_TO_REG.
 635   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 636             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 637   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 638             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 639   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 640             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 641   }
 642
 643   // Extract and store.
 644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 645                    addr:$dst),
 646             (MOVSSmr addr:$dst,
 647                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 648
 649   // Shuffle with MOVSS
 650   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 651             (MOVSSrr VR128:$src1, FR32:$src2)>;
 652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (MOVSSrr (v4i32 VR128:$src1),
 654                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (MOVSSrr (v4f32 VR128:$src1),
 657                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 658 }
 659
 660 let Predicates = [HasSSE2] in {
 661   let AddedComplexity = 15 in {
 662   // Extract the low 64-bit value from one vector and insert it into another.
 663   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 664             (MOVSDrr (v2f64 VR128:$src1),
 665                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 666   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 667             (MOVSDrr (v2i64 VR128:$src1),
 668                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 669
 670   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 671   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 672             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 673   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 674             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 675
 676   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 677   // MOVSD to the lower bits.
 678   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 679             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 680   }
 681
 682   let AddedComplexity = 20 in {
 683   // MOVSDrm zeros the high parts of the register; represent this
 684   // with SUBREG_TO_REG.
 685   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 686             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 687   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 688             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 689   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 690             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 691   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 692             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 693   def : Pat<(v2f64 (X86vzload addr:$src)),
 694             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 695   }
 696
 697   // Extract and store.
 698   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 699                    addr:$dst),
 700             (MOVSDmr addr:$dst,
 701                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 702
 703   // Shuffle with MOVSD
 704   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 705             (MOVSDrr VR128:$src1, FR64:$src2)>;
 706   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 707             (MOVSDrr (v2i64 VR128:$src1),
 708                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 709   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 710             (MOVSDrr (v2f64 VR128:$src1),
 711                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 712   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 713             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 714   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 715             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 716
 717   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 718   // is during lowering, where it's not possible to recognize the fold cause
 719   // it has two uses through a bitcast. One use disappears at isel time and the
 720   // fold opportunity reappears.
 721   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 722             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 723   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 724             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 725   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 726             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 727   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 728             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 729 }
 730
 731 //===----------------------------------------------------------------------===//
 732 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 733 //===----------------------------------------------------------------------===//
 734
 735 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 736                             X86MemOperand x86memop, PatFrag ld_frag,
 737                             string asm, Domain d,
 738                             bit IsReMaterializable = 1> {
 739 let neverHasSideEffects = 1 in
 740   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], IIC_DEFAULT, d>;
 742 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 743   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 744               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 745                    [(set RC:$dst, (ld_frag addr:$src))], IIC_DEFAULT, d>;
 746 }
 747
 748 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 749                               "movaps", SSEPackedSingle>, TB, VEX;
 750 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 751                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 752 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 753                               "movups", SSEPackedSingle>, TB, VEX;
 754 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 755                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 756
 757 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 758                               "movaps", SSEPackedSingle>, TB, VEX;
 759 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 760                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 761 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 762                               "movups", SSEPackedSingle>, TB, VEX;
 763 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 764                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 765 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 766                               "movaps", SSEPackedSingle>, TB;
 767 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 768                               "movapd", SSEPackedDouble>, TB, OpSize;
 769 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 770                               "movups", SSEPackedSingle>, TB;
 771 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 772                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 773
 774 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 775                    "movaps\t{$src, $dst|$dst, $src}",
 776                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 777 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 778                    "movapd\t{$src, $dst|$dst, $src}",
 779                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 780 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 781                    "movups\t{$src, $dst|$dst, $src}",
 782                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 783 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 784                    "movupd\t{$src, $dst|$dst, $src}",
 785                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 786 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 787                    "movaps\t{$src, $dst|$dst, $src}",
 788                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 789 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 790                    "movapd\t{$src, $dst|$dst, $src}",
 791                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 792 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 793                    "movups\t{$src, $dst|$dst, $src}",
 794                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 795 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 796                    "movupd\t{$src, $dst|$dst, $src}",
 797                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 798
 799 // For disassembler
 800 let isCodeGenOnly = 1 in {
 801   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 802                           (ins VR128:$src),
 803                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 804   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 805                            (ins VR128:$src),
 806                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 807   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 808                            (ins VR128:$src),
 809                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 810   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 811                            (ins VR128:$src),
 812                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 813   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 814                             (ins VR256:$src),
 815                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 816   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 817                             (ins VR256:$src),
 818                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 819   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 820                             (ins VR256:$src),
 821                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 822   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 823                             (ins VR256:$src),
 824                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 825 }
 826
 827 let Predicates = [HasAVX] in {
 828 def : Pat<(v8i32 (X86vzmovl
 829                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 830           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 831 def : Pat<(v4i64 (X86vzmovl
 832                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 833           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 834 def : Pat<(v8f32 (X86vzmovl
 835                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 836           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 837 def : Pat<(v4f64 (X86vzmovl
 838                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 839           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 840 }
 841
 842
 843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 845 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 846           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 847
 848 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 851 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 852                    "movapd\t{$src, $dst|$dst, $src}",
 853                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 854 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movups\t{$src, $dst|$dst, $src}",
 856                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 857 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 858                    "movupd\t{$src, $dst|$dst, $src}",
 859                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 860
 861 // For disassembler
 862 let isCodeGenOnly = 1 in {
 863   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 864                          "movaps\t{$src, $dst|$dst, $src}", []>;
 865   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 866                          "movapd\t{$src, $dst|$dst, $src}", []>;
 867   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 868                          "movups\t{$src, $dst|$dst, $src}", []>;
 869   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 870                          "movupd\t{$src, $dst|$dst, $src}", []>;
 871 }
 872
 873 let Predicates = [HasAVX] in {
 874   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 875             (VMOVUPSmr addr:$dst, VR128:$src)>;
 876   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 877             (VMOVUPDmr addr:$dst, VR128:$src)>;
 878 }
 879
 880 let Predicates = [HasSSE1] in
 881   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 882             (MOVUPSmr addr:$dst, VR128:$src)>;
 883 let Predicates = [HasSSE2] in
 884   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 885             (MOVUPDmr addr:$dst, VR128:$src)>;
 886
 887 // Use vmovaps/vmovups for AVX integer load/store.
 888 let Predicates = [HasAVX] in {
 889   // 128-bit load/store
 890   def : Pat<(alignedloadv2i64 addr:$src),
 891             (VMOVAPSrm addr:$src)>;
 892   def : Pat<(loadv2i64 addr:$src),
 893             (VMOVUPSrm addr:$src)>;
 894
 895   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 896             (VMOVAPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 898             (VMOVAPSmr addr:$dst, VR128:$src)>;
 899   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 900             (VMOVAPSmr addr:$dst, VR128:$src)>;
 901   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 902             (VMOVAPSmr addr:$dst, VR128:$src)>;
 903   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 904             (VMOVUPSmr addr:$dst, VR128:$src)>;
 905   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 906             (VMOVUPSmr addr:$dst, VR128:$src)>;
 907   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 908             (VMOVUPSmr addr:$dst, VR128:$src)>;
 909   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 910             (VMOVUPSmr addr:$dst, VR128:$src)>;
 911
 912   // 256-bit load/store
 913   def : Pat<(alignedloadv4i64 addr:$src),
 914             (VMOVAPSYrm addr:$src)>;
 915   def : Pat<(loadv4i64 addr:$src),
 916             (VMOVUPSYrm addr:$src)>;
 917   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 918             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 919   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 921   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 923   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 925   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 926             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 927   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 929   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 931   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 933 }
 934
 935 // Use movaps / movups for SSE integer load / store (one byte shorter).
 936 // The instructions selected below are then converted to MOVDQA/MOVDQU
 937 // during the SSE domain pass.
 938 let Predicates = [HasSSE1] in {
 939   def : Pat<(alignedloadv2i64 addr:$src),
 940             (MOVAPSrm addr:$src)>;
 941   def : Pat<(loadv2i64 addr:$src),
 942             (MOVUPSrm addr:$src)>;
 943
 944   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 945             (MOVAPSmr addr:$dst, VR128:$src)>;
 946   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 947             (MOVAPSmr addr:$dst, VR128:$src)>;
 948   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 949             (MOVAPSmr addr:$dst, VR128:$src)>;
 950   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 951             (MOVAPSmr addr:$dst, VR128:$src)>;
 952   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 953             (MOVUPSmr addr:$dst, VR128:$src)>;
 954   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 955             (MOVUPSmr addr:$dst, VR128:$src)>;
 956   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 959             (MOVUPSmr addr:$dst, VR128:$src)>;
 960 }
 961
 962 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 963 // bits are disregarded. FIXME: Set encoding to pseudo!
 964 let neverHasSideEffects = 1 in {
 965 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 966                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 967 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 968                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 969 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 970                      "movaps\t{$src, $dst|$dst, $src}", []>;
 971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 972                      "movapd\t{$src, $dst|$dst, $src}", []>;
 973 }
 974
 975 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 976 // bits are disregarded. FIXME: Set encoding to pseudo!
 977 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 978 let isCodeGenOnly = 1 in {
 979   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 980                          "movaps\t{$src, $dst|$dst, $src}",
 981                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 982   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 983                          "movapd\t{$src, $dst|$dst, $src}",
 984                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 985 }
 986 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 987                      "movaps\t{$src, $dst|$dst, $src}",
 988                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 989 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 990                      "movapd\t{$src, $dst|$dst, $src}",
 991                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 992 }
 993
 994 //===----------------------------------------------------------------------===//
 995 // SSE 1 & 2 - Move Low packed FP Instructions
 996 //===----------------------------------------------------------------------===//
 997
 998 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 999                                  PatFrag mov_frag, string base_opc,
1000                                  string asm_opr> {
1001   def PSrm : PI<opc, MRMSrcMem,
1002          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1003          !strconcat(base_opc, "s", asm_opr),
1004      [(set RC:$dst,
1005        (mov_frag RC:$src1,
1006               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1007               IIC_DEFAULT, SSEPackedSingle>, TB;
1008
1009   def PDrm : PI<opc, MRMSrcMem,
1010          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1011          !strconcat(base_opc, "d", asm_opr),
1012      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1013                               (scalar_to_vector (loadf64 addr:$src2)))))],
1014               IIC_DEFAULT, SSEPackedDouble>, TB, OpSize;
1015 }
1016
1017 let AddedComplexity = 20 in {
1018   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1019                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1020 }
1021 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1022   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1023                                    "\t{$src2, $dst|$dst, $src2}">;
1024 }
1025
1026 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1027                    "movlps\t{$src, $dst|$dst, $src}",
1028                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1029                                  (iPTR 0))), addr:$dst)]>, VEX;
1030 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1031                    "movlpd\t{$src, $dst|$dst, $src}",
1032                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1033                                  (iPTR 0))), addr:$dst)]>, VEX;
1034 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1035                    "movlps\t{$src, $dst|$dst, $src}",
1036                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1037                                  (iPTR 0))), addr:$dst)]>;
1038 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1039                    "movlpd\t{$src, $dst|$dst, $src}",
1040                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1041                                  (iPTR 0))), addr:$dst)]>;
1042
1043 let Predicates = [HasAVX] in {
1044   let AddedComplexity = 20 in {
1045     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1046     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1051     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1053     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055   }
1056
1057   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1058   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1059             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1060   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1061                                  VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063
1064   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1065   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1066             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1067   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069
1070   // Shuffle with VMOVLPS
1071   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(X86Movlps VR128:$src1,
1076                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078
1079   // Shuffle with VMOVLPD
1080   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1085                               (scalar_to_vector (loadf64 addr:$src2)))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087
1088   // Store patterns
1089   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1090                    addr:$src1),
1091             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v4i32 (X86Movlps
1093                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1096                    addr:$src1),
1097             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101 }
1102
1103 let Predicates = [HasSSE1] in {
1104   let AddedComplexity = 20 in {
1105     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1106     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1107               (MOVLPSrm VR128:$src1, addr:$src2)>;
1108     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110   }
1111
1112   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1113   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1114                                  (iPTR 0))), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1119                                  VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121
1122   // Shuffle with MOVLPS
1123   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(X86Movlps VR128:$src1,
1128                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133
1134   // Store patterns
1135   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1136                                       addr:$src1),
1137             (MOVLPSmr addr:$src1, VR128:$src2)>;
1138   def : Pat<(store (v4i32 (X86Movlps
1139                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1140                               addr:$src1),
1141             (MOVLPSmr addr:$src1, VR128:$src2)>;
1142 }
1143
1144 let Predicates = [HasSSE2] in {
1145   let AddedComplexity = 20 in {
1146     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1147     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1148               (MOVLPDrm VR128:$src1, addr:$src2)>;
1149     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151   }
1152
1153   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1154   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1155             (MOVLPDmr addr:$src1, VR128:$src2)>;
1156   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158
1159   // Shuffle with MOVLPD
1160   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1165                               (scalar_to_vector (loadf64 addr:$src2)))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1170                            addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 // SSE 1 & 2 - Move Hi packed FP Instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 let AddedComplexity = 20 in {
1182   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1183                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1184 }
1185 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1186   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1187                                    "\t{$src2, $dst|$dst, $src2}">;
1188 }
1189
1190 // v2f64 extract element 1 is always custom lowered to unpack high to low
1191 // and extract element 0 so the non-store version isn't too horrible.
1192 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1193                    "movhps\t{$src, $dst|$dst, $src}",
1194                    [(store (f64 (vector_extract
1195                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1196                                          (undef)), (iPTR 0))), addr:$dst)]>,
1197                    VEX;
1198 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movhpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract
1201                                  (v2f64 (unpckh VR128:$src, (undef))),
1202                                  (iPTR 0))), addr:$dst)]>,
1203                    VEX;
1204 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhps\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1208                                          (undef)), (iPTR 0))), addr:$dst)]>;
1209 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movhpd\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract
1212                                  (v2f64 (unpckh VR128:$src, (undef))),
1213                                  (iPTR 0))), addr:$dst)]>;
1214
1215 let Predicates = [HasAVX] in {
1216   // VMOVHPS patterns
1217   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1218             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1219   def : Pat<(X86Movlhps VR128:$src1,
1220                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1221             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228
1229   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1230   // is during lowering, where it's not possible to recognize the load fold
1231   // cause it has two uses through a bitcast. One use disappears at isel time
1232   // and the fold opportunity reappears.
1233   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1238   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1239                       (scalar_to_vector (loadf64 addr:$src2)))),
1240             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1241
1242   // Store patterns
1243   def : Pat<(store (f64 (vector_extract
1244             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1246             (VMOVHPSmr addr:$dst, VR128:$src)>;
1247   def : Pat<(store (f64 (vector_extract
1248             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1249             (VMOVHPDmr addr:$dst, VR128:$src)>;
1250 }
1251
1252 let Predicates = [HasSSE1] in {
1253   // MOVHPS patterns
1254   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1255             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259   def : Pat<(X86Movlhps VR128:$src1,
1260                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1261             (MOVHPSrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(X86Movlhps VR128:$src1,
1263                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1264             (MOVHPSrm VR128:$src1, addr:$src2)>;
1265
1266   // Store patterns
1267   def : Pat<(store (f64 (vector_extract
1268             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1269                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1270             (MOVHPSmr addr:$dst, VR128:$src)>;
1271 }
1272
1273 let Predicates = [HasSSE2] in {
1274   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1275   // is during lowering, where it's not possible to recognize the load fold
1276   // cause it has two uses through a bitcast. One use disappears at isel time
1277   // and the fold opportunity reappears.
1278   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1279                       (scalar_to_vector (loadf64 addr:$src2)))),
1280             (MOVHPDrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1283   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1284                       (scalar_to_vector (loadf64 addr:$src2)))),
1285             (MOVHPDrm VR128:$src1, addr:$src2)>;
1286
1287   // Store patterns
1288   def : Pat<(store (f64 (vector_extract
1289             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1290             (MOVHPDmr addr:$dst, VR128:$src)>;
1291 }
1292
1293 //===----------------------------------------------------------------------===//
1294 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1295 //===----------------------------------------------------------------------===//
1296
1297 let AddedComplexity = 20 in {
1298   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1299                                        (ins VR128:$src1, VR128:$src2),
1300                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1301                       [(set VR128:$dst,
1302                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>,
1303                       VEX_4V;
1304   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1305                                        (ins VR128:$src1, VR128:$src2),
1306                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1307                       [(set VR128:$dst,
1308                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>,
1309                       VEX_4V;
1310 }
1311 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1312   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movlhps\t{$src2, $dst|$dst, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>;
1317   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1318                                        (ins VR128:$src1, VR128:$src2),
1319                       "movhlps\t{$src2, $dst|$dst, $src2}",
1320                       [(set VR128:$dst,
1321                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>;
1322 }
1323
1324 let Predicates = [HasAVX] in {
1325   // MOVLHPS patterns
1326   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1327             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1328   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1329             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1330
1331   // MOVHLPS patterns
1332   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1333             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1334 }
1335
1336 let Predicates = [HasSSE1] in {
1337   // MOVLHPS patterns
1338   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1339             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1340   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1341             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1342
1343   // MOVHLPS patterns
1344   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1345             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1346 }
1347
1348 //===----------------------------------------------------------------------===//
1349 // SSE 1 & 2 - Conversion Instructions
1350 //===----------------------------------------------------------------------===//
1351
1352 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1353                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1354                      string asm> {
1355   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1356                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1357   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1358                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1359 }
1360
1361 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1362                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1363                          string asm, Domain d> {
1364   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1365                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1366                         IIC_DEFAULT, d>;
1367   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1368                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1369                         IIC_DEFAULT, d>;
1370 }
1371
1372 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1373                           X86MemOperand x86memop, string asm> {
1374 let neverHasSideEffects = 1 in {
1375   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1376               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1377   let mayLoad = 1 in
1378   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1379               (ins DstRC:$src1, x86memop:$src),
1380               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1381 } // neverHasSideEffects = 1
1382 }
1383
1384 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1385                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1386                                 VEX_LIG;
1387 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1388                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1389                                 VEX_W, VEX_LIG;
1390 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1391                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1392                                 VEX_LIG;
1393 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1394                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1395                                 VEX, VEX_W, VEX_LIG;
1396
1397 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1398 // register, but the same isn't true when only using memory operands,
1399 // provide other assembly "l" and "q" forms to address this explicitly
1400 // where appropriate to do so.
1401 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1402                                   VEX_4V, VEX_LIG;
1403 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1404                                   VEX_4V, VEX_W, VEX_LIG;
1405 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1406                                   VEX_4V, VEX_LIG;
1407 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1408                                   VEX_4V, VEX_LIG;
1409 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1410                                   VEX_4V, VEX_W, VEX_LIG;
1411
1412 let Predicates = [HasAVX], AddedComplexity = 1 in {
1413   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1414             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1415   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1416             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1417   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1418             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1419   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1420             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1421
1422   def : Pat<(f32 (sint_to_fp GR32:$src)),
1423             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1424   def : Pat<(f32 (sint_to_fp GR64:$src)),
1425             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1426   def : Pat<(f64 (sint_to_fp GR32:$src)),
1427             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1428   def : Pat<(f64 (sint_to_fp GR64:$src)),
1429             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1430 }
1431
1432 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1433                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1434 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1435                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1436 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1437                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1438 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1439                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1440 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1441                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1442 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1443                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1444 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1445                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1446 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1447                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1448
1449 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1450 // and/or XMM operand(s).
1451
1452 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1453                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1454                          string asm> {
1455   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1456               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1457               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1458   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1459               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1460               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1461 }
1462
1463 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1464                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1465                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1466   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1467               !if(Is2Addr,
1468                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1469                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1470               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1471   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1472               (ins DstRC:$src1, x86memop:$src2),
1473               !if(Is2Addr,
1474                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1475                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1476               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1477 }
1478
1479 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1480                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1481 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1482                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1483                   XD, VEX, VEX_W, VEX_LIG;
1484
1485 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1486                 f128mem, load, "cvtsd2si{l}">, XD;
1487 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1488                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1489
1490
1491 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1492           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1493 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1494           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1495           VEX_W;
1496 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1497           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1498 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1499           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1500           VEX_4V, VEX_W;
1501
1502 let Constraints = "$src1 = $dst" in {
1503   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1504                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1505                         "cvtsi2ss">, XS;
1506   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1507                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1508                         "cvtsi2ss{q}">, XS, REX_W;
1509   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1510                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1511                         "cvtsi2sd">, XD;
1512   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1513                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1514                         "cvtsi2sd">, XD, REX_W;
1515 }
1516
1517 /// SSE 1 Only
1518
1519 // Aliases for intrinsics
1520 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1521                                     f32mem, load, "cvttss2si">, XS, VEX;
1522 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1523                                     int_x86_sse_cvttss2si64, f32mem, load,
1524                                     "cvttss2si">, XS, VEX, VEX_W;
1525 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1526                                     f128mem, load, "cvttsd2si">, XD, VEX;
1527 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1528                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1529                                     "cvttsd2si">, XD, VEX, VEX_W;
1530 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1531                                     f32mem, load, "cvttss2si">, XS;
1532 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1533                                     int_x86_sse_cvttss2si64, f32mem, load,
1534                                     "cvttss2si{q}">, XS, REX_W;
1535 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1536                                     f128mem, load, "cvttsd2si">, XD;
1537 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1538                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1539                                     "cvttsd2si{q}">, XD, REX_W;
1540
1541 let Pattern = []<dag> in {
1542 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1543                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1544                                VEX, VEX_LIG;
1545 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1546                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1547                                VEX_W, VEX_LIG;
1548 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1549                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1550                                SSEPackedSingle>, TB, VEX;
1551 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1552                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1553                                SSEPackedSingle>, TB, VEX;
1554 }
1555
1556 let Pattern = []<dag> in {
1557 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1558                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1559 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1560                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1561 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1562                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1563                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1564 }
1565
1566 let Predicates = [HasAVX] in {
1567   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1568             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1569   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1570             (VCVTSS2SIrm addr:$src)>;
1571   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1572             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1573   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1574             (VCVTSS2SI64rm addr:$src)>;
1575 }
1576
1577 let Predicates = [HasSSE1] in {
1578   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1579             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1580   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1581             (CVTSS2SIrm addr:$src)>;
1582   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1583             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1584   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1585             (CVTSS2SI64rm addr:$src)>;
1586 }
1587
1588 /// SSE 2 Only
1589
1590 // Convert scalar double to scalar single
1591 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1592                        (ins FR64:$src1, FR64:$src2),
1593                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1594                       VEX_4V, VEX_LIG;
1595 let mayLoad = 1 in
1596 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1597                        (ins FR64:$src1, f64mem:$src2),
1598                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1599                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1600
1601 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1602           Requires<[HasAVX]>;
1603
1604 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1605                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1606                       [(set FR32:$dst, (fround FR64:$src))]>;
1607 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1608                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1609                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1610                   Requires<[HasSSE2, OptForSize]>;
1611
1612 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1613                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1614                       XS, VEX_4V;
1615 let Constraints = "$src1 = $dst" in
1616 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1617                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1618
1619 // Convert scalar single to scalar double
1620 // SSE2 instructions with XS prefix
1621 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1622                     (ins FR32:$src1, FR32:$src2),
1623                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1624                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1625 let mayLoad = 1 in
1626 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1627                     (ins FR32:$src1, f32mem:$src2),
1628                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1629                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1630
1631 let Predicates = [HasAVX] in {
1632   def : Pat<(f64 (fextend FR32:$src)),
1633             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1634   def : Pat<(fextend (loadf32 addr:$src)),
1635             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1636   def : Pat<(extloadf32 addr:$src),
1637             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1638 }
1639
1640 def : Pat<(extloadf32 addr:$src),
1641           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1642           Requires<[HasAVX, OptForSpeed]>;
1643
1644 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1645                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1646                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1647                  Requires<[HasSSE2]>;
1648 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1649                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1650                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1651                  Requires<[HasSSE2, OptForSize]>;
1652
1653 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1654 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1655 // combine.
1656 // Since these loads aren't folded into the fextend, we have to match it
1657 // explicitly here.
1658 def : Pat<(fextend (loadf32 addr:$src)),
1659           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1660 def : Pat<(extloadf32 addr:$src),
1661           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1662
1663 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1664                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1665                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1666                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1667                                        VR128:$src2))]>, XS, VEX_4V,
1668                     Requires<[HasAVX]>;
1669 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1670                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1671                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1672                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1673                                        (load addr:$src2)))]>, XS, VEX_4V,
1674                     Requires<[HasAVX]>;
1675 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1676 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1677                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1678                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1679                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1680                                        VR128:$src2))]>, XS,
1681                     Requires<[HasSSE2]>;
1682 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1683                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1684                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1685                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1686                                        (load addr:$src2)))]>, XS,
1687                     Requires<[HasSSE2]>;
1688 }
1689
1690 // Convert doubleword to packed single/double fp
1691 // SSE2 instructions without OpSize prefix
1692 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1693                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1694                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1695                      TB, VEX, Requires<[HasAVX]>;
1696 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1697                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1698                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1699                                         (bitconvert (memopv2i64 addr:$src))))]>,
1700                      TB, VEX, Requires<[HasAVX]>;
1701 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1702                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1703                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1704                      TB, Requires<[HasSSE2]>;
1705 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1706                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1707                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1708                                         (bitconvert (memopv2i64 addr:$src))))]>,
1709                      TB, Requires<[HasSSE2]>;
1710
1711 // FIXME: why the non-intrinsic version is described as SSE3?
1712 // SSE2 instructions with XS prefix
1713 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1714                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1715                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1716                      XS, VEX, Requires<[HasAVX]>;
1717 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1718                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1719                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1720                                         (bitconvert (memopv2i64 addr:$src))))]>,
1721                      XS, VEX, Requires<[HasAVX]>;
1722 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1723                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1724                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1725                      XS, Requires<[HasSSE2]>;
1726 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1727                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1728                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1729                                         (bitconvert (memopv2i64 addr:$src))))]>,
1730                      XS, Requires<[HasSSE2]>;
1731
1732
1733 // Convert packed single/double fp to doubleword
1734 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1735                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1736 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1737                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1738 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1739                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1740 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1741                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1742 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1743                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1744 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1745                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1746
1747 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1748                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1749                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1750                         VEX;
1751 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1752                          (ins f128mem:$src),
1753                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1754                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1755                                             (memop addr:$src)))]>, VEX;
1756 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1757                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1758                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1759 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1760                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1761                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1762                                             (memop addr:$src)))]>;
1763
1764 // SSE2 packed instructions with XD prefix
1765 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1766                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1767                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1768                      XD, VEX, Requires<[HasAVX]>;
1769 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1770                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1771                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1772                                           (memop addr:$src)))]>,
1773                      XD, VEX, Requires<[HasAVX]>;
1774 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1775                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1776                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1777                      XD, Requires<[HasSSE2]>;
1778 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1779                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1780                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1781                                           (memop addr:$src)))]>,
1782                      XD, Requires<[HasSSE2]>;
1783
1784
1785 // Convert with truncation packed single/double fp to doubleword
1786 // SSE2 packed instructions with XS prefix
1787 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1788                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1789                         [(set VR128:$dst,
1790                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1791 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1792                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1793                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1794                                            (memop addr:$src)))]>, VEX;
1795 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1796                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1797                          [(set VR256:$dst,
1798                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1799 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1800                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1801                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1802                                             (memopv8f32 addr:$src)))]>, VEX;
1803
1804 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1805                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1806                       [(set VR128:$dst,
1807                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1808 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1809                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1810                       [(set VR128:$dst,
1811                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1812
1813 let Predicates = [HasAVX] in {
1814   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1815             (Int_VCVTDQ2PSrr VR128:$src)>;
1816   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1817             (Int_VCVTDQ2PSrm addr:$src)>;
1818
1819   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1820             (VCVTTPS2DQrr VR128:$src)>;
1821   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1822             (VCVTTPS2DQrm addr:$src)>;
1823
1824   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1825             (VCVTDQ2PSYrr VR256:$src)>;
1826   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1827             (VCVTDQ2PSYrm addr:$src)>;
1828
1829   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1830             (VCVTTPS2DQYrr VR256:$src)>;
1831   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1832             (VCVTTPS2DQYrm addr:$src)>;
1833 }
1834
1835 let Predicates = [HasSSE2] in {
1836   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1837             (Int_CVTDQ2PSrr VR128:$src)>;
1838   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1839             (Int_CVTDQ2PSrm addr:$src)>;
1840
1841   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1842             (CVTTPS2DQrr VR128:$src)>;
1843   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1844             (CVTTPS2DQrm addr:$src)>;
1845 }
1846
1847 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1848                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1849                         [(set VR128:$dst,
1850                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1851 let isCodeGenOnly = 1 in
1852 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1853                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1854                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1855                                                (memop addr:$src)))]>, VEX;
1856 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1858                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1859 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1860                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1861                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1862                                         (memop addr:$src)))]>;
1863
1864 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1865 // register, but the same isn't true when using memory operands instead.
1866 // Provide other assembly rr and rm forms to address this explicitly.
1867 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1868                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1869
1870 // XMM only
1871 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1872                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1873 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1874                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1875
1876 // YMM only
1877 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1878                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1879 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1880                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1881
1882 // Convert packed single to packed double
1883 let Predicates = [HasAVX] in {
1884                   // SSE2 instructions without OpSize prefix
1885 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1886                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1887 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1888                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1889 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1890                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1891 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1892                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1893 }
1894 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1895                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1896 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1897                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1898
1899 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1901                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1902                      TB, VEX, Requires<[HasAVX]>;
1903 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1904                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1905                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1906                                           (load addr:$src)))]>,
1907                      TB, VEX, Requires<[HasAVX]>;
1908 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1910                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1911                      TB, Requires<[HasSSE2]>;
1912 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1913                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1914                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1915                                           (load addr:$src)))]>,
1916                      TB, Requires<[HasSSE2]>;
1917
1918 // Convert packed double to packed single
1919 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1920 // register, but the same isn't true when using memory operands instead.
1921 // Provide other assembly rr and rm forms to address this explicitly.
1922 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1923                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1924 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1925                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1926
1927 // XMM only
1928 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1929                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1930 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1931                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1932
1933 // YMM only
1934 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1935                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1936 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1937                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1938 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1939                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1940 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1941                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1942
1943
1944 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1945                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1946                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1947 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1948                          (ins f128mem:$src),
1949                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1950                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1951                                             (memop addr:$src)))]>;
1952 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1953                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1954                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1955 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1956                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1957                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1958                                             (memop addr:$src)))]>;
1959
1960 // AVX 256-bit register conversion intrinsics
1961 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1962 // whenever possible to avoid declaring two versions of each one.
1963 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1964           (VCVTDQ2PSYrr VR256:$src)>;
1965 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
1966           (VCVTDQ2PSYrm addr:$src)>;
1967
1968 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1969           (VCVTPD2PSYrr VR256:$src)>;
1970 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1971           (VCVTPD2PSYrm addr:$src)>;
1972
1973 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1974           (VCVTPS2DQYrr VR256:$src)>;
1975 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1976           (VCVTPS2DQYrm addr:$src)>;
1977
1978 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1979           (VCVTPS2PDYrr VR128:$src)>;
1980 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1981           (VCVTPS2PDYrm addr:$src)>;
1982
1983 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1984           (VCVTTPD2DQYrr VR256:$src)>;
1985 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1986           (VCVTTPD2DQYrm addr:$src)>;
1987
1988 // Match fround and fextend for 128/256-bit conversions
1989 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1990           (VCVTPD2PSYrr VR256:$src)>;
1991 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1992           (VCVTPD2PSYrm addr:$src)>;
1993
1994 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1995           (VCVTPS2PDYrr VR128:$src)>;
1996 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1997           (VCVTPS2PDYrm addr:$src)>;
1998
1999 //===----------------------------------------------------------------------===//
2000 // SSE 1 & 2 - Compare Instructions
2001 //===----------------------------------------------------------------------===//
2002
2003 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2004 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2005                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2006                             string asm, string asm_alt> {
2007   def rr : SIi8<0xC2, MRMSrcReg,
2008                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2009                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2010   def rm : SIi8<0xC2, MRMSrcMem,
2011                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2012                 [(set RC:$dst, (OpNode (VT RC:$src1),
2013                                          (ld_frag addr:$src2), imm:$cc))]>;
2014
2015   // Accept explicit immediate argument form instead of comparison code.
2016   let neverHasSideEffects = 1 in {
2017     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2018                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2019     let mayLoad = 1 in
2020     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2021                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2022   }
2023 }
2024
2025 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2026                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2027                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2028                  XS, VEX_4V, VEX_LIG;
2029 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2030                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2031                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2032                  XD, VEX_4V, VEX_LIG;
2033
2034 let Constraints = "$src1 = $dst" in {
2035   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2036                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2037                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2038                   XS;
2039   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2040                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2041                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2042                   XD;
2043 }
2044
2045 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2046                          Intrinsic Int, string asm> {
2047   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2048                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2049                         [(set VR128:$dst, (Int VR128:$src1,
2050                                                VR128:$src, imm:$cc))]>;
2051   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2052                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2053                         [(set VR128:$dst, (Int VR128:$src1,
2054                                                (load addr:$src), imm:$cc))]>;
2055 }
2056
2057 // Aliases to match intrinsics which expect XMM operand(s).
2058 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2059                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2060                      XS, VEX_4V;
2061 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2062                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2063                      XD, VEX_4V;
2064 let Constraints = "$src1 = $dst" in {
2065   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2066                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2067   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2068                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2069 }
2070
2071
2072 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2073 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2074                             ValueType vt, X86MemOperand x86memop,
2075                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2076   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2077                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2078                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2079                      IIC_DEFAULT, d>;
2080   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2081                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2082                      [(set EFLAGS, (OpNode (vt RC:$src1),
2083                                            (ld_frag addr:$src2)))],
2084                                            IIC_DEFAULT, d>;
2085 }
2086
2087 let Defs = [EFLAGS] in {
2088   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2089                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2090   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2091                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2092                                   VEX_LIG;
2093   let Pattern = []<dag> in {
2094     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2095                                     "comiss", SSEPackedSingle>, TB, VEX,
2096                                     VEX_LIG;
2097     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2098                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2099                                     VEX_LIG;
2100   }
2101
2102   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2103                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2104   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2105                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2106
2107   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2108                             load, "comiss", SSEPackedSingle>, TB, VEX;
2109   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2110                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2111   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2112                                   "ucomiss", SSEPackedSingle>, TB;
2113   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2114                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2115
2116   let Pattern = []<dag> in {
2117     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2118                                     "comiss", SSEPackedSingle>, TB;
2119     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2120                                     "comisd", SSEPackedDouble>, TB, OpSize;
2121   }
2122
2123   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2124                               load, "ucomiss", SSEPackedSingle>, TB;
2125   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2126                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2127
2128   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2129                                   "comiss", SSEPackedSingle>, TB;
2130   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2131                                   "comisd", SSEPackedDouble>, TB, OpSize;
2132 } // Defs = [EFLAGS]
2133
2134 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2135 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2136                             Intrinsic Int, string asm, string asm_alt,
2137                             Domain d> {
2138   let isAsmParserOnly = 1 in {
2139     def rri : PIi8<0xC2, MRMSrcReg,
2140                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2141                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2142                IIC_DEFAULT, d>;
2143     def rmi : PIi8<0xC2, MRMSrcMem,
2144                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2145                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2146                IIC_DEFAULT, d>;
2147   }
2148
2149   // Accept explicit immediate argument form instead of comparison code.
2150   def rri_alt : PIi8<0xC2, MRMSrcReg,
2151              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2152              asm_alt, [], IIC_DEFAULT, d>;
2153   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2154              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2155              asm_alt, [], IIC_DEFAULT, d>;
2156 }
2157
2158 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2159                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2160                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2161                SSEPackedSingle>, TB, VEX_4V;
2162 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2163                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2164                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2165                SSEPackedDouble>, TB, OpSize, VEX_4V;
2166 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2167                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2168                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2169                SSEPackedSingle>, TB, VEX_4V;
2170 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2171                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2172                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2173                SSEPackedDouble>, TB, OpSize, VEX_4V;
2174 let Constraints = "$src1 = $dst" in {
2175   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2176                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2177                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2178                  SSEPackedSingle>, TB;
2179   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2180                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2181                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2182                  SSEPackedDouble>, TB, OpSize;
2183 }
2184
2185 let Predicates = [HasAVX] in {
2186 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2187           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2188 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2189           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2190 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2191           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2192 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2193           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2194
2195 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2196           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2197 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2198           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2199 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2200           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2201 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2202           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2203 }
2204
2205 let Predicates = [HasSSE1] in {
2206 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2207           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2208 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2209           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2210 }
2211
2212 let Predicates = [HasSSE2] in {
2213 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2214           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2215 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2216           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2217 }
2218
2219 //===----------------------------------------------------------------------===//
2220 // SSE 1 & 2 - Shuffle Instructions
2221 //===----------------------------------------------------------------------===//
2222
2223 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2224 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2225                          ValueType vt, string asm, PatFrag mem_frag,
2226                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2227   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2228                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2229                    [(set RC:$dst, (vt (shufp:$src3
2230                             RC:$src1, (mem_frag addr:$src2))))],
2231                             IIC_DEFAULT, d>;
2232   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2233     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2234                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2235                    [(set RC:$dst,
2236                             (vt (shufp:$src3 RC:$src1, RC:$src2)))],
2237                             IIC_DEFAULT, d>;
2238 }
2239
2240 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2241            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2242            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2243 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2244            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2245            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2246 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2247            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2248            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2249 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2250            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2251            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2252
2253 let Constraints = "$src1 = $dst" in {
2254   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2255                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2256                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2257                     TB;
2258   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2259                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2260                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2261                     TB, OpSize;
2262 }
2263
2264 let Predicates = [HasAVX] in {
2265   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2266                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2267             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2268   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2269             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2270   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2271                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2272             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2273   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2274             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2275   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2276   // fall back to this for SSE1)
2277   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2278             (VSHUFPSrri VR128:$src2, VR128:$src1,
2279                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2280   // Special unary SHUFPSrri case.
2281   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2282             (VSHUFPSrri VR128:$src1, VR128:$src1,
2283                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2284   // Special binary v4i32 shuffle cases with SHUFPS.
2285   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2286             (VSHUFPSrri VR128:$src1, VR128:$src2,
2287                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2288   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2289                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2290             (VSHUFPSrmi VR128:$src1, addr:$src2,
2291                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2292   // Special unary SHUFPDrri cases.
2293   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2294             (VSHUFPDrri VR128:$src1, VR128:$src1,
2295                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2296   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2297             (VSHUFPDrri VR128:$src1, VR128:$src1,
2298                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2299   // Special binary v2i64 shuffle cases using SHUFPDrri.
2300   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2301             (VSHUFPDrri VR128:$src1, VR128:$src2,
2302                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2303
2304   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2305                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2306             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2307   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2308                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2309             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2310   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2311             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2312   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2313             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2314
2315   // 256-bit patterns
2316   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2317             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2318   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2319                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2320             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2321
2322   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2323             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2324   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2325                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2326             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2327
2328   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2329             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2330   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2331                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2332             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2333
2334   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2335             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2336   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2337                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2338             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2339 }
2340
2341 let Predicates = [HasSSE1] in {
2342   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2343                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2344             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2345   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2346             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2347   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2348                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2349             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2350   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2351             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2352   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2353   // fall back to this for SSE1)
2354   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2355             (SHUFPSrri VR128:$src2, VR128:$src1,
2356                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2357   // Special unary SHUFPSrri case.
2358   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2359             (SHUFPSrri VR128:$src1, VR128:$src1,
2360                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2361 }
2362
2363 let Predicates = [HasSSE2] in {
2364   // Special binary v4i32 shuffle cases with SHUFPS.
2365   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2366             (SHUFPSrri VR128:$src1, VR128:$src2,
2367                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2368   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2369                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2370             (SHUFPSrmi VR128:$src1, addr:$src2,
2371                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2372   // Special unary SHUFPDrri cases.
2373   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2374             (SHUFPDrri VR128:$src1, VR128:$src1,
2375                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2376   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2377             (SHUFPDrri VR128:$src1, VR128:$src1,
2378                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2379   // Special binary v2i64 shuffle cases using SHUFPDrri.
2380   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2381             (SHUFPDrri VR128:$src1, VR128:$src2,
2382                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2383   // Generic SHUFPD patterns
2384   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2385                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2386             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2387   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2388                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2389             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2390   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2391             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2392   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2393             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2394 }
2395
2396 //===----------------------------------------------------------------------===//
2397 // SSE 1 & 2 - Unpack Instructions
2398 //===----------------------------------------------------------------------===//
2399
2400 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2401 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2402                                    PatFrag mem_frag, RegisterClass RC,
2403                                    X86MemOperand x86memop, string asm,
2404                                    Domain d> {
2405     def rr : PI<opc, MRMSrcReg,
2406                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2407                 asm, [(set RC:$dst,
2408                            (vt (OpNode RC:$src1, RC:$src2)))],
2409                            IIC_DEFAULT, d>;
2410     def rm : PI<opc, MRMSrcMem,
2411                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2412                 asm, [(set RC:$dst,
2413                            (vt (OpNode RC:$src1,
2414                                        (mem_frag addr:$src2))))],
2415                                        IIC_DEFAULT, d>;
2416 }
2417
2418 let AddedComplexity = 10 in {
2419   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2420         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2421                        SSEPackedSingle>, TB, VEX_4V;
2422   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2423         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2424                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2425   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2426         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2427                        SSEPackedSingle>, TB, VEX_4V;
2428   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2429         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2430                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2431
2432   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2433         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2434                        SSEPackedSingle>, TB, VEX_4V;
2435   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2436         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2437                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2438   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2439         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2440                        SSEPackedSingle>, TB, VEX_4V;
2441   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2442         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2443                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2444
2445   let Constraints = "$src1 = $dst" in {
2446     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2447           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2448                          SSEPackedSingle>, TB;
2449     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2450           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2451                          SSEPackedDouble>, TB, OpSize;
2452     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2453           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2454                          SSEPackedSingle>, TB;
2455     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2456           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2457                          SSEPackedDouble>, TB, OpSize;
2458   } // Constraints = "$src1 = $dst"
2459 } // AddedComplexity
2460
2461 let Predicates = [HasAVX], AddedComplexity = 1 in {
2462   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2463             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2464   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2465             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2466   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2467             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2468   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2469             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2470
2471   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2472             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2473   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2474             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2475   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2476             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2477   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2478             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2479
2480   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2481             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2482   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2483             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2484   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2485             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2486   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2487             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2488
2489   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2490             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2491   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2492             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2493   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2494             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2495   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2496             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2497
2498   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2499   // problem is during lowering, where it's not possible to recognize the load
2500   // fold cause it has two uses through a bitcast. One use disappears at isel
2501   // time and the fold opportunity reappears.
2502   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2503             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2504 }
2505
2506 let Predicates = [HasSSE1] in {
2507   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2508             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2509   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2510             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2511   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2512             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2513   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2514             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2515 }
2516
2517 let Predicates = [HasSSE2] in {
2518   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2519             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2520   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2521             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2522   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2523             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2524   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2525             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2526
2527   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2528   // problem is during lowering, where it's not possible to recognize the load
2529   // fold cause it has two uses through a bitcast. One use disappears at isel
2530   // time and the fold opportunity reappears.
2531   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2532             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2533 }
2534
2535 //===----------------------------------------------------------------------===//
2536 // SSE 1 & 2 - Extract Floating-Point Sign mask
2537 //===----------------------------------------------------------------------===//
2538
2539 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2540 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2541                                 Domain d> {
2542   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2543                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2544                      [(set GR32:$dst, (Int RC:$src))], IIC_DEFAULT, d>;
2545   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2546                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2547                 IIC_DEFAULT, d>, REX_W;
2548 }
2549
2550 let Predicates = [HasAVX] in {
2551   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2552                                         "movmskps", SSEPackedSingle>, TB, VEX;
2553   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2554                                         "movmskpd", SSEPackedDouble>, TB,
2555                                         OpSize, VEX;
2556   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2557                                         "movmskps", SSEPackedSingle>, TB, VEX;
2558   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2559                                         "movmskpd", SSEPackedDouble>, TB,
2560                                         OpSize, VEX;
2561
2562   def : Pat<(i32 (X86fgetsign FR32:$src)),
2563             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2564                                           sub_ss))>;
2565   def : Pat<(i64 (X86fgetsign FR32:$src)),
2566             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2567                                           sub_ss))>;
2568   def : Pat<(i32 (X86fgetsign FR64:$src)),
2569             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2570                                           sub_sd))>;
2571   def : Pat<(i64 (X86fgetsign FR64:$src)),
2572             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2573                                           sub_sd))>;
2574
2575   // Assembler Only
2576   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2577              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2578              SSEPackedSingle>, TB, VEX;
2579   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2580              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2581              SSEPackedDouble>, TB,
2582              OpSize, VEX;
2583   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2584              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2585              SSEPackedSingle>, TB, VEX;
2586   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2587              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2588              SSEPackedDouble>, TB,
2589              OpSize, VEX;
2590 }
2591
2592 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2593                                      SSEPackedSingle>, TB;
2594 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2595                                      SSEPackedDouble>, TB, OpSize;
2596
2597 def : Pat<(i32 (X86fgetsign FR32:$src)),
2598           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2599                                        sub_ss))>, Requires<[HasSSE1]>;
2600 def : Pat<(i64 (X86fgetsign FR32:$src)),
2601           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2602                                        sub_ss))>, Requires<[HasSSE1]>;
2603 def : Pat<(i32 (X86fgetsign FR64:$src)),
2604           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2605                                        sub_sd))>, Requires<[HasSSE2]>;
2606 def : Pat<(i64 (X86fgetsign FR64:$src)),
2607           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2608                                        sub_sd))>, Requires<[HasSSE2]>;
2609
2610 //===---------------------------------------------------------------------===//
2611 // SSE2 - Packed Integer Logical Instructions
2612 //===---------------------------------------------------------------------===//
2613
2614 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2615
2616 /// PDI_binop_rm - Simple SSE2 binary operator.
2617 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2618                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2619                         X86MemOperand x86memop, bit IsCommutable = 0,
2620                         bit Is2Addr = 1> {
2621   let isCommutable = IsCommutable in
2622   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2623        (ins RC:$src1, RC:$src2),
2624        !if(Is2Addr,
2625            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2626            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2627        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2628   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2629        (ins RC:$src1, x86memop:$src2),
2630        !if(Is2Addr,
2631            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2632            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2633        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2634                                      (bitconvert (memop_frag addr:$src2)))))]>;
2635 }
2636 } // ExeDomain = SSEPackedInt
2637
2638 // These are ordered here for pattern ordering requirements with the fp versions
2639
2640 let Predicates = [HasAVX] in {
2641 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2642                           i128mem, 1, 0>, VEX_4V;
2643 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2644                           i128mem, 1, 0>, VEX_4V;
2645 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2646                           i128mem, 1, 0>, VEX_4V;
2647 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2648                           i128mem, 0, 0>, VEX_4V;
2649 }
2650
2651 let Constraints = "$src1 = $dst" in {
2652 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2653                          i128mem, 1>;
2654 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2655                          i128mem, 1>;
2656 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2657                          i128mem, 1>;
2658 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2659                           i128mem, 0>;
2660 } // Constraints = "$src1 = $dst"
2661
2662 let Predicates = [HasAVX2] in {
2663 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2664                            i256mem, 1, 0>, VEX_4V;
2665 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2666                            i256mem, 1, 0>, VEX_4V;
2667 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2668                            i256mem, 1, 0>, VEX_4V;
2669 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2670                             i256mem, 0, 0>, VEX_4V;
2671 }
2672
2673 //===----------------------------------------------------------------------===//
2674 // SSE 1 & 2 - Logical Instructions
2675 //===----------------------------------------------------------------------===//
2676
2677 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2678 ///
2679 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2680                                        SDNode OpNode> {
2681   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2682               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2683
2684   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2685         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2686
2687   let Constraints = "$src1 = $dst" in {
2688     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2689                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2690
2691     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2692                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2693   }
2694 }
2695
2696 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2697 let mayLoad = 0 in {
2698   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2699   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2700   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2701 }
2702
2703 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2704   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2705
2706 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2707 ///
2708 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2709                                    SDNode OpNode> {
2710   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2711   // are all promoted to v2i64, and the patterns are covered by the int
2712   // version. This is needed in SSE only, because v2i64 isn't supported on
2713   // SSE1, but only on SSE2.
2714   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2715        !strconcat(OpcodeStr, "ps"), f128mem, [],
2716        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2717                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2718
2719   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2720        !strconcat(OpcodeStr, "pd"), f128mem,
2721        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2722                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2723        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2724                                  (memopv2i64 addr:$src2)))], 0>,
2725                                                  TB, OpSize, VEX_4V;
2726   let Constraints = "$src1 = $dst" in {
2727     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2728          !strconcat(OpcodeStr, "ps"), f128mem,
2729          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2730          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2731                                    (memopv2i64 addr:$src2)))]>, TB;
2732
2733     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2734          !strconcat(OpcodeStr, "pd"), f128mem,
2735          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2736                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2737          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2738                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2739   }
2740 }
2741
2742 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2743 ///
2744 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2745                                      SDNode OpNode> {
2746     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2747           !strconcat(OpcodeStr, "ps"), f256mem,
2748           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2749           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2750                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2751
2752     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2753           !strconcat(OpcodeStr, "pd"), f256mem,
2754           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2755                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2756           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2757                                     (memopv4i64 addr:$src2)))], 0>,
2758                                     TB, OpSize, VEX_4V;
2759 }
2760
2761 // AVX 256-bit packed logical ops forms
2762 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2763 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2764 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2765 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2766
2767 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2768 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2769 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2770 let isCommutable = 0 in
2771   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2772
2773 //===----------------------------------------------------------------------===//
2774 // SSE 1 & 2 - Arithmetic Instructions
2775 //===----------------------------------------------------------------------===//
2776
2777 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2778 /// vector forms.
2779 ///
2780 /// In addition, we also have a special variant of the scalar form here to
2781 /// represent the associated intrinsic operation.  This form is unlike the
2782 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2783 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2784 ///
2785 /// These three forms can each be reg+reg or reg+mem.
2786 ///
2787
2788 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2789 /// classes below
2790 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2791                                   bit Is2Addr = 1> {
2792   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2793                             OpNode, FR32, f32mem, Is2Addr>, XS;
2794   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2795                             OpNode, FR64, f64mem, Is2Addr>, XD;
2796 }
2797
2798 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2799                                    bit Is2Addr = 1> {
2800   let mayLoad = 0 in {
2801   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2802               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2803   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2804               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2805   }
2806 }
2807
2808 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2809                                     SDNode OpNode> {
2810   let mayLoad = 0 in {
2811     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2812                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2813     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2814                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2815   }
2816 }
2817
2818 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2819                                       bit Is2Addr = 1> {
2820   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2821      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2822   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2823      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2824 }
2825
2826 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2827                                       bit Is2Addr = 1> {
2828   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2829      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2830                                               SSEPackedSingle, Is2Addr>, TB;
2831
2832   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2833      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2834                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2835 }
2836
2837 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2838   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2839      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2840       SSEPackedSingle, 0>, TB;
2841
2842   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2843      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2844       SSEPackedDouble, 0>, TB, OpSize;
2845 }
2846
2847 // Binary Arithmetic instructions
2848 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2849             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2850 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2851             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2852 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2853             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2854 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2855             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2856
2857 let isCommutable = 0 in {
2858   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2859               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2860   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2861               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2862   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2863               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2864   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2865               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2866   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2867               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2868   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2869               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2870               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2871               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2872   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2873               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2874   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2875               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2876               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2877               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2878 }
2879
2880 let Constraints = "$src1 = $dst" in {
2881   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2882              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2883              basic_sse12_fp_binop_s_int<0x58, "add">;
2884   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2885              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2886              basic_sse12_fp_binop_s_int<0x59, "mul">;
2887
2888   let isCommutable = 0 in {
2889     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2890                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2891                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2892     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2893                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2894                basic_sse12_fp_binop_s_int<0x5E, "div">;
2895     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2896                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2897                basic_sse12_fp_binop_s_int<0x5F, "max">,
2898                basic_sse12_fp_binop_p_int<0x5F, "max">;
2899     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2900                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2901                basic_sse12_fp_binop_s_int<0x5D, "min">,
2902                basic_sse12_fp_binop_p_int<0x5D, "min">;
2903   }
2904 }
2905
2906 /// Unop Arithmetic
2907 /// In addition, we also have a special variant of the scalar form here to
2908 /// represent the associated intrinsic operation.  This form is unlike the
2909 /// plain scalar form, in that it takes an entire vector (instead of a
2910 /// scalar) and leaves the top elements undefined.
2911 ///
2912 /// And, we have a special variant form for a full-vector intrinsic form.
2913
2914 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2915 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2916                           SDNode OpNode, Intrinsic F32Int> {
2917   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2918                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2919                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2920   // For scalar unary operations, fold a load into the operation
2921   // only in OptForSize mode. It eliminates an instruction, but it also
2922   // eliminates a whole-register clobber (the load), so it introduces a
2923   // partial register update condition.
2924   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2925                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2926                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2927             Requires<[HasSSE1, OptForSize]>;
2928   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2929                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2930                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2931   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2932                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2933                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2934 }
2935
2936 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2937 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2938   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2939                 !strconcat(OpcodeStr,
2940                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2941   let mayLoad = 1 in
2942   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2943                 !strconcat(OpcodeStr,
2944                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2945   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2946                 (ins VR128:$src1, ssmem:$src2),
2947                 !strconcat(OpcodeStr,
2948                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2949 }
2950
2951 /// sse1_fp_unop_p - SSE1 unops in packed form.
2952 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2953   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2954               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2955               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2956   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2957                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2958                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2959 }
2960
2961 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2962 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2963   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2964               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2965               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2966   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2967                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2968                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2969 }
2970
2971 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2972 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2973                               Intrinsic V4F32Int> {
2974   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2975                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2976                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2977   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2978                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2979                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2980 }
2981
2982 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2983 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2984                                 Intrinsic V4F32Int> {
2985   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2986                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2987                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2988   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2989                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2990                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2991 }
2992
2993 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2994 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2995                           SDNode OpNode, Intrinsic F64Int> {
2996   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2997                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2998                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2999   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3000   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3001                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3002                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3003             Requires<[HasSSE2, OptForSize]>;
3004   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3005                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3006                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3007   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3008                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3009                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3010 }
3011
3012 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3013 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3014   let neverHasSideEffects = 1 in {
3015   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3016                !strconcat(OpcodeStr,
3017                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3018   let mayLoad = 1 in
3019   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3020                !strconcat(OpcodeStr,
3021                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3022   }
3023   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3024                (ins VR128:$src1, sdmem:$src2),
3025                !strconcat(OpcodeStr,
3026                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3027 }
3028
3029 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3030 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3031                           SDNode OpNode> {
3032   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3033               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3034               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3035   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3036                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3037                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3038 }
3039
3040 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3041 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3042   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3043               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3044               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3045   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3046                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3047                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3048 }
3049
3050 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3051 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3052                               Intrinsic V2F64Int> {
3053   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3054                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3055                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3056   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3057                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3058                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3059 }
3060
3061 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3062 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3063                                 Intrinsic V2F64Int> {
3064   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3065                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3066                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3067   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3068                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3069                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3070 }
3071
3072 let Predicates = [HasAVX] in {
3073   // Square root.
3074   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3075                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3076
3077   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3078                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3079                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3080                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3081                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3082                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3083                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3084                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3085                 VEX;
3086
3087   // Reciprocal approximations. Note that these typically require refinement
3088   // in order to obtain suitable precision.
3089   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3090   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3091                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3092                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3093                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3094
3095   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3096   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3097                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3098                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3099                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3100 }
3101
3102 let AddedComplexity = 1 in {
3103 def : Pat<(f32 (fsqrt FR32:$src)),
3104           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3105 def : Pat<(f32 (fsqrt (load addr:$src))),
3106           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3107           Requires<[HasAVX, OptForSize]>;
3108 def : Pat<(f64 (fsqrt FR64:$src)),
3109           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3110 def : Pat<(f64 (fsqrt (load addr:$src))),
3111           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3112           Requires<[HasAVX, OptForSize]>;
3113
3114 def : Pat<(f32 (X86frsqrt FR32:$src)),
3115           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3116 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3117           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3118           Requires<[HasAVX, OptForSize]>;
3119
3120 def : Pat<(f32 (X86frcp FR32:$src)),
3121           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3122 def : Pat<(f32 (X86frcp (load addr:$src))),
3123           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3124           Requires<[HasAVX, OptForSize]>;
3125 }
3126
3127 let Predicates = [HasAVX], AddedComplexity = 1 in {
3128   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3129             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3130                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3131                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3132                 sub_ss)>;
3133   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3134             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3135
3136   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3137             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3138                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3139                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3140                 sub_sd)>;
3141   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3142             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3143
3144   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3145             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3146                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3147                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3148                 sub_ss)>;
3149   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3150             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3151
3152   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3153             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3154                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3155                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3156                 sub_ss)>;
3157   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3158             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3159 }
3160
3161 // Square root.
3162 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3163              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3164              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3165              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3166              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3167              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3168
3169 // Reciprocal approximations. Note that these typically require refinement
3170 // in order to obtain suitable precision.
3171 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3172              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3173              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3174 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3175              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3176              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3177
3178 // There is no f64 version of the reciprocal approximation instructions.
3179
3180 //===----------------------------------------------------------------------===//
3181 // SSE 1 & 2 - Non-temporal stores
3182 //===----------------------------------------------------------------------===//
3183
3184 let AddedComplexity = 400 in { // Prefer non-temporal versions
3185   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3186                        (ins f128mem:$dst, VR128:$src),
3187                        "movntps\t{$src, $dst|$dst, $src}",
3188                        [(alignednontemporalstore (v4f32 VR128:$src),
3189                                                  addr:$dst)]>, VEX;
3190   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3191                        (ins f128mem:$dst, VR128:$src),
3192                        "movntpd\t{$src, $dst|$dst, $src}",
3193                        [(alignednontemporalstore (v2f64 VR128:$src),
3194                                                  addr:$dst)]>, VEX;
3195
3196   let ExeDomain = SSEPackedInt in
3197   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3198                            (ins f128mem:$dst, VR128:$src),
3199                            "movntdq\t{$src, $dst|$dst, $src}",
3200                            [(alignednontemporalstore (v2i64 VR128:$src),
3201                                                      addr:$dst)]>, VEX;
3202
3203   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3204             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3205
3206   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3207                        (ins f256mem:$dst, VR256:$src),
3208                        "movntps\t{$src, $dst|$dst, $src}",
3209                        [(alignednontemporalstore (v8f32 VR256:$src),
3210                                                  addr:$dst)]>, VEX;
3211   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3212                        (ins f256mem:$dst, VR256:$src),
3213                        "movntpd\t{$src, $dst|$dst, $src}",
3214                        [(alignednontemporalstore (v4f64 VR256:$src),
3215                                                  addr:$dst)]>, VEX;
3216   let ExeDomain = SSEPackedInt in
3217   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3218                       (ins f256mem:$dst, VR256:$src),
3219                       "movntdq\t{$src, $dst|$dst, $src}",
3220                       [(alignednontemporalstore (v4i64 VR256:$src),
3221                                                 addr:$dst)]>, VEX;
3222 }
3223
3224 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3225           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3226 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3227           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3228 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3229           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3230
3231 let AddedComplexity = 400 in { // Prefer non-temporal versions
3232 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3233                     "movntps\t{$src, $dst|$dst, $src}",
3234                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3235 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3236                     "movntpd\t{$src, $dst|$dst, $src}",
3237                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3238
3239 let ExeDomain = SSEPackedInt in
3240 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3241                     "movntdq\t{$src, $dst|$dst, $src}",
3242                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3243
3244 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3245           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3246
3247 // There is no AVX form for instructions below this point
3248 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3249                  "movnti{l}\t{$src, $dst|$dst, $src}",
3250                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3251                TB, Requires<[HasSSE2]>;
3252 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3253                      "movnti{q}\t{$src, $dst|$dst, $src}",
3254                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3255                   TB, Requires<[HasSSE2]>;
3256 }
3257
3258 //===----------------------------------------------------------------------===//
3259 // SSE 1 & 2 - Prefetch and memory fence
3260 //===----------------------------------------------------------------------===//
3261
3262 // Prefetch intrinsic.
3263 let Predicates = [HasSSE1] in {
3264 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3265     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3266 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3267     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3268 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3269     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3270 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3271     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3272 }
3273
3274 // Flush cache
3275 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3276                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3277               TB, Requires<[HasSSE2]>;
3278
3279 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3280 // was introduced with SSE2, it's backward compatible.
3281 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3282
3283 // Load, store, and memory fence
3284 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3285                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3286 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3287                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3288 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3289                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3290
3291 def : Pat<(X86SFence), (SFENCE)>;
3292 def : Pat<(X86LFence), (LFENCE)>;
3293 def : Pat<(X86MFence), (MFENCE)>;
3294
3295 //===----------------------------------------------------------------------===//
3296 // SSE 1 & 2 - Load/Store XCSR register
3297 //===----------------------------------------------------------------------===//
3298
3299 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3300                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3301 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3302                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3303
3304 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3305                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3306 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3307                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3308
3309 //===---------------------------------------------------------------------===//
3310 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3311 //===---------------------------------------------------------------------===//
3312
3313 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3314
3315 let neverHasSideEffects = 1 in {
3316 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3317                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3318 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3319                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3320 }
3321 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3322                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3323 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3324                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3325
3326 // For Disassembler
3327 let isCodeGenOnly = 1 in {
3328 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3329                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3330 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3331                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3332 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3333                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3334 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3335                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3336 }
3337
3338 let canFoldAsLoad = 1, mayLoad = 1 in {
3339 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3340                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3341 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3342                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3343 let Predicates = [HasAVX] in {
3344   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3345                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3346   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3347                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3348 }
3349 }
3350
3351 let mayStore = 1 in {
3352 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3353                      (ins i128mem:$dst, VR128:$src),
3354                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3355 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3356                      (ins i256mem:$dst, VR256:$src),
3357                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3358 let Predicates = [HasAVX] in {
3359 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3360                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3361 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3362                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3363 }
3364 }
3365
3366 let neverHasSideEffects = 1 in
3367 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3368                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3369
3370 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3371                    "movdqu\t{$src, $dst|$dst, $src}",
3372                    []>, XS, Requires<[HasSSE2]>;
3373
3374 // For Disassembler
3375 let isCodeGenOnly = 1 in {
3376 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3377                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3378
3379 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3380                        "movdqu\t{$src, $dst|$dst, $src}",
3381                        []>, XS, Requires<[HasSSE2]>;
3382 }
3383
3384 let canFoldAsLoad = 1, mayLoad = 1 in {
3385 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3386                    "movdqa\t{$src, $dst|$dst, $src}",
3387                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3388 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3389                    "movdqu\t{$src, $dst|$dst, $src}",
3390                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3391                  XS, Requires<[HasSSE2]>;
3392 }
3393
3394 let mayStore = 1 in {
3395 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3396                    "movdqa\t{$src, $dst|$dst, $src}",
3397                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3398 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3399                    "movdqu\t{$src, $dst|$dst, $src}",
3400                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3401                  XS, Requires<[HasSSE2]>;
3402 }
3403
3404 // Intrinsic forms of MOVDQU load and store
3405 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3406                        "vmovdqu\t{$src, $dst|$dst, $src}",
3407                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3408                      XS, VEX, Requires<[HasAVX]>;
3409
3410 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3411                        "movdqu\t{$src, $dst|$dst, $src}",
3412                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3413                      XS, Requires<[HasSSE2]>;
3414
3415 } // ExeDomain = SSEPackedInt
3416
3417 let Predicates = [HasAVX] in {
3418   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3419             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3420 }
3421
3422 //===---------------------------------------------------------------------===//
3423 // SSE2 - Packed Integer Arithmetic Instructions
3424 //===---------------------------------------------------------------------===//
3425
3426 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3427
3428 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3429                             RegisterClass RC, PatFrag memop_frag,
3430                             X86MemOperand x86memop, bit IsCommutable = 0,
3431                             bit Is2Addr = 1> {
3432   let isCommutable = IsCommutable in
3433   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3434        (ins RC:$src1, RC:$src2),
3435        !if(Is2Addr,
3436            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3437            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3438        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3439   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3440        (ins RC:$src1, x86memop:$src2),
3441        !if(Is2Addr,
3442            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3443            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3444        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3445 }
3446
3447 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3448                          string OpcodeStr, SDNode OpNode,
3449                          SDNode OpNode2, RegisterClass RC,
3450                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3451                          bit Is2Addr = 1> {
3452   // src2 is always 128-bit
3453   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3454        (ins RC:$src1, VR128:$src2),
3455        !if(Is2Addr,
3456            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3457            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3458        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))]>;
3459   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3460        (ins RC:$src1, i128mem:$src2),
3461        !if(Is2Addr,
3462            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3463            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3464        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3465                        (bc_frag (memopv2i64 addr:$src2)))))]>;
3466   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3467        (ins RC:$src1, i32i8imm:$src2),
3468        !if(Is2Addr,
3469            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3470            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3471        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))]>;
3472 }
3473
3474 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3475 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3476                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3477                          PatFrag memop_frag, X86MemOperand x86memop,
3478                          bit IsCommutable = 0, bit Is2Addr = 1> {
3479   let isCommutable = IsCommutable in
3480   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3481        (ins RC:$src1, RC:$src2),
3482        !if(Is2Addr,
3483            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3484            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3485        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3486   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3487        (ins RC:$src1, x86memop:$src2),
3488        !if(Is2Addr,
3489            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3490            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3491        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3492                                      (bitconvert (memop_frag addr:$src2)))))]>;
3493 }
3494 } // ExeDomain = SSEPackedInt
3495
3496 // 128-bit Integer Arithmetic
3497
3498 let Predicates = [HasAVX] in {
3499 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3500                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3501 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3502                             i128mem, 1, 0>, VEX_4V;
3503 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3504                             i128mem, 1, 0>, VEX_4V;
3505 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3506                             i128mem, 1, 0>, VEX_4V;
3507 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3508                             i128mem, 1, 0>, VEX_4V;
3509 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3510                             i128mem, 0, 0>, VEX_4V;
3511 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3512                             i128mem, 0, 0>, VEX_4V;
3513 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3514                             i128mem, 0, 0>, VEX_4V;
3515 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3516                             i128mem, 0, 0>, VEX_4V;
3517 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3518                               memopv2i64, i128mem, 1, 0>, VEX_4V;
3519
3520 // Intrinsic forms
3521 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3522                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3523 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3524                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3525 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3526                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3527 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3528                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3529 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3530                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3531 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3532                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3533 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3534                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3535 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3536                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3537 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3538                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3539 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3540                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3541 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3542                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3543 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3544                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3545 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3546                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3547 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3548                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3549 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3550                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3551 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3552                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3553 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3554                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3555 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3556                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3557 }
3558
3559 let Predicates = [HasAVX2] in {
3560 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3561                              i256mem, 1, 0>, VEX_4V;
3562 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3563                              i256mem, 1, 0>, VEX_4V;
3564 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3565                              i256mem, 1, 0>, VEX_4V;
3566 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3567                              i256mem, 1, 0>, VEX_4V;
3568 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3569                              i256mem, 1, 0>, VEX_4V;
3570 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3571                              i256mem, 0, 0>, VEX_4V;
3572 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3573                              i256mem, 0, 0>, VEX_4V;
3574 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3575                              i256mem, 0, 0>, VEX_4V;
3576 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3577                              i256mem, 0, 0>, VEX_4V;
3578 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3579                                VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3580
3581 // Intrinsic forms
3582 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3583                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3584 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3585                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3586 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3587                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3588 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3589                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3590 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3591                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3592 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3593                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3594 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3595                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3596 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3597                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3598 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3599                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3600 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3601                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3602 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3603                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3604 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3605                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3606 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3607                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3608 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3609                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3610 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3611                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3612 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3613                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3614 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3615                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3616 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3617                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3618 }
3619
3620 let Constraints = "$src1 = $dst" in {
3621 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3622                            i128mem, 1>;
3623 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3624                            i128mem, 1>;
3625 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3626                            i128mem, 1>;
3627 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3628                            i128mem, 1>;
3629 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3630                            i128mem, 1>;
3631 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3632                           i128mem>;
3633 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3634                           i128mem>;
3635 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3636                           i128mem>;
3637 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3638                           i128mem>;
3639 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3640                              memopv2i64, i128mem, 1>;
3641
3642 // Intrinsic forms
3643 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3644                                 VR128, memopv2i64, i128mem>;
3645 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3646                                 VR128, memopv2i64, i128mem>;
3647 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3648                                 VR128, memopv2i64, i128mem>;
3649 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3650                                 VR128, memopv2i64, i128mem>;
3651 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3652                                 VR128, memopv2i64, i128mem, 1>;
3653 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3654                                 VR128, memopv2i64, i128mem, 1>;
3655 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3656                                 VR128, memopv2i64, i128mem, 1>;
3657 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3658                                 VR128, memopv2i64, i128mem, 1>;
3659 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3660                                 VR128, memopv2i64, i128mem, 1>;
3661 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3662                                 VR128, memopv2i64, i128mem, 1>;
3663 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3664                                 VR128, memopv2i64, i128mem, 1>;
3665 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3666                                 VR128, memopv2i64, i128mem, 1>;
3667 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3668                                 VR128, memopv2i64, i128mem, 1>;
3669 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3670                                 VR128, memopv2i64, i128mem, 1>;
3671 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3672                                 VR128, memopv2i64, i128mem, 1>;
3673 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3674                                 VR128, memopv2i64, i128mem, 1>;
3675 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3676                                 VR128, memopv2i64, i128mem, 1>;
3677 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3678                                 VR128, memopv2i64, i128mem, 1>;
3679
3680 } // Constraints = "$src1 = $dst"
3681
3682 //===---------------------------------------------------------------------===//
3683 // SSE2 - Packed Integer Logical Instructions
3684 //===---------------------------------------------------------------------===//
3685
3686 let Predicates = [HasAVX] in {
3687 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3688                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3689 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3690                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3691 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3692                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3693
3694 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3695                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3696 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3697                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3698 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3699                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3700
3701 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3702                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3703 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3704                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3705
3706 let ExeDomain = SSEPackedInt in {
3707   // 128-bit logical shifts.
3708   def VPSLLDQri : PDIi8<0x73, MRM7r,
3709                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3710                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3711                     [(set VR128:$dst,
3712                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3713                     VEX_4V;
3714   def VPSRLDQri : PDIi8<0x73, MRM3r,
3715                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3716                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3717                     [(set VR128:$dst,
3718                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3719                     VEX_4V;
3720   // PSRADQri doesn't exist in SSE[1-3].
3721 }
3722 } // Predicates = [HasAVX]
3723
3724 let Predicates = [HasAVX2] in {
3725 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3726                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3727 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3728                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3729 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3730                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3731
3732 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3733                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3734 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3735                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3736 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3737                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3738
3739 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3740                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3741 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3742                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3743
3744 let ExeDomain = SSEPackedInt in {
3745   // 256-bit logical shifts.
3746   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3747                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3748                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3749                     [(set VR256:$dst,
3750                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3751                     VEX_4V;
3752   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3753                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3754                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3755                     [(set VR256:$dst,
3756                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3757                     VEX_4V;
3758   // PSRADQYri doesn't exist in SSE[1-3].
3759 }
3760 } // Predicates = [HasAVX2]
3761
3762 let Constraints = "$src1 = $dst" in {
3763 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3764                            VR128, v8i16, v8i16, bc_v8i16>;
3765 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3766                            VR128, v4i32, v4i32, bc_v4i32>;
3767 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3768                            VR128, v2i64, v2i64, bc_v2i64>;
3769
3770 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3771                            VR128, v8i16, v8i16, bc_v8i16>;
3772 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3773                            VR128, v4i32, v4i32, bc_v4i32>;
3774 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3775                            VR128, v2i64, v2i64, bc_v2i64>;
3776
3777 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3778                            VR128, v8i16, v8i16, bc_v8i16>;
3779 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3780                            VR128, v4i32, v4i32, bc_v4i32>;
3781
3782 let ExeDomain = SSEPackedInt in {
3783   // 128-bit logical shifts.
3784   def PSLLDQri : PDIi8<0x73, MRM7r,
3785                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3786                        "pslldq\t{$src2, $dst|$dst, $src2}",
3787                        [(set VR128:$dst,
3788                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3789   def PSRLDQri : PDIi8<0x73, MRM3r,
3790                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3791                        "psrldq\t{$src2, $dst|$dst, $src2}",
3792                        [(set VR128:$dst,
3793                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3794   // PSRADQri doesn't exist in SSE[1-3].
3795 }
3796 } // Constraints = "$src1 = $dst"
3797
3798 let Predicates = [HasAVX] in {
3799   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3800             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3801   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3802             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3803   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3804             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3805
3806   // Shift up / down and insert zero's.
3807   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3808             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3809   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3810             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3811 }
3812
3813 let Predicates = [HasAVX2] in {
3814   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3815             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3816   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3817             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3818 }
3819
3820 let Predicates = [HasSSE2] in {
3821   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3822             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3823   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3824             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3825   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3826             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3827
3828   // Shift up / down and insert zero's.
3829   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3830             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3831   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3832             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3833 }
3834
3835 //===---------------------------------------------------------------------===//
3836 // SSE2 - Packed Integer Comparison Instructions
3837 //===---------------------------------------------------------------------===//
3838
3839 let Predicates = [HasAVX] in {
3840   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
3841                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3842   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
3843                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3844   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
3845                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3846   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
3847                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3848   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
3849                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3850   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
3851                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3852 }
3853
3854 let Predicates = [HasAVX2] in {
3855   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
3856                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3857   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
3858                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3859   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
3860                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3861   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
3862                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3863   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
3864                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3865   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
3866                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3867 }
3868
3869 let Constraints = "$src1 = $dst" in {
3870   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
3871                                VR128, memopv2i64, i128mem, 1>;
3872   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
3873                                VR128, memopv2i64, i128mem, 1>;
3874   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
3875                                VR128, memopv2i64, i128mem, 1>;
3876   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
3877                                VR128, memopv2i64, i128mem>;
3878   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
3879                                VR128, memopv2i64, i128mem>;
3880   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
3881                                VR128, memopv2i64, i128mem>;
3882 } // Constraints = "$src1 = $dst"
3883
3884 //===---------------------------------------------------------------------===//
3885 // SSE2 - Packed Integer Pack Instructions
3886 //===---------------------------------------------------------------------===//
3887
3888 let Predicates = [HasAVX] in {
3889 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3890                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3891 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3892                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3893 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3894                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3895 }
3896
3897 let Predicates = [HasAVX2] in {
3898 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3899                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3900 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3901                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3902 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3903                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3904 }
3905
3906 let Constraints = "$src1 = $dst" in {
3907 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3908                                  VR128, memopv2i64, i128mem>;
3909 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3910                                  VR128, memopv2i64, i128mem>;
3911 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3912                                  VR128, memopv2i64, i128mem>;
3913 } // Constraints = "$src1 = $dst"
3914
3915 //===---------------------------------------------------------------------===//
3916 // SSE2 - Packed Integer Shuffle Instructions
3917 //===---------------------------------------------------------------------===//
3918
3919 let ExeDomain = SSEPackedInt in {
3920 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3921                          PatFrag bc_frag> {
3922 def ri : Ii8<0x70, MRMSrcReg,
3923               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3924               !strconcat(OpcodeStr,
3925                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3926               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3927                                                       (undef))))]>;
3928 def mi : Ii8<0x70, MRMSrcMem,
3929               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3930               !strconcat(OpcodeStr,
3931                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3932               [(set VR128:$dst, (vt (pshuf_frag:$src2
3933                                       (bc_frag (memopv2i64 addr:$src1)),
3934                                       (undef))))]>;
3935 }
3936
3937 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3938 def Yri : Ii8<0x70, MRMSrcReg,
3939               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3940               !strconcat(OpcodeStr,
3941                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3942               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
3943 def Ymi : Ii8<0x70, MRMSrcMem,
3944               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3945               !strconcat(OpcodeStr,
3946                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3947               [(set VR256:$dst,
3948                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
3949                              (i8 imm:$src2))))]>;
3950 }
3951 } // ExeDomain = SSEPackedInt
3952
3953 let Predicates = [HasAVX] in {
3954   let AddedComplexity = 5 in
3955   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3956                                VEX;
3957
3958   // SSE2 with ImmT == Imm8 and XS prefix.
3959   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
3960                                VEX;
3961
3962   // SSE2 with ImmT == Imm8 and XD prefix.
3963   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
3964                                VEX;
3965
3966   let AddedComplexity = 5 in
3967   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3968             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3969   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
3970   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3971             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3972
3973   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3974                                    (i8 imm:$imm))),
3975             (VPSHUFDmi addr:$src1, imm:$imm)>;
3976   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3977             (VPSHUFDmi addr:$src1, imm:$imm)>;
3978   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3979             (VPSHUFDri VR128:$src1, imm:$imm)>;
3980   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3981             (VPSHUFDri VR128:$src1, imm:$imm)>;
3982   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3983             (VPSHUFHWri VR128:$src, imm:$imm)>;
3984   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3985                                (i8 imm:$imm))),
3986             (VPSHUFHWmi addr:$src, imm:$imm)>;
3987   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3988             (VPSHUFLWri VR128:$src, imm:$imm)>;
3989   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3990                                (i8 imm:$imm))),
3991             (VPSHUFLWmi addr:$src, imm:$imm)>;
3992 }
3993
3994 let Predicates = [HasAVX2] in {
3995   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
3996   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
3997   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
3998 }
3999
4000 let Predicates = [HasSSE2] in {
4001   let AddedComplexity = 5 in
4002   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4003
4004   // SSE2 with ImmT == Imm8 and XS prefix.
4005   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4006
4007   // SSE2 with ImmT == Imm8 and XD prefix.
4008   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4009
4010   let AddedComplexity = 5 in
4011   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4012             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4013   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4014   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4015             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4016
4017   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4018                                    (i8 imm:$imm))),
4019             (PSHUFDmi addr:$src1, imm:$imm)>;
4020   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4021             (PSHUFDmi addr:$src1, imm:$imm)>;
4022   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4023             (PSHUFDri VR128:$src1, imm:$imm)>;
4024   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4025             (PSHUFDri VR128:$src1, imm:$imm)>;
4026   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4027             (PSHUFHWri VR128:$src, imm:$imm)>;
4028   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4029                                (i8 imm:$imm))),
4030             (PSHUFHWmi addr:$src, imm:$imm)>;
4031   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4032             (PSHUFLWri VR128:$src, imm:$imm)>;
4033   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4034                                (i8 imm:$imm))),
4035             (PSHUFLWmi addr:$src, imm:$imm)>;
4036 }
4037
4038 //===---------------------------------------------------------------------===//
4039 // SSE2 - Packed Integer Unpack Instructions
4040 //===---------------------------------------------------------------------===//
4041
4042 let ExeDomain = SSEPackedInt in {
4043 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4044                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4045   def rr : PDI<opc, MRMSrcReg,
4046       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4047       !if(Is2Addr,
4048           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4049           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4050       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4051   def rm : PDI<opc, MRMSrcMem,
4052       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4053       !if(Is2Addr,
4054           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4055           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4056       [(set VR128:$dst, (OpNode VR128:$src1,
4057                                   (bc_frag (memopv2i64
4058                                                addr:$src2))))]>;
4059 }
4060
4061 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4062                          SDNode OpNode, PatFrag bc_frag> {
4063   def Yrr : PDI<opc, MRMSrcReg,
4064       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4065       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4066       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4067   def Yrm : PDI<opc, MRMSrcMem,
4068       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4069       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4070       [(set VR256:$dst, (OpNode VR256:$src1,
4071                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4072 }
4073
4074 let Predicates = [HasAVX] in {
4075   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4076                                  bc_v16i8, 0>, VEX_4V;
4077   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4078                                  bc_v8i16, 0>, VEX_4V;
4079   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4080                                  bc_v4i32, 0>, VEX_4V;
4081   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4082                                  bc_v2i64, 0>, VEX_4V;
4083
4084   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4085                                  bc_v16i8, 0>, VEX_4V;
4086   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4087                                  bc_v8i16, 0>, VEX_4V;
4088   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4089                                  bc_v4i32, 0>, VEX_4V;
4090   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4091                                  bc_v2i64, 0>, VEX_4V;
4092 }
4093
4094 let Predicates = [HasAVX2] in {
4095   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4096                                    bc_v32i8>, VEX_4V;
4097   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4098                                    bc_v16i16>, VEX_4V;
4099   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4100                                    bc_v8i32>, VEX_4V;
4101   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4102                                    bc_v4i64>, VEX_4V;
4103
4104   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4105                                    bc_v32i8>, VEX_4V;
4106   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4107                                    bc_v16i16>, VEX_4V;
4108   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4109                                    bc_v8i32>, VEX_4V;
4110   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4111                                    bc_v4i64>, VEX_4V;
4112 }
4113
4114 let Constraints = "$src1 = $dst" in {
4115   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4116                                 bc_v16i8>;
4117   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4118                                 bc_v8i16>;
4119   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4120                                 bc_v4i32>;
4121   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4122                                 bc_v2i64>;
4123
4124   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4125                                 bc_v16i8>;
4126   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4127                                 bc_v8i16>;
4128   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4129                                 bc_v4i32>;
4130   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4131                                 bc_v2i64>;
4132 }
4133 } // ExeDomain = SSEPackedInt
4134
4135 // Patterns for using AVX1 instructions with integer vectors
4136 // Here to give AVX2 priority
4137 let Predicates = [HasAVX] in {
4138   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4139             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4140   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4141             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4142   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4143             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4144   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4145             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4146
4147   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4148             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4149   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4150             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4151   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4152             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4153   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4154             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4155 }
4156
4157 //===---------------------------------------------------------------------===//
4158 // SSE2 - Packed Integer Extract and Insert
4159 //===---------------------------------------------------------------------===//
4160
4161 let ExeDomain = SSEPackedInt in {
4162 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4163   def rri : Ii8<0xC4, MRMSrcReg,
4164        (outs VR128:$dst), (ins VR128:$src1,
4165         GR32:$src2, i32i8imm:$src3),
4166        !if(Is2Addr,
4167            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4168            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4169        [(set VR128:$dst,
4170          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4171   def rmi : Ii8<0xC4, MRMSrcMem,
4172                        (outs VR128:$dst), (ins VR128:$src1,
4173                         i16mem:$src2, i32i8imm:$src3),
4174        !if(Is2Addr,
4175            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4176            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4177        [(set VR128:$dst,
4178          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4179                     imm:$src3))]>;
4180 }
4181
4182 // Extract
4183 let Predicates = [HasAVX] in
4184 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4185                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4186                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4187                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4188                                                 imm:$src2))]>, TB, OpSize, VEX;
4189 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4190                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4191                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4192                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4193                                                 imm:$src2))]>;
4194
4195 // Insert
4196 let Predicates = [HasAVX] in {
4197   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4198   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4199        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4200        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4201        []>, TB, OpSize, VEX_4V;
4202 }
4203
4204 let Constraints = "$src1 = $dst" in
4205   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4206
4207 } // ExeDomain = SSEPackedInt
4208
4209 //===---------------------------------------------------------------------===//
4210 // SSE2 - Packed Mask Creation
4211 //===---------------------------------------------------------------------===//
4212
4213 let ExeDomain = SSEPackedInt in {
4214
4215 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4216            "pmovmskb\t{$src, $dst|$dst, $src}",
4217            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4218 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4219            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4220
4221 let Predicates = [HasAVX2] in {
4222 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4223            "pmovmskb\t{$src, $dst|$dst, $src}",
4224            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4225 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4226            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4227 }
4228
4229 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4230            "pmovmskb\t{$src, $dst|$dst, $src}",
4231            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4232
4233 } // ExeDomain = SSEPackedInt
4234
4235 //===---------------------------------------------------------------------===//
4236 // SSE2 - Conditional Store
4237 //===---------------------------------------------------------------------===//
4238
4239 let ExeDomain = SSEPackedInt in {
4240
4241 let Uses = [EDI] in
4242 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4243            (ins VR128:$src, VR128:$mask),
4244            "maskmovdqu\t{$mask, $src|$src, $mask}",
4245            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4246 let Uses = [RDI] in
4247 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4248            (ins VR128:$src, VR128:$mask),
4249            "maskmovdqu\t{$mask, $src|$src, $mask}",
4250            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4251
4252 let Uses = [EDI] in
4253 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4254            "maskmovdqu\t{$mask, $src|$src, $mask}",
4255            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4256 let Uses = [RDI] in
4257 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4258            "maskmovdqu\t{$mask, $src|$src, $mask}",
4259            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4260
4261 } // ExeDomain = SSEPackedInt
4262
4263 //===---------------------------------------------------------------------===//
4264 // SSE2 - Move Doubleword
4265 //===---------------------------------------------------------------------===//
4266
4267 //===---------------------------------------------------------------------===//
4268 // Move Int Doubleword to Packed Double Int
4269 //
4270 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4271                       "movd\t{$src, $dst|$dst, $src}",
4272                       [(set VR128:$dst,
4273                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4274 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4275                       "movd\t{$src, $dst|$dst, $src}",
4276                       [(set VR128:$dst,
4277                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4278                       VEX;
4279 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4280                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4281                         [(set VR128:$dst,
4282                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4283 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4284                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4285                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4286
4287 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4288                       "movd\t{$src, $dst|$dst, $src}",
4289                       [(set VR128:$dst,
4290                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4291 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4292                       "movd\t{$src, $dst|$dst, $src}",
4293                       [(set VR128:$dst,
4294                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4295 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4296                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4297                         [(set VR128:$dst,
4298                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4299 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4300                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4301                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4302
4303 //===---------------------------------------------------------------------===//
4304 // Move Int Doubleword to Single Scalar
4305 //
4306 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4307                       "movd\t{$src, $dst|$dst, $src}",
4308                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4309
4310 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4311                       "movd\t{$src, $dst|$dst, $src}",
4312                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4313                       VEX;
4314 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4315                       "movd\t{$src, $dst|$dst, $src}",
4316                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4317
4318 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4319                       "movd\t{$src, $dst|$dst, $src}",
4320                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4321
4322 //===---------------------------------------------------------------------===//
4323 // Move Packed Doubleword Int to Packed Double Int
4324 //
4325 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4326                        "movd\t{$src, $dst|$dst, $src}",
4327                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4328                                         (iPTR 0)))]>, VEX;
4329 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4330                        (ins i32mem:$dst, VR128:$src),
4331                        "movd\t{$src, $dst|$dst, $src}",
4332                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4333                                      (iPTR 0))), addr:$dst)]>, VEX;
4334 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4335                        "movd\t{$src, $dst|$dst, $src}",
4336                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4337                                         (iPTR 0)))]>;
4338 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4339                        "movd\t{$src, $dst|$dst, $src}",
4340                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4341                                      (iPTR 0))), addr:$dst)]>;
4342
4343 //===---------------------------------------------------------------------===//
4344 // Move Packed Doubleword Int first element to Doubleword Int
4345 //
4346 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4347                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4348                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4349                                                            (iPTR 0)))]>,
4350                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4351
4352 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4353                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4354                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4355                                                          (iPTR 0)))]>;
4356
4357 //===---------------------------------------------------------------------===//
4358 // Bitcast FR64 <-> GR64
4359 //
4360 let Predicates = [HasAVX] in
4361 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4362                         "vmovq\t{$src, $dst|$dst, $src}",
4363                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4364                         VEX;
4365 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4366                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4367                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4368 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4369                          "movq\t{$src, $dst|$dst, $src}",
4370                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4371                          VEX;
4372
4373 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4374                        "movq\t{$src, $dst|$dst, $src}",
4375                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4376 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4377                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4378                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4379 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4380                        "movq\t{$src, $dst|$dst, $src}",
4381                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4382
4383 //===---------------------------------------------------------------------===//
4384 // Move Scalar Single to Double Int
4385 //
4386 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4387                       "movd\t{$src, $dst|$dst, $src}",
4388                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4389 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4390                       "movd\t{$src, $dst|$dst, $src}",
4391                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4392 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4393                       "movd\t{$src, $dst|$dst, $src}",
4394                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4395 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4396                       "movd\t{$src, $dst|$dst, $src}",
4397                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4398
4399 //===---------------------------------------------------------------------===//
4400 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4401 //
4402 let AddedComplexity = 15 in {
4403 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4404                        "movd\t{$src, $dst|$dst, $src}",
4405                        [(set VR128:$dst, (v4i32 (X86vzmovl
4406                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4407                                       VEX;
4408 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4409                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4410                        [(set VR128:$dst, (v2i64 (X86vzmovl
4411                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4412                                       VEX, VEX_W;
4413 }
4414 let AddedComplexity = 15 in {
4415 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4416                        "movd\t{$src, $dst|$dst, $src}",
4417                        [(set VR128:$dst, (v4i32 (X86vzmovl
4418                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4419 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4420                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4421                        [(set VR128:$dst, (v2i64 (X86vzmovl
4422                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4423 }
4424
4425 let AddedComplexity = 20 in {
4426 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4427                        "movd\t{$src, $dst|$dst, $src}",
4428                        [(set VR128:$dst,
4429                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4430                                                    (loadi32 addr:$src))))))]>,
4431                                                    VEX;
4432 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4433                        "movd\t{$src, $dst|$dst, $src}",
4434                        [(set VR128:$dst,
4435                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4436                                                    (loadi32 addr:$src))))))]>;
4437 }
4438
4439 let Predicates = [HasAVX] in {
4440   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4441   let AddedComplexity = 20 in {
4442     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4443               (VMOVZDI2PDIrm addr:$src)>;
4444     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4445               (VMOVZDI2PDIrm addr:$src)>;
4446   }
4447   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4448   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4449                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4450             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4451   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4452                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4453             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4454 }
4455
4456 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4457   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4458             (MOVZDI2PDIrm addr:$src)>;
4459   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4460             (MOVZDI2PDIrm addr:$src)>;
4461 }
4462
4463 // These are the correct encodings of the instructions so that we know how to
4464 // read correct assembly, even though we continue to emit the wrong ones for
4465 // compatibility with Darwin's buggy assembler.
4466 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4467                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4468 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4469                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4470 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4471                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4472 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4473                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4474 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4475                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4476 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4477                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4478
4479 //===---------------------------------------------------------------------===//
4480 // SSE2 - Move Quadword
4481 //===---------------------------------------------------------------------===//
4482
4483 //===---------------------------------------------------------------------===//
4484 // Move Quadword Int to Packed Quadword Int
4485 //
4486 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4487                     "vmovq\t{$src, $dst|$dst, $src}",
4488                     [(set VR128:$dst,
4489                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4490                     VEX, Requires<[HasAVX]>;
4491 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4492                     "movq\t{$src, $dst|$dst, $src}",
4493                     [(set VR128:$dst,
4494                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4495                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4496
4497 //===---------------------------------------------------------------------===//
4498 // Move Packed Quadword Int to Quadword Int
4499 //
4500 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4501                       "movq\t{$src, $dst|$dst, $src}",
4502                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4503                                     (iPTR 0))), addr:$dst)]>, VEX;
4504 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4505                       "movq\t{$src, $dst|$dst, $src}",
4506                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4507                                     (iPTR 0))), addr:$dst)]>;
4508
4509 //===---------------------------------------------------------------------===//
4510 // Store / copy lower 64-bits of a XMM register.
4511 //
4512 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4513                      "movq\t{$src, $dst|$dst, $src}",
4514                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4515 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4516                      "movq\t{$src, $dst|$dst, $src}",
4517                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4518
4519 let AddedComplexity = 20 in
4520 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4521                      "vmovq\t{$src, $dst|$dst, $src}",
4522                      [(set VR128:$dst,
4523                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4524                                                  (loadi64 addr:$src))))))]>,
4525                      XS, VEX, Requires<[HasAVX]>;
4526
4527 let AddedComplexity = 20 in
4528 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4529                      "movq\t{$src, $dst|$dst, $src}",
4530                      [(set VR128:$dst,
4531                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4532                                                  (loadi64 addr:$src))))))]>,
4533                      XS, Requires<[HasSSE2]>;
4534
4535 let Predicates = [HasAVX], AddedComplexity = 20 in {
4536   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4537             (VMOVZQI2PQIrm addr:$src)>;
4538   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4539             (VMOVZQI2PQIrm addr:$src)>;
4540   def : Pat<(v2i64 (X86vzload addr:$src)),
4541             (VMOVZQI2PQIrm addr:$src)>;
4542 }
4543
4544 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4545   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4546             (MOVZQI2PQIrm addr:$src)>;
4547   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4548             (MOVZQI2PQIrm addr:$src)>;
4549   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4550 }
4551
4552 let Predicates = [HasAVX] in {
4553 def : Pat<(v4i64 (X86vzload addr:$src)),
4554           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4555 }
4556
4557 //===---------------------------------------------------------------------===//
4558 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4559 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4560 //
4561 let AddedComplexity = 15 in
4562 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4563                         "vmovq\t{$src, $dst|$dst, $src}",
4564                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4565                       XS, VEX, Requires<[HasAVX]>;
4566 let AddedComplexity = 15 in
4567 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4568                         "movq\t{$src, $dst|$dst, $src}",
4569                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4570                       XS, Requires<[HasSSE2]>;
4571
4572 let AddedComplexity = 20 in
4573 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4574                         "vmovq\t{$src, $dst|$dst, $src}",
4575                     [(set VR128:$dst, (v2i64 (X86vzmovl
4576                                              (loadv2i64 addr:$src))))]>,
4577                       XS, VEX, Requires<[HasAVX]>;
4578 let AddedComplexity = 20 in {
4579 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4580                         "movq\t{$src, $dst|$dst, $src}",
4581                     [(set VR128:$dst, (v2i64 (X86vzmovl
4582                                              (loadv2i64 addr:$src))))]>,
4583                       XS, Requires<[HasSSE2]>;
4584 }
4585
4586 let AddedComplexity = 20 in {
4587   let Predicates = [HasAVX] in {
4588     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4589               (VMOVZPQILo2PQIrm addr:$src)>;
4590     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4591               (VMOVZPQILo2PQIrr VR128:$src)>;
4592   }
4593   let Predicates = [HasSSE2] in {
4594     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4595               (MOVZPQILo2PQIrm addr:$src)>;
4596     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4597               (MOVZPQILo2PQIrr VR128:$src)>;
4598   }
4599 }
4600
4601 // Instructions to match in the assembler
4602 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4603                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4604 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4605                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4606 // Recognize "movd" with GR64 destination, but encode as a "movq"
4607 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4608                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4609
4610 // Instructions for the disassembler
4611 // xr = XMM register
4612 // xm = mem64
4613
4614 let Predicates = [HasAVX] in
4615 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4616                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4617 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4618                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4619
4620 //===---------------------------------------------------------------------===//
4621 // SSE3 - Conversion Instructions
4622 //===---------------------------------------------------------------------===//
4623
4624 // Convert Packed Double FP to Packed DW Integers
4625 let Predicates = [HasAVX] in {
4626 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4627 // register, but the same isn't true when using memory operands instead.
4628 // Provide other assembly rr and rm forms to address this explicitly.
4629 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4630                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4631 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4632                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4633
4634 // XMM only
4635 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4636                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4637 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4638                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4639
4640 // YMM only
4641 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4642                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4643 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4644                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4645 }
4646
4647 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4648                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4649 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4650                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4651
4652 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4653           (VCVTTPD2DQYrr VR256:$src)>;
4654 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4655           (VCVTTPD2DQYrm addr:$src)>;
4656
4657 // Convert Packed DW Integers to Packed Double FP
4658 let Predicates = [HasAVX] in {
4659 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4660                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4661 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4662                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4663 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4664                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4665 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4666                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4667 }
4668
4669 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4670                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4671 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4672                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4673
4674 // AVX 256-bit register conversion intrinsics
4675 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4676            (VCVTDQ2PDYrr VR128:$src)>;
4677 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4678            (VCVTDQ2PDYrm addr:$src)>;
4679
4680 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4681           (VCVTPD2DQYrr VR256:$src)>;
4682 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4683           (VCVTPD2DQYrm addr:$src)>;
4684
4685 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4686           (VCVTDQ2PDYrr VR128:$src)>;
4687 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4688           (VCVTDQ2PDYrm addr:$src)>;
4689
4690 //===---------------------------------------------------------------------===//
4691 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4692 //===---------------------------------------------------------------------===//
4693 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4694                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4695                               X86MemOperand x86memop> {
4696 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4697                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4698                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4699 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4700                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4701                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4702 }
4703
4704 let Predicates = [HasAVX] in {
4705   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4706                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4707   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4708                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4709   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4710                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4711   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4712                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4713 }
4714 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4715                                    memopv4f32, f128mem>;
4716 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4717                                    memopv4f32, f128mem>;
4718
4719 let Predicates = [HasAVX] in {
4720   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4721             (VMOVSHDUPrr VR128:$src)>;
4722   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4723             (VMOVSHDUPrm addr:$src)>;
4724   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4725             (VMOVSLDUPrr VR128:$src)>;
4726   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4727             (VMOVSLDUPrm addr:$src)>;
4728   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4729             (VMOVSHDUPYrr VR256:$src)>;
4730   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4731             (VMOVSHDUPYrm addr:$src)>;
4732   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4733             (VMOVSLDUPYrr VR256:$src)>;
4734   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4735             (VMOVSLDUPYrm addr:$src)>;
4736 }
4737
4738 let Predicates = [HasSSE3] in {
4739   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4740             (MOVSHDUPrr VR128:$src)>;
4741   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4742             (MOVSHDUPrm addr:$src)>;
4743   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4744             (MOVSLDUPrr VR128:$src)>;
4745   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4746             (MOVSLDUPrm addr:$src)>;
4747 }
4748
4749 //===---------------------------------------------------------------------===//
4750 // SSE3 - Replicate Double FP - MOVDDUP
4751 //===---------------------------------------------------------------------===//
4752
4753 multiclass sse3_replicate_dfp<string OpcodeStr> {
4754 let neverHasSideEffects = 1 in
4755 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4756                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4757                     []>;
4758 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4759                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4760                     [(set VR128:$dst,
4761                       (v2f64 (X86Movddup
4762                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4763 }
4764
4765 // FIXME: Merge with above classe when there're patterns for the ymm version
4766 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4767 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4768                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4769                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4770 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4771                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4772                     [(set VR256:$dst,
4773                       (v4f64 (X86Movddup
4774                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4775 }
4776
4777 let Predicates = [HasAVX] in {
4778   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4779   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4780 }
4781
4782 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4783
4784 let Predicates = [HasAVX] in {
4785   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4786             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4787   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4788             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4789   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4790             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4791   def : Pat<(X86Movddup (bc_v2f64
4792                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4793             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4794
4795   // 256-bit version
4796   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4797             (VMOVDDUPYrm addr:$src)>;
4798   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4799             (VMOVDDUPYrm addr:$src)>;
4800   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4801             (VMOVDDUPYrm addr:$src)>;
4802   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4803             (VMOVDDUPYrr VR256:$src)>;
4804 }
4805
4806 let Predicates = [HasSSE3] in {
4807   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4808             (MOVDDUPrm addr:$src)>;
4809   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4810             (MOVDDUPrm addr:$src)>;
4811   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4812             (MOVDDUPrm addr:$src)>;
4813   def : Pat<(X86Movddup (bc_v2f64
4814                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4815             (MOVDDUPrm addr:$src)>;
4816 }
4817
4818 //===---------------------------------------------------------------------===//
4819 // SSE3 - Move Unaligned Integer
4820 //===---------------------------------------------------------------------===//
4821
4822 let Predicates = [HasAVX] in {
4823   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4824                    "vlddqu\t{$src, $dst|$dst, $src}",
4825                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4826   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4827                    "vlddqu\t{$src, $dst|$dst, $src}",
4828                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4829 }
4830 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4831                    "lddqu\t{$src, $dst|$dst, $src}",
4832                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4833
4834 //===---------------------------------------------------------------------===//
4835 // SSE3 - Arithmetic
4836 //===---------------------------------------------------------------------===//
4837
4838 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4839                        X86MemOperand x86memop, bit Is2Addr = 1> {
4840   def rr : I<0xD0, MRMSrcReg,
4841        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4842        !if(Is2Addr,
4843            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4844            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4845        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4846   def rm : I<0xD0, MRMSrcMem,
4847        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4848        !if(Is2Addr,
4849            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4850            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4851        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4852 }
4853
4854 let Predicates = [HasAVX] in {
4855   let ExeDomain = SSEPackedSingle in {
4856     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4857                                  f128mem, 0>, TB, XD, VEX_4V;
4858     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4859                                  f256mem, 0>, TB, XD, VEX_4V;
4860   }
4861   let ExeDomain = SSEPackedDouble in {
4862     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4863                                  f128mem, 0>, TB, OpSize, VEX_4V;
4864     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4865                                  f256mem, 0>, TB, OpSize, VEX_4V;
4866   }
4867 }
4868 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
4869   let ExeDomain = SSEPackedSingle in
4870   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4871                               f128mem>, TB, XD;
4872   let ExeDomain = SSEPackedDouble in
4873   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4874                               f128mem>, TB, OpSize;
4875 }
4876
4877 //===---------------------------------------------------------------------===//
4878 // SSE3 Instructions
4879 //===---------------------------------------------------------------------===//
4880
4881 // Horizontal ops
4882 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4883                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4884   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4885        !if(Is2Addr,
4886          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4887          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4888       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4889
4890   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4891        !if(Is2Addr,
4892          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4893          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4894       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4895 }
4896 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4897                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4898   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4899        !if(Is2Addr,
4900          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4901          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4902       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4903
4904   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4905        !if(Is2Addr,
4906          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4907          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4908       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4909 }
4910
4911 let Predicates = [HasAVX] in {
4912   let ExeDomain = SSEPackedSingle in {
4913     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4914                             X86fhadd, 0>, VEX_4V;
4915     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4916                             X86fhsub, 0>, VEX_4V;
4917     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4918                             X86fhadd, 0>, VEX_4V;
4919     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4920                             X86fhsub, 0>, VEX_4V;
4921   }
4922   let ExeDomain = SSEPackedDouble in {
4923     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4924                             X86fhadd, 0>, VEX_4V;
4925     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4926                             X86fhsub, 0>, VEX_4V;
4927     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4928                             X86fhadd, 0>, VEX_4V;
4929     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4930                             X86fhsub, 0>, VEX_4V;
4931   }
4932 }
4933
4934 let Constraints = "$src1 = $dst" in {
4935   let ExeDomain = SSEPackedSingle in {
4936     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4937     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4938   }
4939   let ExeDomain = SSEPackedDouble in {
4940     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4941     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4942   }
4943 }
4944
4945 //===---------------------------------------------------------------------===//
4946 // SSSE3 - Packed Absolute Instructions
4947 //===---------------------------------------------------------------------===//
4948
4949
4950 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4951 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4952                             Intrinsic IntId128> {
4953   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4954                     (ins VR128:$src),
4955                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4956                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4957                     OpSize;
4958
4959   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4960                     (ins i128mem:$src),
4961                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4962                     [(set VR128:$dst,
4963                       (IntId128
4964                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
4965 }
4966
4967 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4968 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4969                               Intrinsic IntId256> {
4970   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4971                     (ins VR256:$src),
4972                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4973                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4974                     OpSize;
4975
4976   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4977                     (ins i256mem:$src),
4978                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4979                     [(set VR256:$dst,
4980                       (IntId256
4981                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4982 }
4983
4984 let Predicates = [HasAVX] in {
4985   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4986                                   int_x86_ssse3_pabs_b_128>, VEX;
4987   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
4988                                   int_x86_ssse3_pabs_w_128>, VEX;
4989   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
4990                                   int_x86_ssse3_pabs_d_128>, VEX;
4991 }
4992
4993 let Predicates = [HasAVX2] in {
4994   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
4995                                     int_x86_avx2_pabs_b>, VEX;
4996   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
4997                                     int_x86_avx2_pabs_w>, VEX;
4998   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
4999                                     int_x86_avx2_pabs_d>, VEX;
5000 }
5001
5002 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5003                               int_x86_ssse3_pabs_b_128>;
5004 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5005                               int_x86_ssse3_pabs_w_128>;
5006 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5007                               int_x86_ssse3_pabs_d_128>;
5008
5009 //===---------------------------------------------------------------------===//
5010 // SSSE3 - Packed Binary Operator Instructions
5011 //===---------------------------------------------------------------------===//
5012
5013 /// SS3I_binop_rm - Simple SSSE3 bin op
5014 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5015                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5016                          X86MemOperand x86memop, bit Is2Addr = 1> {
5017   let isCommutable = 1 in
5018   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5019        (ins RC:$src1, RC:$src2),
5020        !if(Is2Addr,
5021          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5022          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5023        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
5024        OpSize;
5025   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5026        (ins RC:$src1, x86memop:$src2),
5027        !if(Is2Addr,
5028          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5029          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5030        [(set RC:$dst,
5031          (OpVT (OpNode RC:$src1,
5032           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
5033 }
5034
5035 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5036 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5037                              Intrinsic IntId128, bit Is2Addr = 1> {
5038   let isCommutable = 1 in
5039   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5040        (ins VR128:$src1, VR128:$src2),
5041        !if(Is2Addr,
5042          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5043          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5044        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5045        OpSize;
5046   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5047        (ins VR128:$src1, i128mem:$src2),
5048        !if(Is2Addr,
5049          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5050          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5051        [(set VR128:$dst,
5052          (IntId128 VR128:$src1,
5053           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5054 }
5055
5056 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5057                                Intrinsic IntId256> {
5058   let isCommutable = 1 in
5059   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5060        (ins VR256:$src1, VR256:$src2),
5061        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5062        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5063        OpSize;
5064   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5065        (ins VR256:$src1, i256mem:$src2),
5066        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5067        [(set VR256:$dst,
5068          (IntId256 VR256:$src1,
5069           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5070 }
5071
5072 let ImmT = NoImm, Predicates = [HasAVX] in {
5073 let isCommutable = 0 in {
5074   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5075                                   memopv2i64, i128mem, 0>, VEX_4V;
5076   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5077                                   memopv2i64, i128mem, 0>, VEX_4V;
5078   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5079                                   memopv2i64, i128mem, 0>, VEX_4V;
5080   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5081                                   memopv2i64, i128mem, 0>, VEX_4V;
5082   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5083                                   memopv2i64, i128mem, 0>, VEX_4V;
5084   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5085                                   memopv2i64, i128mem, 0>, VEX_4V;
5086   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5087                                   memopv2i64, i128mem, 0>, VEX_4V;
5088   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5089                                   memopv2i64, i128mem, 0>, VEX_4V;
5090   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5091                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5092   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5093                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5094   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5095                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5096 }
5097 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5098                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5099 }
5100
5101 let ImmT = NoImm, Predicates = [HasAVX2] in {
5102 let isCommutable = 0 in {
5103   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5104                                   memopv4i64, i256mem, 0>, VEX_4V;
5105   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5106                                   memopv4i64, i256mem, 0>, VEX_4V;
5107   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5108                                   memopv4i64, i256mem, 0>, VEX_4V;
5109   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5110                                   memopv4i64, i256mem, 0>, VEX_4V;
5111   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5112                                   memopv4i64, i256mem, 0>, VEX_4V;
5113   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5114                                   memopv4i64, i256mem, 0>, VEX_4V;
5115   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5116                                   memopv4i64, i256mem, 0>, VEX_4V;
5117   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5118                                   memopv4i64, i256mem, 0>, VEX_4V;
5119   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5120                                         int_x86_avx2_phadd_sw>, VEX_4V;
5121   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5122                                         int_x86_avx2_phsub_sw>, VEX_4V;
5123   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5124                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5125 }
5126 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5127                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5128 }
5129
5130 // None of these have i8 immediate fields.
5131 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5132 let isCommutable = 0 in {
5133   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5134                                  memopv2i64, i128mem>;
5135   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5136                                  memopv2i64, i128mem>;
5137   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5138                                  memopv2i64, i128mem>;
5139   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5140                                  memopv2i64, i128mem>;
5141   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5142                                  memopv2i64, i128mem>;
5143   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5144                                  memopv2i64, i128mem>;
5145   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5146                                  memopv2i64, i128mem>;
5147   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5148                                  memopv2i64, i128mem>;
5149   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5150                                      int_x86_ssse3_phadd_sw_128>;
5151   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5152                                      int_x86_ssse3_phsub_sw_128>;
5153   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5154                                      int_x86_ssse3_pmadd_ub_sw_128>;
5155 }
5156 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5157                                      int_x86_ssse3_pmul_hr_sw_128>;
5158 }
5159
5160 //===---------------------------------------------------------------------===//
5161 // SSSE3 - Packed Align Instruction Patterns
5162 //===---------------------------------------------------------------------===//
5163
5164 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5165   let neverHasSideEffects = 1 in {
5166   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5167       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5168       !if(Is2Addr,
5169         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5170         !strconcat(asm,
5171                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5172       []>, OpSize;
5173   let mayLoad = 1 in
5174   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5175       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5176       !if(Is2Addr,
5177         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5178         !strconcat(asm,
5179                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5180       []>, OpSize;
5181   }
5182 }
5183
5184 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5185   let neverHasSideEffects = 1 in {
5186   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5187       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5188       !strconcat(asm,
5189                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5190       []>, OpSize;
5191   let mayLoad = 1 in
5192   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5193       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5194       !strconcat(asm,
5195                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5196       []>, OpSize;
5197   }
5198 }
5199
5200 let Predicates = [HasAVX] in
5201   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5202 let Predicates = [HasAVX2] in
5203   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5204 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5205   defm PALIGN : ssse3_palign<"palignr">;
5206
5207 let Predicates = [HasAVX2] in {
5208 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5209           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5210 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5211           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5212 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5213           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5214 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5215           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5216 }
5217
5218 let Predicates = [HasAVX] in {
5219 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5220           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5221 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5222           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5223 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5224           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5225 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5226           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5227 }
5228
5229 let Predicates = [HasSSSE3] in {
5230 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5231           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5232 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5233           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5234 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5235           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5236 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5237           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5238 }
5239
5240 //===---------------------------------------------------------------------===//
5241 // SSSE3 - Thread synchronization
5242 //===---------------------------------------------------------------------===//
5243
5244 let usesCustomInserter = 1 in {
5245 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5246                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5247                 Requires<[HasSSE3]>;
5248 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5249                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5250                 Requires<[HasSSE3]>;
5251 }
5252
5253 let Uses = [EAX, ECX, EDX] in
5254 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5255                  Requires<[HasSSE3]>;
5256 let Uses = [ECX, EAX] in
5257 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5258                 Requires<[HasSSE3]>;
5259
5260 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5261 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5262
5263 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5264       Requires<[In32BitMode]>;
5265 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5266       Requires<[In64BitMode]>;
5267
5268 //===----------------------------------------------------------------------===//
5269 // SSE4.1 - Packed Move with Sign/Zero Extend
5270 //===----------------------------------------------------------------------===//
5271
5272 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5273   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5274                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5275                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5276
5277   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5278                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5279        [(set VR128:$dst,
5280          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5281        OpSize;
5282 }
5283
5284 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5285                                  Intrinsic IntId> {
5286   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5287                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5288                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5289
5290   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5291                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5292                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5293 }
5294
5295 let Predicates = [HasAVX] in {
5296 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5297                                      VEX;
5298 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5299                                      VEX;
5300 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5301                                      VEX;
5302 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5303                                      VEX;
5304 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5305                                      VEX;
5306 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5307                                      VEX;
5308 }
5309
5310 let Predicates = [HasAVX2] in {
5311 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5312                                         int_x86_avx2_pmovsxbw>, VEX;
5313 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5314                                         int_x86_avx2_pmovsxwd>, VEX;
5315 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5316                                         int_x86_avx2_pmovsxdq>, VEX;
5317 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5318                                         int_x86_avx2_pmovzxbw>, VEX;
5319 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5320                                         int_x86_avx2_pmovzxwd>, VEX;
5321 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5322                                         int_x86_avx2_pmovzxdq>, VEX;
5323 }
5324
5325 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5326 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5327 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5328 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5329 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5330 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5331
5332 let Predicates = [HasAVX] in {
5333   // Common patterns involving scalar load.
5334   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5335             (VPMOVSXBWrm addr:$src)>;
5336   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5337             (VPMOVSXBWrm addr:$src)>;
5338
5339   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5340             (VPMOVSXWDrm addr:$src)>;
5341   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5342             (VPMOVSXWDrm addr:$src)>;
5343
5344   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5345             (VPMOVSXDQrm addr:$src)>;
5346   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5347             (VPMOVSXDQrm addr:$src)>;
5348
5349   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5350             (VPMOVZXBWrm addr:$src)>;
5351   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5352             (VPMOVZXBWrm addr:$src)>;
5353
5354   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5355             (VPMOVZXWDrm addr:$src)>;
5356   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5357             (VPMOVZXWDrm addr:$src)>;
5358
5359   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5360             (VPMOVZXDQrm addr:$src)>;
5361   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5362             (VPMOVZXDQrm addr:$src)>;
5363 }
5364
5365 let Predicates = [HasSSE41] in {
5366   // Common patterns involving scalar load.
5367   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5368             (PMOVSXBWrm addr:$src)>;
5369   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5370             (PMOVSXBWrm addr:$src)>;
5371
5372   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5373             (PMOVSXWDrm addr:$src)>;
5374   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5375             (PMOVSXWDrm addr:$src)>;
5376
5377   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5378             (PMOVSXDQrm addr:$src)>;
5379   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5380             (PMOVSXDQrm addr:$src)>;
5381
5382   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5383             (PMOVZXBWrm addr:$src)>;
5384   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5385             (PMOVZXBWrm addr:$src)>;
5386
5387   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5388             (PMOVZXWDrm addr:$src)>;
5389   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5390             (PMOVZXWDrm addr:$src)>;
5391
5392   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5393             (PMOVZXDQrm addr:$src)>;
5394   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5395             (PMOVZXDQrm addr:$src)>;
5396 }
5397
5398 let Predicates = [HasAVX] in {
5399 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5400 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5401 }
5402
5403 let Predicates = [HasSSE41] in {
5404 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5405 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5406 }
5407
5408
5409 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5410   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5411                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5412                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5413
5414   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5415                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5416        [(set VR128:$dst,
5417          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5418           OpSize;
5419 }
5420
5421 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5422                                  Intrinsic IntId> {
5423   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5424                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5425                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5426
5427   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5428                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5429        [(set VR256:$dst,
5430          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5431           OpSize;
5432 }
5433
5434 let Predicates = [HasAVX] in {
5435 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5436                                      VEX;
5437 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5438                                      VEX;
5439 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5440                                      VEX;
5441 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5442                                      VEX;
5443 }
5444
5445 let Predicates = [HasAVX2] in {
5446 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5447                                        int_x86_avx2_pmovsxbd>, VEX;
5448 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5449                                        int_x86_avx2_pmovsxwq>, VEX;
5450 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5451                                        int_x86_avx2_pmovzxbd>, VEX;
5452 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5453                                        int_x86_avx2_pmovzxwq>, VEX;
5454 }
5455
5456 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5457 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5458 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5459 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5460
5461 let Predicates = [HasAVX] in {
5462   // Common patterns involving scalar load
5463   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5464             (VPMOVSXBDrm addr:$src)>;
5465   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5466             (VPMOVSXWQrm addr:$src)>;
5467
5468   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5469             (VPMOVZXBDrm addr:$src)>;
5470   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5471             (VPMOVZXWQrm addr:$src)>;
5472 }
5473
5474 let Predicates = [HasSSE41] in {
5475   // Common patterns involving scalar load
5476   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5477             (PMOVSXBDrm addr:$src)>;
5478   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5479             (PMOVSXWQrm addr:$src)>;
5480
5481   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5482             (PMOVZXBDrm addr:$src)>;
5483   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5484             (PMOVZXWQrm addr:$src)>;
5485 }
5486
5487 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5488   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5489                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5490                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5491
5492   // Expecting a i16 load any extended to i32 value.
5493   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5494                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495                  [(set VR128:$dst, (IntId (bitconvert
5496                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5497                  OpSize;
5498 }
5499
5500 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5501                                  Intrinsic IntId> {
5502   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5503                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5504                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5505
5506   // Expecting a i16 load any extended to i32 value.
5507   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5508                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5509                   [(set VR256:$dst, (IntId (bitconvert
5510                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5511                   OpSize;
5512 }
5513
5514 let Predicates = [HasAVX] in {
5515 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5516                                      VEX;
5517 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5518                                      VEX;
5519 }
5520 let Predicates = [HasAVX2] in {
5521 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5522                                        int_x86_avx2_pmovsxbq>, VEX;
5523 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5524                                        int_x86_avx2_pmovzxbq>, VEX;
5525 }
5526 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5527 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5528
5529 let Predicates = [HasAVX] in {
5530   // Common patterns involving scalar load
5531   def : Pat<(int_x86_sse41_pmovsxbq
5532               (bitconvert (v4i32 (X86vzmovl
5533                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5534             (VPMOVSXBQrm addr:$src)>;
5535
5536   def : Pat<(int_x86_sse41_pmovzxbq
5537               (bitconvert (v4i32 (X86vzmovl
5538                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5539             (VPMOVZXBQrm addr:$src)>;
5540 }
5541
5542 let Predicates = [HasSSE41] in {
5543   // Common patterns involving scalar load
5544   def : Pat<(int_x86_sse41_pmovsxbq
5545               (bitconvert (v4i32 (X86vzmovl
5546                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5547             (PMOVSXBQrm addr:$src)>;
5548
5549   def : Pat<(int_x86_sse41_pmovzxbq
5550               (bitconvert (v4i32 (X86vzmovl
5551                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5552             (PMOVZXBQrm addr:$src)>;
5553 }
5554
5555 //===----------------------------------------------------------------------===//
5556 // SSE4.1 - Extract Instructions
5557 //===----------------------------------------------------------------------===//
5558
5559 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5560 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5561   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5562                  (ins VR128:$src1, i32i8imm:$src2),
5563                  !strconcat(OpcodeStr,
5564                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5565                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5566                  OpSize;
5567   let neverHasSideEffects = 1, mayStore = 1 in
5568   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5569                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5570                  !strconcat(OpcodeStr,
5571                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5572                  []>, OpSize;
5573 // FIXME:
5574 // There's an AssertZext in the way of writing the store pattern
5575 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5576 }
5577
5578 let Predicates = [HasAVX] in {
5579   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5580   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5581          (ins VR128:$src1, i32i8imm:$src2),
5582          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5583 }
5584
5585 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5586
5587
5588 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5589 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5590   let neverHasSideEffects = 1, mayStore = 1 in
5591   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5592                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5593                  !strconcat(OpcodeStr,
5594                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5595                  []>, OpSize;
5596 // FIXME:
5597 // There's an AssertZext in the way of writing the store pattern
5598 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5599 }
5600
5601 let Predicates = [HasAVX] in
5602   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5603
5604 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5605
5606
5607 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5608 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5609   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5610                  (ins VR128:$src1, i32i8imm:$src2),
5611                  !strconcat(OpcodeStr,
5612                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5613                  [(set GR32:$dst,
5614                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5615   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5616                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5617                  !strconcat(OpcodeStr,
5618                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5619                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5620                           addr:$dst)]>, OpSize;
5621 }
5622
5623 let Predicates = [HasAVX] in
5624   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5625
5626 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5627
5628 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5629 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5630   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5631                  (ins VR128:$src1, i32i8imm:$src2),
5632                  !strconcat(OpcodeStr,
5633                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5634                  [(set GR64:$dst,
5635                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5636   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5637                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5638                  !strconcat(OpcodeStr,
5639                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5640                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5641                           addr:$dst)]>, OpSize, REX_W;
5642 }
5643
5644 let Predicates = [HasAVX] in
5645   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5646
5647 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5648
5649 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5650 /// destination
5651 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5652   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5653                  (ins VR128:$src1, i32i8imm:$src2),
5654                  !strconcat(OpcodeStr,
5655                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5656                  [(set GR32:$dst,
5657                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5658            OpSize;
5659   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5660                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5661                  !strconcat(OpcodeStr,
5662                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5663                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5664                           addr:$dst)]>, OpSize;
5665 }
5666
5667 let ExeDomain = SSEPackedSingle in {
5668   let Predicates = [HasAVX] in {
5669     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5670     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5671                     (ins VR128:$src1, i32i8imm:$src2),
5672                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5673                     []>, OpSize, VEX;
5674   }
5675   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5676 }
5677
5678 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5679 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5680                                               imm:$src2))),
5681                  addr:$dst),
5682           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5683           Requires<[HasAVX]>;
5684 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5685                                               imm:$src2))),
5686                  addr:$dst),
5687           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5688           Requires<[HasSSE41]>;
5689
5690 //===----------------------------------------------------------------------===//
5691 // SSE4.1 - Insert Instructions
5692 //===----------------------------------------------------------------------===//
5693
5694 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5695   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5696       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5697       !if(Is2Addr,
5698         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5699         !strconcat(asm,
5700                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5701       [(set VR128:$dst,
5702         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5703   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5704       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5705       !if(Is2Addr,
5706         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5707         !strconcat(asm,
5708                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5709       [(set VR128:$dst,
5710         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5711                    imm:$src3))]>, OpSize;
5712 }
5713
5714 let Predicates = [HasAVX] in
5715   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5716 let Constraints = "$src1 = $dst" in
5717   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5718
5719 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5720   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5721       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5722       !if(Is2Addr,
5723         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5724         !strconcat(asm,
5725                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5726       [(set VR128:$dst,
5727         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5728       OpSize;
5729   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5730       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5731       !if(Is2Addr,
5732         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5733         !strconcat(asm,
5734                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5735       [(set VR128:$dst,
5736         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5737                           imm:$src3)))]>, OpSize;
5738 }
5739
5740 let Predicates = [HasAVX] in
5741   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5742 let Constraints = "$src1 = $dst" in
5743   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5744
5745 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5746   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5747       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5748       !if(Is2Addr,
5749         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5750         !strconcat(asm,
5751                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5752       [(set VR128:$dst,
5753         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5754       OpSize;
5755   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5756       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5757       !if(Is2Addr,
5758         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5759         !strconcat(asm,
5760                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5761       [(set VR128:$dst,
5762         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5763                           imm:$src3)))]>, OpSize;
5764 }
5765
5766 let Predicates = [HasAVX] in
5767   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5768 let Constraints = "$src1 = $dst" in
5769   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5770
5771 // insertps has a few different modes, there's the first two here below which
5772 // are optimized inserts that won't zero arbitrary elements in the destination
5773 // vector. The next one matches the intrinsic and could zero arbitrary elements
5774 // in the target vector.
5775 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5776   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5777       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5778       !if(Is2Addr,
5779         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5780         !strconcat(asm,
5781                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5782       [(set VR128:$dst,
5783         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5784       OpSize;
5785   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5786       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5787       !if(Is2Addr,
5788         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5789         !strconcat(asm,
5790                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5791       [(set VR128:$dst,
5792         (X86insrtps VR128:$src1,
5793                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5794                     imm:$src3))]>, OpSize;
5795 }
5796
5797 let ExeDomain = SSEPackedSingle in {
5798   let Predicates = [HasAVX] in
5799     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5800   let Constraints = "$src1 = $dst" in
5801     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5802 }
5803
5804 //===----------------------------------------------------------------------===//
5805 // SSE4.1 - Round Instructions
5806 //===----------------------------------------------------------------------===//
5807
5808 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5809                             X86MemOperand x86memop, RegisterClass RC,
5810                             PatFrag mem_frag32, PatFrag mem_frag64,
5811                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5812 let ExeDomain = SSEPackedSingle in {
5813   // Intrinsic operation, reg.
5814   // Vector intrinsic operation, reg
5815   def PSr : SS4AIi8<opcps, MRMSrcReg,
5816                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5817                     !strconcat(OpcodeStr,
5818                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5819                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5820                     OpSize;
5821
5822   // Vector intrinsic operation, mem
5823   def PSm : SS4AIi8<opcps, MRMSrcMem,
5824                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5825                     !strconcat(OpcodeStr,
5826                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5827                     [(set RC:$dst,
5828                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5829                     OpSize;
5830 } // ExeDomain = SSEPackedSingle
5831
5832 let ExeDomain = SSEPackedDouble in {
5833   // Vector intrinsic operation, reg
5834   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5835                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5836                     !strconcat(OpcodeStr,
5837                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5838                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5839                     OpSize;
5840
5841   // Vector intrinsic operation, mem
5842   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5843                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5844                     !strconcat(OpcodeStr,
5845                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5846                     [(set RC:$dst,
5847                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5848                     OpSize;
5849 } // ExeDomain = SSEPackedDouble
5850 }
5851
5852 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5853                             string OpcodeStr,
5854                             Intrinsic F32Int,
5855                             Intrinsic F64Int, bit Is2Addr = 1> {
5856 let ExeDomain = GenericDomain in {
5857   // Operation, reg.
5858   def SSr : SS4AIi8<opcss, MRMSrcReg,
5859       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
5860       !if(Is2Addr,
5861           !strconcat(OpcodeStr,
5862               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5863           !strconcat(OpcodeStr,
5864               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5865       []>, OpSize;
5866
5867   // Intrinsic operation, reg.
5868   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
5869         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5870         !if(Is2Addr,
5871             !strconcat(OpcodeStr,
5872                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5873             !strconcat(OpcodeStr,
5874                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5875         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5876         OpSize;
5877
5878   // Intrinsic operation, mem.
5879   def SSm : SS4AIi8<opcss, MRMSrcMem,
5880         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5881         !if(Is2Addr,
5882             !strconcat(OpcodeStr,
5883                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5884             !strconcat(OpcodeStr,
5885                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5886         [(set VR128:$dst,
5887              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5888         OpSize;
5889
5890   // Operation, reg.
5891   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5892         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
5893         !if(Is2Addr,
5894             !strconcat(OpcodeStr,
5895                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5896             !strconcat(OpcodeStr,
5897                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5898         []>, OpSize;
5899
5900   // Intrinsic operation, reg.
5901   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
5902         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5903         !if(Is2Addr,
5904             !strconcat(OpcodeStr,
5905                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5906             !strconcat(OpcodeStr,
5907                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5908         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5909         OpSize;
5910
5911   // Intrinsic operation, mem.
5912   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5913         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5914         !if(Is2Addr,
5915             !strconcat(OpcodeStr,
5916                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5917             !strconcat(OpcodeStr,
5918                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5919         [(set VR128:$dst,
5920               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5921         OpSize;
5922 } // ExeDomain = GenericDomain
5923 }
5924
5925 // FP round - roundss, roundps, roundsd, roundpd
5926 let Predicates = [HasAVX] in {
5927   // Intrinsic form
5928   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5929                                   memopv4f32, memopv2f64,
5930                                   int_x86_sse41_round_ps,
5931                                   int_x86_sse41_round_pd>, VEX;
5932   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5933                                   memopv8f32, memopv4f64,
5934                                   int_x86_avx_round_ps_256,
5935                                   int_x86_avx_round_pd_256>, VEX;
5936   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5937                                   int_x86_sse41_round_ss,
5938                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
5939
5940   def : Pat<(ffloor FR32:$src),
5941             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
5942   def : Pat<(f64 (ffloor FR64:$src)),
5943             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
5944   def : Pat<(f32 (fnearbyint FR32:$src)),
5945             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
5946   def : Pat<(f64 (fnearbyint FR64:$src)),
5947             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
5948   def : Pat<(f32 (fceil FR32:$src)),
5949             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
5950   def : Pat<(f64 (fceil FR64:$src)),
5951             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
5952   def : Pat<(f32 (frint FR32:$src)),
5953             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
5954   def : Pat<(f64 (frint FR64:$src)),
5955             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
5956   def : Pat<(f32 (ftrunc FR32:$src)),
5957             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
5958   def : Pat<(f64 (ftrunc FR64:$src)),
5959             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
5960 }
5961
5962 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
5963                                memopv4f32, memopv2f64,
5964                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
5965 let Constraints = "$src1 = $dst" in
5966 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
5967                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
5968
5969 def : Pat<(ffloor FR32:$src),
5970           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
5971 def : Pat<(f64 (ffloor FR64:$src)),
5972           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
5973 def : Pat<(f32 (fnearbyint FR32:$src)),
5974           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
5975 def : Pat<(f64 (fnearbyint FR64:$src)),
5976           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
5977 def : Pat<(f32 (fceil FR32:$src)),
5978           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
5979 def : Pat<(f64 (fceil FR64:$src)),
5980           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
5981 def : Pat<(f32 (frint FR32:$src)),
5982           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
5983 def : Pat<(f64 (frint FR64:$src)),
5984           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
5985 def : Pat<(f32 (ftrunc FR32:$src)),
5986           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
5987 def : Pat<(f64 (ftrunc FR64:$src)),
5988           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
5989
5990 //===----------------------------------------------------------------------===//
5991 // SSE4.1 - Packed Bit Test
5992 //===----------------------------------------------------------------------===//
5993
5994 // ptest instruction we'll lower to this in X86ISelLowering primarily from
5995 // the intel intrinsic that corresponds to this.
5996 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5997 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5998                 "vptest\t{$src2, $src1|$src1, $src2}",
5999                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6000                 OpSize, VEX;
6001 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6002                 "vptest\t{$src2, $src1|$src1, $src2}",
6003                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6004                 OpSize, VEX;
6005
6006 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6007                 "vptest\t{$src2, $src1|$src1, $src2}",
6008                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6009                 OpSize, VEX;
6010 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6011                 "vptest\t{$src2, $src1|$src1, $src2}",
6012                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6013                 OpSize, VEX;
6014 }
6015
6016 let Defs = [EFLAGS] in {
6017 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6018               "ptest\t{$src2, $src1|$src1, $src2}",
6019               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6020               OpSize;
6021 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6022               "ptest\t{$src2, $src1|$src1, $src2}",
6023               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6024               OpSize;
6025 }
6026
6027 // The bit test instructions below are AVX only
6028 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6029                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6030   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6031             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6032             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6033   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6034             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6035             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6036             OpSize, VEX;
6037 }
6038
6039 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6040 let ExeDomain = SSEPackedSingle in {
6041 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6042 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6043 }
6044 let ExeDomain = SSEPackedDouble in {
6045 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6046 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6047 }
6048 }
6049
6050 //===----------------------------------------------------------------------===//
6051 // SSE4.1 - Misc Instructions
6052 //===----------------------------------------------------------------------===//
6053
6054 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6055   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6056                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6057                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6058                      OpSize, XS;
6059   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6060                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6061                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6062                       (implicit EFLAGS)]>, OpSize, XS;
6063
6064   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6065                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6066                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6067                      XS;
6068   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6069                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6070                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6071                       (implicit EFLAGS)]>, XS;
6072
6073   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6074                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6075                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6076                       XS;
6077   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6078                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6079                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6080                        (implicit EFLAGS)]>, XS;
6081 }
6082
6083
6084
6085 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6086 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6087                                  Intrinsic IntId128> {
6088   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6089                     (ins VR128:$src),
6090                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6091                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6092   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6093                      (ins i128mem:$src),
6094                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6095                      [(set VR128:$dst,
6096                        (IntId128
6097                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6098 }
6099
6100 let Predicates = [HasAVX] in
6101 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6102                                          int_x86_sse41_phminposuw>, VEX;
6103 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6104                                          int_x86_sse41_phminposuw>;
6105
6106 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6107 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6108                               Intrinsic IntId128, bit Is2Addr = 1> {
6109   let isCommutable = 1 in
6110   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6111        (ins VR128:$src1, VR128:$src2),
6112        !if(Is2Addr,
6113            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6114            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6115        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6116   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6117        (ins VR128:$src1, i128mem:$src2),
6118        !if(Is2Addr,
6119            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6120            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6121        [(set VR128:$dst,
6122          (IntId128 VR128:$src1,
6123           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6124 }
6125
6126 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6127 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6128                                 Intrinsic IntId256> {
6129   let isCommutable = 1 in
6130   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6131        (ins VR256:$src1, VR256:$src2),
6132        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6133        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6134   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6135        (ins VR256:$src1, i256mem:$src2),
6136        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6137        [(set VR256:$dst,
6138          (IntId256 VR256:$src1,
6139           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6140 }
6141
6142 let Predicates = [HasAVX] in {
6143   let isCommutable = 0 in
6144   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6145                                                          0>, VEX_4V;
6146   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6147                                                          0>, VEX_4V;
6148   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6149                                                          0>, VEX_4V;
6150   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6151                                                          0>, VEX_4V;
6152   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6153                                                          0>, VEX_4V;
6154   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6155                                                          0>, VEX_4V;
6156   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6157                                                          0>, VEX_4V;
6158   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6159                                                          0>, VEX_4V;
6160   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6161                                                          0>, VEX_4V;
6162   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6163                                                          0>, VEX_4V;
6164 }
6165
6166 let Predicates = [HasAVX2] in {
6167   let isCommutable = 0 in
6168   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6169                                         int_x86_avx2_packusdw>, VEX_4V;
6170   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6171                                         int_x86_avx2_pmins_b>, VEX_4V;
6172   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6173                                         int_x86_avx2_pmins_d>, VEX_4V;
6174   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6175                                         int_x86_avx2_pminu_d>, VEX_4V;
6176   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6177                                         int_x86_avx2_pminu_w>, VEX_4V;
6178   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6179                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6180   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6181                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6182   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6183                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6184   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6185                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6186   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6187                                         int_x86_avx2_pmul_dq>, VEX_4V;
6188 }
6189
6190 let Constraints = "$src1 = $dst" in {
6191   let isCommutable = 0 in
6192   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6193   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6194   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6195   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6196   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6197   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6198   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6199   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6200   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6201   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6202 }
6203
6204 /// SS48I_binop_rm - Simple SSE41 binary operator.
6205 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6206                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6207                           X86MemOperand x86memop, bit Is2Addr = 1> {
6208   let isCommutable = 1 in
6209   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6210        (ins RC:$src1, RC:$src2),
6211        !if(Is2Addr,
6212            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6213            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6214        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6215   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6216        (ins RC:$src1, x86memop:$src2),
6217        !if(Is2Addr,
6218            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6219            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6220        [(set RC:$dst,
6221          (OpVT (OpNode RC:$src1,
6222           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6223 }
6224
6225 let Predicates = [HasAVX] in {
6226   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6227                                 memopv2i64, i128mem, 0>, VEX_4V;
6228   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6229                                  memopv2i64, i128mem, 0>, VEX_4V;
6230 }
6231 let Predicates = [HasAVX2] in {
6232   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6233                                   memopv4i64, i256mem, 0>, VEX_4V;
6234   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6235                                   memopv4i64, i256mem, 0>, VEX_4V;
6236 }
6237
6238 let Constraints = "$src1 = $dst" in {
6239   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6240                                 memopv2i64, i128mem>;
6241   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6242                                 memopv2i64, i128mem>;
6243 }
6244
6245 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6246 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6247                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6248                  X86MemOperand x86memop, bit Is2Addr = 1> {
6249   let isCommutable = 1 in
6250   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6251         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6252         !if(Is2Addr,
6253             !strconcat(OpcodeStr,
6254                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6255             !strconcat(OpcodeStr,
6256                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6257         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6258         OpSize;
6259   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6260         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6261         !if(Is2Addr,
6262             !strconcat(OpcodeStr,
6263                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6264             !strconcat(OpcodeStr,
6265                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6266         [(set RC:$dst,
6267           (IntId RC:$src1,
6268            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6269         OpSize;
6270 }
6271
6272 let Predicates = [HasAVX] in {
6273   let isCommutable = 0 in {
6274     let ExeDomain = SSEPackedSingle in {
6275     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6276                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6277     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6278               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6279     }
6280     let ExeDomain = SSEPackedDouble in {
6281     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6282                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6283     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6284               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6285     }
6286   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6287                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6288   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6289                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6290   }
6291   let ExeDomain = SSEPackedSingle in
6292   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6293                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6294   let ExeDomain = SSEPackedDouble in
6295   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6296                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6297   let ExeDomain = SSEPackedSingle in
6298   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6299                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6300 }
6301
6302 let Predicates = [HasAVX2] in {
6303   let isCommutable = 0 in {
6304   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6305                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6306   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6307                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6308   }
6309 }
6310
6311 let Constraints = "$src1 = $dst" in {
6312   let isCommutable = 0 in {
6313   let ExeDomain = SSEPackedSingle in
6314   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6315                                      VR128, memopv4f32, i128mem>;
6316   let ExeDomain = SSEPackedDouble in
6317   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6318                                      VR128, memopv2f64, i128mem>;
6319   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6320                                      VR128, memopv2i64, i128mem>;
6321   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6322                                      VR128, memopv2i64, i128mem>;
6323   }
6324   let ExeDomain = SSEPackedSingle in
6325   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6326                                   VR128, memopv4f32, i128mem>;
6327   let ExeDomain = SSEPackedDouble in
6328   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6329                                   VR128, memopv2f64, i128mem>;
6330 }
6331
6332 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6333 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6334                                     RegisterClass RC, X86MemOperand x86memop,
6335                                     PatFrag mem_frag, Intrinsic IntId> {
6336   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6337                   (ins RC:$src1, RC:$src2, RC:$src3),
6338                   !strconcat(OpcodeStr,
6339                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6340                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6341                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6342
6343   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6344                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6345                   !strconcat(OpcodeStr,
6346                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6347                   [(set RC:$dst,
6348                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6349                                RC:$src3))],
6350                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6351 }
6352
6353 let Predicates = [HasAVX] in {
6354 let ExeDomain = SSEPackedDouble in {
6355 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6356                                            memopv2f64, int_x86_sse41_blendvpd>;
6357 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6358                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6359 } // ExeDomain = SSEPackedDouble
6360 let ExeDomain = SSEPackedSingle in {
6361 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6362                                            memopv4f32, int_x86_sse41_blendvps>;
6363 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6364                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6365 } // ExeDomain = SSEPackedSingle
6366 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6367                                            memopv2i64, int_x86_sse41_pblendvb>;
6368 }
6369
6370 let Predicates = [HasAVX2] in {
6371 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6372                                            memopv4i64, int_x86_avx2_pblendvb>;
6373 }
6374
6375 let Predicates = [HasAVX] in {
6376   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6377                             (v16i8 VR128:$src2))),
6378             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6379   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6380                             (v4i32 VR128:$src2))),
6381             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6382   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6383                             (v4f32 VR128:$src2))),
6384             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6385   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6386                             (v2i64 VR128:$src2))),
6387             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6388   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6389                             (v2f64 VR128:$src2))),
6390             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6391   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6392                             (v8i32 VR256:$src2))),
6393             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6394   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6395                             (v8f32 VR256:$src2))),
6396             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6397   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6398                             (v4i64 VR256:$src2))),
6399             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6400   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6401                             (v4f64 VR256:$src2))),
6402             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6403 }
6404
6405 let Predicates = [HasAVX2] in {
6406   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6407                             (v32i8 VR256:$src2))),
6408             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6409 }
6410
6411 /// SS41I_ternary_int - SSE 4.1 ternary operator
6412 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6413   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6414                                Intrinsic IntId> {
6415     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6416                     (ins VR128:$src1, VR128:$src2),
6417                     !strconcat(OpcodeStr,
6418                      "\t{$src2, $dst|$dst, $src2}"),
6419                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6420                     OpSize;
6421
6422     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6423                     (ins VR128:$src1, i128mem:$src2),
6424                     !strconcat(OpcodeStr,
6425                      "\t{$src2, $dst|$dst, $src2}"),
6426                     [(set VR128:$dst,
6427                       (IntId VR128:$src1,
6428                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6429   }
6430 }
6431
6432 let ExeDomain = SSEPackedDouble in
6433 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6434                                   int_x86_sse41_blendvpd>;
6435 let ExeDomain = SSEPackedSingle in
6436 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6437                                   int_x86_sse41_blendvps>;
6438 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6439                                   int_x86_sse41_pblendvb>;
6440
6441 let Predicates = [HasSSE41] in {
6442   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6443                             (v16i8 VR128:$src2))),
6444             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6445   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6446                             (v4i32 VR128:$src2))),
6447             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6448   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6449                             (v4f32 VR128:$src2))),
6450             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6451   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6452                             (v2i64 VR128:$src2))),
6453             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6454   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6455                             (v2f64 VR128:$src2))),
6456             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6457 }
6458
6459 let Predicates = [HasAVX] in
6460 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6461                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6462                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6463                        OpSize, VEX;
6464 let Predicates = [HasAVX2] in
6465 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6466                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6467                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6468                          OpSize, VEX;
6469 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6470                        "movntdqa\t{$src, $dst|$dst, $src}",
6471                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6472                        OpSize;
6473
6474 //===----------------------------------------------------------------------===//
6475 // SSE4.2 - Compare Instructions
6476 //===----------------------------------------------------------------------===//
6477
6478 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6479 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6480                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6481                           X86MemOperand x86memop, bit Is2Addr = 1> {
6482   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6483        (ins RC:$src1, RC:$src2),
6484        !if(Is2Addr,
6485            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6486            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6487        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6488        OpSize;
6489   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6490        (ins RC:$src1, x86memop:$src2),
6491        !if(Is2Addr,
6492            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6493            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6494        [(set RC:$dst,
6495          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6496 }
6497
6498 let Predicates = [HasAVX] in
6499   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6500                                  memopv2i64, i128mem, 0>, VEX_4V;
6501
6502 let Predicates = [HasAVX2] in
6503   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6504                                   memopv4i64, i256mem, 0>, VEX_4V;
6505
6506 let Constraints = "$src1 = $dst" in
6507   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6508                                 memopv2i64, i128mem>;
6509
6510 //===----------------------------------------------------------------------===//
6511 // SSE4.2 - String/text Processing Instructions
6512 //===----------------------------------------------------------------------===//
6513
6514 // Packed Compare Implicit Length Strings, Return Mask
6515 multiclass pseudo_pcmpistrm<string asm> {
6516   def REG : PseudoI<(outs VR128:$dst),
6517                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6518     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6519                                                   imm:$src3))]>;
6520   def MEM : PseudoI<(outs VR128:$dst),
6521                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6522     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6523                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6524 }
6525
6526 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6527   let AddedComplexity = 1 in
6528     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6529   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6530 }
6531
6532 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6533   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6534       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6535       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6536   let mayLoad = 1 in
6537   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6538       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6539       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6540 }
6541
6542 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6543   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6544       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6545       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6546   let mayLoad = 1 in
6547   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6548       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6549       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6550 }
6551
6552 // Packed Compare Explicit Length Strings, Return Mask
6553 multiclass pseudo_pcmpestrm<string asm> {
6554   def REG : PseudoI<(outs VR128:$dst),
6555                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6556     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6557                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6558   def MEM : PseudoI<(outs VR128:$dst),
6559                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6560     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6561                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6562 }
6563
6564 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6565   let AddedComplexity = 1 in
6566     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6567   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6568 }
6569
6570 let Predicates = [HasAVX],
6571     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6572   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6573       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6574       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6575   let mayLoad = 1 in
6576   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6577       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6578       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6579 }
6580
6581 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6582   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6583       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6584       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6585   let mayLoad = 1 in
6586   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6587       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6588       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6589 }
6590
6591 // Packed Compare Implicit Length Strings, Return Index
6592 let Defs = [ECX, EFLAGS] in {
6593   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6594     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6595       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6596       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6597       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6598        (implicit EFLAGS)]>, OpSize;
6599     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6600       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6601       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6602       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6603        (implicit EFLAGS)]>, OpSize;
6604   }
6605 }
6606
6607 let Predicates = [HasAVX] in {
6608 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6609                                     VEX;
6610 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6611                                     VEX;
6612 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6613                                     VEX;
6614 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6615                                     VEX;
6616 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6617                                     VEX;
6618 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6619                                     VEX;
6620 }
6621
6622 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6623 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6624 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6625 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6626 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6627 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6628
6629 // Packed Compare Explicit Length Strings, Return Index
6630 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6631   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6632     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6633       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6634       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6635       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6636        (implicit EFLAGS)]>, OpSize;
6637     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6638       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6639       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6640        [(set ECX,
6641              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6642         (implicit EFLAGS)]>, OpSize;
6643   }
6644 }
6645
6646 let Predicates = [HasAVX] in {
6647 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6648                                     VEX;
6649 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6650                                     VEX;
6651 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6652                                     VEX;
6653 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6654                                     VEX;
6655 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6656                                     VEX;
6657 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6658                                     VEX;
6659 }
6660
6661 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6662 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6663 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6664 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6665 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6666 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6667
6668 //===----------------------------------------------------------------------===//
6669 // SSE4.2 - CRC Instructions
6670 //===----------------------------------------------------------------------===//
6671
6672 // No CRC instructions have AVX equivalents
6673
6674 // crc intrinsic instruction
6675 // This set of instructions are only rm, the only difference is the size
6676 // of r and m.
6677 let Constraints = "$src1 = $dst" in {
6678   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6679                       (ins GR32:$src1, i8mem:$src2),
6680                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6681                        [(set GR32:$dst,
6682                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6683                          (load addr:$src2)))]>;
6684   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6685                       (ins GR32:$src1, GR8:$src2),
6686                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6687                        [(set GR32:$dst,
6688                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6689   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6690                       (ins GR32:$src1, i16mem:$src2),
6691                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6692                        [(set GR32:$dst,
6693                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6694                          (load addr:$src2)))]>,
6695                          OpSize;
6696   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6697                       (ins GR32:$src1, GR16:$src2),
6698                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6699                        [(set GR32:$dst,
6700                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6701                          OpSize;
6702   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6703                       (ins GR32:$src1, i32mem:$src2),
6704                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6705                        [(set GR32:$dst,
6706                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6707                          (load addr:$src2)))]>;
6708   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6709                       (ins GR32:$src1, GR32:$src2),
6710                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6711                        [(set GR32:$dst,
6712                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6713   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6714                       (ins GR64:$src1, i8mem:$src2),
6715                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6716                        [(set GR64:$dst,
6717                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6718                          (load addr:$src2)))]>,
6719                          REX_W;
6720   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6721                       (ins GR64:$src1, GR8:$src2),
6722                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6723                        [(set GR64:$dst,
6724                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6725                          REX_W;
6726   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6727                       (ins GR64:$src1, i64mem:$src2),
6728                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6729                        [(set GR64:$dst,
6730                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6731                          (load addr:$src2)))]>,
6732                          REX_W;
6733   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6734                       (ins GR64:$src1, GR64:$src2),
6735                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6736                        [(set GR64:$dst,
6737                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6738                          REX_W;
6739 }
6740
6741 //===----------------------------------------------------------------------===//
6742 // AES-NI Instructions
6743 //===----------------------------------------------------------------------===//
6744
6745 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6746                               Intrinsic IntId128, bit Is2Addr = 1> {
6747   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6748        (ins VR128:$src1, VR128:$src2),
6749        !if(Is2Addr,
6750            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6751            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6752        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6753        OpSize;
6754   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6755        (ins VR128:$src1, i128mem:$src2),
6756        !if(Is2Addr,
6757            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6758            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6759        [(set VR128:$dst,
6760          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6761 }
6762
6763 // Perform One Round of an AES Encryption/Decryption Flow
6764 let Predicates = [HasAVX, HasAES] in {
6765   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6766                          int_x86_aesni_aesenc, 0>, VEX_4V;
6767   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6768                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6769   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6770                          int_x86_aesni_aesdec, 0>, VEX_4V;
6771   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6772                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6773 }
6774
6775 let Constraints = "$src1 = $dst" in {
6776   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6777                          int_x86_aesni_aesenc>;
6778   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6779                          int_x86_aesni_aesenclast>;
6780   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6781                          int_x86_aesni_aesdec>;
6782   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6783                          int_x86_aesni_aesdeclast>;
6784 }
6785
6786 // Perform the AES InvMixColumn Transformation
6787 let Predicates = [HasAVX, HasAES] in {
6788   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6789       (ins VR128:$src1),
6790       "vaesimc\t{$src1, $dst|$dst, $src1}",
6791       [(set VR128:$dst,
6792         (int_x86_aesni_aesimc VR128:$src1))]>,
6793       OpSize, VEX;
6794   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6795       (ins i128mem:$src1),
6796       "vaesimc\t{$src1, $dst|$dst, $src1}",
6797       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6798       OpSize, VEX;
6799 }
6800 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6801   (ins VR128:$src1),
6802   "aesimc\t{$src1, $dst|$dst, $src1}",
6803   [(set VR128:$dst,
6804     (int_x86_aesni_aesimc VR128:$src1))]>,
6805   OpSize;
6806 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6807   (ins i128mem:$src1),
6808   "aesimc\t{$src1, $dst|$dst, $src1}",
6809   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6810   OpSize;
6811
6812 // AES Round Key Generation Assist
6813 let Predicates = [HasAVX, HasAES] in {
6814   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6815       (ins VR128:$src1, i8imm:$src2),
6816       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6817       [(set VR128:$dst,
6818         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6819       OpSize, VEX;
6820   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6821       (ins i128mem:$src1, i8imm:$src2),
6822       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6823       [(set VR128:$dst,
6824         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6825       OpSize, VEX;
6826 }
6827 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6828   (ins VR128:$src1, i8imm:$src2),
6829   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6830   [(set VR128:$dst,
6831     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6832   OpSize;
6833 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6834   (ins i128mem:$src1, i8imm:$src2),
6835   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6836   [(set VR128:$dst,
6837     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6838   OpSize;
6839
6840 //===----------------------------------------------------------------------===//
6841 // CLMUL Instructions
6842 //===----------------------------------------------------------------------===//
6843
6844 // Carry-less Multiplication instructions
6845 let neverHasSideEffects = 1 in {
6846 // AVX carry-less Multiplication instructions
6847 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6848            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6849            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6850            []>;
6851
6852 let mayLoad = 1 in
6853 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6854            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6855            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6856            []>;
6857
6858 let Constraints = "$src1 = $dst" in {
6859 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6860            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6861            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6862            []>;
6863
6864 let mayLoad = 1 in
6865 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6866            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6867            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6868            []>;
6869 } // Constraints = "$src1 = $dst"
6870 } // neverHasSideEffects = 1
6871
6872
6873 multiclass pclmul_alias<string asm, int immop> {
6874   def : InstAlias<!strconcat("pclmul", asm,
6875                            "dq {$src, $dst|$dst, $src}"),
6876                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6877
6878   def : InstAlias<!strconcat("pclmul", asm,
6879                              "dq {$src, $dst|$dst, $src}"),
6880                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6881
6882   def : InstAlias<!strconcat("vpclmul", asm,
6883                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6884                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6885
6886   def : InstAlias<!strconcat("vpclmul", asm,
6887                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6888                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6889 }
6890 defm : pclmul_alias<"hqhq", 0x11>;
6891 defm : pclmul_alias<"hqlq", 0x01>;
6892 defm : pclmul_alias<"lqhq", 0x10>;
6893 defm : pclmul_alias<"lqlq", 0x00>;
6894
6895 //===----------------------------------------------------------------------===//
6896 // AVX Instructions
6897 //===----------------------------------------------------------------------===//
6898
6899 //===----------------------------------------------------------------------===//
6900 // VBROADCAST - Load from memory and broadcast to all elements of the
6901 //              destination operand
6902 //
6903 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6904                     X86MemOperand x86memop, Intrinsic Int> :
6905   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6906         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6907         [(set RC:$dst, (Int addr:$src))]>, VEX;
6908
6909 // AVX2 adds register forms
6910 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
6911                          Intrinsic Int> :
6912   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
6913          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6914          [(set RC:$dst, (Int VR128:$src))]>, VEX;
6915
6916 let ExeDomain = SSEPackedSingle in {
6917   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
6918                                       int_x86_avx_vbroadcast_ss>;
6919   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
6920                                       int_x86_avx_vbroadcast_ss_256>;
6921 }
6922 let ExeDomain = SSEPackedDouble in
6923 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
6924                                     int_x86_avx_vbroadcast_sd_256>;
6925 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
6926                                    int_x86_avx_vbroadcastf128_pd_256>;
6927
6928 let ExeDomain = SSEPackedSingle in {
6929   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
6930                                            int_x86_avx2_vbroadcast_ss_ps>;
6931   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
6932                                            int_x86_avx2_vbroadcast_ss_ps_256>;
6933 }
6934 let ExeDomain = SSEPackedDouble in
6935 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
6936                                          int_x86_avx2_vbroadcast_sd_pd_256>;
6937
6938 let Predicates = [HasAVX2] in
6939 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
6940                                    int_x86_avx2_vbroadcasti128>;
6941
6942 let Predicates = [HasAVX] in
6943 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
6944           (VBROADCASTF128 addr:$src)>;
6945
6946
6947 //===----------------------------------------------------------------------===//
6948 // VINSERTF128 - Insert packed floating-point values
6949 //
6950 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
6951 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
6952           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
6953           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6954           []>, VEX_4V;
6955 let mayLoad = 1 in
6956 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
6957           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
6958           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6959           []>, VEX_4V;
6960 }
6961
6962 let Predicates = [HasAVX] in {
6963 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
6964           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6965 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
6966           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6967 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
6968           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6969 }
6970
6971 //===----------------------------------------------------------------------===//
6972 // VEXTRACTF128 - Extract packed floating-point values
6973 //
6974 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
6975 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
6976           (ins VR256:$src1, i8imm:$src2),
6977           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6978           []>, VEX;
6979 let mayStore = 1 in
6980 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
6981           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
6982           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6983           []>, VEX;
6984 }
6985
6986 let Predicates = [HasAVX] in {
6987 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
6988           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6989 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
6990           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6991 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
6992           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6993 }
6994
6995 //===----------------------------------------------------------------------===//
6996 // VMASKMOV - Conditional SIMD Packed Loads and Stores
6997 //
6998 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
6999                           Intrinsic IntLd, Intrinsic IntLd256,
7000                           Intrinsic IntSt, Intrinsic IntSt256> {
7001   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7002              (ins VR128:$src1, f128mem:$src2),
7003              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7004              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7005              VEX_4V;
7006   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7007              (ins VR256:$src1, f256mem:$src2),
7008              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7009              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7010              VEX_4V;
7011   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7012              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7013              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7014              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7015   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7016              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7017              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7018              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7019 }
7020
7021 let ExeDomain = SSEPackedSingle in
7022 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7023                                  int_x86_avx_maskload_ps,
7024                                  int_x86_avx_maskload_ps_256,
7025                                  int_x86_avx_maskstore_ps,
7026                                  int_x86_avx_maskstore_ps_256>;
7027 let ExeDomain = SSEPackedDouble in
7028 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7029                                  int_x86_avx_maskload_pd,
7030                                  int_x86_avx_maskload_pd_256,
7031                                  int_x86_avx_maskstore_pd,
7032                                  int_x86_avx_maskstore_pd_256>;
7033
7034 //===----------------------------------------------------------------------===//
7035 // VPERMIL - Permute Single and Double Floating-Point Values
7036 //
7037 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7038                       RegisterClass RC, X86MemOperand x86memop_f,
7039                       X86MemOperand x86memop_i, PatFrag i_frag,
7040                       Intrinsic IntVar, ValueType vt> {
7041   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7042              (ins RC:$src1, RC:$src2),
7043              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7044              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7045   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7046              (ins RC:$src1, x86memop_i:$src2),
7047              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7048              [(set RC:$dst, (IntVar RC:$src1,
7049                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7050
7051   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7052              (ins RC:$src1, i8imm:$src2),
7053              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7054              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7055   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7056              (ins x86memop_f:$src1, i8imm:$src2),
7057              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7058              [(set RC:$dst,
7059                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7060 }
7061
7062 let ExeDomain = SSEPackedSingle in {
7063   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7064                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7065   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7066                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7067 }
7068 let ExeDomain = SSEPackedDouble in {
7069   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7070                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7071   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7072                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7073 }
7074
7075 let Predicates = [HasAVX] in {
7076 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7077           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7078 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7079           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7080 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7081                                (i8 imm:$imm))),
7082           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7083 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7084           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7085
7086 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7087           (VPERMILPDri VR128:$src1, imm:$imm)>;
7088 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7089           (VPERMILPDmi addr:$src1, imm:$imm)>;
7090 }
7091
7092 //===----------------------------------------------------------------------===//
7093 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7094 //
7095 let ExeDomain = SSEPackedSingle in {
7096 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7097           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7098           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7099           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7100                               (i8 imm:$src3))))]>, VEX_4V;
7101 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7102           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7103           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7104           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7105                              (i8 imm:$src3)))]>, VEX_4V;
7106 }
7107
7108 let Predicates = [HasAVX] in {
7109 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7110           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7111 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7112           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7113 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7114           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7115 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7116           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7117 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7118           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7119
7120 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7121                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7122           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7123 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7124                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7125           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7126 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7127                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7128           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7129 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7130                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7131           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7132 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7133                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7134           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7135 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7136                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7137           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7138 }
7139
7140 //===----------------------------------------------------------------------===//
7141 // VZERO - Zero YMM registers
7142 //
7143 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7144             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7145   // Zero All YMM registers
7146   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7147                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7148
7149   // Zero Upper bits of YMM registers
7150   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7151                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7152 }
7153
7154 //===----------------------------------------------------------------------===//
7155 // Half precision conversion instructions
7156 //===----------------------------------------------------------------------===//
7157 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7158 let Predicates = [HasAVX, HasF16C] in {
7159   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7160              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7161              [(set RC:$dst, (Int VR128:$src))]>,
7162              T8, OpSize, VEX;
7163   let neverHasSideEffects = 1, mayLoad = 1 in
7164   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7165              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7166 }
7167 }
7168
7169 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7170 let Predicates = [HasAVX, HasF16C] in {
7171   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7172                (ins RC:$src1, i32i8imm:$src2),
7173                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7174                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7175                TA, OpSize, VEX;
7176   let neverHasSideEffects = 1, mayLoad = 1 in
7177   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7178                (ins RC:$src1, i32i8imm:$src2),
7179                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7180                TA, OpSize, VEX;
7181 }
7182 }
7183
7184 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7185 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7186 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7187 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7188
7189 //===----------------------------------------------------------------------===//
7190 // AVX2 Instructions
7191 //===----------------------------------------------------------------------===//
7192
7193 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7194 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7195                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7196                  X86MemOperand x86memop> {
7197   let isCommutable = 1 in
7198   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7199         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7200         !strconcat(OpcodeStr,
7201             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7202         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7203         VEX_4V;
7204   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7205         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7206         !strconcat(OpcodeStr,
7207             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7208         [(set RC:$dst,
7209           (IntId RC:$src1,
7210            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7211         VEX_4V;
7212 }
7213
7214 let isCommutable = 0 in {
7215 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7216                                    VR128, memopv2i64, i128mem>;
7217 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7218                                     VR256, memopv4i64, i256mem>;
7219 }
7220
7221 //===----------------------------------------------------------------------===//
7222 // VPBROADCAST - Load from memory and broadcast to all elements of the
7223 //               destination operand
7224 //
7225 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7226                           X86MemOperand x86memop, PatFrag ld_frag,
7227                           Intrinsic Int128, Intrinsic Int256> {
7228   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7229                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7230                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7231   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7232                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7233                   [(set VR128:$dst,
7234                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7235   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7236                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7237                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7238   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7239                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7240                    [(set VR256:$dst,
7241                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7242 }
7243
7244 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7245                                     int_x86_avx2_pbroadcastb_128,
7246                                     int_x86_avx2_pbroadcastb_256>;
7247 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7248                                     int_x86_avx2_pbroadcastw_128,
7249                                     int_x86_avx2_pbroadcastw_256>;
7250 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7251                                     int_x86_avx2_pbroadcastd_128,
7252                                     int_x86_avx2_pbroadcastd_256>;
7253 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7254                                     int_x86_avx2_pbroadcastq_128,
7255                                     int_x86_avx2_pbroadcastq_256>;
7256
7257 let Predicates = [HasAVX2] in {
7258   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7259           (VPBROADCASTBrm addr:$src)>;
7260   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7261           (VPBROADCASTBYrm addr:$src)>;
7262   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7263           (VPBROADCASTWrm addr:$src)>;
7264   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7265           (VPBROADCASTWYrm addr:$src)>;
7266   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7267           (VPBROADCASTDrm addr:$src)>;
7268   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7269           (VPBROADCASTDYrm addr:$src)>;
7270   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7271           (VPBROADCASTQrm addr:$src)>;
7272   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7273           (VPBROADCASTQYrm addr:$src)>;
7274 }
7275
7276 // AVX1 broadcast patterns
7277 let Predicates = [HasAVX] in {
7278 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7279           (VBROADCASTSSYrm addr:$src)>;
7280 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7281           (VBROADCASTSDrm addr:$src)>;
7282 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7283           (VBROADCASTSSYrm addr:$src)>;
7284 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7285           (VBROADCASTSDrm addr:$src)>;
7286
7287 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7288           (VBROADCASTSSrm addr:$src)>;
7289 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7290           (VBROADCASTSSrm addr:$src)>;
7291 }
7292
7293 //===----------------------------------------------------------------------===//
7294 // VPERM - Permute instructions
7295 //
7296
7297 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7298                      Intrinsic Int> {
7299   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7300                    (ins VR256:$src1, VR256:$src2),
7301                    !strconcat(OpcodeStr,
7302                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7303                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7304   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7305                    (ins VR256:$src1, i256mem:$src2),
7306                    !strconcat(OpcodeStr,
7307                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7308                    [(set VR256:$dst, (Int VR256:$src1,
7309                                       (bitconvert (mem_frag addr:$src2))))]>,
7310                    VEX_4V;
7311 }
7312
7313 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7314 let ExeDomain = SSEPackedSingle in
7315 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7316
7317 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7318                          Intrinsic Int> {
7319   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7320                      (ins VR256:$src1, i8imm:$src2),
7321                      !strconcat(OpcodeStr,
7322                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7323                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7324   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7325                      (ins i256mem:$src1, i8imm:$src2),
7326                      !strconcat(OpcodeStr,
7327                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7328                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7329                      VEX;
7330 }
7331
7332 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7333                             VEX_W;
7334 let ExeDomain = SSEPackedDouble in
7335 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7336                              VEX_W;
7337
7338 //===----------------------------------------------------------------------===//
7339 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7340 //
7341 let AddedComplexity = 1 in {
7342 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7343           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7344           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7345           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7346                             (i8 imm:$src3))))]>, VEX_4V;
7347 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7348           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7349           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7350           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7351                              (i8 imm:$src3)))]>, VEX_4V;
7352 }
7353
7354 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7355 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7356           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7357 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7358           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7359 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7360           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7361
7362 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7363                   (i8 imm:$imm))),
7364           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7365 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7366                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7367           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7368 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7369                   (i8 imm:$imm))),
7370           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7371 }
7372
7373
7374 //===----------------------------------------------------------------------===//
7375 // VINSERTI128 - Insert packed integer values
7376 //
7377 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7378           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7379           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7380           [(set VR256:$dst,
7381             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7382           VEX_4V;
7383 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7384           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7385           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7386           [(set VR256:$dst,
7387             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7388              imm:$src3))]>, VEX_4V;
7389
7390 let Predicates = [HasAVX2] in {
7391 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7392                                    (i32 imm)),
7393           (VINSERTI128rr VR256:$src1, VR128:$src2,
7394                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7395 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7396                                    (i32 imm)),
7397           (VINSERTI128rr VR256:$src1, VR128:$src2,
7398                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7399 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7400                                    (i32 imm)),
7401           (VINSERTI128rr VR256:$src1, VR128:$src2,
7402                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7403 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7404                                    (i32 imm)),
7405           (VINSERTI128rr VR256:$src1, VR128:$src2,
7406                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7407 }
7408
7409 // AVX1 patterns
7410 let Predicates = [HasAVX] in {
7411 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7412                                    (i32 imm)),
7413           (VINSERTF128rr VR256:$src1, VR128:$src2,
7414                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7415 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7416                                    (i32 imm)),
7417           (VINSERTF128rr VR256:$src1, VR128:$src2,
7418                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7419 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7420                                    (i32 imm)),
7421           (VINSERTF128rr VR256:$src1, VR128:$src2,
7422                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7423 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7424                                    (i32 imm)),
7425           (VINSERTF128rr VR256:$src1, VR128:$src2,
7426                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7427 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7428                                    (i32 imm)),
7429           (VINSERTF128rr VR256:$src1, VR128:$src2,
7430                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7431 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7432                                    (i32 imm)),
7433           (VINSERTF128rr VR256:$src1, VR128:$src2,
7434                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7435 }
7436
7437 //===----------------------------------------------------------------------===//
7438 // VEXTRACTI128 - Extract packed integer values
7439 //
7440 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7441           (ins VR256:$src1, i8imm:$src2),
7442           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7443           [(set VR128:$dst,
7444             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7445           VEX;
7446 let neverHasSideEffects = 1, mayStore = 1 in
7447 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7448           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7449           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7450
7451 let Predicates = [HasAVX2] in {
7452 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7453           (v2i64 (VEXTRACTI128rr
7454                     (v4i64 VR256:$src1),
7455                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7456 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7457           (v4i32 (VEXTRACTI128rr
7458                     (v8i32 VR256:$src1),
7459                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7460 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7461           (v8i16 (VEXTRACTI128rr
7462                     (v16i16 VR256:$src1),
7463                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7464 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7465           (v16i8 (VEXTRACTI128rr
7466                     (v32i8 VR256:$src1),
7467                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7468 }
7469
7470 // AVX1 patterns
7471 let Predicates = [HasAVX] in {
7472 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7473           (v4f32 (VEXTRACTF128rr
7474                     (v8f32 VR256:$src1),
7475                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7476 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7477           (v2f64 (VEXTRACTF128rr
7478                     (v4f64 VR256:$src1),
7479                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7480 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7481           (v2i64 (VEXTRACTF128rr
7482                     (v4i64 VR256:$src1),
7483                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7484 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7485           (v4i32 (VEXTRACTF128rr
7486                     (v8i32 VR256:$src1),
7487                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7488 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7489           (v8i16 (VEXTRACTF128rr
7490                     (v16i16 VR256:$src1),
7491                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7492 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7493           (v16i8 (VEXTRACTF128rr
7494                     (v32i8 VR256:$src1),
7495                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7496 }
7497
7498 //===----------------------------------------------------------------------===//
7499 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7500 //
7501 multiclass avx2_pmovmask<string OpcodeStr,
7502                          Intrinsic IntLd128, Intrinsic IntLd256,
7503                          Intrinsic IntSt128, Intrinsic IntSt256> {
7504   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7505              (ins VR128:$src1, i128mem:$src2),
7506              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7507              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7508   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7509              (ins VR256:$src1, i256mem:$src2),
7510              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7511              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7512   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7513              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7514              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7515              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7516   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7517              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7518              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7519              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7520 }
7521
7522 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7523                                 int_x86_avx2_maskload_d,
7524                                 int_x86_avx2_maskload_d_256,
7525                                 int_x86_avx2_maskstore_d,
7526                                 int_x86_avx2_maskstore_d_256>;
7527 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7528                                 int_x86_avx2_maskload_q,
7529                                 int_x86_avx2_maskload_q_256,
7530                                 int_x86_avx2_maskstore_q,
7531                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7532
7533
7534 //===----------------------------------------------------------------------===//
7535 // Variable Bit Shifts
7536 //
7537 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7538                           ValueType vt128, ValueType vt256> {
7539   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7540              (ins VR128:$src1, VR128:$src2),
7541              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7542              [(set VR128:$dst,
7543                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7544              VEX_4V;
7545   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7546              (ins VR128:$src1, i128mem:$src2),
7547              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7548              [(set VR128:$dst,
7549                (vt128 (OpNode VR128:$src1,
7550                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7551              VEX_4V;
7552   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7553              (ins VR256:$src1, VR256:$src2),
7554              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7555              [(set VR256:$dst,
7556                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7557              VEX_4V;
7558   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7559              (ins VR256:$src1, i256mem:$src2),
7560              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7561              [(set VR256:$dst,
7562                (vt256 (OpNode VR256:$src1,
7563                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7564              VEX_4V;
7565 }
7566
7567 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7568 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7569 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7570 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7571 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;