lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 def SSE_DPPD_ITINS : OpndItins<
 155   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 156 >;
 157
 158 def SSE_DPPS_ITINS : OpndItins<
 159   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 160 >;
 161
 162 def DEFAULT_ITINS : OpndItins<
 163   IIC_ALU_NONMEM, IIC_ALU_MEM
 164 >;
 165
 166 def SSE_EXTRACT_ITINS : OpndItins<
 167   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 168 >;
 169
 170 def SSE_INSERT_ITINS : OpndItins<
 171   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 172 >;
 173
 174 def SSE_MPSADBW_ITINS : OpndItins<
 175   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 176 >;
 177
 178 def SSE_PMULLD_ITINS : OpndItins<
 179   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 180 >;
 181
 182 //===----------------------------------------------------------------------===//
 183 // SSE 1 & 2 Instructions Classes
 184 //===----------------------------------------------------------------------===//
 185
 186 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 187 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 188                            RegisterClass RC, X86MemOperand x86memop,
 189                            OpndItins itins,
 190                            bit Is2Addr = 1> {
 191   let isCommutable = 1 in {
 192     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 193        !if(Is2Addr,
 194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 196        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 197        Sched<[itins.Sched]>;
 198   }
 199   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 200        !if(Is2Addr,
 201            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 202            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 203        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 204        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 205 }
 206
 207 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 208 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 209                              string asm, string SSEVer, string FPSizeStr,
 210                              Operand memopr, ComplexPattern mem_cpat,
 211                              OpndItins itins,
 212                              bit Is2Addr = 1> {
 213   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 214        !if(Is2Addr,
 215            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        [(set RC:$dst, (!cast<Intrinsic>(
 218                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 219              RC:$src1, RC:$src2))], itins.rr>,
 220        Sched<[itins.Sched]>;
 221   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 222        !if(Is2Addr,
 223            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 224            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 225        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 226                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 227              RC:$src1, mem_cpat:$src2))], itins.rm>,
 228        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 229 }
 230
 231 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 232 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 233                            RegisterClass RC, ValueType vt,
 234                            X86MemOperand x86memop, PatFrag mem_frag,
 235                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 236   let isCommutable = 1 in
 237     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 238        !if(Is2Addr,
 239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 241        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 242        Sched<[itins.Sched]>;
 243   let mayLoad = 1 in
 244     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 245        !if(Is2Addr,
 246            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 247            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 248        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 249           itins.rm, d>,
 250        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 251 }
 252
 253 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 254 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 255                                       string OpcodeStr, X86MemOperand x86memop,
 256                                       list<dag> pat_rr, list<dag> pat_rm,
 257                                       bit Is2Addr = 1> {
 258   let isCommutable = 1, hasSideEffects = 0 in
 259     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 260        !if(Is2Addr,
 261            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 262            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 263        pat_rr, NoItinerary, d>,
 264        Sched<[WriteVecLogic]>;
 265   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 266        !if(Is2Addr,
 267            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 268            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 269        pat_rm, NoItinerary, d>,
 270        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 //  Non-instruction patterns
 275 //===----------------------------------------------------------------------===//
 276
 277 // A vector extract of the first f32/f64 position is a subregister copy
 278 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 279           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 280 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 281           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 282
 283 // A 128-bit subvector extract from the first 256-bit vector position
 284 // is a subregister copy that needs no instruction.
 285 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 286           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 287 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 288           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 289
 290 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 291           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 292 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 293           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 294
 295 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 296           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 297 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 298           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 299
 300 // A 128-bit subvector insert to the first 256-bit vector position
 301 // is a subregister copy that needs no instruction.
 302 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 303 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 304           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 305 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 306           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 307 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 308           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 309 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 310           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 311 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 312           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 313 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 314           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 315 }
 316
 317 // Implicitly promote a 32-bit scalar to a vector.
 318 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 319           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 320 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 321           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 322 // Implicitly promote a 64-bit scalar to a vector.
 323 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 324           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 325 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 326           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 327
 328 // Bitcasts between 128-bit vector types. Return the original type since
 329 // no instruction is needed for the conversion
 330 let Predicates = [HasSSE2] in {
 331   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 332   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 333   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 334   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 335   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 336   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 337   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 338   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 339   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 340   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 341   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 342   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 343   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 344   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 345   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 346   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 347   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 348   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 349   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 350   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 351   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 352   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 353   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 354   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 355   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 356   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 357   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 358   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 359   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 360   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 361 }
 362
 363 // Bitcasts between 256-bit vector types. Return the original type since
 364 // no instruction is needed for the conversion
 365 let Predicates = [HasAVX] in {
 366   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 367   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 368   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 369   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 370   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 371   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 372   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 373   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 374   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 375   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 376   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 377   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 378   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 379   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 380   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 381   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 382   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 383   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 384   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 385   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 386   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 387   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 388   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 389   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 390   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 391   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 392   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 393   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 394   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 395   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 396 }
 397
 398 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 399 // This is expanded by ExpandPostRAPseudos.
 400 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 401     isPseudo = 1, SchedRW = [WriteZero] in {
 402   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 403                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 404   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 405                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 406 }
 407
 408 //===----------------------------------------------------------------------===//
 409 // AVX & SSE - Zero/One Vectors
 410 //===----------------------------------------------------------------------===//
 411
 412 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 413 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 414 // swizzled by ExecutionDepsFix to pxor.
 415 // We set canFoldAsLoad because this can be converted to a constant-pool
 416 // load of an all-zeros value if folding it would be beneficial.
 417 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 418     isPseudo = 1, SchedRW = [WriteZero] in {
 419 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 420                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 421 }
 422
 423 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 424 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 425 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 426 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 427 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 428
 429
 430 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 431 // and doesn't need it because on sandy bridge the register is set to zero
 432 // at the rename stage without using any execution unit, so SET0PSY
 433 // and SET0PDY can be used for vector int instructions without penalty
 434 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 435     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 436 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 437                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 438 }
 439
 440 let Predicates = [HasAVX] in
 441   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 442
 443 let Predicates = [HasAVX2] in {
 444   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 445   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 446   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 447   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 448 }
 449
 450 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 451 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 452 let Predicates = [HasAVX1Only] in {
 453 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 454 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 455           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 456
 457 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 458 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 459           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 460
 461 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 462 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 463           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 464
 465 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 466 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 467           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 468 }
 469
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-ones value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 476   let Predicates = [HasAVX2] in
 477   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 478                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 479 }
 480
 481
 482 //===----------------------------------------------------------------------===//
 483 // SSE 1 & 2 - Move FP Scalar Instructions
 484 //
 485 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 486 // register copies because it's a partial register update; Register-to-register
 487 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 488 // that the insert be implementable in terms of a copy, and just mentioned, we
 489 // don't use movss/movsd for copies.
 490 //===----------------------------------------------------------------------===//
 491
 492 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 493                          X86MemOperand x86memop, string base_opc,
 494                          string asm_opr> {
 495   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 496               (ins VR128:$src1, RC:$src2),
 497               !strconcat(base_opc, asm_opr),
 498               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 499                                  (scalar_to_vector RC:$src2))))],
 500               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 501
 502   // For the disassembler
 503   let isCodeGenOnly = 1, hasSideEffects = 0 in
 504   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 505                   (ins VR128:$src1, RC:$src2),
 506                   !strconcat(base_opc, asm_opr),
 507                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 508 }
 509
 510 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 511                       X86MemOperand x86memop, string OpcodeStr> {
 512   // AVX
 513   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 514                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 515                               VEX_4V, VEX_LIG;
 516
 517   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 518                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 519                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 520                      VEX, VEX_LIG, Sched<[WriteStore]>;
 521   // SSE1 & 2
 522   let Constraints = "$src1 = $dst" in {
 523     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 524                               "\t{$src2, $dst|$dst, $src2}">;
 525   }
 526
 527   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 528                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 529                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 530                   Sched<[WriteStore]>;
 531 }
 532
 533 // Loading from memory automatically zeroing upper bits.
 534 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 535                          PatFrag mem_pat, string OpcodeStr> {
 536   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 537                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 538                      [(set RC:$dst, (mem_pat addr:$src))],
 539                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 540   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 541                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 542                      [(set RC:$dst, (mem_pat addr:$src))],
 543                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 544 }
 545
 546 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 547 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 548
 549 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 550   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 551
 552   let AddedComplexity = 20 in
 553     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 554 }
 555
 556 // Patterns
 557 let Predicates = [UseAVX] in {
 558   let AddedComplexity = 15 in {
 559   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 560   // MOVS{S,D} to the lower bits.
 561   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 562             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 563   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 564             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 565   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 566             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 567   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 568             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 569
 570   // Move low f32 and clear high bits.
 571   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 572             (SUBREG_TO_REG (i32 0),
 573              (VMOVSSrr (v4f32 (V_SET0)),
 574                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 575   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 576             (SUBREG_TO_REG (i32 0),
 577              (VMOVSSrr (v4i32 (V_SET0)),
 578                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 579   }
 580
 581   let AddedComplexity = 20 in {
 582   // MOVSSrm zeros the high parts of the register; represent this
 583   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 584   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 585             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 586   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 587             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 588   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 590
 591   // MOVSDrm zeros the high parts of the register; represent this
 592   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 593   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 594             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 595   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 596             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 597   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 598             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 599   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 600             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 601   def : Pat<(v2f64 (X86vzload addr:$src)),
 602             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 603
 604   // Represent the same patterns above but in the form they appear for
 605   // 256-bit types
 606   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 607                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 608             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 609   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 610                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 612   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 613                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 615   }
 616   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 617                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 618             (SUBREG_TO_REG (i32 0),
 619                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 622                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 623             (SUBREG_TO_REG (i64 0),
 624                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 625                            sub_xmm)>;
 626   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 627                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 628             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 629
 630   // Move low f64 and clear high bits.
 631   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633              (VMOVSDrr (v2f64 (V_SET0)),
 634                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 635
 636   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 637             (SUBREG_TO_REG (i32 0),
 638              (VMOVSDrr (v2i64 (V_SET0)),
 639                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 640
 641   // Extract and store.
 642   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 643                    addr:$dst),
 644             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 645   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 648
 649   // Shuffle with VMOVSS
 650   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 651             (VMOVSSrr (v4i32 VR128:$src1),
 652                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 653   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 654             (VMOVSSrr (v4f32 VR128:$src1),
 655                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 656
 657   // 256-bit variants
 658   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 659             (SUBREG_TO_REG (i32 0),
 660               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 661                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 662               sub_xmm)>;
 663   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 666                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 667               sub_xmm)>;
 668
 669   // Shuffle with VMOVSD
 670   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 678
 679   // 256-bit variants
 680   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 681             (SUBREG_TO_REG (i32 0),
 682               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 683                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 684               sub_xmm)>;
 685   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 686             (SUBREG_TO_REG (i32 0),
 687               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 688                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 689               sub_xmm)>;
 690
 691
 692   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 693   // is during lowering, where it's not possible to recognize the fold cause
 694   // it has two uses through a bitcast. One use disappears at isel time and the
 695   // fold opportunity reappears.
 696   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 697             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 698   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 700   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 702   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 703             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 704 }
 705
 706 let Predicates = [UseSSE1] in {
 707   let AddedComplexity = 15 in {
 708   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 709   // MOVSS to the lower bits.
 710   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 711             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 713             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 714   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 715             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSSrm already zeros the high parts of the register.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 722   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 724   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 726   }
 727
 728   // Extract and store.
 729   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 730                    addr:$dst),
 731             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 732
 733   // Shuffle with MOVSS
 734   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 735             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 736   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 737             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 738 }
 739
 740 let Predicates = [UseSSE2] in {
 741   let AddedComplexity = 15 in {
 742   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 743   // MOVSD to the lower bits.
 744   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 745             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 746   }
 747
 748   let AddedComplexity = 20 in {
 749   // MOVSDrm already zeros the high parts of the register.
 750   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 751             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 752   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 753             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 754   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 755             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 756   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 757             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 758   def : Pat<(v2f64 (X86vzload addr:$src)),
 759             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 760   }
 761
 762   // Extract and store.
 763   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 764                    addr:$dst),
 765             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 766
 767   // Shuffle with MOVSD
 768   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 769             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 770   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 771             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 772   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776
 777   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 778   // is during lowering, where it's not possible to recognize the fold cause
 779   // it has two uses through a bitcast. One use disappears at isel time and the
 780   // fold opportunity reappears.
 781   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 782             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 783   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 784             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 785   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 786             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 787   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 788             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 789 }
 790
 791 //===----------------------------------------------------------------------===//
 792 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 793 //===----------------------------------------------------------------------===//
 794
 795 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 796                             X86MemOperand x86memop, PatFrag ld_frag,
 797                             string asm, Domain d,
 798                             OpndItins itins,
 799                             bit IsReMaterializable = 1> {
 800 let neverHasSideEffects = 1 in
 801   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 802               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 803            Sched<[WriteMove]>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 808            Sched<[WriteLoad]>;
 809 }
 810
 811 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 812                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 813                               TB, VEX;
 814 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 815                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 816                               TB, OpSize, VEX;
 817 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 818                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 819                               TB, VEX;
 820 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 821                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 822                               TB, OpSize, VEX;
 823
 824 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               TB, VEX, VEX_L;
 827 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               TB, OpSize, VEX, VEX_L;
 830 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               TB, VEX, VEX_L;
 833 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               TB, OpSize, VEX, VEX_L;
 836 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 837                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 838                               TB;
 839 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 840                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 841                               TB, OpSize;
 842 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 843                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 844                               TB;
 845 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 846                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 847                               TB, OpSize;
 848
 849 let SchedRW = [WriteStore] in {
 850 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movaps\t{$src, $dst|$dst, $src}",
 852                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 853                    IIC_SSE_MOVA_P_MR>, VEX;
 854 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movapd\t{$src, $dst|$dst, $src}",
 856                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 857                    IIC_SSE_MOVA_P_MR>, VEX;
 858 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 859                    "movups\t{$src, $dst|$dst, $src}",
 860                    [(store (v4f32 VR128:$src), addr:$dst)],
 861                    IIC_SSE_MOVU_P_MR>, VEX;
 862 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 863                    "movupd\t{$src, $dst|$dst, $src}",
 864                    [(store (v2f64 VR128:$src), addr:$dst)],
 865                    IIC_SSE_MOVU_P_MR>, VEX;
 866 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 870 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 874 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v8f32 VR256:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 878 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v4f64 VR256:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 882 } // SchedRW
 883
 884 // For disassembler
 885 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 886   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 887                           (ins VR128:$src),
 888                           "movaps\t{$src, $dst|$dst, $src}", [],
 889                           IIC_SSE_MOVA_P_RR>, VEX;
 890   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 891                            (ins VR128:$src),
 892                            "movapd\t{$src, $dst|$dst, $src}", [],
 893                            IIC_SSE_MOVA_P_RR>, VEX;
 894   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 895                            (ins VR128:$src),
 896                            "movups\t{$src, $dst|$dst, $src}", [],
 897                            IIC_SSE_MOVU_P_RR>, VEX;
 898   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 899                            (ins VR128:$src),
 900                            "movupd\t{$src, $dst|$dst, $src}", [],
 901                            IIC_SSE_MOVU_P_RR>, VEX;
 902   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 903                             (ins VR256:$src),
 904                             "movaps\t{$src, $dst|$dst, $src}", [],
 905                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 906   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 907                             (ins VR256:$src),
 908                             "movapd\t{$src, $dst|$dst, $src}", [],
 909                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 910   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 911                             (ins VR256:$src),
 912                             "movups\t{$src, $dst|$dst, $src}", [],
 913                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 914   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 915                             (ins VR256:$src),
 916                             "movupd\t{$src, $dst|$dst, $src}", [],
 917                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 918 }
 919
 920 let Predicates = [HasAVX] in {
 921 def : Pat<(v8i32 (X86vzmovl
 922                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v4i64 (X86vzmovl
 925                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v8f32 (X86vzmovl
 928                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 def : Pat<(v4f64 (X86vzmovl
 931                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 932           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 933 }
 934
 935
 936 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 937           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 938 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 939           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 940
 941 let SchedRW = [WriteStore] in {
 942 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movaps\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movapd\t{$src, $dst|$dst, $src}",
 948                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVA_P_MR>;
 950 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movups\t{$src, $dst|$dst, $src}",
 952                    [(store (v4f32 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 955                    "movupd\t{$src, $dst|$dst, $src}",
 956                    [(store (v2f64 VR128:$src), addr:$dst)],
 957                    IIC_SSE_MOVU_P_MR>;
 958 } // SchedRW
 959
 960 // For disassembler
 961 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 962   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 963                          "movaps\t{$src, $dst|$dst, $src}", [],
 964                          IIC_SSE_MOVA_P_RR>;
 965   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 966                          "movapd\t{$src, $dst|$dst, $src}", [],
 967                          IIC_SSE_MOVA_P_RR>;
 968   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 969                          "movups\t{$src, $dst|$dst, $src}", [],
 970                          IIC_SSE_MOVU_P_RR>;
 971   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 972                          "movupd\t{$src, $dst|$dst, $src}", [],
 973                          IIC_SSE_MOVU_P_RR>;
 974 }
 975
 976 let Predicates = [HasAVX] in {
 977   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 978             (VMOVUPSmr addr:$dst, VR128:$src)>;
 979   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 980             (VMOVUPDmr addr:$dst, VR128:$src)>;
 981 }
 982
 983 let Predicates = [UseSSE1] in
 984   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 985             (MOVUPSmr addr:$dst, VR128:$src)>;
 986 let Predicates = [UseSSE2] in
 987   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 988             (MOVUPDmr addr:$dst, VR128:$src)>;
 989
 990 // Use vmovaps/vmovups for AVX integer load/store.
 991 let Predicates = [HasAVX] in {
 992   // 128-bit load/store
 993   def : Pat<(alignedloadv2i64 addr:$src),
 994             (VMOVAPSrm addr:$src)>;
 995   def : Pat<(loadv2i64 addr:$src),
 996             (VMOVUPSrm addr:$src)>;
 997
 998   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 999             (VMOVAPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1001             (VMOVAPSmr addr:$dst, VR128:$src)>;
1002   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1003             (VMOVAPSmr addr:$dst, VR128:$src)>;
1004   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1005             (VMOVAPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1007             (VMOVUPSmr addr:$dst, VR128:$src)>;
1008   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1009             (VMOVUPSmr addr:$dst, VR128:$src)>;
1010   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1011             (VMOVUPSmr addr:$dst, VR128:$src)>;
1012   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1013             (VMOVUPSmr addr:$dst, VR128:$src)>;
1014
1015   // 256-bit load/store
1016   def : Pat<(alignedloadv4i64 addr:$src),
1017             (VMOVAPSYrm addr:$src)>;
1018   def : Pat<(loadv4i64 addr:$src),
1019             (VMOVUPSYrm addr:$src)>;
1020   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1021             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1022   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1023             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1024   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1025             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1026   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1027             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1028   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1029             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1030   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1031             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1032   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1033             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1034   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1035             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1036
1037   // Special patterns for storing subvector extracts of lower 128-bits
1038   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1039   def : Pat<(alignedstore (v2f64 (extract_subvector
1040                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042   def : Pat<(alignedstore (v4f32 (extract_subvector
1043                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1044             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1045   def : Pat<(alignedstore (v2i64 (extract_subvector
1046                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1047             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1048   def : Pat<(alignedstore (v4i32 (extract_subvector
1049                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1050             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1051   def : Pat<(alignedstore (v8i16 (extract_subvector
1052                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1053             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1054   def : Pat<(alignedstore (v16i8 (extract_subvector
1055                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1056             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1057
1058   def : Pat<(store (v2f64 (extract_subvector
1059                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(store (v4f32 (extract_subvector
1062                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(store (v2i64 (extract_subvector
1065                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(store (v4i32 (extract_subvector
1068                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(store (v8i16 (extract_subvector
1071                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(store (v16i8 (extract_subvector
1074                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076 }
1077
1078 // Use movaps / movups for SSE integer load / store (one byte shorter).
1079 // The instructions selected below are then converted to MOVDQA/MOVDQU
1080 // during the SSE domain pass.
1081 let Predicates = [UseSSE1] in {
1082   def : Pat<(alignedloadv2i64 addr:$src),
1083             (MOVAPSrm addr:$src)>;
1084   def : Pat<(loadv2i64 addr:$src),
1085             (MOVUPSrm addr:$src)>;
1086
1087   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1088             (MOVAPSmr addr:$dst, VR128:$src)>;
1089   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1090             (MOVAPSmr addr:$dst, VR128:$src)>;
1091   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1092             (MOVAPSmr addr:$dst, VR128:$src)>;
1093   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1094             (MOVAPSmr addr:$dst, VR128:$src)>;
1095   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1096             (MOVUPSmr addr:$dst, VR128:$src)>;
1097   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1098             (MOVUPSmr addr:$dst, VR128:$src)>;
1099   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1100             (MOVUPSmr addr:$dst, VR128:$src)>;
1101   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1102             (MOVUPSmr addr:$dst, VR128:$src)>;
1103 }
1104
1105 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1106 // bits are disregarded. FIXME: Set encoding to pseudo!
1107 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1108 let isCodeGenOnly = 1 in {
1109   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1110                          "movaps\t{$src, $dst|$dst, $src}",
1111                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1112                          IIC_SSE_MOVA_P_RM>, VEX;
1113   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1114                          "movapd\t{$src, $dst|$dst, $src}",
1115                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1116                          IIC_SSE_MOVA_P_RM>, VEX;
1117   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1118                        "movaps\t{$src, $dst|$dst, $src}",
1119                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1120                        IIC_SSE_MOVA_P_RM>;
1121   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1122                        "movapd\t{$src, $dst|$dst, $src}",
1123                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1124                        IIC_SSE_MOVA_P_RM>;
1125 }
1126 }
1127
1128 //===----------------------------------------------------------------------===//
1129 // SSE 1 & 2 - Move Low packed FP Instructions
1130 //===----------------------------------------------------------------------===//
1131
1132 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1133                                       string base_opc, string asm_opr,
1134                                       InstrItinClass itin> {
1135   def PSrm : PI<opc, MRMSrcMem,
1136          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1137          !strconcat(base_opc, "s", asm_opr),
1138      [(set VR128:$dst,
1139        (psnode VR128:$src1,
1140               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1141               itin, SSEPackedSingle>, TB,
1142      Sched<[WriteShuffleLd, ReadAfterLd]>;
1143
1144   def PDrm : PI<opc, MRMSrcMem,
1145          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1146          !strconcat(base_opc, "d", asm_opr),
1147      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1148                               (scalar_to_vector (loadf64 addr:$src2)))))],
1149               itin, SSEPackedDouble>, TB, OpSize,
1150      Sched<[WriteShuffleLd, ReadAfterLd]>;
1151
1152 }
1153
1154 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1155                                  string base_opc, InstrItinClass itin> {
1156   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1157                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1158                                     itin>, VEX_4V;
1159
1160 let Constraints = "$src1 = $dst" in
1161   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1162                                     "\t{$src2, $dst|$dst, $src2}",
1163                                     itin>;
1164 }
1165
1166 let AddedComplexity = 20 in {
1167   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1168                                     IIC_SSE_MOV_LH>;
1169 }
1170
1171 let SchedRW = [WriteStore] in {
1172 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1173                    "movlps\t{$src, $dst|$dst, $src}",
1174                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1175                                  (iPTR 0))), addr:$dst)],
1176                                  IIC_SSE_MOV_LH>, VEX;
1177 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1178                    "movlpd\t{$src, $dst|$dst, $src}",
1179                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1180                                  (iPTR 0))), addr:$dst)],
1181                                  IIC_SSE_MOV_LH>, VEX;
1182 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1183                    "movlps\t{$src, $dst|$dst, $src}",
1184                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1185                                  (iPTR 0))), addr:$dst)],
1186                                  IIC_SSE_MOV_LH>;
1187 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movlpd\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1190                                  (iPTR 0))), addr:$dst)],
1191                                  IIC_SSE_MOV_LH>;
1192 } // SchedRW
1193
1194 let Predicates = [HasAVX] in {
1195   // Shuffle with VMOVLPS
1196   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1197             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1198   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1199             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1200
1201   // Shuffle with VMOVLPD
1202   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1203             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1204   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1205             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                    addr:$src1),
1210             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1213             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1214   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1215                    addr:$src1),
1216             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1217   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1218                    addr:$src1),
1219             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1220 }
1221
1222 let Predicates = [UseSSE1] in {
1223   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1224   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1225                                  (iPTR 0))), addr:$src1),
1226             (MOVLPSmr addr:$src1, VR128:$src2)>;
1227
1228   // Shuffle with MOVLPS
1229   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1230             (MOVLPSrm VR128:$src1, addr:$src2)>;
1231   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1232             (MOVLPSrm VR128:$src1, addr:$src2)>;
1233   def : Pat<(X86Movlps VR128:$src1,
1234                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1235             (MOVLPSrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1239                                       addr:$src1),
1240             (MOVLPSmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v4i32 (X86Movlps
1242                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1243                               addr:$src1),
1244             (MOVLPSmr addr:$src1, VR128:$src2)>;
1245 }
1246
1247 let Predicates = [UseSSE2] in {
1248   // Shuffle with MOVLPD
1249   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1250             (MOVLPDrm VR128:$src1, addr:$src2)>;
1251   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1252             (MOVLPDrm VR128:$src1, addr:$src2)>;
1253
1254   // Store patterns
1255   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1256                            addr:$src1),
1257             (MOVLPDmr addr:$src1, VR128:$src2)>;
1258   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1259                            addr:$src1),
1260             (MOVLPDmr addr:$src1, VR128:$src2)>;
1261 }
1262
1263 //===----------------------------------------------------------------------===//
1264 // SSE 1 & 2 - Move Hi packed FP Instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 let AddedComplexity = 20 in {
1268   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1269                                     IIC_SSE_MOV_LH>;
1270 }
1271
1272 let SchedRW = [WriteStore] in {
1273 // v2f64 extract element 1 is always custom lowered to unpack high to low
1274 // and extract element 0 so the non-store version isn't too horrible.
1275 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1276                    "movhps\t{$src, $dst|$dst, $src}",
1277                    [(store (f64 (vector_extract
1278                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1279                                             (bc_v2f64 (v4f32 VR128:$src))),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1281 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1282                    "movhpd\t{$src, $dst|$dst, $src}",
1283                    [(store (f64 (vector_extract
1284                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1285                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1286 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1287                    "movhps\t{$src, $dst|$dst, $src}",
1288                    [(store (f64 (vector_extract
1289                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1290                                             (bc_v2f64 (v4f32 VR128:$src))),
1291                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1292 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1293                    "movhpd\t{$src, $dst|$dst, $src}",
1294                    [(store (f64 (vector_extract
1295                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1296                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1297 } // SchedRW
1298
1299 let Predicates = [HasAVX] in {
1300   // VMOVHPS patterns
1301   def : Pat<(X86Movlhps VR128:$src1,
1302                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1303             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1304   def : Pat<(X86Movlhps VR128:$src1,
1305                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1306             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1307
1308   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1309   // is during lowering, where it's not possible to recognize the load fold
1310   // cause it has two uses through a bitcast. One use disappears at isel time
1311   // and the fold opportunity reappears.
1312   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1313                       (scalar_to_vector (loadf64 addr:$src2)))),
1314             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1315 }
1316
1317 let Predicates = [UseSSE1] in {
1318   // MOVHPS patterns
1319   def : Pat<(X86Movlhps VR128:$src1,
1320                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1321             (MOVHPSrm VR128:$src1, addr:$src2)>;
1322   def : Pat<(X86Movlhps VR128:$src1,
1323                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1324             (MOVHPSrm VR128:$src1, addr:$src2)>;
1325 }
1326
1327 let Predicates = [UseSSE2] in {
1328   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1329   // is during lowering, where it's not possible to recognize the load fold
1330   // cause it has two uses through a bitcast. One use disappears at isel time
1331   // and the fold opportunity reappears.
1332   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1333                       (scalar_to_vector (loadf64 addr:$src2)))),
1334             (MOVHPDrm VR128:$src1, addr:$src2)>;
1335 }
1336
1337 //===----------------------------------------------------------------------===//
1338 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1339 //===----------------------------------------------------------------------===//
1340
1341 let AddedComplexity = 20, Predicates = [UseAVX] in {
1342   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1343                                        (ins VR128:$src1, VR128:$src2),
1344                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1345                       [(set VR128:$dst,
1346                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1347                         IIC_SSE_MOV_LH>,
1348                       VEX_4V, Sched<[WriteShuffle]>;
1349   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1350                                        (ins VR128:$src1, VR128:$src2),
1351                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1352                       [(set VR128:$dst,
1353                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1354                         IIC_SSE_MOV_LH>,
1355                       VEX_4V, Sched<[WriteShuffle]>;
1356 }
1357 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1358   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1359                                        (ins VR128:$src1, VR128:$src2),
1360                       "movlhps\t{$src2, $dst|$dst, $src2}",
1361                       [(set VR128:$dst,
1362                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1363                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1364   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1365                                        (ins VR128:$src1, VR128:$src2),
1366                       "movhlps\t{$src2, $dst|$dst, $src2}",
1367                       [(set VR128:$dst,
1368                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1369                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1370 }
1371
1372 let Predicates = [UseAVX] in {
1373   // MOVLHPS patterns
1374   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1375             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1378
1379   // MOVHLPS patterns
1380   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1381             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1382 }
1383
1384 let Predicates = [UseSSE1] in {
1385   // MOVLHPS patterns
1386   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1387             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1388   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1389             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1390
1391   // MOVHLPS patterns
1392   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1393             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1394 }
1395
1396 //===----------------------------------------------------------------------===//
1397 // SSE 1 & 2 - Conversion Instructions
1398 //===----------------------------------------------------------------------===//
1399
1400 def SSE_CVT_PD : OpndItins<
1401   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1402 >;
1403
1404 let Sched = WriteCvtI2F in
1405 def SSE_CVT_PS : OpndItins<
1406   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1407 >;
1408
1409 let Sched = WriteCvtI2F in
1410 def SSE_CVT_Scalar : OpndItins<
1411   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1412 >;
1413
1414 let Sched = WriteCvtF2I in
1415 def SSE_CVT_SS2SI_32 : OpndItins<
1416   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1417 >;
1418
1419 let Sched = WriteCvtF2I in
1420 def SSE_CVT_SS2SI_64 : OpndItins<
1421   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1422 >;
1423
1424 let Sched = WriteCvtF2I in
1425 def SSE_CVT_SD2SI : OpndItins<
1426   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1427 >;
1428
1429 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1431                      string asm, OpndItins itins> {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1433                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1434                         itins.rr>, Sched<[itins.Sched]>;
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1436                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1437                         itins.rm>, Sched<[itins.Sched.Folded]>;
1438 }
1439
1440 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1441                        X86MemOperand x86memop, string asm, Domain d,
1442                        OpndItins itins> {
1443 let neverHasSideEffects = 1 in {
1444   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1445              [], itins.rr, d>, Sched<[itins.Sched]>;
1446   let mayLoad = 1 in
1447   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1448              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1449 }
1450 }
1451
1452 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1453                           X86MemOperand x86memop, string asm> {
1454 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1455   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1456               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1457            Sched<[WriteCvtI2F]>;
1458   let mayLoad = 1 in
1459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1460               (ins DstRC:$src1, x86memop:$src),
1461               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1462            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1463 } // neverHasSideEffects = 1
1464 }
1465
1466 let Predicates = [UseAVX] in {
1467 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1468                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SS2SI_32>,
1470                                 XS, VEX, VEX_LIG;
1471 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1472                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1473                                 SSE_CVT_SS2SI_64>,
1474                                 XS, VEX, VEX_W, VEX_LIG;
1475 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1476                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1477                                 SSE_CVT_SD2SI>,
1478                                 XD, VEX, VEX_LIG;
1479 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1480                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1481                                 SSE_CVT_SD2SI>,
1482                                 XD, VEX, VEX_W, VEX_LIG;
1483
1484 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1485                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1486 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1487                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1488 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1489                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1490 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1491                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1492 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1494 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1495                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1496 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1497                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1498 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1500 }
1501 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1502 // register, but the same isn't true when only using memory operands,
1503 // provide other assembly "l" and "q" forms to address this explicitly
1504 // where appropriate to do so.
1505 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1506                                   XS, VEX_4V, VEX_LIG;
1507 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1508                                   XS, VEX_4V, VEX_W, VEX_LIG;
1509 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1510                                   XD, VEX_4V, VEX_LIG;
1511 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1512                                   XD, VEX_4V, VEX_W, VEX_LIG;
1513
1514 let Predicates = [UseAVX] in {
1515   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1516                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1517   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1518                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1519
1520   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1521             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1522   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1523             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1524   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1525             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1526   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1527             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1528
1529   def : Pat<(f32 (sint_to_fp GR32:$src)),
1530             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1531   def : Pat<(f32 (sint_to_fp GR64:$src)),
1532             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1533   def : Pat<(f64 (sint_to_fp GR32:$src)),
1534             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1535   def : Pat<(f64 (sint_to_fp GR64:$src)),
1536             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1537 }
1538
1539 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1540                       "cvttss2si\t{$src, $dst|$dst, $src}",
1541                       SSE_CVT_SS2SI_32>, XS;
1542 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1543                       "cvttss2si\t{$src, $dst|$dst, $src}",
1544                       SSE_CVT_SS2SI_64>, XS, REX_W;
1545 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1546                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1547                       SSE_CVT_SD2SI>, XD;
1548 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1549                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1550                       SSE_CVT_SD2SI>, XD, REX_W;
1551 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1552                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1553                       SSE_CVT_Scalar>, XS;
1554 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1555                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1556                       SSE_CVT_Scalar>, XS, REX_W;
1557 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1558                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1559                       SSE_CVT_Scalar>, XD;
1560 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1561                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1562                       SSE_CVT_Scalar>, XD, REX_W;
1563
1564 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1565                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1566 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1567                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1568 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1569                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1570 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1571                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1572 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1573                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1574 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1575                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1576 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1577                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1578 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1579                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1580
1581 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1582                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1583 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1584                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1585
1586 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1587 // and/or XMM operand(s).
1588
1589 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1590                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1591                          string asm, OpndItins itins> {
1592   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1593               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1594               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1595            Sched<[itins.Sched]>;
1596   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1598               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1599            Sched<[itins.Sched.Folded]>;
1600 }
1601
1602 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1603                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1604                     PatFrag ld_frag, string asm, OpndItins itins,
1605                     bit Is2Addr = 1> {
1606   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1607               !if(Is2Addr,
1608                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1609                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1610               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1611               itins.rr>, Sched<[itins.Sched]>;
1612   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1613               (ins DstRC:$src1, x86memop:$src2),
1614               !if(Is2Addr,
1615                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1616                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1617               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1618               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1619 }
1620
1621 let Predicates = [UseAVX] in {
1622 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1623                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1624                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1625 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1626                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1627                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1628 }
1629 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1630                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1631 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1632                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1633
1634
1635 let Predicates = [UseAVX] in {
1636 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1637           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1638           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1639 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1640           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1641           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1642           VEX_W;
1643 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1644           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1645           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1646 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1647           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1648           SSE_CVT_Scalar, 0>, XD,
1649           VEX_4V, VEX_W;
1650 }
1651 let Constraints = "$src1 = $dst" in {
1652   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1653                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1654                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1655   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1656                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1657                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1658   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1659                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1660                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1661   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1662                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1663                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1664 }
1665
1666 /// SSE 1 Only
1667
1668 // Aliases for intrinsics
1669 let Predicates = [UseAVX] in {
1670 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1671                                     ssmem, sse_load_f32, "cvttss2si",
1672                                     SSE_CVT_SS2SI_32>, XS, VEX;
1673 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1674                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1675                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1676                                    XS, VEX, VEX_W;
1677 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1678                                     sdmem, sse_load_f64, "cvttsd2si",
1679                                     SSE_CVT_SD2SI>, XD, VEX;
1680 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1681                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1682                                   "cvttsd2si", SSE_CVT_SD2SI>,
1683                                   XD, VEX, VEX_W;
1684 }
1685 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1686                                     ssmem, sse_load_f32, "cvttss2si",
1687                                     SSE_CVT_SS2SI_32>, XS;
1688 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1689                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1690                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1691 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1692                                     sdmem, sse_load_f64, "cvttsd2si",
1693                                     SSE_CVT_SD2SI>, XD;
1694 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1695                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1696                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1697
1698 let Predicates = [UseAVX] in {
1699 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1700                                   ssmem, sse_load_f32, "cvtss2si",
1701                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1702 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1703                                   ssmem, sse_load_f32, "cvtss2si",
1704                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1705 }
1706 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1707                                ssmem, sse_load_f32, "cvtss2si",
1708                                SSE_CVT_SS2SI_32>, XS;
1709 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1710                                  ssmem, sse_load_f32, "cvtss2si",
1711                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1712
1713 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1714                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1715                                SSEPackedSingle, SSE_CVT_PS>,
1716                                TB, VEX, Requires<[HasAVX]>;
1717 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1718                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1719                                SSEPackedSingle, SSE_CVT_PS>,
1720                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1721
1722 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1723                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1724                             SSEPackedSingle, SSE_CVT_PS>,
1725                             TB, Requires<[UseSSE2]>;
1726
1727 let Predicates = [UseAVX] in {
1728 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1729                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1730 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1731                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1732 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1733                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1734 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1735                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1736 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1737                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1738 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1739                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1740 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1741                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1742 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1743                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1744 }
1745
1746 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1747                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1748 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1749                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1750 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1751                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1752 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1753                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1754 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1755                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1756 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1757                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1758 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1759                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1760 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1761                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1762
1763 /// SSE 2 Only
1764
1765 // Convert scalar double to scalar single
1766 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1767 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1768                        (ins FR64:$src1, FR64:$src2),
1769                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1770                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1771                       Sched<[WriteCvtF2F]>;
1772 let mayLoad = 1 in
1773 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1774                        (ins FR64:$src1, f64mem:$src2),
1775                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1776                       [], IIC_SSE_CVT_Scalar_RM>,
1777                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1778                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1779 }
1780
1781 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1782           Requires<[UseAVX]>;
1783
1784 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1785                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1786                       [(set FR32:$dst, (fround FR64:$src))],
1787                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1788 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1789                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1790                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1791                       IIC_SSE_CVT_Scalar_RM>,
1792                       XD,
1793                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1794
1795 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1796                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1797                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1798                        [(set VR128:$dst,
1799                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1800                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1801                        Sched<[WriteCvtF2F]>;
1802 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1803                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1804                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1805                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1806                                           VR128:$src1, sse_load_f64:$src2))],
1807                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1808                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1809
1810 let Constraints = "$src1 = $dst" in {
1811 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1812                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1813                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1814                        [(set VR128:$dst,
1815                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1816                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1817                        Sched<[WriteCvtF2F]>;
1818 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1819                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1820                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1821                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1822                                           VR128:$src1, sse_load_f64:$src2))],
1823                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1824                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1825 }
1826
1827 // Convert scalar single to scalar double
1828 // SSE2 instructions with XS prefix
1829 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1830 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1831                     (ins FR32:$src1, FR32:$src2),
1832                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1833                     [], IIC_SSE_CVT_Scalar_RR>,
1834                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1835                     Sched<[WriteCvtF2F]>;
1836 let mayLoad = 1 in
1837 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1838                     (ins FR32:$src1, f32mem:$src2),
1839                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1840                     [], IIC_SSE_CVT_Scalar_RM>,
1841                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1842                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1843 }
1844
1845 def : Pat<(f64 (fextend FR32:$src)),
1846     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1847 def : Pat<(fextend (loadf32 addr:$src)),
1848     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1849
1850 def : Pat<(extloadf32 addr:$src),
1851     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1852     Requires<[UseAVX, OptForSize]>;
1853 def : Pat<(extloadf32 addr:$src),
1854     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1855     Requires<[UseAVX, OptForSpeed]>;
1856
1857 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1858                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1859                    [(set FR64:$dst, (fextend FR32:$src))],
1860                    IIC_SSE_CVT_Scalar_RR>, XS,
1861                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1862 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1863                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1864                    [(set FR64:$dst, (extloadf32 addr:$src))],
1865                    IIC_SSE_CVT_Scalar_RM>, XS,
1866                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1867
1868 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1869 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1870 // combine.
1871 // Since these loads aren't folded into the fextend, we have to match it
1872 // explicitly here.
1873 def : Pat<(fextend (loadf32 addr:$src)),
1874           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1875 def : Pat<(extloadf32 addr:$src),
1876           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1877
1878 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1879                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1880                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1881                     [(set VR128:$dst,
1882                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1883                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1884                     Sched<[WriteCvtF2F]>;
1885 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1886                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [(set VR128:$dst,
1889                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1890                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1891                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1892 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1893 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1894                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1895                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1896                     [(set VR128:$dst,
1897                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1898                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1899                     Sched<[WriteCvtF2F]>;
1900 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1901                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1902                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1903                     [(set VR128:$dst,
1904                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1905                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1906                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1907 }
1908
1909 // Convert packed single/double fp to doubleword
1910 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1912                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1913                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1914 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1916                        [(set VR128:$dst,
1917                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1918                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1919 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1920                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1921                         [(set VR256:$dst,
1922                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1923                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1924 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1925                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1926                         [(set VR256:$dst,
1927                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1928                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1929 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1930                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1931                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1932                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1933 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1934                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1935                      [(set VR128:$dst,
1936                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1937                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1938
1939
1940 // Convert Packed Double FP to Packed DW Integers
1941 let Predicates = [HasAVX] in {
1942 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1943 // register, but the same isn't true when using memory operands instead.
1944 // Provide other assembly rr and rm forms to address this explicitly.
1945 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1948                        VEX, Sched<[WriteCvtF2I]>;
1949
1950 // XMM only
1951 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1952                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1953 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1954                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1955                        [(set VR128:$dst,
1956                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
1957                        Sched<[WriteCvtF2ILd]>;
1958
1959 // YMM only
1960 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1961                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst,
1963                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1964                        Sched<[WriteCvtF2I]>;
1965 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1966                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1967                        [(set VR128:$dst,
1968                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
1969                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1970 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1971                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1972 }
1973
1974 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1975                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1976                       [(set VR128:$dst,
1977                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1978                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1979 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1980                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1981                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1982                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1983
1984 // Convert with truncation packed single/double fp to doubleword
1985 // SSE2 packed instructions with XS prefix
1986 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1988                          [(set VR128:$dst,
1989                            (int_x86_sse2_cvttps2dq VR128:$src))],
1990                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1991 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1992                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1993                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1994                                             (loadv4f32 addr:$src)))],
1995                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1996 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1997                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1998                           [(set VR256:$dst,
1999                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2000                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2001 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2002                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2003                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2004                                              (loadv8f32 addr:$src)))],
2005                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2006                           Sched<[WriteCvtF2ILd]>;
2007
2008 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2009                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2010                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2011                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2012 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2016                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2017
2018 let Predicates = [HasAVX] in {
2019   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2020             (VCVTDQ2PSrr VR128:$src)>;
2021   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2022             (VCVTDQ2PSrm addr:$src)>;
2023
2024   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2025             (VCVTDQ2PSrr VR128:$src)>;
2026   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2027             (VCVTDQ2PSrm addr:$src)>;
2028
2029   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2030             (VCVTTPS2DQrr VR128:$src)>;
2031   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2032             (VCVTTPS2DQrm addr:$src)>;
2033
2034   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2035             (VCVTDQ2PSYrr VR256:$src)>;
2036   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2037             (VCVTDQ2PSYrm addr:$src)>;
2038
2039   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2040             (VCVTTPS2DQYrr VR256:$src)>;
2041   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2042             (VCVTTPS2DQYrm addr:$src)>;
2043 }
2044
2045 let Predicates = [UseSSE2] in {
2046   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2047             (CVTDQ2PSrr VR128:$src)>;
2048   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2049             (CVTDQ2PSrm addr:$src)>;
2050
2051   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2052             (CVTDQ2PSrr VR128:$src)>;
2053   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2054             (CVTDQ2PSrm addr:$src)>;
2055
2056   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2057             (CVTTPS2DQrr VR128:$src)>;
2058   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2059             (CVTTPS2DQrm addr:$src)>;
2060 }
2061
2062 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2063                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2064                         [(set VR128:$dst,
2065                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2066                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2067
2068 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2069 // register, but the same isn't true when using memory operands instead.
2070 // Provide other assembly rr and rm forms to address this explicitly.
2071
2072 // XMM only
2073 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2074                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2075 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2076                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2077                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2078                                             (loadv2f64 addr:$src)))],
2079                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2080
2081 // YMM only
2082 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2083                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2084                          [(set VR128:$dst,
2085                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2086                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2087 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2088                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2089                          [(set VR128:$dst,
2090                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2091                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2092 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2093                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2094
2095 let Predicates = [HasAVX] in {
2096   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2097             (VCVTTPD2DQYrr VR256:$src)>;
2098   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2099             (VCVTTPD2DQYrm addr:$src)>;
2100 } // Predicates = [HasAVX]
2101
2102 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2103                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2104                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2105                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2106 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2107                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2108                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2109                                         (memopv2f64 addr:$src)))],
2110                                         IIC_SSE_CVT_PD_RM>,
2111                       Sched<[WriteCvtF2ILd]>;
2112
2113 // Convert packed single to packed double
2114 let Predicates = [HasAVX] in {
2115                   // SSE2 instructions without OpSize prefix
2116 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2117                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2118                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2119                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2120 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2121                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2122                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2123                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2124 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2125                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2126                      [(set VR256:$dst,
2127                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2128                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2129 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2130                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2131                      [(set VR256:$dst,
2132                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2133                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2134 }
2135
2136 let Predicates = [UseSSE2] in {
2137 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2138                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2139                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2140                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2141 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2142                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2143                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2144                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2145 }
2146
2147 // Convert Packed DW Integers to Packed Double FP
2148 let Predicates = [HasAVX] in {
2149 let neverHasSideEffects = 1, mayLoad = 1 in
2150 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2151                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2152                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2153 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2154                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2155                      [(set VR128:$dst,
2156                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2157                    Sched<[WriteCvtI2F]>;
2158 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2159                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2160                      [(set VR256:$dst,
2161                        (int_x86_avx_cvtdq2_pd_256
2162                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2163                     Sched<[WriteCvtI2FLd]>;
2164 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2165                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2166                      [(set VR256:$dst,
2167                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2168                     Sched<[WriteCvtI2F]>;
2169 }
2170
2171 let neverHasSideEffects = 1, mayLoad = 1 in
2172 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2173                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2174                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2175 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2177                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2178                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2179
2180 // AVX 256-bit register conversion intrinsics
2181 let Predicates = [HasAVX] in {
2182   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2183             (VCVTDQ2PDYrr VR128:$src)>;
2184   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2185             (VCVTDQ2PDYrm addr:$src)>;
2186 } // Predicates = [HasAVX]
2187
2188 // Convert packed double to packed single
2189 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2190 // register, but the same isn't true when using memory operands instead.
2191 // Provide other assembly rr and rm forms to address this explicitly.
2192 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2193                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2194                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2195                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2196
2197 // XMM only
2198 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2199                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2200 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2201                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2202                         [(set VR128:$dst,
2203                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2204                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2205
2206 // YMM only
2207 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2208                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2209                         [(set VR128:$dst,
2210                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2211                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2212 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2213                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2214                         [(set VR128:$dst,
2215                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2216                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2217 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2218                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2219
2220 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2221                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2222                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2223                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2224 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2225                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2226                      [(set VR128:$dst,
2227                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2228                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2229
2230
2231 // AVX 256-bit register conversion intrinsics
2232 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2233 // whenever possible to avoid declaring two versions of each one.
2234 let Predicates = [HasAVX] in {
2235   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2236             (VCVTDQ2PSYrr VR256:$src)>;
2237   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2238             (VCVTDQ2PSYrm addr:$src)>;
2239
2240   // Match fround and fextend for 128/256-bit conversions
2241   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2242             (VCVTPD2PSrr VR128:$src)>;
2243   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2244             (VCVTPD2PSXrm addr:$src)>;
2245   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2246             (VCVTPD2PSYrr VR256:$src)>;
2247   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2248             (VCVTPD2PSYrm addr:$src)>;
2249
2250   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2251             (VCVTPS2PDrr VR128:$src)>;
2252   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2253             (VCVTPS2PDYrr VR128:$src)>;
2254   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2255             (VCVTPS2PDYrm addr:$src)>;
2256 }
2257
2258 let Predicates = [UseSSE2] in {
2259   // Match fround and fextend for 128 conversions
2260   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2261             (CVTPD2PSrr VR128:$src)>;
2262   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2263             (CVTPD2PSrm addr:$src)>;
2264
2265   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2266             (CVTPS2PDrr VR128:$src)>;
2267 }
2268
2269 //===----------------------------------------------------------------------===//
2270 // SSE 1 & 2 - Compare Instructions
2271 //===----------------------------------------------------------------------===//
2272
2273 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2274 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2275                             Operand CC, SDNode OpNode, ValueType VT,
2276                             PatFrag ld_frag, string asm, string asm_alt,
2277                             OpndItins itins> {
2278   def rr : SIi8<0xC2, MRMSrcReg,
2279                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2280                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2281                 itins.rr>, Sched<[itins.Sched]>;
2282   def rm : SIi8<0xC2, MRMSrcMem,
2283                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2284                 [(set RC:$dst, (OpNode (VT RC:$src1),
2285                                          (ld_frag addr:$src2), imm:$cc))],
2286                                          itins.rm>,
2287            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2288
2289   // Accept explicit immediate argument form instead of comparison code.
2290   let neverHasSideEffects = 1 in {
2291     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2292                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2293                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2294     let mayLoad = 1 in
2295     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2296                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2297                       IIC_SSE_ALU_F32S_RM>,
2298                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2299   }
2300 }
2301
2302 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2303                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2304                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2305                  SSE_ALU_F32S>,
2306                  XS, VEX_4V, VEX_LIG;
2307 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2308                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2309                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2310                  SSE_ALU_F32S>, // same latency as 32 bit compare
2311                  XD, VEX_4V, VEX_LIG;
2312
2313 let Constraints = "$src1 = $dst" in {
2314   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2315                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2316                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2317                   XS;
2318   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2319                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2320                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2321                   SSE_ALU_F64S>,
2322                   XD;
2323 }
2324
2325 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2326                          Intrinsic Int, string asm, OpndItins itins> {
2327   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2328                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2329                         [(set VR128:$dst, (Int VR128:$src1,
2330                                                VR128:$src, imm:$cc))],
2331                                                itins.rr>,
2332            Sched<[itins.Sched]>;
2333   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2334                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2335                         [(set VR128:$dst, (Int VR128:$src1,
2336                                                (load addr:$src), imm:$cc))],
2337                                                itins.rm>,
2338            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2339 }
2340
2341 // Aliases to match intrinsics which expect XMM operand(s).
2342 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2343                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2344                      SSE_ALU_F32S>,
2345                      XS, VEX_4V;
2346 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2347                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2348                      SSE_ALU_F32S>, // same latency as f32
2349                      XD, VEX_4V;
2350 let Constraints = "$src1 = $dst" in {
2351   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2352                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2353                        SSE_ALU_F32S>, XS;
2354   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2355                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2356                        SSE_ALU_F64S>,
2357                        XD;
2358 }
2359
2360
2361 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2362 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2363                             ValueType vt, X86MemOperand x86memop,
2364                             PatFrag ld_frag, string OpcodeStr> {
2365   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2366                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2367                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2368                      IIC_SSE_COMIS_RR>,
2369           Sched<[WriteFAdd]>;
2370   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2371                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2372                      [(set EFLAGS, (OpNode (vt RC:$src1),
2373                                            (ld_frag addr:$src2)))],
2374                                            IIC_SSE_COMIS_RM>,
2375           Sched<[WriteFAddLd, ReadAfterLd]>;
2376 }
2377
2378 let Defs = [EFLAGS] in {
2379   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2380                                   "ucomiss">, TB, VEX, VEX_LIG;
2381   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2382                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2383   let Pattern = []<dag> in {
2384     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2385                                     "comiss">, TB, VEX, VEX_LIG;
2386     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2387                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2388   }
2389
2390   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2391                             load, "ucomiss">, TB, VEX;
2392   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2393                             load, "ucomisd">, TB, OpSize, VEX;
2394
2395   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2396                             load, "comiss">, TB, VEX;
2397   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2398                             load, "comisd">, TB, OpSize, VEX;
2399   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2400                                   "ucomiss">, TB;
2401   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2402                                   "ucomisd">, TB, OpSize;
2403
2404   let Pattern = []<dag> in {
2405     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2406                                     "comiss">, TB;
2407     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2408                                     "comisd">, TB, OpSize;
2409   }
2410
2411   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2412                               load, "ucomiss">, TB;
2413   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2414                               load, "ucomisd">, TB, OpSize;
2415
2416   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2417                                   "comiss">, TB;
2418   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2419                                   "comisd">, TB, OpSize;
2420 } // Defs = [EFLAGS]
2421
2422 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2423 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2424                             Operand CC, Intrinsic Int, string asm,
2425                             string asm_alt, Domain d,
2426                             OpndItins itins = SSE_ALU_F32P> {
2427   def rri : PIi8<0xC2, MRMSrcReg,
2428              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2429              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2430              itins.rr, d>,
2431             Sched<[WriteFAdd]>;
2432   def rmi : PIi8<0xC2, MRMSrcMem,
2433              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2434              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2435              itins.rm, d>,
2436             Sched<[WriteFAddLd, ReadAfterLd]>;
2437
2438   // Accept explicit immediate argument form instead of comparison code.
2439   let neverHasSideEffects = 1 in {
2440     def rri_alt : PIi8<0xC2, MRMSrcReg,
2441                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2442                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2443     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2444                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2445                asm_alt, [], itins.rm, d>,
2446                Sched<[WriteFAddLd, ReadAfterLd]>;
2447   }
2448 }
2449
2450 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2451                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2452                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2453                SSEPackedSingle>, TB, VEX_4V;
2454 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2455                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2457                SSEPackedDouble>, TB, OpSize, VEX_4V;
2458 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2459                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2460                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2461                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2462 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2463                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2464                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2465                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2466 let Constraints = "$src1 = $dst" in {
2467   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2468                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2469                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2470                  SSEPackedSingle, SSE_ALU_F32P>, TB;
2471   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2472                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2473                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2474                  SSEPackedDouble, SSE_ALU_F64P>, TB, OpSize;
2475 }
2476
2477 let Predicates = [HasAVX] in {
2478 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2479           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2480 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2481           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2482 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2483           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2484 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2485           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2486
2487 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2488           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2489 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2490           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2491 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2492           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2493 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2494           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2495 }
2496
2497 let Predicates = [UseSSE1] in {
2498 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2499           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2500 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2501           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2502 }
2503
2504 let Predicates = [UseSSE2] in {
2505 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2506           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2507 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2508           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2509 }
2510
2511 //===----------------------------------------------------------------------===//
2512 // SSE 1 & 2 - Shuffle Instructions
2513 //===----------------------------------------------------------------------===//
2514
2515 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2516 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2517                          ValueType vt, string asm, PatFrag mem_frag,
2518                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2519   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2520                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2521                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2522                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2523             Sched<[WriteShuffleLd, ReadAfterLd]>;
2524   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2525     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2526                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2527                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2528                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2529               Sched<[WriteShuffle]>;
2530 }
2531
2532 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2533            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2534            loadv4f32, SSEPackedSingle>, TB, VEX_4V;
2535 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2536            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2537            loadv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2538 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2539            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2540            loadv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2541 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2542            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2543            loadv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2544
2545 let Constraints = "$src1 = $dst" in {
2546   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2547                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2548                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2549                     TB;
2550   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2551                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2552                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2553                     TB, OpSize;
2554 }
2555
2556 let Predicates = [HasAVX] in {
2557   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2558                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2559             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2560   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2561             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2562
2563   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2564                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2565             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2566   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2567             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2568
2569   // 256-bit patterns
2570   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2571             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2572   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2573                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2574             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2575
2576   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2577             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2578   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2579                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2580             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2581 }
2582
2583 let Predicates = [UseSSE1] in {
2584   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2585                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2586             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2587   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2588             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2589 }
2590
2591 let Predicates = [UseSSE2] in {
2592   // Generic SHUFPD patterns
2593   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2594                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2595             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2596   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2597             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2598 }
2599
2600 //===----------------------------------------------------------------------===//
2601 // SSE 1 & 2 - Unpack Instructions
2602 //===----------------------------------------------------------------------===//
2603
2604 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2605 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2606                                    PatFrag mem_frag, RegisterClass RC,
2607                                    X86MemOperand x86memop, string asm,
2608                                    Domain d> {
2609     def rr : PI<opc, MRMSrcReg,
2610                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2611                 asm, [(set RC:$dst,
2612                            (vt (OpNode RC:$src1, RC:$src2)))],
2613                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2614     def rm : PI<opc, MRMSrcMem,
2615                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2616                 asm, [(set RC:$dst,
2617                            (vt (OpNode RC:$src1,
2618                                        (mem_frag addr:$src2))))],
2619                                        IIC_SSE_UNPCK, d>,
2620              Sched<[WriteShuffleLd, ReadAfterLd]>;
2621 }
2622
2623 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2624       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2625                      SSEPackedSingle>, TB, VEX_4V;
2626 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2627       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2628                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2629 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2630       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2631                      SSEPackedSingle>, TB, VEX_4V;
2632 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2633       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2634                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2635
2636 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2637       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2638                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2639 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2640       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2641                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2642 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2643       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2644                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2645 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2646       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2648
2649 let Constraints = "$src1 = $dst" in {
2650   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2651         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2652                        SSEPackedSingle>, TB;
2653   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2654         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2655                        SSEPackedDouble>, TB, OpSize;
2656   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2657         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2658                        SSEPackedSingle>, TB;
2659   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2660         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2661                        SSEPackedDouble>, TB, OpSize;
2662 } // Constraints = "$src1 = $dst"
2663
2664 let Predicates = [HasAVX1Only] in {
2665   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2666             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2667   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2668             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2669   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2670             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2671   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2672             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2673
2674   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2675             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2676   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2677             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2678   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2679             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2680   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2681             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2682 }
2683
2684 let Predicates = [HasAVX] in {
2685   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2686   // problem is during lowering, where it's not possible to recognize the load
2687   // fold cause it has two uses through a bitcast. One use disappears at isel
2688   // time and the fold opportunity reappears.
2689   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2690             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2691 }
2692
2693 let Predicates = [UseSSE2] in {
2694   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2695   // problem is during lowering, where it's not possible to recognize the load
2696   // fold cause it has two uses through a bitcast. One use disappears at isel
2697   // time and the fold opportunity reappears.
2698   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2699             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2700 }
2701
2702 //===----------------------------------------------------------------------===//
2703 // SSE 1 & 2 - Extract Floating-Point Sign mask
2704 //===----------------------------------------------------------------------===//
2705
2706 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2707 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2708                                 Domain d> {
2709   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2710               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2711               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2712               Sched<[WriteVecLogic]>;
2713 }
2714
2715 let Predicates = [HasAVX] in {
2716   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2717                                         "movmskps", SSEPackedSingle>, TB, VEX;
2718   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2719                                         "movmskpd", SSEPackedDouble>, TB,
2720                                         OpSize, VEX;
2721   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2722                                         "movmskps", SSEPackedSingle>, TB,
2723                                         VEX, VEX_L;
2724   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2725                                         "movmskpd", SSEPackedDouble>, TB,
2726                                         OpSize, VEX, VEX_L;
2727
2728   def : Pat<(i32 (X86fgetsign FR32:$src)),
2729             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2730   def : Pat<(i64 (X86fgetsign FR32:$src)),
2731             (SUBREG_TO_REG (i64 0),
2732              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2733   def : Pat<(i32 (X86fgetsign FR64:$src)),
2734             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2735   def : Pat<(i64 (X86fgetsign FR64:$src)),
2736             (SUBREG_TO_REG (i64 0),
2737              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2738 }
2739
2740 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2741                                      SSEPackedSingle>, TB;
2742 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2743                                      SSEPackedDouble>, TB, OpSize;
2744
2745 def : Pat<(i32 (X86fgetsign FR32:$src)),
2746           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2747       Requires<[UseSSE1]>;
2748 def : Pat<(i64 (X86fgetsign FR32:$src)),
2749           (SUBREG_TO_REG (i64 0),
2750            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2751       Requires<[UseSSE1]>;
2752 def : Pat<(i32 (X86fgetsign FR64:$src)),
2753           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2754       Requires<[UseSSE2]>;
2755 def : Pat<(i64 (X86fgetsign FR64:$src)),
2756           (SUBREG_TO_REG (i64 0),
2757            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2758       Requires<[UseSSE2]>;
2759
2760 //===---------------------------------------------------------------------===//
2761 // SSE2 - Packed Integer Logical Instructions
2762 //===---------------------------------------------------------------------===//
2763
2764 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2765
2766 /// PDI_binop_rm - Simple SSE2 binary operator.
2767 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2768                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2769                         X86MemOperand x86memop, OpndItins itins,
2770                         bit IsCommutable, bit Is2Addr> {
2771   let isCommutable = IsCommutable in
2772   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2773        (ins RC:$src1, RC:$src2),
2774        !if(Is2Addr,
2775            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2776            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2777        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2778        Sched<[itins.Sched]>;
2779   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2780        (ins RC:$src1, x86memop:$src2),
2781        !if(Is2Addr,
2782            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2783            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2784        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2785                                      (bitconvert (memop_frag addr:$src2)))))],
2786                                      itins.rm>,
2787        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2788 }
2789 } // ExeDomain = SSEPackedInt
2790
2791 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2792                          ValueType OpVT128, ValueType OpVT256,
2793                          OpndItins itins, bit IsCommutable = 0> {
2794 let Predicates = [HasAVX] in
2795   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2796                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2797
2798 let Constraints = "$src1 = $dst" in
2799   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2800                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2801
2802 let Predicates = [HasAVX2] in
2803   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2804                                OpVT256, VR256, loadv4i64, i256mem, itins,
2805                                IsCommutable, 0>, VEX_4V, VEX_L;
2806 }
2807
2808 // These are ordered here for pattern ordering requirements with the fp versions
2809
2810 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2811 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2812 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2813 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2814                            SSE_BIT_ITINS_P, 0>;
2815
2816 //===----------------------------------------------------------------------===//
2817 // SSE 1 & 2 - Logical Instructions
2818 //===----------------------------------------------------------------------===//
2819
2820 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2821 ///
2822 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2823                                        SDNode OpNode, OpndItins itins> {
2824   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2825               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2826               TB, VEX_4V;
2827
2828   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2829         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2830         TB, OpSize, VEX_4V;
2831
2832   let Constraints = "$src1 = $dst" in {
2833     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2834                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2835                 TB;
2836
2837     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2838                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2839                 TB, OpSize;
2840   }
2841 }
2842
2843 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2844 let isCodeGenOnly = 1 in {
2845   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2846                 SSE_BIT_ITINS_P>;
2847   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2848                 SSE_BIT_ITINS_P>;
2849   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2850                 SSE_BIT_ITINS_P>;
2851
2852   let isCommutable = 0 in
2853     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2854                   SSE_BIT_ITINS_P>;
2855 }
2856
2857 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2858 ///
2859 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2860                                    SDNode OpNode> {
2861   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2862         !strconcat(OpcodeStr, "ps"), f256mem,
2863         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2864         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2865                            (loadv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2866
2867   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2868         !strconcat(OpcodeStr, "pd"), f256mem,
2869         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2870                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2871         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2872                                   (loadv4i64 addr:$src2)))], 0>,
2873                                   TB, OpSize, VEX_4V, VEX_L;
2874
2875   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2876   // are all promoted to v2i64, and the patterns are covered by the int
2877   // version. This is needed in SSE only, because v2i64 isn't supported on
2878   // SSE1, but only on SSE2.
2879   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2880        !strconcat(OpcodeStr, "ps"), f128mem, [],
2881        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2882                                  (loadv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2883
2884   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2885        !strconcat(OpcodeStr, "pd"), f128mem,
2886        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2887                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2888        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2889                                  (loadv2i64 addr:$src2)))], 0>,
2890                                                  TB, OpSize, VEX_4V;
2891
2892   let Constraints = "$src1 = $dst" in {
2893     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2894          !strconcat(OpcodeStr, "ps"), f128mem,
2895          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2896          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2897                                    (memopv2i64 addr:$src2)))]>, TB;
2898
2899     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2900          !strconcat(OpcodeStr, "pd"), f128mem,
2901          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2902                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2903          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2904                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2905   }
2906 }
2907
2908 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2909 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2910 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2911 let isCommutable = 0 in
2912   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2913
2914 //===----------------------------------------------------------------------===//
2915 // SSE 1 & 2 - Arithmetic Instructions
2916 //===----------------------------------------------------------------------===//
2917
2918 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2919 /// vector forms.
2920 ///
2921 /// In addition, we also have a special variant of the scalar form here to
2922 /// represent the associated intrinsic operation.  This form is unlike the
2923 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2924 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2925 ///
2926 /// These three forms can each be reg+reg or reg+mem.
2927 ///
2928
2929 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2930 /// classes below
2931 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2932                                   SDNode OpNode, SizeItins itins> {
2933   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2934                                VR128, v4f32, f128mem, loadv4f32,
2935                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2936   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2937                                VR128, v2f64, f128mem, loadv2f64,
2938                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2939
2940   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2941                         OpNode, VR256, v8f32, f256mem, loadv8f32,
2942                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2943   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2944                         OpNode, VR256, v4f64, f256mem, loadv4f64,
2945                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2946
2947   let Constraints = "$src1 = $dst" in {
2948     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2949                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2950                               itins.s>, TB;
2951     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2952                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2953                               itins.d>, TB, OpSize;
2954   }
2955 }
2956
2957 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2958                                   SizeItins itins> {
2959   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2960                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2961   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2962                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2963
2964   let Constraints = "$src1 = $dst" in {
2965     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2966                               OpNode, FR32, f32mem, itins.s>, XS;
2967     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2968                               OpNode, FR64, f64mem, itins.d>, XD;
2969   }
2970 }
2971
2972 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2973                                       SizeItins itins> {
2974   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2975                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2976                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2977   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2978                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2979                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2980
2981   let Constraints = "$src1 = $dst" in {
2982     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2983                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2984                    itins.s>, XS;
2985     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2986                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2987                    itins.d>, XD;
2988   }
2989 }
2990
2991 // Binary Arithmetic instructions
2992 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2993            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2994            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2995 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2996            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2997            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2998 let isCommutable = 0 in {
2999   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3000              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3001              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3002   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3003              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3004              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3005   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3006              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3007              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3008   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3009              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3010              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3011 }
3012
3013 let isCodeGenOnly = 1 in {
3014   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3015              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3016   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3017              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3018 }
3019
3020 // Patterns used to select SSE scalar fp arithmetic instructions from
3021 // a scalar fp operation followed by a blend.
3022 //
3023 // These patterns know, for example, how to select an ADDSS from a
3024 // float add plus vector insert.
3025 //
3026 // The effect is that the backend no longer emits unnecessary vector
3027 // insert instructions immediately after SSE scalar fp instructions
3028 // like addss or mulss.
3029 //
3030 // For example, given the following code:
3031 //   __m128 foo(__m128 A, __m128 B) {
3032 //     A[0] += B[0];
3033 //     return A;
3034 //   }
3035 //
3036 // previously we generated:
3037 //   addss %xmm0, %xmm1
3038 //   movss %xmm1, %xmm0
3039 //
3040 // we now generate:
3041 //   addss %xmm1, %xmm0
3042
3043 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3044                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3045                     FR32:$src))))),
3046           (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3047 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3048                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3049                     FR32:$src))))),
3050           (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3051 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3052                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3053                     FR32:$src))))),
3054           (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3055 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3056                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3057                     FR32:$src))))),
3058           (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3059
3060 let Predicates = [HasSSE2] in {
3061   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3062
3063   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3064                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3065                       FR64:$src))))),
3066             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3067   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3068                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3069                       FR64:$src))))),
3070             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3071   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3072                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3073                       FR64:$src))))),
3074             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3075   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3076                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3077                       FR64:$src))))),
3078             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3079 }
3080
3081 let Predicates = [UseSSE41] in {
3082   // If the subtarget has SSE4.1 but not AVX, the vector insert
3083   // instruction is lowered into a X86insrtps rather than a X86Movss.
3084   // When selecting SSE scalar single-precision fp arithmetic instructions,
3085   // make sure that we correctly match the X86insrtps.
3086
3087   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3088                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3089                     FR32:$src))), (iPTR 0))),
3090             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3091   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3092                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3093                     FR32:$src))), (iPTR 0))),
3094             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3095   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3096                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3097                     FR32:$src))), (iPTR 0))),
3098             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3099   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3100                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3101                     FR32:$src))), (iPTR 0))),
3102             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3103 }
3104
3105 let AddedComplexity = 20, Predicates = [HasAVX] in {
3106   // The following patterns select AVX Scalar single/double precision fp
3107   // arithmetic instructions.
3108   // The 'AddedComplexity' is required to give them higher priority over
3109   // the equivalent SSE/SSE2 patterns.
3110
3111   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3112                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3113                       FR64:$src))))),
3114             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3115   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3116                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3117                       FR64:$src))))),
3118             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3119   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3120                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3121                       FR64:$src))))),
3122             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3123   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3124                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3125                       FR64:$src))))),
3126             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3127   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3128                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3129                        FR32:$src))), (iPTR 0))),
3130             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3131   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3132                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3133                        FR32:$src))), (iPTR 0))),
3134             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3135   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3136                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3137                        FR32:$src))), (iPTR 0))),
3138             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3139   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3140                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3141                        FR32:$src))), (iPTR 0))),
3142             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3143 }
3144
3145 /// Unop Arithmetic
3146 /// In addition, we also have a special variant of the scalar form here to
3147 /// represent the associated intrinsic operation.  This form is unlike the
3148 /// plain scalar form, in that it takes an entire vector (instead of a
3149 /// scalar) and leaves the top elements undefined.
3150 ///
3151 /// And, we have a special variant form for a full-vector intrinsic form.
3152
3153 let Sched = WriteFSqrt in {
3154 def SSE_SQRTPS : OpndItins<
3155   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3156 >;
3157
3158 def SSE_SQRTSS : OpndItins<
3159   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3160 >;
3161
3162 def SSE_SQRTPD : OpndItins<
3163   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3164 >;
3165
3166 def SSE_SQRTSD : OpndItins<
3167   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3168 >;
3169 }
3170
3171 let Sched = WriteFRcp in {
3172 def SSE_RCPP : OpndItins<
3173   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3174 >;
3175
3176 def SSE_RCPS : OpndItins<
3177   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3178 >;
3179 }
3180
3181 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3182 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3183                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3184 let Predicates = [HasAVX], hasSideEffects = 0 in {
3185   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3186                       (ins FR32:$src1, FR32:$src2),
3187                       !strconcat("v", OpcodeStr,
3188                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3189                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3190   let mayLoad = 1 in {
3191   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3192                       (ins FR32:$src1,f32mem:$src2),
3193                       !strconcat("v", OpcodeStr,
3194                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3195                       []>, VEX_4V, VEX_LIG,
3196                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3197   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3198                       (ins VR128:$src1, ssmem:$src2),
3199                       !strconcat("v", OpcodeStr,
3200                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3201                       []>, VEX_4V, VEX_LIG,
3202                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3203   }
3204 }
3205
3206   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3207                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3208                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3209   // For scalar unary operations, fold a load into the operation
3210   // only in OptForSize mode. It eliminates an instruction, but it also
3211   // eliminates a whole-register clobber (the load), so it introduces a
3212   // partial register update condition.
3213   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3214                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3215                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3216             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3217   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3218                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3219                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3220                 Sched<[itins.Sched]>;
3221   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3222                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3223                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3224                 Sched<[itins.Sched.Folded]>;
3225 }
3226
3227 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3228 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3229                            OpndItins itins> {
3230 let Predicates = [HasAVX], hasSideEffects = 0 in {
3231   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3232                        (ins FR32:$src1, FR32:$src2),
3233                        !strconcat("v", OpcodeStr,
3234                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3235                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3236   let mayLoad = 1 in {
3237   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3238                       (ins FR32:$src1,f32mem:$src2),
3239                       !strconcat("v", OpcodeStr,
3240                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3241                       []>, VEX_4V, VEX_LIG,
3242                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3243   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3244                       (ins VR128:$src1, ssmem:$src2),
3245                       !strconcat("v", OpcodeStr,
3246                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3247                       []>, VEX_4V, VEX_LIG,
3248                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3249   }
3250 }
3251
3252   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3253                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3254                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3255   // For scalar unary operations, fold a load into the operation
3256   // only in OptForSize mode. It eliminates an instruction, but it also
3257   // eliminates a whole-register clobber (the load), so it introduces a
3258   // partial register update condition.
3259   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3260                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3261                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3262             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3263   let Constraints = "$src1 = $dst" in {
3264     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3265                       (ins VR128:$src1, VR128:$src2),
3266                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3267                       [], itins.rr>, Sched<[itins.Sched]>;
3268     let mayLoad = 1, hasSideEffects = 0 in
3269     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3270                       (ins VR128:$src1, ssmem:$src2),
3271                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3272                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3273   }
3274 }
3275
3276 /// sse1_fp_unop_p - SSE1 unops in packed form.
3277 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3278                           OpndItins itins> {
3279 let Predicates = [HasAVX] in {
3280   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3281                        !strconcat("v", OpcodeStr,
3282                                   "ps\t{$src, $dst|$dst, $src}"),
3283                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3284                        itins.rr>, VEX, Sched<[itins.Sched]>;
3285   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3286                        !strconcat("v", OpcodeStr,
3287                                   "ps\t{$src, $dst|$dst, $src}"),
3288                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3289                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3290   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3291                         !strconcat("v", OpcodeStr,
3292                                    "ps\t{$src, $dst|$dst, $src}"),
3293                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3294                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3295   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3296                         !strconcat("v", OpcodeStr,
3297                                    "ps\t{$src, $dst|$dst, $src}"),
3298                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3299                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3300 }
3301
3302   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3303                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3304                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3305             Sched<[itins.Sched]>;
3306   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3307                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3308                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3309             Sched<[itins.Sched.Folded]>;
3310 }
3311
3312 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3313 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3314                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3315                               OpndItins itins> {
3316 let Predicates = [HasAVX] in {
3317   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3318                            !strconcat("v", OpcodeStr,
3319                                       "ps\t{$src, $dst|$dst, $src}"),
3320                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3321                            itins.rr>, VEX, Sched<[itins.Sched]>;
3322   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3323                           !strconcat("v", OpcodeStr,
3324                           "ps\t{$src, $dst|$dst, $src}"),
3325                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3326                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3327   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3328                             !strconcat("v", OpcodeStr,
3329                                        "ps\t{$src, $dst|$dst, $src}"),
3330                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3331                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3332   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3333                           (ins f256mem:$src),
3334                           !strconcat("v", OpcodeStr,
3335                                     "ps\t{$src, $dst|$dst, $src}"),
3336                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3337                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3338 }
3339
3340   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3341                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3342                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3343                     itins.rr>, Sched<[itins.Sched]>;
3344   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3345                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3346                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3347                     itins.rm>, Sched<[itins.Sched.Folded]>;
3348 }
3349
3350 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3351 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3352                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3353 let Predicates = [HasAVX], hasSideEffects = 0 in {
3354   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3355                       (ins FR64:$src1, FR64:$src2),
3356                       !strconcat("v", OpcodeStr,
3357                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3358                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3359   let mayLoad = 1 in {
3360   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3361                       (ins FR64:$src1,f64mem:$src2),
3362                       !strconcat("v", OpcodeStr,
3363                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3364                       []>, VEX_4V, VEX_LIG,
3365                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3366   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3367                       (ins VR128:$src1, sdmem:$src2),
3368                       !strconcat("v", OpcodeStr,
3369                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3370                       []>, VEX_4V, VEX_LIG,
3371                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3372   }
3373 }
3374
3375   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3376                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3377                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3378             Sched<[itins.Sched]>;
3379   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3380   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3381                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3382                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3383             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3384   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3385                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3386                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3387                 Sched<[itins.Sched]>;
3388   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3389                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3390                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3391                 Sched<[itins.Sched.Folded]>;
3392 }
3393
3394 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3395 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3396                           SDNode OpNode, OpndItins itins> {
3397 let Predicates = [HasAVX] in {
3398   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3399                        !strconcat("v", OpcodeStr,
3400                                   "pd\t{$src, $dst|$dst, $src}"),
3401                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3402                        itins.rr>, VEX, Sched<[itins.Sched]>;
3403   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3404                        !strconcat("v", OpcodeStr,
3405                                   "pd\t{$src, $dst|$dst, $src}"),
3406                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3407                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3408   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3409                         !strconcat("v", OpcodeStr,
3410                                    "pd\t{$src, $dst|$dst, $src}"),
3411                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3412                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3413   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3414                         !strconcat("v", OpcodeStr,
3415                                    "pd\t{$src, $dst|$dst, $src}"),
3416                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3417                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3418 }
3419
3420   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3421               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3422               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3423             Sched<[itins.Sched]>;
3424   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3425                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3426                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3427             Sched<[itins.Sched.Folded]>;
3428 }
3429
3430 // Square root.
3431 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3432                             SSE_SQRTSS>,
3433              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3434              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3435                             SSE_SQRTSD>,
3436              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3437
3438 // Reciprocal approximations. Note that these typically require refinement
3439 // in order to obtain suitable precision.
3440 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3441              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3442              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3443                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3444 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3445              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3446              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3447                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3448
3449 let Predicates = [UseAVX] in {
3450   def : Pat<(f32 (fsqrt FR32:$src)),
3451             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3452   def : Pat<(f32 (fsqrt (load addr:$src))),
3453             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3454             Requires<[HasAVX, OptForSize]>;
3455   def : Pat<(f64 (fsqrt FR64:$src)),
3456             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3457   def : Pat<(f64 (fsqrt (load addr:$src))),
3458             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3459             Requires<[HasAVX, OptForSize]>;
3460
3461   def : Pat<(f32 (X86frsqrt FR32:$src)),
3462             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3463   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3464             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3465             Requires<[HasAVX, OptForSize]>;
3466
3467   def : Pat<(f32 (X86frcp FR32:$src)),
3468             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3469   def : Pat<(f32 (X86frcp (load addr:$src))),
3470             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3471             Requires<[HasAVX, OptForSize]>;
3472 }
3473 let Predicates = [UseAVX] in {
3474   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3475             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3476                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3477                               VR128)>;
3478   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3479             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3480
3481   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3482             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3483                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3484                               VR128)>;
3485   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3486             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3487 }
3488
3489 let Predicates = [HasAVX] in {
3490   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3491             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3492                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3493                               VR128)>;
3494   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3495             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3496
3497   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3498             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3499                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3500                               VR128)>;
3501   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3502             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3503 }
3504
3505 // Reciprocal approximations. Note that these typically require refinement
3506 // in order to obtain suitable precision.
3507 let Predicates = [UseSSE1] in {
3508   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3509             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3510   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3511             (RCPSSr_Int VR128:$src, VR128:$src)>;
3512 }
3513
3514 // There is no f64 version of the reciprocal approximation instructions.
3515
3516 //===----------------------------------------------------------------------===//
3517 // SSE 1 & 2 - Non-temporal stores
3518 //===----------------------------------------------------------------------===//
3519
3520 let AddedComplexity = 400 in { // Prefer non-temporal versions
3521 let SchedRW = [WriteStore] in {
3522 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3523                      (ins f128mem:$dst, VR128:$src),
3524                      "movntps\t{$src, $dst|$dst, $src}",
3525                      [(alignednontemporalstore (v4f32 VR128:$src),
3526                                                addr:$dst)],
3527                                                IIC_SSE_MOVNT>, VEX;
3528 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3529                      (ins f128mem:$dst, VR128:$src),
3530                      "movntpd\t{$src, $dst|$dst, $src}",
3531                      [(alignednontemporalstore (v2f64 VR128:$src),
3532                                                addr:$dst)],
3533                                                IIC_SSE_MOVNT>, VEX;
3534
3535 let ExeDomain = SSEPackedInt in
3536 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3537                          (ins f128mem:$dst, VR128:$src),
3538                          "movntdq\t{$src, $dst|$dst, $src}",
3539                          [(alignednontemporalstore (v2i64 VR128:$src),
3540                                                    addr:$dst)],
3541                                                    IIC_SSE_MOVNT>, VEX;
3542
3543 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3544                      (ins f256mem:$dst, VR256:$src),
3545                      "movntps\t{$src, $dst|$dst, $src}",
3546                      [(alignednontemporalstore (v8f32 VR256:$src),
3547                                                addr:$dst)],
3548                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3549 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3550                      (ins f256mem:$dst, VR256:$src),
3551                      "movntpd\t{$src, $dst|$dst, $src}",
3552                      [(alignednontemporalstore (v4f64 VR256:$src),
3553                                                addr:$dst)],
3554                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3555 let ExeDomain = SSEPackedInt in
3556 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3557                     (ins f256mem:$dst, VR256:$src),
3558                     "movntdq\t{$src, $dst|$dst, $src}",
3559                     [(alignednontemporalstore (v4i64 VR256:$src),
3560                                               addr:$dst)],
3561                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3562
3563 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3564                     "movntps\t{$src, $dst|$dst, $src}",
3565                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3566                     IIC_SSE_MOVNT>;
3567 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3568                     "movntpd\t{$src, $dst|$dst, $src}",
3569                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3570                     IIC_SSE_MOVNT>;
3571
3572 let ExeDomain = SSEPackedInt in
3573 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3574                     "movntdq\t{$src, $dst|$dst, $src}",
3575                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3576                     IIC_SSE_MOVNT>;
3577
3578 // There is no AVX form for instructions below this point
3579 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3580                  "movnti{l}\t{$src, $dst|$dst, $src}",
3581                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3582                  IIC_SSE_MOVNT>,
3583                TB, Requires<[HasSSE2]>;
3584 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3585                      "movnti{q}\t{$src, $dst|$dst, $src}",
3586                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3587                      IIC_SSE_MOVNT>,
3588                   TB, Requires<[HasSSE2]>;
3589 } // SchedRW = [WriteStore]
3590
3591 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3592           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3593
3594 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3595           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3596 } // AddedComplexity
3597
3598 //===----------------------------------------------------------------------===//
3599 // SSE 1 & 2 - Prefetch and memory fence
3600 //===----------------------------------------------------------------------===//
3601
3602 // Prefetch intrinsic.
3603 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3604 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3605     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3606     IIC_SSE_PREFETCH>, TB;
3607 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3608     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3609     IIC_SSE_PREFETCH>, TB;
3610 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3611     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3612     IIC_SSE_PREFETCH>, TB;
3613 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3614     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3615     IIC_SSE_PREFETCH>, TB;
3616 }
3617
3618 // FIXME: How should these memory instructions be modeled?
3619 let SchedRW = [WriteLoad] in {
3620 // Flush cache
3621 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3622                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3623                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3624
3625 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3626 // was introduced with SSE2, it's backward compatible.
3627 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3628               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3629               REP, Requires<[HasSSE2]>;
3630
3631 // Load, store, and memory fence
3632 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3633                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3634                TB, Requires<[HasSSE1]>;
3635 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3636                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3637                TB, Requires<[HasSSE2]>;
3638 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3639                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3640                TB, Requires<[HasSSE2]>;
3641 } // SchedRW
3642
3643 def : Pat<(X86SFence), (SFENCE)>;
3644 def : Pat<(X86LFence), (LFENCE)>;
3645 def : Pat<(X86MFence), (MFENCE)>;
3646
3647 //===----------------------------------------------------------------------===//
3648 // SSE 1 & 2 - Load/Store XCSR register
3649 //===----------------------------------------------------------------------===//
3650
3651 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3652                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3653                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3654 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3655                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3656                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3657
3658 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3659                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3660                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3661 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3662                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3663                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3664
3665 //===---------------------------------------------------------------------===//
3666 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3667 //===---------------------------------------------------------------------===//
3668
3669 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3670
3671 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3672 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3673                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3674                     VEX;
3675 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3676                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3677                     VEX, VEX_L;
3678 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3679                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3680                     VEX;
3681 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3682                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3683                     VEX, VEX_L;
3684 }
3685
3686 // For Disassembler
3687 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
3688 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3689                         "movdqa\t{$src, $dst|$dst, $src}", [],
3690                         IIC_SSE_MOVA_P_RR>,
3691                         VEX;
3692 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3693                         "movdqa\t{$src, $dst|$dst, $src}", [],
3694                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3695 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3696                         "movdqu\t{$src, $dst|$dst, $src}", [],
3697                         IIC_SSE_MOVU_P_RR>,
3698                         VEX;
3699 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3700                         "movdqu\t{$src, $dst|$dst, $src}", [],
3701                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3702 }
3703
3704 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3705     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3706 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3707                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3708                    VEX;
3709 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3710                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3711                    VEX, VEX_L;
3712 let Predicates = [HasAVX] in {
3713   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3714                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3715                     XS, VEX;
3716   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3717                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3718                     XS, VEX, VEX_L;
3719 }
3720 }
3721
3722 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3723 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3724                      (ins i128mem:$dst, VR128:$src),
3725                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3726                      VEX;
3727 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3728                      (ins i256mem:$dst, VR256:$src),
3729                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3730                      VEX, VEX_L;
3731 let Predicates = [HasAVX] in {
3732 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3733                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3734                   XS, VEX;
3735 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3736                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3737                   XS, VEX, VEX_L;
3738 }
3739 }
3740
3741 let SchedRW = [WriteMove] in {
3742 let neverHasSideEffects = 1 in
3743 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3744                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3745
3746 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3747                    "movdqu\t{$src, $dst|$dst, $src}",
3748                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3749
3750 // For Disassembler
3751 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3752 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3753                        "movdqa\t{$src, $dst|$dst, $src}", [],
3754                        IIC_SSE_MOVA_P_RR>;
3755
3756 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3757                        "movdqu\t{$src, $dst|$dst, $src}",
3758                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3759 }
3760 } // SchedRW
3761
3762 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3763     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3764 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3765                    "movdqa\t{$src, $dst|$dst, $src}",
3766                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3767                    IIC_SSE_MOVA_P_RM>;
3768 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3769                    "movdqu\t{$src, $dst|$dst, $src}",
3770                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3771                    IIC_SSE_MOVU_P_RM>,
3772                  XS, Requires<[UseSSE2]>;
3773 }
3774
3775 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3776 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3777                    "movdqa\t{$src, $dst|$dst, $src}",
3778                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3779                    IIC_SSE_MOVA_P_MR>;
3780 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3781                    "movdqu\t{$src, $dst|$dst, $src}",
3782                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3783                    IIC_SSE_MOVU_P_MR>,
3784                  XS, Requires<[UseSSE2]>;
3785 }
3786
3787 } // ExeDomain = SSEPackedInt
3788
3789 let Predicates = [HasAVX] in {
3790   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3791             (VMOVDQUmr addr:$dst, VR128:$src)>;
3792   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3793             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3794 }
3795 let Predicates = [UseSSE2] in
3796 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3797           (MOVDQUmr addr:$dst, VR128:$src)>;
3798
3799 //===---------------------------------------------------------------------===//
3800 // SSE2 - Packed Integer Arithmetic Instructions
3801 //===---------------------------------------------------------------------===//
3802
3803 let Sched = WriteVecIMul in
3804 def SSE_PMADD : OpndItins<
3805   IIC_SSE_PMADD, IIC_SSE_PMADD
3806 >;
3807
3808 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3809
3810 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3811                             RegisterClass RC, PatFrag memop_frag,
3812                             X86MemOperand x86memop,
3813                             OpndItins itins,
3814                             bit IsCommutable = 0,
3815                             bit Is2Addr = 1> {
3816   let isCommutable = IsCommutable in
3817   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3818        (ins RC:$src1, RC:$src2),
3819        !if(Is2Addr,
3820            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3821            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3822        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3823       Sched<[itins.Sched]>;
3824   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3825        (ins RC:$src1, x86memop:$src2),
3826        !if(Is2Addr,
3827            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3828            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3829        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3830        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3831 }
3832
3833 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3834                              Intrinsic IntId256, OpndItins itins,
3835                              bit IsCommutable = 0> {
3836 let Predicates = [HasAVX] in
3837   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3838                                  VR128, loadv2i64, i128mem, itins,
3839                                  IsCommutable, 0>, VEX_4V;
3840
3841 let Constraints = "$src1 = $dst" in
3842   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3843                                i128mem, itins, IsCommutable, 1>;
3844
3845 let Predicates = [HasAVX2] in
3846   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3847                                    VR256, loadv4i64, i256mem, itins,
3848                                    IsCommutable, 0>, VEX_4V, VEX_L;
3849 }
3850
3851 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3852                          string OpcodeStr, SDNode OpNode,
3853                          SDNode OpNode2, RegisterClass RC,
3854                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3855                          ShiftOpndItins itins,
3856                          bit Is2Addr = 1> {
3857   // src2 is always 128-bit
3858   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3859        (ins RC:$src1, VR128:$src2),
3860        !if(Is2Addr,
3861            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3862            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3863        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3864         itins.rr>, Sched<[WriteVecShift]>;
3865   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3866        (ins RC:$src1, i128mem:$src2),
3867        !if(Is2Addr,
3868            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3869            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3870        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3871                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3872       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3873   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3874        (ins RC:$src1, i8imm:$src2),
3875        !if(Is2Addr,
3876            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3877            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3878        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3879        Sched<[WriteVecShift]>;
3880 }
3881
3882 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3883 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3884                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3885                          PatFrag memop_frag, X86MemOperand x86memop,
3886                          OpndItins itins,
3887                          bit IsCommutable = 0, bit Is2Addr = 1> {
3888   let isCommutable = IsCommutable in
3889   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3890        (ins RC:$src1, RC:$src2),
3891        !if(Is2Addr,
3892            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3893            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3894        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3895        Sched<[itins.Sched]>;
3896   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3897        (ins RC:$src1, x86memop:$src2),
3898        !if(Is2Addr,
3899            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3900            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3901        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3902                                      (bitconvert (memop_frag addr:$src2)))))]>,
3903        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3904 }
3905 } // ExeDomain = SSEPackedInt
3906
3907 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3908                              SSE_INTALU_ITINS_P, 1>;
3909 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3910                              SSE_INTALU_ITINS_P, 1>;
3911 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3912                              SSE_INTALU_ITINS_P, 1>;
3913 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3914                              SSE_INTALUQ_ITINS_P, 1>;
3915 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3916                              SSE_INTMUL_ITINS_P, 1>;
3917 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3918                              SSE_INTALU_ITINS_P, 0>;
3919 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3920                              SSE_INTALU_ITINS_P, 0>;
3921 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3922                              SSE_INTALU_ITINS_P, 0>;
3923 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3924                              SSE_INTALUQ_ITINS_P, 0>;
3925 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3926                              SSE_INTALU_ITINS_P, 0>;
3927 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3928                              SSE_INTALU_ITINS_P, 0>;
3929 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3930                              SSE_INTALU_ITINS_P, 1>;
3931 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3932                              SSE_INTALU_ITINS_P, 1>;
3933 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3934                              SSE_INTALU_ITINS_P, 1>;
3935 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3936                              SSE_INTALU_ITINS_P, 1>;
3937
3938 // Intrinsic forms
3939 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3940                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3941 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3942                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3943 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3944                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3945 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3946                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3947 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3948                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3949 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3950                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3951 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3952                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3953 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3954                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3955 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3956                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3957 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3958                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3959 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3960                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3961 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3962                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
3963
3964 let Predicates = [HasAVX] in
3965 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3966                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3967                               VEX_4V;
3968 let Predicates = [HasAVX2] in
3969 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3970                                VR256, loadv4i64, i256mem,
3971                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3972 let Constraints = "$src1 = $dst" in
3973 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3974                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3975
3976 //===---------------------------------------------------------------------===//
3977 // SSE2 - Packed Integer Logical Instructions
3978 //===---------------------------------------------------------------------===//
3979
3980 let Predicates = [HasAVX] in {
3981 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3982                             VR128, v8i16, v8i16, bc_v8i16,
3983                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3984 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3985                             VR128, v4i32, v4i32, bc_v4i32,
3986                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3987 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3988                             VR128, v2i64, v2i64, bc_v2i64,
3989                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3990
3991 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3992                             VR128, v8i16, v8i16, bc_v8i16,
3993                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3994 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3995                             VR128, v4i32, v4i32, bc_v4i32,
3996                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3997 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3998                             VR128, v2i64, v2i64, bc_v2i64,
3999                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4000
4001 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4002                             VR128, v8i16, v8i16, bc_v8i16,
4003                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4004 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4005                             VR128, v4i32, v4i32, bc_v4i32,
4006                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4007
4008 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4009   // 128-bit logical shifts.
4010   def VPSLLDQri : PDIi8<0x73, MRM7r,
4011                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4012                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4013                     [(set VR128:$dst,
4014                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4015                     VEX_4V;
4016   def VPSRLDQri : PDIi8<0x73, MRM3r,
4017                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4018                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4019                     [(set VR128:$dst,
4020                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4021                     VEX_4V;
4022   // PSRADQri doesn't exist in SSE[1-3].
4023 }
4024 } // Predicates = [HasAVX]
4025
4026 let Predicates = [HasAVX2] in {
4027 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4028                              VR256, v16i16, v8i16, bc_v8i16,
4029                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4030 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4031                              VR256, v8i32, v4i32, bc_v4i32,
4032                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4033 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4034                              VR256, v4i64, v2i64, bc_v2i64,
4035                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4036
4037 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4038                              VR256, v16i16, v8i16, bc_v8i16,
4039                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4040 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4041                              VR256, v8i32, v4i32, bc_v4i32,
4042                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4043 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4044                              VR256, v4i64, v2i64, bc_v2i64,
4045                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4046
4047 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4048                              VR256, v16i16, v8i16, bc_v8i16,
4049                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4050 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4051                              VR256, v8i32, v4i32, bc_v4i32,
4052                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4053
4054 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4055   // 256-bit logical shifts.
4056   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4057                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4058                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4059                     [(set VR256:$dst,
4060                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4061                     VEX_4V, VEX_L;
4062   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4063                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4064                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4065                     [(set VR256:$dst,
4066                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4067                     VEX_4V, VEX_L;
4068   // PSRADQYri doesn't exist in SSE[1-3].
4069 }
4070 } // Predicates = [HasAVX2]
4071
4072 let Constraints = "$src1 = $dst" in {
4073 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4074                            VR128, v8i16, v8i16, bc_v8i16,
4075                            SSE_INTSHIFT_ITINS_P>;
4076 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4077                            VR128, v4i32, v4i32, bc_v4i32,
4078                            SSE_INTSHIFT_ITINS_P>;
4079 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4080                            VR128, v2i64, v2i64, bc_v2i64,
4081                            SSE_INTSHIFT_ITINS_P>;
4082
4083 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4084                            VR128, v8i16, v8i16, bc_v8i16,
4085                            SSE_INTSHIFT_ITINS_P>;
4086 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4087                            VR128, v4i32, v4i32, bc_v4i32,
4088                            SSE_INTSHIFT_ITINS_P>;
4089 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4090                            VR128, v2i64, v2i64, bc_v2i64,
4091                            SSE_INTSHIFT_ITINS_P>;
4092
4093 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4094                            VR128, v8i16, v8i16, bc_v8i16,
4095                            SSE_INTSHIFT_ITINS_P>;
4096 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4097                            VR128, v4i32, v4i32, bc_v4i32,
4098                            SSE_INTSHIFT_ITINS_P>;
4099
4100 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4101   // 128-bit logical shifts.
4102   def PSLLDQri : PDIi8<0x73, MRM7r,
4103                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4104                        "pslldq\t{$src2, $dst|$dst, $src2}",
4105                        [(set VR128:$dst,
4106                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4107                          IIC_SSE_INTSHDQ_P_RI>;
4108   def PSRLDQri : PDIi8<0x73, MRM3r,
4109                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4110                        "psrldq\t{$src2, $dst|$dst, $src2}",
4111                        [(set VR128:$dst,
4112                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4113                          IIC_SSE_INTSHDQ_P_RI>;
4114   // PSRADQri doesn't exist in SSE[1-3].
4115 }
4116 } // Constraints = "$src1 = $dst"
4117
4118 let Predicates = [HasAVX] in {
4119   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4120             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4121   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4122             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4123   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4124             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4125
4126   // Shift up / down and insert zero's.
4127   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4128             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4129   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4130             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4131 }
4132
4133 let Predicates = [HasAVX2] in {
4134   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4135             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4136   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4137             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4138 }
4139
4140 let Predicates = [UseSSE2] in {
4141   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4142             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4143   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4144             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4145   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4146             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4147
4148   // Shift up / down and insert zero's.
4149   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4150             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4151   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4152             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4153 }
4154
4155 //===---------------------------------------------------------------------===//
4156 // SSE2 - Packed Integer Comparison Instructions
4157 //===---------------------------------------------------------------------===//
4158
4159 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4160                              SSE_INTALU_ITINS_P, 1>;
4161 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4162                              SSE_INTALU_ITINS_P, 1>;
4163 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4164                              SSE_INTALU_ITINS_P, 1>;
4165 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4166                              SSE_INTALU_ITINS_P, 0>;
4167 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4168                              SSE_INTALU_ITINS_P, 0>;
4169 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4170                              SSE_INTALU_ITINS_P, 0>;
4171
4172 //===---------------------------------------------------------------------===//
4173 // SSE2 - Packed Integer Pack Instructions
4174 //===---------------------------------------------------------------------===//
4175
4176 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4177                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4178 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4179                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4180 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4181                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4182
4183 //===---------------------------------------------------------------------===//
4184 // SSE2 - Packed Integer Shuffle Instructions
4185 //===---------------------------------------------------------------------===//
4186
4187 let ExeDomain = SSEPackedInt in {
4188 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4189                          SDNode OpNode> {
4190 let Predicates = [HasAVX] in {
4191   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4192                       (ins VR128:$src1, i8imm:$src2),
4193                       !strconcat("v", OpcodeStr,
4194                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4195                       [(set VR128:$dst,
4196                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4197                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4198   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4199                       (ins i128mem:$src1, i8imm:$src2),
4200                       !strconcat("v", OpcodeStr,
4201                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4202                      [(set VR128:$dst,
4203                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4204                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4205                   Sched<[WriteShuffleLd]>;
4206 }
4207
4208 let Predicates = [HasAVX2] in {
4209   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4210                        (ins VR256:$src1, i8imm:$src2),
4211                        !strconcat("v", OpcodeStr,
4212                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4213                        [(set VR256:$dst,
4214                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4215                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4216   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4217                        (ins i256mem:$src1, i8imm:$src2),
4218                        !strconcat("v", OpcodeStr,
4219                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4220                       [(set VR256:$dst,
4221                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4222                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4223                    Sched<[WriteShuffleLd]>;
4224 }
4225
4226 let Predicates = [UseSSE2] in {
4227   def ri : Ii8<0x70, MRMSrcReg,
4228                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4229                !strconcat(OpcodeStr,
4230                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4231                 [(set VR128:$dst,
4232                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4233                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4234   def mi : Ii8<0x70, MRMSrcMem,
4235                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4236                !strconcat(OpcodeStr,
4237                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4238                 [(set VR128:$dst,
4239                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4240                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4241            Sched<[WriteShuffleLd]>;
4242 }
4243 }
4244 } // ExeDomain = SSEPackedInt
4245
4246 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4247 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4248 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4249
4250 let Predicates = [HasAVX] in {
4251   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4252             (VPSHUFDmi addr:$src1, imm:$imm)>;
4253   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4254             (VPSHUFDri VR128:$src1, imm:$imm)>;
4255 }
4256
4257 let Predicates = [UseSSE2] in {
4258   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4259             (PSHUFDmi addr:$src1, imm:$imm)>;
4260   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4261             (PSHUFDri VR128:$src1, imm:$imm)>;
4262 }
4263
4264 //===---------------------------------------------------------------------===//
4265 // SSE2 - Packed Integer Unpack Instructions
4266 //===---------------------------------------------------------------------===//
4267
4268 let ExeDomain = SSEPackedInt in {
4269 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4270                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4271   def rr : PDI<opc, MRMSrcReg,
4272       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4273       !if(Is2Addr,
4274           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4275           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4276       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4277       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4278   def rm : PDI<opc, MRMSrcMem,
4279       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4280       !if(Is2Addr,
4281           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4282           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4283       [(set VR128:$dst, (OpNode VR128:$src1,
4284                                   (bc_frag (memopv2i64
4285                                                addr:$src2))))],
4286                                                IIC_SSE_UNPCK>,
4287       Sched<[WriteShuffleLd, ReadAfterLd]>;
4288 }
4289
4290 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4291                          SDNode OpNode, PatFrag bc_frag> {
4292   def Yrr : PDI<opc, MRMSrcReg,
4293       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4294       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4295       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4296       Sched<[WriteShuffle]>;
4297   def Yrm : PDI<opc, MRMSrcMem,
4298       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4299       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4300       [(set VR256:$dst, (OpNode VR256:$src1,
4301                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4302       Sched<[WriteShuffleLd, ReadAfterLd]>;
4303 }
4304
4305 let Predicates = [HasAVX] in {
4306   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4307                                  bc_v16i8, 0>, VEX_4V;
4308   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4309                                  bc_v8i16, 0>, VEX_4V;
4310   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4311                                  bc_v4i32, 0>, VEX_4V;
4312   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4313                                  bc_v2i64, 0>, VEX_4V;
4314
4315   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4316                                  bc_v16i8, 0>, VEX_4V;
4317   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4318                                  bc_v8i16, 0>, VEX_4V;
4319   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4320                                  bc_v4i32, 0>, VEX_4V;
4321   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4322                                  bc_v2i64, 0>, VEX_4V;
4323 }
4324
4325 let Predicates = [HasAVX2] in {
4326   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4327                                    bc_v32i8>, VEX_4V, VEX_L;
4328   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4329                                    bc_v16i16>, VEX_4V, VEX_L;
4330   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4331                                    bc_v8i32>, VEX_4V, VEX_L;
4332   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4333                                    bc_v4i64>, VEX_4V, VEX_L;
4334
4335   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4336                                    bc_v32i8>, VEX_4V, VEX_L;
4337   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4338                                    bc_v16i16>, VEX_4V, VEX_L;
4339   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4340                                    bc_v8i32>, VEX_4V, VEX_L;
4341   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4342                                    bc_v4i64>, VEX_4V, VEX_L;
4343 }
4344
4345 let Constraints = "$src1 = $dst" in {
4346   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4347                                 bc_v16i8>;
4348   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4349                                 bc_v8i16>;
4350   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4351                                 bc_v4i32>;
4352   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4353                                 bc_v2i64>;
4354
4355   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4356                                 bc_v16i8>;
4357   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4358                                 bc_v8i16>;
4359   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4360                                 bc_v4i32>;
4361   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4362                                 bc_v2i64>;
4363 }
4364 } // ExeDomain = SSEPackedInt
4365
4366 //===---------------------------------------------------------------------===//
4367 // SSE2 - Packed Integer Extract and Insert
4368 //===---------------------------------------------------------------------===//
4369
4370 let ExeDomain = SSEPackedInt in {
4371 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4372   def rri : Ii8<0xC4, MRMSrcReg,
4373        (outs VR128:$dst), (ins VR128:$src1,
4374         GR32orGR64:$src2, i32i8imm:$src3),
4375        !if(Is2Addr,
4376            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4377            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4378        [(set VR128:$dst,
4379          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4380        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4381   def rmi : Ii8<0xC4, MRMSrcMem,
4382                        (outs VR128:$dst), (ins VR128:$src1,
4383                         i16mem:$src2, i32i8imm:$src3),
4384        !if(Is2Addr,
4385            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4386            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4387        [(set VR128:$dst,
4388          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4389                     imm:$src3))], IIC_SSE_PINSRW>,
4390        Sched<[WriteShuffleLd, ReadAfterLd]>;
4391 }
4392
4393 // Extract
4394 let Predicates = [HasAVX] in
4395 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4396                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4397                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4398                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4399                                             imm:$src2))]>, TB, OpSize, VEX,
4400                 Sched<[WriteShuffle]>;
4401 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4402                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4403                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4404                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4405                                             imm:$src2))], IIC_SSE_PEXTRW>,
4406                Sched<[WriteShuffleLd, ReadAfterLd]>;
4407
4408 // Insert
4409 let Predicates = [HasAVX] in
4410 defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4411
4412 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4413 defm PINSRW : sse2_pinsrw, TB, OpSize;
4414
4415 } // ExeDomain = SSEPackedInt
4416
4417 //===---------------------------------------------------------------------===//
4418 // SSE2 - Packed Mask Creation
4419 //===---------------------------------------------------------------------===//
4420
4421 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4422
4423 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4424            (ins VR128:$src),
4425            "pmovmskb\t{$src, $dst|$dst, $src}",
4426            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4427            IIC_SSE_MOVMSK>, VEX;
4428
4429 let Predicates = [HasAVX2] in {
4430 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4431            (ins VR256:$src),
4432            "pmovmskb\t{$src, $dst|$dst, $src}",
4433            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4434            VEX, VEX_L;
4435 }
4436
4437 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4438            "pmovmskb\t{$src, $dst|$dst, $src}",
4439            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4440            IIC_SSE_MOVMSK>;
4441
4442 } // ExeDomain = SSEPackedInt
4443
4444 //===---------------------------------------------------------------------===//
4445 // SSE2 - Conditional Store
4446 //===---------------------------------------------------------------------===//
4447
4448 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4449
4450 let Uses = [EDI], Predicates = [HasAVX,In32BitMode] in
4451 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4452            (ins VR128:$src, VR128:$mask),
4453            "maskmovdqu\t{$mask, $src|$src, $mask}",
4454            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4455            IIC_SSE_MASKMOV>, VEX;
4456 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4457 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4458            (ins VR128:$src, VR128:$mask),
4459            "maskmovdqu\t{$mask, $src|$src, $mask}",
4460            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4461            IIC_SSE_MASKMOV>, VEX;
4462
4463 let Uses = [EDI], Predicates = [UseSSE2,In32BitMode] in
4464 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4465            "maskmovdqu\t{$mask, $src|$src, $mask}",
4466            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4467            IIC_SSE_MASKMOV>;
4468 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4469 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4470            "maskmovdqu\t{$mask, $src|$src, $mask}",
4471            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4472            IIC_SSE_MASKMOV>;
4473
4474 } // ExeDomain = SSEPackedInt
4475
4476 //===---------------------------------------------------------------------===//
4477 // SSE2 - Move Doubleword
4478 //===---------------------------------------------------------------------===//
4479
4480 //===---------------------------------------------------------------------===//
4481 // Move Int Doubleword to Packed Double Int
4482 //
4483 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4484                       "movd\t{$src, $dst|$dst, $src}",
4485                       [(set VR128:$dst,
4486                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4487                         VEX, Sched<[WriteMove]>;
4488 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4489                       "movd\t{$src, $dst|$dst, $src}",
4490                       [(set VR128:$dst,
4491                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4492                         IIC_SSE_MOVDQ>,
4493                       VEX, Sched<[WriteLoad]>;
4494 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4495                         "movq\t{$src, $dst|$dst, $src}",
4496                         [(set VR128:$dst,
4497                           (v2i64 (scalar_to_vector GR64:$src)))],
4498                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4499 let isCodeGenOnly = 1 in
4500 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4501                        "movq\t{$src, $dst|$dst, $src}",
4502                        [(set FR64:$dst, (bitconvert GR64:$src))],
4503                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4504
4505 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4506                       "movd\t{$src, $dst|$dst, $src}",
4507                       [(set VR128:$dst,
4508                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4509                   Sched<[WriteMove]>;
4510 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4511                       "movd\t{$src, $dst|$dst, $src}",
4512                       [(set VR128:$dst,
4513                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4514                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4515 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4516                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4517                         [(set VR128:$dst,
4518                           (v2i64 (scalar_to_vector GR64:$src)))],
4519                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4520 let isCodeGenOnly = 1 in
4521 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4522                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4523                        [(set FR64:$dst, (bitconvert GR64:$src))],
4524                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4525
4526 //===---------------------------------------------------------------------===//
4527 // Move Int Doubleword to Single Scalar
4528 //
4529 let isCodeGenOnly = 1 in {
4530   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4531                         "movd\t{$src, $dst|$dst, $src}",
4532                         [(set FR32:$dst, (bitconvert GR32:$src))],
4533                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4534
4535   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4536                         "movd\t{$src, $dst|$dst, $src}",
4537                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4538                         IIC_SSE_MOVDQ>,
4539                         VEX, Sched<[WriteLoad]>;
4540   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4541                         "movd\t{$src, $dst|$dst, $src}",
4542                         [(set FR32:$dst, (bitconvert GR32:$src))],
4543                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4544
4545   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4546                         "movd\t{$src, $dst|$dst, $src}",
4547                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4548                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4549 }
4550
4551 //===---------------------------------------------------------------------===//
4552 // Move Packed Doubleword Int to Packed Double Int
4553 //
4554 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4555                        "movd\t{$src, $dst|$dst, $src}",
4556                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4557                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4558                     Sched<[WriteMove]>;
4559 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4560                        (ins i32mem:$dst, VR128:$src),
4561                        "movd\t{$src, $dst|$dst, $src}",
4562                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4563                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4564                                      VEX, Sched<[WriteLoad]>;
4565 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4566                        "movd\t{$src, $dst|$dst, $src}",
4567                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4568                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4569                    Sched<[WriteMove]>;
4570 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4571                        "movd\t{$src, $dst|$dst, $src}",
4572                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4573                                      (iPTR 0))), addr:$dst)],
4574                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4575
4576 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4577         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4578
4579 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4580         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4581
4582 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4583         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4584
4585 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4586         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4587
4588 //===---------------------------------------------------------------------===//
4589 // Move Packed Doubleword Int first element to Doubleword Int
4590 //
4591 let SchedRW = [WriteMove] in {
4592 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4593                           "movq\t{$src, $dst|$dst, $src}",
4594                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4595                                                            (iPTR 0)))],
4596                                                            IIC_SSE_MOVD_ToGP>,
4597                       VEX;
4598
4599 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4600                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4601                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4602                                                          (iPTR 0)))],
4603                                                          IIC_SSE_MOVD_ToGP>;
4604 } //SchedRW
4605
4606 //===---------------------------------------------------------------------===//
4607 // Bitcast FR64 <-> GR64
4608 //
4609 let isCodeGenOnly = 1 in {
4610   let Predicates = [UseAVX] in
4611   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4612                           "movq\t{$src, $dst|$dst, $src}",
4613                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4614                           VEX, Sched<[WriteLoad]>;
4615   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4616                            "movq\t{$src, $dst|$dst, $src}",
4617                            [(set GR64:$dst, (bitconvert FR64:$src))],
4618                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4619   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4620                            "movq\t{$src, $dst|$dst, $src}",
4621                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4622                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4623
4624   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4625                          "movq\t{$src, $dst|$dst, $src}",
4626                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4627                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4628   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4629                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4630                          [(set GR64:$dst, (bitconvert FR64:$src))],
4631                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4632   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4633                          "movq\t{$src, $dst|$dst, $src}",
4634                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4635                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4636 }
4637
4638 //===---------------------------------------------------------------------===//
4639 // Move Scalar Single to Double Int
4640 //
4641 let isCodeGenOnly = 1 in {
4642   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4643                         "movd\t{$src, $dst|$dst, $src}",
4644                         [(set GR32:$dst, (bitconvert FR32:$src))],
4645                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4646   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4647                         "movd\t{$src, $dst|$dst, $src}",
4648                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4649                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4650   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4651                         "movd\t{$src, $dst|$dst, $src}",
4652                         [(set GR32:$dst, (bitconvert FR32:$src))],
4653                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4654   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4655                         "movd\t{$src, $dst|$dst, $src}",
4656                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4657                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4658 }
4659
4660 //===---------------------------------------------------------------------===//
4661 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4662 //
4663 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4664 let AddedComplexity = 15 in {
4665 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4666                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4667                        [(set VR128:$dst, (v2i64 (X86vzmovl
4668                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4669                                       IIC_SSE_MOVDQ>,
4670                                       VEX, VEX_W;
4671 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4672                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4673                        [(set VR128:$dst, (v2i64 (X86vzmovl
4674                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4675                                       IIC_SSE_MOVDQ>;
4676 }
4677 } // isCodeGenOnly, SchedRW
4678
4679 let Predicates = [UseAVX] in {
4680   let AddedComplexity = 15 in
4681     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4682               (VMOVDI2PDIrr GR32:$src)>;
4683
4684   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4685   let AddedComplexity = 20 in {
4686     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4687               (VMOVDI2PDIrm addr:$src)>;
4688     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4689               (VMOVDI2PDIrm addr:$src)>;
4690     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4691               (VMOVDI2PDIrm addr:$src)>;
4692   }
4693   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4694   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4695                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4696             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4697   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4698                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4699             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4700 }
4701
4702 let Predicates = [UseSSE2] in {
4703   let AddedComplexity = 15 in
4704     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4705               (MOVDI2PDIrr GR32:$src)>;
4706
4707   let AddedComplexity = 20 in {
4708     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4709               (MOVDI2PDIrm addr:$src)>;
4710     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4711               (MOVDI2PDIrm addr:$src)>;
4712     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4713               (MOVDI2PDIrm addr:$src)>;
4714   }
4715 }
4716
4717 // These are the correct encodings of the instructions so that we know how to
4718 // read correct assembly, even though we continue to emit the wrong ones for
4719 // compatibility with Darwin's buggy assembler.
4720 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4721                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4722 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4723                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4724 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4725 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4726                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4727 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4728                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4729
4730 //===---------------------------------------------------------------------===//
4731 // SSE2 - Move Quadword
4732 //===---------------------------------------------------------------------===//
4733
4734 //===---------------------------------------------------------------------===//
4735 // Move Quadword Int to Packed Quadword Int
4736 //
4737
4738 let SchedRW = [WriteLoad] in {
4739 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4740                     "vmovq\t{$src, $dst|$dst, $src}",
4741                     [(set VR128:$dst,
4742                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4743                     VEX, Requires<[UseAVX]>;
4744 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4745                     "movq\t{$src, $dst|$dst, $src}",
4746                     [(set VR128:$dst,
4747                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4748                       IIC_SSE_MOVDQ>, XS,
4749                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4750 } // SchedRW
4751
4752 //===---------------------------------------------------------------------===//
4753 // Move Packed Quadword Int to Quadword Int
4754 //
4755 let SchedRW = [WriteStore] in {
4756 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4757                       "movq\t{$src, $dst|$dst, $src}",
4758                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4759                                     (iPTR 0))), addr:$dst)],
4760                                     IIC_SSE_MOVDQ>, VEX;
4761 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4762                       "movq\t{$src, $dst|$dst, $src}",
4763                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4764                                     (iPTR 0))), addr:$dst)],
4765                                     IIC_SSE_MOVDQ>;
4766 } // SchedRW
4767
4768 //===---------------------------------------------------------------------===//
4769 // Store / copy lower 64-bits of a XMM register.
4770 //
4771 def VMOVLQ128mr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4772                      "movq\t{$src, $dst|$dst, $src}",
4773                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX,
4774                   Sched<[WriteStore]>;
4775 def MOVLQ128mr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4776                      "movq\t{$src, $dst|$dst, $src}",
4777                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4778                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4779
4780 let isCodeGenOnly = 1, AddedComplexity = 20 in {
4781 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4782                      "vmovq\t{$src, $dst|$dst, $src}",
4783                      [(set VR128:$dst,
4784                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4785                                                  (loadi64 addr:$src))))))],
4786                                                  IIC_SSE_MOVDQ>,
4787                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4788
4789 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4790                      "movq\t{$src, $dst|$dst, $src}",
4791                      [(set VR128:$dst,
4792                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4793                                                  (loadi64 addr:$src))))))],
4794                                                  IIC_SSE_MOVDQ>,
4795                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4796 }
4797
4798 let Predicates = [UseAVX], AddedComplexity = 20 in {
4799   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4800             (VMOVZQI2PQIrm addr:$src)>;
4801   def : Pat<(v2i64 (X86vzload addr:$src)),
4802             (VMOVZQI2PQIrm addr:$src)>;
4803 }
4804
4805 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4806   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4807             (MOVZQI2PQIrm addr:$src)>;
4808   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4809 }
4810
4811 let Predicates = [HasAVX] in {
4812 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4813           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4814 def : Pat<(v4i64 (X86vzload addr:$src)),
4815           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4816 }
4817
4818 //===---------------------------------------------------------------------===//
4819 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4820 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4821 //
4822 let SchedRW = [WriteVecLogic] in {
4823 let AddedComplexity = 15 in
4824 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4825                         "vmovq\t{$src, $dst|$dst, $src}",
4826                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4827                     IIC_SSE_MOVQ_RR>,
4828                       XS, VEX, Requires<[UseAVX]>;
4829 let AddedComplexity = 15 in
4830 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4831                         "movq\t{$src, $dst|$dst, $src}",
4832                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4833                     IIC_SSE_MOVQ_RR>,
4834                       XS, Requires<[UseSSE2]>;
4835 } // SchedRW
4836
4837 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
4838 let AddedComplexity = 20 in
4839 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4840                         "vmovq\t{$src, $dst|$dst, $src}",
4841                     [(set VR128:$dst, (v2i64 (X86vzmovl
4842                                              (loadv2i64 addr:$src))))],
4843                                              IIC_SSE_MOVDQ>,
4844                       XS, VEX, Requires<[UseAVX]>;
4845 let AddedComplexity = 20 in {
4846 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4847                         "movq\t{$src, $dst|$dst, $src}",
4848                     [(set VR128:$dst, (v2i64 (X86vzmovl
4849                                              (loadv2i64 addr:$src))))],
4850                                              IIC_SSE_MOVDQ>,
4851                       XS, Requires<[UseSSE2]>;
4852 }
4853 } // isCodeGenOnly, SchedRW
4854
4855 let AddedComplexity = 20 in {
4856   let Predicates = [UseAVX] in {
4857     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4858               (VMOVZPQILo2PQIrr VR128:$src)>;
4859   }
4860   let Predicates = [UseSSE2] in {
4861     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4862               (MOVZPQILo2PQIrr VR128:$src)>;
4863   }
4864 }
4865
4866 //===---------------------------------------------------------------------===//
4867 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4868 //===---------------------------------------------------------------------===//
4869 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4870                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4871                               X86MemOperand x86memop> {
4872 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4873                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4874                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4875                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4876 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4877                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4878                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4879                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4880 }
4881
4882 let Predicates = [HasAVX] in {
4883   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4884                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
4885   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4886                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
4887   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4888                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
4889   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4890                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
4891 }
4892 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4893                                    memopv4f32, f128mem>;
4894 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4895                                    memopv4f32, f128mem>;
4896
4897 let Predicates = [HasAVX] in {
4898   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4899             (VMOVSHDUPrr VR128:$src)>;
4900   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
4901             (VMOVSHDUPrm addr:$src)>;
4902   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4903             (VMOVSLDUPrr VR128:$src)>;
4904   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
4905             (VMOVSLDUPrm addr:$src)>;
4906   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4907             (VMOVSHDUPYrr VR256:$src)>;
4908   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
4909             (VMOVSHDUPYrm addr:$src)>;
4910   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4911             (VMOVSLDUPYrr VR256:$src)>;
4912   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
4913             (VMOVSLDUPYrm addr:$src)>;
4914 }
4915
4916 let Predicates = [UseSSE3] in {
4917   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4918             (MOVSHDUPrr VR128:$src)>;
4919   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4920             (MOVSHDUPrm addr:$src)>;
4921   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4922             (MOVSLDUPrr VR128:$src)>;
4923   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4924             (MOVSLDUPrm addr:$src)>;
4925 }
4926
4927 //===---------------------------------------------------------------------===//
4928 // SSE3 - Replicate Double FP - MOVDDUP
4929 //===---------------------------------------------------------------------===//
4930
4931 multiclass sse3_replicate_dfp<string OpcodeStr> {
4932 let neverHasSideEffects = 1 in
4933 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4934                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4935                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4936 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4937                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4938                     [(set VR128:$dst,
4939                       (v2f64 (X86Movddup
4940                               (scalar_to_vector (loadf64 addr:$src)))))],
4941                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4942 }
4943
4944 // FIXME: Merge with above classe when there're patterns for the ymm version
4945 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4946 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4947                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4948                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
4949                     Sched<[WriteShuffle]>;
4950 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4951                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4952                     [(set VR256:$dst,
4953                       (v4f64 (X86Movddup
4954                               (scalar_to_vector (loadf64 addr:$src)))))]>,
4955                     Sched<[WriteShuffleLd]>;
4956 }
4957
4958 let Predicates = [HasAVX] in {
4959   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4960   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4961 }
4962
4963 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4964
4965 let Predicates = [HasAVX] in {
4966   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
4967             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4968   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
4969             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4970   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
4971             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4972   def : Pat<(X86Movddup (bc_v2f64
4973                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4974             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4975
4976   // 256-bit version
4977   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
4978             (VMOVDDUPYrm addr:$src)>;
4979   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
4980             (VMOVDDUPYrm addr:$src)>;
4981   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4982             (VMOVDDUPYrm addr:$src)>;
4983   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4984             (VMOVDDUPYrr VR256:$src)>;
4985 }
4986
4987 let Predicates = [UseSSE3] in {
4988   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4989             (MOVDDUPrm addr:$src)>;
4990   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4991             (MOVDDUPrm addr:$src)>;
4992   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4993             (MOVDDUPrm addr:$src)>;
4994   def : Pat<(X86Movddup (bc_v2f64
4995                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4996             (MOVDDUPrm addr:$src)>;
4997 }
4998
4999 //===---------------------------------------------------------------------===//
5000 // SSE3 - Move Unaligned Integer
5001 //===---------------------------------------------------------------------===//
5002
5003 let SchedRW = [WriteLoad] in {
5004 let Predicates = [HasAVX] in {
5005   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5006                    "vlddqu\t{$src, $dst|$dst, $src}",
5007                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5008   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5009                    "vlddqu\t{$src, $dst|$dst, $src}",
5010                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5011                    VEX, VEX_L;
5012 }
5013 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5014                    "lddqu\t{$src, $dst|$dst, $src}",
5015                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5016                    IIC_SSE_LDDQU>;
5017 }
5018
5019 //===---------------------------------------------------------------------===//
5020 // SSE3 - Arithmetic
5021 //===---------------------------------------------------------------------===//
5022
5023 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5024                        X86MemOperand x86memop, OpndItins itins,
5025                        bit Is2Addr = 1> {
5026   def rr : I<0xD0, MRMSrcReg,
5027        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5028        !if(Is2Addr,
5029            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5030            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5031        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5032        Sched<[itins.Sched]>;
5033   def rm : I<0xD0, MRMSrcMem,
5034        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5035        !if(Is2Addr,
5036            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5037            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5038        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5039        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5040 }
5041
5042 let Predicates = [HasAVX] in {
5043   let ExeDomain = SSEPackedSingle in {
5044     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5045                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5046     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5047                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
5048   }
5049   let ExeDomain = SSEPackedDouble in {
5050     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5051                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5052     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5053                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
5054   }
5055 }
5056 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5057   let ExeDomain = SSEPackedSingle in
5058   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5059                               f128mem, SSE_ALU_F32P>, TB, XD;
5060   let ExeDomain = SSEPackedDouble in
5061   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5062                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5063 }
5064
5065 //===---------------------------------------------------------------------===//
5066 // SSE3 Instructions
5067 //===---------------------------------------------------------------------===//
5068
5069 // Horizontal ops
5070 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5071                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5072   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5073        !if(Is2Addr,
5074          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5075          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5076       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5077       Sched<[WriteFAdd]>;
5078
5079   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5080        !if(Is2Addr,
5081          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5082          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5083       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5084         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5085 }
5086 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5087                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5088   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5089        !if(Is2Addr,
5090          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5091          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5092       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5093       Sched<[WriteFAdd]>;
5094
5095   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5096        !if(Is2Addr,
5097          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5098          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5099       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5100         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5101 }
5102
5103 let Predicates = [HasAVX] in {
5104   let ExeDomain = SSEPackedSingle in {
5105     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5106                             X86fhadd, 0>, VEX_4V;
5107     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5108                             X86fhsub, 0>, VEX_4V;
5109     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5110                             X86fhadd, 0>, VEX_4V, VEX_L;
5111     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5112                             X86fhsub, 0>, VEX_4V, VEX_L;
5113   }
5114   let ExeDomain = SSEPackedDouble in {
5115     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5116                             X86fhadd, 0>, VEX_4V;
5117     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5118                             X86fhsub, 0>, VEX_4V;
5119     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5120                             X86fhadd, 0>, VEX_4V, VEX_L;
5121     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5122                             X86fhsub, 0>, VEX_4V, VEX_L;
5123   }
5124 }
5125
5126 let Constraints = "$src1 = $dst" in {
5127   let ExeDomain = SSEPackedSingle in {
5128     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5129     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5130   }
5131   let ExeDomain = SSEPackedDouble in {
5132     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5133     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5134   }
5135 }
5136
5137 //===---------------------------------------------------------------------===//
5138 // SSSE3 - Packed Absolute Instructions
5139 //===---------------------------------------------------------------------===//
5140
5141
5142 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5143 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5144                             Intrinsic IntId128> {
5145   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5146                     (ins VR128:$src),
5147                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5148                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5149                     OpSize, Sched<[WriteVecALU]>;
5150
5151   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5152                     (ins i128mem:$src),
5153                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5154                     [(set VR128:$dst,
5155                       (IntId128
5156                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5157                     OpSize, Sched<[WriteVecALULd]>;
5158 }
5159
5160 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5161 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5162                               Intrinsic IntId256> {
5163   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5164                     (ins VR256:$src),
5165                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5166                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5167                     OpSize, Sched<[WriteVecALU]>;
5168
5169   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5170                     (ins i256mem:$src),
5171                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5172                     [(set VR256:$dst,
5173                       (IntId256
5174                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5175                     Sched<[WriteVecALULd]>;
5176 }
5177
5178 // Helper fragments to match sext vXi1 to vXiY.
5179 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5180                                                VR128:$src))>;
5181 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5182 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5183 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5184                                                VR256:$src))>;
5185 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5186 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5187
5188 let Predicates = [HasAVX] in {
5189   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5190                                   int_x86_ssse3_pabs_b_128>, VEX;
5191   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5192                                   int_x86_ssse3_pabs_w_128>, VEX;
5193   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5194                                   int_x86_ssse3_pabs_d_128>, VEX;
5195
5196   def : Pat<(xor
5197             (bc_v2i64 (v16i1sextv16i8)),
5198             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5199             (VPABSBrr128 VR128:$src)>;
5200   def : Pat<(xor
5201             (bc_v2i64 (v8i1sextv8i16)),
5202             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5203             (VPABSWrr128 VR128:$src)>;
5204   def : Pat<(xor
5205             (bc_v2i64 (v4i1sextv4i32)),
5206             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5207             (VPABSDrr128 VR128:$src)>;
5208 }
5209
5210 let Predicates = [HasAVX2] in {
5211   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5212                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5213   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5214                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5215   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5216                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5217
5218   def : Pat<(xor
5219             (bc_v4i64 (v32i1sextv32i8)),
5220             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5221             (VPABSBrr256 VR256:$src)>;
5222   def : Pat<(xor
5223             (bc_v4i64 (v16i1sextv16i16)),
5224             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5225             (VPABSWrr256 VR256:$src)>;
5226   def : Pat<(xor
5227             (bc_v4i64 (v8i1sextv8i32)),
5228             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5229             (VPABSDrr256 VR256:$src)>;
5230 }
5231
5232 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5233                               int_x86_ssse3_pabs_b_128>;
5234 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5235                               int_x86_ssse3_pabs_w_128>;
5236 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5237                               int_x86_ssse3_pabs_d_128>;
5238
5239 let Predicates = [HasSSSE3] in {
5240   def : Pat<(xor
5241             (bc_v2i64 (v16i1sextv16i8)),
5242             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5243             (PABSBrr128 VR128:$src)>;
5244   def : Pat<(xor
5245             (bc_v2i64 (v8i1sextv8i16)),
5246             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5247             (PABSWrr128 VR128:$src)>;
5248   def : Pat<(xor
5249             (bc_v2i64 (v4i1sextv4i32)),
5250             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5251             (PABSDrr128 VR128:$src)>;
5252 }
5253
5254 //===---------------------------------------------------------------------===//
5255 // SSSE3 - Packed Binary Operator Instructions
5256 //===---------------------------------------------------------------------===//
5257
5258 let Sched = WriteVecALU in {
5259 def SSE_PHADDSUBD : OpndItins<
5260   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5261 >;
5262 def SSE_PHADDSUBSW : OpndItins<
5263   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5264 >;
5265 def SSE_PHADDSUBW : OpndItins<
5266   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5267 >;
5268 }
5269 let Sched = WriteShuffle in
5270 def SSE_PSHUFB : OpndItins<
5271   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5272 >;
5273 let Sched = WriteVecALU in
5274 def SSE_PSIGN : OpndItins<
5275   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5276 >;
5277 let Sched = WriteVecIMul in
5278 def SSE_PMULHRSW : OpndItins<
5279   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5280 >;
5281
5282 /// SS3I_binop_rm - Simple SSSE3 bin op
5283 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5284                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5285                          X86MemOperand x86memop, OpndItins itins,
5286                          bit Is2Addr = 1> {
5287   let isCommutable = 1 in
5288   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5289        (ins RC:$src1, RC:$src2),
5290        !if(Is2Addr,
5291          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5292          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5293        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5294        OpSize, Sched<[itins.Sched]>;
5295   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5296        (ins RC:$src1, x86memop:$src2),
5297        !if(Is2Addr,
5298          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5299          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5300        [(set RC:$dst,
5301          (OpVT (OpNode RC:$src1,
5302           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5303        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5304 }
5305
5306 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5307 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5308                              Intrinsic IntId128, OpndItins itins,
5309                              bit Is2Addr = 1> {
5310   let isCommutable = 1 in
5311   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5312        (ins VR128:$src1, VR128:$src2),
5313        !if(Is2Addr,
5314          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5315          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5316        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5317        OpSize, Sched<[itins.Sched]>;
5318   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5319        (ins VR128:$src1, i128mem:$src2),
5320        !if(Is2Addr,
5321          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5322          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5323        [(set VR128:$dst,
5324          (IntId128 VR128:$src1,
5325           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5326        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5327 }
5328
5329 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5330                                Intrinsic IntId256> {
5331   let isCommutable = 1 in
5332   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5333        (ins VR256:$src1, VR256:$src2),
5334        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5335        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5336        OpSize;
5337   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5338        (ins VR256:$src1, i256mem:$src2),
5339        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5340        [(set VR256:$dst,
5341          (IntId256 VR256:$src1,
5342           (bitconvert (loadv4i64 addr:$src2))))]>, OpSize;
5343 }
5344
5345 let ImmT = NoImm, Predicates = [HasAVX] in {
5346 let isCommutable = 0 in {
5347   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5348                                   loadv2i64, i128mem,
5349                                   SSE_PHADDSUBW, 0>, VEX_4V;
5350   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5351                                   loadv2i64, i128mem,
5352                                   SSE_PHADDSUBD, 0>, VEX_4V;
5353   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5354                                   loadv2i64, i128mem,
5355                                   SSE_PHADDSUBW, 0>, VEX_4V;
5356   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5357                                   loadv2i64, i128mem,
5358                                   SSE_PHADDSUBD, 0>, VEX_4V;
5359   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5360                                   loadv2i64, i128mem,
5361                                   SSE_PSIGN, 0>, VEX_4V;
5362   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5363                                   loadv2i64, i128mem,
5364                                   SSE_PSIGN, 0>, VEX_4V;
5365   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5366                                   loadv2i64, i128mem,
5367                                   SSE_PSIGN, 0>, VEX_4V;
5368   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5369                                   loadv2i64, i128mem,
5370                                   SSE_PSHUFB, 0>, VEX_4V;
5371   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5372                                       int_x86_ssse3_phadd_sw_128,
5373                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5374   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5375                                       int_x86_ssse3_phsub_sw_128,
5376                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5377   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5378                                       int_x86_ssse3_pmadd_ub_sw_128,
5379                                       SSE_PMADD, 0>, VEX_4V;
5380 }
5381 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5382                                       int_x86_ssse3_pmul_hr_sw_128,
5383                                       SSE_PMULHRSW, 0>, VEX_4V;
5384 }
5385
5386 let ImmT = NoImm, Predicates = [HasAVX2] in {
5387 let isCommutable = 0 in {
5388   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5389                                   loadv4i64, i256mem,
5390                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5391   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5392                                   loadv4i64, i256mem,
5393                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5394   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5395                                   loadv4i64, i256mem,
5396                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5397   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5398                                   loadv4i64, i256mem,
5399                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5400   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5401                                   loadv4i64, i256mem,
5402                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5403   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5404                                   loadv4i64, i256mem,
5405                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5406   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5407                                   loadv4i64, i256mem,
5408                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5409   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5410                                   loadv4i64, i256mem,
5411                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5412   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5413                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5414   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5415                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5416   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5417                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5418 }
5419 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5420                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5421 }
5422
5423 // None of these have i8 immediate fields.
5424 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5425 let isCommutable = 0 in {
5426   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5427                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5428   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5429                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5430   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5431                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5432   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5433                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5434   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5435                                  memopv2i64, i128mem, SSE_PSIGN>;
5436   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5437                                  memopv2i64, i128mem, SSE_PSIGN>;
5438   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5439                                  memopv2i64, i128mem, SSE_PSIGN>;
5440   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5441                                  memopv2i64, i128mem, SSE_PSHUFB>;
5442   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5443                                      int_x86_ssse3_phadd_sw_128,
5444                                      SSE_PHADDSUBSW>;
5445   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5446                                      int_x86_ssse3_phsub_sw_128,
5447                                      SSE_PHADDSUBSW>;
5448   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5449                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5450 }
5451 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5452                                      int_x86_ssse3_pmul_hr_sw_128,
5453                                      SSE_PMULHRSW>;
5454 }
5455
5456 //===---------------------------------------------------------------------===//
5457 // SSSE3 - Packed Align Instruction Patterns
5458 //===---------------------------------------------------------------------===//
5459
5460 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5461   let neverHasSideEffects = 1 in {
5462   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5463       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5464       !if(Is2Addr,
5465         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5466         !strconcat(asm,
5467                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5468       [], IIC_SSE_PALIGNRR>, OpSize, Sched<[WriteShuffle]>;
5469   let mayLoad = 1 in
5470   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5471       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5472       !if(Is2Addr,
5473         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5474         !strconcat(asm,
5475                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5476       [], IIC_SSE_PALIGNRM>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5477   }
5478 }
5479
5480 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5481   let neverHasSideEffects = 1 in {
5482   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5483       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5484       !strconcat(asm,
5485                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5486       []>, OpSize, Sched<[WriteShuffle]>;
5487   let mayLoad = 1 in
5488   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5489       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5490       !strconcat(asm,
5491                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5492       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5493   }
5494 }
5495
5496 let Predicates = [HasAVX] in
5497   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5498 let Predicates = [HasAVX2] in
5499   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5500 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5501   defm PALIGN : ssse3_palignr<"palignr">;
5502
5503 let Predicates = [HasAVX2] in {
5504 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5505           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5506 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5507           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5508 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5509           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5510 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5511           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5512 }
5513
5514 let Predicates = [HasAVX] in {
5515 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5516           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5517 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5518           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5519 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5520           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5521 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5522           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5523 }
5524
5525 let Predicates = [UseSSSE3] in {
5526 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5527           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5528 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5529           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5530 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5531           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5532 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5533           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5534 }
5535
5536 //===---------------------------------------------------------------------===//
5537 // SSSE3 - Thread synchronization
5538 //===---------------------------------------------------------------------===//
5539
5540 let SchedRW = [WriteSystem] in {
5541 let usesCustomInserter = 1 in {
5542 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5543                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5544                 Requires<[HasSSE3]>;
5545 }
5546
5547 let Uses = [EAX, ECX, EDX] in
5548 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5549                  TB, Requires<[HasSSE3]>;
5550 let Uses = [ECX, EAX] in
5551 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5552                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5553                 TB, Requires<[HasSSE3]>;
5554 } // SchedRW
5555
5556 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[In32BitMode]>;
5557 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5558
5559 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5560       Requires<[In32BitMode]>;
5561 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5562       Requires<[In64BitMode]>;
5563
5564 //===----------------------------------------------------------------------===//
5565 // SSE4.1 - Packed Move with Sign/Zero Extend
5566 //===----------------------------------------------------------------------===//
5567
5568 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5569                                OpndItins itins = DEFAULT_ITINS> {
5570   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5571                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5572                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5573
5574   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5575                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5576        [(set VR128:$dst,
5577          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5578          itins.rm>, OpSize;
5579 }
5580
5581 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5582                                  Intrinsic IntId> {
5583   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5584                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5585                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5586
5587   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5588                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5589                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5590                   OpSize;
5591 }
5592
5593 let Predicates = [HasAVX] in {
5594 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5595                                      int_x86_sse41_pmovsxbw>, VEX;
5596 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5597                                      int_x86_sse41_pmovsxwd>, VEX;
5598 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5599                                      int_x86_sse41_pmovsxdq>, VEX;
5600 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5601                                      int_x86_sse41_pmovzxbw>, VEX;
5602 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5603                                      int_x86_sse41_pmovzxwd>, VEX;
5604 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5605                                      int_x86_sse41_pmovzxdq>, VEX;
5606 }
5607
5608 let Predicates = [HasAVX2] in {
5609 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5610                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5611 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5612                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5613 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5614                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5615 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5616                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5617 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5618                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5619 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5620                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5621 }
5622
5623 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,                                       SSE_INTALU_ITINS_P>;
5624 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,                                       SSE_INTALU_ITINS_P>;
5625 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,                                       SSE_INTALU_ITINS_P>;
5626 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,                                       SSE_INTALU_ITINS_P>;
5627 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,                                       SSE_INTALU_ITINS_P>;
5628 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,                                       SSE_INTALU_ITINS_P>;
5629
5630 let Predicates = [HasAVX] in {
5631   // Common patterns involving scalar load.
5632   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5633             (VPMOVSXBWrm addr:$src)>;
5634   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5635             (VPMOVSXBWrm addr:$src)>;
5636   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5637             (VPMOVSXBWrm addr:$src)>;
5638
5639   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5640             (VPMOVSXWDrm addr:$src)>;
5641   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5642             (VPMOVSXWDrm addr:$src)>;
5643   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5644             (VPMOVSXWDrm addr:$src)>;
5645
5646   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5647             (VPMOVSXDQrm addr:$src)>;
5648   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5649             (VPMOVSXDQrm addr:$src)>;
5650   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5651             (VPMOVSXDQrm addr:$src)>;
5652
5653   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5654             (VPMOVZXBWrm addr:$src)>;
5655   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5656             (VPMOVZXBWrm addr:$src)>;
5657   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5658             (VPMOVZXBWrm addr:$src)>;
5659
5660   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5661             (VPMOVZXWDrm addr:$src)>;
5662   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5663             (VPMOVZXWDrm addr:$src)>;
5664   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5665             (VPMOVZXWDrm addr:$src)>;
5666
5667   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5668             (VPMOVZXDQrm addr:$src)>;
5669   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5670             (VPMOVZXDQrm addr:$src)>;
5671   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5672             (VPMOVZXDQrm addr:$src)>;
5673 }
5674
5675 let Predicates = [UseSSE41] in {
5676   // Common patterns involving scalar load.
5677   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5678             (PMOVSXBWrm addr:$src)>;
5679   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5680             (PMOVSXBWrm addr:$src)>;
5681   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5682             (PMOVSXBWrm addr:$src)>;
5683
5684   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5685             (PMOVSXWDrm addr:$src)>;
5686   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5687             (PMOVSXWDrm addr:$src)>;
5688   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5689             (PMOVSXWDrm addr:$src)>;
5690
5691   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5692             (PMOVSXDQrm addr:$src)>;
5693   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5694             (PMOVSXDQrm addr:$src)>;
5695   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5696             (PMOVSXDQrm addr:$src)>;
5697
5698   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5699             (PMOVZXBWrm addr:$src)>;
5700   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5701             (PMOVZXBWrm addr:$src)>;
5702   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5703             (PMOVZXBWrm addr:$src)>;
5704
5705   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5706             (PMOVZXWDrm addr:$src)>;
5707   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5708             (PMOVZXWDrm addr:$src)>;
5709   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5710             (PMOVZXWDrm addr:$src)>;
5711
5712   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5713             (PMOVZXDQrm addr:$src)>;
5714   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5715             (PMOVZXDQrm addr:$src)>;
5716   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5717             (PMOVZXDQrm addr:$src)>;
5718 }
5719
5720 let Predicates = [HasAVX2] in {
5721   let AddedComplexity = 15 in {
5722     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5723               (VPMOVZXDQYrr VR128:$src)>;
5724     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5725               (VPMOVZXWDYrr VR128:$src)>;
5726     def : Pat<(v16i16 (X86vzmovly (v16i8 VR128:$src))),
5727               (VPMOVZXBWYrr VR128:$src)>;
5728   }
5729
5730   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5731   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5732   def : Pat<(v16i16 (X86vsmovl (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5733 }
5734
5735 let Predicates = [HasAVX] in {
5736   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5737   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5738   def : Pat<(v8i16 (X86vsmovl (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5739 }
5740
5741 let Predicates = [UseSSE41] in {
5742   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5743   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5744   def : Pat<(v8i16 (X86vsmovl (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5745 }
5746
5747
5748 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5749                                OpndItins itins = DEFAULT_ITINS> {
5750   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5751                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5752                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5753
5754   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5755                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5756        [(set VR128:$dst,
5757          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
5758          itins.rm>,
5759           OpSize;
5760 }
5761
5762 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5763                                  Intrinsic IntId> {
5764   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5765                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5766                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5767
5768   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5769                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5770        [(set VR256:$dst,
5771          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5772           OpSize;
5773 }
5774
5775 let Predicates = [HasAVX] in {
5776 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5777                                      VEX;
5778 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5779                                      VEX;
5780 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5781                                      VEX;
5782 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5783                                      VEX;
5784 }
5785
5786 let Predicates = [HasAVX2] in {
5787 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5788                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5789 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5790                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5791 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5792                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5793 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5794                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5795 }
5796
5797 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
5798                                       SSE_INTALU_ITINS_P>;
5799 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
5800                                       SSE_INTALU_ITINS_P>;
5801 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
5802                                       SSE_INTALU_ITINS_P>;
5803 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
5804                                       SSE_INTALU_ITINS_P>;
5805
5806 let Predicates = [HasAVX] in {
5807   // Common patterns involving scalar load
5808   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5809             (VPMOVSXBDrm addr:$src)>;
5810   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5811             (VPMOVSXWQrm addr:$src)>;
5812
5813   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5814             (VPMOVZXBDrm addr:$src)>;
5815   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5816             (VPMOVZXWQrm addr:$src)>;
5817 }
5818
5819 let Predicates = [UseSSE41] in {
5820   // Common patterns involving scalar load
5821   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5822             (PMOVSXBDrm addr:$src)>;
5823   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5824             (PMOVSXWQrm addr:$src)>;
5825
5826   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5827             (PMOVZXBDrm addr:$src)>;
5828   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5829             (PMOVZXWQrm addr:$src)>;
5830 }
5831
5832 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5833                                OpndItins itins = DEFAULT_ITINS> {
5834   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5835                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5836                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5837
5838   // Expecting a i16 load any extended to i32 value.
5839   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5840                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5841                  [(set VR128:$dst, (IntId (bitconvert
5842                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5843                  OpSize;
5844 }
5845
5846 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5847                                  Intrinsic IntId> {
5848   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5849                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5850                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5851
5852   // Expecting a i16 load any extended to i32 value.
5853   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5854                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5855                   [(set VR256:$dst, (IntId (bitconvert
5856                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5857                   OpSize;
5858 }
5859
5860 let Predicates = [HasAVX] in {
5861 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5862                                      VEX;
5863 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5864                                      VEX;
5865 }
5866 let Predicates = [HasAVX2] in {
5867 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5868                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5869 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5870                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5871 }
5872 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
5873                                       SSE_INTALU_ITINS_P>;
5874 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
5875                                       SSE_INTALU_ITINS_P>;
5876
5877 let Predicates = [HasAVX2] in {
5878   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5879   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5880   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5881
5882   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5883   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5884
5885   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5886
5887   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5888             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5889   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5890             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5891   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5892             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5893
5894   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5895             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5896   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5897             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5898
5899   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5900             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5901
5902   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5903             (VPMOVSXWDYrm addr:$src)>;
5904   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5905             (VPMOVSXDQYrm addr:$src)>;
5906
5907   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5908                     (scalar_to_vector (loadi64 addr:$src))))))),
5909             (VPMOVSXBDYrm addr:$src)>;
5910   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5911                     (scalar_to_vector (loadf64 addr:$src))))))),
5912             (VPMOVSXBDYrm addr:$src)>;
5913
5914   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5915                     (scalar_to_vector (loadi64 addr:$src))))))),
5916             (VPMOVSXWQYrm addr:$src)>;
5917   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5918                     (scalar_to_vector (loadf64 addr:$src))))))),
5919             (VPMOVSXWQYrm addr:$src)>;
5920
5921   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5922                     (scalar_to_vector (loadi32 addr:$src))))))),
5923             (VPMOVSXBQYrm addr:$src)>;
5924 }
5925
5926 let Predicates = [HasAVX] in {
5927   // Common patterns involving scalar load
5928   def : Pat<(int_x86_sse41_pmovsxbq
5929               (bitconvert (v4i32 (X86vzmovl
5930                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5931             (VPMOVSXBQrm addr:$src)>;
5932
5933   def : Pat<(int_x86_sse41_pmovzxbq
5934               (bitconvert (v4i32 (X86vzmovl
5935                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5936             (VPMOVZXBQrm addr:$src)>;
5937 }
5938
5939 let Predicates = [UseSSE41] in {
5940   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5941   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5942   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5943
5944   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5945   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5946
5947   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5948
5949   // Common patterns involving scalar load
5950   def : Pat<(int_x86_sse41_pmovsxbq
5951               (bitconvert (v4i32 (X86vzmovl
5952                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5953             (PMOVSXBQrm addr:$src)>;
5954
5955   def : Pat<(int_x86_sse41_pmovzxbq
5956               (bitconvert (v4i32 (X86vzmovl
5957                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5958             (PMOVZXBQrm addr:$src)>;
5959
5960   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5961                     (scalar_to_vector (loadi64 addr:$src))))))),
5962             (PMOVSXWDrm addr:$src)>;
5963   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5964                     (scalar_to_vector (loadf64 addr:$src))))))),
5965             (PMOVSXWDrm addr:$src)>;
5966   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5967                     (scalar_to_vector (loadi32 addr:$src))))))),
5968             (PMOVSXBDrm addr:$src)>;
5969   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5970                     (scalar_to_vector (loadi32 addr:$src))))))),
5971             (PMOVSXWQrm addr:$src)>;
5972   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5973                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5974             (PMOVSXBQrm addr:$src)>;
5975   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5976                     (scalar_to_vector (loadi64 addr:$src))))))),
5977             (PMOVSXDQrm addr:$src)>;
5978   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5979                     (scalar_to_vector (loadf64 addr:$src))))))),
5980             (PMOVSXDQrm addr:$src)>;
5981   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5982                     (scalar_to_vector (loadi64 addr:$src))))))),
5983             (PMOVSXBWrm addr:$src)>;
5984   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5985                     (scalar_to_vector (loadf64 addr:$src))))))),
5986             (PMOVSXBWrm addr:$src)>;
5987 }
5988
5989 let Predicates = [HasAVX2] in {
5990   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5991   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5992   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5993
5994   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5995   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5996
5997   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5998
5999   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
6000             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6001   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
6002             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6003   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
6004             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6005
6006   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
6007             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6008   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
6009             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6010
6011   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
6012             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6013 }
6014
6015 let Predicates = [HasAVX] in {
6016   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
6017   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
6018   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
6019
6020   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
6021   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
6022
6023   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
6024
6025   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6026             (VPMOVZXBWrm addr:$src)>;
6027   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6028             (VPMOVZXBWrm addr:$src)>;
6029   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6030             (VPMOVZXBDrm addr:$src)>;
6031   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6032             (VPMOVZXBQrm addr:$src)>;
6033
6034   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6035             (VPMOVZXWDrm addr:$src)>;
6036   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6037             (VPMOVZXWDrm addr:$src)>;
6038   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6039             (VPMOVZXWQrm addr:$src)>;
6040
6041   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6042             (VPMOVZXDQrm addr:$src)>;
6043   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6044             (VPMOVZXDQrm addr:$src)>;
6045   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6046             (VPMOVZXDQrm addr:$src)>;
6047
6048   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
6049   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
6050   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
6051
6052   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
6053   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
6054
6055   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
6056
6057   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6058                     (scalar_to_vector (loadi64 addr:$src))))))),
6059             (VPMOVSXWDrm addr:$src)>;
6060   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6061                     (scalar_to_vector (loadi64 addr:$src))))))),
6062             (VPMOVSXDQrm addr:$src)>;
6063   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6064                     (scalar_to_vector (loadf64 addr:$src))))))),
6065             (VPMOVSXWDrm addr:$src)>;
6066   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6067                     (scalar_to_vector (loadf64 addr:$src))))))),
6068             (VPMOVSXDQrm addr:$src)>;
6069   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6070                     (scalar_to_vector (loadi64 addr:$src))))))),
6071             (VPMOVSXBWrm addr:$src)>;
6072   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6073                     (scalar_to_vector (loadf64 addr:$src))))))),
6074             (VPMOVSXBWrm addr:$src)>;
6075
6076   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6077                     (scalar_to_vector (loadi32 addr:$src))))))),
6078             (VPMOVSXBDrm addr:$src)>;
6079   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6080                     (scalar_to_vector (loadi32 addr:$src))))))),
6081             (VPMOVSXWQrm addr:$src)>;
6082   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6083                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6084             (VPMOVSXBQrm addr:$src)>;
6085 }
6086
6087 let Predicates = [UseSSE41] in {
6088   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
6089   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
6090   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
6091
6092   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
6093   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
6094
6095   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
6096
6097   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6098             (PMOVZXBWrm addr:$src)>;
6099   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6100             (PMOVZXBWrm addr:$src)>;
6101   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6102             (PMOVZXBDrm addr:$src)>;
6103   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6104             (PMOVZXBQrm addr:$src)>;
6105
6106   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6107             (PMOVZXWDrm addr:$src)>;
6108   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6109             (PMOVZXWDrm addr:$src)>;
6110   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6111             (PMOVZXWQrm addr:$src)>;
6112
6113   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6114             (PMOVZXDQrm addr:$src)>;
6115   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6116             (PMOVZXDQrm addr:$src)>;
6117   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6118             (PMOVZXDQrm addr:$src)>;
6119 }
6120
6121 //===----------------------------------------------------------------------===//
6122 // SSE4.1 - Extract Instructions
6123 //===----------------------------------------------------------------------===//
6124
6125 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6126 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6127   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6128                  (ins VR128:$src1, i32i8imm:$src2),
6129                  !strconcat(OpcodeStr,
6130                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6131                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6132                                          imm:$src2))]>,
6133                  OpSize;
6134   let neverHasSideEffects = 1, mayStore = 1 in
6135   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6136                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6137                  !strconcat(OpcodeStr,
6138                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6139                  []>, OpSize;
6140 // FIXME:
6141 // There's an AssertZext in the way of writing the store pattern
6142 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6143 }
6144
6145 let Predicates = [HasAVX] in
6146   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6147
6148 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6149
6150
6151 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6152 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6153   let isCodeGenOnly = 1, hasSideEffects = 0 in
6154   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6155                    (ins VR128:$src1, i32i8imm:$src2),
6156                    !strconcat(OpcodeStr,
6157                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6158                    []>, OpSize;
6159
6160   let neverHasSideEffects = 1, mayStore = 1 in
6161   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6162                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6163                  !strconcat(OpcodeStr,
6164                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6165                  []>, OpSize;
6166 // FIXME:
6167 // There's an AssertZext in the way of writing the store pattern
6168 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6169 }
6170
6171 let Predicates = [HasAVX] in
6172   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6173
6174 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6175
6176
6177 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6178 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6179   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6180                  (ins VR128:$src1, i32i8imm:$src2),
6181                  !strconcat(OpcodeStr,
6182                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6183                  [(set GR32:$dst,
6184                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6185   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6186                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6187                  !strconcat(OpcodeStr,
6188                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6189                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6190                           addr:$dst)]>, OpSize;
6191 }
6192
6193 let Predicates = [HasAVX] in
6194   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6195
6196 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6197
6198 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6199 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6200   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6201                  (ins VR128:$src1, i32i8imm:$src2),
6202                  !strconcat(OpcodeStr,
6203                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6204                  [(set GR64:$dst,
6205                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6206   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6207                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6208                  !strconcat(OpcodeStr,
6209                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6210                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6211                           addr:$dst)]>, OpSize, REX_W;
6212 }
6213
6214 let Predicates = [HasAVX] in
6215   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6216
6217 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6218
6219 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6220 /// destination
6221 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6222                             OpndItins itins = DEFAULT_ITINS> {
6223   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6224                  (ins VR128:$src1, i32i8imm:$src2),
6225                  !strconcat(OpcodeStr,
6226                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6227                  [(set GR32orGR64:$dst,
6228                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6229                     itins.rr>,
6230            OpSize;
6231   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6232                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6233                  !strconcat(OpcodeStr,
6234                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6235                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6236                           addr:$dst)], itins.rm>, OpSize;
6237 }
6238
6239 let ExeDomain = SSEPackedSingle in {
6240   let Predicates = [UseAVX] in
6241     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6242   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6243 }
6244
6245 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6246 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6247                                               imm:$src2))),
6248                  addr:$dst),
6249           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6250           Requires<[HasAVX]>;
6251 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6252                                               imm:$src2))),
6253                  addr:$dst),
6254           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6255           Requires<[UseSSE41]>;
6256
6257 //===----------------------------------------------------------------------===//
6258 // SSE4.1 - Insert Instructions
6259 //===----------------------------------------------------------------------===//
6260
6261 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6262   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6263       (ins VR128:$src1, GR32orGR64:$src2, i32i8imm:$src3),
6264       !if(Is2Addr,
6265         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6266         !strconcat(asm,
6267                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6268       [(set VR128:$dst,
6269         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>, OpSize;
6270   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6271       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6272       !if(Is2Addr,
6273         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6274         !strconcat(asm,
6275                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6276       [(set VR128:$dst,
6277         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6278                    imm:$src3))]>, OpSize;
6279 }
6280
6281 let Predicates = [HasAVX] in
6282   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6283 let Constraints = "$src1 = $dst" in
6284   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6285
6286 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6287   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6288       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6289       !if(Is2Addr,
6290         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6291         !strconcat(asm,
6292                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6293       [(set VR128:$dst,
6294         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6295       OpSize;
6296   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6297       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6298       !if(Is2Addr,
6299         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6300         !strconcat(asm,
6301                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6302       [(set VR128:$dst,
6303         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6304                           imm:$src3)))]>, OpSize;
6305 }
6306
6307 let Predicates = [HasAVX] in
6308   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6309 let Constraints = "$src1 = $dst" in
6310   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6311
6312 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6313   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6314       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6315       !if(Is2Addr,
6316         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6317         !strconcat(asm,
6318                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6319       [(set VR128:$dst,
6320         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6321       OpSize;
6322   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6323       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6324       !if(Is2Addr,
6325         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6326         !strconcat(asm,
6327                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6328       [(set VR128:$dst,
6329         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6330                           imm:$src3)))]>, OpSize;
6331 }
6332
6333 let Predicates = [HasAVX] in
6334   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6335 let Constraints = "$src1 = $dst" in
6336   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6337
6338 // insertps has a few different modes, there's the first two here below which
6339 // are optimized inserts that won't zero arbitrary elements in the destination
6340 // vector. The next one matches the intrinsic and could zero arbitrary elements
6341 // in the target vector.
6342 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6343                            OpndItins itins = DEFAULT_ITINS> {
6344   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6345       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6346       !if(Is2Addr,
6347         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6348         !strconcat(asm,
6349                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6350       [(set VR128:$dst,
6351         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6352       OpSize;
6353   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6354       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6355       !if(Is2Addr,
6356         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6357         !strconcat(asm,
6358                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6359       [(set VR128:$dst,
6360         (X86insrtps VR128:$src1,
6361                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6362                     imm:$src3))], itins.rm>, OpSize;
6363 }
6364
6365 let ExeDomain = SSEPackedSingle in {
6366   let Predicates = [UseAVX] in
6367     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6368   let Constraints = "$src1 = $dst" in
6369     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6370 }
6371
6372 //===----------------------------------------------------------------------===//
6373 // SSE4.1 - Round Instructions
6374 //===----------------------------------------------------------------------===//
6375
6376 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6377                             X86MemOperand x86memop, RegisterClass RC,
6378                             PatFrag mem_frag32, PatFrag mem_frag64,
6379                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6380 let ExeDomain = SSEPackedSingle in {
6381   // Intrinsic operation, reg.
6382   // Vector intrinsic operation, reg
6383   def PSr : SS4AIi8<opcps, MRMSrcReg,
6384                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6385                     !strconcat(OpcodeStr,
6386                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6387                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6388                     IIC_SSE_ROUNDPS_REG>,
6389                     OpSize;
6390
6391   // Vector intrinsic operation, mem
6392   def PSm : SS4AIi8<opcps, MRMSrcMem,
6393                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6394                     !strconcat(OpcodeStr,
6395                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6396                     [(set RC:$dst,
6397                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6398                           IIC_SSE_ROUNDPS_MEM>,
6399                     OpSize;
6400 } // ExeDomain = SSEPackedSingle
6401
6402 let ExeDomain = SSEPackedDouble in {
6403   // Vector intrinsic operation, reg
6404   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6405                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6406                     !strconcat(OpcodeStr,
6407                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6408                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6409                     IIC_SSE_ROUNDPS_REG>,
6410                     OpSize;
6411
6412   // Vector intrinsic operation, mem
6413   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6414                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6415                     !strconcat(OpcodeStr,
6416                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6417                     [(set RC:$dst,
6418                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6419                           IIC_SSE_ROUNDPS_REG>,
6420                     OpSize;
6421 } // ExeDomain = SSEPackedDouble
6422 }
6423
6424 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6425                             string OpcodeStr,
6426                             Intrinsic F32Int,
6427                             Intrinsic F64Int, bit Is2Addr = 1> {
6428 let ExeDomain = GenericDomain in {
6429   // Operation, reg.
6430   let hasSideEffects = 0 in
6431   def SSr : SS4AIi8<opcss, MRMSrcReg,
6432       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6433       !if(Is2Addr,
6434           !strconcat(OpcodeStr,
6435               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6436           !strconcat(OpcodeStr,
6437               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6438       []>, OpSize;
6439
6440   // Intrinsic operation, reg.
6441   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6442         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6443         !if(Is2Addr,
6444             !strconcat(OpcodeStr,
6445                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6446             !strconcat(OpcodeStr,
6447                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6448         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6449         OpSize;
6450
6451   // Intrinsic operation, mem.
6452   def SSm : SS4AIi8<opcss, MRMSrcMem,
6453         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6454         !if(Is2Addr,
6455             !strconcat(OpcodeStr,
6456                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6457             !strconcat(OpcodeStr,
6458                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6459         [(set VR128:$dst,
6460              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6461         OpSize;
6462
6463   // Operation, reg.
6464   let hasSideEffects = 0 in
6465   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6466         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6467         !if(Is2Addr,
6468             !strconcat(OpcodeStr,
6469                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6470             !strconcat(OpcodeStr,
6471                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6472         []>, OpSize;
6473
6474   // Intrinsic operation, reg.
6475   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6476         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6477         !if(Is2Addr,
6478             !strconcat(OpcodeStr,
6479                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6480             !strconcat(OpcodeStr,
6481                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6482         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6483         OpSize;
6484
6485   // Intrinsic operation, mem.
6486   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6487         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6488         !if(Is2Addr,
6489             !strconcat(OpcodeStr,
6490                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6491             !strconcat(OpcodeStr,
6492                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6493         [(set VR128:$dst,
6494               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6495         OpSize;
6496 } // ExeDomain = GenericDomain
6497 }
6498
6499 // FP round - roundss, roundps, roundsd, roundpd
6500 let Predicates = [HasAVX] in {
6501   // Intrinsic form
6502   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6503                                   loadv4f32, loadv2f64,
6504                                   int_x86_sse41_round_ps,
6505                                   int_x86_sse41_round_pd>, VEX;
6506   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6507                                   loadv8f32, loadv4f64,
6508                                   int_x86_avx_round_ps_256,
6509                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6510   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6511                                   int_x86_sse41_round_ss,
6512                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6513
6514   def : Pat<(ffloor FR32:$src),
6515             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6516   def : Pat<(f64 (ffloor FR64:$src)),
6517             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6518   def : Pat<(f32 (fnearbyint FR32:$src)),
6519             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6520   def : Pat<(f64 (fnearbyint FR64:$src)),
6521             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6522   def : Pat<(f32 (fceil FR32:$src)),
6523             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6524   def : Pat<(f64 (fceil FR64:$src)),
6525             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6526   def : Pat<(f32 (frint FR32:$src)),
6527             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6528   def : Pat<(f64 (frint FR64:$src)),
6529             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6530   def : Pat<(f32 (ftrunc FR32:$src)),
6531             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6532   def : Pat<(f64 (ftrunc FR64:$src)),
6533             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6534
6535   def : Pat<(v4f32 (ffloor VR128:$src)),
6536             (VROUNDPSr VR128:$src, (i32 0x1))>;
6537   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6538             (VROUNDPSr VR128:$src, (i32 0xC))>;
6539   def : Pat<(v4f32 (fceil VR128:$src)),
6540             (VROUNDPSr VR128:$src, (i32 0x2))>;
6541   def : Pat<(v4f32 (frint VR128:$src)),
6542             (VROUNDPSr VR128:$src, (i32 0x4))>;
6543   def : Pat<(v4f32 (ftrunc VR128:$src)),
6544             (VROUNDPSr VR128:$src, (i32 0x3))>;
6545
6546   def : Pat<(v2f64 (ffloor VR128:$src)),
6547             (VROUNDPDr VR128:$src, (i32 0x1))>;
6548   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6549             (VROUNDPDr VR128:$src, (i32 0xC))>;
6550   def : Pat<(v2f64 (fceil VR128:$src)),
6551             (VROUNDPDr VR128:$src, (i32 0x2))>;
6552   def : Pat<(v2f64 (frint VR128:$src)),
6553             (VROUNDPDr VR128:$src, (i32 0x4))>;
6554   def : Pat<(v2f64 (ftrunc VR128:$src)),
6555             (VROUNDPDr VR128:$src, (i32 0x3))>;
6556
6557   def : Pat<(v8f32 (ffloor VR256:$src)),
6558             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6559   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6560             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6561   def : Pat<(v8f32 (fceil VR256:$src)),
6562             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6563   def : Pat<(v8f32 (frint VR256:$src)),
6564             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6565   def : Pat<(v8f32 (ftrunc VR256:$src)),
6566             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6567
6568   def : Pat<(v4f64 (ffloor VR256:$src)),
6569             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6570   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6571             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6572   def : Pat<(v4f64 (fceil VR256:$src)),
6573             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6574   def : Pat<(v4f64 (frint VR256:$src)),
6575             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6576   def : Pat<(v4f64 (ftrunc VR256:$src)),
6577             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6578 }
6579
6580 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6581                                memopv4f32, memopv2f64,
6582                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6583 let Constraints = "$src1 = $dst" in
6584 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6585                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6586
6587 let Predicates = [UseSSE41] in {
6588   def : Pat<(ffloor FR32:$src),
6589             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6590   def : Pat<(f64 (ffloor FR64:$src)),
6591             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6592   def : Pat<(f32 (fnearbyint FR32:$src)),
6593             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6594   def : Pat<(f64 (fnearbyint FR64:$src)),
6595             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6596   def : Pat<(f32 (fceil FR32:$src)),
6597             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6598   def : Pat<(f64 (fceil FR64:$src)),
6599             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6600   def : Pat<(f32 (frint FR32:$src)),
6601             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6602   def : Pat<(f64 (frint FR64:$src)),
6603             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6604   def : Pat<(f32 (ftrunc FR32:$src)),
6605             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6606   def : Pat<(f64 (ftrunc FR64:$src)),
6607             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6608
6609   def : Pat<(v4f32 (ffloor VR128:$src)),
6610             (ROUNDPSr VR128:$src, (i32 0x1))>;
6611   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6612             (ROUNDPSr VR128:$src, (i32 0xC))>;
6613   def : Pat<(v4f32 (fceil VR128:$src)),
6614             (ROUNDPSr VR128:$src, (i32 0x2))>;
6615   def : Pat<(v4f32 (frint VR128:$src)),
6616             (ROUNDPSr VR128:$src, (i32 0x4))>;
6617   def : Pat<(v4f32 (ftrunc VR128:$src)),
6618             (ROUNDPSr VR128:$src, (i32 0x3))>;
6619
6620   def : Pat<(v2f64 (ffloor VR128:$src)),
6621             (ROUNDPDr VR128:$src, (i32 0x1))>;
6622   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6623             (ROUNDPDr VR128:$src, (i32 0xC))>;
6624   def : Pat<(v2f64 (fceil VR128:$src)),
6625             (ROUNDPDr VR128:$src, (i32 0x2))>;
6626   def : Pat<(v2f64 (frint VR128:$src)),
6627             (ROUNDPDr VR128:$src, (i32 0x4))>;
6628   def : Pat<(v2f64 (ftrunc VR128:$src)),
6629             (ROUNDPDr VR128:$src, (i32 0x3))>;
6630 }
6631
6632 //===----------------------------------------------------------------------===//
6633 // SSE4.1 - Packed Bit Test
6634 //===----------------------------------------------------------------------===//
6635
6636 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6637 // the intel intrinsic that corresponds to this.
6638 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6639 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6640                 "vptest\t{$src2, $src1|$src1, $src2}",
6641                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6642                 OpSize, VEX;
6643 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6644                 "vptest\t{$src2, $src1|$src1, $src2}",
6645                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6646                 OpSize, VEX;
6647
6648 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6649                 "vptest\t{$src2, $src1|$src1, $src2}",
6650                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6651                 OpSize, VEX, VEX_L;
6652 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6653                 "vptest\t{$src2, $src1|$src1, $src2}",
6654                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6655                 OpSize, VEX, VEX_L;
6656 }
6657
6658 let Defs = [EFLAGS] in {
6659 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6660               "ptest\t{$src2, $src1|$src1, $src2}",
6661               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6662               OpSize;
6663 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6664               "ptest\t{$src2, $src1|$src1, $src2}",
6665               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6666               OpSize;
6667 }
6668
6669 // The bit test instructions below are AVX only
6670 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6671                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6672   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6673             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6674             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6675   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6676             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6677             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6678             OpSize, VEX;
6679 }
6680
6681 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6682 let ExeDomain = SSEPackedSingle in {
6683 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6684 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6685                             VEX_L;
6686 }
6687 let ExeDomain = SSEPackedDouble in {
6688 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6689 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6690                             VEX_L;
6691 }
6692 }
6693
6694 //===----------------------------------------------------------------------===//
6695 // SSE4.1 - Misc Instructions
6696 //===----------------------------------------------------------------------===//
6697
6698 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6699   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6700                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6701                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6702                      IIC_SSE_POPCNT_RR>,
6703                      OpSize, XS;
6704   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6705                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6706                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6707                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, OpSize, XS;
6708
6709   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6710                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6711                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6712                      IIC_SSE_POPCNT_RR>,
6713                      XS;
6714   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6715                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6716                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6717                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6718
6719   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6720                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6721                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6722                       IIC_SSE_POPCNT_RR>,
6723                       XS;
6724   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6725                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6726                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6727                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6728 }
6729
6730
6731
6732 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6733 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6734                                  Intrinsic IntId128> {
6735   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6736                     (ins VR128:$src),
6737                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6738                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6739   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6740                      (ins i128mem:$src),
6741                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6742                      [(set VR128:$dst,
6743                        (IntId128
6744                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6745 }
6746
6747 let Predicates = [HasAVX] in
6748 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6749                                          int_x86_sse41_phminposuw>, VEX;
6750 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6751                                          int_x86_sse41_phminposuw>;
6752
6753 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6754 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6755                               Intrinsic IntId128, bit Is2Addr = 1,
6756                               OpndItins itins = DEFAULT_ITINS> {
6757   let isCommutable = 1 in
6758   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6759        (ins VR128:$src1, VR128:$src2),
6760        !if(Is2Addr,
6761            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6762            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6763        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6764         itins.rr>, OpSize;
6765   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6766        (ins VR128:$src1, i128mem:$src2),
6767        !if(Is2Addr,
6768            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6769            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6770        [(set VR128:$dst,
6771          (IntId128 VR128:$src1,
6772           (bitconvert (memopv2i64 addr:$src2))))],
6773           itins.rm>, OpSize;
6774 }
6775
6776 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6777 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6778                                 Intrinsic IntId256> {
6779   let isCommutable = 1 in
6780   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6781        (ins VR256:$src1, VR256:$src2),
6782        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6783        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6784   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6785        (ins VR256:$src1, i256mem:$src2),
6786        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6787        [(set VR256:$dst,
6788          (IntId256 VR256:$src1,
6789           (bitconvert (loadv4i64 addr:$src2))))]>, OpSize;
6790 }
6791
6792
6793 /// SS48I_binop_rm - Simple SSE41 binary operator.
6794 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6795                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6796                           X86MemOperand x86memop, bit Is2Addr = 1,
6797                           OpndItins itins = DEFAULT_ITINS> {
6798   let isCommutable = 1 in
6799   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6800        (ins RC:$src1, RC:$src2),
6801        !if(Is2Addr,
6802            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6803            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6804        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6805   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6806        (ins RC:$src1, x86memop:$src2),
6807        !if(Is2Addr,
6808            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6809            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6810        [(set RC:$dst,
6811          (OpVT (OpNode RC:$src1,
6812           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6813 }
6814
6815 let Predicates = [HasAVX] in {
6816   let isCommutable = 0 in
6817   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6818                                                          0>, VEX_4V;
6819   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6820                                   loadv2i64, i128mem, 0>, VEX_4V;
6821   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6822                                   loadv2i64, i128mem, 0>, VEX_4V;
6823   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6824                                   loadv2i64, i128mem, 0>, VEX_4V;
6825   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6826                                   loadv2i64, i128mem, 0>, VEX_4V;
6827   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6828                                   loadv2i64, i128mem, 0>, VEX_4V;
6829   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6830                                   loadv2i64, i128mem, 0>, VEX_4V;
6831   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6832                                   loadv2i64, i128mem, 0>, VEX_4V;
6833   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6834                                   loadv2i64, i128mem, 0>, VEX_4V;
6835   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6836                                                          0>, VEX_4V;
6837 }
6838
6839 let Predicates = [HasAVX2] in {
6840   let isCommutable = 0 in
6841   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6842                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6843   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6844                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6845   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6846                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6847   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6848                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6849   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6850                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6851   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6852                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6853   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6854                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6855   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6856                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6857   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6858                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6859   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6860                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6861 }
6862
6863 let Constraints = "$src1 = $dst" in {
6864   let isCommutable = 0 in
6865   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6866   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6867                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6868   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6869                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6870   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6871                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6872   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6873                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6874   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6875                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6876   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6877                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6878   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6879                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6880   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6881                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6882   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq,
6883                                      1, SSE_INTMUL_ITINS_P>;
6884 }
6885
6886 let Predicates = [HasAVX] in {
6887   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6888                                 memopv2i64, i128mem, 0>, VEX_4V;
6889   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6890                                  memopv2i64, i128mem, 0>, VEX_4V;
6891 }
6892 let Predicates = [HasAVX2] in {
6893   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6894                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6895   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6896                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6897 }
6898
6899 let Constraints = "$src1 = $dst" in {
6900   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6901                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6902   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6903                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6904 }
6905
6906 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6907 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6908                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6909                  X86MemOperand x86memop, bit Is2Addr = 1,
6910                  OpndItins itins = DEFAULT_ITINS> {
6911   let isCommutable = 1 in
6912   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6913         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6914         !if(Is2Addr,
6915             !strconcat(OpcodeStr,
6916                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6917             !strconcat(OpcodeStr,
6918                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6919         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6920         OpSize;
6921   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6922         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6923         !if(Is2Addr,
6924             !strconcat(OpcodeStr,
6925                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6926             !strconcat(OpcodeStr,
6927                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6928         [(set RC:$dst,
6929           (IntId RC:$src1,
6930            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6931         OpSize;
6932 }
6933
6934 let Predicates = [HasAVX] in {
6935   let isCommutable = 0 in {
6936     let ExeDomain = SSEPackedSingle in {
6937     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6938                                         VR128, loadv4f32, f128mem, 0>, VEX_4V;
6939     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6940                                     int_x86_avx_blend_ps_256, VR256, loadv8f32,
6941                                     f256mem, 0>, VEX_4V, VEX_L;
6942     }
6943     let ExeDomain = SSEPackedDouble in {
6944     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6945                                         VR128, loadv2f64, f128mem, 0>, VEX_4V;
6946     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6947                                      int_x86_avx_blend_pd_256,VR256, loadv4f64,
6948                                      f256mem, 0>, VEX_4V, VEX_L;
6949     }
6950   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6951                                       VR128, loadv2i64, i128mem, 0>, VEX_4V;
6952   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6953                                       VR128, loadv2i64, i128mem, 0>, VEX_4V;
6954   }
6955   let ExeDomain = SSEPackedSingle in
6956   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6957                                    VR128, loadv4f32, f128mem, 0>, VEX_4V;
6958   let ExeDomain = SSEPackedDouble in
6959   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6960                                    VR128, loadv2f64, f128mem, 0>, VEX_4V;
6961   let ExeDomain = SSEPackedSingle in
6962   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6963                                   VR256, loadv8f32, i256mem, 0>, VEX_4V, VEX_L;
6964 }
6965
6966 let Predicates = [HasAVX2] in {
6967   let isCommutable = 0 in {
6968   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6969                                   VR256, loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6970   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6971                                   VR256, loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6972   }
6973 }
6974
6975 let Constraints = "$src1 = $dst" in {
6976   let isCommutable = 0 in {
6977   let ExeDomain = SSEPackedSingle in
6978   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6979                                      VR128, memopv4f32, f128mem,
6980                                      1, SSE_INTALU_ITINS_P>;
6981   let ExeDomain = SSEPackedDouble in
6982   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6983                                      VR128, memopv2f64, f128mem,
6984                                      1, SSE_INTALU_ITINS_P>;
6985   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6986                                      VR128, memopv2i64, i128mem,
6987                                      1, SSE_INTALU_ITINS_P>;
6988   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6989                                      VR128, memopv2i64, i128mem,
6990                                      1, SSE_INTMUL_ITINS_P>;
6991   }
6992   let ExeDomain = SSEPackedSingle in
6993   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6994                                   VR128, memopv4f32, f128mem, 1,
6995                                   SSE_DPPS_ITINS>;
6996   let ExeDomain = SSEPackedDouble in
6997   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6998                                   VR128, memopv2f64, f128mem, 1,
6999                                   SSE_DPPD_ITINS>;
7000 }
7001
7002 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7003 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7004                                     RegisterClass RC, X86MemOperand x86memop,
7005                                     PatFrag mem_frag, Intrinsic IntId> {
7006   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7007                   (ins RC:$src1, RC:$src2, RC:$src3),
7008                   !strconcat(OpcodeStr,
7009                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7010                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7011                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
7012
7013   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7014                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7015                   !strconcat(OpcodeStr,
7016                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7017                   [(set RC:$dst,
7018                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7019                                RC:$src3))],
7020                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
7021 }
7022
7023 let Predicates = [HasAVX] in {
7024 let ExeDomain = SSEPackedDouble in {
7025 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7026                                            loadv2f64, int_x86_sse41_blendvpd>;
7027 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7028                                   loadv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
7029 } // ExeDomain = SSEPackedDouble
7030 let ExeDomain = SSEPackedSingle in {
7031 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7032                                            loadv4f32, int_x86_sse41_blendvps>;
7033 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7034                                   loadv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
7035 } // ExeDomain = SSEPackedSingle
7036 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7037                                            loadv2i64, int_x86_sse41_pblendvb>;
7038 }
7039
7040 let Predicates = [HasAVX2] in {
7041 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7042                                       loadv4i64, int_x86_avx2_pblendvb>, VEX_L;
7043 }
7044
7045 let Predicates = [HasAVX] in {
7046   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7047                             (v16i8 VR128:$src2))),
7048             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7049   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7050                             (v4i32 VR128:$src2))),
7051             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7052   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7053                             (v4f32 VR128:$src2))),
7054             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7055   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7056                             (v2i64 VR128:$src2))),
7057             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7058   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7059                             (v2f64 VR128:$src2))),
7060             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7061   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7062                             (v8i32 VR256:$src2))),
7063             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7064   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7065                             (v8f32 VR256:$src2))),
7066             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7067   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7068                             (v4i64 VR256:$src2))),
7069             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7070   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7071                             (v4f64 VR256:$src2))),
7072             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7073
7074   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7075                                (imm:$mask))),
7076             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7077   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7078                                (imm:$mask))),
7079             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7080
7081   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7082                                (imm:$mask))),
7083             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7084   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7085                                (imm:$mask))),
7086             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7087   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7088                                (imm:$mask))),
7089             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7090 }
7091
7092 let Predicates = [HasAVX2] in {
7093   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7094                             (v32i8 VR256:$src2))),
7095             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7096   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7097                                (imm:$mask))),
7098             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7099 }
7100
7101 /// SS41I_ternary_int - SSE 4.1 ternary operator
7102 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7103   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7104                                X86MemOperand x86memop, Intrinsic IntId,
7105                                OpndItins itins = DEFAULT_ITINS> {
7106     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7107                     (ins VR128:$src1, VR128:$src2),
7108                     !strconcat(OpcodeStr,
7109                      "\t{$src2, $dst|$dst, $src2}"),
7110                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7111                     itins.rr>, OpSize;
7112
7113     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7114                     (ins VR128:$src1, x86memop:$src2),
7115                     !strconcat(OpcodeStr,
7116                      "\t{$src2, $dst|$dst, $src2}"),
7117                     [(set VR128:$dst,
7118                       (IntId VR128:$src1,
7119                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7120                        itins.rm>, OpSize;
7121   }
7122 }
7123
7124 let ExeDomain = SSEPackedDouble in
7125 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7126                                   int_x86_sse41_blendvpd>;
7127 let ExeDomain = SSEPackedSingle in
7128 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7129                                   int_x86_sse41_blendvps>;
7130 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7131                                   int_x86_sse41_pblendvb>;
7132
7133 // Aliases with the implicit xmm0 argument
7134 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7135                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7136 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7137                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7138 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7139                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7140 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7141                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7142 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7143                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7144 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7145                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7146
7147 let Predicates = [UseSSE41] in {
7148   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7149                             (v16i8 VR128:$src2))),
7150             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7151   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7152                             (v4i32 VR128:$src2))),
7153             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7154   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7155                             (v4f32 VR128:$src2))),
7156             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7157   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7158                             (v2i64 VR128:$src2))),
7159             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7160   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7161                             (v2f64 VR128:$src2))),
7162             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7163
7164   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7165                                (imm:$mask))),
7166             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7167   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7168                                (imm:$mask))),
7169             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7170   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7171                                (imm:$mask))),
7172             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7173
7174 }
7175
7176 let Predicates = [HasAVX] in
7177 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7178                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7179                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7180                        OpSize, VEX;
7181 let Predicates = [HasAVX2] in
7182 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7183                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7184                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7185                          OpSize, VEX, VEX_L;
7186 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7187                        "movntdqa\t{$src, $dst|$dst, $src}",
7188                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7189                        OpSize;
7190
7191 //===----------------------------------------------------------------------===//
7192 // SSE4.2 - Compare Instructions
7193 //===----------------------------------------------------------------------===//
7194
7195 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7196 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7197                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7198                           X86MemOperand x86memop, bit Is2Addr = 1> {
7199   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7200        (ins RC:$src1, RC:$src2),
7201        !if(Is2Addr,
7202            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7203            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7204        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7205        OpSize;
7206   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7207        (ins RC:$src1, x86memop:$src2),
7208        !if(Is2Addr,
7209            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7210            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7211        [(set RC:$dst,
7212          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7213 }
7214
7215 let Predicates = [HasAVX] in
7216   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7217                                  loadv2i64, i128mem, 0>, VEX_4V;
7218
7219 let Predicates = [HasAVX2] in
7220   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7221                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7222
7223 let Constraints = "$src1 = $dst" in
7224   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7225                                 memopv2i64, i128mem>;
7226
7227 //===----------------------------------------------------------------------===//
7228 // SSE4.2 - String/text Processing Instructions
7229 //===----------------------------------------------------------------------===//
7230
7231 // Packed Compare Implicit Length Strings, Return Mask
7232 multiclass pseudo_pcmpistrm<string asm> {
7233   def REG : PseudoI<(outs VR128:$dst),
7234                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7235     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7236                                                   imm:$src3))]>;
7237   def MEM : PseudoI<(outs VR128:$dst),
7238                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7239     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7240                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7241 }
7242
7243 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7244   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7245   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7246 }
7247
7248 multiclass pcmpistrm_SS42AI<string asm> {
7249   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7250     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7251     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7252     []>, OpSize;
7253   let mayLoad = 1 in
7254   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7255     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7256     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7257     []>, OpSize;
7258 }
7259
7260 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7261   let Predicates = [HasAVX] in
7262   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7263   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7264 }
7265
7266 // Packed Compare Explicit Length Strings, Return Mask
7267 multiclass pseudo_pcmpestrm<string asm> {
7268   def REG : PseudoI<(outs VR128:$dst),
7269                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7270     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7271                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7272   def MEM : PseudoI<(outs VR128:$dst),
7273                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7274     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7275                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7276 }
7277
7278 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7279   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7280   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7281 }
7282
7283 multiclass SS42AI_pcmpestrm<string asm> {
7284   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7285     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7286     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7287     []>, OpSize;
7288   let mayLoad = 1 in
7289   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7290     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7291     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7292     []>, OpSize;
7293 }
7294
7295 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7296   let Predicates = [HasAVX] in
7297   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7298   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7299 }
7300
7301 // Packed Compare Implicit Length Strings, Return Index
7302 multiclass pseudo_pcmpistri<string asm> {
7303   def REG : PseudoI<(outs GR32:$dst),
7304                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7305     [(set GR32:$dst, EFLAGS,
7306       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7307   def MEM : PseudoI<(outs GR32:$dst),
7308                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7309     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7310                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7311 }
7312
7313 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7314   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7315   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7316 }
7317
7318 multiclass SS42AI_pcmpistri<string asm> {
7319   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7320     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7321     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7322     []>, OpSize;
7323   let mayLoad = 1 in
7324   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7325     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7326     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7327     []>, OpSize;
7328 }
7329
7330 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7331   let Predicates = [HasAVX] in
7332   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7333   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7334 }
7335
7336 // Packed Compare Explicit Length Strings, Return Index
7337 multiclass pseudo_pcmpestri<string asm> {
7338   def REG : PseudoI<(outs GR32:$dst),
7339                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7340     [(set GR32:$dst, EFLAGS,
7341       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7342   def MEM : PseudoI<(outs GR32:$dst),
7343                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7344     [(set GR32:$dst, EFLAGS,
7345       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7346        imm:$src5))]>;
7347 }
7348
7349 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7350   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7351   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7352 }
7353
7354 multiclass SS42AI_pcmpestri<string asm> {
7355   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7356     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7357     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7358     []>, OpSize;
7359   let mayLoad = 1 in
7360   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7361     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7362     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7363     []>, OpSize;
7364 }
7365
7366 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7367   let Predicates = [HasAVX] in
7368   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7369   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7370 }
7371
7372 //===----------------------------------------------------------------------===//
7373 // SSE4.2 - CRC Instructions
7374 //===----------------------------------------------------------------------===//
7375
7376 // No CRC instructions have AVX equivalents
7377
7378 // crc intrinsic instruction
7379 // This set of instructions are only rm, the only difference is the size
7380 // of r and m.
7381 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7382                    RegisterClass RCIn, SDPatternOperator Int> :
7383   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7384          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7385          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>;
7386
7387 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7388                    X86MemOperand x86memop, SDPatternOperator Int> :
7389   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7390          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7391          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7392          IIC_CRC32_MEM>;
7393
7394 let Constraints = "$src1 = $dst" in {
7395   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7396                                  int_x86_sse42_crc32_32_8>;
7397   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7398                                  int_x86_sse42_crc32_32_8>;
7399   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7400                                  int_x86_sse42_crc32_32_16>, OpSize;
7401   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7402                                  int_x86_sse42_crc32_32_16>, OpSize;
7403   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7404                                  int_x86_sse42_crc32_32_32>;
7405   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7406                                  int_x86_sse42_crc32_32_32>;
7407   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7408                                  int_x86_sse42_crc32_64_64>, REX_W;
7409   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7410                                  int_x86_sse42_crc32_64_64>, REX_W;
7411   let hasSideEffects = 0 in {
7412     let mayLoad = 1 in
7413     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7414                                    null_frag>, REX_W;
7415     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7416                                    null_frag>, REX_W;
7417   }
7418 }
7419
7420 //===----------------------------------------------------------------------===//
7421 // SHA-NI Instructions
7422 //===----------------------------------------------------------------------===//
7423
7424 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7425                       bit UsesXMM0 = 0> {
7426   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7427              (ins VR128:$src1, VR128:$src2),
7428              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7429              [!if(UsesXMM0,
7430                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7431                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7432
7433   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7434              (ins VR128:$src1, i128mem:$src2),
7435              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7436              [!if(UsesXMM0,
7437                   (set VR128:$dst, (IntId VR128:$src1,
7438                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7439                   (set VR128:$dst, (IntId VR128:$src1,
7440                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7441 }
7442
7443 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7444   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7445                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7446                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7447                          [(set VR128:$dst,
7448                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7449                             (i8 imm:$src3)))]>, TA;
7450   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7451                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7452                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7453                          [(set VR128:$dst,
7454                            (int_x86_sha1rnds4 VR128:$src1,
7455                             (bc_v4i32 (memopv2i64 addr:$src2)),
7456                             (i8 imm:$src3)))]>, TA;
7457
7458   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7459   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7460   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7461
7462   let Uses=[XMM0] in
7463   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7464
7465   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7466   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7467 }
7468
7469 // Aliases with explicit %xmm0
7470 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7471                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7472 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7473                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7474
7475 //===----------------------------------------------------------------------===//
7476 // AES-NI Instructions
7477 //===----------------------------------------------------------------------===//
7478
7479 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7480                               Intrinsic IntId128, bit Is2Addr = 1> {
7481   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7482        (ins VR128:$src1, VR128:$src2),
7483        !if(Is2Addr,
7484            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7485            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7486        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7487        OpSize;
7488   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7489        (ins VR128:$src1, i128mem:$src2),
7490        !if(Is2Addr,
7491            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7492            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7493        [(set VR128:$dst,
7494          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7495 }
7496
7497 // Perform One Round of an AES Encryption/Decryption Flow
7498 let Predicates = [HasAVX, HasAES] in {
7499   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7500                          int_x86_aesni_aesenc, 0>, VEX_4V;
7501   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7502                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7503   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7504                          int_x86_aesni_aesdec, 0>, VEX_4V;
7505   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7506                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7507 }
7508
7509 let Constraints = "$src1 = $dst" in {
7510   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7511                          int_x86_aesni_aesenc>;
7512   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7513                          int_x86_aesni_aesenclast>;
7514   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7515                          int_x86_aesni_aesdec>;
7516   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7517                          int_x86_aesni_aesdeclast>;
7518 }
7519
7520 // Perform the AES InvMixColumn Transformation
7521 let Predicates = [HasAVX, HasAES] in {
7522   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7523       (ins VR128:$src1),
7524       "vaesimc\t{$src1, $dst|$dst, $src1}",
7525       [(set VR128:$dst,
7526         (int_x86_aesni_aesimc VR128:$src1))]>,
7527       OpSize, VEX;
7528   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7529       (ins i128mem:$src1),
7530       "vaesimc\t{$src1, $dst|$dst, $src1}",
7531       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7532       OpSize, VEX;
7533 }
7534 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7535   (ins VR128:$src1),
7536   "aesimc\t{$src1, $dst|$dst, $src1}",
7537   [(set VR128:$dst,
7538     (int_x86_aesni_aesimc VR128:$src1))]>,
7539   OpSize;
7540 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7541   (ins i128mem:$src1),
7542   "aesimc\t{$src1, $dst|$dst, $src1}",
7543   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7544   OpSize;
7545
7546 // AES Round Key Generation Assist
7547 let Predicates = [HasAVX, HasAES] in {
7548   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7549       (ins VR128:$src1, i8imm:$src2),
7550       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7551       [(set VR128:$dst,
7552         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7553       OpSize, VEX;
7554   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7555       (ins i128mem:$src1, i8imm:$src2),
7556       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7557       [(set VR128:$dst,
7558         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7559       OpSize, VEX;
7560 }
7561 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7562   (ins VR128:$src1, i8imm:$src2),
7563   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7564   [(set VR128:$dst,
7565     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7566   OpSize;
7567 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7568   (ins i128mem:$src1, i8imm:$src2),
7569   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7570   [(set VR128:$dst,
7571     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7572   OpSize;
7573
7574 //===----------------------------------------------------------------------===//
7575 // PCLMUL Instructions
7576 //===----------------------------------------------------------------------===//
7577
7578 // AVX carry-less Multiplication instructions
7579 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7580            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7581            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7582            [(set VR128:$dst,
7583              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7584
7585 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7586            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7587            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7588            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7589                               (loadv2i64 addr:$src2), imm:$src3))]>;
7590
7591 // Carry-less Multiplication instructions
7592 let Constraints = "$src1 = $dst" in {
7593 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7594            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7595            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7596            [(set VR128:$dst,
7597              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7598              IIC_SSE_PCLMULQDQ_RR>;
7599
7600 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7601            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7602            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7603            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7604                               (memopv2i64 addr:$src2), imm:$src3))],
7605                               IIC_SSE_PCLMULQDQ_RM>;
7606 } // Constraints = "$src1 = $dst"
7607
7608
7609 multiclass pclmul_alias<string asm, int immop> {
7610   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7611                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7612
7613   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7614                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7615
7616   def : InstAlias<!strconcat("vpclmul", asm,
7617                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7618                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7619
7620   def : InstAlias<!strconcat("vpclmul", asm,
7621                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7622                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7623 }
7624 defm : pclmul_alias<"hqhq", 0x11>;
7625 defm : pclmul_alias<"hqlq", 0x01>;
7626 defm : pclmul_alias<"lqhq", 0x10>;
7627 defm : pclmul_alias<"lqlq", 0x00>;
7628
7629 //===----------------------------------------------------------------------===//
7630 // SSE4A Instructions
7631 //===----------------------------------------------------------------------===//
7632
7633 let Predicates = [HasSSE4A] in {
7634
7635 let Constraints = "$src = $dst" in {
7636 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7637                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7638                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7639                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7640                                     imm:$idx))]>, TB, OpSize;
7641 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7642               (ins VR128:$src, VR128:$mask),
7643               "extrq\t{$mask, $src|$src, $mask}",
7644               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7645                                  VR128:$mask))]>, TB, OpSize;
7646
7647 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7648                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7649                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7650                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7651                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7652 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7653                  (ins VR128:$src, VR128:$mask),
7654                  "insertq\t{$mask, $src|$src, $mask}",
7655                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7656                                     VR128:$mask))]>, XD;
7657 }
7658
7659 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7660                 "movntss\t{$src, $dst|$dst, $src}",
7661                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7662
7663 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7664                 "movntsd\t{$src, $dst|$dst, $src}",
7665                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7666 }
7667
7668 //===----------------------------------------------------------------------===//
7669 // AVX Instructions
7670 //===----------------------------------------------------------------------===//
7671
7672 //===----------------------------------------------------------------------===//
7673 // VBROADCAST - Load from memory and broadcast to all elements of the
7674 //              destination operand
7675 //
7676 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7677                     X86MemOperand x86memop, Intrinsic Int> :
7678   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7679         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7680         [(set RC:$dst, (Int addr:$src))]>, VEX;
7681
7682 // AVX2 adds register forms
7683 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7684                          Intrinsic Int> :
7685   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7686          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7687          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7688
7689 let ExeDomain = SSEPackedSingle in {
7690   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7691                                       int_x86_avx_vbroadcast_ss>;
7692   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7693                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7694 }
7695 let ExeDomain = SSEPackedDouble in
7696 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7697                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7698 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7699                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7700
7701 let ExeDomain = SSEPackedSingle in {
7702   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7703                                            int_x86_avx2_vbroadcast_ss_ps>;
7704   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7705                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7706 }
7707 let ExeDomain = SSEPackedDouble in
7708 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7709                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7710
7711 let Predicates = [HasAVX2] in
7712 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7713                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7714
7715 let Predicates = [HasAVX] in
7716 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7717           (VBROADCASTF128 addr:$src)>;
7718
7719
7720 //===----------------------------------------------------------------------===//
7721 // VINSERTF128 - Insert packed floating-point values
7722 //
7723 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7724 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7725           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7726           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7727           []>, VEX_4V, VEX_L;
7728 let mayLoad = 1 in
7729 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7730           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7731           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7732           []>, VEX_4V, VEX_L;
7733 }
7734
7735 let Predicates = [HasAVX] in {
7736 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7737                                    (iPTR imm)),
7738           (VINSERTF128rr VR256:$src1, VR128:$src2,
7739                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7740 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7741                                    (iPTR imm)),
7742           (VINSERTF128rr VR256:$src1, VR128:$src2,
7743                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7744
7745 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7746                                    (iPTR imm)),
7747           (VINSERTF128rm VR256:$src1, addr:$src2,
7748                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7749 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7750                                    (iPTR imm)),
7751           (VINSERTF128rm VR256:$src1, addr:$src2,
7752                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7753 }
7754
7755 let Predicates = [HasAVX1Only] in {
7756 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7757                                    (iPTR imm)),
7758           (VINSERTF128rr VR256:$src1, VR128:$src2,
7759                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7760 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7761                                    (iPTR imm)),
7762           (VINSERTF128rr VR256:$src1, VR128:$src2,
7763                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7764 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7765                                    (iPTR imm)),
7766           (VINSERTF128rr VR256:$src1, VR128:$src2,
7767                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7768 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7769                                    (iPTR imm)),
7770           (VINSERTF128rr VR256:$src1, VR128:$src2,
7771                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7772
7773 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7774                                    (iPTR imm)),
7775           (VINSERTF128rm VR256:$src1, addr:$src2,
7776                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7777 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7778                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7779                                    (iPTR imm)),
7780           (VINSERTF128rm VR256:$src1, addr:$src2,
7781                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7782 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7783                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7784                                    (iPTR imm)),
7785           (VINSERTF128rm VR256:$src1, addr:$src2,
7786                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7787 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7788                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7789                                    (iPTR imm)),
7790           (VINSERTF128rm VR256:$src1, addr:$src2,
7791                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7792 }
7793
7794 //===----------------------------------------------------------------------===//
7795 // VEXTRACTF128 - Extract packed floating-point values
7796 //
7797 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7798 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7799           (ins VR256:$src1, i8imm:$src2),
7800           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7801           []>, VEX, VEX_L;
7802 let mayStore = 1 in
7803 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7804           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7805           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7806           []>, VEX, VEX_L;
7807 }
7808
7809 // AVX1 patterns
7810 let Predicates = [HasAVX] in {
7811 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7812           (v4f32 (VEXTRACTF128rr
7813                     (v8f32 VR256:$src1),
7814                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7815 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7816           (v2f64 (VEXTRACTF128rr
7817                     (v4f64 VR256:$src1),
7818                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7819
7820 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7821                          (iPTR imm))), addr:$dst),
7822           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7823            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7824 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7825                          (iPTR imm))), addr:$dst),
7826           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7827            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7828 }
7829
7830 let Predicates = [HasAVX1Only] in {
7831 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7832           (v2i64 (VEXTRACTF128rr
7833                   (v4i64 VR256:$src1),
7834                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7835 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7836           (v4i32 (VEXTRACTF128rr
7837                   (v8i32 VR256:$src1),
7838                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7839 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7840           (v8i16 (VEXTRACTF128rr
7841                   (v16i16 VR256:$src1),
7842                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7843 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7844           (v16i8 (VEXTRACTF128rr
7845                   (v32i8 VR256:$src1),
7846                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7847
7848 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7849                                 (iPTR imm))), addr:$dst),
7850           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7851            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7852 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7853                                 (iPTR imm))), addr:$dst),
7854           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7855            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7856 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7857                                 (iPTR imm))), addr:$dst),
7858           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7859            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7860 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7861                                 (iPTR imm))), addr:$dst),
7862           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7863            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7864 }
7865
7866 //===----------------------------------------------------------------------===//
7867 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7868 //
7869 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7870                           Intrinsic IntLd, Intrinsic IntLd256,
7871                           Intrinsic IntSt, Intrinsic IntSt256> {
7872   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7873              (ins VR128:$src1, f128mem:$src2),
7874              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7875              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7876              VEX_4V;
7877   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7878              (ins VR256:$src1, f256mem:$src2),
7879              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7880              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7881              VEX_4V, VEX_L;
7882   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7883              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7884              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7885              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7886   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7887              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7888              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7889              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7890 }
7891
7892 let ExeDomain = SSEPackedSingle in
7893 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7894                                  int_x86_avx_maskload_ps,
7895                                  int_x86_avx_maskload_ps_256,
7896                                  int_x86_avx_maskstore_ps,
7897                                  int_x86_avx_maskstore_ps_256>;
7898 let ExeDomain = SSEPackedDouble in
7899 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7900                                  int_x86_avx_maskload_pd,
7901                                  int_x86_avx_maskload_pd_256,
7902                                  int_x86_avx_maskstore_pd,
7903                                  int_x86_avx_maskstore_pd_256>;
7904
7905 //===----------------------------------------------------------------------===//
7906 // VPERMIL - Permute Single and Double Floating-Point Values
7907 //
7908 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7909                       RegisterClass RC, X86MemOperand x86memop_f,
7910                       X86MemOperand x86memop_i, PatFrag i_frag,
7911                       Intrinsic IntVar, ValueType vt> {
7912   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7913              (ins RC:$src1, RC:$src2),
7914              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7915              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7916   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7917              (ins RC:$src1, x86memop_i:$src2),
7918              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7919              [(set RC:$dst, (IntVar RC:$src1,
7920                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7921
7922   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7923              (ins RC:$src1, i8imm:$src2),
7924              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7925              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7926   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7927              (ins x86memop_f:$src1, i8imm:$src2),
7928              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7929              [(set RC:$dst,
7930                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7931 }
7932
7933 let ExeDomain = SSEPackedSingle in {
7934   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7935                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7936   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7937                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7938 }
7939 let ExeDomain = SSEPackedDouble in {
7940   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7941                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7942   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7943                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7944 }
7945
7946 let Predicates = [HasAVX] in {
7947 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7948           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7949 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7950           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7951 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (loadv4i64 addr:$src1)),
7952                                (i8 imm:$imm))),
7953           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7954 def : Pat<(v4i64 (X86VPermilp (loadv4i64 addr:$src1), (i8 imm:$imm))),
7955           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7956
7957 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7958           (VPERMILPDri VR128:$src1, imm:$imm)>;
7959 def : Pat<(v2i64 (X86VPermilp (loadv2i64 addr:$src1), (i8 imm:$imm))),
7960           (VPERMILPDmi addr:$src1, imm:$imm)>;
7961 }
7962
7963 //===----------------------------------------------------------------------===//
7964 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7965 //
7966 let ExeDomain = SSEPackedSingle in {
7967 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7968           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7969           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7970           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7971                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7972 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7973           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7974           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7975           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
7976                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7977 }
7978
7979 let Predicates = [HasAVX] in {
7980 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7981           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7982 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7983                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
7984           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7985 }
7986
7987 let Predicates = [HasAVX1Only] in {
7988 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7989           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7990 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7991           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7992 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7993           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7994 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7995           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7996
7997 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7998                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
7999           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8000 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8001                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8002           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8003 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8004                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8005           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8006 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8007                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8008           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8009 }
8010
8011 //===----------------------------------------------------------------------===//
8012 // VZERO - Zero YMM registers
8013 //
8014 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8015             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8016   // Zero All YMM registers
8017   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8018                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
8019
8020   // Zero Upper bits of YMM registers
8021   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8022                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
8023 }
8024
8025 //===----------------------------------------------------------------------===//
8026 // Half precision conversion instructions
8027 //===----------------------------------------------------------------------===//
8028 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8029   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8030              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8031              [(set RC:$dst, (Int VR128:$src))]>,
8032              T8, OpSize, VEX;
8033   let neverHasSideEffects = 1, mayLoad = 1 in
8034   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8035              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
8036 }
8037
8038 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8039   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8040                (ins RC:$src1, i32i8imm:$src2),
8041                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8042                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8043                TA, OpSize, VEX;
8044   let neverHasSideEffects = 1, mayStore = 1 in
8045   def mr : Ii8<0x1D, MRMDestMem, (outs),
8046                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8047                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8048                TA, OpSize, VEX;
8049 }
8050
8051 let Predicates = [HasF16C] in {
8052   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8053   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8054   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8055   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8056 }
8057
8058 //===----------------------------------------------------------------------===//
8059 // AVX2 Instructions
8060 //===----------------------------------------------------------------------===//
8061
8062 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8063 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8064                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8065                  X86MemOperand x86memop> {
8066   let isCommutable = 1 in
8067   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8068         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
8069         !strconcat(OpcodeStr,
8070             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8071         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8072         VEX_4V;
8073   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8074         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
8075         !strconcat(OpcodeStr,
8076             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8077         [(set RC:$dst,
8078           (IntId RC:$src1,
8079            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8080         VEX_4V;
8081 }
8082
8083 let isCommutable = 0 in {
8084 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8085                                    VR128, loadv2i64, i128mem>;
8086 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8087                                     VR256, loadv4i64, i256mem>, VEX_L;
8088 }
8089
8090 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8091                   imm:$mask)),
8092           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8093 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8094                   imm:$mask)),
8095           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8096
8097 //===----------------------------------------------------------------------===//
8098 // VPBROADCAST - Load from memory and broadcast to all elements of the
8099 //               destination operand
8100 //
8101 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8102                           X86MemOperand x86memop, PatFrag ld_frag,
8103                           Intrinsic Int128, Intrinsic Int256> {
8104   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8105                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8106                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
8107   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8108                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8109                   [(set VR128:$dst,
8110                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
8111   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8112                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8113                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
8114   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8115                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8116                    [(set VR256:$dst,
8117                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8118                    VEX, VEX_L;
8119 }
8120
8121 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8122                                     int_x86_avx2_pbroadcastb_128,
8123                                     int_x86_avx2_pbroadcastb_256>;
8124 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8125                                     int_x86_avx2_pbroadcastw_128,
8126                                     int_x86_avx2_pbroadcastw_256>;
8127 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8128                                     int_x86_avx2_pbroadcastd_128,
8129                                     int_x86_avx2_pbroadcastd_256>;
8130 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8131                                     int_x86_avx2_pbroadcastq_128,
8132                                     int_x86_avx2_pbroadcastq_256>;
8133
8134 let Predicates = [HasAVX2] in {
8135   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8136           (VPBROADCASTBrm addr:$src)>;
8137   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8138           (VPBROADCASTBYrm addr:$src)>;
8139   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8140           (VPBROADCASTWrm addr:$src)>;
8141   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8142           (VPBROADCASTWYrm addr:$src)>;
8143   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8144           (VPBROADCASTDrm addr:$src)>;
8145   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8146           (VPBROADCASTDYrm addr:$src)>;
8147   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8148           (VPBROADCASTQrm addr:$src)>;
8149   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8150           (VPBROADCASTQYrm addr:$src)>;
8151
8152   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8153           (VPBROADCASTBrr VR128:$src)>;
8154   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8155           (VPBROADCASTBYrr VR128:$src)>;
8156   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8157           (VPBROADCASTWrr VR128:$src)>;
8158   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8159           (VPBROADCASTWYrr VR128:$src)>;
8160   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8161           (VPBROADCASTDrr VR128:$src)>;
8162   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8163           (VPBROADCASTDYrr VR128:$src)>;
8164   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8165           (VPBROADCASTQrr VR128:$src)>;
8166   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8167           (VPBROADCASTQYrr VR128:$src)>;
8168   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8169           (VBROADCASTSSrr VR128:$src)>;
8170   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8171           (VBROADCASTSSYrr VR128:$src)>;
8172   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8173           (VPBROADCASTQrr VR128:$src)>;
8174   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8175           (VBROADCASTSDYrr VR128:$src)>;
8176
8177   // Provide fallback in case the load node that is used in the patterns above
8178   // is used by additional users, which prevents the pattern selection.
8179   let AddedComplexity = 20 in {
8180     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8181               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8182     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8183               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8184     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8185               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8186
8187     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8188               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8189     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8190               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8191     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8192               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8193   }
8194 }
8195
8196 // AVX1 broadcast patterns
8197 let Predicates = [HasAVX1Only] in {
8198 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8199           (VBROADCASTSSYrm addr:$src)>;
8200 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8201           (VBROADCASTSDYrm addr:$src)>;
8202 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8203           (VBROADCASTSSrm addr:$src)>;
8204 }
8205
8206 let Predicates = [HasAVX] in {
8207 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8208           (VBROADCASTSSYrm addr:$src)>;
8209 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8210           (VBROADCASTSDYrm addr:$src)>;
8211 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8212           (VBROADCASTSSrm addr:$src)>;
8213
8214   // Provide fallback in case the load node that is used in the patterns above
8215   // is used by additional users, which prevents the pattern selection.
8216   let AddedComplexity = 20 in {
8217   // 128bit broadcasts:
8218   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8219             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8220   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8221             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8222               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8223               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8224   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8225             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8226               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8227               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8228
8229   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8230             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8231   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8232             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8233               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8234               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8235   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8236             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8237               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8238               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8239   }
8240 }
8241
8242 //===----------------------------------------------------------------------===//
8243 // VPERM - Permute instructions
8244 //
8245
8246 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8247                      ValueType OpVT> {
8248   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8249                    (ins VR256:$src1, VR256:$src2),
8250                    !strconcat(OpcodeStr,
8251                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8252                    [(set VR256:$dst,
8253                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8254                    VEX_4V, VEX_L;
8255   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8256                    (ins VR256:$src1, i256mem:$src2),
8257                    !strconcat(OpcodeStr,
8258                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8259                    [(set VR256:$dst,
8260                      (OpVT (X86VPermv VR256:$src1,
8261                             (bitconvert (mem_frag addr:$src2)))))]>,
8262                    VEX_4V, VEX_L;
8263 }
8264
8265 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32>;
8266 let ExeDomain = SSEPackedSingle in
8267 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32>;
8268
8269 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8270                          ValueType OpVT> {
8271   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8272                      (ins VR256:$src1, i8imm:$src2),
8273                      !strconcat(OpcodeStr,
8274                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8275                      [(set VR256:$dst,
8276                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8277                      VEX, VEX_L;
8278   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8279                      (ins i256mem:$src1, i8imm:$src2),
8280                      !strconcat(OpcodeStr,
8281                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8282                      [(set VR256:$dst,
8283                        (OpVT (X86VPermi (mem_frag addr:$src1),
8284                               (i8 imm:$src2))))]>, VEX, VEX_L;
8285 }
8286
8287 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64>, VEX_W;
8288 let ExeDomain = SSEPackedDouble in
8289 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64>, VEX_W;
8290
8291 //===----------------------------------------------------------------------===//
8292 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8293 //
8294 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8295           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8296           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8297           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8298                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8299 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8300           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8301           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8302           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8303                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8304
8305 let Predicates = [HasAVX2] in {
8306 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8307           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8308 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8309           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8310 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8311           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8312
8313 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8314                   (i8 imm:$imm))),
8315           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8316 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8317                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8318           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8319 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8320                   (i8 imm:$imm))),
8321           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8322 }
8323
8324
8325 //===----------------------------------------------------------------------===//
8326 // VINSERTI128 - Insert packed integer values
8327 //
8328 let neverHasSideEffects = 1 in {
8329 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8330           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8331           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8332           []>, VEX_4V, VEX_L;
8333 let mayLoad = 1 in
8334 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8335           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8336           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8337           []>, VEX_4V, VEX_L;
8338 }
8339
8340 let Predicates = [HasAVX2] in {
8341 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8342                                    (iPTR imm)),
8343           (VINSERTI128rr VR256:$src1, VR128:$src2,
8344                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8345 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8346                                    (iPTR imm)),
8347           (VINSERTI128rr VR256:$src1, VR128:$src2,
8348                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8349 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8350                                    (iPTR imm)),
8351           (VINSERTI128rr VR256:$src1, VR128:$src2,
8352                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8353 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8354                                    (iPTR imm)),
8355           (VINSERTI128rr VR256:$src1, VR128:$src2,
8356                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8357
8358 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8359                                    (iPTR imm)),
8360           (VINSERTI128rm VR256:$src1, addr:$src2,
8361                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8362 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8363                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8364                                    (iPTR imm)),
8365           (VINSERTI128rm VR256:$src1, addr:$src2,
8366                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8367 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8368                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8369                                    (iPTR imm)),
8370           (VINSERTI128rm VR256:$src1, addr:$src2,
8371                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8372 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8373                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8374                                    (iPTR imm)),
8375           (VINSERTI128rm VR256:$src1, addr:$src2,
8376                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8377 }
8378
8379 //===----------------------------------------------------------------------===//
8380 // VEXTRACTI128 - Extract packed integer values
8381 //
8382 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8383           (ins VR256:$src1, i8imm:$src2),
8384           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8385           [(set VR128:$dst,
8386             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8387           VEX, VEX_L;
8388 let neverHasSideEffects = 1, mayStore = 1 in
8389 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8390           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8391           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8392           VEX, VEX_L;
8393
8394 let Predicates = [HasAVX2] in {
8395 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8396           (v2i64 (VEXTRACTI128rr
8397                     (v4i64 VR256:$src1),
8398                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8399 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8400           (v4i32 (VEXTRACTI128rr
8401                     (v8i32 VR256:$src1),
8402                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8403 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8404           (v8i16 (VEXTRACTI128rr
8405                     (v16i16 VR256:$src1),
8406                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8407 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8408           (v16i8 (VEXTRACTI128rr
8409                     (v32i8 VR256:$src1),
8410                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8411
8412 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8413                          (iPTR imm))), addr:$dst),
8414           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8415            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8416 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8417                          (iPTR imm))), addr:$dst),
8418           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8419            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8420 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8421                          (iPTR imm))), addr:$dst),
8422           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8423            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8424 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8425                          (iPTR imm))), addr:$dst),
8426           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8427            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8428 }
8429
8430 //===----------------------------------------------------------------------===//
8431 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8432 //
8433 multiclass avx2_pmovmask<string OpcodeStr,
8434                          Intrinsic IntLd128, Intrinsic IntLd256,
8435                          Intrinsic IntSt128, Intrinsic IntSt256> {
8436   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8437              (ins VR128:$src1, i128mem:$src2),
8438              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8439              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8440   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8441              (ins VR256:$src1, i256mem:$src2),
8442              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8443              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8444              VEX_4V, VEX_L;
8445   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8446              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8447              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8448              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8449   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8450              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8451              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8452              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8453 }
8454
8455 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8456                                 int_x86_avx2_maskload_d,
8457                                 int_x86_avx2_maskload_d_256,
8458                                 int_x86_avx2_maskstore_d,
8459                                 int_x86_avx2_maskstore_d_256>;
8460 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8461                                 int_x86_avx2_maskload_q,
8462                                 int_x86_avx2_maskload_q_256,
8463                                 int_x86_avx2_maskstore_q,
8464                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8465
8466
8467 //===----------------------------------------------------------------------===//
8468 // Variable Bit Shifts
8469 //
8470 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8471                           ValueType vt128, ValueType vt256> {
8472   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8473              (ins VR128:$src1, VR128:$src2),
8474              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8475              [(set VR128:$dst,
8476                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8477              VEX_4V;
8478   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8479              (ins VR128:$src1, i128mem:$src2),
8480              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8481              [(set VR128:$dst,
8482                (vt128 (OpNode VR128:$src1,
8483                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8484              VEX_4V;
8485   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8486              (ins VR256:$src1, VR256:$src2),
8487              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8488              [(set VR256:$dst,
8489                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8490              VEX_4V, VEX_L;
8491   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8492              (ins VR256:$src1, i256mem:$src2),
8493              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8494              [(set VR256:$dst,
8495                (vt256 (OpNode VR256:$src1,
8496                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8497              VEX_4V, VEX_L;
8498 }
8499
8500 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8501 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8502 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8503 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8504 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8505
8506 //===----------------------------------------------------------------------===//
8507 // VGATHER - GATHER Operations
8508 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8509                        X86MemOperand memop128, X86MemOperand memop256> {
8510   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8511             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8512             !strconcat(OpcodeStr,
8513               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8514             []>, VEX_4VOp3;
8515   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8516             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8517             !strconcat(OpcodeStr,
8518               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8519             []>, VEX_4VOp3, VEX_L;
8520 }
8521
8522 let mayLoad = 1, Constraints
8523   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8524   in {
8525   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8526   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8527   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8528   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8529   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8530   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8531   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8532   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8533 }