lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)),
 566                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 567   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 568             (VMOVSSrr (v4i32 (V_SET0)),
 569                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 570   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 571             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 572
 573   // Move low f32 and clear high bits.
 574   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 575             (SUBREG_TO_REG (i32 0),
 576               (VMOVSSrr (v4f32 (V_SET0)),
 577                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 578   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 579             (SUBREG_TO_REG (i32 0),
 580               (VMOVSSrr (v4i32 (V_SET0)),
 581                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 582   }
 583
 584   let AddedComplexity = 20 in {
 585   // MOVSSrm zeros the high parts of the register; represent this
 586   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 587   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 588             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 589   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 590             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 591   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 592             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 593
 594   // MOVSDrm zeros the high parts of the register; represent this
 595   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 596   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 597             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 598   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 599             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 600   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 601             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 602   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 603             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 604   def : Pat<(v2f64 (X86vzload addr:$src)),
 605             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 606
 607   // Represent the same patterns above but in the form they appear for
 608   // 256-bit types
 609   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 610                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 612   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 613                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 615   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 616                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 617             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 618   }
 619   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 620                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 621             (SUBREG_TO_REG (i32 0),
 622                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 623                            sub_xmm)>;
 624   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 625                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 626             (SUBREG_TO_REG (i64 0),
 627                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 628                            sub_xmm)>;
 629   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 630                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 631             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 632
 633   // Move low f64 and clear high bits.
 634   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 635             (SUBREG_TO_REG (i32 0),
 636               (VMOVSDrr (v2f64 (V_SET0)),
 637                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 638
 639   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 640             (SUBREG_TO_REG (i32 0),
 641               (VMOVSDrr (v2i64 (V_SET0)),
 642                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 643
 644   // Extract and store.
 645   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSSmr addr:$dst,
 648                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 649   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 650                    addr:$dst),
 651             (VMOVSDmr addr:$dst,
 652                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 653
 654   // Shuffle with VMOVSS
 655   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (VMOVSSrr (v4i32 VR128:$src1),
 657                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 658   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 659             (VMOVSSrr (v4f32 VR128:$src1),
 660                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 661
 662   // 256-bit variants
 663   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 666                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 667   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 668             (SUBREG_TO_REG (i32 0),
 669                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 670                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 671
 672   // Shuffle with VMOVSD
 673   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr (v2i64 VR128:$src1),
 675                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 676   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr (v2f64 VR128:$src1),
 678                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 679   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 680             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 681                                                    sub_sd))>;
 682   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 683             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 684                                                    sub_sd))>;
 685
 686   // 256-bit variants
 687   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 690                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 691   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 692             (SUBREG_TO_REG (i32 0),
 693                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 694                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 695
 696
 697   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 698   // is during lowering, where it's not possible to recognize the fold cause
 699   // it has two uses through a bitcast. One use disappears at isel time and the
 700   // fold opportunity reappears.
 701   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 703                                                    sub_sd))>;
 704   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 705             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 706                                                    sub_sd))>;
 707   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 708             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 709                                                    sub_sd))>;
 710   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 712                                                    sub_sd))>;
 713 }
 714
 715 let Predicates = [HasSSE1] in {
 716   let AddedComplexity = 15 in {
 717   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 718   // MOVSS to the lower bits.
 719   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 720             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 722             (MOVSSrr (v4f32 (V_SET0)),
 723                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 725             (MOVSSrr (v4i32 (V_SET0)),
 726                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 727   }
 728
 729   let AddedComplexity = 20 in {
 730   // MOVSSrm zeros the high parts of the register; represent this
 731   // with SUBREG_TO_REG.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst,
 744                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 745
 746   // Shuffle with MOVSS
 747   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 748             (MOVSSrr (v4i32 VR128:$src1),
 749                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 750   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 751             (MOVSSrr (v4f32 VR128:$src1),
 752                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 753 }
 754
 755 let Predicates = [HasSSE2] in {
 756   let AddedComplexity = 15 in {
 757   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 758   // MOVSD to the lower bits.
 759   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 760             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 761   }
 762
 763   let AddedComplexity = 20 in {
 764   // MOVSDrm zeros the high parts of the register; represent this
 765   // with SUBREG_TO_REG.
 766   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 767             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 768   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 769             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 770   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 771             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 772   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 773             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 774   def : Pat<(v2f64 (X86vzload addr:$src)),
 775             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 776   }
 777
 778   // Extract and store.
 779   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 780                    addr:$dst),
 781             (MOVSDmr addr:$dst,
 782                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 783
 784   // Shuffle with MOVSD
 785   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 786             (MOVSDrr (v2i64 VR128:$src1),
 787                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 788   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 789             (MOVSDrr (v2f64 VR128:$src1),
 790                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 791   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 792             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 793   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 795
 796   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 797   // is during lowering, where it's not possible to recognize the fold cause
 798   // it has two uses through a bitcast. One use disappears at isel time and the
 799   // fold opportunity reappears.
 800   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 801             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 802   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 803             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 804   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 805             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 806   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 807             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 808 }
 809
 810 //===----------------------------------------------------------------------===//
 811 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 812 //===----------------------------------------------------------------------===//
 813
 814 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 815                             X86MemOperand x86memop, PatFrag ld_frag,
 816                             string asm, Domain d,
 817                             OpndItins itins,
 818                             bit IsReMaterializable = 1> {
 819 let neverHasSideEffects = 1 in
 820   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 821               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 822 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 823   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 824               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 825                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 826 }
 827
 828 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 829                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 830                               TB, VEX;
 831 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 832                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 833                               TB, OpSize, VEX;
 834 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 835                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 836                               TB, VEX;
 837 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 838                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 839                               TB, OpSize, VEX;
 840
 841 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 842                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 843                               TB, VEX;
 844 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 845                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 846                               TB, OpSize, VEX;
 847 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 848                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 849                               TB, VEX;
 850 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 851                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 852                               TB, OpSize, VEX;
 853 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 854                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 855                               TB;
 856 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 857                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 858                               TB, OpSize;
 859 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 860                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 861                               TB;
 862 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 863                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 864                               TB, OpSize;
 865
 866 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX;
 870 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX;
 874 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v4f32 VR128:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX;
 878 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v2f64 VR128:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX;
 882 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 883                    "movaps\t{$src, $dst|$dst, $src}",
 884                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 885                    IIC_SSE_MOVA_P_MR>, VEX;
 886 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 887                    "movapd\t{$src, $dst|$dst, $src}",
 888                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 889                    IIC_SSE_MOVA_P_MR>, VEX;
 890 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 891                    "movups\t{$src, $dst|$dst, $src}",
 892                    [(store (v8f32 VR256:$src), addr:$dst)],
 893                    IIC_SSE_MOVU_P_MR>, VEX;
 894 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 895                    "movupd\t{$src, $dst|$dst, $src}",
 896                    [(store (v4f64 VR256:$src), addr:$dst)],
 897                    IIC_SSE_MOVU_P_MR>, VEX;
 898
 899 // For disassembler
 900 let isCodeGenOnly = 1 in {
 901   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 902                           (ins VR128:$src),
 903                           "movaps\t{$src, $dst|$dst, $src}", [],
 904                           IIC_SSE_MOVA_P_RR>, VEX;
 905   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 906                            (ins VR128:$src),
 907                            "movapd\t{$src, $dst|$dst, $src}", [],
 908                            IIC_SSE_MOVA_P_RR>, VEX;
 909   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 910                            (ins VR128:$src),
 911                            "movups\t{$src, $dst|$dst, $src}", [],
 912                            IIC_SSE_MOVU_P_RR>, VEX;
 913   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 914                            (ins VR128:$src),
 915                            "movupd\t{$src, $dst|$dst, $src}", [],
 916                            IIC_SSE_MOVU_P_RR>, VEX;
 917   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 918                             (ins VR256:$src),
 919                             "movaps\t{$src, $dst|$dst, $src}", [],
 920                             IIC_SSE_MOVA_P_RR>, VEX;
 921   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 922                             (ins VR256:$src),
 923                             "movapd\t{$src, $dst|$dst, $src}", [],
 924                             IIC_SSE_MOVA_P_RR>, VEX;
 925   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 926                             (ins VR256:$src),
 927                             "movups\t{$src, $dst|$dst, $src}", [],
 928                             IIC_SSE_MOVU_P_RR>, VEX;
 929   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 930                             (ins VR256:$src),
 931                             "movupd\t{$src, $dst|$dst, $src}", [],
 932                             IIC_SSE_MOVU_P_RR>, VEX;
 933 }
 934
 935 let Predicates = [HasAVX] in {
 936 def : Pat<(v8i32 (X86vzmovl
 937                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 938           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 939 def : Pat<(v4i64 (X86vzmovl
 940                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 942 def : Pat<(v8f32 (X86vzmovl
 943                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 945 def : Pat<(v4f64 (X86vzmovl
 946                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 948 }
 949
 950
 951 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 952           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 953 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 954           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 955
 956 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 957                    "movaps\t{$src, $dst|$dst, $src}",
 958                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 959                    IIC_SSE_MOVA_P_MR>;
 960 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 961                    "movapd\t{$src, $dst|$dst, $src}",
 962                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 963                    IIC_SSE_MOVA_P_MR>;
 964 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 965                    "movups\t{$src, $dst|$dst, $src}",
 966                    [(store (v4f32 VR128:$src), addr:$dst)],
 967                    IIC_SSE_MOVU_P_MR>;
 968 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movupd\t{$src, $dst|$dst, $src}",
 970                    [(store (v2f64 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVU_P_MR>;
 972
 973 // For disassembler
 974 let isCodeGenOnly = 1 in {
 975   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 976                          "movaps\t{$src, $dst|$dst, $src}", [],
 977                          IIC_SSE_MOVA_P_RR>;
 978   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 979                          "movapd\t{$src, $dst|$dst, $src}", [],
 980                          IIC_SSE_MOVA_P_RR>;
 981   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 982                          "movups\t{$src, $dst|$dst, $src}", [],
 983                          IIC_SSE_MOVU_P_RR>;
 984   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 985                          "movupd\t{$src, $dst|$dst, $src}", [],
 986                          IIC_SSE_MOVU_P_RR>;
 987 }
 988
 989 let Predicates = [HasAVX] in {
 990   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 991             (VMOVUPSmr addr:$dst, VR128:$src)>;
 992   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 993             (VMOVUPDmr addr:$dst, VR128:$src)>;
 994 }
 995
 996 let Predicates = [HasSSE1] in
 997   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 998             (MOVUPSmr addr:$dst, VR128:$src)>;
 999 let Predicates = [HasSSE2] in
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (MOVUPDmr addr:$dst, VR128:$src)>;
1002
1003 // Use vmovaps/vmovups for AVX integer load/store.
1004 let Predicates = [HasAVX] in {
1005   // 128-bit load/store
1006   def : Pat<(alignedloadv2i64 addr:$src),
1007             (VMOVAPSrm addr:$src)>;
1008   def : Pat<(loadv2i64 addr:$src),
1009             (VMOVUPSrm addr:$src)>;
1010
1011   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1012             (VMOVAPSmr addr:$dst, VR128:$src)>;
1013   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1014             (VMOVAPSmr addr:$dst, VR128:$src)>;
1015   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1016             (VMOVAPSmr addr:$dst, VR128:$src)>;
1017   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1020             (VMOVUPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1022             (VMOVUPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1024             (VMOVUPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027
1028   // 256-bit load/store
1029   def : Pat<(alignedloadv4i64 addr:$src),
1030             (VMOVAPSYrm addr:$src)>;
1031   def : Pat<(loadv4i64 addr:$src),
1032             (VMOVUPSYrm addr:$src)>;
1033   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1034             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1035   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1036             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1037   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1038             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1039   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1042             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1044             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1046             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049 }
1050
1051 // Use movaps / movups for SSE integer load / store (one byte shorter).
1052 // The instructions selected below are then converted to MOVDQA/MOVDQU
1053 // during the SSE domain pass.
1054 let Predicates = [HasSSE1] in {
1055   def : Pat<(alignedloadv2i64 addr:$src),
1056             (MOVAPSrm addr:$src)>;
1057   def : Pat<(loadv2i64 addr:$src),
1058             (MOVUPSrm addr:$src)>;
1059
1060   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1061             (MOVAPSmr addr:$dst, VR128:$src)>;
1062   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1063             (MOVAPSmr addr:$dst, VR128:$src)>;
1064   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1065             (MOVAPSmr addr:$dst, VR128:$src)>;
1066   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1067             (MOVAPSmr addr:$dst, VR128:$src)>;
1068   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1069             (MOVUPSmr addr:$dst, VR128:$src)>;
1070   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1071             (MOVUPSmr addr:$dst, VR128:$src)>;
1072   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1073             (MOVUPSmr addr:$dst, VR128:$src)>;
1074   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1075             (MOVUPSmr addr:$dst, VR128:$src)>;
1076 }
1077
1078 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1079 // bits are disregarded. FIXME: Set encoding to pseudo!
1080 let neverHasSideEffects = 1 in {
1081 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1082                        "movaps\t{$src, $dst|$dst, $src}", [],
1083                        IIC_SSE_MOVA_P_RR>, VEX;
1084 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1085                        "movapd\t{$src, $dst|$dst, $src}", [],
1086                        IIC_SSE_MOVA_P_RR>, VEX;
1087 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1088                      "movaps\t{$src, $dst|$dst, $src}", [],
1089                      IIC_SSE_MOVA_P_RR>;
1090 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1091                      "movapd\t{$src, $dst|$dst, $src}", [],
1092                      IIC_SSE_MOVA_P_RR>;
1093 }
1094
1095 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1096 // bits are disregarded. FIXME: Set encoding to pseudo!
1097 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1098 let isCodeGenOnly = 1 in {
1099   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1100                          "movaps\t{$src, $dst|$dst, $src}",
1101                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1102                          IIC_SSE_MOVA_P_RM>, VEX;
1103   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1104                          "movapd\t{$src, $dst|$dst, $src}",
1105                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1106                          IIC_SSE_MOVA_P_RM>, VEX;
1107 }
1108 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1109                      "movaps\t{$src, $dst|$dst, $src}",
1110                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1111                      IIC_SSE_MOVA_P_RM>;
1112 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1113                      "movapd\t{$src, $dst|$dst, $src}",
1114                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1115                      IIC_SSE_MOVA_P_RM>;
1116 }
1117
1118 //===----------------------------------------------------------------------===//
1119 // SSE 1 & 2 - Move Low packed FP Instructions
1120 //===----------------------------------------------------------------------===//
1121
1122 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1123                                  SDNode psnode, SDNode pdnode, string base_opc,
1124                                  string asm_opr, InstrItinClass itin> {
1125   def PSrm : PI<opc, MRMSrcMem,
1126          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1127          !strconcat(base_opc, "s", asm_opr),
1128      [(set RC:$dst,
1129        (psnode RC:$src1,
1130               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1131               itin, SSEPackedSingle>, TB;
1132
1133   def PDrm : PI<opc, MRMSrcMem,
1134          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1135          !strconcat(base_opc, "d", asm_opr),
1136      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1137                               (scalar_to_vector (loadf64 addr:$src2)))))],
1138               itin, SSEPackedDouble>, TB, OpSize;
1139 }
1140
1141 let AddedComplexity = 20 in {
1142   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1143                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1144                      IIC_SSE_MOV_LH>, VEX_4V;
1145 }
1146 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1147   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1148                                    "\t{$src2, $dst|$dst, $src2}",
1149                                    IIC_SSE_MOV_LH>;
1150 }
1151
1152 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1153                    "movlps\t{$src, $dst|$dst, $src}",
1154                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1155                                  (iPTR 0))), addr:$dst)],
1156                                  IIC_SSE_MOV_LH>, VEX;
1157 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1158                    "movlpd\t{$src, $dst|$dst, $src}",
1159                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1160                                  (iPTR 0))), addr:$dst)],
1161                                  IIC_SSE_MOV_LH>, VEX;
1162 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1163                    "movlps\t{$src, $dst|$dst, $src}",
1164                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1165                                  (iPTR 0))), addr:$dst)],
1166                                  IIC_SSE_MOV_LH>;
1167 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1168                    "movlpd\t{$src, $dst|$dst, $src}",
1169                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1170                                  (iPTR 0))), addr:$dst)],
1171                                  IIC_SSE_MOV_LH>;
1172
1173 let Predicates = [HasAVX] in {
1174   // Shuffle with VMOVLPS
1175   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1176             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1177   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1178             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1179
1180   // Shuffle with VMOVLPD
1181   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1182             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1183   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1184             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1185
1186   // Store patterns
1187   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1188                    addr:$src1),
1189             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1190   def : Pat<(store (v4i32 (X86Movlps
1191                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1192             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1193   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1194                    addr:$src1),
1195             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1196   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1197                    addr:$src1),
1198             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1199 }
1200
1201 let Predicates = [HasSSE1] in {
1202   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1203   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1204                                  (iPTR 0))), addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206
1207   // Shuffle with MOVLPS
1208   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1209             (MOVLPSrm VR128:$src1, addr:$src2)>;
1210   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1211             (MOVLPSrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(X86Movlps VR128:$src1,
1213                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1214             (MOVLPSrm VR128:$src1, addr:$src2)>;
1215
1216   // Store patterns
1217   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1218                                       addr:$src1),
1219             (MOVLPSmr addr:$src1, VR128:$src2)>;
1220   def : Pat<(store (v4i32 (X86Movlps
1221                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1222                               addr:$src1),
1223             (MOVLPSmr addr:$src1, VR128:$src2)>;
1224 }
1225
1226 let Predicates = [HasSSE2] in {
1227   // Shuffle with MOVLPD
1228   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1229             (MOVLPDrm VR128:$src1, addr:$src2)>;
1230   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1231             (MOVLPDrm VR128:$src1, addr:$src2)>;
1232
1233   // Store patterns
1234   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1235                            addr:$src1),
1236             (MOVLPDmr addr:$src1, VR128:$src2)>;
1237   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1238                            addr:$src1),
1239             (MOVLPDmr addr:$src1, VR128:$src2)>;
1240 }
1241
1242 //===----------------------------------------------------------------------===//
1243 // SSE 1 & 2 - Move Hi packed FP Instructions
1244 //===----------------------------------------------------------------------===//
1245
1246 let AddedComplexity = 20 in {
1247   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1248                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1249                      IIC_SSE_MOV_LH>, VEX_4V;
1250 }
1251 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1252   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1253                                    "\t{$src2, $dst|$dst, $src2}",
1254                                    IIC_SSE_MOV_LH>;
1255 }
1256
1257 // v2f64 extract element 1 is always custom lowered to unpack high to low
1258 // and extract element 0 so the non-store version isn't too horrible.
1259 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1260                    "movhps\t{$src, $dst|$dst, $src}",
1261                    [(store (f64 (vector_extract
1262                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1263                                             (bc_v2f64 (v4f32 VR128:$src))),
1264                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1265 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1266                    "movhpd\t{$src, $dst|$dst, $src}",
1267                    [(store (f64 (vector_extract
1268                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1269                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1270 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1271                    "movhps\t{$src, $dst|$dst, $src}",
1272                    [(store (f64 (vector_extract
1273                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1274                                             (bc_v2f64 (v4f32 VR128:$src))),
1275                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1276 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1277                    "movhpd\t{$src, $dst|$dst, $src}",
1278                    [(store (f64 (vector_extract
1279                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1281
1282 let Predicates = [HasAVX] in {
1283   // VMOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1289             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1290
1291   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1292   // is during lowering, where it's not possible to recognize the load fold
1293   // cause it has two uses through a bitcast. One use disappears at isel time
1294   // and the fold opportunity reappears.
1295   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1296                       (scalar_to_vector (loadf64 addr:$src2)))),
1297             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1298 }
1299
1300 let Predicates = [HasSSE1] in {
1301   // MOVHPS patterns
1302   def : Pat<(X86Movlhps VR128:$src1,
1303                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1304             (MOVHPSrm VR128:$src1, addr:$src2)>;
1305   def : Pat<(X86Movlhps VR128:$src1,
1306                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1307             (MOVHPSrm VR128:$src1, addr:$src2)>;
1308 }
1309
1310 let Predicates = [HasSSE2] in {
1311   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1312   // is during lowering, where it's not possible to recognize the load fold
1313   // cause it has two uses through a bitcast. One use disappears at isel time
1314   // and the fold opportunity reappears.
1315   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1316                       (scalar_to_vector (loadf64 addr:$src2)))),
1317             (MOVHPDrm VR128:$src1, addr:$src2)>;
1318 }
1319
1320 //===----------------------------------------------------------------------===//
1321 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1322 //===----------------------------------------------------------------------===//
1323
1324 let AddedComplexity = 20 in {
1325   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1326                                        (ins VR128:$src1, VR128:$src2),
1327                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1328                       [(set VR128:$dst,
1329                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1330                         IIC_SSE_MOV_LH>,
1331                       VEX_4V;
1332   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1333                                        (ins VR128:$src1, VR128:$src2),
1334                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1335                       [(set VR128:$dst,
1336                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1337                         IIC_SSE_MOV_LH>,
1338                       VEX_4V;
1339 }
1340 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1341   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1342                                        (ins VR128:$src1, VR128:$src2),
1343                       "movlhps\t{$src2, $dst|$dst, $src2}",
1344                       [(set VR128:$dst,
1345                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1346                         IIC_SSE_MOV_LH>;
1347   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1348                                        (ins VR128:$src1, VR128:$src2),
1349                       "movhlps\t{$src2, $dst|$dst, $src2}",
1350                       [(set VR128:$dst,
1351                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1352                         IIC_SSE_MOV_LH>;
1353 }
1354
1355 let Predicates = [HasAVX] in {
1356   // MOVLHPS patterns
1357   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1358             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1359   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1360             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1361
1362   // MOVHLPS patterns
1363   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1364             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1365 }
1366
1367 let Predicates = [HasSSE1] in {
1368   // MOVLHPS patterns
1369   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1373
1374   // MOVHLPS patterns
1375   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1376             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1377 }
1378
1379 //===----------------------------------------------------------------------===//
1380 // SSE 1 & 2 - Conversion Instructions
1381 //===----------------------------------------------------------------------===//
1382
1383 def SSE_CVT_PD : OpndItins<
1384   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1385 >;
1386
1387 def SSE_CVT_PS : OpndItins<
1388   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1389 >;
1390
1391 def SSE_CVT_Scalar : OpndItins<
1392   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1393 >;
1394
1395 def SSE_CVT_SS2SI_32 : OpndItins<
1396   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1397 >;
1398
1399 def SSE_CVT_SS2SI_64 : OpndItins<
1400   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1401 >;
1402
1403 def SSE_CVT_SD2SI : OpndItins<
1404   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1405 >;
1406
1407 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1408                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1409                      string asm, OpndItins itins> {
1410   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1411                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1412                         itins.rr>;
1413   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1414                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1415                         itins.rm>;
1416 }
1417
1418 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1419                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1420                          string asm, Domain d, OpndItins itins> {
1421   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1422                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1423                         itins.rr, d>;
1424   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1425                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1426                         itins.rm, d>;
1427 }
1428
1429 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                           X86MemOperand x86memop, string asm> {
1431 let neverHasSideEffects = 1 in {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1433               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1434   let mayLoad = 1 in
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1436               (ins DstRC:$src1, x86memop:$src),
1437               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1438 } // neverHasSideEffects = 1
1439 }
1440
1441 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1442                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1443                                 SSE_CVT_SS2SI_32>,
1444                                 XS, VEX, VEX_LIG;
1445 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1446                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1447                                 SSE_CVT_SS2SI_64>,
1448                                 XS, VEX, VEX_W, VEX_LIG;
1449 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1450                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1451                                 SSE_CVT_SD2SI>,
1452                                 XD, VEX, VEX_LIG;
1453 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1454                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1455                                 SSE_CVT_SD2SI>,
1456                                 XD, VEX, VEX_W, VEX_LIG;
1457
1458 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1459 // register, but the same isn't true when only using memory operands,
1460 // provide other assembly "l" and "q" forms to address this explicitly
1461 // where appropriate to do so.
1462 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1463                                   XS, VEX_4V, VEX_LIG;
1464 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1465                                   XS, VEX_4V, VEX_W, VEX_LIG;
1466 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1467                                   XD, VEX_4V, VEX_LIG;
1468 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1469                                   XD, VEX_4V, VEX_LIG;
1470 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1471                                   XD, VEX_4V, VEX_W, VEX_LIG;
1472
1473 let Predicates = [HasAVX], AddedComplexity = 1 in {
1474   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1475             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1476   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1477             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1478   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1479             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1480   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1481             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1482
1483   def : Pat<(f32 (sint_to_fp GR32:$src)),
1484             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1485   def : Pat<(f32 (sint_to_fp GR64:$src)),
1486             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1487   def : Pat<(f64 (sint_to_fp GR32:$src)),
1488             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1489   def : Pat<(f64 (sint_to_fp GR64:$src)),
1490             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1491 }
1492
1493 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1494                       "cvttss2si\t{$src, $dst|$dst, $src}",
1495                       SSE_CVT_SS2SI_32>, XS;
1496 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1497                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1498                       SSE_CVT_SS2SI_64>, XS, REX_W;
1499 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1500                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1501                       SSE_CVT_SD2SI>, XD;
1502 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1503                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1504                       SSE_CVT_SD2SI>, XD, REX_W;
1505 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1506                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1507                       SSE_CVT_Scalar>, XS;
1508 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1509                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1510                       SSE_CVT_Scalar>, XS, REX_W;
1511 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1512                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1513                       SSE_CVT_Scalar>, XD;
1514 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1515                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1516                       SSE_CVT_Scalar>, XD, REX_W;
1517
1518 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1519 // and/or XMM operand(s).
1520
1521 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1522                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1523                          string asm, OpndItins itins> {
1524   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1525               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1526               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1527   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1528               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1529               [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm>;
1530 }
1531
1532 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1533                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1534                     PatFrag ld_frag, string asm, OpndItins itins,
1535                     bit Is2Addr = 1> {
1536   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1537               !if(Is2Addr,
1538                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1539                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1540               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1541               itins.rr>;
1542   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1543               (ins DstRC:$src1, x86memop:$src2),
1544               !if(Is2Addr,
1545                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1546                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1547               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1548               itins.rm>;
1549 }
1550
1551 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1552                   f128mem, load, "cvtsd2si", SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1553 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1554                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si",
1555                   SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1556
1557 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1558                 f128mem, load, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1559 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1560                   f128mem, load, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1561
1562
1563 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1564           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1565           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1566 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1567           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss",
1568           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1569           VEX_W;
1570 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1571           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1572           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1573 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1574           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd",
1575           SSE_CVT_Scalar, 0>, XD,
1576           VEX_4V, VEX_W;
1577
1578 let Constraints = "$src1 = $dst" in {
1579   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1580                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1581                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1582   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1583                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1584                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1585   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1586                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1587                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1588   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1589                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1590                         "cvtsi2sd", SSE_CVT_Scalar>, XD, REX_W;
1591 }
1592
1593 /// SSE 1 Only
1594
1595 // Aliases for intrinsics
1596 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1597                                     f32mem, load, "cvttss2si",
1598                                     SSE_CVT_SS2SI_32>, XS, VEX;
1599 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1600                                     int_x86_sse_cvttss2si64, f32mem, load,
1601                                     "cvttss2si", SSE_CVT_SS2SI_64>,
1602                                     XS, VEX, VEX_W;
1603 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1604                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1605                                     XD, VEX;
1606 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1607                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1608                                     "cvttsd2si", SSE_CVT_SD2SI>,
1609                                     XD, VEX, VEX_W;
1610 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1611                                     f32mem, load, "cvttss2si",
1612                                     SSE_CVT_SS2SI_32>, XS;
1613 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1614                                     int_x86_sse_cvttss2si64, f32mem, load,
1615                                     "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1616                                     XS, REX_W;
1617 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1618                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1619                                     XD;
1620 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1621                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1622                                     "cvttsd2si{q}", SSE_CVT_SD2SI>,
1623                                     XD, REX_W;
1624
1625 let Pattern = []<dag> in {
1626 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1627                                "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1628                                SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1629 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1630                                "cvtss2si\t{$src, $dst|$dst, $src}",
1631                                SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1632 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1633                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1634                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1635                                Requires<[HasAVX]>;
1636 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1637                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1638                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1639                                Requires<[HasAVX]>;
1640 }
1641
1642 let Pattern = []<dag> in {
1643 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1644                           "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1645                           SSE_CVT_SS2SI_32>, XS;
1646 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1647                           "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1648                           SSE_CVT_SS2SI_64>, XS, REX_W;
1649 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1650                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1651                             SSEPackedSingle, SSE_CVT_PS>, TB,
1652                             Requires<[HasSSE2]>;
1653 }
1654
1655 let Predicates = [HasAVX] in {
1656   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1657             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1658   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1659             (VCVTSS2SIrm addr:$src)>;
1660   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1661             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1662   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1663             (VCVTSS2SI64rm addr:$src)>;
1664 }
1665
1666 let Predicates = [HasSSE1] in {
1667   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1668             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1669   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1670             (CVTSS2SIrm addr:$src)>;
1671   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1672             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1673   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1674             (CVTSS2SI64rm addr:$src)>;
1675 }
1676
1677 /// SSE 2 Only
1678
1679 // Convert scalar double to scalar single
1680 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1681                        (ins FR64:$src1, FR64:$src2),
1682                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1683                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1684 let mayLoad = 1 in
1685 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1686                        (ins FR64:$src1, f64mem:$src2),
1687                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1688                       [], IIC_SSE_CVT_Scalar_RM>,
1689                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1690
1691 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1692           Requires<[HasAVX]>;
1693
1694 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1695                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1696                       [(set FR32:$dst, (fround FR64:$src))],
1697                       IIC_SSE_CVT_Scalar_RR>;
1698 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1699                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1700                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1701                       IIC_SSE_CVT_Scalar_RM>,
1702                       XD,
1703                   Requires<[HasSSE2, OptForSize]>;
1704
1705 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1706                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1707                       SSE_CVT_Scalar, 0>,
1708                       XS, VEX_4V;
1709 let Constraints = "$src1 = $dst" in
1710 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1711                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1712                       SSE_CVT_Scalar>, XS;
1713
1714 // Convert scalar single to scalar double
1715 // SSE2 instructions with XS prefix
1716 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1717                     (ins FR32:$src1, FR32:$src2),
1718                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1719                     [], IIC_SSE_CVT_Scalar_RR>,
1720                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1721 let mayLoad = 1 in
1722 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1723                     (ins FR32:$src1, f32mem:$src2),
1724                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1725                     [], IIC_SSE_CVT_Scalar_RM>,
1726                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1727
1728 let Predicates = [HasAVX] in {
1729   def : Pat<(f64 (fextend FR32:$src)),
1730             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1731   def : Pat<(fextend (loadf32 addr:$src)),
1732             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1733   def : Pat<(extloadf32 addr:$src),
1734             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1735 }
1736
1737 def : Pat<(extloadf32 addr:$src),
1738           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1739           Requires<[HasAVX, OptForSpeed]>;
1740
1741 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1742                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1743                    [(set FR64:$dst, (fextend FR32:$src))],
1744                    IIC_SSE_CVT_Scalar_RR>, XS,
1745                  Requires<[HasSSE2]>;
1746 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1747                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1748                    [(set FR64:$dst, (extloadf32 addr:$src))],
1749                    IIC_SSE_CVT_Scalar_RM>, XS,
1750                  Requires<[HasSSE2, OptForSize]>;
1751
1752 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1753 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1754 // combine.
1755 // Since these loads aren't folded into the fextend, we have to match it
1756 // explicitly here.
1757 def : Pat<(fextend (loadf32 addr:$src)),
1758           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1759 def : Pat<(extloadf32 addr:$src),
1760           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1761
1762 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1763                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1764                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1765                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1766                                        VR128:$src2))],
1767                                        IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V,
1768                     Requires<[HasAVX]>;
1769 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1770                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1771                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1772                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1773                                        (load addr:$src2)))],
1774                                        IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V,
1775                     Requires<[HasAVX]>;
1776 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1777 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1778                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1779                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1780                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1781                                        VR128:$src2))],
1782                                        IIC_SSE_CVT_Scalar_RR>, XS,
1783                     Requires<[HasSSE2]>;
1784 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1785                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1786                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1787                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1788                                        (load addr:$src2)))],
1789                                        IIC_SSE_CVT_Scalar_RM>, XS,
1790                     Requires<[HasSSE2]>;
1791 }
1792
1793 // Convert doubleword to packed single/double fp
1794 // SSE2 instructions without OpSize prefix
1795 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1796                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1797                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))],
1798                        IIC_SSE_CVT_PS_RR>,
1799                      TB, VEX, Requires<[HasAVX]>;
1800 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1801                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1802                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1803                                         (bitconvert (memopv2i64 addr:$src))))],
1804                                         IIC_SSE_CVT_PS_RM>,
1805                      TB, VEX, Requires<[HasAVX]>;
1806 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1807                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1808                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))],
1809                        IIC_SSE_CVT_PS_RR>,
1810                      TB, Requires<[HasSSE2]>;
1811 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1812                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1813                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1814                                         (bitconvert (memopv2i64 addr:$src))))],
1815                                         IIC_SSE_CVT_PS_RM>,
1816                      TB, Requires<[HasSSE2]>;
1817
1818
1819 // Convert packed single/double fp to doubleword
1820 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1821                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1822                        IIC_SSE_CVT_PS_RR>, VEX;
1823 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1824                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1825                        IIC_SSE_CVT_PS_RM>, VEX;
1826 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1827                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1828                         IIC_SSE_CVT_PS_RR>, VEX;
1829 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1830                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1831                         IIC_SSE_CVT_PS_RM>, VEX;
1832 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1833                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1834                      IIC_SSE_CVT_PS_RR>;
1835 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1836                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1837                      IIC_SSE_CVT_PS_RM>;
1838
1839 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1841                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1842                         IIC_SSE_CVT_PS_RR>,
1843                         VEX;
1844 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1845                          (ins f128mem:$src),
1846                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1847                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1848                                             (memop addr:$src)))],
1849                                             IIC_SSE_CVT_PS_RM>, VEX;
1850 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1851                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1852                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1853                         IIC_SSE_CVT_PS_RR>;
1854 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1855                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1856                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1857                                             (memop addr:$src)))],
1858                                             IIC_SSE_CVT_PS_RM>;
1859
1860 // Convert Packed Double FP to Packed DW Integers
1861 let Predicates = [HasAVX] in {
1862 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1863 // register, but the same isn't true when using memory operands instead.
1864 // Provide other assembly rr and rm forms to address this explicitly.
1865 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1866                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1867 def VCVTPD2DQXrYr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1868                          "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1869
1870 // XMM only
1871 def VCVTPD2DQXrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1872                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1873 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1874                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1875
1876 // YMM only
1877 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1878                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX;
1879 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1880                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1881 }
1882
1883 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1884                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1885                       IIC_SSE_CVT_PD_RM>;
1886 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1887                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1888                       IIC_SSE_CVT_PD_RR>;
1889
1890 // SSE2 packed instructions with XD prefix
1891 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1892                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1893                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1894                        IIC_SSE_CVT_PD_RR>,
1895                      XD, VEX, Requires<[HasAVX]>;
1896 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1897                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1898                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1899                                           (memop addr:$src)))],
1900                                           IIC_SSE_CVT_PD_RM>,
1901                      XD, VEX, Requires<[HasAVX]>;
1902 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1903                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1904                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1905                        IIC_SSE_CVT_PD_RR>,
1906                      XD, Requires<[HasSSE2]>;
1907 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1908                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1909                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1910                                           (memop addr:$src)))],
1911                                           IIC_SSE_CVT_PD_RM>,
1912                      XD, Requires<[HasSSE2]>;
1913
1914
1915 // Convert with truncation packed single/double fp to doubleword
1916 // SSE2 packed instructions with XS prefix
1917 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1918                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1919                         [(set VR128:$dst,
1920                           (int_x86_sse2_cvttps2dq VR128:$src))],
1921                           IIC_SSE_CVT_PS_RR>, VEX;
1922 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1923                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1924                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1925                                            (memop addr:$src)))],
1926                                            IIC_SSE_CVT_PS_RM>, VEX;
1927 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1928                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1929                          [(set VR256:$dst,
1930                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1931                            IIC_SSE_CVT_PS_RR>, VEX;
1932 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1933                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1934                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1935                                             (memopv8f32 addr:$src)))],
1936                                             IIC_SSE_CVT_PS_RM>, VEX;
1937
1938 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1939                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1940                       [(set VR128:$dst,
1941                             (int_x86_sse2_cvttps2dq VR128:$src))],
1942                             IIC_SSE_CVT_PS_RR>;
1943 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1944                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1945                       [(set VR128:$dst,
1946                             (int_x86_sse2_cvttps2dq (memop addr:$src)))],
1947                             IIC_SSE_CVT_PS_RM>;
1948
1949 let Predicates = [HasAVX] in {
1950   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1951             (Int_VCVTDQ2PSrr VR128:$src)>;
1952   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1953             (Int_VCVTDQ2PSrm addr:$src)>;
1954
1955   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1956             (VCVTTPS2DQrr VR128:$src)>;
1957   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1958             (VCVTTPS2DQrm addr:$src)>;
1959
1960   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1961             (VCVTDQ2PSYrr VR256:$src)>;
1962   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1963             (VCVTDQ2PSYrm addr:$src)>;
1964
1965   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1966             (VCVTTPS2DQYrr VR256:$src)>;
1967   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1968             (VCVTTPS2DQYrm addr:$src)>;
1969 }
1970
1971 let Predicates = [HasSSE2] in {
1972   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1973             (Int_CVTDQ2PSrr VR128:$src)>;
1974   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1975             (Int_CVTDQ2PSrm addr:$src)>;
1976
1977   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1978             (CVTTPS2DQrr VR128:$src)>;
1979   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1980             (CVTTPS2DQrm addr:$src)>;
1981 }
1982
1983 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1984                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1985                         [(set VR128:$dst,
1986                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1987                               IIC_SSE_CVT_PD_RR>, VEX;
1988 let isCodeGenOnly = 1 in
1989 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1990                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1991                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1992                                                (memop addr:$src)))],
1993                                                IIC_SSE_CVT_PD_RM>, VEX;
1994 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1995                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1996                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1997                       IIC_SSE_CVT_PD_RR>;
1998 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1999                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2000                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2001                                         (memop addr:$src)))],
2002                                         IIC_SSE_CVT_PD_RM>;
2003
2004 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2005 // register, but the same isn't true when using memory operands instead.
2006 // Provide other assembly rr and rm forms to address this explicitly.
2007 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2008                           "cvttpd2dq\t{$src, $dst|$dst, $src}", [],
2009                           IIC_SSE_CVT_PD_RR>, VEX;
2010
2011 // XMM only
2012 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2013                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", [],
2014                          IIC_SSE_CVT_PD_RR>, VEX;
2015 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2016                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", [],
2017                          IIC_SSE_CVT_PD_RM>, VEX;
2018
2019 // YMM only
2020 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2021                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
2022                          IIC_SSE_CVT_PD_RR>, VEX;
2023 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2024                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
2025                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2026
2027 let Predicates = [HasAVX] in {
2028   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2029             (VCVTTPD2DQYrr VR256:$src)>;
2030   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2031             (VCVTTPD2DQYrm addr:$src)>;
2032 } // Predicates = [HasAVX]
2033
2034 // Convert packed single to packed double
2035 let Predicates = [HasAVX] in {
2036                   // SSE2 instructions without OpSize prefix
2037 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2038                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2039                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2040 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2041                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2042                      IIC_SSE_CVT_PD_RM>, TB, VEX;
2043 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2044                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2045                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2046 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2047                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2048                      IIC_SSE_CVT_PD_RM>, TB, VEX;
2049 }
2050 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2051                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2052                        IIC_SSE_CVT_PD_RR>, TB;
2053 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2054                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2055                        IIC_SSE_CVT_PD_RM>, TB;
2056
2057 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2058                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
2059                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2060                        IIC_SSE_CVT_PD_RR>,
2061                      TB, VEX, Requires<[HasAVX]>;
2062 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2063                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
2064                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
2065                                           (load addr:$src)))],
2066                                           IIC_SSE_CVT_PD_RM>,
2067                      TB, VEX, Requires<[HasAVX]>;
2068 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2069                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2070                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2071                        IIC_SSE_CVT_PD_RR>,
2072                      TB, Requires<[HasSSE2]>;
2073 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2074                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2075                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
2076                                           (load addr:$src)))],
2077                                           IIC_SSE_CVT_PD_RM>,
2078                      TB, Requires<[HasSSE2]>;
2079
2080 // Convert Packed DW Integers to Packed Double FP
2081 let Predicates = [HasAVX] in {
2082 def VCVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2083                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2084 def VCVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2085                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2086 def VCVTDQ2PDYrm  : SSDI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2087                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2088 def VCVTDQ2PDYrr  : SSDI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2089                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2090 }
2091
2092 def CVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2093                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2094                        IIC_SSE_CVT_PD_RR>;
2095 def CVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2096                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2097                        IIC_SSE_CVT_PD_RM>;
2098
2099 // 128 bit register conversion intrinsics
2100 let Predicates = [HasAVX] in
2101 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2102            (VCVTDQ2PDrr VR128:$src)>;
2103
2104 let Predicates = [HasSSE2] in
2105 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2106            (CVTDQ2PDrr VR128:$src)>;
2107
2108 // AVX 256-bit register conversion intrinsics
2109 let Predicates = [HasAVX] in {
2110   def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
2111             (VCVTDQ2PDYrr VR128:$src)>;
2112   def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
2113             (VCVTDQ2PDYrm addr:$src)>;
2114
2115   def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
2116             (VCVTPD2DQYrr VR256:$src)>;
2117   def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
2118             (VCVTPD2DQYrm addr:$src)>;
2119
2120   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2121             (VCVTDQ2PDYrr VR128:$src)>;
2122   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2123             (VCVTDQ2PDYrm addr:$src)>;
2124 } // Predicates = [HasAVX]
2125
2126 // Convert packed double to packed single
2127 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2128 // register, but the same isn't true when using memory operands instead.
2129 // Provide other assembly rr and rm forms to address this explicitly.
2130 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2131                        "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2132                        IIC_SSE_CVT_PD_RR>, VEX;
2133 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2134                          "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2135                          IIC_SSE_CVT_PD_RR>, VEX;
2136
2137 // XMM only
2138 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2139                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2140                         IIC_SSE_CVT_PD_RR>, VEX;
2141 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2142                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2143                         IIC_SSE_CVT_PD_RM>, VEX;
2144
2145 // YMM only
2146 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2147                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2148                         IIC_SSE_CVT_PD_RR>, VEX;
2149 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2150                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2151                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2152 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2153                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2154                      IIC_SSE_CVT_PD_RR>;
2155 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2156                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2157                      IIC_SSE_CVT_PD_RM>;
2158
2159
2160 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2161                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2162                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2163                         IIC_SSE_CVT_PD_RR>;
2164 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
2165                          (ins f128mem:$src),
2166                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2167                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2168                                             (memop addr:$src)))],
2169                                             IIC_SSE_CVT_PD_RM>;
2170 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2171                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2172                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2173                         IIC_SSE_CVT_PD_RR>;
2174 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2175                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2176                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2177                                             (memop addr:$src)))],
2178                                             IIC_SSE_CVT_PD_RM>;
2179
2180 // AVX 256-bit register conversion intrinsics
2181 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2182 // whenever possible to avoid declaring two versions of each one.
2183 let Predicates = [HasAVX] in {
2184   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2185             (VCVTDQ2PSYrr VR256:$src)>;
2186   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2187             (VCVTDQ2PSYrm addr:$src)>;
2188
2189   def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2190             (VCVTPD2PSYrr VR256:$src)>;
2191   def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2192             (VCVTPD2PSYrm addr:$src)>;
2193
2194   def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2195             (VCVTPS2DQYrr VR256:$src)>;
2196   def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2197             (VCVTPS2DQYrm addr:$src)>;
2198
2199   def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2200             (VCVTPS2PDYrr VR128:$src)>;
2201   def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2202             (VCVTPS2PDYrm addr:$src)>;
2203
2204   def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2205             (VCVTTPD2DQYrr VR256:$src)>;
2206   def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2207             (VCVTTPD2DQYrm addr:$src)>;
2208
2209   // Match fround and fextend for 128/256-bit conversions
2210   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2211             (VCVTPD2PSYrr VR256:$src)>;
2212   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2213             (VCVTPD2PSYrm addr:$src)>;
2214
2215   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2216             (VCVTPS2PDYrr VR128:$src)>;
2217   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2218             (VCVTPS2PDYrm addr:$src)>;
2219 }
2220
2221 //===----------------------------------------------------------------------===//
2222 // SSE 1 & 2 - Compare Instructions
2223 //===----------------------------------------------------------------------===//
2224
2225 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2226 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2227                             Operand CC, SDNode OpNode, ValueType VT,
2228                             PatFrag ld_frag, string asm, string asm_alt,
2229                             OpndItins itins> {
2230   def rr : SIi8<0xC2, MRMSrcReg,
2231                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2232                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2233                 itins.rr>;
2234   def rm : SIi8<0xC2, MRMSrcMem,
2235                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2236                 [(set RC:$dst, (OpNode (VT RC:$src1),
2237                                          (ld_frag addr:$src2), imm:$cc))],
2238                                          itins.rm>;
2239
2240   // Accept explicit immediate argument form instead of comparison code.
2241   let neverHasSideEffects = 1 in {
2242     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2243                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2244                       IIC_SSE_ALU_F32S_RR>;
2245     let mayLoad = 1 in
2246     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2247                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2248                       IIC_SSE_ALU_F32S_RM>;
2249   }
2250 }
2251
2252 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2253                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2254                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2255                  SSE_ALU_F32S>,
2256                  XS, VEX_4V, VEX_LIG;
2257 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2258                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2259                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2260                  SSE_ALU_F32S>, // same latency as 32 bit compare
2261                  XD, VEX_4V, VEX_LIG;
2262
2263 let Constraints = "$src1 = $dst" in {
2264   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2265                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2266                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2267                   XS;
2268   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2269                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2270                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2271                   SSE_ALU_F32S>, // same latency as 32 bit compare
2272                   XD;
2273 }
2274
2275 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2276                          Intrinsic Int, string asm, OpndItins itins> {
2277   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2278                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2279                         [(set VR128:$dst, (Int VR128:$src1,
2280                                                VR128:$src, imm:$cc))],
2281                                                itins.rr>;
2282   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2283                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2284                         [(set VR128:$dst, (Int VR128:$src1,
2285                                                (load addr:$src), imm:$cc))],
2286                                                itins.rm>;
2287 }
2288
2289 // Aliases to match intrinsics which expect XMM operand(s).
2290 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2291                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2292                      SSE_ALU_F32S>,
2293                      XS, VEX_4V;
2294 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2295                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2296                      SSE_ALU_F32S>, // same latency as f32
2297                      XD, VEX_4V;
2298 let Constraints = "$src1 = $dst" in {
2299   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2300                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2301                        SSE_ALU_F32S>, XS;
2302   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2303                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2304                        SSE_ALU_F32S>, // same latency as f32
2305                        XD;
2306 }
2307
2308
2309 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2310 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2311                             ValueType vt, X86MemOperand x86memop,
2312                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2313   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2314                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2315                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2316                      IIC_SSE_COMIS_RR, d>;
2317   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2318                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2319                      [(set EFLAGS, (OpNode (vt RC:$src1),
2320                                            (ld_frag addr:$src2)))],
2321                                            IIC_SSE_COMIS_RM, d>;
2322 }
2323
2324 let Defs = [EFLAGS] in {
2325   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2326                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2327   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2328                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2329                                   VEX_LIG;
2330   let Pattern = []<dag> in {
2331     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2332                                     "comiss", SSEPackedSingle>, TB, VEX,
2333                                     VEX_LIG;
2334     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2335                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2336                                     VEX_LIG;
2337   }
2338
2339   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2340                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2341   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2342                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2343
2344   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2345                             load, "comiss", SSEPackedSingle>, TB, VEX;
2346   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2347                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2348   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2349                                   "ucomiss", SSEPackedSingle>, TB;
2350   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2351                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2352
2353   let Pattern = []<dag> in {
2354     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2355                                     "comiss", SSEPackedSingle>, TB;
2356     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2357                                     "comisd", SSEPackedDouble>, TB, OpSize;
2358   }
2359
2360   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2361                               load, "ucomiss", SSEPackedSingle>, TB;
2362   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2363                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2364
2365   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2366                                   "comiss", SSEPackedSingle>, TB;
2367   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2368                                   "comisd", SSEPackedDouble>, TB, OpSize;
2369 } // Defs = [EFLAGS]
2370
2371 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2372 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2373                             Operand CC, Intrinsic Int, string asm,
2374                             string asm_alt, Domain d> {
2375   def rri : PIi8<0xC2, MRMSrcReg,
2376              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2377              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2378              IIC_SSE_CMPP_RR, d>;
2379   def rmi : PIi8<0xC2, MRMSrcMem,
2380              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2381              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2382              IIC_SSE_CMPP_RM, d>;
2383
2384   // Accept explicit immediate argument form instead of comparison code.
2385   let neverHasSideEffects = 1 in {
2386     def rri_alt : PIi8<0xC2, MRMSrcReg,
2387                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2388                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2389     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2390                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2391                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2392   }
2393 }
2394
2395 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2396                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2397                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2398                SSEPackedSingle>, TB, VEX_4V;
2399 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2400                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2401                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2402                SSEPackedDouble>, TB, OpSize, VEX_4V;
2403 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2404                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2405                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2406                SSEPackedSingle>, TB, VEX_4V;
2407 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2408                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2409                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2410                SSEPackedDouble>, TB, OpSize, VEX_4V;
2411 let Constraints = "$src1 = $dst" in {
2412   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2413                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2414                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2415                  SSEPackedSingle>, TB;
2416   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2417                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2418                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2419                  SSEPackedDouble>, TB, OpSize;
2420 }
2421
2422 let Predicates = [HasAVX] in {
2423 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2424           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2425 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2426           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2427 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2428           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2429 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2430           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2431
2432 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2433           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2434 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2435           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2436 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2437           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2438 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2439           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2440 }
2441
2442 let Predicates = [HasSSE1] in {
2443 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2444           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2445 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2446           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2447 }
2448
2449 let Predicates = [HasSSE2] in {
2450 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2451           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2452 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2453           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2454 }
2455
2456 //===----------------------------------------------------------------------===//
2457 // SSE 1 & 2 - Shuffle Instructions
2458 //===----------------------------------------------------------------------===//
2459
2460 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2461 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2462                          ValueType vt, string asm, PatFrag mem_frag,
2463                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2464   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2465                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2466                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2467                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2468   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2469     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2470                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2471                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2472                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2473 }
2474
2475 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2476            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2477            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2478 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2479            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2480            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2481 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2482            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2483            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2484 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2485            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2486            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2487
2488 let Constraints = "$src1 = $dst" in {
2489   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2490                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2491                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2492                     TB;
2493   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2494                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2495                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2496                     TB, OpSize;
2497 }
2498
2499 let Predicates = [HasAVX] in {
2500   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2501                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2502             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2503   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2504             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2505
2506   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2507                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2508             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2509   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2510             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2511
2512   // 256-bit patterns
2513   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2514             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2515   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2516                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2517             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2518
2519   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2520             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2521   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2522                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2523             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2524 }
2525
2526 let Predicates = [HasSSE1] in {
2527   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2528                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2529             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2530   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2531             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2532 }
2533
2534 let Predicates = [HasSSE2] in {
2535   // Generic SHUFPD patterns
2536   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2537                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2538             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2539   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2540             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2541 }
2542
2543 //===----------------------------------------------------------------------===//
2544 // SSE 1 & 2 - Unpack Instructions
2545 //===----------------------------------------------------------------------===//
2546
2547 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2548 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2549                                    PatFrag mem_frag, RegisterClass RC,
2550                                    X86MemOperand x86memop, string asm,
2551                                    Domain d> {
2552     def rr : PI<opc, MRMSrcReg,
2553                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2554                 asm, [(set RC:$dst,
2555                            (vt (OpNode RC:$src1, RC:$src2)))],
2556                            IIC_SSE_UNPCK, d>;
2557     def rm : PI<opc, MRMSrcMem,
2558                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2559                 asm, [(set RC:$dst,
2560                            (vt (OpNode RC:$src1,
2561                                        (mem_frag addr:$src2))))],
2562                                        IIC_SSE_UNPCK, d>;
2563 }
2564
2565 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2566       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2567                      SSEPackedSingle>, TB, VEX_4V;
2568 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2569       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2570                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2571 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2572       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2573                      SSEPackedSingle>, TB, VEX_4V;
2574 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2575       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2576                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2577
2578 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2579       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2580                      SSEPackedSingle>, TB, VEX_4V;
2581 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2582       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2583                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2584 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2585       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2586                      SSEPackedSingle>, TB, VEX_4V;
2587 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2588       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2589                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2590
2591 let Constraints = "$src1 = $dst" in {
2592   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2593         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2594                        SSEPackedSingle>, TB;
2595   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2596         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2597                        SSEPackedDouble>, TB, OpSize;
2598   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2599         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2600                        SSEPackedSingle>, TB;
2601   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2602         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2603                        SSEPackedDouble>, TB, OpSize;
2604 } // Constraints = "$src1 = $dst"
2605
2606 let Predicates = [HasAVX], AddedComplexity = 1 in {
2607   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2608   // problem is during lowering, where it's not possible to recognize the load
2609   // fold cause it has two uses through a bitcast. One use disappears at isel
2610   // time and the fold opportunity reappears.
2611   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2612             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2613 }
2614
2615 let Predicates = [HasSSE2] in {
2616   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2617   // problem is during lowering, where it's not possible to recognize the load
2618   // fold cause it has two uses through a bitcast. One use disappears at isel
2619   // time and the fold opportunity reappears.
2620   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2621             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2622 }
2623
2624 //===----------------------------------------------------------------------===//
2625 // SSE 1 & 2 - Extract Floating-Point Sign mask
2626 //===----------------------------------------------------------------------===//
2627
2628 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2629 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2630                                 Domain d> {
2631   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2632                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2633                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2634   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2635                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2636                 IIC_SSE_MOVMSK, d>, REX_W;
2637 }
2638
2639 let Predicates = [HasAVX] in {
2640   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2641                                         "movmskps", SSEPackedSingle>, TB, VEX;
2642   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2643                                         "movmskpd", SSEPackedDouble>, TB,
2644                                         OpSize, VEX;
2645   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2646                                         "movmskps", SSEPackedSingle>, TB, VEX;
2647   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2648                                         "movmskpd", SSEPackedDouble>, TB,
2649                                         OpSize, VEX;
2650
2651   def : Pat<(i32 (X86fgetsign FR32:$src)),
2652             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2653                                           sub_ss))>;
2654   def : Pat<(i64 (X86fgetsign FR32:$src)),
2655             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2656                                           sub_ss))>;
2657   def : Pat<(i32 (X86fgetsign FR64:$src)),
2658             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2659                                           sub_sd))>;
2660   def : Pat<(i64 (X86fgetsign FR64:$src)),
2661             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2662                                           sub_sd))>;
2663
2664   // Assembler Only
2665   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2666              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2667              SSEPackedSingle>, TB, VEX;
2668   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2669              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2670              SSEPackedDouble>, TB,
2671              OpSize, VEX;
2672   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2673              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2674              SSEPackedSingle>, TB, VEX;
2675   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2676              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2677              SSEPackedDouble>, TB,
2678              OpSize, VEX;
2679 }
2680
2681 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2682                                      SSEPackedSingle>, TB;
2683 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2684                                      SSEPackedDouble>, TB, OpSize;
2685
2686 def : Pat<(i32 (X86fgetsign FR32:$src)),
2687           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2688                                        sub_ss))>, Requires<[HasSSE1]>;
2689 def : Pat<(i64 (X86fgetsign FR32:$src)),
2690           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2691                                        sub_ss))>, Requires<[HasSSE1]>;
2692 def : Pat<(i32 (X86fgetsign FR64:$src)),
2693           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2694                                        sub_sd))>, Requires<[HasSSE2]>;
2695 def : Pat<(i64 (X86fgetsign FR64:$src)),
2696           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2697                                        sub_sd))>, Requires<[HasSSE2]>;
2698
2699 //===---------------------------------------------------------------------===//
2700 // SSE2 - Packed Integer Logical Instructions
2701 //===---------------------------------------------------------------------===//
2702
2703 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2704
2705 /// PDI_binop_rm - Simple SSE2 binary operator.
2706 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2707                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2708                         X86MemOperand x86memop,
2709                         OpndItins itins,
2710                         bit IsCommutable = 0,
2711                         bit Is2Addr = 1> {
2712   let isCommutable = IsCommutable in
2713   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2714        (ins RC:$src1, RC:$src2),
2715        !if(Is2Addr,
2716            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2717            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2718        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2719   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2720        (ins RC:$src1, x86memop:$src2),
2721        !if(Is2Addr,
2722            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2723            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2724        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2725                                      (bitconvert (memop_frag addr:$src2)))))],
2726                                      itins.rm>;
2727 }
2728 } // ExeDomain = SSEPackedInt
2729
2730 // These are ordered here for pattern ordering requirements with the fp versions
2731
2732 let Predicates = [HasAVX] in {
2733 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2734                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2735 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2736                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2737 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2738                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2739 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2740                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2741 }
2742
2743 let Constraints = "$src1 = $dst" in {
2744 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2745                          i128mem, SSE_BIT_ITINS_P, 1>;
2746 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2747                          i128mem, SSE_BIT_ITINS_P, 1>;
2748 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2749                          i128mem, SSE_BIT_ITINS_P, 1>;
2750 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2751                           i128mem, SSE_BIT_ITINS_P, 0>;
2752 } // Constraints = "$src1 = $dst"
2753
2754 let Predicates = [HasAVX2] in {
2755 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2756                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2757 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2758                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2759 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2760                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2761 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2762                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2763 }
2764
2765 //===----------------------------------------------------------------------===//
2766 // SSE 1 & 2 - Logical Instructions
2767 //===----------------------------------------------------------------------===//
2768
2769 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2770 ///
2771 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2772                                        SDNode OpNode, OpndItins itins> {
2773   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2774               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2775               TB, VEX_4V;
2776
2777   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2778         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2779         TB, OpSize, VEX_4V;
2780
2781   let Constraints = "$src1 = $dst" in {
2782     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2783                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2784                 TB;
2785
2786     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2787                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2788                 TB, OpSize;
2789   }
2790 }
2791
2792 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2793 let mayLoad = 0 in {
2794   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2795                 SSE_BIT_ITINS_P>;
2796   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2797                 SSE_BIT_ITINS_P>;
2798   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2799                 SSE_BIT_ITINS_P>;
2800 }
2801
2802 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2803   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2804                 SSE_BIT_ITINS_P>;
2805
2806 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2807 ///
2808 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2809                                    SDNode OpNode> {
2810   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2811   // are all promoted to v2i64, and the patterns are covered by the int
2812   // version. This is needed in SSE only, because v2i64 isn't supported on
2813   // SSE1, but only on SSE2.
2814   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2815        !strconcat(OpcodeStr, "ps"), f128mem, [],
2816        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2817                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2818
2819   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2820        !strconcat(OpcodeStr, "pd"), f128mem,
2821        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2822                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2823        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2824                                  (memopv2i64 addr:$src2)))], 0>,
2825                                                  TB, OpSize, VEX_4V;
2826   let Constraints = "$src1 = $dst" in {
2827     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2828          !strconcat(OpcodeStr, "ps"), f128mem,
2829          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2830          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2831                                    (memopv2i64 addr:$src2)))]>, TB;
2832
2833     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2834          !strconcat(OpcodeStr, "pd"), f128mem,
2835          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2836                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2837          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2838                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2839   }
2840 }
2841
2842 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2843 ///
2844 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2845                                      SDNode OpNode> {
2846     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2847           !strconcat(OpcodeStr, "ps"), f256mem,
2848           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2849           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2850                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2851
2852     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2853           !strconcat(OpcodeStr, "pd"), f256mem,
2854           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2855                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2856           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2857                                     (memopv4i64 addr:$src2)))], 0>,
2858                                     TB, OpSize, VEX_4V;
2859 }
2860
2861 // AVX 256-bit packed logical ops forms
2862 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2863 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2864 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2865 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2866
2867 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2868 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2869 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2870 let isCommutable = 0 in
2871   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2872
2873 //===----------------------------------------------------------------------===//
2874 // SSE 1 & 2 - Arithmetic Instructions
2875 //===----------------------------------------------------------------------===//
2876
2877 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2878 /// vector forms.
2879 ///
2880 /// In addition, we also have a special variant of the scalar form here to
2881 /// represent the associated intrinsic operation.  This form is unlike the
2882 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2883 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2884 ///
2885 /// These three forms can each be reg+reg or reg+mem.
2886 ///
2887
2888 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2889 /// classes below
2890 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2891                                   SizeItins itins,
2892                                   bit Is2Addr = 1> {
2893   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2894                             OpNode, FR32, f32mem,
2895                             itins.s, Is2Addr>, XS;
2896   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2897                             OpNode, FR64, f64mem,
2898                             itins.d, Is2Addr>, XD;
2899 }
2900
2901 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2902                                    SizeItins itins,
2903                                    bit Is2Addr = 1> {
2904   let mayLoad = 0 in {
2905   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2906               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2907               TB;
2908   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2909               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2910               TB, OpSize;
2911   }
2912 }
2913
2914 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2915                                     SDNode OpNode,
2916                                     SizeItins itins> {
2917   let mayLoad = 0 in {
2918     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2919                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2920                 TB;
2921     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2922                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2923                 TB, OpSize;
2924   }
2925 }
2926
2927 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2928                                       SizeItins itins,
2929                                       bit Is2Addr = 1> {
2930   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2931      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2932      itins.s, Is2Addr>, XS;
2933   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2934      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2935      itins.d, Is2Addr>, XD;
2936 }
2937
2938 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2939                                       SizeItins itins,
2940                                       bit Is2Addr = 1> {
2941   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2942      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2943                               SSEPackedSingle, itins.s, Is2Addr>,
2944                               TB;
2945
2946   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2947      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2948                               SSEPackedDouble, itins.d, Is2Addr>,
2949                               TB, OpSize;
2950 }
2951
2952 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2953                                         SizeItins itins> {
2954   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2955      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2956       SSEPackedSingle, itins.s, 0>, TB;
2957
2958   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2959      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2960       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2961 }
2962
2963 // Binary Arithmetic instructions
2964 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2965             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2966               VEX_4V, VEX_LIG;
2967 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2968             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2969               VEX_4V;
2970 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2971             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2972               VEX_4V, VEX_LIG;
2973 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2974             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2975               VEX_4V;
2976
2977 let isCommutable = 0 in {
2978   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2979               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2980                 VEX_4V, VEX_LIG;
2981   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2982               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>, VEX_4V;
2983   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2984               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2985                 VEX_4V, VEX_LIG;
2986   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2987               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2988                 VEX_4V;
2989   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2990               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2991                 VEX_4V, VEX_LIG;
2992   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2993               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2994               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2995               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2996                 VEX_4V;
2997   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2998               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2999                 VEX_4V, VEX_LIG;
3000   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
3001               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
3002               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
3003               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3004                 VEX_4V;
3005 }
3006
3007 let Constraints = "$src1 = $dst" in {
3008   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3009              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3010              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3011   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3012              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3013              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3014
3015   let isCommutable = 0 in {
3016     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3017                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3018                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3019     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3020                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3021                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3022     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3023                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3024                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
3025                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
3026     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3027                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3028                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
3029                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
3030   }
3031 }
3032
3033 /// Unop Arithmetic
3034 /// In addition, we also have a special variant of the scalar form here to
3035 /// represent the associated intrinsic operation.  This form is unlike the
3036 /// plain scalar form, in that it takes an entire vector (instead of a
3037 /// scalar) and leaves the top elements undefined.
3038 ///
3039 /// And, we have a special variant form for a full-vector intrinsic form.
3040
3041 def SSE_SQRTP : OpndItins<
3042   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
3043 >;
3044
3045 def SSE_SQRTS : OpndItins<
3046   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
3047 >;
3048
3049 def SSE_RCPP : OpndItins<
3050   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3051 >;
3052
3053 def SSE_RCPS : OpndItins<
3054   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3055 >;
3056
3057 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3058 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3059                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3060   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3061                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3062                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3063   // For scalar unary operations, fold a load into the operation
3064   // only in OptForSize mode. It eliminates an instruction, but it also
3065   // eliminates a whole-register clobber (the load), so it introduces a
3066   // partial register update condition.
3067   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3068                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3069                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3070             Requires<[HasSSE1, OptForSize]>;
3071   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3072                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3073                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3074   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3075                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3076                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3077 }
3078
3079 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3080 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3081   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3082                 !strconcat(OpcodeStr,
3083                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3084   let mayLoad = 1 in
3085   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3086                 !strconcat(OpcodeStr,
3087                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3088   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3089                 (ins VR128:$src1, ssmem:$src2),
3090                 !strconcat(OpcodeStr,
3091                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3092 }
3093
3094 /// sse1_fp_unop_p - SSE1 unops in packed form.
3095 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3096                           OpndItins itins> {
3097   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3098               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3099               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3100   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3101                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3102                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3103 }
3104
3105 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3106 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3107                             OpndItins itins> {
3108   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3109               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3110               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3111               itins.rr>;
3112   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3113                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3114                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3115                 itins.rm>;
3116 }
3117
3118 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3119 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3120                               Intrinsic V4F32Int, OpndItins itins> {
3121   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3122                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3123                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3124                     itins.rr>;
3125   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3126                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3127                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3128                     itins.rm>;
3129 }
3130
3131 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3132 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3133                                 Intrinsic V4F32Int, OpndItins itins> {
3134   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3135                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3136                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3137                     itins.rr>;
3138   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3139                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3140                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3141                     itins.rm>;
3142 }
3143
3144 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3145 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3146                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3147   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3148                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3149                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3150   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3151   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3152                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3153                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3154             Requires<[HasSSE2, OptForSize]>;
3155   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3156                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3157                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3158   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3159                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3160                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3161 }
3162
3163 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3164 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3165   let neverHasSideEffects = 1 in {
3166   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3167                !strconcat(OpcodeStr,
3168                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3169   let mayLoad = 1 in
3170   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3171                !strconcat(OpcodeStr,
3172                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3173   }
3174   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3175                (ins VR128:$src1, sdmem:$src2),
3176                !strconcat(OpcodeStr,
3177                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3178 }
3179
3180 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3181 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3182                           SDNode OpNode, OpndItins itins> {
3183   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3184               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3185               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3186   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3187                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3188                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3189 }
3190
3191 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3192 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3193                           OpndItins itins> {
3194   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3195               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3196               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3197               itins.rr>;
3198   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3199                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3200                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3201                 itins.rm>;
3202 }
3203
3204 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3205 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3206                               Intrinsic V2F64Int, OpndItins itins> {
3207   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3208                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3209                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3210                     itins.rr>;
3211   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3212                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3213                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3214                     itins.rm>;
3215 }
3216
3217 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3218 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3219                                 Intrinsic V2F64Int, OpndItins itins> {
3220   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3221                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3222                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3223                     itins.rr>;
3224   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3225                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3226                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3227                     itins.rm>;
3228 }
3229
3230 let Predicates = [HasAVX] in {
3231   // Square root.
3232   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3233                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3234
3235   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3236                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3237                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3238                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3239                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3240                                    SSE_SQRTP>,
3241                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3242                                     SSE_SQRTP>,
3243                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3244                                     SSE_SQRTP>,
3245                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3246                                     SSE_SQRTP>,
3247                 VEX;
3248
3249   // Reciprocal approximations. Note that these typically require refinement
3250   // in order to obtain suitable precision.
3251   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3252   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3253                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3254                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3255                                     SSE_SQRTP>,
3256                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3257                                     SSE_SQRTP>, VEX;
3258
3259   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3260   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3261                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3262                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3263                                     SSE_RCPP>,
3264                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3265                                     SSE_RCPP>, VEX;
3266 }
3267
3268 let AddedComplexity = 1 in {
3269 def : Pat<(f32 (fsqrt FR32:$src)),
3270           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3271 def : Pat<(f32 (fsqrt (load addr:$src))),
3272           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3273           Requires<[HasAVX, OptForSize]>;
3274 def : Pat<(f64 (fsqrt FR64:$src)),
3275           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3276 def : Pat<(f64 (fsqrt (load addr:$src))),
3277           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3278           Requires<[HasAVX, OptForSize]>;
3279
3280 def : Pat<(f32 (X86frsqrt FR32:$src)),
3281           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3282 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3283           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3284           Requires<[HasAVX, OptForSize]>;
3285
3286 def : Pat<(f32 (X86frcp FR32:$src)),
3287           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3288 def : Pat<(f32 (X86frcp (load addr:$src))),
3289           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3290           Requires<[HasAVX, OptForSize]>;
3291 }
3292
3293 let Predicates = [HasAVX], AddedComplexity = 1 in {
3294   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3295             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3296                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3297                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3298                 sub_ss)>;
3299   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3300             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3301
3302   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3303             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3304                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3305                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3306                 sub_sd)>;
3307   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3308             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3309
3310   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3311             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3312                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3313                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3314                 sub_ss)>;
3315   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3316             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3317
3318   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3319             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3320                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3321                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3322                 sub_ss)>;
3323   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3324             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3325 }
3326
3327 // Square root.
3328 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3329                             SSE_SQRTS>,
3330              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3331              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3332              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3333                             SSE_SQRTS>,
3334              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3335              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3336
3337 // Reciprocal approximations. Note that these typically require refinement
3338 // in order to obtain suitable precision.
3339 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3340                             SSE_SQRTS>,
3341              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3342              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3343                             SSE_SQRTS>;
3344 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3345                             SSE_RCPS>,
3346              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3347              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3348
3349 // There is no f64 version of the reciprocal approximation instructions.
3350
3351 //===----------------------------------------------------------------------===//
3352 // SSE 1 & 2 - Non-temporal stores
3353 //===----------------------------------------------------------------------===//
3354
3355 let AddedComplexity = 400 in { // Prefer non-temporal versions
3356   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3357                        (ins f128mem:$dst, VR128:$src),
3358                        "movntps\t{$src, $dst|$dst, $src}",
3359                        [(alignednontemporalstore (v4f32 VR128:$src),
3360                                                  addr:$dst)],
3361                                                  IIC_SSE_MOVNT>, VEX;
3362   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3363                        (ins f128mem:$dst, VR128:$src),
3364                        "movntpd\t{$src, $dst|$dst, $src}",
3365                        [(alignednontemporalstore (v2f64 VR128:$src),
3366                                                  addr:$dst)],
3367                                                  IIC_SSE_MOVNT>, VEX;
3368
3369   let ExeDomain = SSEPackedInt in
3370   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3371                            (ins f128mem:$dst, VR128:$src),
3372                            "movntdq\t{$src, $dst|$dst, $src}",
3373                            [(alignednontemporalstore (v2i64 VR128:$src),
3374                                                      addr:$dst)],
3375                                                      IIC_SSE_MOVNT>, VEX;
3376
3377   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3378             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3379
3380   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3381                        (ins f256mem:$dst, VR256:$src),
3382                        "movntps\t{$src, $dst|$dst, $src}",
3383                        [(alignednontemporalstore (v8f32 VR256:$src),
3384                                                  addr:$dst)],
3385                                                  IIC_SSE_MOVNT>, VEX;
3386   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3387                        (ins f256mem:$dst, VR256:$src),
3388                        "movntpd\t{$src, $dst|$dst, $src}",
3389                        [(alignednontemporalstore (v4f64 VR256:$src),
3390                                                  addr:$dst)],
3391                                                  IIC_SSE_MOVNT>, VEX;
3392   let ExeDomain = SSEPackedInt in
3393   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3394                       (ins f256mem:$dst, VR256:$src),
3395                       "movntdq\t{$src, $dst|$dst, $src}",
3396                       [(alignednontemporalstore (v4i64 VR256:$src),
3397                                                 addr:$dst)],
3398                                                 IIC_SSE_MOVNT>, VEX;
3399 }
3400
3401 let AddedComplexity = 400 in { // Prefer non-temporal versions
3402 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3403                     "movntps\t{$src, $dst|$dst, $src}",
3404                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3405                     IIC_SSE_MOVNT>;
3406 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3407                     "movntpd\t{$src, $dst|$dst, $src}",
3408                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3409                     IIC_SSE_MOVNT>;
3410
3411 let ExeDomain = SSEPackedInt in
3412 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3413                     "movntdq\t{$src, $dst|$dst, $src}",
3414                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3415                     IIC_SSE_MOVNT>;
3416
3417 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3418           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3419
3420 // There is no AVX form for instructions below this point
3421 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3422                  "movnti{l}\t{$src, $dst|$dst, $src}",
3423                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3424                  IIC_SSE_MOVNT>,
3425                TB, Requires<[HasSSE2]>;
3426 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3427                      "movnti{q}\t{$src, $dst|$dst, $src}",
3428                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3429                      IIC_SSE_MOVNT>,
3430                   TB, Requires<[HasSSE2]>;
3431 }
3432
3433 //===----------------------------------------------------------------------===//
3434 // SSE 1 & 2 - Prefetch and memory fence
3435 //===----------------------------------------------------------------------===//
3436
3437 // Prefetch intrinsic.
3438 let Predicates = [HasSSE1] in {
3439 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3440     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3441     IIC_SSE_PREFETCH>, TB;
3442 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3443     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3444     IIC_SSE_PREFETCH>, TB;
3445 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3446     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3447     IIC_SSE_PREFETCH>, TB;
3448 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3449     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3450     IIC_SSE_PREFETCH>, TB;
3451 }
3452
3453 // Flush cache
3454 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3455                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3456                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3457
3458 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3459 // was introduced with SSE2, it's backward compatible.
3460 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3461
3462 // Load, store, and memory fence
3463 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3464                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3465                TB, Requires<[HasSSE1]>;
3466 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3467                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3468                TB, Requires<[HasSSE2]>;
3469 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3470                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3471                TB, Requires<[HasSSE2]>;
3472
3473 def : Pat<(X86SFence), (SFENCE)>;
3474 def : Pat<(X86LFence), (LFENCE)>;
3475 def : Pat<(X86MFence), (MFENCE)>;
3476
3477 //===----------------------------------------------------------------------===//
3478 // SSE 1 & 2 - Load/Store XCSR register
3479 //===----------------------------------------------------------------------===//
3480
3481 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3482                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3483                   IIC_SSE_LDMXCSR>, VEX;
3484 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3485                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3486                   IIC_SSE_STMXCSR>, VEX;
3487
3488 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3489                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3490                   IIC_SSE_LDMXCSR>;
3491 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3492                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3493                   IIC_SSE_STMXCSR>;
3494
3495 //===---------------------------------------------------------------------===//
3496 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3497 //===---------------------------------------------------------------------===//
3498
3499 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3500
3501 let neverHasSideEffects = 1 in {
3502 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3503                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3504                     VEX;
3505 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3506                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3507                     VEX;
3508 }
3509 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3510                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3511                     VEX;
3512 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3513                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3514                     VEX;
3515
3516 // For Disassembler
3517 let isCodeGenOnly = 1 in {
3518 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3519                         "movdqa\t{$src, $dst|$dst, $src}", [],
3520                         IIC_SSE_MOVA_P_RR>,
3521                         VEX;
3522 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3523                         "movdqa\t{$src, $dst|$dst, $src}", [],
3524                         IIC_SSE_MOVA_P_RR>,
3525                         VEX;
3526 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3527                         "movdqu\t{$src, $dst|$dst, $src}", [],
3528                         IIC_SSE_MOVU_P_RR>,
3529                         VEX;
3530 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3531                         "movdqu\t{$src, $dst|$dst, $src}", [],
3532                         IIC_SSE_MOVU_P_RR>,
3533                         VEX;
3534 }
3535
3536 let canFoldAsLoad = 1, mayLoad = 1 in {
3537 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3538                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3539                    VEX;
3540 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3541                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3542                    VEX;
3543 let Predicates = [HasAVX] in {
3544   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3545                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3546                     XS, VEX;
3547   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3548                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3549                     XS, VEX;
3550 }
3551 }
3552
3553 let mayStore = 1 in {
3554 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3555                      (ins i128mem:$dst, VR128:$src),
3556                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3557                      VEX;
3558 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3559                      (ins i256mem:$dst, VR256:$src),
3560                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3561                      VEX;
3562 let Predicates = [HasAVX] in {
3563 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3564                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3565                   XS, VEX;
3566 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3567                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3568                   XS, VEX;
3569 }
3570 }
3571
3572 let neverHasSideEffects = 1 in
3573 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3574                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3575
3576 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3577                    "movdqu\t{$src, $dst|$dst, $src}",
3578                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3579
3580 // For Disassembler
3581 let isCodeGenOnly = 1 in {
3582 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3583                        "movdqa\t{$src, $dst|$dst, $src}", [],
3584                        IIC_SSE_MOVA_P_RR>;
3585
3586 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3587                        "movdqu\t{$src, $dst|$dst, $src}",
3588                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3589 }
3590
3591 let canFoldAsLoad = 1, mayLoad = 1 in {
3592 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3593                    "movdqa\t{$src, $dst|$dst, $src}",
3594                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3595                    IIC_SSE_MOVA_P_RM>;
3596 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3597                    "movdqu\t{$src, $dst|$dst, $src}",
3598                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3599                    IIC_SSE_MOVU_P_RM>,
3600                  XS, Requires<[HasSSE2]>;
3601 }
3602
3603 let mayStore = 1 in {
3604 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3605                    "movdqa\t{$src, $dst|$dst, $src}",
3606                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3607                    IIC_SSE_MOVA_P_MR>;
3608 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3609                    "movdqu\t{$src, $dst|$dst, $src}",
3610                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3611                    IIC_SSE_MOVU_P_MR>,
3612                  XS, Requires<[HasSSE2]>;
3613 }
3614
3615 // Intrinsic forms of MOVDQU load and store
3616 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3617                        "vmovdqu\t{$src, $dst|$dst, $src}",
3618                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3619                        IIC_SSE_MOVU_P_MR>,
3620                      XS, VEX, Requires<[HasAVX]>;
3621
3622 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3623                        "movdqu\t{$src, $dst|$dst, $src}",
3624                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3625                        IIC_SSE_MOVU_P_MR>,
3626                      XS, Requires<[HasSSE2]>;
3627
3628 } // ExeDomain = SSEPackedInt
3629
3630 let Predicates = [HasAVX] in {
3631   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3632             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3633 }
3634
3635 //===---------------------------------------------------------------------===//
3636 // SSE2 - Packed Integer Arithmetic Instructions
3637 //===---------------------------------------------------------------------===//
3638
3639 def SSE_PMADD : OpndItins<
3640   IIC_SSE_PMADD, IIC_SSE_PMADD
3641 >;
3642
3643 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3644
3645 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3646                             RegisterClass RC, PatFrag memop_frag,
3647                             X86MemOperand x86memop,
3648                             OpndItins itins,
3649                             bit IsCommutable = 0,
3650                             bit Is2Addr = 1> {
3651   let isCommutable = IsCommutable in
3652   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3653        (ins RC:$src1, RC:$src2),
3654        !if(Is2Addr,
3655            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3656            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3657        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3658   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3659        (ins RC:$src1, x86memop:$src2),
3660        !if(Is2Addr,
3661            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3662            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3663        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3664        itins.rm>;
3665 }
3666
3667 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3668                          string OpcodeStr, SDNode OpNode,
3669                          SDNode OpNode2, RegisterClass RC,
3670                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3671                          ShiftOpndItins itins,
3672                          bit Is2Addr = 1> {
3673   // src2 is always 128-bit
3674   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3675        (ins RC:$src1, VR128:$src2),
3676        !if(Is2Addr,
3677            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3678            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3679        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3680         itins.rr>;
3681   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3682        (ins RC:$src1, i128mem:$src2),
3683        !if(Is2Addr,
3684            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3685            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3686        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3687                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3688   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3689        (ins RC:$src1, i32i8imm:$src2),
3690        !if(Is2Addr,
3691            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3692            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3693        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3694 }
3695
3696 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3697 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3698                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3699                          PatFrag memop_frag, X86MemOperand x86memop,
3700                          OpndItins itins,
3701                          bit IsCommutable = 0, bit Is2Addr = 1> {
3702   let isCommutable = IsCommutable in
3703   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3704        (ins RC:$src1, RC:$src2),
3705        !if(Is2Addr,
3706            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3707            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3708        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3709   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3710        (ins RC:$src1, x86memop:$src2),
3711        !if(Is2Addr,
3712            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3713            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3714        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3715                                      (bitconvert (memop_frag addr:$src2)))))]>;
3716 }
3717 } // ExeDomain = SSEPackedInt
3718
3719 // 128-bit Integer Arithmetic
3720
3721 let Predicates = [HasAVX] in {
3722 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3723                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3724                             VEX_4V;
3725 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3726                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3727 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3728                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3729 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3730                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3731 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3732                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3733 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3734                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3735 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3736                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3737 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3738                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3739 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3740                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3741 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3742                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3743                               VEX_4V;
3744
3745 // Intrinsic forms
3746 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3747                                  VR128, memopv2i64, i128mem,
3748                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3749 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3750                                  VR128, memopv2i64, i128mem,
3751                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3752 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3753                                  VR128, memopv2i64, i128mem,
3754                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3755 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3756                                  VR128, memopv2i64, i128mem,
3757                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3758 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3759                                  VR128, memopv2i64, i128mem,
3760                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3761 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3762                                  VR128, memopv2i64, i128mem,
3763                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3764 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3765                                  VR128, memopv2i64, i128mem,
3766                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3767 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3768                                  VR128, memopv2i64, i128mem,
3769                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3770 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3771                                  VR128, memopv2i64, i128mem,
3772                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3773 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3774                                  VR128, memopv2i64, i128mem,
3775                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3776 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3777                                  VR128, memopv2i64, i128mem,
3778                                  SSE_PMADD, 1, 0>, VEX_4V;
3779 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3780                                  VR128, memopv2i64, i128mem,
3781                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3782 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3783                                  VR128, memopv2i64, i128mem,
3784                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3785 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3786                                  VR128, memopv2i64, i128mem,
3787                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3788 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3789                                  VR128, memopv2i64, i128mem,
3790                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3791 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3792                                  VR128, memopv2i64, i128mem,
3793                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3794 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3795                                  VR128, memopv2i64, i128mem,
3796                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3797 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3798                                  VR128, memopv2i64, i128mem,
3799                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3800 }
3801
3802 let Predicates = [HasAVX2] in {
3803 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3804                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3805 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3806                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3807 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3808                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3809 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3810                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3811 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3812                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3813 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3814                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3815 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3816                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3817 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3818                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3819 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3820                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3821 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3822                                VR256, memopv4i64, i256mem,
3823                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3824
3825 // Intrinsic forms
3826 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3827                                   VR256, memopv4i64, i256mem,
3828                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3829 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3830                                   VR256, memopv4i64, i256mem,
3831                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3832 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3833                                   VR256, memopv4i64, i256mem,
3834                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3835 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3836                                   VR256, memopv4i64, i256mem,
3837                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3838 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3839                                   VR256, memopv4i64, i256mem,
3840                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3841 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3842                                   VR256, memopv4i64, i256mem,
3843                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3844 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3845                                   VR256, memopv4i64, i256mem,
3846                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3847 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3848                                   VR256, memopv4i64, i256mem,
3849                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3850 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3851                                   VR256, memopv4i64, i256mem,
3852                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3853 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3854                                   VR256, memopv4i64, i256mem,
3855                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3856 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3857                                   VR256, memopv4i64, i256mem,
3858                                   SSE_PMADD, 1, 0>, VEX_4V;
3859 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3860                                   VR256, memopv4i64, i256mem,
3861                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3862 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3863                                   VR256, memopv4i64, i256mem,
3864                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3865 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3866                                   VR256, memopv4i64, i256mem,
3867                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3868 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3869                                   VR256, memopv4i64, i256mem,
3870                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3871 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3872                                   VR256, memopv4i64, i256mem,
3873                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3874 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3875                                   VR256, memopv4i64, i256mem,
3876                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3877 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3878                                   VR256, memopv4i64, i256mem,
3879                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3880 }
3881
3882 let Constraints = "$src1 = $dst" in {
3883 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3884                            i128mem, SSE_INTALU_ITINS_P, 1>;
3885 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3886                            i128mem, SSE_INTALU_ITINS_P, 1>;
3887 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3888                            i128mem, SSE_INTALU_ITINS_P, 1>;
3889 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3890                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3891 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3892                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3893 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3894                           i128mem, SSE_INTALU_ITINS_P>;
3895 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3896                           i128mem, SSE_INTALU_ITINS_P>;
3897 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3898                           i128mem, SSE_INTALU_ITINS_P>;
3899 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3900                           i128mem, SSE_INTALUQ_ITINS_P>;
3901 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3902                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3903
3904 // Intrinsic forms
3905 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3906                                 VR128, memopv2i64, i128mem,
3907                                 SSE_INTALU_ITINS_P>;
3908 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3909                                 VR128, memopv2i64, i128mem,
3910                                 SSE_INTALU_ITINS_P>;
3911 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3912                                 VR128, memopv2i64, i128mem,
3913                                 SSE_INTALU_ITINS_P>;
3914 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3915                                 VR128, memopv2i64, i128mem,
3916                                 SSE_INTALU_ITINS_P>;
3917 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3918                                 VR128, memopv2i64, i128mem,
3919                                 SSE_INTALU_ITINS_P, 1>;
3920 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3921                                 VR128, memopv2i64, i128mem,
3922                                 SSE_INTALU_ITINS_P, 1>;
3923 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3924                                 VR128, memopv2i64, i128mem,
3925                                 SSE_INTALU_ITINS_P, 1>;
3926 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3927                                 VR128, memopv2i64, i128mem,
3928                                 SSE_INTALU_ITINS_P, 1>;
3929 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3930                                 VR128, memopv2i64, i128mem,
3931                                 SSE_INTMUL_ITINS_P, 1>;
3932 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3933                                 VR128, memopv2i64, i128mem,
3934                                 SSE_INTMUL_ITINS_P, 1>;
3935 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3936                                 VR128, memopv2i64, i128mem,
3937                                 SSE_PMADD, 1>;
3938 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3939                                 VR128, memopv2i64, i128mem,
3940                                 SSE_INTALU_ITINS_P, 1>;
3941 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3942                                 VR128, memopv2i64, i128mem,
3943                                 SSE_INTALU_ITINS_P, 1>;
3944 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3945                                 VR128, memopv2i64, i128mem,
3946                                 SSE_INTALU_ITINS_P, 1>;
3947 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3948                                 VR128, memopv2i64, i128mem,
3949                                 SSE_INTALU_ITINS_P, 1>;
3950 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3951                                 VR128, memopv2i64, i128mem,
3952                                 SSE_INTALU_ITINS_P, 1>;
3953 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3954                                 VR128, memopv2i64, i128mem,
3955                                 SSE_INTALU_ITINS_P, 1>;
3956 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3957                                 VR128, memopv2i64, i128mem,
3958                                 SSE_INTALU_ITINS_P, 1>;
3959
3960 } // Constraints = "$src1 = $dst"
3961
3962 //===---------------------------------------------------------------------===//
3963 // SSE2 - Packed Integer Logical Instructions
3964 //===---------------------------------------------------------------------===//
3965
3966 let Predicates = [HasAVX] in {
3967 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3968                             VR128, v8i16, v8i16, bc_v8i16,
3969                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3970 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3971                             VR128, v4i32, v4i32, bc_v4i32,
3972                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3973 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3974                             VR128, v2i64, v2i64, bc_v2i64,
3975                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3976
3977 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3978                             VR128, v8i16, v8i16, bc_v8i16,
3979                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3980 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3981                             VR128, v4i32, v4i32, bc_v4i32,
3982                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3983 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3984                             VR128, v2i64, v2i64, bc_v2i64,
3985                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3986
3987 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3988                             VR128, v8i16, v8i16, bc_v8i16,
3989                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3990 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3991                             VR128, v4i32, v4i32, bc_v4i32,
3992                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3993
3994 let ExeDomain = SSEPackedInt in {
3995   // 128-bit logical shifts.
3996   def VPSLLDQri : PDIi8<0x73, MRM7r,
3997                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3998                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3999                     [(set VR128:$dst,
4000                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4001                     VEX_4V;
4002   def VPSRLDQri : PDIi8<0x73, MRM3r,
4003                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4004                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4005                     [(set VR128:$dst,
4006                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4007                     VEX_4V;
4008   // PSRADQri doesn't exist in SSE[1-3].
4009 }
4010 } // Predicates = [HasAVX]
4011
4012 let Predicates = [HasAVX2] in {
4013 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4014                              VR256, v16i16, v8i16, bc_v8i16,
4015                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4016 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4017                              VR256, v8i32, v4i32, bc_v4i32,
4018                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4019 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4020                              VR256, v4i64, v2i64, bc_v2i64,
4021                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4022
4023 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4024                              VR256, v16i16, v8i16, bc_v8i16,
4025                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4026 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4027                              VR256, v8i32, v4i32, bc_v4i32,
4028                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4029 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4030                              VR256, v4i64, v2i64, bc_v2i64,
4031                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4032
4033 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4034                              VR256, v16i16, v8i16, bc_v8i16,
4035                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4036 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4037                              VR256, v8i32, v4i32, bc_v4i32,
4038                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4039
4040 let ExeDomain = SSEPackedInt in {
4041   // 256-bit logical shifts.
4042   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4043                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4044                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4045                     [(set VR256:$dst,
4046                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4047                     VEX_4V;
4048   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4049                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4050                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4051                     [(set VR256:$dst,
4052                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4053                     VEX_4V;
4054   // PSRADQYri doesn't exist in SSE[1-3].
4055 }
4056 } // Predicates = [HasAVX2]
4057
4058 let Constraints = "$src1 = $dst" in {
4059 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4060                            VR128, v8i16, v8i16, bc_v8i16,
4061                            SSE_INTSHIFT_ITINS_P>;
4062 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4063                            VR128, v4i32, v4i32, bc_v4i32,
4064                            SSE_INTSHIFT_ITINS_P>;
4065 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4066                            VR128, v2i64, v2i64, bc_v2i64,
4067                            SSE_INTSHIFT_ITINS_P>;
4068
4069 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4070                            VR128, v8i16, v8i16, bc_v8i16,
4071                            SSE_INTSHIFT_ITINS_P>;
4072 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4073                            VR128, v4i32, v4i32, bc_v4i32,
4074                            SSE_INTSHIFT_ITINS_P>;
4075 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4076                            VR128, v2i64, v2i64, bc_v2i64,
4077                            SSE_INTSHIFT_ITINS_P>;
4078
4079 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4080                            VR128, v8i16, v8i16, bc_v8i16,
4081                            SSE_INTSHIFT_ITINS_P>;
4082 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4083                            VR128, v4i32, v4i32, bc_v4i32,
4084                            SSE_INTSHIFT_ITINS_P>;
4085
4086 let ExeDomain = SSEPackedInt in {
4087   // 128-bit logical shifts.
4088   def PSLLDQri : PDIi8<0x73, MRM7r,
4089                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4090                        "pslldq\t{$src2, $dst|$dst, $src2}",
4091                        [(set VR128:$dst,
4092                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
4093   def PSRLDQri : PDIi8<0x73, MRM3r,
4094                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4095                        "psrldq\t{$src2, $dst|$dst, $src2}",
4096                        [(set VR128:$dst,
4097                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
4098   // PSRADQri doesn't exist in SSE[1-3].
4099 }
4100 } // Constraints = "$src1 = $dst"
4101
4102 let Predicates = [HasAVX] in {
4103   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4104             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4105   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4106             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4107   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4108             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4109
4110   // Shift up / down and insert zero's.
4111   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4112             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4113   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4114             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4115 }
4116
4117 let Predicates = [HasAVX2] in {
4118   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4119             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4120   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4121             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4122 }
4123
4124 let Predicates = [HasSSE2] in {
4125   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4126             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4127   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4128             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4129   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4130             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4131
4132   // Shift up / down and insert zero's.
4133   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4134             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4135   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4136             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4137 }
4138
4139 //===---------------------------------------------------------------------===//
4140 // SSE2 - Packed Integer Comparison Instructions
4141 //===---------------------------------------------------------------------===//
4142
4143 let Predicates = [HasAVX] in {
4144   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4145                                 VR128, memopv2i64, i128mem,
4146                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4147   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4148                                 VR128, memopv2i64, i128mem,
4149                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4150   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4151                                 VR128, memopv2i64, i128mem,
4152                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4153   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4154                                 VR128, memopv2i64, i128mem,
4155                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4156   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4157                                 VR128, memopv2i64, i128mem,
4158                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4159   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4160                                 VR128, memopv2i64, i128mem,
4161                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4162 }
4163
4164 let Predicates = [HasAVX2] in {
4165   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4166                                 VR256, memopv4i64, i256mem,
4167                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4168   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4169                                 VR256, memopv4i64, i256mem,
4170                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4171   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4172                                 VR256, memopv4i64, i256mem,
4173                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4174   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4175                                 VR256, memopv4i64, i256mem,
4176                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4177   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4178                                 VR256, memopv4i64, i256mem,
4179                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4180   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4181                                 VR256, memopv4i64, i256mem,
4182                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4183 }
4184
4185 let Constraints = "$src1 = $dst" in {
4186   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4187                                VR128, memopv2i64, i128mem,
4188                                SSE_INTALU_ITINS_P, 1>;
4189   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4190                                VR128, memopv2i64, i128mem,
4191                                SSE_INTALU_ITINS_P, 1>;
4192   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4193                                VR128, memopv2i64, i128mem,
4194                                SSE_INTALU_ITINS_P, 1>;
4195   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4196                                VR128, memopv2i64, i128mem,
4197                                SSE_INTALU_ITINS_P>;
4198   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4199                                VR128, memopv2i64, i128mem,
4200                                SSE_INTALU_ITINS_P>;
4201   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4202                                VR128, memopv2i64, i128mem,
4203                                SSE_INTALU_ITINS_P>;
4204 } // Constraints = "$src1 = $dst"
4205
4206 //===---------------------------------------------------------------------===//
4207 // SSE2 - Packed Integer Pack Instructions
4208 //===---------------------------------------------------------------------===//
4209
4210 let Predicates = [HasAVX] in {
4211 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4212                                   VR128, memopv2i64, i128mem,
4213                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4214 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4215                                   VR128, memopv2i64, i128mem,
4216                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4217 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4218                                   VR128, memopv2i64, i128mem,
4219                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4220 }
4221
4222 let Predicates = [HasAVX2] in {
4223 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4224                                    VR256, memopv4i64, i256mem,
4225                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4226 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4227                                    VR256, memopv4i64, i256mem,
4228                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4229 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4230                                    VR256, memopv4i64, i256mem,
4231                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4232 }
4233
4234 let Constraints = "$src1 = $dst" in {
4235 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4236                                  VR128, memopv2i64, i128mem,
4237                                  SSE_INTALU_ITINS_P>;
4238 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4239                                  VR128, memopv2i64, i128mem,
4240                                  SSE_INTALU_ITINS_P>;
4241 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4242                                  VR128, memopv2i64, i128mem,
4243                                  SSE_INTALU_ITINS_P>;
4244 } // Constraints = "$src1 = $dst"
4245
4246 //===---------------------------------------------------------------------===//
4247 // SSE2 - Packed Integer Shuffle Instructions
4248 //===---------------------------------------------------------------------===//
4249
4250 let ExeDomain = SSEPackedInt in {
4251 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4252 def ri : Ii8<0x70, MRMSrcReg,
4253              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4254              !strconcat(OpcodeStr,
4255                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4256               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4257               IIC_SSE_PSHUF>;
4258 def mi : Ii8<0x70, MRMSrcMem,
4259              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4260              !strconcat(OpcodeStr,
4261                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4262               [(set VR128:$dst,
4263                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4264                              (i8 imm:$src2))))],
4265                              IIC_SSE_PSHUF>;
4266 }
4267
4268 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4269 def Yri : Ii8<0x70, MRMSrcReg,
4270               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4271               !strconcat(OpcodeStr,
4272                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4273               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4274 def Ymi : Ii8<0x70, MRMSrcMem,
4275               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4276               !strconcat(OpcodeStr,
4277                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4278               [(set VR256:$dst,
4279                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4280                              (i8 imm:$src2))))]>;
4281 }
4282 } // ExeDomain = SSEPackedInt
4283
4284 let Predicates = [HasAVX] in {
4285  let AddedComplexity = 5 in
4286   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4287
4288  // SSE2 with ImmT == Imm8 and XS prefix.
4289   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4290
4291  // SSE2 with ImmT == Imm8 and XD prefix.
4292   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4293
4294  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4295            (VPSHUFDmi addr:$src1, imm:$imm)>;
4296  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4297            (VPSHUFDri VR128:$src1, imm:$imm)>;
4298 }
4299
4300 let Predicates = [HasAVX2] in {
4301   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4302   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4303   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4304 }
4305
4306 let Predicates = [HasSSE2] in {
4307  let AddedComplexity = 5 in
4308   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4309
4310  // SSE2 with ImmT == Imm8 and XS prefix.
4311   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4312
4313  // SSE2 with ImmT == Imm8 and XD prefix.
4314   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4315
4316  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4317            (PSHUFDmi addr:$src1, imm:$imm)>;
4318  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4319            (PSHUFDri VR128:$src1, imm:$imm)>;
4320 }
4321
4322 //===---------------------------------------------------------------------===//
4323 // SSE2 - Packed Integer Unpack Instructions
4324 //===---------------------------------------------------------------------===//
4325
4326 let ExeDomain = SSEPackedInt in {
4327 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4328                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4329   def rr : PDI<opc, MRMSrcReg,
4330       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4331       !if(Is2Addr,
4332           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4333           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4334       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4335       IIC_SSE_UNPCK>;
4336   def rm : PDI<opc, MRMSrcMem,
4337       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4338       !if(Is2Addr,
4339           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4340           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4341       [(set VR128:$dst, (OpNode VR128:$src1,
4342                                   (bc_frag (memopv2i64
4343                                                addr:$src2))))],
4344                                                IIC_SSE_UNPCK>;
4345 }
4346
4347 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4348                          SDNode OpNode, PatFrag bc_frag> {
4349   def Yrr : PDI<opc, MRMSrcReg,
4350       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4351       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4352       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4353   def Yrm : PDI<opc, MRMSrcMem,
4354       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4355       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4356       [(set VR256:$dst, (OpNode VR256:$src1,
4357                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4358 }
4359
4360 let Predicates = [HasAVX] in {
4361   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4362                                  bc_v16i8, 0>, VEX_4V;
4363   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4364                                  bc_v8i16, 0>, VEX_4V;
4365   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4366                                  bc_v4i32, 0>, VEX_4V;
4367   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4368                                  bc_v2i64, 0>, VEX_4V;
4369
4370   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4371                                  bc_v16i8, 0>, VEX_4V;
4372   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4373                                  bc_v8i16, 0>, VEX_4V;
4374   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4375                                  bc_v4i32, 0>, VEX_4V;
4376   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4377                                  bc_v2i64, 0>, VEX_4V;
4378 }
4379
4380 let Predicates = [HasAVX2] in {
4381   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4382                                    bc_v32i8>, VEX_4V;
4383   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4384                                    bc_v16i16>, VEX_4V;
4385   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4386                                    bc_v8i32>, VEX_4V;
4387   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4388                                    bc_v4i64>, VEX_4V;
4389
4390   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4391                                    bc_v32i8>, VEX_4V;
4392   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4393                                    bc_v16i16>, VEX_4V;
4394   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4395                                    bc_v8i32>, VEX_4V;
4396   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4397                                    bc_v4i64>, VEX_4V;
4398 }
4399
4400 let Constraints = "$src1 = $dst" in {
4401   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4402                                 bc_v16i8>;
4403   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4404                                 bc_v8i16>;
4405   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4406                                 bc_v4i32>;
4407   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4408                                 bc_v2i64>;
4409
4410   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4411                                 bc_v16i8>;
4412   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4413                                 bc_v8i16>;
4414   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4415                                 bc_v4i32>;
4416   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4417                                 bc_v2i64>;
4418 }
4419 } // ExeDomain = SSEPackedInt
4420
4421 // Patterns for using AVX1 instructions with integer vectors
4422 // Here to give AVX2 priority
4423 let Predicates = [HasAVX] in {
4424   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4425             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4426   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4427             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4428   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4429             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4430   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4431             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4432
4433   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4434             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4435   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4436             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4437   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4438             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4439   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4440             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4441 }
4442
4443 //===---------------------------------------------------------------------===//
4444 // SSE2 - Packed Integer Extract and Insert
4445 //===---------------------------------------------------------------------===//
4446
4447 let ExeDomain = SSEPackedInt in {
4448 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4449   def rri : Ii8<0xC4, MRMSrcReg,
4450        (outs VR128:$dst), (ins VR128:$src1,
4451         GR32:$src2, i32i8imm:$src3),
4452        !if(Is2Addr,
4453            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4454            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4455        [(set VR128:$dst,
4456          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4457   def rmi : Ii8<0xC4, MRMSrcMem,
4458                        (outs VR128:$dst), (ins VR128:$src1,
4459                         i16mem:$src2, i32i8imm:$src3),
4460        !if(Is2Addr,
4461            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4462            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4463        [(set VR128:$dst,
4464          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4465                     imm:$src3))], IIC_SSE_PINSRW>;
4466 }
4467
4468 // Extract
4469 let Predicates = [HasAVX] in
4470 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4471                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4472                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4473                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4474                                                 imm:$src2))]>, TB, OpSize, VEX;
4475 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4476                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4477                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4478                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4479                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4480
4481 // Insert
4482 let Predicates = [HasAVX] in {
4483   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4484   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4485        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4486        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4487        []>, TB, OpSize, VEX_4V;
4488 }
4489
4490 let Constraints = "$src1 = $dst" in
4491   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4492
4493 } // ExeDomain = SSEPackedInt
4494
4495 //===---------------------------------------------------------------------===//
4496 // SSE2 - Packed Mask Creation
4497 //===---------------------------------------------------------------------===//
4498
4499 let ExeDomain = SSEPackedInt in {
4500
4501 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4502            "pmovmskb\t{$src, $dst|$dst, $src}",
4503            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4504            IIC_SSE_MOVMSK>, VEX;
4505 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4506            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4507
4508 let Predicates = [HasAVX2] in {
4509 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4510            "pmovmskb\t{$src, $dst|$dst, $src}",
4511            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4512 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4513            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4514 }
4515
4516 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4517            "pmovmskb\t{$src, $dst|$dst, $src}",
4518            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4519            IIC_SSE_MOVMSK>;
4520
4521 } // ExeDomain = SSEPackedInt
4522
4523 //===---------------------------------------------------------------------===//
4524 // SSE2 - Conditional Store
4525 //===---------------------------------------------------------------------===//
4526
4527 let ExeDomain = SSEPackedInt in {
4528
4529 let Uses = [EDI] in
4530 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4531            (ins VR128:$src, VR128:$mask),
4532            "maskmovdqu\t{$mask, $src|$src, $mask}",
4533            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4534            IIC_SSE_MASKMOV>, VEX;
4535 let Uses = [RDI] in
4536 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4537            (ins VR128:$src, VR128:$mask),
4538            "maskmovdqu\t{$mask, $src|$src, $mask}",
4539            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4540            IIC_SSE_MASKMOV>, VEX;
4541
4542 let Uses = [EDI] in
4543 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4544            "maskmovdqu\t{$mask, $src|$src, $mask}",
4545            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4546            IIC_SSE_MASKMOV>;
4547 let Uses = [RDI] in
4548 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4549            "maskmovdqu\t{$mask, $src|$src, $mask}",
4550            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4551            IIC_SSE_MASKMOV>;
4552
4553 } // ExeDomain = SSEPackedInt
4554
4555 //===---------------------------------------------------------------------===//
4556 // SSE2 - Move Doubleword
4557 //===---------------------------------------------------------------------===//
4558
4559 //===---------------------------------------------------------------------===//
4560 // Move Int Doubleword to Packed Double Int
4561 //
4562 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4563                       "movd\t{$src, $dst|$dst, $src}",
4564                       [(set VR128:$dst,
4565                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4566                         VEX;
4567 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4568                       "movd\t{$src, $dst|$dst, $src}",
4569                       [(set VR128:$dst,
4570                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4571                         IIC_SSE_MOVDQ>,
4572                       VEX;
4573 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4574                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4575                         [(set VR128:$dst,
4576                           (v2i64 (scalar_to_vector GR64:$src)))],
4577                           IIC_SSE_MOVDQ>, VEX;
4578 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4579                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4580                        [(set FR64:$dst, (bitconvert GR64:$src))],
4581                        IIC_SSE_MOVDQ>, VEX;
4582
4583 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4584                       "movd\t{$src, $dst|$dst, $src}",
4585                       [(set VR128:$dst,
4586                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4587 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4588                       "movd\t{$src, $dst|$dst, $src}",
4589                       [(set VR128:$dst,
4590                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4591                         IIC_SSE_MOVDQ>;
4592 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4593                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4594                         [(set VR128:$dst,
4595                           (v2i64 (scalar_to_vector GR64:$src)))],
4596                           IIC_SSE_MOVDQ>;
4597 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4598                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4599                        [(set FR64:$dst, (bitconvert GR64:$src))],
4600                        IIC_SSE_MOVDQ>;
4601
4602 //===---------------------------------------------------------------------===//
4603 // Move Int Doubleword to Single Scalar
4604 //
4605 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4606                       "movd\t{$src, $dst|$dst, $src}",
4607                       [(set FR32:$dst, (bitconvert GR32:$src))],
4608                       IIC_SSE_MOVDQ>, VEX;
4609
4610 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4611                       "movd\t{$src, $dst|$dst, $src}",
4612                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4613                       IIC_SSE_MOVDQ>,
4614                       VEX;
4615 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4616                       "movd\t{$src, $dst|$dst, $src}",
4617                       [(set FR32:$dst, (bitconvert GR32:$src))],
4618                       IIC_SSE_MOVDQ>;
4619
4620 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4621                       "movd\t{$src, $dst|$dst, $src}",
4622                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4623                       IIC_SSE_MOVDQ>;
4624
4625 //===---------------------------------------------------------------------===//
4626 // Move Packed Doubleword Int to Packed Double Int
4627 //
4628 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4629                        "movd\t{$src, $dst|$dst, $src}",
4630                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4631                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4632 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4633                        (ins i32mem:$dst, VR128:$src),
4634                        "movd\t{$src, $dst|$dst, $src}",
4635                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4636                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4637                                      VEX;
4638 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4639                        "movd\t{$src, $dst|$dst, $src}",
4640                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4641                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4642 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4643                        "movd\t{$src, $dst|$dst, $src}",
4644                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4645                                      (iPTR 0))), addr:$dst)],
4646                                      IIC_SSE_MOVDQ>;
4647
4648 //===---------------------------------------------------------------------===//
4649 // Move Packed Doubleword Int first element to Doubleword Int
4650 //
4651 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4652                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4653                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4654                                                            (iPTR 0)))],
4655                                                            IIC_SSE_MOVD_ToGP>,
4656                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4657
4658 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4659                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4660                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4661                                                          (iPTR 0)))],
4662                                                          IIC_SSE_MOVD_ToGP>;
4663
4664 //===---------------------------------------------------------------------===//
4665 // Bitcast FR64 <-> GR64
4666 //
4667 let Predicates = [HasAVX] in
4668 def VMOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4669                         "vmovq\t{$src, $dst|$dst, $src}",
4670                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4671                         VEX;
4672 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4673                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4674                          [(set GR64:$dst, (bitconvert FR64:$src))],
4675                          IIC_SSE_MOVDQ>, VEX;
4676 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4677                          "movq\t{$src, $dst|$dst, $src}",
4678                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4679                          IIC_SSE_MOVDQ>, VEX;
4680
4681 def MOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4682                        "movq\t{$src, $dst|$dst, $src}",
4683                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4684                        IIC_SSE_MOVDQ>;
4685 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4686                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4687                        [(set GR64:$dst, (bitconvert FR64:$src))],
4688                        IIC_SSE_MOVD_ToGP>;
4689 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4690                        "movq\t{$src, $dst|$dst, $src}",
4691                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4692                        IIC_SSE_MOVDQ>;
4693
4694 //===---------------------------------------------------------------------===//
4695 // Move Scalar Single to Double Int
4696 //
4697 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4698                       "movd\t{$src, $dst|$dst, $src}",
4699                       [(set GR32:$dst, (bitconvert FR32:$src))],
4700                       IIC_SSE_MOVD_ToGP>, VEX;
4701 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4702                       "movd\t{$src, $dst|$dst, $src}",
4703                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4704                       IIC_SSE_MOVDQ>, VEX;
4705 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4706                       "movd\t{$src, $dst|$dst, $src}",
4707                       [(set GR32:$dst, (bitconvert FR32:$src))],
4708                       IIC_SSE_MOVD_ToGP>;
4709 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4710                       "movd\t{$src, $dst|$dst, $src}",
4711                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4712                       IIC_SSE_MOVDQ>;
4713
4714 //===---------------------------------------------------------------------===//
4715 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4716 //
4717 let AddedComplexity = 15 in {
4718 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4719                        "movd\t{$src, $dst|$dst, $src}",
4720                        [(set VR128:$dst, (v4i32 (X86vzmovl
4721                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4722                                       IIC_SSE_MOVDQ>, VEX;
4723 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4724                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4725                        [(set VR128:$dst, (v2i64 (X86vzmovl
4726                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4727                                       IIC_SSE_MOVDQ>,
4728                                       VEX, VEX_W;
4729 }
4730 let AddedComplexity = 15 in {
4731 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4732                        "movd\t{$src, $dst|$dst, $src}",
4733                        [(set VR128:$dst, (v4i32 (X86vzmovl
4734                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4735                                       IIC_SSE_MOVDQ>;
4736 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4737                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4738                        [(set VR128:$dst, (v2i64 (X86vzmovl
4739                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4740                                       IIC_SSE_MOVDQ>;
4741 }
4742
4743 let AddedComplexity = 20 in {
4744 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4745                        "movd\t{$src, $dst|$dst, $src}",
4746                        [(set VR128:$dst,
4747                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4748                                                    (loadi32 addr:$src))))))],
4749                                                    IIC_SSE_MOVDQ>, VEX;
4750 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4751                        "movd\t{$src, $dst|$dst, $src}",
4752                        [(set VR128:$dst,
4753                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4754                                                    (loadi32 addr:$src))))))],
4755                                                    IIC_SSE_MOVDQ>;
4756 }
4757
4758 let Predicates = [HasAVX] in {
4759   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4760   let AddedComplexity = 20 in {
4761     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4762               (VMOVZDI2PDIrm addr:$src)>;
4763     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4764               (VMOVZDI2PDIrm addr:$src)>;
4765   }
4766   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4767   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4768                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4769             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4770   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4771                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4772             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4773 }
4774
4775 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4776   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4777             (MOVZDI2PDIrm addr:$src)>;
4778   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4779             (MOVZDI2PDIrm addr:$src)>;
4780 }
4781
4782 // These are the correct encodings of the instructions so that we know how to
4783 // read correct assembly, even though we continue to emit the wrong ones for
4784 // compatibility with Darwin's buggy assembler.
4785 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4786                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4787 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4788                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4789 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4790                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4791 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4792                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4793 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4794                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4795 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4796                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4797
4798 //===---------------------------------------------------------------------===//
4799 // SSE2 - Move Quadword
4800 //===---------------------------------------------------------------------===//
4801
4802 //===---------------------------------------------------------------------===//
4803 // Move Quadword Int to Packed Quadword Int
4804 //
4805 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4806                     "vmovq\t{$src, $dst|$dst, $src}",
4807                     [(set VR128:$dst,
4808                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4809                     VEX, Requires<[HasAVX]>;
4810 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4811                     "movq\t{$src, $dst|$dst, $src}",
4812                     [(set VR128:$dst,
4813                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4814                       IIC_SSE_MOVDQ>, XS,
4815                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4816
4817 //===---------------------------------------------------------------------===//
4818 // Move Packed Quadword Int to Quadword Int
4819 //
4820 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4821                       "movq\t{$src, $dst|$dst, $src}",
4822                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4823                                     (iPTR 0))), addr:$dst)],
4824                                     IIC_SSE_MOVDQ>, VEX;
4825 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4826                       "movq\t{$src, $dst|$dst, $src}",
4827                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4828                                     (iPTR 0))), addr:$dst)],
4829                                     IIC_SSE_MOVDQ>;
4830
4831 //===---------------------------------------------------------------------===//
4832 // Store / copy lower 64-bits of a XMM register.
4833 //
4834 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4835                      "movq\t{$src, $dst|$dst, $src}",
4836                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4837 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4838                      "movq\t{$src, $dst|$dst, $src}",
4839                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4840                      IIC_SSE_MOVDQ>;
4841
4842 let AddedComplexity = 20 in
4843 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4844                      "vmovq\t{$src, $dst|$dst, $src}",
4845                      [(set VR128:$dst,
4846                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4847                                                  (loadi64 addr:$src))))))],
4848                                                  IIC_SSE_MOVDQ>,
4849                      XS, VEX, Requires<[HasAVX]>;
4850
4851 let AddedComplexity = 20 in
4852 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4853                      "movq\t{$src, $dst|$dst, $src}",
4854                      [(set VR128:$dst,
4855                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4856                                                  (loadi64 addr:$src))))))],
4857                                                  IIC_SSE_MOVDQ>,
4858                      XS, Requires<[HasSSE2]>;
4859
4860 let Predicates = [HasAVX], AddedComplexity = 20 in {
4861   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4862             (VMOVZQI2PQIrm addr:$src)>;
4863   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4864             (VMOVZQI2PQIrm addr:$src)>;
4865   def : Pat<(v2i64 (X86vzload addr:$src)),
4866             (VMOVZQI2PQIrm addr:$src)>;
4867 }
4868
4869 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4870   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4871             (MOVZQI2PQIrm addr:$src)>;
4872   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4873             (MOVZQI2PQIrm addr:$src)>;
4874   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4875 }
4876
4877 let Predicates = [HasAVX] in {
4878 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4879           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4880 def : Pat<(v4i64 (X86vzload addr:$src)),
4881           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4882 }
4883
4884 //===---------------------------------------------------------------------===//
4885 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4886 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4887 //
4888 let AddedComplexity = 15 in
4889 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4890                         "vmovq\t{$src, $dst|$dst, $src}",
4891                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4892                     IIC_SSE_MOVQ_RR>,
4893                       XS, VEX, Requires<[HasAVX]>;
4894 let AddedComplexity = 15 in
4895 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4896                         "movq\t{$src, $dst|$dst, $src}",
4897                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4898                     IIC_SSE_MOVQ_RR>,
4899                       XS, Requires<[HasSSE2]>;
4900
4901 let AddedComplexity = 20 in
4902 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4903                         "vmovq\t{$src, $dst|$dst, $src}",
4904                     [(set VR128:$dst, (v2i64 (X86vzmovl
4905                                              (loadv2i64 addr:$src))))],
4906                                              IIC_SSE_MOVDQ>,
4907                       XS, VEX, Requires<[HasAVX]>;
4908 let AddedComplexity = 20 in {
4909 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4910                         "movq\t{$src, $dst|$dst, $src}",
4911                     [(set VR128:$dst, (v2i64 (X86vzmovl
4912                                              (loadv2i64 addr:$src))))],
4913                                              IIC_SSE_MOVDQ>,
4914                       XS, Requires<[HasSSE2]>;
4915 }
4916
4917 let AddedComplexity = 20 in {
4918   let Predicates = [HasAVX] in {
4919     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4920               (VMOVZPQILo2PQIrm addr:$src)>;
4921     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4922               (VMOVZPQILo2PQIrr VR128:$src)>;
4923   }
4924   let Predicates = [HasSSE2] in {
4925     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4926               (MOVZPQILo2PQIrm addr:$src)>;
4927     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4928               (MOVZPQILo2PQIrr VR128:$src)>;
4929   }
4930 }
4931
4932 // Instructions to match in the assembler
4933 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4934                       "movq\t{$src, $dst|$dst, $src}", [],
4935                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4936 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4937                       "movq\t{$src, $dst|$dst, $src}", [],
4938                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4939 // Recognize "movd" with GR64 destination, but encode as a "movq"
4940 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4941                           "movd\t{$src, $dst|$dst, $src}", [],
4942                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4943
4944 // Instructions for the disassembler
4945 // xr = XMM register
4946 // xm = mem64
4947
4948 let Predicates = [HasAVX] in
4949 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4950                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4951 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4952                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4953
4954 //===---------------------------------------------------------------------===//
4955 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4956 //===---------------------------------------------------------------------===//
4957 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4958                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4959                               X86MemOperand x86memop> {
4960 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4961                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4962                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4963                       IIC_SSE_MOV_LH>;
4964 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4965                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4966                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4967                       IIC_SSE_MOV_LH>;
4968 }
4969
4970 let Predicates = [HasAVX] in {
4971   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4972                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4973   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4974                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4975   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4976                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4977   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4978                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4979 }
4980 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4981                                    memopv4f32, f128mem>;
4982 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4983                                    memopv4f32, f128mem>;
4984
4985 let Predicates = [HasAVX] in {
4986   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4987             (VMOVSHDUPrr VR128:$src)>;
4988   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4989             (VMOVSHDUPrm addr:$src)>;
4990   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4991             (VMOVSLDUPrr VR128:$src)>;
4992   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4993             (VMOVSLDUPrm addr:$src)>;
4994   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4995             (VMOVSHDUPYrr VR256:$src)>;
4996   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4997             (VMOVSHDUPYrm addr:$src)>;
4998   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4999             (VMOVSLDUPYrr VR256:$src)>;
5000   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
5001             (VMOVSLDUPYrm addr:$src)>;
5002 }
5003
5004 let Predicates = [HasSSE3] in {
5005   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5006             (MOVSHDUPrr VR128:$src)>;
5007   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5008             (MOVSHDUPrm addr:$src)>;
5009   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5010             (MOVSLDUPrr VR128:$src)>;
5011   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5012             (MOVSLDUPrm addr:$src)>;
5013 }
5014
5015 //===---------------------------------------------------------------------===//
5016 // SSE3 - Replicate Double FP - MOVDDUP
5017 //===---------------------------------------------------------------------===//
5018
5019 multiclass sse3_replicate_dfp<string OpcodeStr> {
5020 let neverHasSideEffects = 1 in
5021 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5022                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5023                     [], IIC_SSE_MOV_LH>;
5024 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5025                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5026                     [(set VR128:$dst,
5027                       (v2f64 (X86Movddup
5028                               (scalar_to_vector (loadf64 addr:$src)))))],
5029                               IIC_SSE_MOV_LH>;
5030 }
5031
5032 // FIXME: Merge with above classe when there're patterns for the ymm version
5033 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5034 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5035                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5036                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
5037 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5038                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5039                     [(set VR256:$dst,
5040                       (v4f64 (X86Movddup
5041                               (scalar_to_vector (loadf64 addr:$src)))))]>;
5042 }
5043
5044 let Predicates = [HasAVX] in {
5045   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5046   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
5047 }
5048
5049 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5050
5051 let Predicates = [HasAVX] in {
5052   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5053             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5054   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5055             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5056   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5057             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5058   def : Pat<(X86Movddup (bc_v2f64
5059                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5060             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5061
5062   // 256-bit version
5063   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5064             (VMOVDDUPYrm addr:$src)>;
5065   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5066             (VMOVDDUPYrm addr:$src)>;
5067   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5068             (VMOVDDUPYrm addr:$src)>;
5069   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5070             (VMOVDDUPYrr VR256:$src)>;
5071 }
5072
5073 let Predicates = [HasSSE3] in {
5074   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5075             (MOVDDUPrm addr:$src)>;
5076   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5077             (MOVDDUPrm addr:$src)>;
5078   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5079             (MOVDDUPrm addr:$src)>;
5080   def : Pat<(X86Movddup (bc_v2f64
5081                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5082             (MOVDDUPrm addr:$src)>;
5083 }
5084
5085 //===---------------------------------------------------------------------===//
5086 // SSE3 - Move Unaligned Integer
5087 //===---------------------------------------------------------------------===//
5088
5089 let Predicates = [HasAVX] in {
5090   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5091                    "vlddqu\t{$src, $dst|$dst, $src}",
5092                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5093   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5094                    "vlddqu\t{$src, $dst|$dst, $src}",
5095                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5096 }
5097 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5098                    "lddqu\t{$src, $dst|$dst, $src}",
5099                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5100                    IIC_SSE_LDDQU>;
5101
5102 //===---------------------------------------------------------------------===//
5103 // SSE3 - Arithmetic
5104 //===---------------------------------------------------------------------===//
5105
5106 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5107                        X86MemOperand x86memop, OpndItins itins,
5108                        bit Is2Addr = 1> {
5109   def rr : I<0xD0, MRMSrcReg,
5110        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5111        !if(Is2Addr,
5112            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5113            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5114        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5115   def rm : I<0xD0, MRMSrcMem,
5116        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5117        !if(Is2Addr,
5118            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5119            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5120        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5121 }
5122
5123 let Predicates = [HasAVX] in {
5124   let ExeDomain = SSEPackedSingle in {
5125     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5126                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5127     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5128                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5129   }
5130   let ExeDomain = SSEPackedDouble in {
5131     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5132                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5133     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5134                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5135   }
5136 }
5137 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5138   let ExeDomain = SSEPackedSingle in
5139   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5140                               f128mem, SSE_ALU_F32P>, TB, XD;
5141   let ExeDomain = SSEPackedDouble in
5142   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5143                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5144 }
5145
5146 //===---------------------------------------------------------------------===//
5147 // SSE3 Instructions
5148 //===---------------------------------------------------------------------===//
5149
5150 // Horizontal ops
5151 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5152                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5153   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5154        !if(Is2Addr,
5155          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5156          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5157       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5158
5159   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5160        !if(Is2Addr,
5161          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5162          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5163       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5164         IIC_SSE_HADDSUB_RM>;
5165 }
5166 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5167                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5168   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5169        !if(Is2Addr,
5170          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5171          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5172       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5173
5174   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5175        !if(Is2Addr,
5176          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5177          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5178       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5179         IIC_SSE_HADDSUB_RM>;
5180 }
5181
5182 let Predicates = [HasAVX] in {
5183   let ExeDomain = SSEPackedSingle in {
5184     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5185                             X86fhadd, 0>, VEX_4V;
5186     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5187                             X86fhsub, 0>, VEX_4V;
5188     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5189                             X86fhadd, 0>, VEX_4V;
5190     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5191                             X86fhsub, 0>, VEX_4V;
5192   }
5193   let ExeDomain = SSEPackedDouble in {
5194     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5195                             X86fhadd, 0>, VEX_4V;
5196     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5197                             X86fhsub, 0>, VEX_4V;
5198     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5199                             X86fhadd, 0>, VEX_4V;
5200     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5201                             X86fhsub, 0>, VEX_4V;
5202   }
5203 }
5204
5205 let Constraints = "$src1 = $dst" in {
5206   let ExeDomain = SSEPackedSingle in {
5207     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5208     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5209   }
5210   let ExeDomain = SSEPackedDouble in {
5211     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5212     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5213   }
5214 }
5215
5216 //===---------------------------------------------------------------------===//
5217 // SSSE3 - Packed Absolute Instructions
5218 //===---------------------------------------------------------------------===//
5219
5220
5221 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5222 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5223                             Intrinsic IntId128> {
5224   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5225                     (ins VR128:$src),
5226                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5227                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5228                     OpSize;
5229
5230   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5231                     (ins i128mem:$src),
5232                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5233                     [(set VR128:$dst,
5234                       (IntId128
5235                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5236                     OpSize;
5237 }
5238
5239 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5240 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5241                               Intrinsic IntId256> {
5242   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5243                     (ins VR256:$src),
5244                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5245                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5246                     OpSize;
5247
5248   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5249                     (ins i256mem:$src),
5250                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5251                     [(set VR256:$dst,
5252                       (IntId256
5253                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5254 }
5255
5256 let Predicates = [HasAVX] in {
5257   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5258                                   int_x86_ssse3_pabs_b_128>, VEX;
5259   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5260                                   int_x86_ssse3_pabs_w_128>, VEX;
5261   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5262                                   int_x86_ssse3_pabs_d_128>, VEX;
5263 }
5264
5265 let Predicates = [HasAVX2] in {
5266   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5267                                     int_x86_avx2_pabs_b>, VEX;
5268   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5269                                     int_x86_avx2_pabs_w>, VEX;
5270   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5271                                     int_x86_avx2_pabs_d>, VEX;
5272 }
5273
5274 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5275                               int_x86_ssse3_pabs_b_128>;
5276 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5277                               int_x86_ssse3_pabs_w_128>;
5278 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5279                               int_x86_ssse3_pabs_d_128>;
5280
5281 //===---------------------------------------------------------------------===//
5282 // SSSE3 - Packed Binary Operator Instructions
5283 //===---------------------------------------------------------------------===//
5284
5285 def SSE_PHADDSUBD : OpndItins<
5286   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5287 >;
5288 def SSE_PHADDSUBSW : OpndItins<
5289   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5290 >;
5291 def SSE_PHADDSUBW : OpndItins<
5292   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5293 >;
5294 def SSE_PSHUFB : OpndItins<
5295   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5296 >;
5297 def SSE_PSIGN : OpndItins<
5298   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5299 >;
5300 def SSE_PMULHRSW : OpndItins<
5301   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5302 >;
5303
5304 /// SS3I_binop_rm - Simple SSSE3 bin op
5305 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5306                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5307                          X86MemOperand x86memop, OpndItins itins,
5308                          bit Is2Addr = 1> {
5309   let isCommutable = 1 in
5310   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5311        (ins RC:$src1, RC:$src2),
5312        !if(Is2Addr,
5313          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5314          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5315        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5316        OpSize;
5317   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5318        (ins RC:$src1, x86memop:$src2),
5319        !if(Is2Addr,
5320          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5321          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5322        [(set RC:$dst,
5323          (OpVT (OpNode RC:$src1,
5324           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5325 }
5326
5327 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5328 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5329                              Intrinsic IntId128, OpndItins itins,
5330                              bit Is2Addr = 1> {
5331   let isCommutable = 1 in
5332   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5333        (ins VR128:$src1, VR128:$src2),
5334        !if(Is2Addr,
5335          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5336          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5337        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5338        OpSize;
5339   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5340        (ins VR128:$src1, i128mem:$src2),
5341        !if(Is2Addr,
5342          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5343          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5344        [(set VR128:$dst,
5345          (IntId128 VR128:$src1,
5346           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5347 }
5348
5349 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5350                                Intrinsic IntId256> {
5351   let isCommutable = 1 in
5352   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5353        (ins VR256:$src1, VR256:$src2),
5354        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5355        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5356        OpSize;
5357   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5358        (ins VR256:$src1, i256mem:$src2),
5359        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5360        [(set VR256:$dst,
5361          (IntId256 VR256:$src1,
5362           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5363 }
5364
5365 let ImmT = NoImm, Predicates = [HasAVX] in {
5366 let isCommutable = 0 in {
5367   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5368                                   memopv2i64, i128mem,
5369                                   SSE_PHADDSUBW, 0>, VEX_4V;
5370   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5371                                   memopv2i64, i128mem,
5372                                   SSE_PHADDSUBD, 0>, VEX_4V;
5373   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5374                                   memopv2i64, i128mem,
5375                                   SSE_PHADDSUBW, 0>, VEX_4V;
5376   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5377                                   memopv2i64, i128mem,
5378                                   SSE_PHADDSUBD, 0>, VEX_4V;
5379   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5380                                   memopv2i64, i128mem,
5381                                   SSE_PSIGN, 0>, VEX_4V;
5382   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5383                                   memopv2i64, i128mem,
5384                                   SSE_PSIGN, 0>, VEX_4V;
5385   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5386                                   memopv2i64, i128mem,
5387                                   SSE_PSIGN, 0>, VEX_4V;
5388   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5389                                   memopv2i64, i128mem,
5390                                   SSE_PSHUFB, 0>, VEX_4V;
5391   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5392                                       int_x86_ssse3_phadd_sw_128,
5393                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5394   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5395                                       int_x86_ssse3_phsub_sw_128,
5396                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5397   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5398                                       int_x86_ssse3_pmadd_ub_sw_128,
5399                                       SSE_PMADD, 0>, VEX_4V;
5400 }
5401 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5402                                       int_x86_ssse3_pmul_hr_sw_128,
5403                                       SSE_PMULHRSW, 0>, VEX_4V;
5404 }
5405
5406 let ImmT = NoImm, Predicates = [HasAVX2] in {
5407 let isCommutable = 0 in {
5408   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5409                                   memopv4i64, i256mem,
5410                                   SSE_PHADDSUBW, 0>, VEX_4V;
5411   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5412                                   memopv4i64, i256mem,
5413                                   SSE_PHADDSUBW, 0>, VEX_4V;
5414   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5415                                   memopv4i64, i256mem,
5416                                   SSE_PHADDSUBW, 0>, VEX_4V;
5417   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5418                                   memopv4i64, i256mem,
5419                                   SSE_PHADDSUBW, 0>, VEX_4V;
5420   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5421                                   memopv4i64, i256mem,
5422                                   SSE_PHADDSUBW, 0>, VEX_4V;
5423   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5424                                   memopv4i64, i256mem,
5425                                   SSE_PHADDSUBW, 0>, VEX_4V;
5426   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5427                                   memopv4i64, i256mem,
5428                                   SSE_PHADDSUBW, 0>, VEX_4V;
5429   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5430                                   memopv4i64, i256mem,
5431                                   SSE_PHADDSUBW, 0>, VEX_4V;
5432   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5433                                         int_x86_avx2_phadd_sw>, VEX_4V;
5434   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5435                                         int_x86_avx2_phsub_sw>, VEX_4V;
5436   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5437                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5438 }
5439 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5440                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5441 }
5442
5443 // None of these have i8 immediate fields.
5444 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5445 let isCommutable = 0 in {
5446   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5447                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5448   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5449                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5450   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5451                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5452   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5453                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5454   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5455                                  memopv2i64, i128mem, SSE_PSIGN>;
5456   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5457                                  memopv2i64, i128mem, SSE_PSIGN>;
5458   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5459                                  memopv2i64, i128mem, SSE_PSIGN>;
5460   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5461                                  memopv2i64, i128mem, SSE_PSHUFB>;
5462   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5463                                      int_x86_ssse3_phadd_sw_128,
5464                                      SSE_PHADDSUBSW>;
5465   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5466                                      int_x86_ssse3_phsub_sw_128,
5467                                      SSE_PHADDSUBSW>;
5468   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5469                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5470 }
5471 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5472                                      int_x86_ssse3_pmul_hr_sw_128,
5473                                      SSE_PMULHRSW>;
5474 }
5475
5476 //===---------------------------------------------------------------------===//
5477 // SSSE3 - Packed Align Instruction Patterns
5478 //===---------------------------------------------------------------------===//
5479
5480 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5481   let neverHasSideEffects = 1 in {
5482   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5483       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5484       !if(Is2Addr,
5485         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5486         !strconcat(asm,
5487                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5488       [], IIC_SSE_PALIGNR>, OpSize;
5489   let mayLoad = 1 in
5490   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5491       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5492       !if(Is2Addr,
5493         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5494         !strconcat(asm,
5495                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5496       [], IIC_SSE_PALIGNR>, OpSize;
5497   }
5498 }
5499
5500 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5501   let neverHasSideEffects = 1 in {
5502   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5503       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5504       !strconcat(asm,
5505                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5506       []>, OpSize;
5507   let mayLoad = 1 in
5508   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5509       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5510       !strconcat(asm,
5511                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5512       []>, OpSize;
5513   }
5514 }
5515
5516 let Predicates = [HasAVX] in
5517   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5518 let Predicates = [HasAVX2] in
5519   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5520 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5521   defm PALIGN : ssse3_palign<"palignr">;
5522
5523 let Predicates = [HasAVX2] in {
5524 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5525           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5526 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5527           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5528 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5529           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5530 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5531           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5532 }
5533
5534 let Predicates = [HasAVX] in {
5535 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5536           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5537 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5538           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5539 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5540           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5541 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5542           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5543 }
5544
5545 let Predicates = [HasSSSE3] in {
5546 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5547           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5548 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5549           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5550 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5551           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5552 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5553           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5554 }
5555
5556 //===---------------------------------------------------------------------===//
5557 // SSSE3 - Thread synchronization
5558 //===---------------------------------------------------------------------===//
5559
5560 let usesCustomInserter = 1 in {
5561 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5562                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5563                 Requires<[HasSSE3]>;
5564 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5565                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5566                 Requires<[HasSSE3]>;
5567 }
5568
5569 let Uses = [EAX, ECX, EDX] in
5570 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5571                  TB, Requires<[HasSSE3]>;
5572 let Uses = [ECX, EAX] in
5573 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", [], IIC_SSE_MWAIT>,
5574                 TB, Requires<[HasSSE3]>;
5575
5576 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5577 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5578
5579 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5580       Requires<[In32BitMode]>;
5581 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5582       Requires<[In64BitMode]>;
5583
5584 //===----------------------------------------------------------------------===//
5585 // SSE4.1 - Packed Move with Sign/Zero Extend
5586 //===----------------------------------------------------------------------===//
5587
5588 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5589   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5590                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5591                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5592
5593   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5594                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5595        [(set VR128:$dst,
5596          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5597        OpSize;
5598 }
5599
5600 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5601                                  Intrinsic IntId> {
5602   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5603                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5604                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5605
5606   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5607                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5608                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5609 }
5610
5611 let Predicates = [HasAVX] in {
5612 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5613                                      VEX;
5614 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5615                                      VEX;
5616 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5617                                      VEX;
5618 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5619                                      VEX;
5620 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5621                                      VEX;
5622 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5623                                      VEX;
5624 }
5625
5626 let Predicates = [HasAVX2] in {
5627 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5628                                         int_x86_avx2_pmovsxbw>, VEX;
5629 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5630                                         int_x86_avx2_pmovsxwd>, VEX;
5631 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5632                                         int_x86_avx2_pmovsxdq>, VEX;
5633 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5634                                         int_x86_avx2_pmovzxbw>, VEX;
5635 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5636                                         int_x86_avx2_pmovzxwd>, VEX;
5637 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5638                                         int_x86_avx2_pmovzxdq>, VEX;
5639 }
5640
5641 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5642 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5643 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5644 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5645 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5646 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5647
5648 let Predicates = [HasAVX] in {
5649   // Common patterns involving scalar load.
5650   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5651             (VPMOVSXBWrm addr:$src)>;
5652   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5653             (VPMOVSXBWrm addr:$src)>;
5654
5655   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5656             (VPMOVSXWDrm addr:$src)>;
5657   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5658             (VPMOVSXWDrm addr:$src)>;
5659
5660   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5661             (VPMOVSXDQrm addr:$src)>;
5662   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5663             (VPMOVSXDQrm addr:$src)>;
5664
5665   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5666             (VPMOVZXBWrm addr:$src)>;
5667   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5668             (VPMOVZXBWrm addr:$src)>;
5669
5670   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5671             (VPMOVZXWDrm addr:$src)>;
5672   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5673             (VPMOVZXWDrm addr:$src)>;
5674
5675   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5676             (VPMOVZXDQrm addr:$src)>;
5677   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5678             (VPMOVZXDQrm addr:$src)>;
5679 }
5680
5681 let Predicates = [HasSSE41] in {
5682   // Common patterns involving scalar load.
5683   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5684             (PMOVSXBWrm addr:$src)>;
5685   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5686             (PMOVSXBWrm addr:$src)>;
5687
5688   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5689             (PMOVSXWDrm addr:$src)>;
5690   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5691             (PMOVSXWDrm addr:$src)>;
5692
5693   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5694             (PMOVSXDQrm addr:$src)>;
5695   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5696             (PMOVSXDQrm addr:$src)>;
5697
5698   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5699             (PMOVZXBWrm addr:$src)>;
5700   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5701             (PMOVZXBWrm addr:$src)>;
5702
5703   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5704             (PMOVZXWDrm addr:$src)>;
5705   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5706             (PMOVZXWDrm addr:$src)>;
5707
5708   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5709             (PMOVZXDQrm addr:$src)>;
5710   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5711             (PMOVZXDQrm addr:$src)>;
5712 }
5713
5714 let Predicates = [HasAVX2] in {
5715   let AddedComplexity = 15 in {
5716     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5717               (VPMOVZXDQYrr VR128:$src)>;
5718     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5719               (VPMOVZXWDYrr VR128:$src)>;
5720   }
5721
5722   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5723   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5724 }
5725
5726 let Predicates = [HasAVX] in {
5727   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5728   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5729 }
5730
5731 let Predicates = [HasSSE41] in {
5732   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5733   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5734 }
5735
5736
5737 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5738   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5739                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5740                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5741
5742   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5743                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5744        [(set VR128:$dst,
5745          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5746           OpSize;
5747 }
5748
5749 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5750                                  Intrinsic IntId> {
5751   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5752                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5753                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5754
5755   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5756                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5757        [(set VR256:$dst,
5758          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5759           OpSize;
5760 }
5761
5762 let Predicates = [HasAVX] in {
5763 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5764                                      VEX;
5765 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5766                                      VEX;
5767 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5768                                      VEX;
5769 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5770                                      VEX;
5771 }
5772
5773 let Predicates = [HasAVX2] in {
5774 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5775                                        int_x86_avx2_pmovsxbd>, VEX;
5776 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5777                                        int_x86_avx2_pmovsxwq>, VEX;
5778 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5779                                        int_x86_avx2_pmovzxbd>, VEX;
5780 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5781                                        int_x86_avx2_pmovzxwq>, VEX;
5782 }
5783
5784 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5785 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5786 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5787 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5788
5789 let Predicates = [HasAVX] in {
5790   // Common patterns involving scalar load
5791   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5792             (VPMOVSXBDrm addr:$src)>;
5793   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5794             (VPMOVSXWQrm addr:$src)>;
5795
5796   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5797             (VPMOVZXBDrm addr:$src)>;
5798   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5799             (VPMOVZXWQrm addr:$src)>;
5800 }
5801
5802 let Predicates = [HasSSE41] in {
5803   // Common patterns involving scalar load
5804   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5805             (PMOVSXBDrm addr:$src)>;
5806   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5807             (PMOVSXWQrm addr:$src)>;
5808
5809   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5810             (PMOVZXBDrm addr:$src)>;
5811   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5812             (PMOVZXWQrm addr:$src)>;
5813 }
5814
5815 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5816   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5817                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5818                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5819
5820   // Expecting a i16 load any extended to i32 value.
5821   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5822                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5823                  [(set VR128:$dst, (IntId (bitconvert
5824                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5825                  OpSize;
5826 }
5827
5828 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5829                                  Intrinsic IntId> {
5830   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5831                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5832                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5833
5834   // Expecting a i16 load any extended to i32 value.
5835   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5836                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5837                   [(set VR256:$dst, (IntId (bitconvert
5838                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5839                   OpSize;
5840 }
5841
5842 let Predicates = [HasAVX] in {
5843 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5844                                      VEX;
5845 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5846                                      VEX;
5847 }
5848 let Predicates = [HasAVX2] in {
5849 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5850                                        int_x86_avx2_pmovsxbq>, VEX;
5851 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5852                                        int_x86_avx2_pmovzxbq>, VEX;
5853 }
5854 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5855 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5856
5857 let Predicates = [HasAVX] in {
5858   // Common patterns involving scalar load
5859   def : Pat<(int_x86_sse41_pmovsxbq
5860               (bitconvert (v4i32 (X86vzmovl
5861                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5862             (VPMOVSXBQrm addr:$src)>;
5863
5864   def : Pat<(int_x86_sse41_pmovzxbq
5865               (bitconvert (v4i32 (X86vzmovl
5866                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5867             (VPMOVZXBQrm addr:$src)>;
5868 }
5869
5870 let Predicates = [HasSSE41] in {
5871   // Common patterns involving scalar load
5872   def : Pat<(int_x86_sse41_pmovsxbq
5873               (bitconvert (v4i32 (X86vzmovl
5874                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5875             (PMOVSXBQrm addr:$src)>;
5876
5877   def : Pat<(int_x86_sse41_pmovzxbq
5878               (bitconvert (v4i32 (X86vzmovl
5879                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5880             (PMOVZXBQrm addr:$src)>;
5881 }
5882
5883 //===----------------------------------------------------------------------===//
5884 // SSE4.1 - Extract Instructions
5885 //===----------------------------------------------------------------------===//
5886
5887 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5888 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5889   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5890                  (ins VR128:$src1, i32i8imm:$src2),
5891                  !strconcat(OpcodeStr,
5892                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5893                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5894                  OpSize;
5895   let neverHasSideEffects = 1, mayStore = 1 in
5896   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5897                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5898                  !strconcat(OpcodeStr,
5899                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5900                  []>, OpSize;
5901 // FIXME:
5902 // There's an AssertZext in the way of writing the store pattern
5903 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5904 }
5905
5906 let Predicates = [HasAVX] in {
5907   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5908   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5909          (ins VR128:$src1, i32i8imm:$src2),
5910          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5911 }
5912
5913 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5914
5915
5916 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5917 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5918   let neverHasSideEffects = 1, mayStore = 1 in
5919   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5920                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5921                  !strconcat(OpcodeStr,
5922                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5923                  []>, OpSize;
5924 // FIXME:
5925 // There's an AssertZext in the way of writing the store pattern
5926 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5927 }
5928
5929 let Predicates = [HasAVX] in
5930   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5931
5932 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5933
5934
5935 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5936 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5937   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5938                  (ins VR128:$src1, i32i8imm:$src2),
5939                  !strconcat(OpcodeStr,
5940                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5941                  [(set GR32:$dst,
5942                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5943   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5944                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5945                  !strconcat(OpcodeStr,
5946                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5947                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5948                           addr:$dst)]>, OpSize;
5949 }
5950
5951 let Predicates = [HasAVX] in
5952   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5953
5954 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5955
5956 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5957 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5958   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5959                  (ins VR128:$src1, i32i8imm:$src2),
5960                  !strconcat(OpcodeStr,
5961                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5962                  [(set GR64:$dst,
5963                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5964   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5965                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5966                  !strconcat(OpcodeStr,
5967                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5968                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5969                           addr:$dst)]>, OpSize, REX_W;
5970 }
5971
5972 let Predicates = [HasAVX] in
5973   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5974
5975 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5976
5977 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5978 /// destination
5979 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5980   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5981                  (ins VR128:$src1, i32i8imm:$src2),
5982                  !strconcat(OpcodeStr,
5983                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5984                  [(set GR32:$dst,
5985                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5986            OpSize;
5987   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5988                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5989                  !strconcat(OpcodeStr,
5990                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5991                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5992                           addr:$dst)]>, OpSize;
5993 }
5994
5995 let ExeDomain = SSEPackedSingle in {
5996   let Predicates = [HasAVX] in {
5997     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5998     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5999                     (ins VR128:$src1, i32i8imm:$src2),
6000                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
6001                     []>, OpSize, VEX;
6002   }
6003   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
6004 }
6005
6006 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6007 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6008                                               imm:$src2))),
6009                  addr:$dst),
6010           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6011           Requires<[HasAVX]>;
6012 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6013                                               imm:$src2))),
6014                  addr:$dst),
6015           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6016           Requires<[HasSSE41]>;
6017
6018 //===----------------------------------------------------------------------===//
6019 // SSE4.1 - Insert Instructions
6020 //===----------------------------------------------------------------------===//
6021
6022 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6023   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6024       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6025       !if(Is2Addr,
6026         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6027         !strconcat(asm,
6028                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6029       [(set VR128:$dst,
6030         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6031   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6032       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6033       !if(Is2Addr,
6034         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6035         !strconcat(asm,
6036                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6037       [(set VR128:$dst,
6038         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6039                    imm:$src3))]>, OpSize;
6040 }
6041
6042 let Predicates = [HasAVX] in
6043   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6044 let Constraints = "$src1 = $dst" in
6045   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6046
6047 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6048   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6049       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6050       !if(Is2Addr,
6051         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6052         !strconcat(asm,
6053                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6054       [(set VR128:$dst,
6055         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6056       OpSize;
6057   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6058       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6059       !if(Is2Addr,
6060         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6061         !strconcat(asm,
6062                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6063       [(set VR128:$dst,
6064         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6065                           imm:$src3)))]>, OpSize;
6066 }
6067
6068 let Predicates = [HasAVX] in
6069   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6070 let Constraints = "$src1 = $dst" in
6071   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6072
6073 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6074   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6075       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6076       !if(Is2Addr,
6077         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6078         !strconcat(asm,
6079                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6080       [(set VR128:$dst,
6081         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6082       OpSize;
6083   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6084       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6085       !if(Is2Addr,
6086         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6087         !strconcat(asm,
6088                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6089       [(set VR128:$dst,
6090         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6091                           imm:$src3)))]>, OpSize;
6092 }
6093
6094 let Predicates = [HasAVX] in
6095   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6096 let Constraints = "$src1 = $dst" in
6097   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6098
6099 // insertps has a few different modes, there's the first two here below which
6100 // are optimized inserts that won't zero arbitrary elements in the destination
6101 // vector. The next one matches the intrinsic and could zero arbitrary elements
6102 // in the target vector.
6103 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6104   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6105       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6106       !if(Is2Addr,
6107         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6108         !strconcat(asm,
6109                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6110       [(set VR128:$dst,
6111         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6112       OpSize;
6113   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6114       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6115       !if(Is2Addr,
6116         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6117         !strconcat(asm,
6118                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6119       [(set VR128:$dst,
6120         (X86insrtps VR128:$src1,
6121                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6122                     imm:$src3))]>, OpSize;
6123 }
6124
6125 let ExeDomain = SSEPackedSingle in {
6126   let Predicates = [HasAVX] in
6127     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6128   let Constraints = "$src1 = $dst" in
6129     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6130 }
6131
6132 //===----------------------------------------------------------------------===//
6133 // SSE4.1 - Round Instructions
6134 //===----------------------------------------------------------------------===//
6135
6136 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6137                             X86MemOperand x86memop, RegisterClass RC,
6138                             PatFrag mem_frag32, PatFrag mem_frag64,
6139                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6140 let ExeDomain = SSEPackedSingle in {
6141   // Intrinsic operation, reg.
6142   // Vector intrinsic operation, reg
6143   def PSr : SS4AIi8<opcps, MRMSrcReg,
6144                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6145                     !strconcat(OpcodeStr,
6146                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6147                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6148                     OpSize;
6149
6150   // Vector intrinsic operation, mem
6151   def PSm : SS4AIi8<opcps, MRMSrcMem,
6152                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6153                     !strconcat(OpcodeStr,
6154                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6155                     [(set RC:$dst,
6156                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6157                     OpSize;
6158 } // ExeDomain = SSEPackedSingle
6159
6160 let ExeDomain = SSEPackedDouble in {
6161   // Vector intrinsic operation, reg
6162   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6163                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6164                     !strconcat(OpcodeStr,
6165                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6166                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6167                     OpSize;
6168
6169   // Vector intrinsic operation, mem
6170   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6171                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6172                     !strconcat(OpcodeStr,
6173                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6174                     [(set RC:$dst,
6175                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6176                     OpSize;
6177 } // ExeDomain = SSEPackedDouble
6178 }
6179
6180 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6181                             string OpcodeStr,
6182                             Intrinsic F32Int,
6183                             Intrinsic F64Int, bit Is2Addr = 1> {
6184 let ExeDomain = GenericDomain in {
6185   // Operation, reg.
6186   def SSr : SS4AIi8<opcss, MRMSrcReg,
6187       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6188       !if(Is2Addr,
6189           !strconcat(OpcodeStr,
6190               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6191           !strconcat(OpcodeStr,
6192               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6193       []>, OpSize;
6194
6195   // Intrinsic operation, reg.
6196   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6197         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6198         !if(Is2Addr,
6199             !strconcat(OpcodeStr,
6200                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6201             !strconcat(OpcodeStr,
6202                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6203         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6204         OpSize;
6205
6206   // Intrinsic operation, mem.
6207   def SSm : SS4AIi8<opcss, MRMSrcMem,
6208         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6209         !if(Is2Addr,
6210             !strconcat(OpcodeStr,
6211                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6212             !strconcat(OpcodeStr,
6213                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6214         [(set VR128:$dst,
6215              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6216         OpSize;
6217
6218   // Operation, reg.
6219   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6220         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6221         !if(Is2Addr,
6222             !strconcat(OpcodeStr,
6223                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6224             !strconcat(OpcodeStr,
6225                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6226         []>, OpSize;
6227
6228   // Intrinsic operation, reg.
6229   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6230         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6231         !if(Is2Addr,
6232             !strconcat(OpcodeStr,
6233                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6234             !strconcat(OpcodeStr,
6235                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6236         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6237         OpSize;
6238
6239   // Intrinsic operation, mem.
6240   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6241         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6242         !if(Is2Addr,
6243             !strconcat(OpcodeStr,
6244                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6245             !strconcat(OpcodeStr,
6246                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6247         [(set VR128:$dst,
6248               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6249         OpSize;
6250 } // ExeDomain = GenericDomain
6251 }
6252
6253 // FP round - roundss, roundps, roundsd, roundpd
6254 let Predicates = [HasAVX] in {
6255   // Intrinsic form
6256   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6257                                   memopv4f32, memopv2f64,
6258                                   int_x86_sse41_round_ps,
6259                                   int_x86_sse41_round_pd>, VEX;
6260   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6261                                   memopv8f32, memopv4f64,
6262                                   int_x86_avx_round_ps_256,
6263                                   int_x86_avx_round_pd_256>, VEX;
6264   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6265                                   int_x86_sse41_round_ss,
6266                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6267
6268   def : Pat<(ffloor FR32:$src),
6269             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6270   def : Pat<(f64 (ffloor FR64:$src)),
6271             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6272   def : Pat<(f32 (fnearbyint FR32:$src)),
6273             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6274   def : Pat<(f64 (fnearbyint FR64:$src)),
6275             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6276   def : Pat<(f32 (fceil FR32:$src)),
6277             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6278   def : Pat<(f64 (fceil FR64:$src)),
6279             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6280   def : Pat<(f32 (frint FR32:$src)),
6281             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6282   def : Pat<(f64 (frint FR64:$src)),
6283             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6284   def : Pat<(f32 (ftrunc FR32:$src)),
6285             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6286   def : Pat<(f64 (ftrunc FR64:$src)),
6287             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6288 }
6289
6290 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6291                                memopv4f32, memopv2f64,
6292                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6293 let Constraints = "$src1 = $dst" in
6294 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6295                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6296
6297 def : Pat<(ffloor FR32:$src),
6298           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6299 def : Pat<(f64 (ffloor FR64:$src)),
6300           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6301 def : Pat<(f32 (fnearbyint FR32:$src)),
6302           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6303 def : Pat<(f64 (fnearbyint FR64:$src)),
6304           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6305 def : Pat<(f32 (fceil FR32:$src)),
6306           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6307 def : Pat<(f64 (fceil FR64:$src)),
6308           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6309 def : Pat<(f32 (frint FR32:$src)),
6310           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6311 def : Pat<(f64 (frint FR64:$src)),
6312           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6313 def : Pat<(f32 (ftrunc FR32:$src)),
6314           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6315 def : Pat<(f64 (ftrunc FR64:$src)),
6316           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6317
6318 //===----------------------------------------------------------------------===//
6319 // SSE4.1 - Packed Bit Test
6320 //===----------------------------------------------------------------------===//
6321
6322 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6323 // the intel intrinsic that corresponds to this.
6324 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6325 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6326                 "vptest\t{$src2, $src1|$src1, $src2}",
6327                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6328                 OpSize, VEX;
6329 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6330                 "vptest\t{$src2, $src1|$src1, $src2}",
6331                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6332                 OpSize, VEX;
6333
6334 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6335                 "vptest\t{$src2, $src1|$src1, $src2}",
6336                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6337                 OpSize, VEX;
6338 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6339                 "vptest\t{$src2, $src1|$src1, $src2}",
6340                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6341                 OpSize, VEX;
6342 }
6343
6344 let Defs = [EFLAGS] in {
6345 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6346               "ptest\t{$src2, $src1|$src1, $src2}",
6347               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6348               OpSize;
6349 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6350               "ptest\t{$src2, $src1|$src1, $src2}",
6351               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6352               OpSize;
6353 }
6354
6355 // The bit test instructions below are AVX only
6356 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6357                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6358   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6359             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6360             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6361   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6362             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6363             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6364             OpSize, VEX;
6365 }
6366
6367 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6368 let ExeDomain = SSEPackedSingle in {
6369 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6370 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6371 }
6372 let ExeDomain = SSEPackedDouble in {
6373 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6374 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6375 }
6376 }
6377
6378 //===----------------------------------------------------------------------===//
6379 // SSE4.1 - Misc Instructions
6380 //===----------------------------------------------------------------------===//
6381
6382 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6383   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6384                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6385                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6386                      OpSize, XS;
6387   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6388                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6389                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6390                       (implicit EFLAGS)]>, OpSize, XS;
6391
6392   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6393                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6394                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6395                      XS;
6396   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6397                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6398                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6399                       (implicit EFLAGS)]>, XS;
6400
6401   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6402                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6403                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6404                       XS;
6405   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6406                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6407                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6408                        (implicit EFLAGS)]>, XS;
6409 }
6410
6411
6412
6413 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6414 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6415                                  Intrinsic IntId128> {
6416   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6417                     (ins VR128:$src),
6418                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6419                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6420   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6421                      (ins i128mem:$src),
6422                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6423                      [(set VR128:$dst,
6424                        (IntId128
6425                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6426 }
6427
6428 let Predicates = [HasAVX] in
6429 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6430                                          int_x86_sse41_phminposuw>, VEX;
6431 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6432                                          int_x86_sse41_phminposuw>;
6433
6434 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6435 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6436                               Intrinsic IntId128, bit Is2Addr = 1> {
6437   let isCommutable = 1 in
6438   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6439        (ins VR128:$src1, VR128:$src2),
6440        !if(Is2Addr,
6441            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6442            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6443        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6444   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6445        (ins VR128:$src1, i128mem:$src2),
6446        !if(Is2Addr,
6447            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6448            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6449        [(set VR128:$dst,
6450          (IntId128 VR128:$src1,
6451           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6452 }
6453
6454 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6455 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6456                                 Intrinsic IntId256> {
6457   let isCommutable = 1 in
6458   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6459        (ins VR256:$src1, VR256:$src2),
6460        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6461        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6462   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6463        (ins VR256:$src1, i256mem:$src2),
6464        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6465        [(set VR256:$dst,
6466          (IntId256 VR256:$src1,
6467           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6468 }
6469
6470 let Predicates = [HasAVX] in {
6471   let isCommutable = 0 in
6472   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6473                                                          0>, VEX_4V;
6474   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6475                                                          0>, VEX_4V;
6476   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6477                                                          0>, VEX_4V;
6478   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6479                                                          0>, VEX_4V;
6480   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6481                                                          0>, VEX_4V;
6482   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6483                                                          0>, VEX_4V;
6484   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6485                                                          0>, VEX_4V;
6486   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6487                                                          0>, VEX_4V;
6488   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6489                                                          0>, VEX_4V;
6490   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6491                                                          0>, VEX_4V;
6492 }
6493
6494 let Predicates = [HasAVX2] in {
6495   let isCommutable = 0 in
6496   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6497                                         int_x86_avx2_packusdw>, VEX_4V;
6498   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6499                                         int_x86_avx2_pmins_b>, VEX_4V;
6500   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6501                                         int_x86_avx2_pmins_d>, VEX_4V;
6502   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6503                                         int_x86_avx2_pminu_d>, VEX_4V;
6504   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6505                                         int_x86_avx2_pminu_w>, VEX_4V;
6506   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6507                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6508   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6509                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6510   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6511                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6512   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6513                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6514   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6515                                         int_x86_avx2_pmul_dq>, VEX_4V;
6516 }
6517
6518 let Constraints = "$src1 = $dst" in {
6519   let isCommutable = 0 in
6520   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6521   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6522   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6523   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6524   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6525   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6526   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6527   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6528   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6529   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6530 }
6531
6532 /// SS48I_binop_rm - Simple SSE41 binary operator.
6533 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6534                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6535                           X86MemOperand x86memop, bit Is2Addr = 1> {
6536   let isCommutable = 1 in
6537   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6538        (ins RC:$src1, RC:$src2),
6539        !if(Is2Addr,
6540            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6541            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6542        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6543   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6544        (ins RC:$src1, x86memop:$src2),
6545        !if(Is2Addr,
6546            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6547            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6548        [(set RC:$dst,
6549          (OpVT (OpNode RC:$src1,
6550           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6551 }
6552
6553 let Predicates = [HasAVX] in {
6554   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6555                                 memopv2i64, i128mem, 0>, VEX_4V;
6556   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6557                                  memopv2i64, i128mem, 0>, VEX_4V;
6558 }
6559 let Predicates = [HasAVX2] in {
6560   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6561                                   memopv4i64, i256mem, 0>, VEX_4V;
6562   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6563                                   memopv4i64, i256mem, 0>, VEX_4V;
6564 }
6565
6566 let Constraints = "$src1 = $dst" in {
6567   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6568                                 memopv2i64, i128mem>;
6569   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6570                                 memopv2i64, i128mem>;
6571 }
6572
6573 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6574 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6575                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6576                  X86MemOperand x86memop, bit Is2Addr = 1> {
6577   let isCommutable = 1 in
6578   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6579         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6580         !if(Is2Addr,
6581             !strconcat(OpcodeStr,
6582                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6583             !strconcat(OpcodeStr,
6584                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6585         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6586         OpSize;
6587   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6588         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6589         !if(Is2Addr,
6590             !strconcat(OpcodeStr,
6591                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6592             !strconcat(OpcodeStr,
6593                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6594         [(set RC:$dst,
6595           (IntId RC:$src1,
6596            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6597         OpSize;
6598 }
6599
6600 let Predicates = [HasAVX] in {
6601   let isCommutable = 0 in {
6602     let ExeDomain = SSEPackedSingle in {
6603     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6604                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6605     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6606               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6607     }
6608     let ExeDomain = SSEPackedDouble in {
6609     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6610                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6611     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6612               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6613     }
6614   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6615                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6616   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6617                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6618   }
6619   let ExeDomain = SSEPackedSingle in
6620   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6621                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6622   let ExeDomain = SSEPackedDouble in
6623   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6624                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6625   let ExeDomain = SSEPackedSingle in
6626   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6627                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6628 }
6629
6630 let Predicates = [HasAVX2] in {
6631   let isCommutable = 0 in {
6632   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6633                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6634   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6635                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6636   }
6637 }
6638
6639 let Constraints = "$src1 = $dst" in {
6640   let isCommutable = 0 in {
6641   let ExeDomain = SSEPackedSingle in
6642   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6643                                      VR128, memopv4f32, i128mem>;
6644   let ExeDomain = SSEPackedDouble in
6645   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6646                                      VR128, memopv2f64, i128mem>;
6647   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6648                                      VR128, memopv2i64, i128mem>;
6649   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6650                                      VR128, memopv2i64, i128mem>;
6651   }
6652   let ExeDomain = SSEPackedSingle in
6653   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6654                                   VR128, memopv4f32, i128mem>;
6655   let ExeDomain = SSEPackedDouble in
6656   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6657                                   VR128, memopv2f64, i128mem>;
6658 }
6659
6660 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6661 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6662                                     RegisterClass RC, X86MemOperand x86memop,
6663                                     PatFrag mem_frag, Intrinsic IntId> {
6664   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6665                   (ins RC:$src1, RC:$src2, RC:$src3),
6666                   !strconcat(OpcodeStr,
6667                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6668                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6669                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6670
6671   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6672                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6673                   !strconcat(OpcodeStr,
6674                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6675                   [(set RC:$dst,
6676                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6677                                RC:$src3))],
6678                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6679 }
6680
6681 let Predicates = [HasAVX] in {
6682 let ExeDomain = SSEPackedDouble in {
6683 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6684                                            memopv2f64, int_x86_sse41_blendvpd>;
6685 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6686                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6687 } // ExeDomain = SSEPackedDouble
6688 let ExeDomain = SSEPackedSingle in {
6689 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6690                                            memopv4f32, int_x86_sse41_blendvps>;
6691 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6692                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6693 } // ExeDomain = SSEPackedSingle
6694 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6695                                            memopv2i64, int_x86_sse41_pblendvb>;
6696 }
6697
6698 let Predicates = [HasAVX2] in {
6699 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6700                                            memopv4i64, int_x86_avx2_pblendvb>;
6701 }
6702
6703 let Predicates = [HasAVX] in {
6704   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6705                             (v16i8 VR128:$src2))),
6706             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6707   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6708                             (v4i32 VR128:$src2))),
6709             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6710   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6711                             (v4f32 VR128:$src2))),
6712             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6713   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6714                             (v2i64 VR128:$src2))),
6715             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6716   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6717                             (v2f64 VR128:$src2))),
6718             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6719   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6720                             (v8i32 VR256:$src2))),
6721             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6722   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6723                             (v8f32 VR256:$src2))),
6724             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6725   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6726                             (v4i64 VR256:$src2))),
6727             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6728   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6729                             (v4f64 VR256:$src2))),
6730             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6731
6732   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6733                                (imm:$mask))),
6734             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6735   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6736                                (imm:$mask))),
6737             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6738
6739   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6740                                (imm:$mask))),
6741             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6742   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6743                                (imm:$mask))),
6744             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6745   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6746                                (imm:$mask))),
6747             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6748 }
6749
6750 let Predicates = [HasAVX2] in {
6751   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6752                             (v32i8 VR256:$src2))),
6753             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6754   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6755                                (imm:$mask))),
6756             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6757 }
6758
6759 /// SS41I_ternary_int - SSE 4.1 ternary operator
6760 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6761   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6762                                Intrinsic IntId> {
6763     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6764                     (ins VR128:$src1, VR128:$src2),
6765                     !strconcat(OpcodeStr,
6766                      "\t{$src2, $dst|$dst, $src2}"),
6767                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6768                     OpSize;
6769
6770     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6771                     (ins VR128:$src1, i128mem:$src2),
6772                     !strconcat(OpcodeStr,
6773                      "\t{$src2, $dst|$dst, $src2}"),
6774                     [(set VR128:$dst,
6775                       (IntId VR128:$src1,
6776                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6777   }
6778 }
6779
6780 let ExeDomain = SSEPackedDouble in
6781 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6782                                   int_x86_sse41_blendvpd>;
6783 let ExeDomain = SSEPackedSingle in
6784 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6785                                   int_x86_sse41_blendvps>;
6786 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6787                                   int_x86_sse41_pblendvb>;
6788
6789 let Predicates = [HasSSE41] in {
6790   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6791                             (v16i8 VR128:$src2))),
6792             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6793   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6794                             (v4i32 VR128:$src2))),
6795             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6796   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6797                             (v4f32 VR128:$src2))),
6798             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6799   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6800                             (v2i64 VR128:$src2))),
6801             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6802   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6803                             (v2f64 VR128:$src2))),
6804             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6805
6806   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6807                                (imm:$mask))),
6808             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6809   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6810                                (imm:$mask))),
6811             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6812   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6813                                (imm:$mask))),
6814             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6815
6816 }
6817
6818 let Predicates = [HasAVX] in
6819 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6820                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6821                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6822                        OpSize, VEX;
6823 let Predicates = [HasAVX2] in
6824 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6825                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6826                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6827                          OpSize, VEX;
6828 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6829                        "movntdqa\t{$src, $dst|$dst, $src}",
6830                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6831                        OpSize;
6832
6833 //===----------------------------------------------------------------------===//
6834 // SSE4.2 - Compare Instructions
6835 //===----------------------------------------------------------------------===//
6836
6837 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6838 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6839                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6840                           X86MemOperand x86memop, bit Is2Addr = 1> {
6841   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6842        (ins RC:$src1, RC:$src2),
6843        !if(Is2Addr,
6844            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6845            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6846        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6847        OpSize;
6848   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6849        (ins RC:$src1, x86memop:$src2),
6850        !if(Is2Addr,
6851            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6852            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6853        [(set RC:$dst,
6854          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6855 }
6856
6857 let Predicates = [HasAVX] in
6858   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6859                                  memopv2i64, i128mem, 0>, VEX_4V;
6860
6861 let Predicates = [HasAVX2] in
6862   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6863                                   memopv4i64, i256mem, 0>, VEX_4V;
6864
6865 let Constraints = "$src1 = $dst" in
6866   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6867                                 memopv2i64, i128mem>;
6868
6869 //===----------------------------------------------------------------------===//
6870 // SSE4.2 - String/text Processing Instructions
6871 //===----------------------------------------------------------------------===//
6872
6873 // Packed Compare Implicit Length Strings, Return Mask
6874 multiclass pseudo_pcmpistrm<string asm> {
6875   def REG : PseudoI<(outs VR128:$dst),
6876                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6877     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6878                                                   imm:$src3))]>;
6879   def MEM : PseudoI<(outs VR128:$dst),
6880                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6881     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6882                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6883 }
6884
6885 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6886   let AddedComplexity = 1 in
6887     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6888   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6889 }
6890
6891 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6892   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6893       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6894       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6895   let mayLoad = 1 in
6896   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6897       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6898       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6899 }
6900
6901 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6902   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6903       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6904       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6905   let mayLoad = 1 in
6906   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6907       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6908       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6909 }
6910
6911 // Packed Compare Explicit Length Strings, Return Mask
6912 multiclass pseudo_pcmpestrm<string asm> {
6913   def REG : PseudoI<(outs VR128:$dst),
6914                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6915     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6916                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6917   def MEM : PseudoI<(outs VR128:$dst),
6918                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6919     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6920                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6921 }
6922
6923 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6924   let AddedComplexity = 1 in
6925     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6926   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6927 }
6928
6929 let Predicates = [HasAVX],
6930     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6931   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6932       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6933       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6934   let mayLoad = 1 in
6935   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6936       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6937       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6938 }
6939
6940 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6941   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6942       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6943       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6944   let mayLoad = 1 in
6945   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6946       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6947       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6948 }
6949
6950 // Packed Compare Implicit Length Strings, Return Index
6951 let Defs = [ECX, EFLAGS] in {
6952   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6953     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6954       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6955       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6956       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6957        (implicit EFLAGS)]>, OpSize;
6958     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6959       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6960       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6961       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6962        (implicit EFLAGS)]>, OpSize;
6963   }
6964 }
6965
6966 let Predicates = [HasAVX] in {
6967 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6968                                     VEX;
6969 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6970                                     VEX;
6971 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6972                                     VEX;
6973 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6974                                     VEX;
6975 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6976                                     VEX;
6977 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6978                                     VEX;
6979 }
6980
6981 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6982 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6983 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6984 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6985 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6986 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6987
6988 // Packed Compare Explicit Length Strings, Return Index
6989 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6990   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6991     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6992       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6993       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6994       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6995        (implicit EFLAGS)]>, OpSize;
6996     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6997       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6998       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6999        [(set ECX,
7000              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
7001         (implicit EFLAGS)]>, OpSize;
7002   }
7003 }
7004
7005 let Predicates = [HasAVX] in {
7006 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
7007                                     VEX;
7008 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
7009                                     VEX;
7010 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
7011                                     VEX;
7012 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
7013                                     VEX;
7014 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
7015                                     VEX;
7016 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
7017                                     VEX;
7018 }
7019
7020 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
7021 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
7022 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
7023 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
7024 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
7025 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
7026
7027 //===----------------------------------------------------------------------===//
7028 // SSE4.2 - CRC Instructions
7029 //===----------------------------------------------------------------------===//
7030
7031 // No CRC instructions have AVX equivalents
7032
7033 // crc intrinsic instruction
7034 // This set of instructions are only rm, the only difference is the size
7035 // of r and m.
7036 let Constraints = "$src1 = $dst" in {
7037   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7038                       (ins GR32:$src1, i8mem:$src2),
7039                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7040                        [(set GR32:$dst,
7041                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7042                          (load addr:$src2)))]>;
7043   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7044                       (ins GR32:$src1, GR8:$src2),
7045                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7046                        [(set GR32:$dst,
7047                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7048   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7049                       (ins GR32:$src1, i16mem:$src2),
7050                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7051                        [(set GR32:$dst,
7052                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7053                          (load addr:$src2)))]>,
7054                          OpSize;
7055   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7056                       (ins GR32:$src1, GR16:$src2),
7057                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7058                        [(set GR32:$dst,
7059                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7060                          OpSize;
7061   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7062                       (ins GR32:$src1, i32mem:$src2),
7063                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7064                        [(set GR32:$dst,
7065                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7066                          (load addr:$src2)))]>;
7067   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7068                       (ins GR32:$src1, GR32:$src2),
7069                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7070                        [(set GR32:$dst,
7071                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7072   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7073                       (ins GR64:$src1, i8mem:$src2),
7074                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7075                        [(set GR64:$dst,
7076                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7077                          (load addr:$src2)))]>,
7078                          REX_W;
7079   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7080                       (ins GR64:$src1, GR8:$src2),
7081                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7082                        [(set GR64:$dst,
7083                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7084                          REX_W;
7085   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7086                       (ins GR64:$src1, i64mem:$src2),
7087                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7088                        [(set GR64:$dst,
7089                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7090                          (load addr:$src2)))]>,
7091                          REX_W;
7092   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7093                       (ins GR64:$src1, GR64:$src2),
7094                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7095                        [(set GR64:$dst,
7096                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7097                          REX_W;
7098 }
7099
7100 //===----------------------------------------------------------------------===//
7101 // AES-NI Instructions
7102 //===----------------------------------------------------------------------===//
7103
7104 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7105                               Intrinsic IntId128, bit Is2Addr = 1> {
7106   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7107        (ins VR128:$src1, VR128:$src2),
7108        !if(Is2Addr,
7109            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7110            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7111        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7112        OpSize;
7113   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7114        (ins VR128:$src1, i128mem:$src2),
7115        !if(Is2Addr,
7116            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7117            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7118        [(set VR128:$dst,
7119          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7120 }
7121
7122 // Perform One Round of an AES Encryption/Decryption Flow
7123 let Predicates = [HasAVX, HasAES] in {
7124   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7125                          int_x86_aesni_aesenc, 0>, VEX_4V;
7126   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7127                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7128   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7129                          int_x86_aesni_aesdec, 0>, VEX_4V;
7130   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7131                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7132 }
7133
7134 let Constraints = "$src1 = $dst" in {
7135   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7136                          int_x86_aesni_aesenc>;
7137   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7138                          int_x86_aesni_aesenclast>;
7139   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7140                          int_x86_aesni_aesdec>;
7141   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7142                          int_x86_aesni_aesdeclast>;
7143 }
7144
7145 // Perform the AES InvMixColumn Transformation
7146 let Predicates = [HasAVX, HasAES] in {
7147   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7148       (ins VR128:$src1),
7149       "vaesimc\t{$src1, $dst|$dst, $src1}",
7150       [(set VR128:$dst,
7151         (int_x86_aesni_aesimc VR128:$src1))]>,
7152       OpSize, VEX;
7153   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7154       (ins i128mem:$src1),
7155       "vaesimc\t{$src1, $dst|$dst, $src1}",
7156       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7157       OpSize, VEX;
7158 }
7159 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7160   (ins VR128:$src1),
7161   "aesimc\t{$src1, $dst|$dst, $src1}",
7162   [(set VR128:$dst,
7163     (int_x86_aesni_aesimc VR128:$src1))]>,
7164   OpSize;
7165 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7166   (ins i128mem:$src1),
7167   "aesimc\t{$src1, $dst|$dst, $src1}",
7168   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7169   OpSize;
7170
7171 // AES Round Key Generation Assist
7172 let Predicates = [HasAVX, HasAES] in {
7173   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7174       (ins VR128:$src1, i8imm:$src2),
7175       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7176       [(set VR128:$dst,
7177         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7178       OpSize, VEX;
7179   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7180       (ins i128mem:$src1, i8imm:$src2),
7181       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7182       [(set VR128:$dst,
7183         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7184       OpSize, VEX;
7185 }
7186 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7187   (ins VR128:$src1, i8imm:$src2),
7188   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7189   [(set VR128:$dst,
7190     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7191   OpSize;
7192 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7193   (ins i128mem:$src1, i8imm:$src2),
7194   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7195   [(set VR128:$dst,
7196     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7197   OpSize;
7198
7199 //===----------------------------------------------------------------------===//
7200 // PCLMUL Instructions
7201 //===----------------------------------------------------------------------===//
7202
7203 // AVX carry-less Multiplication instructions
7204 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7205            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7206            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7207            [(set VR128:$dst,
7208              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7209
7210 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7211            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7212            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7213            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7214                               (memopv2i64 addr:$src2), imm:$src3))]>;
7215
7216 // Carry-less Multiplication instructions
7217 let Constraints = "$src1 = $dst" in {
7218 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7219            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7220            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7221            [(set VR128:$dst,
7222              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7223
7224 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7225            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7226            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7227            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7228                               (memopv2i64 addr:$src2), imm:$src3))]>;
7229 } // Constraints = "$src1 = $dst"
7230
7231
7232 multiclass pclmul_alias<string asm, int immop> {
7233   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7234                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7235
7236   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7237                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7238
7239   def : InstAlias<!strconcat("vpclmul", asm,
7240                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7241                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7242
7243   def : InstAlias<!strconcat("vpclmul", asm,
7244                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7245                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7246 }
7247 defm : pclmul_alias<"hqhq", 0x11>;
7248 defm : pclmul_alias<"hqlq", 0x01>;
7249 defm : pclmul_alias<"lqhq", 0x10>;
7250 defm : pclmul_alias<"lqlq", 0x00>;
7251
7252 //===----------------------------------------------------------------------===//
7253 // SSE4A Instructions
7254 //===----------------------------------------------------------------------===//
7255
7256 let Predicates = [HasSSE4A] in {
7257
7258 let Constraints = "$src = $dst" in {
7259 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7260                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7261                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7262                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7263                                     imm:$idx))]>, TB, OpSize;
7264 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7265               (ins VR128:$src, VR128:$mask),
7266               "extrq\t{$mask, $src|$src, $mask}",
7267               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7268                                  VR128:$mask))]>, TB, OpSize;
7269
7270 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7271                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7272                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7273                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7274                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7275 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7276                  (ins VR128:$src, VR128:$mask),
7277                  "insertq\t{$mask, $src|$src, $mask}",
7278                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7279                                     VR128:$mask))]>, XD;
7280 }
7281
7282 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7283                 "movntss\t{$src, $dst|$dst, $src}",
7284                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7285
7286 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7287                 "movntsd\t{$src, $dst|$dst, $src}",
7288                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7289 }
7290
7291 //===----------------------------------------------------------------------===//
7292 // AVX Instructions
7293 //===----------------------------------------------------------------------===//
7294
7295 //===----------------------------------------------------------------------===//
7296 // VBROADCAST - Load from memory and broadcast to all elements of the
7297 //              destination operand
7298 //
7299 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7300                     X86MemOperand x86memop, Intrinsic Int> :
7301   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7302         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7303         [(set RC:$dst, (Int addr:$src))]>, VEX;
7304
7305 // AVX2 adds register forms
7306 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7307                          Intrinsic Int> :
7308   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7309          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7310          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7311
7312 let ExeDomain = SSEPackedSingle in {
7313   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7314                                       int_x86_avx_vbroadcast_ss>;
7315   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7316                                       int_x86_avx_vbroadcast_ss_256>;
7317 }
7318 let ExeDomain = SSEPackedDouble in
7319 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7320                                     int_x86_avx_vbroadcast_sd_256>;
7321 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7322                                    int_x86_avx_vbroadcastf128_pd_256>;
7323
7324 let ExeDomain = SSEPackedSingle in {
7325   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7326                                            int_x86_avx2_vbroadcast_ss_ps>;
7327   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7328                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7329 }
7330 let ExeDomain = SSEPackedDouble in
7331 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7332                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7333
7334 let Predicates = [HasAVX2] in
7335 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7336                                    int_x86_avx2_vbroadcasti128>;
7337
7338 let Predicates = [HasAVX] in
7339 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7340           (VBROADCASTF128 addr:$src)>;
7341
7342
7343 //===----------------------------------------------------------------------===//
7344 // VINSERTF128 - Insert packed floating-point values
7345 //
7346 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7347 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7348           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7349           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7350           []>, VEX_4V;
7351 let mayLoad = 1 in
7352 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7353           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7354           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7355           []>, VEX_4V;
7356 }
7357
7358 let Predicates = [HasAVX] in {
7359 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7360                                    (i32 imm)),
7361           (VINSERTF128rr VR256:$src1, VR128:$src2,
7362                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7363 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7364                                    (i32 imm)),
7365           (VINSERTF128rr VR256:$src1, VR128:$src2,
7366                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7367 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7368                                    (i32 imm)),
7369           (VINSERTF128rr VR256:$src1, VR128:$src2,
7370                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7371 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7372                                    (i32 imm)),
7373           (VINSERTF128rr VR256:$src1, VR128:$src2,
7374                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7375 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7376                                    (i32 imm)),
7377           (VINSERTF128rr VR256:$src1, VR128:$src2,
7378                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7379 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7380                                    (i32 imm)),
7381           (VINSERTF128rr VR256:$src1, VR128:$src2,
7382                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7383
7384 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7385                                    (i32 imm)),
7386           (VINSERTF128rm VR256:$src1, addr:$src2,
7387                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7388 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7389                                    (i32 imm)),
7390           (VINSERTF128rm VR256:$src1, addr:$src2,
7391                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7392 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7393                                    (i32 imm)),
7394           (VINSERTF128rm VR256:$src1, addr:$src2,
7395                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7396 }
7397
7398 //===----------------------------------------------------------------------===//
7399 // VEXTRACTF128 - Extract packed floating-point values
7400 //
7401 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7402 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7403           (ins VR256:$src1, i8imm:$src2),
7404           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7405           []>, VEX;
7406 let mayStore = 1 in
7407 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7408           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7409           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7410           []>, VEX;
7411 }
7412
7413 // Extract and store.
7414 let Predicates = [HasAVX] in {
7415   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7416           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7417   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7418           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7419   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7420           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7421
7422   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7423           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7424   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7425           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7426   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7427           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7428 }
7429
7430 // AVX1 patterns
7431 let Predicates = [HasAVX] in {
7432 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7433           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7434 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7435           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7436 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7437           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7438
7439 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7440           (v4f32 (VEXTRACTF128rr
7441                     (v8f32 VR256:$src1),
7442                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7443 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7444           (v2f64 (VEXTRACTF128rr
7445                     (v4f64 VR256:$src1),
7446                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7447 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7448           (v2i64 (VEXTRACTF128rr
7449                     (v4i64 VR256:$src1),
7450                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7451 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7452           (v4i32 (VEXTRACTF128rr
7453                     (v8i32 VR256:$src1),
7454                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7455 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7456           (v8i16 (VEXTRACTF128rr
7457                     (v16i16 VR256:$src1),
7458                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7459 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7460           (v16i8 (VEXTRACTF128rr
7461                     (v32i8 VR256:$src1),
7462                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7463 }
7464
7465 //===----------------------------------------------------------------------===//
7466 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7467 //
7468 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7469                           Intrinsic IntLd, Intrinsic IntLd256,
7470                           Intrinsic IntSt, Intrinsic IntSt256> {
7471   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7472              (ins VR128:$src1, f128mem:$src2),
7473              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7474              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7475              VEX_4V;
7476   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7477              (ins VR256:$src1, f256mem:$src2),
7478              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7479              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7480              VEX_4V;
7481   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7482              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7483              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7484              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7485   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7486              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7487              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7488              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7489 }
7490
7491 let ExeDomain = SSEPackedSingle in
7492 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7493                                  int_x86_avx_maskload_ps,
7494                                  int_x86_avx_maskload_ps_256,
7495                                  int_x86_avx_maskstore_ps,
7496                                  int_x86_avx_maskstore_ps_256>;
7497 let ExeDomain = SSEPackedDouble in
7498 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7499                                  int_x86_avx_maskload_pd,
7500                                  int_x86_avx_maskload_pd_256,
7501                                  int_x86_avx_maskstore_pd,
7502                                  int_x86_avx_maskstore_pd_256>;
7503
7504 //===----------------------------------------------------------------------===//
7505 // VPERMIL - Permute Single and Double Floating-Point Values
7506 //
7507 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7508                       RegisterClass RC, X86MemOperand x86memop_f,
7509                       X86MemOperand x86memop_i, PatFrag i_frag,
7510                       Intrinsic IntVar, ValueType vt> {
7511   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7512              (ins RC:$src1, RC:$src2),
7513              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7514              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7515   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7516              (ins RC:$src1, x86memop_i:$src2),
7517              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7518              [(set RC:$dst, (IntVar RC:$src1,
7519                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7520
7521   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7522              (ins RC:$src1, i8imm:$src2),
7523              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7524              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7525   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7526              (ins x86memop_f:$src1, i8imm:$src2),
7527              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7528              [(set RC:$dst,
7529                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7530 }
7531
7532 let ExeDomain = SSEPackedSingle in {
7533   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7534                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7535   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7536                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7537 }
7538 let ExeDomain = SSEPackedDouble in {
7539   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7540                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7541   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7542                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7543 }
7544
7545 let Predicates = [HasAVX] in {
7546 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7547           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7548 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7549           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7550 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7551                                (i8 imm:$imm))),
7552           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7553 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7554           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7555
7556 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7557           (VPERMILPDri VR128:$src1, imm:$imm)>;
7558 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7559           (VPERMILPDmi addr:$src1, imm:$imm)>;
7560 }
7561
7562 //===----------------------------------------------------------------------===//
7563 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7564 //
7565 let ExeDomain = SSEPackedSingle in {
7566 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7567           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7568           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7569           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7570                               (i8 imm:$src3))))]>, VEX_4V;
7571 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7572           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7573           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7574           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7575                              (i8 imm:$src3)))]>, VEX_4V;
7576 }
7577
7578 let Predicates = [HasAVX] in {
7579 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7580           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7581 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7582           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7583 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7584           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7585 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7586           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7587 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7588           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7589
7590 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7591                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7592           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7593 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7594                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7595           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7596 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7597                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7598           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7599 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7600                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7601           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7602 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7603                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7604           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7605 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7606                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7607           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7608 }
7609
7610 //===----------------------------------------------------------------------===//
7611 // VZERO - Zero YMM registers
7612 //
7613 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7614             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7615   // Zero All YMM registers
7616   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7617                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7618
7619   // Zero Upper bits of YMM registers
7620   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7621                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7622 }
7623
7624 //===----------------------------------------------------------------------===//
7625 // Half precision conversion instructions
7626 //===----------------------------------------------------------------------===//
7627 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7628   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7629              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7630              [(set RC:$dst, (Int VR128:$src))]>,
7631              T8, OpSize, VEX;
7632   let neverHasSideEffects = 1, mayLoad = 1 in
7633   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7634              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7635 }
7636
7637 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7638   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7639                (ins RC:$src1, i32i8imm:$src2),
7640                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7641                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7642                TA, OpSize, VEX;
7643   let neverHasSideEffects = 1, mayStore = 1 in
7644   def mr : Ii8<0x1D, MRMDestMem, (outs),
7645                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7646                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7647                TA, OpSize, VEX;
7648 }
7649
7650 let Predicates = [HasAVX, HasF16C] in {
7651   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7652   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7653   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7654   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7655 }
7656
7657 //===----------------------------------------------------------------------===//
7658 // AVX2 Instructions
7659 //===----------------------------------------------------------------------===//
7660
7661 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7662 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7663                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7664                  X86MemOperand x86memop> {
7665   let isCommutable = 1 in
7666   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7667         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7668         !strconcat(OpcodeStr,
7669             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7670         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7671         VEX_4V;
7672   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7673         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7674         !strconcat(OpcodeStr,
7675             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7676         [(set RC:$dst,
7677           (IntId RC:$src1,
7678            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7679         VEX_4V;
7680 }
7681
7682 let isCommutable = 0 in {
7683 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7684                                    VR128, memopv2i64, i128mem>;
7685 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7686                                     VR256, memopv4i64, i256mem>;
7687 }
7688
7689 //===----------------------------------------------------------------------===//
7690 // VPBROADCAST - Load from memory and broadcast to all elements of the
7691 //               destination operand
7692 //
7693 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7694                           X86MemOperand x86memop, PatFrag ld_frag,
7695                           Intrinsic Int128, Intrinsic Int256> {
7696   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7697                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7698                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7699   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7700                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7701                   [(set VR128:$dst,
7702                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7703   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7704                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7705                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7706   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7707                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7708                    [(set VR256:$dst,
7709                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7710 }
7711
7712 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7713                                     int_x86_avx2_pbroadcastb_128,
7714                                     int_x86_avx2_pbroadcastb_256>;
7715 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7716                                     int_x86_avx2_pbroadcastw_128,
7717                                     int_x86_avx2_pbroadcastw_256>;
7718 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7719                                     int_x86_avx2_pbroadcastd_128,
7720                                     int_x86_avx2_pbroadcastd_256>;
7721 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7722                                     int_x86_avx2_pbroadcastq_128,
7723                                     int_x86_avx2_pbroadcastq_256>;
7724
7725 let Predicates = [HasAVX2] in {
7726   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7727           (VPBROADCASTBrm addr:$src)>;
7728   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7729           (VPBROADCASTBYrm addr:$src)>;
7730   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7731           (VPBROADCASTWrm addr:$src)>;
7732   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7733           (VPBROADCASTWYrm addr:$src)>;
7734   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7735           (VPBROADCASTDrm addr:$src)>;
7736   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7737           (VPBROADCASTDYrm addr:$src)>;
7738   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7739           (VPBROADCASTQrm addr:$src)>;
7740   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7741           (VPBROADCASTQYrm addr:$src)>;
7742
7743   // Provide fallback in case the load node that is used in the patterns above
7744   // is used by additional users, which prevents the pattern selection.
7745   let AddedComplexity = 20 in {
7746     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7747               (VBROADCASTSSrr
7748               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7749     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7750               (VBROADCASTSSYrr
7751               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7752     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7753               (VBROADCASTSDrr
7754               (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd))>;
7755
7756     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7757               (VBROADCASTSSrr
7758               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7759     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7760               (VBROADCASTSSYrr
7761               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7762     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7763               (VBROADCASTSDrr
7764               (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd))>;
7765   }
7766 }
7767
7768 // AVX1 broadcast patterns
7769 let Predicates = [HasAVX] in {
7770 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7771           (VBROADCASTSSYrm addr:$src)>;
7772 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7773           (VBROADCASTSDrm addr:$src)>;
7774 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7775           (VBROADCASTSSYrm addr:$src)>;
7776 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7777           (VBROADCASTSDrm addr:$src)>;
7778 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7779           (VBROADCASTSSrm addr:$src)>;
7780 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7781           (VBROADCASTSSrm addr:$src)>;
7782
7783   // Provide fallback in case the load node that is used in the patterns above
7784   // is used by additional users, which prevents the pattern selection.
7785   let AddedComplexity = 20 in {
7786   // 128bit broadcasts:
7787   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7788             (VPSHUFDri
7789             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0)>;
7790   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7791             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7792               (VPSHUFDri
7793                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0),
7794                   sub_xmm),
7795               (VPSHUFDri
7796                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss),
7797                0), 1)>;
7798   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7799             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7800               (VPSHUFDri
7801                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd), 0),
7802                   sub_xmm),
7803               (VPSHUFDri
7804                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd),
7805               0), 1)>;
7806
7807   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7808             (VPSHUFDri
7809             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0)>;
7810   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7811             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7812               (VPSHUFDri
7813                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0),
7814                   sub_xmm),
7815               (VPSHUFDri
7816                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss),
7817                0), 1)>;
7818   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7819             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7820               (VPSHUFDri
7821                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd), 0),
7822                   sub_xmm),
7823               (VPSHUFDri
7824                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd),
7825               0), 1)>;
7826   }
7827 }
7828
7829 //===----------------------------------------------------------------------===//
7830 // VPERM - Permute instructions
7831 //
7832
7833 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7834                      ValueType OpVT> {
7835   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7836                    (ins VR256:$src1, VR256:$src2),
7837                    !strconcat(OpcodeStr,
7838                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7839                    [(set VR256:$dst,
7840                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7841   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7842                    (ins VR256:$src1, i256mem:$src2),
7843                    !strconcat(OpcodeStr,
7844                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7845                    [(set VR256:$dst,
7846                      (OpVT (X86VPermv VR256:$src1,
7847                             (bitconvert (mem_frag addr:$src2)))))]>,
7848                    VEX_4V;
7849 }
7850
7851 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7852 let ExeDomain = SSEPackedSingle in
7853 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7854
7855 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7856                          ValueType OpVT> {
7857   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7858                      (ins VR256:$src1, i8imm:$src2),
7859                      !strconcat(OpcodeStr,
7860                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7861                      [(set VR256:$dst,
7862                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7863   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7864                      (ins i256mem:$src1, i8imm:$src2),
7865                      !strconcat(OpcodeStr,
7866                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7867                      [(set VR256:$dst,
7868                        (OpVT (X86VPermi (mem_frag addr:$src1),
7869                               (i8 imm:$src2))))]>, VEX;
7870 }
7871
7872 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7873 let ExeDomain = SSEPackedDouble in
7874 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7875
7876 //===----------------------------------------------------------------------===//
7877 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7878 //
7879 let AddedComplexity = 1 in {
7880 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7881           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7882           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7883           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7884                             (i8 imm:$src3))))]>, VEX_4V;
7885 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7886           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7887           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7888           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7889                              (i8 imm:$src3)))]>, VEX_4V;
7890 }
7891
7892 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7893 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7894           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7895 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7896           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7897 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7898           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7899
7900 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7901                   (i8 imm:$imm))),
7902           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7903 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7904                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7905           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7906 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7907                   (i8 imm:$imm))),
7908           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7909 }
7910
7911
7912 //===----------------------------------------------------------------------===//
7913 // VINSERTI128 - Insert packed integer values
7914 //
7915 let neverHasSideEffects = 1 in {
7916 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7917           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7918           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7919           []>,
7920           VEX_4V;
7921 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7922           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7923           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7924           []>, VEX_4V;
7925 }
7926
7927 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7928 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7929                                    (i32 imm)),
7930           (VINSERTI128rr VR256:$src1, VR128:$src2,
7931                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7932 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7933                                    (i32 imm)),
7934           (VINSERTI128rr VR256:$src1, VR128:$src2,
7935                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7936 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7937                                    (i32 imm)),
7938           (VINSERTI128rr VR256:$src1, VR128:$src2,
7939                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7940 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7941                                    (i32 imm)),
7942           (VINSERTI128rr VR256:$src1, VR128:$src2,
7943                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7944 }
7945
7946 //===----------------------------------------------------------------------===//
7947 // VEXTRACTI128 - Extract packed integer values
7948 //
7949 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7950           (ins VR256:$src1, i8imm:$src2),
7951           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7952           [(set VR128:$dst,
7953             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7954           VEX;
7955 let neverHasSideEffects = 1, mayStore = 1 in
7956 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7957           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7958           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7959
7960 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7961 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7962           (v2i64 (VEXTRACTI128rr
7963                     (v4i64 VR256:$src1),
7964                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7965 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7966           (v4i32 (VEXTRACTI128rr
7967                     (v8i32 VR256:$src1),
7968                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7969 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7970           (v8i16 (VEXTRACTI128rr
7971                     (v16i16 VR256:$src1),
7972                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7973 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7974           (v16i8 (VEXTRACTI128rr
7975                     (v32i8 VR256:$src1),
7976                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7977 }
7978
7979 //===----------------------------------------------------------------------===//
7980 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7981 //
7982 multiclass avx2_pmovmask<string OpcodeStr,
7983                          Intrinsic IntLd128, Intrinsic IntLd256,
7984                          Intrinsic IntSt128, Intrinsic IntSt256> {
7985   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7986              (ins VR128:$src1, i128mem:$src2),
7987              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7988              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7989   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7990              (ins VR256:$src1, i256mem:$src2),
7991              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7992              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7993   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7994              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7995              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7996              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7997   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7998              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7999              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8000              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
8001 }
8002
8003 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8004                                 int_x86_avx2_maskload_d,
8005                                 int_x86_avx2_maskload_d_256,
8006                                 int_x86_avx2_maskstore_d,
8007                                 int_x86_avx2_maskstore_d_256>;
8008 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8009                                 int_x86_avx2_maskload_q,
8010                                 int_x86_avx2_maskload_q_256,
8011                                 int_x86_avx2_maskstore_q,
8012                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8013
8014
8015 //===----------------------------------------------------------------------===//
8016 // Variable Bit Shifts
8017 //
8018 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8019                           ValueType vt128, ValueType vt256> {
8020   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8021              (ins VR128:$src1, VR128:$src2),
8022              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8023              [(set VR128:$dst,
8024                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8025              VEX_4V;
8026   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8027              (ins VR128:$src1, i128mem:$src2),
8028              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8029              [(set VR128:$dst,
8030                (vt128 (OpNode VR128:$src1,
8031                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8032              VEX_4V;
8033   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8034              (ins VR256:$src1, VR256:$src2),
8035              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8036              [(set VR256:$dst,
8037                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8038              VEX_4V;
8039   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8040              (ins VR256:$src1, i256mem:$src2),
8041              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8042              [(set VR256:$dst,
8043                (vt256 (OpNode VR256:$src1,
8044                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8045              VEX_4V;
8046 }
8047
8048 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8049 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8050 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8051 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8052 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;