lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE 1 & 2 Instructions Classes
 372 //===----------------------------------------------------------------------===//
 373
 374 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 375 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 376                            RegisterClass RC, X86MemOperand x86memop> {
 377   let isCommutable = 1 in {
 378     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 379                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 380   }
 381   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 382               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 383 }
 384
 385 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 386 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 387                                string asm, string SSEVer, string FPSizeStr,
 388                                Operand memopr, ComplexPattern mem_cpat> {
 389   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 390                   asm, [(set RC:$dst, (
 391                                 !nameconcat<Intrinsic>("int_x86_sse",
 392                                 !strconcat(SSEVer, !strconcat("_",
 393                                 !strconcat(OpcodeStr, FPSizeStr))))
 394                          RC:$src1, RC:$src2))]>;
 395   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 396                   asm, [(set RC:$dst, (
 397                                 !nameconcat<Intrinsic>("int_x86_sse",
 398                                 !strconcat(SSEVer, !strconcat("_",
 399                                 !strconcat(OpcodeStr, FPSizeStr))))
 400                          RC:$src1, mem_cpat:$src2))]>;
 401 }
 402
 403 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 404 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 405                            RegisterClass RC, ValueType vt,
 406                            X86MemOperand x86memop, PatFrag mem_frag,
 407                            Domain d, bit MayLoad = 0> {
 408   let isCommutable = 1 in
 409     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 410                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 411   let mayLoad = MayLoad in
 412     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 413                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 414                                                   (mem_frag addr:$src2)))],d>;
 415 }
 416
 417 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 418 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 419                                       string OpcodeStr, X86MemOperand x86memop,
 420                                       list<dag> pat_rr, list<dag> pat_rm> {
 421   let isCommutable = 1 in
 422     def rr : PI<opc, MRMSrcReg, (outs RC:$dst),
 423                 (ins RC:$src1, RC:$src2), OpcodeStr, pat_rr, d>;
 424   def rm : PI<opc, MRMSrcMem, (outs RC:$dst),
 425                 (ins RC:$src1, x86memop:$src2), OpcodeStr, pat_rm, d>;
 426 }
 427
 428 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 429 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 430                                string asm, string SSEVer, string FPSizeStr,
 431                                X86MemOperand x86memop, PatFrag mem_frag,
 432                                Domain d> {
 433   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 434                   asm, [(set RC:$dst, (
 435                                 !nameconcat<Intrinsic>("int_x86_sse",
 436                                 !strconcat(SSEVer, !strconcat("_",
 437                                 !strconcat(OpcodeStr, FPSizeStr))))
 438                          RC:$src1, RC:$src2))], d>;
 439   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 440                   asm, [(set RC:$dst, (
 441                                 !nameconcat<Intrinsic>("int_x86_sse",
 442                                 !strconcat(SSEVer, !strconcat("_",
 443                                 !strconcat(OpcodeStr, FPSizeStr))))
 444                          RC:$src1, (mem_frag addr:$src2)))], d>;
 445 }
 446
 447 //===----------------------------------------------------------------------===//
 448 // SSE 1 & 2 - Move Instructions
 449 //===----------------------------------------------------------------------===//
 450
 451 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 452       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 453       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 454
 455 // Loading from memory automatically zeroing upper bits.
 456 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 457                     PatFrag mem_pat, string OpcodeStr> :
 458       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 459          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 460                         [(set RC:$dst, (mem_pat addr:$src))]>;
 461
 462 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 463 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 464 // is used instead. Register-to-register movss/movsd is not modeled as an
 465 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 466 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 467 let isAsmParserOnly = 1 in {
 468   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 469                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 470   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 471                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 472
 473   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 474     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 475
 476     let AddedComplexity = 20 in
 477       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 478   }
 479 }
 480
 481 let Constraints = "$src1 = $dst" in {
 482   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 483                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 484   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 485                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 486 }
 487
 488 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 489   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 490
 491   let AddedComplexity = 20 in
 492     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 493 }
 494
 495 let AddedComplexity = 15 in {
 496 // Extract the low 32-bit value from one vector and insert it into another.
 497 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 498           (MOVSSrr (v4f32 VR128:$src1),
 499                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 500 // Extract the low 64-bit value from one vector and insert it into another.
 501 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 502           (MOVSDrr (v2f64 VR128:$src1),
 503                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 504 }
 505
 506 // Implicitly promote a 32-bit scalar to a vector.
 507 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 508           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 509 // Implicitly promote a 64-bit scalar to a vector.
 510 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 511           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 512
 513 let AddedComplexity = 20 in {
 514 // MOVSSrm zeros the high parts of the register; represent this
 515 // with SUBREG_TO_REG.
 516 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 517           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 518 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 519           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 520 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 521           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 522 // MOVSDrm zeros the high parts of the register; represent this
 523 // with SUBREG_TO_REG.
 524 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 525           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 526 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 527           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 528 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 529           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 530 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 531           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 532 def : Pat<(v2f64 (X86vzload addr:$src)),
 533           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 534 }
 535
 536 // Store scalar value to memory.
 537 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 538                   "movss\t{$src, $dst|$dst, $src}",
 539                   [(store FR32:$src, addr:$dst)]>;
 540 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 541                   "movsd\t{$src, $dst|$dst, $src}",
 542                   [(store FR64:$src, addr:$dst)]>;
 543
 544 let isAsmParserOnly = 1 in {
 545 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 546                   "movss\t{$src, $dst|$dst, $src}",
 547                   [(store FR32:$src, addr:$dst)]>, XS, VEX_4V;
 548 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 549                   "movsd\t{$src, $dst|$dst, $src}",
 550                   [(store FR64:$src, addr:$dst)]>, XD, VEX_4V;
 551 }
 552
 553 // Extract and store.
 554 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 555                  addr:$dst),
 556           (MOVSSmr addr:$dst,
 557                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 558 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 559                  addr:$dst),
 560           (MOVSDmr addr:$dst,
 561                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 562
 563 // Move Aligned/Unaligned floating point values
 564 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 565                             X86MemOperand x86memop, PatFrag ld_frag,
 566                             string asm, Domain d,
 567                             bit IsReMaterializable = 1> {
 568 let neverHasSideEffects = 1 in
 569   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src), asm, [], d>;
 570 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 571   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src), asm,
 572                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 573 }
 574
 575 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 576                               "movaps\t{$src, $dst|$dst, $src}",
 577                               SSEPackedSingle>, TB;
 578 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 579                               "movapd\t{$src, $dst|$dst, $src}",
 580                               SSEPackedDouble>, TB, OpSize;
 581 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 582                               "movups\t{$src, $dst|$dst, $src}",
 583                               SSEPackedSingle>, TB;
 584 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 585                               "movupd\t{$src, $dst|$dst, $src}",
 586                               SSEPackedDouble, 0>, TB, OpSize;
 587
 588 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 589                    "movaps\t{$src, $dst|$dst, $src}",
 590                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 591 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 592                    "movapd\t{$src, $dst|$dst, $src}",
 593                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 594 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 595                    "movups\t{$src, $dst|$dst, $src}",
 596                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 597 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 598                    "movupd\t{$src, $dst|$dst, $src}",
 599                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 600
 601 // Intrinsic forms of MOVUPS/D load and store
 602 let canFoldAsLoad = 1, isReMaterializable = 1 in
 603 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 604                        "movups\t{$src, $dst|$dst, $src}",
 605                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 606 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 607                        "movupd\t{$src, $dst|$dst, $src}",
 608                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 609
 610 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 611                        "movups\t{$src, $dst|$dst, $src}",
 612                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 613 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 614                        "movupd\t{$src, $dst|$dst, $src}",
 615                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 616
 617 // Move Low/High packed floating point values
 618 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 619                                  PatFrag mov_frag, string base_opc,
 620                                  string asm_opr> {
 621   def PSrm : PI<opc, MRMSrcMem,
 622          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 623          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 624      [(set RC:$dst,
 625        (mov_frag RC:$src1,
 626               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 627               SSEPackedSingle>, TB;
 628
 629   def PDrm : PI<opc, MRMSrcMem,
 630          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 631          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 632      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 633                               (scalar_to_vector (loadf64 addr:$src2)))))],
 634               SSEPackedDouble>, TB, OpSize;
 635 }
 636
 637 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 638   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 639                                    "\t{$src2, $dst|$dst, $src2}">;
 640   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 641                                    "\t{$src2, $dst|$dst, $src2}">;
 642 }
 643
 644 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 645                    "movlps\t{$src, $dst|$dst, $src}",
 646                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 647                                  (iPTR 0))), addr:$dst)]>;
 648 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 649                    "movlpd\t{$src, $dst|$dst, $src}",
 650                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 651                                  (iPTR 0))), addr:$dst)]>;
 652
 653 // v2f64 extract element 1 is always custom lowered to unpack high to low
 654 // and extract element 0 so the non-store version isn't too horrible.
 655 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 656                    "movhps\t{$src, $dst|$dst, $src}",
 657                    [(store (f64 (vector_extract
 658                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 659                                          (undef)), (iPTR 0))), addr:$dst)]>;
 660 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 661                    "movhpd\t{$src, $dst|$dst, $src}",
 662                    [(store (f64 (vector_extract
 663                                  (v2f64 (unpckh VR128:$src, (undef))),
 664                                  (iPTR 0))), addr:$dst)]>;
 665
 666 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 667   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 668                                        (ins VR128:$src1, VR128:$src2),
 669                       "movlhps\t{$src2, $dst|$dst, $src2}",
 670                       [(set VR128:$dst,
 671                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 672   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 673                                        (ins VR128:$src1, VR128:$src2),
 674                       "movhlps\t{$src2, $dst|$dst, $src2}",
 675                       [(set VR128:$dst,
 676                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 677 }
 678
 679 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 680           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 681 let AddedComplexity = 20 in {
 682   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 683             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 684   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 685             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 686 }
 687
 688 //===----------------------------------------------------------------------===//
 689 // SSE 1 & 2 - Conversion Instructions
 690 //===----------------------------------------------------------------------===//
 691
 692 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 693                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 694                      string asm> {
 695   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 696                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 697   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 698                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 699 }
 700
 701 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 702                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 703                          string asm, Domain d> {
 704   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 705                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 706   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 707                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 708 }
 709
 710 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 711                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 712                      string asm> {
 713   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 714               asm, []>;
 715   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 716               (ins DstRC:$src1, x86memop:$src), asm, []>;
 717 }
 718
 719 let isAsmParserOnly = 1 in {
 720 defm VCVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 721                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 722 defm VCVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 723                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 724 defm VCVTSI2SS  : sse12_vcvt_avx<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 725                       "cvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}">, XS,
 726                       VEX_4V;
 727 defm VCVTSI2SD  : sse12_vcvt_avx<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 728                       "cvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}">, XD,
 729                       VEX_4V;
 730 }
 731
 732 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 733                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 734 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 735                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 736 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 737                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 738 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 739                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 740
 741 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 742 // and/or XMM operand(s).
 743 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 744                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 745                          string asm, Domain d> {
 746   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 747                         [(set DstRC:$dst, (Int SrcRC:$src))], d>;
 748   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 749                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))], d>;
 750 }
 751
 752 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 753                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 754                          string asm> {
 755   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 756                         [(set DstRC:$dst, (Int SrcRC:$src))]>;
 757   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 758                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 759 }
 760
 761 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 762                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 763                     PatFrag ld_frag, string asm, Domain d> {
 764   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 765               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))], d>;
 766   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst),
 767                    (ins DstRC:$src1, x86memop:$src2), asm,
 768               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))], d>;
 769 }
 770
 771 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 772                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 773                     PatFrag ld_frag, string asm> {
 774   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 775               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 776   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 777                    (ins DstRC:$src1, x86memop:$src2), asm,
 778               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 779 }
 780
 781 let isAsmParserOnly = 1 in {
 782   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 783                         f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS,
 784                         VEX;
 785   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 786                         f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD,
 787                         VEX;
 788 }
 789 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 790                       f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS;
 791 defm Int_CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 792                       f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD;
 793
 794
 795 let Constraints = "$src1 = $dst" in {
 796   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 797                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 798                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XS;
 799   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 800                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 801                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XD;
 802 }
 803
 804 // Instructions below don't have an AVX form.
 805 defm Int_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 806                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 807                       SSEPackedSingle>, TB;
 808 defm Int_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 809                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 810                       SSEPackedDouble>, TB, OpSize;
 811 defm Int_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 812                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 813                        SSEPackedSingle>, TB;
 814 defm Int_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 815                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 816                        SSEPackedDouble>, TB, OpSize;
 817 defm Int_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 818                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 819                          SSEPackedDouble>, TB, OpSize;
 820 let Constraints = "$src1 = $dst" in {
 821   defm Int_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 822                          int_x86_sse_cvtpi2ps,
 823                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 824                          SSEPackedSingle>, TB;
 825 }
 826
 827 /// SSE 1 Only
 828
 829 // Aliases for intrinsics
 830 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 831                           f32mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 832                           XS;
 833 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 834                           f128mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 835                           XD;
 836
 837 let Pattern = []<dag> in {
 838 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 839                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 840 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load /*dummy*/,
 841                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 842                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 843 }
 844
 845 //===----------------------------------------------------------------------===//
 846 // SSE 1 & 2 - Compare Instructions
 847 //===----------------------------------------------------------------------===//
 848
 849 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
 850 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
 851                             string asm, string asm_alt> {
 852   def rr : SIi8<0xC2, MRMSrcReg,
 853                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
 854                     asm, []>;
 855   let mayLoad = 1 in
 856   def rm : SIi8<0xC2, MRMSrcMem,
 857                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
 858                     asm, []>;
 859   // Accept explicit immediate argument form instead of comparison code.
 860   let isAsmParserOnly = 1 in {
 861     def rr_alt : SIi8<0xC2, MRMSrcReg,
 862                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
 863                   asm_alt, []>;
 864     let mayLoad = 1 in
 865     def rm_alt : SIi8<0xC2, MRMSrcMem,
 866                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
 867                   asm_alt, []>;
 868   }
 869 }
 870
 871 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
 872   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
 873                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
 874                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
 875                   XS, VEX_4V;
 876   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
 877                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
 878                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
 879                   XD, VEX_4V;
 880 }
 881
 882 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 883   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
 884                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 885                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
 886   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
 887                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
 888                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
 889 }
 890
 891 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
 892                          Intrinsic Int, string asm> {
 893   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
 894                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
 895                         [(set VR128:$dst, (Int VR128:$src1,
 896                                                VR128:$src, imm:$cc))]>;
 897   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
 898                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
 899                         [(set VR128:$dst, (Int VR128:$src1,
 900                                                (load addr:$src), imm:$cc))]>;
 901 }
 902
 903 // Aliases to match intrinsics which expect XMM operand(s).
 904 let isAsmParserOnly = 1 in {
 905   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
 906                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
 907                        XS, VEX_4V;
 908   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
 909                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
 910                        XD, VEX_4V;
 911 }
 912 let Constraints = "$src1 = $dst" in {
 913   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
 914                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
 915   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
 916                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
 917 }
 918
 919
 920 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
 921 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
 922                             ValueType vt, X86MemOperand x86memop,
 923                             PatFrag ld_frag, string OpcodeStr, Domain d> {
 924   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
 925                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
 926                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
 927   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
 928                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
 929                      [(set EFLAGS, (OpNode (vt RC:$src1),
 930                                            (ld_frag addr:$src2)))], d>;
 931 }
 932
 933 let Defs = [EFLAGS] in {
 934   let isAsmParserOnly = 1 in {
 935     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
 936                                     "ucomiss", SSEPackedSingle>, VEX;
 937     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
 938                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
 939     let Pattern = []<dag> in {
 940       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
 941                                       "comiss", SSEPackedSingle>, VEX;
 942       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
 943                                       "comisd", SSEPackedDouble>, OpSize, VEX;
 944     }
 945
 946     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
 947                               load, "ucomiss", SSEPackedSingle>, VEX;
 948     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
 949                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
 950
 951     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
 952                               load, "comiss", SSEPackedSingle>, VEX;
 953     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
 954                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
 955   }
 956   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
 957                                   "ucomiss", SSEPackedSingle>, TB;
 958   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
 959                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
 960
 961   let Pattern = []<dag> in {
 962     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
 963                                     "comiss", SSEPackedSingle>, TB;
 964     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
 965                                     "comisd", SSEPackedDouble>, TB, OpSize;
 966   }
 967
 968   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
 969                               load, "ucomiss", SSEPackedSingle>, TB;
 970   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
 971                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
 972
 973   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
 974                                   "comiss", SSEPackedSingle>, TB;
 975   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
 976                                   "comisd", SSEPackedDouble>, TB, OpSize;
 977 } // Defs = [EFLAGS]
 978
 979 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
 980 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
 981                             Intrinsic Int, string asm, string asm_alt,
 982                             Domain d> {
 983   def rri : PIi8<0xC2, MRMSrcReg,
 984              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
 985              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
 986   def rmi : PIi8<0xC2, MRMSrcMem,
 987              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
 988              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
 989   // Accept explicit immediate argument form instead of comparison code.
 990   let isAsmParserOnly = 1 in {
 991     def rri_alt : PIi8<0xC2, MRMSrcReg,
 992                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
 993                asm_alt, [], d>;
 994     def rmi_alt : PIi8<0xC2, MRMSrcMem,
 995                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
 996                asm_alt, [], d>;
 997   }
 998 }
 999
1000 let isAsmParserOnly = 1 in {
1001   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1002                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1003                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1004                  SSEPackedSingle>, VEX_4V;
1005   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1006                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1007                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1008                  SSEPackedDouble>, OpSize, VEX_4V;
1009 }
1010 let Constraints = "$src1 = $dst" in {
1011   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1012                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1013                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1014                  SSEPackedSingle>, TB;
1015   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1016                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1017                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1018                  SSEPackedDouble>, TB, OpSize;
1019 }
1020
1021 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1022           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1023 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1024           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1025 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1026           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1027 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1028           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1029
1030 //===----------------------------------------------------------------------===//
1031 // SSE 1 & 2 - Shuffle Instructions
1032 //===----------------------------------------------------------------------===//
1033
1034 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1035 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1036                          ValueType vt, string asm, PatFrag mem_frag,
1037                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1038   def rmi : PIi8<0xC6, MRMSrcMem, (outs VR128:$dst),
1039                    (ins VR128:$src1, f128mem:$src2, i8imm:$src3), asm,
1040                    [(set VR128:$dst, (vt (shufp:$src3
1041                             VR128:$src1, (mem_frag addr:$src2))))], d>;
1042   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1043     def rri : PIi8<0xC6, MRMSrcReg, (outs VR128:$dst),
1044                    (ins VR128:$src1, VR128:$src2, i8imm:$src3), asm,
1045                    [(set VR128:$dst,
1046                             (vt (shufp:$src3 VR128:$src1, VR128:$src2)))], d>;
1047 }
1048
1049 let isAsmParserOnly = 1 in {
1050   defm VSHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1051             "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1052             memopv4f32, SSEPackedSingle>, VEX_4V;
1053   defm VSHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1054             "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1055             memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1056 }
1057
1058 let Constraints = "$src1 = $dst" in {
1059   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1060                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1061                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1062                     TB;
1063   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1064                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1065                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1066 }
1067
1068 //===----------------------------------------------------------------------===//
1069 // SSE 1 & 2 - Unpack Instructions
1070 //===----------------------------------------------------------------------===//
1071
1072 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1073 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1074                                    PatFrag mem_frag, RegisterClass RC,
1075                                    X86MemOperand x86memop, string asm,
1076                                    Domain d> {
1077     def rr : PI<opc, MRMSrcReg,
1078                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1079                 asm, [(set RC:$dst,
1080                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1081     def rm : PI<opc, MRMSrcMem,
1082                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1083                 asm, [(set RC:$dst,
1084                            (vt (OpNode RC:$src1,
1085                                        (mem_frag addr:$src2))))], d>;
1086 }
1087
1088 let AddedComplexity = 10 in {
1089   let isAsmParserOnly = 1 in {
1090     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1091           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1092                          SSEPackedSingle>, VEX_4V;
1093     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1094           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1095                          SSEPackedDouble>, OpSize, VEX_4V;
1096     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1097           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1098                          SSEPackedSingle>, VEX_4V;
1099     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1100           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1101                          SSEPackedDouble>, OpSize, VEX_4V;
1102   }
1103
1104   let Constraints = "$src1 = $dst" in {
1105     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1106           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1107                          SSEPackedSingle>, TB;
1108     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1109           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1110                          SSEPackedDouble>, TB, OpSize;
1111     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1112           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1113                          SSEPackedSingle>, TB;
1114     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1115           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1116                          SSEPackedDouble>, TB, OpSize;
1117   } // Constraints = "$src1 = $dst"
1118 } // AddedComplexity
1119
1120 //===----------------------------------------------------------------------===//
1121 // SSE 1 & 2 - Extract Floating-Point Sign mask
1122 //===----------------------------------------------------------------------===//
1123
1124 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1125 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1126                                 Domain d> {
1127   def rr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1128               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1129                      [(set GR32:$dst, (Int RC:$src))], d>;
1130 }
1131
1132 // Mask creation
1133 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1134                                      SSEPackedSingle>, TB;
1135 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1136                                      SSEPackedDouble>, TB, OpSize;
1137
1138 let isAsmParserOnly = 1 in {
1139   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1140                                         "movmskps", SSEPackedSingle>, VEX;
1141   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1142                                         "movmskpd", SSEPackedDouble>, OpSize,
1143                                         VEX;
1144 }
1145
1146 //===----------------------------------------------------------------------===//
1147 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1148 //===----------------------------------------------------------------------===//
1149
1150 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1151 // names that start with 'Fs'.
1152
1153 // Alias instructions that map fld0 to pxor for sse.
1154 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1155     canFoldAsLoad = 1 in {
1156   // FIXME: Set encoding to pseudo!
1157 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1158                  [(set FR32:$dst, fp32imm0)]>,
1159                  Requires<[HasSSE1]>, TB, OpSize;
1160 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1161                  [(set FR64:$dst, fpimm0)]>,
1162                Requires<[HasSSE2]>, TB, OpSize;
1163 }
1164
1165 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1166 // bits are disregarded.
1167 let neverHasSideEffects = 1 in {
1168 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1169                      "movaps\t{$src, $dst|$dst, $src}", []>;
1170 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1171                      "movapd\t{$src, $dst|$dst, $src}", []>;
1172 }
1173
1174 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1175 // bits are disregarded.
1176 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1177 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1178                      "movaps\t{$src, $dst|$dst, $src}",
1179                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1180 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1181                      "movapd\t{$src, $dst|$dst, $src}",
1182                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1183 }
1184
1185 //===----------------------------------------------------------------------===//
1186 // SSE 1 & 2 - Logical Instructions
1187 //===----------------------------------------------------------------------===//
1188
1189 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1190 ///
1191 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1192                                        SDNode OpNode, bit MayLoad = 0> {
1193   let isAsmParserOnly = 1 in {
1194     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1195                 "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR32,
1196                 f32, f128mem, memopfsf32, SSEPackedSingle, MayLoad>, VEX_4V;
1197
1198     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1199                 "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR64,
1200                 f64, f128mem, memopfsf64, SSEPackedDouble, MayLoad>, OpSize,
1201                 VEX_4V;
1202   }
1203
1204   let Constraints = "$src1 = $dst" in {
1205     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1206                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, FR32, f32,
1207                 f128mem, memopfsf32, SSEPackedSingle, MayLoad>, TB;
1208
1209     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1210                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, FR64, f64,
1211                 f128mem, memopfsf64, SSEPackedDouble, MayLoad>, TB, OpSize;
1212   }
1213 }
1214
1215 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1216 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1217 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1218 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1219
1220 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1221   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1>;
1222
1223 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1224 ///
1225 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1226                                  SDNode OpNode, int HasPat = 0,
1227                                  list<list<dag>> Pattern = []> {
1228   let isAsmParserOnly = 1 in {
1229     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1230          !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1231          f128mem,
1232          !if(HasPat, Pattern[0], // rr
1233                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1234                                                       VR128:$src2)))]),
1235          !if(HasPat, Pattern[2], // rm
1236                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1237                                                (memopv2i64 addr:$src2)))])>,
1238                                                VEX_4V;
1239
1240     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1241          !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1242          f128mem,
1243          !if(HasPat, Pattern[1], // rr
1244                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1245                                                (bc_v2i64 (v2f64
1246                                                VR128:$src2))))]),
1247          !if(HasPat, Pattern[3], // rm
1248                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1249                                                (memopv2i64 addr:$src2)))])>,
1250                                                                OpSize, VEX_4V;
1251   }
1252   let Constraints = "$src1 = $dst" in {
1253     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1254          !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"), f128mem,
1255          !if(HasPat, Pattern[0], // rr
1256                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1257                                                       VR128:$src2)))]),
1258          !if(HasPat, Pattern[2], // rm
1259                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1260                                                (memopv2i64 addr:$src2)))])>, TB;
1261
1262     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1263          !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"), f128mem,
1264          !if(HasPat, Pattern[1], // rr
1265                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1266                                                (bc_v2i64 (v2f64
1267                                                VR128:$src2))))]),
1268          !if(HasPat, Pattern[3], // rm
1269                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1270                                                (memopv2i64 addr:$src2)))])>,
1271                                                                     TB, OpSize;
1272   }
1273 }
1274
1275 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1276 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1277 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1278 let isCommutable = 0 in
1279   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1280     // single r+r
1281     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1282                                        (bc_v2i64 (v4i32 immAllOnesV))),
1283                                    VR128:$src2)))],
1284     // double r+r
1285     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1286                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1287     // single r+m
1288     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1289                                        (bc_v2i64 (v4i32 immAllOnesV))),
1290                                   (memopv2i64 addr:$src2))))],
1291     // double r+m
1292     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1293                            (memopv2i64 addr:$src2)))]]>;
1294
1295 //===----------------------------------------------------------------------===//
1296 // SSE 1 & 2 - Arithmetic Instructions
1297 //===----------------------------------------------------------------------===//
1298
1299 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
1300 /// vector forms.
1301 ///
1302 /// In addition, we also have a special variant of the scalar form here to
1303 /// represent the associated intrinsic operation.  This form is unlike the
1304 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1305 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1306 ///
1307 /// These three forms can each be reg+reg or reg+mem.
1308 ///
1309 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1310                                    SDNode OpNode> {
1311
1312   let isAsmParserOnly = 1 in {
1313     defm V#NAME#SS : sse12_fp_scalar<opc,
1314         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1315                    OpNode, FR32, f32mem>, XS, VEX_4V;
1316
1317     defm V#NAME#SD : sse12_fp_scalar<opc,
1318         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1319                    OpNode, FR64, f64mem>, XD, VEX_4V;
1320
1321     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1322                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1323                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1324                       VEX_4V;
1325
1326     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1327                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1328                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1329                       OpSize, VEX_4V;
1330
1331     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1332        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1333                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1334
1335     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1336        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1337                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1338   }
1339
1340   let Constraints = "$src1 = $dst" in {
1341     defm SS : sse12_fp_scalar<opc,
1342                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1343                     OpNode, FR32, f32mem>, XS;
1344
1345     defm SD : sse12_fp_scalar<opc,
1346                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1347                     OpNode, FR64, f64mem>, XD;
1348
1349     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1350                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1351                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1352
1353     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1354                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1355                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1356
1357     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1358        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1359                   "", "_ss", ssmem, sse_load_f32>, XS;
1360
1361     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1362        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1363                   "2", "_sd", sdmem, sse_load_f64>, XD;
1364   }
1365 }
1366
1367 // Arithmetic instructions
1368 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
1369 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
1370
1371 let isCommutable = 0 in {
1372   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
1373   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
1374 }
1375
1376 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
1377 ///
1378 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
1379 /// instructions for a full-vector intrinsic form.  Operations that map
1380 /// onto C operators don't use this form since they just use the plain
1381 /// vector form instead of having a separate vector intrinsic form.
1382 ///
1383 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1384                              SDNode OpNode> {
1385
1386   let isAsmParserOnly = 1 in {
1387     // Scalar operation, reg+reg.
1388     defm V#NAME#SS : sse12_fp_scalar<opc,
1389       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1390                  OpNode, FR32, f32mem>, XS, VEX_4V;
1391
1392     defm V#NAME#SD : sse12_fp_scalar<opc,
1393       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1394                  OpNode, FR64, f64mem>, XD, VEX_4V;
1395
1396     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1397                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1398                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1399                       VEX_4V;
1400
1401     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1402                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1403                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1404                       OpSize, VEX_4V;
1405
1406     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1407        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1408                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1409
1410     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1411        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1412                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1413
1414     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1415        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1416                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
1417
1418     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1419        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1420                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
1421                   VEX_4V;
1422   }
1423
1424   let Constraints = "$src1 = $dst" in {
1425     // Scalar operation, reg+reg.
1426     defm SS : sse12_fp_scalar<opc,
1427                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1428                     OpNode, FR32, f32mem>, XS;
1429     defm SD : sse12_fp_scalar<opc,
1430                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1431                     OpNode, FR64, f64mem>, XD;
1432     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1433                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1434                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1435
1436     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1437                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1438                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1439
1440     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1441        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1442                   "", "_ss", ssmem, sse_load_f32>, XS;
1443
1444     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1445        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1446                   "2", "_sd", sdmem, sse_load_f64>, XD;
1447
1448     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1449        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1450                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
1451
1452     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1453        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1454                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1455   }
1456 }
1457
1458 let isCommutable = 0 in {
1459   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
1460   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
1461 }
1462
1463 // Arithmetic
1464
1465 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
1466 ///
1467 /// In addition, we also have a special variant of the scalar form here to
1468 /// represent the associated intrinsic operation.  This form is unlike the
1469 /// plain scalar form, in that it takes an entire vector (instead of a
1470 /// scalar) and leaves the top elements undefined.
1471 ///
1472 /// And, we have a special variant form for a full-vector intrinsic form.
1473 ///
1474 /// These four forms can each have a reg or a mem operand, so there are a
1475 /// total of eight "instructions".
1476 ///
1477 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
1478                            SDNode OpNode,
1479                            Intrinsic F32Int,
1480                            Intrinsic V4F32Int,
1481                            bit Commutable = 0> {
1482   // Scalar operation, reg.
1483   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1484                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1485                 [(set FR32:$dst, (OpNode FR32:$src))]> {
1486     let isCommutable = Commutable;
1487   }
1488
1489   // Scalar operation, mem.
1490   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1491                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1492                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1493             Requires<[HasSSE1, OptForSize]>;
1494
1495   // Vector operation, reg.
1496   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1497               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1498               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
1499     let isCommutable = Commutable;
1500   }
1501
1502   // Vector operation, mem.
1503   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1504                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1505                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1506
1507   // Intrinsic operation, reg.
1508   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1509                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1510                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1511     let isCommutable = Commutable;
1512   }
1513
1514   // Intrinsic operation, mem.
1515   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1516                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1517                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1518
1519   // Vector intrinsic operation, reg
1520   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1521                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1522                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1523     let isCommutable = Commutable;
1524   }
1525
1526   // Vector intrinsic operation, mem
1527   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1528                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1529                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1530 }
1531
1532 // Square root.
1533 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1534                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1535
1536 // Reciprocal approximations. Note that these typically require refinement
1537 // in order to obtain suitable precision.
1538 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1539                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1540 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1541                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1542
1543 // Prefetch intrinsic.
1544 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1545     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1546 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1547     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1548 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1549     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1550 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1551     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1552
1553 // Non-temporal stores
1554 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1555                     "movntps\t{$src, $dst|$dst, $src}",
1556                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1557
1558 let AddedComplexity = 400 in { // Prefer non-temporal versions
1559 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1560                     "movntps\t{$src, $dst|$dst, $src}",
1561                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1562
1563 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1564                     "movntdq\t{$src, $dst|$dst, $src}",
1565                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1566
1567 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1568                  "movnti\t{$src, $dst|$dst, $src}",
1569                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1570                TB, Requires<[HasSSE2]>;
1571
1572 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1573                      "movnti\t{$src, $dst|$dst, $src}",
1574                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1575                   TB, Requires<[HasSSE2]>;
1576 }
1577
1578 // Load, store, and memory fence
1579 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1580              TB, Requires<[HasSSE1]>;
1581
1582 // MXCSR register
1583 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1584                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1585 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1586                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1587
1588 // Alias instructions that map zero vector to pxor / xorp* for sse.
1589 // We set canFoldAsLoad because this can be converted to a constant-pool
1590 // load of an all-zeros value if folding it would be beneficial.
1591 // FIXME: Change encoding to pseudo!
1592 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1593     isCodeGenOnly = 1 in {
1594 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1595                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1596 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1597                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1598 let ExeDomain = SSEPackedInt in
1599 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1600                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1601 }
1602
1603 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1604 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1605 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1606
1607 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1608           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1609
1610 //===---------------------------------------------------------------------===//
1611 // SSE2 Instructions
1612 //===---------------------------------------------------------------------===//
1613
1614 // Conversion instructions
1615 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1616                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1617                       [(set FR32:$dst, (fround FR64:$src))]>;
1618 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1619                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1620                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1621                   Requires<[HasSSE2, OptForSize]>;
1622
1623 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1624                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1625 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1626                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1627
1628 // SSE2 instructions with XS prefix
1629 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1630                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1631                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1632                  Requires<[HasSSE2]>;
1633 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1634                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1635                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1636                  Requires<[HasSSE2, OptForSize]>;
1637
1638 def : Pat<(extloadf32 addr:$src),
1639           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1640       Requires<[HasSSE2, OptForSpeed]>;
1641
1642 // SSE2 instructions without OpSize prefix
1643 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1644                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1645                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1646                      TB, Requires<[HasSSE2]>;
1647 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1648                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1649                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1650                                         (bitconvert (memopv2i64 addr:$src))))]>,
1651                      TB, Requires<[HasSSE2]>;
1652
1653 // SSE2 instructions with XS prefix
1654 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1655                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1656                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1657                      XS, Requires<[HasSSE2]>;
1658 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1659                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1660                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1661                                         (bitconvert (memopv2i64 addr:$src))))]>,
1662                      XS, Requires<[HasSSE2]>;
1663
1664 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1665                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1666                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1667 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1668                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1669                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1670                                             (memop addr:$src)))]>;
1671 // SSE2 packed instructions with XS prefix
1672 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1673                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1674 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1675                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1676
1677 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1678                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1679                         [(set VR128:$dst,
1680                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1681                       XS, Requires<[HasSSE2]>;
1682 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1683                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1684                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1685                                            (memop addr:$src)))]>,
1686                       XS, Requires<[HasSSE2]>;
1687
1688 // SSE2 packed instructions with XD prefix
1689 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1690                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1691                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1692                      XD, Requires<[HasSSE2]>;
1693 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1694                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1695                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1696                                           (memop addr:$src)))]>,
1697                      XD, Requires<[HasSSE2]>;
1698
1699 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1700                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1701                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1702 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1703                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1704                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1705                                              (memop addr:$src)))]>;
1706
1707 // SSE2 instructions without OpSize prefix
1708 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1709                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1710 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1711                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1712
1713 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1714                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1715                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1716                      TB, Requires<[HasSSE2]>;
1717 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1718                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1719                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1720                                           (load addr:$src)))]>,
1721                      TB, Requires<[HasSSE2]>;
1722
1723 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1724                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1725 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1726                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1727
1728
1729 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1730                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1731                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1732 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1733                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1734                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1735                                             (memop addr:$src)))]>;
1736
1737 // Match intrinsics which expect XMM operand(s).
1738 // Aliases for intrinsics
1739 let Constraints = "$src1 = $dst" in {
1740 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1741                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1742                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1743                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1744                                       VR128:$src2))]>;
1745 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1746                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1747                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1748                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1749                                       (load addr:$src2)))]>;
1750 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1751                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1752                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1753                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1754                                        VR128:$src2))]>, XS,
1755                     Requires<[HasSSE2]>;
1756 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1757                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1758                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1759                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1760                                        (load addr:$src2)))]>, XS,
1761                     Requires<[HasSSE2]>;
1762 }
1763
1764 // Arithmetic
1765
1766 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1767 ///
1768 /// In addition, we also have a special variant of the scalar form here to
1769 /// represent the associated intrinsic operation.  This form is unlike the
1770 /// plain scalar form, in that it takes an entire vector (instead of a
1771 /// scalar) and leaves the top elements undefined.
1772 ///
1773 /// And, we have a special variant form for a full-vector intrinsic form.
1774 ///
1775 /// These four forms can each have a reg or a mem operand, so there are a
1776 /// total of eight "instructions".
1777 ///
1778 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1779                            SDNode OpNode,
1780                            Intrinsic F64Int,
1781                            Intrinsic V2F64Int,
1782                            bit Commutable = 0> {
1783   // Scalar operation, reg.
1784   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1785                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1786                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1787     let isCommutable = Commutable;
1788   }
1789
1790   // Scalar operation, mem.
1791   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1792                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1793                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1794
1795   // Vector operation, reg.
1796   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1797               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1798               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1799     let isCommutable = Commutable;
1800   }
1801
1802   // Vector operation, mem.
1803   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1804                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1805                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1806
1807   // Intrinsic operation, reg.
1808   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1809                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1810                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1811     let isCommutable = Commutable;
1812   }
1813
1814   // Intrinsic operation, mem.
1815   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1816                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1817                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1818
1819   // Vector intrinsic operation, reg
1820   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1821                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1822                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1823     let isCommutable = Commutable;
1824   }
1825
1826   // Vector intrinsic operation, mem
1827   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1829                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1830 }
1831
1832 // Square root.
1833 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1834                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1835
1836 // There is no f64 version of the reciprocal approximation instructions.
1837
1838 //===---------------------------------------------------------------------===//
1839 // SSE integer instructions
1840 let ExeDomain = SSEPackedInt in {
1841
1842 // Move Instructions
1843 let neverHasSideEffects = 1 in
1844 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1845                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1846 let canFoldAsLoad = 1, mayLoad = 1 in
1847 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1848                    "movdqa\t{$src, $dst|$dst, $src}",
1849                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1850 let mayStore = 1 in
1851 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1852                    "movdqa\t{$src, $dst|$dst, $src}",
1853                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1854 let canFoldAsLoad = 1, mayLoad = 1 in
1855 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1856                    "movdqu\t{$src, $dst|$dst, $src}",
1857                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1858                  XS, Requires<[HasSSE2]>;
1859 let mayStore = 1 in
1860 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1861                    "movdqu\t{$src, $dst|$dst, $src}",
1862                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1863                  XS, Requires<[HasSSE2]>;
1864
1865 // Intrinsic forms of MOVDQU load and store
1866 let canFoldAsLoad = 1 in
1867 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1868                        "movdqu\t{$src, $dst|$dst, $src}",
1869                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1870                  XS, Requires<[HasSSE2]>;
1871 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1872                        "movdqu\t{$src, $dst|$dst, $src}",
1873                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1874                      XS, Requires<[HasSSE2]>;
1875
1876 let Constraints = "$src1 = $dst" in {
1877
1878 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1879                             bit Commutable = 0> {
1880   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1881                                (ins VR128:$src1, VR128:$src2),
1882                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1883                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1884     let isCommutable = Commutable;
1885   }
1886   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1887                                (ins VR128:$src1, i128mem:$src2),
1888                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1889                [(set VR128:$dst, (IntId VR128:$src1,
1890                                         (bitconvert (memopv2i64
1891                                                      addr:$src2))))]>;
1892 }
1893
1894 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1895                              string OpcodeStr,
1896                              Intrinsic IntId, Intrinsic IntId2> {
1897   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1898                                (ins VR128:$src1, VR128:$src2),
1899                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1900                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1901   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1902                                (ins VR128:$src1, i128mem:$src2),
1903                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1904                [(set VR128:$dst, (IntId VR128:$src1,
1905                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1906   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
1907                                 (ins VR128:$src1, i32i8imm:$src2),
1908                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1909                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1910 }
1911
1912 /// PDI_binop_rm - Simple SSE2 binary operator.
1913 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1914                         ValueType OpVT, bit Commutable = 0> {
1915   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1916                                (ins VR128:$src1, VR128:$src2),
1917                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1918                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1919     let isCommutable = Commutable;
1920   }
1921   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1922                                (ins VR128:$src1, i128mem:$src2),
1923                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1924                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1925                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1926 }
1927
1928 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1929 ///
1930 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1931 /// to collapse (bitconvert VT to VT) into its operand.
1932 ///
1933 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1934                               bit Commutable = 0> {
1935   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1936                (ins VR128:$src1, VR128:$src2),
1937                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1938                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1939     let isCommutable = Commutable;
1940   }
1941   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1942                (ins VR128:$src1, i128mem:$src2),
1943                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1944                [(set VR128:$dst, (OpNode VR128:$src1,
1945                (memopv2i64 addr:$src2)))]>;
1946 }
1947
1948 } // Constraints = "$src1 = $dst"
1949 } // ExeDomain = SSEPackedInt
1950
1951 // 128-bit Integer Arithmetic
1952
1953 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1954 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1955 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1956 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1957
1958 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1959 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1960 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1961 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1962
1963 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1964 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1965 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1966 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1967
1968 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1969 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1970 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1971 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1972
1973 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1974
1975 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1976 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1977 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1978
1979 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1980
1981 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1982 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1983
1984
1985 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1986 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1987 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1988 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1989 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1990
1991
1992 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1993                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1994 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1995                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1996 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1997                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1998
1999 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2000                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2001 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2002                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2003 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2004                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2005
2006 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2007                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2008 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2009                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2010
2011 // 128-bit logical shifts.
2012 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2013     ExeDomain = SSEPackedInt in {
2014   def PSLLDQri : PDIi8<0x73, MRM7r,
2015                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2016                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2017   def PSRLDQri : PDIi8<0x73, MRM3r,
2018                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2019                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2020   // PSRADQri doesn't exist in SSE[1-3].
2021 }
2022
2023 let Predicates = [HasSSE2] in {
2024   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2025             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2026   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2027             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2028   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2029             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2030   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2031             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2032   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2033             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2034
2035   // Shift up / down and insert zero's.
2036   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2037             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2038   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2039             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2040 }
2041
2042 // Logical
2043 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2044 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2045 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2046
2047 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2048   def PANDNrr : PDI<0xDF, MRMSrcReg,
2049                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2050                     "pandn\t{$src2, $dst|$dst, $src2}",
2051                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2052                                               VR128:$src2)))]>;
2053
2054   def PANDNrm : PDI<0xDF, MRMSrcMem,
2055                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2056                     "pandn\t{$src2, $dst|$dst, $src2}",
2057                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2058                                               (memopv2i64 addr:$src2))))]>;
2059 }
2060
2061 // SSE2 Integer comparison
2062 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2063 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2064 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2065 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2066 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2067 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2068
2069 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2070           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2071 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2072           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2073 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2074           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2075 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2076           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2077 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2078           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2079 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2080           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2081
2082 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2083           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2084 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2085           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2086 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2087           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2088 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2089           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2090 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2091           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2092 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2093           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2094
2095
2096 // Pack instructions
2097 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2098 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2099 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2100
2101 let ExeDomain = SSEPackedInt in {
2102
2103 // Shuffle and unpack instructions
2104 let AddedComplexity = 5 in {
2105 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2106                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2107                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2108                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2109                                                VR128:$src1, (undef))))]>;
2110 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2111                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2112                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2113                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2114                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2115                                              (undef))))]>;
2116 }
2117
2118 // SSE2 with ImmT == Imm8 and XS prefix.
2119 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2120                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2121                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2122                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2123                                                             (undef))))]>,
2124                 XS, Requires<[HasSSE2]>;
2125 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2126                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2127                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2128                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2129                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2130                                             (undef))))]>,
2131                 XS, Requires<[HasSSE2]>;
2132
2133 // SSE2 with ImmT == Imm8 and XD prefix.
2134 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2135                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2136                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2137                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2138                                                             (undef))))]>,
2139                 XD, Requires<[HasSSE2]>;
2140 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2141                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2142                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2143                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2144                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2145                                              (undef))))]>,
2146                 XD, Requires<[HasSSE2]>;
2147
2148 // Unpack instructions
2149 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2150                        PatFrag unp_frag, PatFrag bc_frag> {
2151   def rr : PDI<opc, MRMSrcReg,
2152                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2153                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2154                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2155   def rm : PDI<opc, MRMSrcMem,
2156                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2157                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2158                [(set VR128:$dst, (unp_frag VR128:$src1,
2159                                            (bc_frag (memopv2i64
2160                                                         addr:$src2))))]>;
2161 }
2162
2163 let Constraints = "$src1 = $dst" in {
2164   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2165   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2166   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2167
2168   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2169   /// knew to collapse (bitconvert VT to VT) into its operand.
2170   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2171                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2172                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2173                         [(set VR128:$dst,
2174                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2175   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2176                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2177                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2178                         [(set VR128:$dst,
2179                           (v2i64 (unpckl VR128:$src1,
2180                                          (memopv2i64 addr:$src2))))]>;
2181
2182   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2183   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2184   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2185
2186   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2187   /// knew to collapse (bitconvert VT to VT) into its operand.
2188   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2189                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2190                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2191                         [(set VR128:$dst,
2192                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2193   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2194                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2195                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2196                         [(set VR128:$dst,
2197                           (v2i64 (unpckh VR128:$src1,
2198                                          (memopv2i64 addr:$src2))))]>;
2199 }
2200
2201 // Extract / Insert
2202 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2203                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2204                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2205                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2206                                                 imm:$src2))]>;
2207 let Constraints = "$src1 = $dst" in {
2208   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2209                        (outs VR128:$dst), (ins VR128:$src1,
2210                         GR32:$src2, i32i8imm:$src3),
2211                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2212                        [(set VR128:$dst,
2213                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2214   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2215                        (outs VR128:$dst), (ins VR128:$src1,
2216                         i16mem:$src2, i32i8imm:$src3),
2217                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2218                        [(set VR128:$dst,
2219                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2220                                     imm:$src3))]>;
2221 }
2222
2223 // Mask creation
2224 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2225                      "pmovmskb\t{$src, $dst|$dst, $src}",
2226                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2227
2228 // Conditional store
2229 let Uses = [EDI] in
2230 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2231                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2232                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2233
2234 let Uses = [RDI] in
2235 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2236                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2237                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2238
2239 } // ExeDomain = SSEPackedInt
2240
2241 // Non-temporal stores
2242 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2243                         "movntpd\t{$src, $dst|$dst, $src}",
2244                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2245 let ExeDomain = SSEPackedInt in
2246 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2247                         "movntdq\t{$src, $dst|$dst, $src}",
2248                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2249 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2250                     "movnti\t{$src, $dst|$dst, $src}",
2251                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2252                   TB, Requires<[HasSSE2]>;
2253
2254 let AddedComplexity = 400 in { // Prefer non-temporal versions
2255 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2256                     "movntpd\t{$src, $dst|$dst, $src}",
2257                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2258
2259 let ExeDomain = SSEPackedInt in
2260 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2261                     "movntdq\t{$src, $dst|$dst, $src}",
2262                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2263 }
2264
2265 // Flush cache
2266 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2267                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2268               TB, Requires<[HasSSE2]>;
2269
2270 // Load, store, and memory fence
2271 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2272                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2273 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2274                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2275
2276 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2277 // was introduced with SSE2, it's backward compatible.
2278 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2279
2280 //TODO: custom lower this so as to never even generate the noop
2281 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2282            (i8 0)), (NOOP)>;
2283 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2284 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2285 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2286            (i8 1)), (MFENCE)>;
2287
2288 // Alias instructions that map zero vector to pxor / xorp* for sse.
2289 // We set canFoldAsLoad because this can be converted to a constant-pool
2290 // load of an all-ones value if folding it would be beneficial.
2291 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2292     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2293   // FIXME: Change encoding to pseudo.
2294   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2295                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2296
2297 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2298                       "movd\t{$src, $dst|$dst, $src}",
2299                       [(set VR128:$dst,
2300                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2301 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2302                       "movd\t{$src, $dst|$dst, $src}",
2303                       [(set VR128:$dst,
2304                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2305
2306 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2307                       "movd\t{$src, $dst|$dst, $src}",
2308                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2309
2310 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2311                       "movd\t{$src, $dst|$dst, $src}",
2312                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2313
2314 // SSE2 instructions with XS prefix
2315 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2316                     "movq\t{$src, $dst|$dst, $src}",
2317                     [(set VR128:$dst,
2318                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2319                   Requires<[HasSSE2]>;
2320 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2321                       "movq\t{$src, $dst|$dst, $src}",
2322                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2323                                     (iPTR 0))), addr:$dst)]>;
2324
2325 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2326           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2327
2328 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2329                        "movd\t{$src, $dst|$dst, $src}",
2330                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2331                                         (iPTR 0)))]>;
2332 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2333                        "movd\t{$src, $dst|$dst, $src}",
2334                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2335                                      (iPTR 0))), addr:$dst)]>;
2336
2337 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2338                       "movd\t{$src, $dst|$dst, $src}",
2339                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2340 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2341                       "movd\t{$src, $dst|$dst, $src}",
2342                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2343
2344 // Store / copy lower 64-bits of a XMM register.
2345 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2346                      "movq\t{$src, $dst|$dst, $src}",
2347                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2348
2349 // movd / movq to XMM register zero-extends
2350 let AddedComplexity = 15 in {
2351 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2352                        "movd\t{$src, $dst|$dst, $src}",
2353                        [(set VR128:$dst, (v4i32 (X86vzmovl
2354                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2355 // This is X86-64 only.
2356 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2357                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2358                        [(set VR128:$dst, (v2i64 (X86vzmovl
2359                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2360 }
2361
2362 let AddedComplexity = 20 in {
2363 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2364                        "movd\t{$src, $dst|$dst, $src}",
2365                        [(set VR128:$dst,
2366                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2367                                                    (loadi32 addr:$src))))))]>;
2368
2369 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2370             (MOVZDI2PDIrm addr:$src)>;
2371 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2372             (MOVZDI2PDIrm addr:$src)>;
2373 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2374             (MOVZDI2PDIrm addr:$src)>;
2375
2376 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2377                      "movq\t{$src, $dst|$dst, $src}",
2378                      [(set VR128:$dst,
2379                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2380                                                  (loadi64 addr:$src))))))]>, XS,
2381                    Requires<[HasSSE2]>;
2382
2383 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2384             (MOVZQI2PQIrm addr:$src)>;
2385 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2386             (MOVZQI2PQIrm addr:$src)>;
2387 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2388 }
2389
2390 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2391 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2392 let AddedComplexity = 15 in
2393 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2394                         "movq\t{$src, $dst|$dst, $src}",
2395                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2396                       XS, Requires<[HasSSE2]>;
2397
2398 let AddedComplexity = 20 in {
2399 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2400                         "movq\t{$src, $dst|$dst, $src}",
2401                     [(set VR128:$dst, (v2i64 (X86vzmovl
2402                                              (loadv2i64 addr:$src))))]>,
2403                       XS, Requires<[HasSSE2]>;
2404
2405 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2406             (MOVZPQILo2PQIrm addr:$src)>;
2407 }
2408
2409 // Instructions for the disassembler
2410 // xr = XMM register
2411 // xm = mem64
2412
2413 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2414                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2415
2416 //===---------------------------------------------------------------------===//
2417 // SSE3 Instructions
2418 //===---------------------------------------------------------------------===//
2419
2420 // Conversion Instructions
2421 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2422                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2423 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2424                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2425 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2426                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2427 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2428                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2429
2430 // Move Instructions
2431 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2432                       "movshdup\t{$src, $dst|$dst, $src}",
2433                       [(set VR128:$dst, (v4f32 (movshdup
2434                                                 VR128:$src, (undef))))]>;
2435 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2436                       "movshdup\t{$src, $dst|$dst, $src}",
2437                       [(set VR128:$dst, (movshdup
2438                                          (memopv4f32 addr:$src), (undef)))]>;
2439
2440 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2441                       "movsldup\t{$src, $dst|$dst, $src}",
2442                       [(set VR128:$dst, (v4f32 (movsldup
2443                                                 VR128:$src, (undef))))]>;
2444 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2445                       "movsldup\t{$src, $dst|$dst, $src}",
2446                       [(set VR128:$dst, (movsldup
2447                                          (memopv4f32 addr:$src), (undef)))]>;
2448
2449 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2450                       "movddup\t{$src, $dst|$dst, $src}",
2451                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2452 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2453                       "movddup\t{$src, $dst|$dst, $src}",
2454                     [(set VR128:$dst,
2455                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2456                                       (undef))))]>;
2457
2458 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2459                    (undef)),
2460           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2461
2462 let AddedComplexity = 5 in {
2463 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2464           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2465 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2466           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2467 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2468           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2469 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2470           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2471 }
2472
2473 // Arithmetic
2474 let Constraints = "$src1 = $dst" in {
2475   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2476                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2477                         "addsubps\t{$src2, $dst|$dst, $src2}",
2478                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2479                                            VR128:$src2))]>;
2480   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2481                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2482                         "addsubps\t{$src2, $dst|$dst, $src2}",
2483                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2484                                            (memop addr:$src2)))]>;
2485   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2486                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2487                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2488                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2489                                           VR128:$src2))]>;
2490   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2491                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2492                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2493                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2494                                           (memop addr:$src2)))]>;
2495 }
2496
2497 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2498                    "lddqu\t{$src, $dst|$dst, $src}",
2499                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2500
2501 // Horizontal ops
2502 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2503   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2504          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2505          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2506 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2507   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2508          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2509          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2510 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2511   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2512         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2513         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2514 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2515   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2516         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2517       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2518
2519 let Constraints = "$src1 = $dst" in {
2520   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2521   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2522   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2523   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2524   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2525   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2526   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2527   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2528 }
2529
2530 // Thread synchronization
2531 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2532                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2533 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2534                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2535
2536 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2537 let AddedComplexity = 15 in
2538 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2539           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2540 let AddedComplexity = 20 in
2541 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2542           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2543
2544 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2545 let AddedComplexity = 15 in
2546   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2547             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2548 let AddedComplexity = 20 in
2549   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2550             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2551
2552 //===---------------------------------------------------------------------===//
2553 // SSSE3 Instructions
2554 //===---------------------------------------------------------------------===//
2555
2556 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2557 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2558                               Intrinsic IntId64, Intrinsic IntId128> {
2559   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2560                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2561                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2562
2563   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2564                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2565                    [(set VR64:$dst,
2566                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2567
2568   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2569                     (ins VR128:$src),
2570                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2571                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2572                     OpSize;
2573
2574   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2575                     (ins i128mem:$src),
2576                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2577                     [(set VR128:$dst,
2578                       (IntId128
2579                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2580 }
2581
2582 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2583 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2584                                Intrinsic IntId64, Intrinsic IntId128> {
2585   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2586                    (ins VR64:$src),
2587                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2588                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2589
2590   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2591                    (ins i64mem:$src),
2592                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2593                    [(set VR64:$dst,
2594                      (IntId64
2595                       (bitconvert (memopv4i16 addr:$src))))]>;
2596
2597   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2598                     (ins VR128:$src),
2599                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2600                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2601                     OpSize;
2602
2603   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2604                     (ins i128mem:$src),
2605                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2606                     [(set VR128:$dst,
2607                       (IntId128
2608                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2609 }
2610
2611 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2612 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2613                                Intrinsic IntId64, Intrinsic IntId128> {
2614   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2615                    (ins VR64:$src),
2616                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2617                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2618
2619   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2620                    (ins i64mem:$src),
2621                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2622                    [(set VR64:$dst,
2623                      (IntId64
2624                       (bitconvert (memopv2i32 addr:$src))))]>;
2625
2626   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2627                     (ins VR128:$src),
2628                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2629                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2630                     OpSize;
2631
2632   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2633                     (ins i128mem:$src),
2634                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2635                     [(set VR128:$dst,
2636                       (IntId128
2637                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2638 }
2639
2640 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2641                                        int_x86_ssse3_pabs_b,
2642                                        int_x86_ssse3_pabs_b_128>;
2643 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2644                                        int_x86_ssse3_pabs_w,
2645                                        int_x86_ssse3_pabs_w_128>;
2646 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2647                                        int_x86_ssse3_pabs_d,
2648                                        int_x86_ssse3_pabs_d_128>;
2649
2650 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2651 let Constraints = "$src1 = $dst" in {
2652   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2653                                  Intrinsic IntId64, Intrinsic IntId128,
2654                                  bit Commutable = 0> {
2655     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2656                      (ins VR64:$src1, VR64:$src2),
2657                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2658                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2659       let isCommutable = Commutable;
2660     }
2661     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2662                      (ins VR64:$src1, i64mem:$src2),
2663                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2664                      [(set VR64:$dst,
2665                        (IntId64 VR64:$src1,
2666                         (bitconvert (memopv8i8 addr:$src2))))]>;
2667
2668     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2669                       (ins VR128:$src1, VR128:$src2),
2670                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2671                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2672                       OpSize {
2673       let isCommutable = Commutable;
2674     }
2675     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2676                       (ins VR128:$src1, i128mem:$src2),
2677                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2678                       [(set VR128:$dst,
2679                         (IntId128 VR128:$src1,
2680                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2681   }
2682 }
2683
2684 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2685 let Constraints = "$src1 = $dst" in {
2686   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2687                                   Intrinsic IntId64, Intrinsic IntId128,
2688                                   bit Commutable = 0> {
2689     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2690                      (ins VR64:$src1, VR64:$src2),
2691                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2692                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2693       let isCommutable = Commutable;
2694     }
2695     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2696                      (ins VR64:$src1, i64mem:$src2),
2697                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2698                      [(set VR64:$dst,
2699                        (IntId64 VR64:$src1,
2700                         (bitconvert (memopv4i16 addr:$src2))))]>;
2701
2702     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2703                       (ins VR128:$src1, VR128:$src2),
2704                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2705                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2706                       OpSize {
2707       let isCommutable = Commutable;
2708     }
2709     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2710                       (ins VR128:$src1, i128mem:$src2),
2711                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2712                       [(set VR128:$dst,
2713                         (IntId128 VR128:$src1,
2714                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2715   }
2716 }
2717
2718 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2719 let Constraints = "$src1 = $dst" in {
2720   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2721                                   Intrinsic IntId64, Intrinsic IntId128,
2722                                   bit Commutable = 0> {
2723     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2724                      (ins VR64:$src1, VR64:$src2),
2725                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2726                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2727       let isCommutable = Commutable;
2728     }
2729     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2730                      (ins VR64:$src1, i64mem:$src2),
2731                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2732                      [(set VR64:$dst,
2733                        (IntId64 VR64:$src1,
2734                         (bitconvert (memopv2i32 addr:$src2))))]>;
2735
2736     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2737                       (ins VR128:$src1, VR128:$src2),
2738                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2739                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2740                       OpSize {
2741       let isCommutable = Commutable;
2742     }
2743     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2744                       (ins VR128:$src1, i128mem:$src2),
2745                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2746                       [(set VR128:$dst,
2747                         (IntId128 VR128:$src1,
2748                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2749   }
2750 }
2751
2752 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2753 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2754                                         int_x86_ssse3_phadd_w,
2755                                         int_x86_ssse3_phadd_w_128>;
2756 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2757                                         int_x86_ssse3_phadd_d,
2758                                         int_x86_ssse3_phadd_d_128>;
2759 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2760                                         int_x86_ssse3_phadd_sw,
2761                                         int_x86_ssse3_phadd_sw_128>;
2762 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2763                                         int_x86_ssse3_phsub_w,
2764                                         int_x86_ssse3_phsub_w_128>;
2765 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2766                                         int_x86_ssse3_phsub_d,
2767                                         int_x86_ssse3_phsub_d_128>;
2768 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2769                                         int_x86_ssse3_phsub_sw,
2770                                         int_x86_ssse3_phsub_sw_128>;
2771 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2772                                         int_x86_ssse3_pmadd_ub_sw,
2773                                         int_x86_ssse3_pmadd_ub_sw_128>;
2774 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2775                                         int_x86_ssse3_pmul_hr_sw,
2776                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2777
2778 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2779                                         int_x86_ssse3_pshuf_b,
2780                                         int_x86_ssse3_pshuf_b_128>;
2781 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2782                                         int_x86_ssse3_psign_b,
2783                                         int_x86_ssse3_psign_b_128>;
2784 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2785                                         int_x86_ssse3_psign_w,
2786                                         int_x86_ssse3_psign_w_128>;
2787 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2788                                         int_x86_ssse3_psign_d,
2789                                         int_x86_ssse3_psign_d_128>;
2790 }
2791
2792 // palignr patterns.
2793 let Constraints = "$src1 = $dst" in {
2794   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2795                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2796                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2797                            []>;
2798   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2799                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2800                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2801                            []>;
2802
2803   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2804                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2805                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2806                            []>, OpSize;
2807   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2808                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2809                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2810                            []>, OpSize;
2811 }
2812
2813 let AddedComplexity = 5 in {
2814
2815 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2816           (PALIGNR64rr VR64:$src2, VR64:$src1,
2817                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2818           Requires<[HasSSSE3]>;
2819 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2820           (PALIGNR64rr VR64:$src2, VR64:$src1,
2821                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2822           Requires<[HasSSSE3]>;
2823 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2824           (PALIGNR64rr VR64:$src2, VR64:$src1,
2825                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2826           Requires<[HasSSSE3]>;
2827 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2828           (PALIGNR64rr VR64:$src2, VR64:$src1,
2829                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2830           Requires<[HasSSSE3]>;
2831 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2832           (PALIGNR64rr VR64:$src2, VR64:$src1,
2833                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2834           Requires<[HasSSSE3]>;
2835
2836 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2837           (PALIGNR128rr VR128:$src2, VR128:$src1,
2838                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2839       Requires<[HasSSSE3]>;
2840 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2841           (PALIGNR128rr VR128:$src2, VR128:$src1,
2842                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2843       Requires<[HasSSSE3]>;
2844 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2845           (PALIGNR128rr VR128:$src2, VR128:$src1,
2846                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2847       Requires<[HasSSSE3]>;
2848 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2849           (PALIGNR128rr VR128:$src2, VR128:$src1,
2850                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2851       Requires<[HasSSSE3]>;
2852 }
2853
2854 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2855           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2856 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2857           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2858
2859 //===---------------------------------------------------------------------===//
2860 // Non-Instruction Patterns
2861 //===---------------------------------------------------------------------===//
2862
2863 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2864 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2865 // combine.
2866 // Since these loads aren't folded into the fextend, we have to match it
2867 // explicitly here.
2868 let Predicates = [HasSSE2] in
2869  def : Pat<(fextend (loadf32 addr:$src)),
2870            (CVTSS2SDrm addr:$src)>;
2871
2872 // bit_convert
2873 let Predicates = [HasSSE2] in {
2874   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2875   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2876   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2877   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2878   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2879   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2880   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2881   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2882   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2883   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2884   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2885   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2886   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2887   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2888   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2889   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2890   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2891   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2892   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2893   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2894   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2895   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2896   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2897   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2898   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2899   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2900   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2901   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2902   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2903   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2904 }
2905
2906 // Move scalar to XMM zero-extended
2907 // movd to XMM register zero-extends
2908 let AddedComplexity = 15 in {
2909 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2910 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2911           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
2912 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2913           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
2914 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2915           (MOVSSrr (v4f32 (V_SET0PS)),
2916                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
2917 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2918           (MOVSSrr (v4i32 (V_SET0PI)),
2919                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
2920 }
2921
2922 // Splat v2f64 / v2i64
2923 let AddedComplexity = 10 in {
2924 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2925           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2926 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2927           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2928 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2929           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2930 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2931           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2932 }
2933
2934 // Special unary SHUFPSrri case.
2935 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2936           (SHUFPSrri VR128:$src1, VR128:$src1,
2937                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
2938 let AddedComplexity = 5 in
2939 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2940           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2941       Requires<[HasSSE2]>;
2942 // Special unary SHUFPDrri case.
2943 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2944           (SHUFPDrri VR128:$src1, VR128:$src1,
2945                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2946       Requires<[HasSSE2]>;
2947 // Special unary SHUFPDrri case.
2948 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2949           (SHUFPDrri VR128:$src1, VR128:$src1,
2950                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2951       Requires<[HasSSE2]>;
2952 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2953 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2954           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2955       Requires<[HasSSE2]>;
2956
2957 // Special binary v4i32 shuffle cases with SHUFPS.
2958 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2959           (SHUFPSrri VR128:$src1, VR128:$src2,
2960                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2961            Requires<[HasSSE2]>;
2962 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2963           (SHUFPSrmi VR128:$src1, addr:$src2,
2964                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2965            Requires<[HasSSE2]>;
2966 // Special binary v2i64 shuffle cases using SHUFPDrri.
2967 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2968           (SHUFPDrri VR128:$src1, VR128:$src2,
2969                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2970           Requires<[HasSSE2]>;
2971
2972 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2973 let AddedComplexity = 15 in {
2974 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2975           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2976           Requires<[OptForSpeed, HasSSE2]>;
2977 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2978           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2979           Requires<[OptForSpeed, HasSSE2]>;
2980 }
2981 let AddedComplexity = 10 in {
2982 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2983           (UNPCKLPSrr VR128:$src, VR128:$src)>;
2984 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2985           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
2986 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2987           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
2988 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2989           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
2990 }
2991
2992 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2993 let AddedComplexity = 15 in {
2994 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2995           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2996           Requires<[OptForSpeed, HasSSE2]>;
2997 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2998           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2999           Requires<[OptForSpeed, HasSSE2]>;
3000 }
3001 let AddedComplexity = 10 in {
3002 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3003           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3004 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3005           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3006 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3007           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3008 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3009           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3010 }
3011
3012 let AddedComplexity = 20 in {
3013 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3014 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3015           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3016
3017 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3018 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3019           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3020
3021 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3022 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3023           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3024 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3025           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3026 }
3027
3028 let AddedComplexity = 20 in {
3029 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3030 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3031           (MOVLPSrm VR128:$src1, addr:$src2)>;
3032 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3033           (MOVLPDrm VR128:$src1, addr:$src2)>;
3034 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3035           (MOVLPSrm VR128:$src1, addr:$src2)>;
3036 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3037           (MOVLPDrm VR128:$src1, addr:$src2)>;
3038 }
3039
3040 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3041 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3042           (MOVLPSmr addr:$src1, VR128:$src2)>;
3043 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3044           (MOVLPDmr addr:$src1, VR128:$src2)>;
3045 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3046                  addr:$src1),
3047           (MOVLPSmr addr:$src1, VR128:$src2)>;
3048 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3049           (MOVLPDmr addr:$src1, VR128:$src2)>;
3050
3051 let AddedComplexity = 15 in {
3052 // Setting the lowest element in the vector.
3053 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3054           (MOVSSrr (v4i32 VR128:$src1),
3055                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3056 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3057           (MOVSDrr (v2i64 VR128:$src1),
3058                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3059
3060 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3061 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3062           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3063       Requires<[HasSSE2]>;
3064 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3065           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3066       Requires<[HasSSE2]>;
3067 }
3068
3069 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3070 // fall back to this for SSE1)
3071 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3072           (SHUFPSrri VR128:$src2, VR128:$src1,
3073                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3074
3075 // Set lowest element and zero upper elements.
3076 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3077           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3078
3079 // Some special case pandn patterns.
3080 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3081                   VR128:$src2)),
3082           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3083 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3084                   VR128:$src2)),
3085           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3086 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3087                   VR128:$src2)),
3088           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3089
3090 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3091                   (memop addr:$src2))),
3092           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3093 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3094                   (memop addr:$src2))),
3095           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3096 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3097                   (memop addr:$src2))),
3098           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3099
3100 // vector -> vector casts
3101 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3102           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3103 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3104           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3105 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3106           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3107 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3108           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3109
3110 // Use movaps / movups for SSE integer load / store (one byte shorter).
3111 def : Pat<(alignedloadv4i32 addr:$src),
3112           (MOVAPSrm addr:$src)>;
3113 def : Pat<(loadv4i32 addr:$src),
3114           (MOVUPSrm addr:$src)>;
3115 def : Pat<(alignedloadv2i64 addr:$src),
3116           (MOVAPSrm addr:$src)>;
3117 def : Pat<(loadv2i64 addr:$src),
3118           (MOVUPSrm addr:$src)>;
3119
3120 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3121           (MOVAPSmr addr:$dst, VR128:$src)>;
3122 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3123           (MOVAPSmr addr:$dst, VR128:$src)>;
3124 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3125           (MOVAPSmr addr:$dst, VR128:$src)>;
3126 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3127           (MOVAPSmr addr:$dst, VR128:$src)>;
3128 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3129           (MOVUPSmr addr:$dst, VR128:$src)>;
3130 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3131           (MOVUPSmr addr:$dst, VR128:$src)>;
3132 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3133           (MOVUPSmr addr:$dst, VR128:$src)>;
3134 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3135           (MOVUPSmr addr:$dst, VR128:$src)>;
3136
3137 //===----------------------------------------------------------------------===//
3138 // SSE4.1 Instructions
3139 //===----------------------------------------------------------------------===//
3140
3141 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3142                             string OpcodeStr,
3143                             Intrinsic V4F32Int,
3144                             Intrinsic V2F64Int> {
3145   // Intrinsic operation, reg.
3146   // Vector intrinsic operation, reg
3147   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3148                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3149                     !strconcat(OpcodeStr,
3150                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3151                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3152                     OpSize;
3153
3154   // Vector intrinsic operation, mem
3155   def PSm_Int : Ii8<opcps, MRMSrcMem,
3156                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3157                     !strconcat(OpcodeStr,
3158                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3159                     [(set VR128:$dst,
3160                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3161                     TA, OpSize,
3162                 Requires<[HasSSE41]>;
3163
3164   // Vector intrinsic operation, reg
3165   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3166                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3167                     !strconcat(OpcodeStr,
3168                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3169                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3170                     OpSize;
3171
3172   // Vector intrinsic operation, mem
3173   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3174                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3175                     !strconcat(OpcodeStr,
3176                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3177                     [(set VR128:$dst,
3178                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3179                     OpSize;
3180 }
3181
3182 let Constraints = "$src1 = $dst" in {
3183 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3184                             string OpcodeStr,
3185                             Intrinsic F32Int,
3186                             Intrinsic F64Int> {
3187   // Intrinsic operation, reg.
3188   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3189                     (outs VR128:$dst),
3190                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3191                     !strconcat(OpcodeStr,
3192                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3193                     [(set VR128:$dst,
3194                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3195                     OpSize;
3196
3197   // Intrinsic operation, mem.
3198   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3199                     (outs VR128:$dst),
3200                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3201                     !strconcat(OpcodeStr,
3202                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3203                     [(set VR128:$dst,
3204                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3205                     OpSize;
3206
3207   // Intrinsic operation, reg.
3208   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3209                     (outs VR128:$dst),
3210                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3211                     !strconcat(OpcodeStr,
3212                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3213                     [(set VR128:$dst,
3214                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3215                     OpSize;
3216
3217   // Intrinsic operation, mem.
3218   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3219                     (outs VR128:$dst),
3220                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3221                     !strconcat(OpcodeStr,
3222                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3223                     [(set VR128:$dst,
3224                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3225                     OpSize;
3226 }
3227 }
3228
3229 // FP round - roundss, roundps, roundsd, roundpd
3230 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3231                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3232 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3233                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3234
3235 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3236 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3237                                  Intrinsic IntId128> {
3238   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3239                     (ins VR128:$src),
3240                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3241                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3242   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3243                      (ins i128mem:$src),
3244                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3245                      [(set VR128:$dst,
3246                        (IntId128
3247                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3248 }
3249
3250 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3251                                          int_x86_sse41_phminposuw>;
3252
3253 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3254 let Constraints = "$src1 = $dst" in {
3255   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3256                                 Intrinsic IntId128, bit Commutable = 0> {
3257     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3258                    (ins VR128:$src1, VR128:$src2),
3259                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3260                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3261                    OpSize {
3262       let isCommutable = Commutable;
3263     }
3264     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3265                    (ins VR128:$src1, i128mem:$src2),
3266                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3267                    [(set VR128:$dst,
3268                      (IntId128 VR128:$src1,
3269                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3270   }
3271 }
3272
3273 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3274                                        int_x86_sse41_pcmpeqq, 1>;
3275 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3276                                        int_x86_sse41_packusdw, 0>;
3277 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3278                                        int_x86_sse41_pminsb, 1>;
3279 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3280                                        int_x86_sse41_pminsd, 1>;
3281 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3282                                        int_x86_sse41_pminud, 1>;
3283 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3284                                        int_x86_sse41_pminuw, 1>;
3285 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3286                                        int_x86_sse41_pmaxsb, 1>;
3287 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3288                                        int_x86_sse41_pmaxsd, 1>;
3289 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3290                                        int_x86_sse41_pmaxud, 1>;
3291 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3292                                        int_x86_sse41_pmaxuw, 1>;
3293
3294 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3295
3296 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3297           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3298 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3299           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3300
3301 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3302 let Constraints = "$src1 = $dst" in {
3303   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3304                                 SDNode OpNode, Intrinsic IntId128,
3305                                 bit Commutable = 0> {
3306     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3307                    (ins VR128:$src1, VR128:$src2),
3308                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3309                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3310                                                    VR128:$src2))]>, OpSize {
3311       let isCommutable = Commutable;
3312     }
3313     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3314                       (ins VR128:$src1, VR128:$src2),
3315                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3316                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3317                       OpSize {
3318       let isCommutable = Commutable;
3319     }
3320     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3321                    (ins VR128:$src1, i128mem:$src2),
3322                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3323                    [(set VR128:$dst,
3324                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3325     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3326                        (ins VR128:$src1, i128mem:$src2),
3327                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3328                        [(set VR128:$dst,
3329                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3330                        OpSize;
3331   }
3332 }
3333
3334 /// SS48I_binop_rm - Simple SSE41 binary operator.
3335 let Constraints = "$src1 = $dst" in {
3336 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3337                         ValueType OpVT, bit Commutable = 0> {
3338   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3339                                  (ins VR128:$src1, VR128:$src2),
3340                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3341                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3342                OpSize {
3343     let isCommutable = Commutable;
3344   }
3345   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3346                                  (ins VR128:$src1, i128mem:$src2),
3347                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3348                [(set VR128:$dst, (OpNode VR128:$src1,
3349                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3350                OpSize;
3351 }
3352 }
3353
3354 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3355
3356 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3357 let Constraints = "$src1 = $dst" in {
3358   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3359                                  Intrinsic IntId128, bit Commutable = 0> {
3360     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3361                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3362                     !strconcat(OpcodeStr,
3363                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3364                     [(set VR128:$dst,
3365                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3366                     OpSize {
3367       let isCommutable = Commutable;
3368     }
3369     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3370                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3371                     !strconcat(OpcodeStr,
3372                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3373                     [(set VR128:$dst,
3374                       (IntId128 VR128:$src1,
3375                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3376                     OpSize;
3377   }
3378 }
3379
3380 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3381                                         int_x86_sse41_blendps, 0>;
3382 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3383                                         int_x86_sse41_blendpd, 0>;
3384 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3385                                         int_x86_sse41_pblendw, 0>;
3386 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3387                                         int_x86_sse41_dpps, 1>;
3388 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3389                                         int_x86_sse41_dppd, 1>;
3390 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3391                                         int_x86_sse41_mpsadbw, 0>;
3392
3393
3394 /// SS41I_ternary_int - SSE 4.1 ternary operator
3395 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3396   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3397     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3398                     (ins VR128:$src1, VR128:$src2),
3399                     !strconcat(OpcodeStr,
3400                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3401                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3402                     OpSize;
3403
3404     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3405                     (ins VR128:$src1, i128mem:$src2),
3406                     !strconcat(OpcodeStr,
3407                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3408                     [(set VR128:$dst,
3409                       (IntId VR128:$src1,
3410                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3411   }
3412 }
3413
3414 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3415 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3416 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3417
3418
3419 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3420   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3421                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3422                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3423
3424   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3425                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3426        [(set VR128:$dst,
3427          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3428        OpSize;
3429 }
3430
3431 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3432 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3433 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3434 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3435 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3436 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3437
3438 // Common patterns involving scalar load.
3439 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3440           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3441 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3442           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3443
3444 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3445           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3446 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3447           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3448
3449 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3450           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3451 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3452           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3453
3454 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3455           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3456 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3457           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3458
3459 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3460           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3461 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3462           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3463
3464 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3465           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3466 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3467           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3468
3469
3470 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3471   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3472                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3473                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3474
3475   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3476                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3477        [(set VR128:$dst,
3478          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3479           OpSize;
3480 }
3481
3482 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3483 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3484 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3485 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3486
3487 // Common patterns involving scalar load
3488 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3489           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3490 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3491           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3492
3493 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3494           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3495 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3496           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3497
3498
3499 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3500   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3501                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3502                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3503
3504   // Expecting a i16 load any extended to i32 value.
3505   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3506                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3507                  [(set VR128:$dst, (IntId (bitconvert
3508                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3509                  OpSize;
3510 }
3511
3512 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3513 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3514
3515 // Common patterns involving scalar load
3516 def : Pat<(int_x86_sse41_pmovsxbq
3517             (bitconvert (v4i32 (X86vzmovl
3518                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3519           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3520
3521 def : Pat<(int_x86_sse41_pmovzxbq
3522             (bitconvert (v4i32 (X86vzmovl
3523                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3524           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3525
3526
3527 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3528 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3529   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3530                  (ins VR128:$src1, i32i8imm:$src2),
3531                  !strconcat(OpcodeStr,
3532                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3533                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3534                  OpSize;
3535   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3536                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3537                  !strconcat(OpcodeStr,
3538                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3539                  []>, OpSize;
3540 // FIXME:
3541 // There's an AssertZext in the way of writing the store pattern
3542 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3543 }
3544
3545 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3546
3547
3548 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3549 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3550   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3551                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3552                  !strconcat(OpcodeStr,
3553                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3554                  []>, OpSize;
3555 // FIXME:
3556 // There's an AssertZext in the way of writing the store pattern
3557 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3558 }
3559
3560 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3561
3562
3563 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3564 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3565   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3566                  (ins VR128:$src1, i32i8imm:$src2),
3567                  !strconcat(OpcodeStr,
3568                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3569                  [(set GR32:$dst,
3570                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3571   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3572                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3573                  !strconcat(OpcodeStr,
3574                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3575                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3576                           addr:$dst)]>, OpSize;
3577 }
3578
3579 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3580
3581
3582 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3583 /// destination
3584 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3585   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3586                  (ins VR128:$src1, i32i8imm:$src2),
3587                  !strconcat(OpcodeStr,
3588                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3589                  [(set GR32:$dst,
3590                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3591            OpSize;
3592   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3593                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3594                  !strconcat(OpcodeStr,
3595                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3596                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3597                           addr:$dst)]>, OpSize;
3598 }
3599
3600 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3601
3602 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3603 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3604                                               imm:$src2))),
3605                  addr:$dst),
3606           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3607          Requires<[HasSSE41]>;
3608
3609 let Constraints = "$src1 = $dst" in {
3610   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3611     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3612                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3613                    !strconcat(OpcodeStr,
3614                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3615                    [(set VR128:$dst,
3616                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3617     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3618                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3619                    !strconcat(OpcodeStr,
3620                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3621                    [(set VR128:$dst,
3622                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3623                                 imm:$src3))]>, OpSize;
3624   }
3625 }
3626
3627 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3628
3629 let Constraints = "$src1 = $dst" in {
3630   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3631     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3632                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3633                    !strconcat(OpcodeStr,
3634                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3635                    [(set VR128:$dst,
3636                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3637                    OpSize;
3638     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3639                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3640                    !strconcat(OpcodeStr,
3641                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3642                    [(set VR128:$dst,
3643                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3644                                        imm:$src3)))]>, OpSize;
3645   }
3646 }
3647
3648 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3649
3650 // insertps has a few different modes, there's the first two here below which
3651 // are optimized inserts that won't zero arbitrary elements in the destination
3652 // vector. The next one matches the intrinsic and could zero arbitrary elements
3653 // in the target vector.
3654 let Constraints = "$src1 = $dst" in {
3655   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3656     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3657                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3658                    !strconcat(OpcodeStr,
3659                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3660                    [(set VR128:$dst,
3661                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3662       OpSize;
3663     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3664                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3665                    !strconcat(OpcodeStr,
3666                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3667                    [(set VR128:$dst,
3668                      (X86insrtps VR128:$src1,
3669                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3670                                  imm:$src3))]>, OpSize;
3671   }
3672 }
3673
3674 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3675
3676 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3677           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3678
3679 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3680 // the intel intrinsic that corresponds to this.
3681 let Defs = [EFLAGS] in {
3682 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3683                     "ptest \t{$src2, $src1|$src1, $src2}",
3684                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3685               OpSize;
3686 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3687                     "ptest \t{$src2, $src1|$src1, $src2}",
3688                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3689               OpSize;
3690 }
3691
3692 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3693                        "movntdqa\t{$src, $dst|$dst, $src}",
3694                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3695                        OpSize;
3696
3697
3698 //===----------------------------------------------------------------------===//
3699 // SSE4.2 Instructions
3700 //===----------------------------------------------------------------------===//
3701
3702 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3703 let Constraints = "$src1 = $dst" in {
3704   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3705                                 Intrinsic IntId128, bit Commutable = 0> {
3706     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3707                    (ins VR128:$src1, VR128:$src2),
3708                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3709                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3710                    OpSize {
3711       let isCommutable = Commutable;
3712     }
3713     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3714                    (ins VR128:$src1, i128mem:$src2),
3715                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3716                    [(set VR128:$dst,
3717                      (IntId128 VR128:$src1,
3718                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3719   }
3720 }
3721
3722 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3723
3724 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3725           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3726 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3727           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3728
3729 // crc intrinsic instruction
3730 // This set of instructions are only rm, the only difference is the size
3731 // of r and m.
3732 let Constraints = "$src1 = $dst" in {
3733   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3734                       (ins GR32:$src1, i8mem:$src2),
3735                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3736                        [(set GR32:$dst,
3737                          (int_x86_sse42_crc32_8 GR32:$src1,
3738                          (load addr:$src2)))]>;
3739   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3740                       (ins GR32:$src1, GR8:$src2),
3741                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3742                        [(set GR32:$dst,
3743                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3744   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3745                       (ins GR32:$src1, i16mem:$src2),
3746                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3747                        [(set GR32:$dst,
3748                          (int_x86_sse42_crc32_16 GR32:$src1,
3749                          (load addr:$src2)))]>,
3750                          OpSize;
3751   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3752                       (ins GR32:$src1, GR16:$src2),
3753                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3754                        [(set GR32:$dst,
3755                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3756                          OpSize;
3757   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3758                       (ins GR32:$src1, i32mem:$src2),
3759                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3760                        [(set GR32:$dst,
3761                          (int_x86_sse42_crc32_32 GR32:$src1,
3762                          (load addr:$src2)))]>;
3763   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3764                       (ins GR32:$src1, GR32:$src2),
3765                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3766                        [(set GR32:$dst,
3767                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3768   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3769                       (ins GR64:$src1, i8mem:$src2),
3770                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3771                        [(set GR64:$dst,
3772                          (int_x86_sse42_crc64_8 GR64:$src1,
3773                          (load addr:$src2)))]>,
3774                          REX_W;
3775   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3776                       (ins GR64:$src1, GR8:$src2),
3777                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3778                        [(set GR64:$dst,
3779                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3780                          REX_W;
3781   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3782                       (ins GR64:$src1, i64mem:$src2),
3783                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3784                        [(set GR64:$dst,
3785                          (int_x86_sse42_crc64_64 GR64:$src1,
3786                          (load addr:$src2)))]>,
3787                          REX_W;
3788   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3789                       (ins GR64:$src1, GR64:$src2),
3790                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3791                        [(set GR64:$dst,
3792                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3793                          REX_W;
3794 }
3795
3796 // String/text processing instructions.
3797 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3798 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3799   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3800   "#PCMPISTRM128rr PSEUDO!",
3801   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3802                                                 imm:$src3))]>, OpSize;
3803 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3804   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3805   "#PCMPISTRM128rm PSEUDO!",
3806   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3807                                                 imm:$src3))]>, OpSize;
3808 }
3809
3810 let Defs = [XMM0, EFLAGS] in {
3811 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3812   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3813    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3814 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3815   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3816   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3817 }
3818
3819 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3820 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3821   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3822   "#PCMPESTRM128rr PSEUDO!",
3823   [(set VR128:$dst,
3824         (int_x86_sse42_pcmpestrm128
3825          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3826
3827 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3828   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3829   "#PCMPESTRM128rm PSEUDO!",
3830   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3831                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3832   OpSize;
3833 }
3834
3835 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3836 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3837   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3838   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3839 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3840   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3841   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3842 }
3843
3844 let Defs = [ECX, EFLAGS] in {
3845   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3846     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3847       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3848       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3849       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3850        (implicit EFLAGS)]>, OpSize;
3851     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3852       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3853       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3854       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3855        (implicit EFLAGS)]>, OpSize;
3856   }
3857 }
3858
3859 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3860 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3861 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3862 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3863 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3864 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3865
3866 let Defs = [ECX, EFLAGS] in {
3867 let Uses = [EAX, EDX] in {
3868   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3869     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3870       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3871       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3872       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3873        (implicit EFLAGS)]>, OpSize;
3874     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3875       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3876        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3877        [(set ECX,
3878              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3879         (implicit EFLAGS)]>, OpSize;
3880   }
3881 }
3882 }
3883
3884 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3885 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3886 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3887 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3888 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3889 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
3890
3891 //===----------------------------------------------------------------------===//
3892 // AES-NI Instructions
3893 //===----------------------------------------------------------------------===//
3894
3895 let Constraints = "$src1 = $dst" in {
3896   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
3897                                 Intrinsic IntId128, bit Commutable = 0> {
3898     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
3899                    (ins VR128:$src1, VR128:$src2),
3900                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3901                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3902                    OpSize {
3903       let isCommutable = Commutable;
3904     }
3905     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
3906                    (ins VR128:$src1, i128mem:$src2),
3907                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3908                    [(set VR128:$dst,
3909                      (IntId128 VR128:$src1,
3910                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3911   }
3912 }
3913
3914 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
3915                        int_x86_aesni_aesenc>;
3916 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
3917                        int_x86_aesni_aesenclast>;
3918 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
3919                        int_x86_aesni_aesdec>;
3920 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
3921                        int_x86_aesni_aesdeclast>;
3922
3923 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
3924           (AESENCrr VR128:$src1, VR128:$src2)>;
3925 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
3926           (AESENCrm VR128:$src1, addr:$src2)>;
3927 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
3928           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3929 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
3930           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3931 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
3932           (AESDECrr VR128:$src1, VR128:$src2)>;
3933 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
3934           (AESDECrm VR128:$src1, addr:$src2)>;
3935 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
3936           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3937 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
3938           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3939
3940 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
3941   (ins VR128:$src1),
3942   "aesimc\t{$src1, $dst|$dst, $src1}",
3943   [(set VR128:$dst,
3944     (int_x86_aesni_aesimc VR128:$src1))]>,
3945   OpSize;
3946
3947 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
3948   (ins i128mem:$src1),
3949   "aesimc\t{$src1, $dst|$dst, $src1}",
3950   [(set VR128:$dst,
3951     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
3952   OpSize;
3953
3954 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
3955   (ins VR128:$src1, i8imm:$src2),
3956   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3957   [(set VR128:$dst,
3958     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
3959   OpSize;
3960 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
3961   (ins i128mem:$src1, i8imm:$src2),
3962   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3963   [(set VR128:$dst,
3964     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
3965                                     imm:$src2))]>,
3966   OpSize;