lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasSSE2] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1 in {
 283 let Predicates = [HasAVX] in {
 284 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 285                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 286 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 287                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 288 }
 289 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 290 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 291                    []>, VEX_4V;
 292 }
 293
 294 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 295   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 296   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 297   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 298   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 299 }
 300
 301 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 302 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 303 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 304 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 305           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 306
 307 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 308 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 309           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 310
 311 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 312 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 313           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 314
 315 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 316 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 317           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 318
 319 // We set canFoldAsLoad because this can be converted to a constant-pool
 320 // load of an all-ones value if folding it would be beneficial.
 321 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 322 // JIT implementation, it does not expand the instructions below like
 323 // X86MCInstLower does.
 324 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 325     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 326   let Predicates = [HasAVX] in
 327   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 328                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 329   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 330                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 331   let Predicates = [HasAVX2] in
 332   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 333                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 334 }
 335
 336
 337 //===----------------------------------------------------------------------===//
 338 // SSE 1 & 2 - Move FP Scalar Instructions
 339 //
 340 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 341 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 342 // is used instead. Register-to-register movss/movsd is not modeled as an
 343 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 344 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 345 //===----------------------------------------------------------------------===//
 346
 347 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 348       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 349       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 350
 351 // Loading from memory automatically zeroing upper bits.
 352 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 353                     PatFrag mem_pat, string OpcodeStr> :
 354       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 355          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 356                         [(set RC:$dst, (mem_pat addr:$src))]>;
 357
 358 // AVX
 359 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 360                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 361                 VEX_LIG;
 362 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 363                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 364                 VEX_LIG;
 365
 366 // For the disassembler
 367 let isCodeGenOnly = 1 in {
 368   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 369                         (ins VR128:$src1, FR32:$src2),
 370                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 371                         XS, VEX_4V, VEX_LIG;
 372   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 373                         (ins VR128:$src1, FR64:$src2),
 374                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 375                         XD, VEX_4V, VEX_LIG;
 376 }
 377
 378 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 379   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 380                  VEX_LIG;
 381   let AddedComplexity = 20 in
 382     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 383                    VEX_LIG;
 384 }
 385
 386 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 387                   "movss\t{$src, $dst|$dst, $src}",
 388                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 389 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 390                   "movsd\t{$src, $dst|$dst, $src}",
 391                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 392
 393 // SSE1 & 2
 394 let Constraints = "$src1 = $dst" in {
 395   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 396                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 397   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 398                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 399
 400   // For the disassembler
 401   let isCodeGenOnly = 1 in {
 402     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 403                          (ins VR128:$src1, FR32:$src2),
 404                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 405     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 406                          (ins VR128:$src1, FR64:$src2),
 407                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 408   }
 409 }
 410
 411 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 412   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 413
 414   let AddedComplexity = 20 in
 415     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 416 }
 417
 418 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 419                   "movss\t{$src, $dst|$dst, $src}",
 420                   [(store FR32:$src, addr:$dst)]>;
 421 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 422                   "movsd\t{$src, $dst|$dst, $src}",
 423                   [(store FR64:$src, addr:$dst)]>;
 424
 425 // Patterns
 426 let Predicates = [HasAVX] in {
 427   let AddedComplexity = 15 in {
 428   // Extract the low 32-bit value from one vector and insert it into another.
 429   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 430             (VMOVSSrr (v4f32 VR128:$src1),
 431                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 432   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 433             (VMOVSSrr (v4i32 VR128:$src1),
 434                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 435
 436   // Extract the low 64-bit value from one vector and insert it into another.
 437   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 438             (VMOVSDrr (v2f64 VR128:$src1),
 439                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 440   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 441             (VMOVSDrr (v2i64 VR128:$src1),
 442                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 443
 444   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 445   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 446             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 447   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 448             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 449
 450   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 451   // MOVS{S,D} to the lower bits.
 452   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 453             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 454   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 455             (VMOVSSrr (v4f32 (V_SET0)),
 456                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 457   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 458             (VMOVSSrr (v4i32 (V_SET0)),
 459                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 460   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 461             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 462
 463   // Move low f32 and clear high bits.
 464   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 465             (SUBREG_TO_REG (i32 0),
 466               (VMOVSSrr (v4f32 (V_SET0)),
 467                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 468   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 469             (SUBREG_TO_REG (i32 0),
 470               (VMOVSSrr (v4i32 (V_SET0)),
 471                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 472   }
 473
 474   let AddedComplexity = 20 in {
 475   // MOVSSrm zeros the high parts of the register; represent this
 476   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 477   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 478             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 479   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 480             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 481   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 482             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 483
 484   // MOVSDrm zeros the high parts of the register; represent this
 485   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 486   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 487             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 489             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 491             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 492   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 493             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 494   def : Pat<(v2f64 (X86vzload addr:$src)),
 495             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 496
 497   // Represent the same patterns above but in the form they appear for
 498   // 256-bit types
 499   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 500                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 501             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 502   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 503                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 504             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 505   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 506                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 507             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 508   }
 509   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 510                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 511             (SUBREG_TO_REG (i32 0),
 512                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 513                            sub_xmm)>;
 514   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 515                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 516             (SUBREG_TO_REG (i64 0),
 517                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 518                            sub_xmm)>;
 519   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 520                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 521             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 522
 523   // Move low f64 and clear high bits.
 524   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 525             (SUBREG_TO_REG (i32 0),
 526               (VMOVSDrr (v2f64 (V_SET0)),
 527                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 528
 529   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 530             (SUBREG_TO_REG (i32 0),
 531               (VMOVSDrr (v2i64 (V_SET0)),
 532                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 533
 534 // Extract and store.
 535   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 536                    addr:$dst),
 537             (VMOVSSmr addr:$dst,
 538                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 539   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 540                    addr:$dst),
 541             (VMOVSDmr addr:$dst,
 542                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 543
 544   // Shuffle with VMOVSS
 545   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 546             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 547   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 548             (VMOVSSrr (v4i32 VR128:$src1),
 549                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 550   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 551             (VMOVSSrr (v4f32 VR128:$src1),
 552                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 553
 554   // 256-bit variants
 555   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 556             (SUBREG_TO_REG (i32 0),
 557                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 558                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 559   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 560             (SUBREG_TO_REG (i32 0),
 561                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 562                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 563
 564   // Shuffle with VMOVSD
 565   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 566             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 567   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 568             (VMOVSDrr (v2i64 VR128:$src1),
 569                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 570   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 571             (VMOVSDrr (v2f64 VR128:$src1),
 572                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 573   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 574             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 575                                                    sub_sd))>;
 576   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 577             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 578                                                    sub_sd))>;
 579
 580   // 256-bit variants
 581   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 582             (SUBREG_TO_REG (i32 0),
 583                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 584                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 585   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 586             (SUBREG_TO_REG (i32 0),
 587                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 588                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 589
 590
 591   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 592   // is during lowering, where it's not possible to recognize the fold cause
 593   // it has two uses through a bitcast. One use disappears at isel time and the
 594   // fold opportunity reappears.
 595   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 596             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 597                                                    sub_sd))>;
 598   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 599             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 600                                                    sub_sd))>;
 601   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 602             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 603                                                    sub_sd))>;
 604   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 605             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 606                                                    sub_sd))>;
 607 }
 608
 609 let Predicates = [HasSSE1] in {
 610   let AddedComplexity = 15 in {
 611   // Extract the low 32-bit value from one vector and insert it into another.
 612   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 613             (MOVSSrr (v4f32 VR128:$src1),
 614                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 615   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 616             (MOVSSrr (v4i32 VR128:$src1),
 617                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 618
 619   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 620   // MOVSS to the lower bits.
 621   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 622             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 623   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 624             (MOVSSrr (v4f32 (V_SET0)),
 625                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 626   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 627             (MOVSSrr (v4i32 (V_SET0)),
 628                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 629   }
 630
 631   let AddedComplexity = 20 in {
 632   // MOVSSrm zeros the high parts of the register; represent this
 633   // with SUBREG_TO_REG.
 634   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 635             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 636   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 637             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 638   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 639             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 640   }
 641
 642   // Extract and store.
 643   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 644                    addr:$dst),
 645             (MOVSSmr addr:$dst,
 646                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 647
 648   // Shuffle with MOVSS
 649   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 650             (MOVSSrr VR128:$src1, FR32:$src2)>;
 651   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 652             (MOVSSrr (v4i32 VR128:$src1),
 653                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 654   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 655             (MOVSSrr (v4f32 VR128:$src1),
 656                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 657 }
 658
 659 let Predicates = [HasSSE2] in {
 660   let AddedComplexity = 15 in {
 661   // Extract the low 64-bit value from one vector and insert it into another.
 662   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 663             (MOVSDrr (v2f64 VR128:$src1),
 664                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 665   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 666             (MOVSDrr (v2i64 VR128:$src1),
 667                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 668
 669   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 670   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 671             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 672   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 673             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 674
 675   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 676   // MOVSD to the lower bits.
 677   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 678             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 679   }
 680
 681   let AddedComplexity = 20 in {
 682   // MOVSDrm zeros the high parts of the register; represent this
 683   // with SUBREG_TO_REG.
 684   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 685             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 686   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 687             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 688   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 689             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 690   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 691             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 692   def : Pat<(v2f64 (X86vzload addr:$src)),
 693             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 694   }
 695
 696   // Extract and store.
 697   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 698                    addr:$dst),
 699             (MOVSDmr addr:$dst,
 700                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 701
 702   // Shuffle with MOVSD
 703   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 704             (MOVSDrr VR128:$src1, FR64:$src2)>;
 705   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 706             (MOVSDrr (v2i64 VR128:$src1),
 707                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 708   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 709             (MOVSDrr (v2f64 VR128:$src1),
 710                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 711   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 712             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 713   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 714             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 715
 716   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 717   // is during lowering, where it's not possible to recognize the fold cause
 718   // it has two uses through a bitcast. One use disappears at isel time and the
 719   // fold opportunity reappears.
 720   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 721             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 722   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 723             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 724   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 725             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 726   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 727             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 728 }
 729
 730 //===----------------------------------------------------------------------===//
 731 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 732 //===----------------------------------------------------------------------===//
 733
 734 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 735                             X86MemOperand x86memop, PatFrag ld_frag,
 736                             string asm, Domain d,
 737                             bit IsReMaterializable = 1> {
 738 let neverHasSideEffects = 1 in
 739   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 740               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 741 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 742   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 743               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 744                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 745 }
 746
 747 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 748                               "movaps", SSEPackedSingle>, TB, VEX;
 749 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 750                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 751 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 752                               "movups", SSEPackedSingle>, TB, VEX;
 753 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 754                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 755
 756 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 757                               "movaps", SSEPackedSingle>, TB, VEX;
 758 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 759                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 760 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 761                               "movups", SSEPackedSingle>, TB, VEX;
 762 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 763                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 764 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 765                               "movaps", SSEPackedSingle>, TB;
 766 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 767                               "movapd", SSEPackedDouble>, TB, OpSize;
 768 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 769                               "movups", SSEPackedSingle>, TB;
 770 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 771                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 772
 773 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 774                    "movaps\t{$src, $dst|$dst, $src}",
 775                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 776 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 777                    "movapd\t{$src, $dst|$dst, $src}",
 778                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 779 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 780                    "movups\t{$src, $dst|$dst, $src}",
 781                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 782 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 783                    "movupd\t{$src, $dst|$dst, $src}",
 784                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 785 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 786                    "movaps\t{$src, $dst|$dst, $src}",
 787                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 788 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 789                    "movapd\t{$src, $dst|$dst, $src}",
 790                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 791 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 792                    "movups\t{$src, $dst|$dst, $src}",
 793                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 794 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 795                    "movupd\t{$src, $dst|$dst, $src}",
 796                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 797
 798 // For disassembler
 799 let isCodeGenOnly = 1 in {
 800   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 801                           (ins VR128:$src),
 802                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 803   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 804                            (ins VR128:$src),
 805                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 806   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 807                            (ins VR128:$src),
 808                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 809   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 810                            (ins VR128:$src),
 811                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 812   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 813                             (ins VR256:$src),
 814                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 815   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 816                             (ins VR256:$src),
 817                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 818   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 819                             (ins VR256:$src),
 820                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 821   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 822                             (ins VR256:$src),
 823                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 824 }
 825
 826 let Predicates = [HasAVX] in {
 827 def : Pat<(v8i32 (X86vzmovl
 828                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 829           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 830 def : Pat<(v4i64 (X86vzmovl
 831                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 832           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 833 def : Pat<(v8f32 (X86vzmovl
 834                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 835           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 836 def : Pat<(v4f64 (X86vzmovl
 837                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 838           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 839 }
 840
 841
 842 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 845
 846 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 847 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 848           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 849
 850 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movaps\t{$src, $dst|$dst, $src}",
 852                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 853 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 854                    "movapd\t{$src, $dst|$dst, $src}",
 855                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 856 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movups\t{$src, $dst|$dst, $src}",
 858                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 859 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 860                    "movupd\t{$src, $dst|$dst, $src}",
 861                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 862
 863 // For disassembler
 864 let isCodeGenOnly = 1 in {
 865   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 866                          "movaps\t{$src, $dst|$dst, $src}", []>;
 867   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 868                          "movapd\t{$src, $dst|$dst, $src}", []>;
 869   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 870                          "movups\t{$src, $dst|$dst, $src}", []>;
 871   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 872                          "movupd\t{$src, $dst|$dst, $src}", []>;
 873 }
 874
 875 let Predicates = [HasAVX] in {
 876   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 877             (VMOVUPSmr addr:$dst, VR128:$src)>;
 878   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 879             (VMOVUPDmr addr:$dst, VR128:$src)>;
 880 }
 881
 882 let Predicates = [HasSSE1] in
 883   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 884             (MOVUPSmr addr:$dst, VR128:$src)>;
 885 let Predicates = [HasSSE2] in
 886   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 887             (MOVUPDmr addr:$dst, VR128:$src)>;
 888
 889 // Use vmovaps/vmovups for AVX integer load/store.
 890 let Predicates = [HasAVX] in {
 891   // 128-bit load/store
 892   def : Pat<(alignedloadv4i32 addr:$src),
 893             (VMOVAPSrm addr:$src)>;
 894   def : Pat<(loadv4i32 addr:$src),
 895             (VMOVUPSrm addr:$src)>;
 896   def : Pat<(alignedloadv2i64 addr:$src),
 897             (VMOVAPSrm addr:$src)>;
 898   def : Pat<(loadv2i64 addr:$src),
 899             (VMOVUPSrm addr:$src)>;
 900
 901   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 902             (VMOVAPSmr addr:$dst, VR128:$src)>;
 903   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 904             (VMOVAPSmr addr:$dst, VR128:$src)>;
 905   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 906             (VMOVAPSmr addr:$dst, VR128:$src)>;
 907   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 908             (VMOVAPSmr addr:$dst, VR128:$src)>;
 909   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 910             (VMOVUPSmr addr:$dst, VR128:$src)>;
 911   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 912             (VMOVUPSmr addr:$dst, VR128:$src)>;
 913   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 914             (VMOVUPSmr addr:$dst, VR128:$src)>;
 915   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 916             (VMOVUPSmr addr:$dst, VR128:$src)>;
 917
 918   // 256-bit load/store
 919   def : Pat<(alignedloadv4i64 addr:$src),
 920             (VMOVAPSYrm addr:$src)>;
 921   def : Pat<(loadv4i64 addr:$src),
 922             (VMOVUPSYrm addr:$src)>;
 923   def : Pat<(alignedloadv8i32 addr:$src),
 924             (VMOVAPSYrm addr:$src)>;
 925   def : Pat<(loadv8i32 addr:$src),
 926             (VMOVUPSYrm addr:$src)>;
 927   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 928             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 929   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 930             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 931   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 932             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 933   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 934             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 935   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 936             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 937   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 938             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 939   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 940             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 941   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 942             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 943 }
 944
 945 // Use movaps / movups for SSE integer load / store (one byte shorter).
 946 // The instructions selected below are then converted to MOVDQA/MOVDQU
 947 // during the SSE domain pass.
 948 let Predicates = [HasSSE1] in {
 949   def : Pat<(alignedloadv4i32 addr:$src),
 950             (MOVAPSrm addr:$src)>;
 951   def : Pat<(loadv4i32 addr:$src),
 952             (MOVUPSrm addr:$src)>;
 953   def : Pat<(alignedloadv2i64 addr:$src),
 954             (MOVAPSrm addr:$src)>;
 955   def : Pat<(loadv2i64 addr:$src),
 956             (MOVUPSrm addr:$src)>;
 957
 958   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 959             (MOVAPSmr addr:$dst, VR128:$src)>;
 960   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 961             (MOVAPSmr addr:$dst, VR128:$src)>;
 962   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 963             (MOVAPSmr addr:$dst, VR128:$src)>;
 964   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 965             (MOVAPSmr addr:$dst, VR128:$src)>;
 966   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 967             (MOVUPSmr addr:$dst, VR128:$src)>;
 968   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 969             (MOVUPSmr addr:$dst, VR128:$src)>;
 970   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 971             (MOVUPSmr addr:$dst, VR128:$src)>;
 972   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 973             (MOVUPSmr addr:$dst, VR128:$src)>;
 974 }
 975
 976 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 977 // bits are disregarded. FIXME: Set encoding to pseudo!
 978 let neverHasSideEffects = 1 in {
 979 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 980                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 981 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 982                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 983 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 984                      "movaps\t{$src, $dst|$dst, $src}", []>;
 985 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 986                      "movapd\t{$src, $dst|$dst, $src}", []>;
 987 }
 988
 989 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 990 // bits are disregarded. FIXME: Set encoding to pseudo!
 991 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 992 let isCodeGenOnly = 1 in {
 993   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 994                          "movaps\t{$src, $dst|$dst, $src}",
 995                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 996   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 997                          "movapd\t{$src, $dst|$dst, $src}",
 998                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 999 }
1000 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1001                      "movaps\t{$src, $dst|$dst, $src}",
1002                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1003 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1004                      "movapd\t{$src, $dst|$dst, $src}",
1005                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1006 }
1007
1008 //===----------------------------------------------------------------------===//
1009 // SSE 1 & 2 - Move Low packed FP Instructions
1010 //===----------------------------------------------------------------------===//
1011
1012 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1013                                  PatFrag mov_frag, string base_opc,
1014                                  string asm_opr> {
1015   def PSrm : PI<opc, MRMSrcMem,
1016          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1017          !strconcat(base_opc, "s", asm_opr),
1018      [(set RC:$dst,
1019        (mov_frag RC:$src1,
1020               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1021               SSEPackedSingle>, TB;
1022
1023   def PDrm : PI<opc, MRMSrcMem,
1024          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1025          !strconcat(base_opc, "d", asm_opr),
1026      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1027                               (scalar_to_vector (loadf64 addr:$src2)))))],
1028               SSEPackedDouble>, TB, OpSize;
1029 }
1030
1031 let AddedComplexity = 20 in {
1032   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1033                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1034 }
1035 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1036   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1037                                    "\t{$src2, $dst|$dst, $src2}">;
1038 }
1039
1040 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1041                    "movlps\t{$src, $dst|$dst, $src}",
1042                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1043                                  (iPTR 0))), addr:$dst)]>, VEX;
1044 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1045                    "movlpd\t{$src, $dst|$dst, $src}",
1046                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1047                                  (iPTR 0))), addr:$dst)]>, VEX;
1048 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1049                    "movlps\t{$src, $dst|$dst, $src}",
1050                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1051                                  (iPTR 0))), addr:$dst)]>;
1052 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1053                    "movlpd\t{$src, $dst|$dst, $src}",
1054                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1055                                  (iPTR 0))), addr:$dst)]>;
1056
1057 let Predicates = [HasAVX] in {
1058   let AddedComplexity = 20 in {
1059     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1060     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1061               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1062     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1063               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1064     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1065     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1066               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1067     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1068               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1069   }
1070
1071   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1072   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1073             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1074   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1075                                  VR128:$src2)), addr:$src1),
1076             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1077
1078   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1079   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1080             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1081   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1082             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1083
1084   // Shuffle with VMOVLPS
1085   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1086             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1087   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1088             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1089   def : Pat<(X86Movlps VR128:$src1,
1090                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1091             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1092
1093   // Shuffle with VMOVLPD
1094   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1095             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1096   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1097             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1098   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1099                               (scalar_to_vector (loadf64 addr:$src2)))),
1100             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1101
1102   // Store patterns
1103   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1104                    addr:$src1),
1105             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1106   def : Pat<(store (v4i32 (X86Movlps
1107                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1108             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1109   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1110                    addr:$src1),
1111             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1112   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1113                    addr:$src1),
1114             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1115 }
1116
1117 let Predicates = [HasSSE1] in {
1118   let AddedComplexity = 20 in {
1119     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1120     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1121               (MOVLPSrm VR128:$src1, addr:$src2)>;
1122     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1123               (MOVLPSrm VR128:$src1, addr:$src2)>;
1124   }
1125
1126   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1127   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1128                                  (iPTR 0))), addr:$src1),
1129             (MOVLPSmr addr:$src1, VR128:$src2)>;
1130   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1131             (MOVLPSmr addr:$src1, VR128:$src2)>;
1132   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1133                                  VR128:$src2)), addr:$src1),
1134             (MOVLPSmr addr:$src1, VR128:$src2)>;
1135
1136   // Shuffle with MOVLPS
1137   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1138             (MOVLPSrm VR128:$src1, addr:$src2)>;
1139   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1140             (MOVLPSrm VR128:$src1, addr:$src2)>;
1141   def : Pat<(X86Movlps VR128:$src1,
1142                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1143             (MOVLPSrm VR128:$src1, addr:$src2)>;
1144   def : Pat<(X86Movlps VR128:$src1,
1145                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1146             (MOVLPSrm VR128:$src1, addr:$src2)>;
1147
1148   // Store patterns
1149   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1150                                       addr:$src1),
1151             (MOVLPSmr addr:$src1, VR128:$src2)>;
1152   def : Pat<(store (v4i32 (X86Movlps
1153                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1154                               addr:$src1),
1155             (MOVLPSmr addr:$src1, VR128:$src2)>;
1156 }
1157
1158 let Predicates = [HasSSE2] in {
1159   let AddedComplexity = 20 in {
1160     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1161     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1162               (MOVLPDrm VR128:$src1, addr:$src2)>;
1163     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1164               (MOVLPDrm VR128:$src1, addr:$src2)>;
1165   }
1166
1167   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1168   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1169             (MOVLPDmr addr:$src1, VR128:$src2)>;
1170   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172
1173   // Shuffle with MOVLPD
1174   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1175             (MOVLPDrm VR128:$src1, addr:$src2)>;
1176   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1177             (MOVLPDrm VR128:$src1, addr:$src2)>;
1178   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1179                               (scalar_to_vector (loadf64 addr:$src2)))),
1180             (MOVLPDrm VR128:$src1, addr:$src2)>;
1181
1182   // Store patterns
1183   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1184                            addr:$src1),
1185             (MOVLPDmr addr:$src1, VR128:$src2)>;
1186   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1187                            addr:$src1),
1188             (MOVLPDmr addr:$src1, VR128:$src2)>;
1189 }
1190
1191 //===----------------------------------------------------------------------===//
1192 // SSE 1 & 2 - Move Hi packed FP Instructions
1193 //===----------------------------------------------------------------------===//
1194
1195 let AddedComplexity = 20 in {
1196   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1197                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1198 }
1199 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1200   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1201                                    "\t{$src2, $dst|$dst, $src2}">;
1202 }
1203
1204 // v2f64 extract element 1 is always custom lowered to unpack high to low
1205 // and extract element 0 so the non-store version isn't too horrible.
1206 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1207                    "movhps\t{$src, $dst|$dst, $src}",
1208                    [(store (f64 (vector_extract
1209                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1210                                          (undef)), (iPTR 0))), addr:$dst)]>,
1211                    VEX;
1212 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1213                    "movhpd\t{$src, $dst|$dst, $src}",
1214                    [(store (f64 (vector_extract
1215                                  (v2f64 (unpckh VR128:$src, (undef))),
1216                                  (iPTR 0))), addr:$dst)]>,
1217                    VEX;
1218 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1219                    "movhps\t{$src, $dst|$dst, $src}",
1220                    [(store (f64 (vector_extract
1221                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1222                                          (undef)), (iPTR 0))), addr:$dst)]>;
1223 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1224                    "movhpd\t{$src, $dst|$dst, $src}",
1225                    [(store (f64 (vector_extract
1226                                  (v2f64 (unpckh VR128:$src, (undef))),
1227                                  (iPTR 0))), addr:$dst)]>;
1228
1229 let Predicates = [HasAVX] in {
1230   // VMOVHPS patterns
1231   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1232             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1233   def : Pat<(X86Movlhps VR128:$src1,
1234                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1235             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1236   def : Pat<(X86Movlhps VR128:$src1,
1237                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1238             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1239   def : Pat<(X86Movlhps VR128:$src1,
1240                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1241             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1242
1243   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1244   // is during lowering, where it's not possible to recognize the load fold
1245   // cause it has two uses through a bitcast. One use disappears at isel time
1246   // and the fold opportunity reappears.
1247   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1248                       (scalar_to_vector (loadf64 addr:$src2)))),
1249             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1250
1251   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1252   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1253                       (scalar_to_vector (loadf64 addr:$src2)))),
1254             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1255
1256   // Store patterns
1257   def : Pat<(store (f64 (vector_extract
1258             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1259                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1260             (VMOVHPSmr addr:$dst, VR128:$src)>;
1261   def : Pat<(store (f64 (vector_extract
1262             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1263             (VMOVHPDmr addr:$dst, VR128:$src)>;
1264 }
1265
1266 let Predicates = [HasSSE1] in {
1267   // MOVHPS patterns
1268   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1269             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1270   def : Pat<(X86Movlhps VR128:$src1,
1271                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1272             (MOVHPSrm VR128:$src1, addr:$src2)>;
1273   def : Pat<(X86Movlhps VR128:$src1,
1274                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1275             (MOVHPSrm VR128:$src1, addr:$src2)>;
1276   def : Pat<(X86Movlhps VR128:$src1,
1277                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1278             (MOVHPSrm VR128:$src1, addr:$src2)>;
1279
1280   // Store patterns
1281   def : Pat<(store (f64 (vector_extract
1282             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1283                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1284             (MOVHPSmr addr:$dst, VR128:$src)>;
1285 }
1286
1287 let Predicates = [HasSSE2] in {
1288   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1289   // is during lowering, where it's not possible to recognize the load fold
1290   // cause it has two uses through a bitcast. One use disappears at isel time
1291   // and the fold opportunity reappears.
1292   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1293                       (scalar_to_vector (loadf64 addr:$src2)))),
1294             (MOVHPDrm VR128:$src1, addr:$src2)>;
1295
1296   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1297   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1298                       (scalar_to_vector (loadf64 addr:$src2)))),
1299             (MOVHPDrm VR128:$src1, addr:$src2)>;
1300
1301   // Store patterns
1302   def : Pat<(store (f64 (vector_extract
1303             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1304             (MOVHPDmr addr:$dst, VR128:$src)>;
1305 }
1306
1307 //===----------------------------------------------------------------------===//
1308 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1309 //===----------------------------------------------------------------------===//
1310
1311 let AddedComplexity = 20 in {
1312   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1317                       VEX_4V;
1318   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1319                                        (ins VR128:$src1, VR128:$src2),
1320                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1321                       [(set VR128:$dst,
1322                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1323                       VEX_4V;
1324 }
1325 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1326   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1327                                        (ins VR128:$src1, VR128:$src2),
1328                       "movlhps\t{$src2, $dst|$dst, $src2}",
1329                       [(set VR128:$dst,
1330                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1331   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1332                                        (ins VR128:$src1, VR128:$src2),
1333                       "movhlps\t{$src2, $dst|$dst, $src2}",
1334                       [(set VR128:$dst,
1335                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1336 }
1337
1338 let Predicates = [HasAVX] in {
1339   // MOVLHPS patterns
1340   let AddedComplexity = 20 in {
1341     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1342               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1343     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1344               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1345
1346     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1347     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1348               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1349   }
1350   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1351             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1352   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1353             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1354   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1355             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1356
1357   // MOVHLPS patterns
1358   let AddedComplexity = 20 in {
1359     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1360     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1361               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1362
1363     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1364     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1365               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1366     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1367               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1368   }
1369
1370   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1371             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1372   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1373             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1374 }
1375
1376 let Predicates = [HasSSE1] in {
1377   // MOVLHPS patterns
1378   let AddedComplexity = 20 in {
1379     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1380               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1381     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1382               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1383
1384     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1385     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1386               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1387   }
1388   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1389             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1390   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1391             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1392   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1393             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1394
1395   // MOVHLPS patterns
1396   let AddedComplexity = 20 in {
1397     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1398     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1399               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1400
1401     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1402     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1403               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1404     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1405               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1406   }
1407
1408   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1409             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1410   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1411             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1412 }
1413
1414 //===----------------------------------------------------------------------===//
1415 // SSE 1 & 2 - Conversion Instructions
1416 //===----------------------------------------------------------------------===//
1417
1418 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1419                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1420                      string asm> {
1421   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1422                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1423   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1424                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1425 }
1426
1427 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1428                           X86MemOperand x86memop, string asm> {
1429 let neverHasSideEffects = 1 in {
1430   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1431   let mayLoad = 1 in
1432   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1433 } // neverHasSideEffects = 1
1434 }
1435
1436 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1437                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1438                          string asm, Domain d> {
1439   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1440                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1441   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1442                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1443 }
1444
1445 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1446                           X86MemOperand x86memop, string asm> {
1447 let neverHasSideEffects = 1 in {
1448   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1449               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1450   let mayLoad = 1 in
1451   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1452               (ins DstRC:$src1, x86memop:$src),
1453               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1454 } // neverHasSideEffects = 1
1455 }
1456
1457 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1458                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1459                                 VEX_LIG;
1460 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1461                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1462                                 VEX_W, VEX_LIG;
1463 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1464                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1465                                 VEX_LIG;
1466 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1467                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1468                                 VEX, VEX_W, VEX_LIG;
1469
1470 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1471 // register, but the same isn't true when only using memory operands,
1472 // provide other assembly "l" and "q" forms to address this explicitly
1473 // where appropriate to do so.
1474 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1475                                   VEX_4V, VEX_LIG;
1476 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1477                                   VEX_4V, VEX_W, VEX_LIG;
1478 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1479                                   VEX_4V, VEX_LIG;
1480 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1481                                   VEX_4V, VEX_LIG;
1482 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1483                                   VEX_4V, VEX_W, VEX_LIG;
1484
1485 let Predicates = [HasAVX], AddedComplexity = 1 in {
1486   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1487             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1488   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1489             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1490   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1491             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1492   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1493             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1494
1495   def : Pat<(f32 (sint_to_fp GR32:$src)),
1496             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1497   def : Pat<(f32 (sint_to_fp GR64:$src)),
1498             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1499   def : Pat<(f64 (sint_to_fp GR32:$src)),
1500             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1501   def : Pat<(f64 (sint_to_fp GR64:$src)),
1502             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1503 }
1504
1505 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1506                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1507 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1508                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1509 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1510                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1511 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1512                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1513 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1514                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1515 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1516                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1517 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1518                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1519 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1520                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1521
1522 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1523 // and/or XMM operand(s).
1524
1525 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1526                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1527                          string asm> {
1528   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1529               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1530               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1531   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1532               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1533               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1534 }
1535
1536 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1537                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1538                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1539   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1540               !if(Is2Addr,
1541                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1542                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1543               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1544   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1545               (ins DstRC:$src1, x86memop:$src2),
1546               !if(Is2Addr,
1547                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1548                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1549               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1550 }
1551
1552 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1553                       f128mem, load, "cvtsd2si">, XD, VEX;
1554 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1555                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1556                       XD, VEX, VEX_W;
1557
1558 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1559 // Get rid of this hack or rename the intrinsics, there are several
1560 // intructions that only match with the intrinsic form, why create duplicates
1561 // to let them be recognized by the assembler?
1562 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1563                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1564 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1565                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1566                       VEX_LIG;
1567
1568 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1569                 f128mem, load, "cvtsd2si{l}">, XD;
1570 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1571                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1572
1573
1574 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1575           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1576 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1577           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1578           VEX_W;
1579 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1580           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1581 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1582           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1583           VEX_4V, VEX_W;
1584
1585 let Constraints = "$src1 = $dst" in {
1586   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1587                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1588                         "cvtsi2ss">, XS;
1589   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1590                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1591                         "cvtsi2ss{q}">, XS, REX_W;
1592   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1593                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1594                         "cvtsi2sd">, XD;
1595   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1596                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1597                         "cvtsi2sd">, XD, REX_W;
1598 }
1599
1600 /// SSE 1 Only
1601
1602 // Aliases for intrinsics
1603 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1604                                     f32mem, load, "cvttss2si">, XS, VEX;
1605 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1606                                     int_x86_sse_cvttss2si64, f32mem, load,
1607                                     "cvttss2si">, XS, VEX, VEX_W;
1608 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1609                                     f128mem, load, "cvttsd2si">, XD, VEX;
1610 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1611                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1612                                     "cvttsd2si">, XD, VEX, VEX_W;
1613 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1614                                     f32mem, load, "cvttss2si">, XS;
1615 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1616                                     int_x86_sse_cvttss2si64, f32mem, load,
1617                                     "cvttss2si{q}">, XS, REX_W;
1618 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1619                                     f128mem, load, "cvttsd2si">, XD;
1620 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1621                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1622                                     "cvttsd2si{q}">, XD, REX_W;
1623
1624 let Pattern = []<dag> in {
1625 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1626                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1627                                VEX, VEX_LIG;
1628 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1629                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1630                                VEX_W, VEX_LIG;
1631 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1632                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1633                                SSEPackedSingle>, TB, VEX;
1634 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1635                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1636                                SSEPackedSingle>, TB, VEX;
1637 }
1638
1639 let Pattern = []<dag> in {
1640 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1641                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1642 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1643                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1644 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1645                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1646                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1647 }
1648
1649 let Predicates = [HasAVX] in {
1650   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1651             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1652   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1653             (VCVTSS2SIrm addr:$src)>;
1654   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1655             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1656   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1657             (VCVTSS2SI64rm addr:$src)>;
1658 }
1659
1660 let Predicates = [HasSSE1] in {
1661   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1662             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1663   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1664             (CVTSS2SIrm addr:$src)>;
1665   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1666             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1667   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1668             (CVTSS2SI64rm addr:$src)>;
1669 }
1670
1671 /// SSE 2 Only
1672
1673 // Convert scalar double to scalar single
1674 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1675                        (ins FR64:$src1, FR64:$src2),
1676                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1677                       VEX_4V, VEX_LIG;
1678 let mayLoad = 1 in
1679 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1680                        (ins FR64:$src1, f64mem:$src2),
1681                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1682                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1683
1684 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1685           Requires<[HasAVX]>;
1686
1687 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1688                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1689                       [(set FR32:$dst, (fround FR64:$src))]>;
1690 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1691                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1692                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1693                   Requires<[HasSSE2, OptForSize]>;
1694
1695 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1696                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1697                       XS, VEX_4V;
1698 let Constraints = "$src1 = $dst" in
1699 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1700                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1701
1702 // Convert scalar single to scalar double
1703 // SSE2 instructions with XS prefix
1704 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1705                     (ins FR32:$src1, FR32:$src2),
1706                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1707                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1708 let mayLoad = 1 in
1709 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1710                     (ins FR32:$src1, f32mem:$src2),
1711                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1712                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1713
1714 let Predicates = [HasAVX] in {
1715   def : Pat<(f64 (fextend FR32:$src)),
1716             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1717   def : Pat<(fextend (loadf32 addr:$src)),
1718             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1719   def : Pat<(extloadf32 addr:$src),
1720             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1721 }
1722
1723 def : Pat<(extloadf32 addr:$src),
1724           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1725           Requires<[HasAVX, OptForSpeed]>;
1726
1727 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1728                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1729                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1730                  Requires<[HasSSE2]>;
1731 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1732                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1733                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1734                  Requires<[HasSSE2, OptForSize]>;
1735
1736 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1737 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1738 // combine.
1739 // Since these loads aren't folded into the fextend, we have to match it
1740 // explicitly here.
1741 def : Pat<(fextend (loadf32 addr:$src)),
1742           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1743 def : Pat<(extloadf32 addr:$src),
1744           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1745
1746 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1747                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1748                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1749                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1750                                        VR128:$src2))]>, XS, VEX_4V,
1751                     Requires<[HasAVX]>;
1752 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1753                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1754                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1755                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1756                                        (load addr:$src2)))]>, XS, VEX_4V,
1757                     Requires<[HasAVX]>;
1758 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1759 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1760                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1761                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1762                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1763                                        VR128:$src2))]>, XS,
1764                     Requires<[HasSSE2]>;
1765 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1766                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1767                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1768                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1769                                        (load addr:$src2)))]>, XS,
1770                     Requires<[HasSSE2]>;
1771 }
1772
1773 // Convert doubleword to packed single/double fp
1774 // SSE2 instructions without OpSize prefix
1775 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1776                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1777                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1778                      TB, VEX, Requires<[HasAVX]>;
1779 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1780                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1781                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1782                                         (bitconvert (memopv2i64 addr:$src))))]>,
1783                      TB, VEX, Requires<[HasAVX]>;
1784 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1785                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1786                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1787                      TB, Requires<[HasSSE2]>;
1788 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1789                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1790                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1791                                         (bitconvert (memopv2i64 addr:$src))))]>,
1792                      TB, Requires<[HasSSE2]>;
1793
1794 // FIXME: why the non-intrinsic version is described as SSE3?
1795 // SSE2 instructions with XS prefix
1796 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1797                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1798                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1799                      XS, VEX, Requires<[HasAVX]>;
1800 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1801                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1802                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1803                                         (bitconvert (memopv2i64 addr:$src))))]>,
1804                      XS, VEX, Requires<[HasAVX]>;
1805 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1806                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1807                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1808                      XS, Requires<[HasSSE2]>;
1809 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1810                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1811                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1812                                         (bitconvert (memopv2i64 addr:$src))))]>,
1813                      XS, Requires<[HasSSE2]>;
1814
1815
1816 // Convert packed single/double fp to doubleword
1817 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1819 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1820                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1821 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1822                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1823 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1824                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1825 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1826                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1827 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1829
1830 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1831                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1832                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1833                         VEX;
1834 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1835                          (ins f128mem:$src),
1836                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1837                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1838                                             (memop addr:$src)))]>, VEX;
1839 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1841                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1842 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1843                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1844                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1845                                             (memop addr:$src)))]>;
1846
1847 // SSE2 packed instructions with XD prefix
1848 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1849                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1850                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1851                      XD, VEX, Requires<[HasAVX]>;
1852 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1853                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1854                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1855                                           (memop addr:$src)))]>,
1856                      XD, VEX, Requires<[HasAVX]>;
1857 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1858                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1859                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1860                      XD, Requires<[HasSSE2]>;
1861 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1862                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1863                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1864                                           (memop addr:$src)))]>,
1865                      XD, Requires<[HasSSE2]>;
1866
1867
1868 // Convert with truncation packed single/double fp to doubleword
1869 // SSE2 packed instructions with XS prefix
1870 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1871                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1872                         [(set VR128:$dst,
1873                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1874 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1875                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1876                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1877                                            (memop addr:$src)))]>, VEX;
1878 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1879                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1880                          [(set VR256:$dst,
1881                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1882 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1883                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1884                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1885                                             (memopv8f32 addr:$src)))]>, VEX;
1886
1887 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1888                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1889                       [(set VR128:$dst,
1890                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1891 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1892                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1893                       [(set VR128:$dst,
1894                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1895
1896 let Predicates = [HasAVX] in {
1897   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1898             (Int_VCVTDQ2PSrr VR128:$src)>;
1899   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1900             (Int_VCVTDQ2PSrm addr:$src)>;
1901
1902   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1903             (VCVTTPS2DQrr VR128:$src)>;
1904   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1905             (VCVTTPS2DQrm addr:$src)>;
1906
1907   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1908             (VCVTDQ2PSYrr VR256:$src)>;
1909   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1910             (VCVTDQ2PSYrm addr:$src)>;
1911
1912   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1913             (VCVTTPS2DQYrr VR256:$src)>;
1914   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1915             (VCVTTPS2DQYrm addr:$src)>;
1916 }
1917
1918 let Predicates = [HasSSE2] in {
1919   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1920             (Int_CVTDQ2PSrr VR128:$src)>;
1921   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1922             (Int_CVTDQ2PSrm addr:$src)>;
1923
1924   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1925             (CVTTPS2DQrr VR128:$src)>;
1926   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1927             (CVTTPS2DQrm addr:$src)>;
1928 }
1929
1930 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1931                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1932                         [(set VR128:$dst,
1933                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1934 let isCodeGenOnly = 1 in
1935 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1936                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1937                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1938                                                (memop addr:$src)))]>, VEX;
1939 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1940                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1941                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1942 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1943                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1944                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1945                                         (memop addr:$src)))]>;
1946
1947 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1948 // register, but the same isn't true when using memory operands instead.
1949 // Provide other assembly rr and rm forms to address this explicitly.
1950 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1951                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1952
1953 // XMM only
1954 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1955                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1956 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1957                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1958
1959 // YMM only
1960 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1961                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1962 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1963                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1964
1965 // Convert packed single to packed double
1966 let Predicates = [HasAVX] in {
1967                   // SSE2 instructions without OpSize prefix
1968 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1969                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1970 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1971                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1972 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1973                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1974 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1975                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1976 }
1977 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1978                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1979 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1980                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1981
1982 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1983                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1984                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1985                      TB, VEX, Requires<[HasAVX]>;
1986 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1987                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1988                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1989                                           (load addr:$src)))]>,
1990                      TB, VEX, Requires<[HasAVX]>;
1991 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1992                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1993                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1994                      TB, Requires<[HasSSE2]>;
1995 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1996                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1997                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1998                                           (load addr:$src)))]>,
1999                      TB, Requires<[HasSSE2]>;
2000
2001 // Convert packed double to packed single
2002 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2003 // register, but the same isn't true when using memory operands instead.
2004 // Provide other assembly rr and rm forms to address this explicitly.
2005 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2006                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
2007 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2008                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
2009
2010 // XMM only
2011 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2012                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
2013 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2014                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
2015
2016 // YMM only
2017 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2018                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
2019 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2020                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
2021 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2022                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
2023 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2024                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
2025
2026
2027 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2028                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2029                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2030 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
2031                          (ins f128mem:$src),
2032                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2033                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2034                                             (memop addr:$src)))]>;
2035 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2036                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2037                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2038 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2039                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2040                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2041                                             (memop addr:$src)))]>;
2042
2043 // AVX 256-bit register conversion intrinsics
2044 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2045 // whenever possible to avoid declaring two versions of each one.
2046 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2047           (VCVTDQ2PSYrr VR256:$src)>;
2048 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2049           (VCVTDQ2PSYrm addr:$src)>;
2050
2051 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2052           (VCVTPD2PSYrr VR256:$src)>;
2053 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2054           (VCVTPD2PSYrm addr:$src)>;
2055
2056 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2057           (VCVTPS2DQYrr VR256:$src)>;
2058 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2059           (VCVTPS2DQYrm addr:$src)>;
2060
2061 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2062           (VCVTPS2PDYrr VR128:$src)>;
2063 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2064           (VCVTPS2PDYrm addr:$src)>;
2065
2066 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2067           (VCVTTPD2DQYrr VR256:$src)>;
2068 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2069           (VCVTTPD2DQYrm addr:$src)>;
2070
2071 // Match fround and fextend for 128/256-bit conversions
2072 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2073           (VCVTPD2PSYrr VR256:$src)>;
2074 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2075           (VCVTPD2PSYrm addr:$src)>;
2076
2077 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2078           (VCVTPS2PDYrr VR128:$src)>;
2079 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2080           (VCVTPS2PDYrm addr:$src)>;
2081
2082 //===----------------------------------------------------------------------===//
2083 // SSE 1 & 2 - Compare Instructions
2084 //===----------------------------------------------------------------------===//
2085
2086 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2087 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2088                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2089                             string asm, string asm_alt> {
2090   def rr : SIi8<0xC2, MRMSrcReg,
2091                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2092                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2093   def rm : SIi8<0xC2, MRMSrcMem,
2094                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2095                 [(set RC:$dst, (OpNode (VT RC:$src1),
2096                                          (ld_frag addr:$src2), imm:$cc))]>;
2097
2098   // Accept explicit immediate argument form instead of comparison code.
2099   let neverHasSideEffects = 1 in {
2100     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2101                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2102     let mayLoad = 1 in
2103     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2104                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2105   }
2106 }
2107
2108 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2109                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2110                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2111                  XS, VEX_4V, VEX_LIG;
2112 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2113                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2114                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2115                  XD, VEX_4V, VEX_LIG;
2116
2117 let Constraints = "$src1 = $dst" in {
2118   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2119                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2120                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2121                   XS;
2122   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2123                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2124                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2125                   XD;
2126 }
2127
2128 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2129                          Intrinsic Int, string asm> {
2130   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2131                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2132                         [(set VR128:$dst, (Int VR128:$src1,
2133                                                VR128:$src, imm:$cc))]>;
2134   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2135                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2136                         [(set VR128:$dst, (Int VR128:$src1,
2137                                                (load addr:$src), imm:$cc))]>;
2138 }
2139
2140 // Aliases to match intrinsics which expect XMM operand(s).
2141 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2142                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2143                      XS, VEX_4V;
2144 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2145                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2146                      XD, VEX_4V;
2147 let Constraints = "$src1 = $dst" in {
2148   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2149                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2150   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2151                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2152 }
2153
2154
2155 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2156 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2157                             ValueType vt, X86MemOperand x86memop,
2158                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2159   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2160                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2161                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2162   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2163                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2164                      [(set EFLAGS, (OpNode (vt RC:$src1),
2165                                            (ld_frag addr:$src2)))], d>;
2166 }
2167
2168 let Defs = [EFLAGS] in {
2169   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2170                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2171   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2172                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2173                                   VEX_LIG;
2174   let Pattern = []<dag> in {
2175     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2176                                     "comiss", SSEPackedSingle>, TB, VEX,
2177                                     VEX_LIG;
2178     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2179                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2180                                     VEX_LIG;
2181   }
2182
2183   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2184                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2185   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2186                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2187
2188   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2189                             load, "comiss", SSEPackedSingle>, TB, VEX;
2190   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2191                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2192   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2193                                   "ucomiss", SSEPackedSingle>, TB;
2194   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2195                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2196
2197   let Pattern = []<dag> in {
2198     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2199                                     "comiss", SSEPackedSingle>, TB;
2200     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2201                                     "comisd", SSEPackedDouble>, TB, OpSize;
2202   }
2203
2204   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2205                               load, "ucomiss", SSEPackedSingle>, TB;
2206   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2207                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2208
2209   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2210                                   "comiss", SSEPackedSingle>, TB;
2211   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2212                                   "comisd", SSEPackedDouble>, TB, OpSize;
2213 } // Defs = [EFLAGS]
2214
2215 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2216 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2217                             Intrinsic Int, string asm, string asm_alt,
2218                             Domain d> {
2219   let isAsmParserOnly = 1 in {
2220     def rri : PIi8<0xC2, MRMSrcReg,
2221                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2222                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2223     def rmi : PIi8<0xC2, MRMSrcMem,
2224                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2225                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2226   }
2227
2228   // Accept explicit immediate argument form instead of comparison code.
2229   def rri_alt : PIi8<0xC2, MRMSrcReg,
2230              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2231              asm_alt, [], d>;
2232   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2233              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2234              asm_alt, [], d>;
2235 }
2236
2237 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2238                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2239                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2240                SSEPackedSingle>, TB, VEX_4V;
2241 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2242                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2243                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2244                SSEPackedDouble>, TB, OpSize, VEX_4V;
2245 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2246                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2247                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2248                SSEPackedSingle>, TB, VEX_4V;
2249 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2250                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2251                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2252                SSEPackedDouble>, TB, OpSize, VEX_4V;
2253 let Constraints = "$src1 = $dst" in {
2254   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2255                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2256                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2257                  SSEPackedSingle>, TB;
2258   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2259                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2260                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2261                  SSEPackedDouble>, TB, OpSize;
2262 }
2263
2264 let Predicates = [HasAVX] in {
2265 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2266           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2267 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2268           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2269 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2270           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2271 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2272           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2273
2274 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2275           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2276 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2277           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2278 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2279           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2280 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2281           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2282 }
2283
2284 let Predicates = [HasSSE1] in {
2285 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2286           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2287 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2288           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2289 }
2290
2291 let Predicates = [HasSSE2] in {
2292 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2293           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2294 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2295           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2296 }
2297
2298 //===----------------------------------------------------------------------===//
2299 // SSE 1 & 2 - Shuffle Instructions
2300 //===----------------------------------------------------------------------===//
2301
2302 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2303 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2304                          ValueType vt, string asm, PatFrag mem_frag,
2305                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2306   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2307                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2308                    [(set RC:$dst, (vt (shufp:$src3
2309                             RC:$src1, (mem_frag addr:$src2))))], d>;
2310   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2311     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2312                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2313                    [(set RC:$dst,
2314                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2315 }
2316
2317 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2318            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2319            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2320 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2321            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2322            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2323 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2324            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2325            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2326 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2327            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2328            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2329
2330 let Constraints = "$src1 = $dst" in {
2331   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2332                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2333                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2334                     TB;
2335   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2336                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2337                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2338                     TB, OpSize;
2339 }
2340
2341 let Predicates = [HasAVX] in {
2342   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2343                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2344             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2345   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2346             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2347   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2348                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2349             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2350   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2351             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2352   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2353   // fall back to this for SSE1)
2354   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2355             (VSHUFPSrri VR128:$src2, VR128:$src1,
2356                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2357   // Special unary SHUFPSrri case.
2358   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2359             (VSHUFPSrri VR128:$src1, VR128:$src1,
2360                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2361   // Special binary v4i32 shuffle cases with SHUFPS.
2362   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2363             (VSHUFPSrri VR128:$src1, VR128:$src2,
2364                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2365   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2366                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2367             (VSHUFPSrmi VR128:$src1, addr:$src2,
2368                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2369   // Special unary SHUFPDrri cases.
2370   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2371             (VSHUFPDrri VR128:$src1, VR128:$src1,
2372                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2373   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2374             (VSHUFPDrri VR128:$src1, VR128:$src1,
2375                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2376   // Special binary v2i64 shuffle cases using SHUFPDrri.
2377   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2378             (VSHUFPDrri VR128:$src1, VR128:$src2,
2379                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2380
2381   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2382                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2383             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2384   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2385                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2386             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2387   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2388             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2389   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2390             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2391
2392   // 256-bit patterns
2393   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2394             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2395   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2396                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2397             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2398
2399   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2400             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2401   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2402                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2403             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2404
2405   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2406             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2407   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2408                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2409             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2410
2411   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2412             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2413   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2414                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2415             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2416 }
2417
2418 let Predicates = [HasSSE1] in {
2419   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2420                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2421             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2422   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2423             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2424   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2425                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2426             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2427   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2428             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2429   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2430   // fall back to this for SSE1)
2431   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2432             (SHUFPSrri VR128:$src2, VR128:$src1,
2433                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2434   // Special unary SHUFPSrri case.
2435   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2436             (SHUFPSrri VR128:$src1, VR128:$src1,
2437                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2438 }
2439
2440 let Predicates = [HasSSE2] in {
2441   // Special binary v4i32 shuffle cases with SHUFPS.
2442   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2443             (SHUFPSrri VR128:$src1, VR128:$src2,
2444                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2445   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2446                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2447             (SHUFPSrmi VR128:$src1, addr:$src2,
2448                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2449   // Special unary SHUFPDrri cases.
2450   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2451             (SHUFPDrri VR128:$src1, VR128:$src1,
2452                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2453   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2454             (SHUFPDrri VR128:$src1, VR128:$src1,
2455                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2456   // Special binary v2i64 shuffle cases using SHUFPDrri.
2457   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2458             (SHUFPDrri VR128:$src1, VR128:$src2,
2459                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2460   // Generic SHUFPD patterns
2461   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2462                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2463             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2464   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2465                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2466             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2467   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2468             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2469   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2470             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2471 }
2472
2473 //===----------------------------------------------------------------------===//
2474 // SSE 1 & 2 - Unpack Instructions
2475 //===----------------------------------------------------------------------===//
2476
2477 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2478 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2479                                    PatFrag mem_frag, RegisterClass RC,
2480                                    X86MemOperand x86memop, string asm,
2481                                    Domain d> {
2482     def rr : PI<opc, MRMSrcReg,
2483                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2484                 asm, [(set RC:$dst,
2485                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2486     def rm : PI<opc, MRMSrcMem,
2487                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2488                 asm, [(set RC:$dst,
2489                            (vt (OpNode RC:$src1,
2490                                        (mem_frag addr:$src2))))], d>;
2491 }
2492
2493 let AddedComplexity = 10 in {
2494   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2495         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2496                        SSEPackedSingle>, TB, VEX_4V;
2497   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2498         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2499                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2500   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2501         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                        SSEPackedSingle>, TB, VEX_4V;
2503   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2504         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2505                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2506
2507   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2508         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2509                        SSEPackedSingle>, TB, VEX_4V;
2510   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2511         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2512                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2513   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2514         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2515                        SSEPackedSingle>, TB, VEX_4V;
2516   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2517         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2518                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2519
2520   let Constraints = "$src1 = $dst" in {
2521     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2522           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2523                          SSEPackedSingle>, TB;
2524     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2525           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2526                          SSEPackedDouble>, TB, OpSize;
2527     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2528           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2529                          SSEPackedSingle>, TB;
2530     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2531           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2532                          SSEPackedDouble>, TB, OpSize;
2533   } // Constraints = "$src1 = $dst"
2534 } // AddedComplexity
2535
2536 let Predicates = [HasAVX], AddedComplexity = 1 in {
2537   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2538             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2539   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2540             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2541   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2542             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2543   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2544             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2545
2546   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2547             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2548   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2549             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2550   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2551             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2552   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2553             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2554
2555   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2556             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2557   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2558             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2559   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2560             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2561   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2562             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2563
2564   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2565             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2566   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2567             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2568   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2569             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2570   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2571             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2572
2573   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2574   // problem is during lowering, where it's not possible to recognize the load
2575   // fold cause it has two uses through a bitcast. One use disappears at isel
2576   // time and the fold opportunity reappears.
2577   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2578             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2579   let AddedComplexity = 10 in
2580   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2581             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2582 }
2583
2584 let Predicates = [HasSSE1] in {
2585   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2586             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2587   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2588             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2589   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2590             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2591   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2592             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2593 }
2594
2595 let Predicates = [HasSSE2] in {
2596   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2597             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2598   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2599             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2600   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2601             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2602   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2603             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2604
2605   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2606   // problem is during lowering, where it's not possible to recognize the load
2607   // fold cause it has two uses through a bitcast. One use disappears at isel
2608   // time and the fold opportunity reappears.
2609   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2610             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2611
2612   let AddedComplexity = 10 in
2613   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2614             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2615 }
2616
2617 //===----------------------------------------------------------------------===//
2618 // SSE 1 & 2 - Extract Floating-Point Sign mask
2619 //===----------------------------------------------------------------------===//
2620
2621 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2622 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2623                                 Domain d> {
2624   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2625                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2626                      [(set GR32:$dst, (Int RC:$src))], d>;
2627   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2628                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2629 }
2630
2631 let Predicates = [HasAVX] in {
2632   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2633                                         "movmskps", SSEPackedSingle>, TB, VEX;
2634   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2635                                         "movmskpd", SSEPackedDouble>, TB,
2636                                         OpSize, VEX;
2637   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2638                                         "movmskps", SSEPackedSingle>, TB, VEX;
2639   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2640                                         "movmskpd", SSEPackedDouble>, TB,
2641                                         OpSize, VEX;
2642
2643   def : Pat<(i32 (X86fgetsign FR32:$src)),
2644             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2645                                           sub_ss))>;
2646   def : Pat<(i64 (X86fgetsign FR32:$src)),
2647             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2648                                           sub_ss))>;
2649   def : Pat<(i32 (X86fgetsign FR64:$src)),
2650             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2651                                           sub_sd))>;
2652   def : Pat<(i64 (X86fgetsign FR64:$src)),
2653             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2654                                           sub_sd))>;
2655
2656   // Assembler Only
2657   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2658              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2659   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2660              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2661              OpSize, VEX;
2662   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2663              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2664   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2665              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2666              OpSize, VEX;
2667 }
2668
2669 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2670                                      SSEPackedSingle>, TB;
2671 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2672                                      SSEPackedDouble>, TB, OpSize;
2673
2674 def : Pat<(i32 (X86fgetsign FR32:$src)),
2675           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2676                                        sub_ss))>, Requires<[HasSSE1]>;
2677 def : Pat<(i64 (X86fgetsign FR32:$src)),
2678           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2679                                        sub_ss))>, Requires<[HasSSE1]>;
2680 def : Pat<(i32 (X86fgetsign FR64:$src)),
2681           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2682                                        sub_sd))>, Requires<[HasSSE2]>;
2683 def : Pat<(i64 (X86fgetsign FR64:$src)),
2684           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2685                                        sub_sd))>, Requires<[HasSSE2]>;
2686
2687 //===---------------------------------------------------------------------===//
2688 // SSE2 - Packed Integer Logical Instructions
2689 //===---------------------------------------------------------------------===//
2690
2691 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2692
2693 /// PDI_binop_rm - Simple SSE2 binary operator.
2694 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2695                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2696                         X86MemOperand x86memop, bit IsCommutable = 0,
2697                         bit Is2Addr = 1> {
2698   let isCommutable = IsCommutable in
2699   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2700        (ins RC:$src1, RC:$src2),
2701        !if(Is2Addr,
2702            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2703            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2704        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2705   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2706        (ins RC:$src1, x86memop:$src2),
2707        !if(Is2Addr,
2708            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2709            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2710        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2711                                      (bitconvert (memop_frag addr:$src2)))))]>;
2712 }
2713 } // ExeDomain = SSEPackedInt
2714
2715 // These are ordered here for pattern ordering requirements with the fp versions
2716
2717 let Predicates = [HasAVX] in {
2718 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2719                           i128mem, 1, 0>, VEX_4V;
2720 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2721                           i128mem, 1, 0>, VEX_4V;
2722 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2723                           i128mem, 1, 0>, VEX_4V;
2724 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2725                           i128mem, 0, 0>, VEX_4V;
2726 }
2727
2728 let Constraints = "$src1 = $dst" in {
2729 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2730                          i128mem, 1>;
2731 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2732                          i128mem, 1>;
2733 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2734                          i128mem, 1>;
2735 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2736                           i128mem, 0>;
2737 } // Constraints = "$src1 = $dst"
2738
2739 let Predicates = [HasAVX2] in {
2740 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2741                            i256mem, 1, 0>, VEX_4V;
2742 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2743                            i256mem, 1, 0>, VEX_4V;
2744 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2745                            i256mem, 1, 0>, VEX_4V;
2746 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2747                             i256mem, 0, 0>, VEX_4V;
2748 }
2749
2750 //===----------------------------------------------------------------------===//
2751 // SSE 1 & 2 - Logical Instructions
2752 //===----------------------------------------------------------------------===//
2753
2754 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2755 ///
2756 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2757                                        SDNode OpNode> {
2758   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2759               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2760
2761   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2762         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2763
2764   let Constraints = "$src1 = $dst" in {
2765     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2766                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2767
2768     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2769                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2770   }
2771 }
2772
2773 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2774 let mayLoad = 0 in {
2775   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2776   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2777   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2778 }
2779
2780 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2781   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2782
2783 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2784 ///
2785 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2786                                    SDNode OpNode> {
2787   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2788   // are all promoted to v2i64, and the patterns are covered by the int
2789   // version. This is needed in SSE only, because v2i64 isn't supported on
2790   // SSE1, but only on SSE2.
2791   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2792        !strconcat(OpcodeStr, "ps"), f128mem, [],
2793        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2794                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2795
2796   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2797        !strconcat(OpcodeStr, "pd"), f128mem,
2798        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2799                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2800        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2801                                  (memopv2i64 addr:$src2)))], 0>,
2802                                                  TB, OpSize, VEX_4V;
2803   let Constraints = "$src1 = $dst" in {
2804     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2805          !strconcat(OpcodeStr, "ps"), f128mem,
2806          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2807          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2808                                    (memopv2i64 addr:$src2)))]>, TB;
2809
2810     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2811          !strconcat(OpcodeStr, "pd"), f128mem,
2812          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2813                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2814          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2815                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2816   }
2817 }
2818
2819 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2820 ///
2821 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2822                                      SDNode OpNode> {
2823     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2824           !strconcat(OpcodeStr, "ps"), f256mem,
2825           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2826           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2827                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2828
2829     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2830           !strconcat(OpcodeStr, "pd"), f256mem,
2831           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2832                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2833           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2834                                     (memopv4i64 addr:$src2)))], 0>,
2835                                     TB, OpSize, VEX_4V;
2836 }
2837
2838 // AVX 256-bit packed logical ops forms
2839 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2840 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2841 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2842 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2843
2844 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2845 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2846 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2847 let isCommutable = 0 in
2848   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2849
2850 //===----------------------------------------------------------------------===//
2851 // SSE 1 & 2 - Arithmetic Instructions
2852 //===----------------------------------------------------------------------===//
2853
2854 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2855 /// vector forms.
2856 ///
2857 /// In addition, we also have a special variant of the scalar form here to
2858 /// represent the associated intrinsic operation.  This form is unlike the
2859 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2860 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2861 ///
2862 /// These three forms can each be reg+reg or reg+mem.
2863 ///
2864
2865 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2866 /// classes below
2867 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2868                                   bit Is2Addr = 1> {
2869   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2870                             OpNode, FR32, f32mem, Is2Addr>, XS;
2871   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2872                             OpNode, FR64, f64mem, Is2Addr>, XD;
2873 }
2874
2875 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2876                                    bit Is2Addr = 1> {
2877   let mayLoad = 0 in {
2878   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2879               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2880   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2881               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2882   }
2883 }
2884
2885 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2886                                     SDNode OpNode> {
2887   let mayLoad = 0 in {
2888     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2889                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2890     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2891                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2892   }
2893 }
2894
2895 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2896                                       bit Is2Addr = 1> {
2897   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2898      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2899   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2900      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2901 }
2902
2903 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2904                                       bit Is2Addr = 1> {
2905   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2906      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2907                                               SSEPackedSingle, Is2Addr>, TB;
2908
2909   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2910      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2911                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2912 }
2913
2914 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2915   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2916      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2917       SSEPackedSingle, 0>, TB;
2918
2919   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2920      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2921       SSEPackedDouble, 0>, TB, OpSize;
2922 }
2923
2924 // Binary Arithmetic instructions
2925 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2926             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2927 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2928             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2929 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2930             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2931 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2932             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2933
2934 let isCommutable = 0 in {
2935   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2936               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2937   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2938               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2939   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2940               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2941   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2942               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2943   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2944               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2945   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2946               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2947               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2948               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2949   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2950               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2951   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2952               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2953               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2954               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2955 }
2956
2957 let Constraints = "$src1 = $dst" in {
2958   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2959              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2960              basic_sse12_fp_binop_s_int<0x58, "add">;
2961   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2962              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2963              basic_sse12_fp_binop_s_int<0x59, "mul">;
2964
2965   let isCommutable = 0 in {
2966     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2967                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2968                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2969     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2970                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2971                basic_sse12_fp_binop_s_int<0x5E, "div">;
2972     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2973                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2974                basic_sse12_fp_binop_s_int<0x5F, "max">,
2975                basic_sse12_fp_binop_p_int<0x5F, "max">;
2976     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2977                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2978                basic_sse12_fp_binop_s_int<0x5D, "min">,
2979                basic_sse12_fp_binop_p_int<0x5D, "min">;
2980   }
2981 }
2982
2983 /// Unop Arithmetic
2984 /// In addition, we also have a special variant of the scalar form here to
2985 /// represent the associated intrinsic operation.  This form is unlike the
2986 /// plain scalar form, in that it takes an entire vector (instead of a
2987 /// scalar) and leaves the top elements undefined.
2988 ///
2989 /// And, we have a special variant form for a full-vector intrinsic form.
2990
2991 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2992 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2993                           SDNode OpNode, Intrinsic F32Int> {
2994   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2995                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2996                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2997   // For scalar unary operations, fold a load into the operation
2998   // only in OptForSize mode. It eliminates an instruction, but it also
2999   // eliminates a whole-register clobber (the load), so it introduces a
3000   // partial register update condition.
3001   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3002                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3003                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
3004             Requires<[HasSSE1, OptForSize]>;
3005   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3006                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3007                     [(set VR128:$dst, (F32Int VR128:$src))]>;
3008   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3009                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3010                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
3011 }
3012
3013 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3014 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3015   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3016                 !strconcat(OpcodeStr,
3017                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3018   let mayLoad = 1 in
3019   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3020                 !strconcat(OpcodeStr,
3021                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3022   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3023                 (ins VR128:$src1, ssmem:$src2),
3024                 !strconcat(OpcodeStr,
3025                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3026 }
3027
3028 /// sse1_fp_unop_p - SSE1 unops in packed form.
3029 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3030   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3031               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3032               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
3033   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3034                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3035                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3036 }
3037
3038 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3039 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3040   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3041               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3042               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3043   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3044                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3045                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3046 }
3047
3048 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3049 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3050                               Intrinsic V4F32Int> {
3051   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3052                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3053                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3054   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3055                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3056                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3057 }
3058
3059 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3060 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3061                                 Intrinsic V4F32Int> {
3062   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3063                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3064                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3065   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3066                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3067                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3068 }
3069
3070 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3071 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3072                           SDNode OpNode, Intrinsic F64Int> {
3073   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3074                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3075                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3076   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3077   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3078                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3079                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3080             Requires<[HasSSE2, OptForSize]>;
3081   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3082                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3083                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3084   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3085                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3086                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3087 }
3088
3089 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3090 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3091   let neverHasSideEffects = 1 in {
3092   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3093                !strconcat(OpcodeStr,
3094                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3095   let mayLoad = 1 in
3096   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3097                !strconcat(OpcodeStr,
3098                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3099   }
3100   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3101                (ins VR128:$src1, sdmem:$src2),
3102                !strconcat(OpcodeStr,
3103                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3104 }
3105
3106 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3107 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3108                           SDNode OpNode> {
3109   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3110               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3111               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3112   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3113                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3114                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3115 }
3116
3117 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3118 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3119   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3120               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3121               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3122   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3123                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3124                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3125 }
3126
3127 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3128 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3129                               Intrinsic V2F64Int> {
3130   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3131                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3132                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3133   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3134                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3135                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3136 }
3137
3138 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3139 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3140                                 Intrinsic V2F64Int> {
3141   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3142                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3143                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3144   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3145                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3146                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3147 }
3148
3149 let Predicates = [HasAVX] in {
3150   // Square root.
3151   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3152                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3153
3154   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3155                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3156                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3157                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3158                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3159                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3160                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3161                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3162                 VEX;
3163
3164   // Reciprocal approximations. Note that these typically require refinement
3165   // in order to obtain suitable precision.
3166   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3167   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3168                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3169                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3170                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3171
3172   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3173   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3174                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3175                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3176                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3177 }
3178
3179 let AddedComplexity = 1 in {
3180 def : Pat<(f32 (fsqrt FR32:$src)),
3181           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3182 def : Pat<(f32 (fsqrt (load addr:$src))),
3183           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3184           Requires<[HasAVX, OptForSize]>;
3185 def : Pat<(f64 (fsqrt FR64:$src)),
3186           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3187 def : Pat<(f64 (fsqrt (load addr:$src))),
3188           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3189           Requires<[HasAVX, OptForSize]>;
3190
3191 def : Pat<(f32 (X86frsqrt FR32:$src)),
3192           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3193 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3194           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3195           Requires<[HasAVX, OptForSize]>;
3196
3197 def : Pat<(f32 (X86frcp FR32:$src)),
3198           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3199 def : Pat<(f32 (X86frcp (load addr:$src))),
3200           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3201           Requires<[HasAVX, OptForSize]>;
3202 }
3203
3204 let Predicates = [HasAVX], AddedComplexity = 1 in {
3205   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3206             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3207                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3208                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3209                 sub_ss)>;
3210   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3211             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3212
3213   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3214             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3215                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3216                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3217                 sub_sd)>;
3218   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3219             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3220
3221   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3222             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3223                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3224                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3225                 sub_ss)>;
3226   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3227             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3228
3229   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3230             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3231                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3232                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3233                 sub_ss)>;
3234   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3235             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3236 }
3237
3238 // Square root.
3239 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3240              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3241              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3242              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3243              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3244              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3245
3246 // Reciprocal approximations. Note that these typically require refinement
3247 // in order to obtain suitable precision.
3248 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3249              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3250              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3251 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3252              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3253              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3254
3255 // There is no f64 version of the reciprocal approximation instructions.
3256
3257 //===----------------------------------------------------------------------===//
3258 // SSE 1 & 2 - Non-temporal stores
3259 //===----------------------------------------------------------------------===//
3260
3261 let AddedComplexity = 400 in { // Prefer non-temporal versions
3262   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3263                        (ins f128mem:$dst, VR128:$src),
3264                        "movntps\t{$src, $dst|$dst, $src}",
3265                        [(alignednontemporalstore (v4f32 VR128:$src),
3266                                                  addr:$dst)]>, VEX;
3267   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3268                        (ins f128mem:$dst, VR128:$src),
3269                        "movntpd\t{$src, $dst|$dst, $src}",
3270                        [(alignednontemporalstore (v2f64 VR128:$src),
3271                                                  addr:$dst)]>, VEX;
3272
3273   let ExeDomain = SSEPackedInt in
3274   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3275                            (ins f128mem:$dst, VR128:$src),
3276                            "movntdq\t{$src, $dst|$dst, $src}",
3277                            [(alignednontemporalstore (v2i64 VR128:$src),
3278                                                      addr:$dst)]>, VEX;
3279
3280   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3281             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3282
3283   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3284                        (ins f256mem:$dst, VR256:$src),
3285                        "movntps\t{$src, $dst|$dst, $src}",
3286                        [(alignednontemporalstore (v8f32 VR256:$src),
3287                                                  addr:$dst)]>, VEX;
3288   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3289                        (ins f256mem:$dst, VR256:$src),
3290                        "movntpd\t{$src, $dst|$dst, $src}",
3291                        [(alignednontemporalstore (v4f64 VR256:$src),
3292                                                  addr:$dst)]>, VEX;
3293   let ExeDomain = SSEPackedInt in
3294   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3295                       (ins f256mem:$dst, VR256:$src),
3296                       "movntdq\t{$src, $dst|$dst, $src}",
3297                       [(alignednontemporalstore (v4i64 VR256:$src),
3298                                                 addr:$dst)]>, VEX;
3299 }
3300
3301 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3302           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3303 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3304           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3305 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3306           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3307
3308 let AddedComplexity = 400 in { // Prefer non-temporal versions
3309 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3310                     "movntps\t{$src, $dst|$dst, $src}",
3311                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3312 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3313                     "movntpd\t{$src, $dst|$dst, $src}",
3314                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3315
3316 let ExeDomain = SSEPackedInt in
3317 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3318                     "movntdq\t{$src, $dst|$dst, $src}",
3319                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3320
3321 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3322           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3323
3324 // There is no AVX form for instructions below this point
3325 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3326                  "movnti{l}\t{$src, $dst|$dst, $src}",
3327                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3328                TB, Requires<[HasSSE2]>;
3329 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3330                      "movnti{q}\t{$src, $dst|$dst, $src}",
3331                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3332                   TB, Requires<[HasSSE2]>;
3333 }
3334
3335 //===----------------------------------------------------------------------===//
3336 // SSE 1 & 2 - Prefetch and memory fence
3337 //===----------------------------------------------------------------------===//
3338
3339 // Prefetch intrinsic.
3340 let Predicates = [HasSSE1] in {
3341 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3342     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3343 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3344     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3345 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3346     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3347 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3348     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3349 }
3350
3351 // Flush cache
3352 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3353                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3354               TB, Requires<[HasSSE2]>;
3355
3356 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3357 // was introduced with SSE2, it's backward compatible.
3358 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3359
3360 // Load, store, and memory fence
3361 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3362                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3363 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3364                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3365 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3366                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3367
3368 def : Pat<(X86SFence), (SFENCE)>;
3369 def : Pat<(X86LFence), (LFENCE)>;
3370 def : Pat<(X86MFence), (MFENCE)>;
3371
3372 //===----------------------------------------------------------------------===//
3373 // SSE 1 & 2 - Load/Store XCSR register
3374 //===----------------------------------------------------------------------===//
3375
3376 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3377                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3378 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3379                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3380
3381 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3382                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3383 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3384                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3385
3386 //===---------------------------------------------------------------------===//
3387 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3388 //===---------------------------------------------------------------------===//
3389
3390 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3391
3392 let neverHasSideEffects = 1 in {
3393 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3394                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3395 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3396                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3397 }
3398 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3399                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3400 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3401                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3402
3403 // For Disassembler
3404 let isCodeGenOnly = 1 in {
3405 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3406                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3407 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3408                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3409 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3410                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3411 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3412                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3413 }
3414
3415 let canFoldAsLoad = 1, mayLoad = 1 in {
3416 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3417                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3418 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3419                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3420 let Predicates = [HasAVX] in {
3421   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3422                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3423   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3424                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3425 }
3426 }
3427
3428 let mayStore = 1 in {
3429 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3430                      (ins i128mem:$dst, VR128:$src),
3431                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3432 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3433                      (ins i256mem:$dst, VR256:$src),
3434                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3435 let Predicates = [HasAVX] in {
3436 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3437                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3438 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3439                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3440 }
3441 }
3442
3443 let neverHasSideEffects = 1 in
3444 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3445                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3446
3447 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3448                    "movdqu\t{$src, $dst|$dst, $src}",
3449                    []>, XS, Requires<[HasSSE2]>;
3450
3451 // For Disassembler
3452 let isCodeGenOnly = 1 in {
3453 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3454                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3455
3456 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3457                        "movdqu\t{$src, $dst|$dst, $src}",
3458                        []>, XS, Requires<[HasSSE2]>;
3459 }
3460
3461 let canFoldAsLoad = 1, mayLoad = 1 in {
3462 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3463                    "movdqa\t{$src, $dst|$dst, $src}",
3464                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3465 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3466                    "movdqu\t{$src, $dst|$dst, $src}",
3467                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3468                  XS, Requires<[HasSSE2]>;
3469 }
3470
3471 let mayStore = 1 in {
3472 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3473                    "movdqa\t{$src, $dst|$dst, $src}",
3474                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3475 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3476                    "movdqu\t{$src, $dst|$dst, $src}",
3477                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3478                  XS, Requires<[HasSSE2]>;
3479 }
3480
3481 // Intrinsic forms of MOVDQU load and store
3482 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3483                        "vmovdqu\t{$src, $dst|$dst, $src}",
3484                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3485                      XS, VEX, Requires<[HasAVX]>;
3486
3487 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3488                        "movdqu\t{$src, $dst|$dst, $src}",
3489                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3490                      XS, Requires<[HasSSE2]>;
3491
3492 } // ExeDomain = SSEPackedInt
3493
3494 let Predicates = [HasAVX] in {
3495   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3496   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3497             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3498 }
3499
3500 //===---------------------------------------------------------------------===//
3501 // SSE2 - Packed Integer Arithmetic Instructions
3502 //===---------------------------------------------------------------------===//
3503
3504 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3505
3506 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3507                             RegisterClass RC, PatFrag memop_frag,
3508                             X86MemOperand x86memop, bit IsCommutable = 0,
3509                             bit Is2Addr = 1> {
3510   let isCommutable = IsCommutable in
3511   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3512        (ins RC:$src1, RC:$src2),
3513        !if(Is2Addr,
3514            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3515            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3516        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3517   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3518        (ins RC:$src1, x86memop:$src2),
3519        !if(Is2Addr,
3520            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3521            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3522        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3523 }
3524
3525 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3526                              string OpcodeStr, Intrinsic IntId,
3527                              Intrinsic IntId2, RegisterClass RC,
3528                              bit Is2Addr = 1> {
3529   // src2 is always 128-bit
3530   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3531        (ins RC:$src1, VR128:$src2),
3532        !if(Is2Addr,
3533            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3534            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3535        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3536   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3537        (ins RC:$src1, i128mem:$src2),
3538        !if(Is2Addr,
3539            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3540            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3541        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3542   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3543        (ins RC:$src1, i32i8imm:$src2),
3544        !if(Is2Addr,
3545            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3546            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3547        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3548 }
3549
3550 } // ExeDomain = SSEPackedInt
3551
3552 // 128-bit Integer Arithmetic
3553
3554 let Predicates = [HasAVX] in {
3555 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3556                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3557 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3558                             i128mem, 1, 0>, VEX_4V;
3559 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3560                             i128mem, 1, 0>, VEX_4V;
3561 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3562                             i128mem, 1, 0>, VEX_4V;
3563 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3564                             i128mem, 1, 0>, VEX_4V;
3565 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3566                             i128mem, 0, 0>, VEX_4V;
3567 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3568                             i128mem, 0, 0>, VEX_4V;
3569 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3570                             i128mem, 0, 0>, VEX_4V;
3571 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3572                             i128mem, 0, 0>, VEX_4V;
3573
3574 // Intrinsic forms
3575 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3576                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3577 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3578                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3579 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3580                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3581 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3582                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3583 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3584                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3585 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3586                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3587 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3588                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3589 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3590                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3591 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3592                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3593 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3594                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3595 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3596                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3597 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3598                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3599 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3600                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3601 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3602                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3603 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3604                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3605 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3606                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3607 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3608                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3609 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3610                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3611 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3612                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3613 }
3614
3615 let Predicates = [HasAVX2] in {
3616 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3617                              i256mem, 1, 0>, VEX_4V;
3618 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3619                              i256mem, 1, 0>, VEX_4V;
3620 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3621                              i256mem, 1, 0>, VEX_4V;
3622 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3623                              i256mem, 1, 0>, VEX_4V;
3624 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3625                              i256mem, 1, 0>, VEX_4V;
3626 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3627                              i256mem, 0, 0>, VEX_4V;
3628 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3629                              i256mem, 0, 0>, VEX_4V;
3630 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3631                              i256mem, 0, 0>, VEX_4V;
3632 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3633                              i256mem, 0, 0>, VEX_4V;
3634
3635 // Intrinsic forms
3636 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3637                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3638 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3639                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3640 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3641                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3642 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3643                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3644 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3645                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3646 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3647                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3648 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3649                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3650 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3651                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3652 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3653                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3654 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3655                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3656 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3657                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3658 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3659                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3660 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3661                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3662 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3663                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3664 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3665                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3666 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3667                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3668 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3669                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3670 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3671                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3672 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3673                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3674 }
3675
3676 let Constraints = "$src1 = $dst" in {
3677 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3678                            i128mem, 1>;
3679 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3680                            i128mem, 1>;
3681 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3682                            i128mem, 1>;
3683 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3684                            i128mem, 1>;
3685 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3686                            i128mem, 1>;
3687 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3688                           i128mem>;
3689 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3690                           i128mem>;
3691 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3692                           i128mem>;
3693 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3694                           i128mem>;
3695
3696 // Intrinsic forms
3697 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3698                                 VR128, memopv2i64, i128mem>;
3699 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3700                                 VR128, memopv2i64, i128mem>;
3701 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3702                                 VR128, memopv2i64, i128mem>;
3703 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3704                                 VR128, memopv2i64, i128mem>;
3705 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3706                                 VR128, memopv2i64, i128mem, 1>;
3707 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3708                                 VR128, memopv2i64, i128mem, 1>;
3709 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3710                                 VR128, memopv2i64, i128mem, 1>;
3711 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3712                                 VR128, memopv2i64, i128mem, 1>;
3713 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3714                                 VR128, memopv2i64, i128mem, 1>;
3715 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3716                                 VR128, memopv2i64, i128mem, 1>;
3717 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3718                                 VR128, memopv2i64, i128mem, 1>;
3719 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3720                                 VR128, memopv2i64, i128mem, 1>;
3721 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3722                                 VR128, memopv2i64, i128mem, 1>;
3723 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3724                                 VR128, memopv2i64, i128mem, 1>;
3725 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3726                                 VR128, memopv2i64, i128mem, 1>;
3727 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3728                                 VR128, memopv2i64, i128mem, 1>;
3729 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3730                                 VR128, memopv2i64, i128mem, 1>;
3731 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3732                                 VR128, memopv2i64, i128mem, 1>;
3733 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3734                                 VR128, memopv2i64, i128mem, 1>;
3735
3736 } // Constraints = "$src1 = $dst"
3737
3738 //===---------------------------------------------------------------------===//
3739 // SSE2 - Packed Integer Logical Instructions
3740 //===---------------------------------------------------------------------===//
3741
3742 let Predicates = [HasAVX] in {
3743 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3744                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3745                                 VR128, 0>, VEX_4V;
3746 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3747                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3748                                 VR128, 0>, VEX_4V;
3749 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3750                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3751                                 VR128, 0>, VEX_4V;
3752
3753 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3754                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3755                                 VR128, 0>, VEX_4V;
3756 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3757                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3758                                 VR128, 0>, VEX_4V;
3759 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3760                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3761                                 VR128, 0>, VEX_4V;
3762
3763 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3764                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3765                                 VR128, 0>, VEX_4V;
3766 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3767                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3768                                 VR128, 0>, VEX_4V;
3769
3770 let ExeDomain = SSEPackedInt in {
3771   // 128-bit logical shifts.
3772   def VPSLLDQri : PDIi8<0x73, MRM7r,
3773                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3774                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3775                     [(set VR128:$dst,
3776                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3777                     VEX_4V;
3778   def VPSRLDQri : PDIi8<0x73, MRM3r,
3779                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3780                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3781                     [(set VR128:$dst,
3782                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3783                     VEX_4V;
3784   // PSRADQri doesn't exist in SSE[1-3].
3785 }
3786 } // Predicates = [HasAVX]
3787
3788 let Predicates = [HasAVX2] in {
3789 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3790                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3791                                  VR256, 0>, VEX_4V;
3792 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3793                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3794                                  VR256, 0>, VEX_4V;
3795 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3796                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3797                                  VR256, 0>, VEX_4V;
3798
3799 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3800                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3801                                  VR256, 0>, VEX_4V;
3802 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3803                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3804                                  VR256, 0>, VEX_4V;
3805 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3806                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3807                                  VR256, 0>, VEX_4V;
3808
3809 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3810                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3811                                  VR256, 0>, VEX_4V;
3812 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3813                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3814                                  VR256, 0>, VEX_4V;
3815
3816 let ExeDomain = SSEPackedInt in {
3817   // 256-bit logical shifts.
3818   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3819                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3820                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3821                     [(set VR256:$dst,
3822                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3823                     VEX_4V;
3824   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3825                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3826                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3827                     [(set VR256:$dst,
3828                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3829                     VEX_4V;
3830   // PSRADQYri doesn't exist in SSE[1-3].
3831 }
3832 } // Predicates = [HasAVX2]
3833
3834 let Constraints = "$src1 = $dst" in {
3835 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3836                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3837                                VR128>;
3838 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3839                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3840                                VR128>;
3841 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3842                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3843                                VR128>;
3844
3845 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3846                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3847                                VR128>;
3848 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3849                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3850                                VR128>;
3851 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3852                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3853                                VR128>;
3854
3855 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3856                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3857                                VR128>;
3858 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3859                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3860                                VR128>;
3861
3862 let ExeDomain = SSEPackedInt in {
3863   // 128-bit logical shifts.
3864   def PSLLDQri : PDIi8<0x73, MRM7r,
3865                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3866                        "pslldq\t{$src2, $dst|$dst, $src2}",
3867                        [(set VR128:$dst,
3868                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3869   def PSRLDQri : PDIi8<0x73, MRM3r,
3870                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3871                        "psrldq\t{$src2, $dst|$dst, $src2}",
3872                        [(set VR128:$dst,
3873                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3874   // PSRADQri doesn't exist in SSE[1-3].
3875 }
3876 } // Constraints = "$src1 = $dst"
3877
3878 let Predicates = [HasAVX] in {
3879   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3880             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3881   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3882             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3883   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3884             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3885
3886   // Shift up / down and insert zero's.
3887   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3888             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3889   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3890             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3891 }
3892
3893 let Predicates = [HasAVX2] in {
3894   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3895             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3896   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3897             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3898 }
3899
3900 let Predicates = [HasSSE2] in {
3901   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3902             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3903   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3904             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3905   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3906             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3907
3908   // Shift up / down and insert zero's.
3909   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3910             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3911   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3912             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3913 }
3914
3915 //===---------------------------------------------------------------------===//
3916 // SSE2 - Packed Integer Comparison Instructions
3917 //===---------------------------------------------------------------------===//
3918
3919 let Predicates = [HasAVX] in {
3920   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3921                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3922   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3923                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3924   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3925                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3926   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3927                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3928   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3929                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3930   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3931                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3932
3933   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3934             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3935   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3936                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3937             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3938   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3939             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3940   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3941                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3942             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3943   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3944             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3945   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3946                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3947             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3948
3949   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3950             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3951   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3952                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3953             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3954   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3955             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3956   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3957                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3958             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3959   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3960             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3961   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3962                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3963             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3964 }
3965
3966 let Predicates = [HasAVX2] in {
3967   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3968                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3969   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3970                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3971   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3972                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3973   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3974                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3975   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3976                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3977   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3978                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3979
3980   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3981             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3982   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3983                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3984             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3985   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3986             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3987   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3988                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3989             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3990   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3991             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3992   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3993                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3994             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3995
3996   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3997             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3998   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3999                     (bc_v32i8 (memopv4i64 addr:$src2)))),
4000             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
4001   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
4002             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
4003   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
4004                      (bc_v16i16 (memopv4i64 addr:$src2)))),
4005             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
4006   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
4007             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
4008   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
4009                     (bc_v8i32 (memopv4i64 addr:$src2)))),
4010             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
4011 }
4012
4013 let Constraints = "$src1 = $dst" in {
4014   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
4015                                    VR128, memopv2i64, i128mem, 1>;
4016   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
4017                                    VR128, memopv2i64, i128mem, 1>;
4018   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
4019                                    VR128, memopv2i64, i128mem, 1>;
4020   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
4021                                    VR128, memopv2i64, i128mem>;
4022   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
4023                                    VR128, memopv2i64, i128mem>;
4024   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
4025                                    VR128, memopv2i64, i128mem>;
4026 } // Constraints = "$src1 = $dst"
4027
4028 let Predicates = [HasSSE2] in {
4029   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
4030             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
4031   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
4032                     (bc_v16i8 (memopv2i64 addr:$src2)))),
4033             (PCMPEQBrm VR128:$src1, addr:$src2)>;
4034   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
4035             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
4036   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
4037                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4038             (PCMPEQWrm VR128:$src1, addr:$src2)>;
4039   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
4040             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
4041   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
4042                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4043             (PCMPEQDrm VR128:$src1, addr:$src2)>;
4044
4045   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
4046             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
4047   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
4048              (bc_v16i8 (memopv2i64 addr:$src2)))),
4049             (PCMPGTBrm VR128:$src1, addr:$src2)>;
4050   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
4051             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
4052   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
4053                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4054             (PCMPGTWrm VR128:$src1, addr:$src2)>;
4055   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
4056             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
4057   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
4058                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4059             (PCMPGTDrm VR128:$src1, addr:$src2)>;
4060 }
4061
4062 //===---------------------------------------------------------------------===//
4063 // SSE2 - Packed Integer Pack Instructions
4064 //===---------------------------------------------------------------------===//
4065
4066 let Predicates = [HasAVX] in {
4067 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4068                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4069 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4070                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4071 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4072                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4073 }
4074
4075 let Predicates = [HasAVX2] in {
4076 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4077                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4078 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4079                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4080 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4081                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4082 }
4083
4084 let Constraints = "$src1 = $dst" in {
4085 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4086                                  VR128, memopv2i64, i128mem>;
4087 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4088                                  VR128, memopv2i64, i128mem>;
4089 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4090                                  VR128, memopv2i64, i128mem>;
4091 } // Constraints = "$src1 = $dst"
4092
4093 //===---------------------------------------------------------------------===//
4094 // SSE2 - Packed Integer Shuffle Instructions
4095 //===---------------------------------------------------------------------===//
4096
4097 let ExeDomain = SSEPackedInt in {
4098 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4099                          PatFrag bc_frag> {
4100 def ri : Ii8<0x70, MRMSrcReg,
4101               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4102               !strconcat(OpcodeStr,
4103                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4104               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4105                                                       (undef))))]>;
4106 def mi : Ii8<0x70, MRMSrcMem,
4107               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4108               !strconcat(OpcodeStr,
4109                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4110               [(set VR128:$dst, (vt (pshuf_frag:$src2
4111                                       (bc_frag (memopv2i64 addr:$src1)),
4112                                       (undef))))]>;
4113 }
4114
4115 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4116                            PatFrag bc_frag> {
4117 def Yri : Ii8<0x70, MRMSrcReg,
4118               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4119               !strconcat(OpcodeStr,
4120                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4121               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4122                                                       (undef))))]>;
4123 def Ymi : Ii8<0x70, MRMSrcMem,
4124               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4125               !strconcat(OpcodeStr,
4126                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4127               [(set VR256:$dst, (vt (pshuf_frag:$src2
4128                                       (bc_frag (memopv4i64 addr:$src1)),
4129                                       (undef))))]>;
4130 }
4131 } // ExeDomain = SSEPackedInt
4132
4133 let Predicates = [HasAVX] in {
4134   let AddedComplexity = 5 in
4135   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4136                                VEX;
4137
4138   // SSE2 with ImmT == Imm8 and XS prefix.
4139   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4140                                VEX;
4141
4142   // SSE2 with ImmT == Imm8 and XD prefix.
4143   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4144                                VEX;
4145
4146   let AddedComplexity = 5 in
4147   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4148             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4149   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4150   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4151             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4152
4153   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4154                                    (i8 imm:$imm))),
4155             (VPSHUFDmi addr:$src1, imm:$imm)>;
4156   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4157                                    (i8 imm:$imm))),
4158             (VPSHUFDmi addr:$src1, imm:$imm)>;
4159   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4160             (VPSHUFDri VR128:$src1, imm:$imm)>;
4161   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4162             (VPSHUFDri VR128:$src1, imm:$imm)>;
4163   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4164             (VPSHUFHWri VR128:$src, imm:$imm)>;
4165   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4166                                (i8 imm:$imm))),
4167             (VPSHUFHWmi addr:$src, imm:$imm)>;
4168   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4169             (VPSHUFLWri VR128:$src, imm:$imm)>;
4170   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4171                                (i8 imm:$imm))),
4172             (VPSHUFLWmi addr:$src, imm:$imm)>;
4173 }
4174
4175 let Predicates = [HasAVX2] in {
4176   let AddedComplexity = 5 in
4177   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4178                                  OpSize, VEX;
4179
4180   // SSE2 with ImmT == Imm8 and XS prefix.
4181   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4182                                   VEX;
4183
4184   // SSE2 with ImmT == Imm8 and XD prefix.
4185   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4186                                   VEX;
4187 }
4188
4189 let Predicates = [HasSSE2] in {
4190   let AddedComplexity = 5 in
4191   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4192
4193   // SSE2 with ImmT == Imm8 and XS prefix.
4194   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4195
4196   // SSE2 with ImmT == Imm8 and XD prefix.
4197   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4198
4199   let AddedComplexity = 5 in
4200   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4201             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4202   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4203   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4204             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4205
4206   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4207                                    (i8 imm:$imm))),
4208             (PSHUFDmi addr:$src1, imm:$imm)>;
4209   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4210                                    (i8 imm:$imm))),
4211             (PSHUFDmi addr:$src1, imm:$imm)>;
4212   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4213             (PSHUFDri VR128:$src1, imm:$imm)>;
4214   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4215             (PSHUFDri VR128:$src1, imm:$imm)>;
4216   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4217             (PSHUFHWri VR128:$src, imm:$imm)>;
4218   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4219                                (i8 imm:$imm))),
4220             (PSHUFHWmi addr:$src, imm:$imm)>;
4221   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4222             (PSHUFLWri VR128:$src, imm:$imm)>;
4223   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4224                                (i8 imm:$imm))),
4225             (PSHUFLWmi addr:$src, imm:$imm)>;
4226 }
4227
4228 //===---------------------------------------------------------------------===//
4229 // SSE2 - Packed Integer Unpack Instructions
4230 //===---------------------------------------------------------------------===//
4231
4232 let ExeDomain = SSEPackedInt in {
4233 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4234                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4235   def rr : PDI<opc, MRMSrcReg,
4236       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4237       !if(Is2Addr,
4238           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4239           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4240       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4241   def rm : PDI<opc, MRMSrcMem,
4242       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4243       !if(Is2Addr,
4244           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4245           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4246       [(set VR128:$dst, (OpNode VR128:$src1,
4247                                   (bc_frag (memopv2i64
4248                                                addr:$src2))))]>;
4249 }
4250
4251 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4252                          SDNode OpNode, PatFrag bc_frag> {
4253   def Yrr : PDI<opc, MRMSrcReg,
4254       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4255       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4256       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4257   def Yrm : PDI<opc, MRMSrcMem,
4258       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4259       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4260       [(set VR256:$dst, (OpNode VR256:$src1,
4261                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4262 }
4263
4264 let Predicates = [HasAVX] in {
4265   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4266                                  bc_v16i8, 0>, VEX_4V;
4267   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4268                                  bc_v8i16, 0>, VEX_4V;
4269   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4270                                  bc_v4i32, 0>, VEX_4V;
4271   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4272                                  bc_v2i64, 0>, VEX_4V;
4273
4274   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4275                                  bc_v16i8, 0>, VEX_4V;
4276   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4277                                  bc_v8i16, 0>, VEX_4V;
4278   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4279                                  bc_v4i32, 0>, VEX_4V;
4280   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4281                                  bc_v2i64, 0>, VEX_4V;
4282 }
4283
4284 let Predicates = [HasAVX2] in {
4285   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4286                                    bc_v32i8>, VEX_4V;
4287   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4288                                    bc_v16i16>, VEX_4V;
4289   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4290                                    bc_v8i32>, VEX_4V;
4291   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4292                                    bc_v4i64>, VEX_4V;
4293
4294   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4295                                    bc_v32i8>, VEX_4V;
4296   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4297                                    bc_v16i16>, VEX_4V;
4298   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4299                                    bc_v8i32>, VEX_4V;
4300   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4301                                    bc_v4i64>, VEX_4V;
4302 }
4303
4304 let Constraints = "$src1 = $dst" in {
4305   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4306                                 bc_v16i8>;
4307   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4308                                 bc_v8i16>;
4309   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4310                                 bc_v4i32>;
4311   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4312                                 bc_v2i64>;
4313
4314   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4315                                 bc_v16i8>;
4316   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4317                                 bc_v8i16>;
4318   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4319                                 bc_v4i32>;
4320   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4321                                 bc_v2i64>;
4322 }
4323 } // ExeDomain = SSEPackedInt
4324
4325 // Patterns for using AVX1 instructions with integer vectors
4326 // Here to give AVX2 priority
4327 let Predicates = [HasAVX] in {
4328   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4329             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4330   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4331             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4332   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4333             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4334   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4335             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4336
4337   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4338             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4339   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4340             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4341   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4342             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4343   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4344             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4345 }
4346
4347 // Splat v2f64 / v2i64
4348 let AddedComplexity = 10 in {
4349   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4350             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4351   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4352             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4353 }
4354
4355 //===---------------------------------------------------------------------===//
4356 // SSE2 - Packed Integer Extract and Insert
4357 //===---------------------------------------------------------------------===//
4358
4359 let ExeDomain = SSEPackedInt in {
4360 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4361   def rri : Ii8<0xC4, MRMSrcReg,
4362        (outs VR128:$dst), (ins VR128:$src1,
4363         GR32:$src2, i32i8imm:$src3),
4364        !if(Is2Addr,
4365            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4366            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4367        [(set VR128:$dst,
4368          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4369   def rmi : Ii8<0xC4, MRMSrcMem,
4370                        (outs VR128:$dst), (ins VR128:$src1,
4371                         i16mem:$src2, i32i8imm:$src3),
4372        !if(Is2Addr,
4373            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4374            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4375        [(set VR128:$dst,
4376          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4377                     imm:$src3))]>;
4378 }
4379
4380 // Extract
4381 let Predicates = [HasAVX] in
4382 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4383                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4384                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4385                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4386                                                 imm:$src2))]>, TB, OpSize, VEX;
4387 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4388                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4389                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4390                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4391                                                 imm:$src2))]>;
4392
4393 // Insert
4394 let Predicates = [HasAVX] in {
4395   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4396   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4397        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4398        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4399        []>, TB, OpSize, VEX_4V;
4400 }
4401
4402 let Constraints = "$src1 = $dst" in
4403   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4404
4405 } // ExeDomain = SSEPackedInt
4406
4407 //===---------------------------------------------------------------------===//
4408 // SSE2 - Packed Mask Creation
4409 //===---------------------------------------------------------------------===//
4410
4411 let ExeDomain = SSEPackedInt in {
4412
4413 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4414            "pmovmskb\t{$src, $dst|$dst, $src}",
4415            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4416 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4417            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4418
4419 let Predicates = [HasAVX2] in {
4420 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4421            "pmovmskb\t{$src, $dst|$dst, $src}",
4422            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4423 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4424            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4425 }
4426
4427 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4428            "pmovmskb\t{$src, $dst|$dst, $src}",
4429            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4430
4431 } // ExeDomain = SSEPackedInt
4432
4433 //===---------------------------------------------------------------------===//
4434 // SSE2 - Conditional Store
4435 //===---------------------------------------------------------------------===//
4436
4437 let ExeDomain = SSEPackedInt in {
4438
4439 let Uses = [EDI] in
4440 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4441            (ins VR128:$src, VR128:$mask),
4442            "maskmovdqu\t{$mask, $src|$src, $mask}",
4443            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4444 let Uses = [RDI] in
4445 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4446            (ins VR128:$src, VR128:$mask),
4447            "maskmovdqu\t{$mask, $src|$src, $mask}",
4448            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4449
4450 let Uses = [EDI] in
4451 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4452            "maskmovdqu\t{$mask, $src|$src, $mask}",
4453            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4454 let Uses = [RDI] in
4455 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4456            "maskmovdqu\t{$mask, $src|$src, $mask}",
4457            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4458
4459 } // ExeDomain = SSEPackedInt
4460
4461 //===---------------------------------------------------------------------===//
4462 // SSE2 - Move Doubleword
4463 //===---------------------------------------------------------------------===//
4464
4465 //===---------------------------------------------------------------------===//
4466 // Move Int Doubleword to Packed Double Int
4467 //
4468 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4469                       "movd\t{$src, $dst|$dst, $src}",
4470                       [(set VR128:$dst,
4471                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4472 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4473                       "movd\t{$src, $dst|$dst, $src}",
4474                       [(set VR128:$dst,
4475                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4476                       VEX;
4477 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4478                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4479                         [(set VR128:$dst,
4480                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4481 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4482                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4483                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4484
4485 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4486                       "movd\t{$src, $dst|$dst, $src}",
4487                       [(set VR128:$dst,
4488                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4489 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4490                       "movd\t{$src, $dst|$dst, $src}",
4491                       [(set VR128:$dst,
4492                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4493 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4494                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4495                         [(set VR128:$dst,
4496                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4497 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4498                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4499                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4500
4501 //===---------------------------------------------------------------------===//
4502 // Move Int Doubleword to Single Scalar
4503 //
4504 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4505                       "movd\t{$src, $dst|$dst, $src}",
4506                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4507
4508 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4509                       "movd\t{$src, $dst|$dst, $src}",
4510                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4511                       VEX;
4512 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4513                       "movd\t{$src, $dst|$dst, $src}",
4514                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4515
4516 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4517                       "movd\t{$src, $dst|$dst, $src}",
4518                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4519
4520 //===---------------------------------------------------------------------===//
4521 // Move Packed Doubleword Int to Packed Double Int
4522 //
4523 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4524                        "movd\t{$src, $dst|$dst, $src}",
4525                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4526                                         (iPTR 0)))]>, VEX;
4527 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4528                        (ins i32mem:$dst, VR128:$src),
4529                        "movd\t{$src, $dst|$dst, $src}",
4530                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4531                                      (iPTR 0))), addr:$dst)]>, VEX;
4532 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4533                        "movd\t{$src, $dst|$dst, $src}",
4534                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4535                                         (iPTR 0)))]>;
4536 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4537                        "movd\t{$src, $dst|$dst, $src}",
4538                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4539                                      (iPTR 0))), addr:$dst)]>;
4540
4541 //===---------------------------------------------------------------------===//
4542 // Move Packed Doubleword Int first element to Doubleword Int
4543 //
4544 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4545                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4546                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4547                                                            (iPTR 0)))]>,
4548                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4549
4550 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4551                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4552                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4553                                                          (iPTR 0)))]>;
4554
4555 //===---------------------------------------------------------------------===//
4556 // Bitcast FR64 <-> GR64
4557 //
4558 let Predicates = [HasAVX] in
4559 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4560                         "vmovq\t{$src, $dst|$dst, $src}",
4561                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4562                         VEX;
4563 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4564                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4565                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4566 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4567                          "movq\t{$src, $dst|$dst, $src}",
4568                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4569                          VEX;
4570
4571 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4572                        "movq\t{$src, $dst|$dst, $src}",
4573                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4574 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4575                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4576                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4577 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4578                        "movq\t{$src, $dst|$dst, $src}",
4579                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4580
4581 //===---------------------------------------------------------------------===//
4582 // Move Scalar Single to Double Int
4583 //
4584 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4585                       "movd\t{$src, $dst|$dst, $src}",
4586                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4587 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4588                       "movd\t{$src, $dst|$dst, $src}",
4589                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4590 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4591                       "movd\t{$src, $dst|$dst, $src}",
4592                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4593 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4594                       "movd\t{$src, $dst|$dst, $src}",
4595                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4596
4597 //===---------------------------------------------------------------------===//
4598 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4599 //
4600 let AddedComplexity = 15 in {
4601 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4602                        "movd\t{$src, $dst|$dst, $src}",
4603                        [(set VR128:$dst, (v4i32 (X86vzmovl
4604                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4605                                       VEX;
4606 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4607                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4608                        [(set VR128:$dst, (v2i64 (X86vzmovl
4609                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4610                                       VEX, VEX_W;
4611 }
4612 let AddedComplexity = 15 in {
4613 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4614                        "movd\t{$src, $dst|$dst, $src}",
4615                        [(set VR128:$dst, (v4i32 (X86vzmovl
4616                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4617 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4618                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4619                        [(set VR128:$dst, (v2i64 (X86vzmovl
4620                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4621 }
4622
4623 let AddedComplexity = 20 in {
4624 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4625                        "movd\t{$src, $dst|$dst, $src}",
4626                        [(set VR128:$dst,
4627                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4628                                                    (loadi32 addr:$src))))))]>,
4629                                                    VEX;
4630 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4631                        "movd\t{$src, $dst|$dst, $src}",
4632                        [(set VR128:$dst,
4633                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4634                                                    (loadi32 addr:$src))))))]>;
4635 }
4636
4637 let Predicates = [HasAVX] in {
4638   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4639   let AddedComplexity = 20 in {
4640     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4641               (VMOVZDI2PDIrm addr:$src)>;
4642     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4643               (VMOVZDI2PDIrm addr:$src)>;
4644     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4645               (VMOVZDI2PDIrm addr:$src)>;
4646   }
4647   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4648   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4649                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4650             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4651   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4652                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4653             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4654 }
4655
4656 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4657   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4658             (MOVZDI2PDIrm addr:$src)>;
4659   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4660             (MOVZDI2PDIrm addr:$src)>;
4661   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4662             (MOVZDI2PDIrm addr:$src)>;
4663 }
4664
4665 // These are the correct encodings of the instructions so that we know how to
4666 // read correct assembly, even though we continue to emit the wrong ones for
4667 // compatibility with Darwin's buggy assembler.
4668 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4669                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4670 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4671                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4672 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4673                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4674 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4675                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4676 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4677                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4678 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4679                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4680
4681 //===---------------------------------------------------------------------===//
4682 // SSE2 - Move Quadword
4683 //===---------------------------------------------------------------------===//
4684
4685 //===---------------------------------------------------------------------===//
4686 // Move Quadword Int to Packed Quadword Int
4687 //
4688 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4689                     "vmovq\t{$src, $dst|$dst, $src}",
4690                     [(set VR128:$dst,
4691                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4692                     VEX, Requires<[HasAVX]>;
4693 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4694                     "movq\t{$src, $dst|$dst, $src}",
4695                     [(set VR128:$dst,
4696                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4697                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4698
4699 //===---------------------------------------------------------------------===//
4700 // Move Packed Quadword Int to Quadword Int
4701 //
4702 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4703                       "movq\t{$src, $dst|$dst, $src}",
4704                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4705                                     (iPTR 0))), addr:$dst)]>, VEX;
4706 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4707                       "movq\t{$src, $dst|$dst, $src}",
4708                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4709                                     (iPTR 0))), addr:$dst)]>;
4710
4711 //===---------------------------------------------------------------------===//
4712 // Store / copy lower 64-bits of a XMM register.
4713 //
4714 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4715                      "movq\t{$src, $dst|$dst, $src}",
4716                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4717 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4718                      "movq\t{$src, $dst|$dst, $src}",
4719                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4720
4721 let AddedComplexity = 20 in
4722 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4723                      "vmovq\t{$src, $dst|$dst, $src}",
4724                      [(set VR128:$dst,
4725                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4726                                                  (loadi64 addr:$src))))))]>,
4727                      XS, VEX, Requires<[HasAVX]>;
4728
4729 let AddedComplexity = 20 in
4730 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4731                      "movq\t{$src, $dst|$dst, $src}",
4732                      [(set VR128:$dst,
4733                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4734                                                  (loadi64 addr:$src))))))]>,
4735                      XS, Requires<[HasSSE2]>;
4736
4737 let Predicates = [HasAVX], AddedComplexity = 20 in {
4738   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4739             (VMOVZQI2PQIrm addr:$src)>;
4740   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4741             (VMOVZQI2PQIrm addr:$src)>;
4742   def : Pat<(v2i64 (X86vzload addr:$src)),
4743             (VMOVZQI2PQIrm addr:$src)>;
4744 }
4745
4746 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4747   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4748             (MOVZQI2PQIrm addr:$src)>;
4749   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4750             (MOVZQI2PQIrm addr:$src)>;
4751   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4752 }
4753
4754 let Predicates = [HasAVX] in {
4755 def : Pat<(v4i64 (X86vzload addr:$src)),
4756           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4757 }
4758
4759 //===---------------------------------------------------------------------===//
4760 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4761 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4762 //
4763 let AddedComplexity = 15 in
4764 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4765                         "vmovq\t{$src, $dst|$dst, $src}",
4766                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4767                       XS, VEX, Requires<[HasAVX]>;
4768 let AddedComplexity = 15 in
4769 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4770                         "movq\t{$src, $dst|$dst, $src}",
4771                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4772                       XS, Requires<[HasSSE2]>;
4773
4774 let AddedComplexity = 20 in
4775 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4776                         "vmovq\t{$src, $dst|$dst, $src}",
4777                     [(set VR128:$dst, (v2i64 (X86vzmovl
4778                                              (loadv2i64 addr:$src))))]>,
4779                       XS, VEX, Requires<[HasAVX]>;
4780 let AddedComplexity = 20 in {
4781 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4782                         "movq\t{$src, $dst|$dst, $src}",
4783                     [(set VR128:$dst, (v2i64 (X86vzmovl
4784                                              (loadv2i64 addr:$src))))]>,
4785                       XS, Requires<[HasSSE2]>;
4786 }
4787
4788 let AddedComplexity = 20 in {
4789   let Predicates = [HasAVX] in {
4790     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4791               (VMOVZPQILo2PQIrm addr:$src)>;
4792     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4793               (VMOVZPQILo2PQIrr VR128:$src)>;
4794   }
4795   let Predicates = [HasSSE2] in {
4796     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4797               (MOVZPQILo2PQIrm addr:$src)>;
4798     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4799               (MOVZPQILo2PQIrr VR128:$src)>;
4800   }
4801 }
4802
4803 // Instructions to match in the assembler
4804 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4805                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4806 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4807                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4808 // Recognize "movd" with GR64 destination, but encode as a "movq"
4809 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4810                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4811
4812 // Instructions for the disassembler
4813 // xr = XMM register
4814 // xm = mem64
4815
4816 let Predicates = [HasAVX] in
4817 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4818                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4819 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4820                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4821
4822 //===---------------------------------------------------------------------===//
4823 // SSE3 - Conversion Instructions
4824 //===---------------------------------------------------------------------===//
4825
4826 // Convert Packed Double FP to Packed DW Integers
4827 let Predicates = [HasAVX] in {
4828 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4829 // register, but the same isn't true when using memory operands instead.
4830 // Provide other assembly rr and rm forms to address this explicitly.
4831 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4832                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4833 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4834                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4835
4836 // XMM only
4837 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4838                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4839 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4840                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4841
4842 // YMM only
4843 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4844                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4845 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4846                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4847 }
4848
4849 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4850                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4851 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4852                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4853
4854 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4855           (VCVTPD2DQYrr VR256:$src)>;
4856 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4857           (VCVTPD2DQYrm addr:$src)>;
4858
4859 // Convert Packed DW Integers to Packed Double FP
4860 let Predicates = [HasAVX] in {
4861 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4862                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4863 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4864                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4865 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4866                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4867 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4868                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4869 }
4870
4871 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4872                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4873 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4874                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4875
4876 // AVX 256-bit register conversion intrinsics
4877 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4878            (VCVTDQ2PDYrr VR128:$src)>;
4879 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4880            (VCVTDQ2PDYrm addr:$src)>;
4881
4882 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4883           (VCVTPD2DQYrr VR256:$src)>;
4884 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4885           (VCVTPD2DQYrm addr:$src)>;
4886
4887 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4888           (VCVTDQ2PDYrr VR128:$src)>;
4889 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4890           (VCVTDQ2PDYrm addr:$src)>;
4891
4892 //===---------------------------------------------------------------------===//
4893 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4894 //===---------------------------------------------------------------------===//
4895 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4896                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4897                               X86MemOperand x86memop> {
4898 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4899                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4900                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4901 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4902                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4903                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4904 }
4905
4906 let Predicates = [HasAVX] in {
4907   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4908                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4909   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4910                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4911   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4912                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4913   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4914                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4915 }
4916 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4917                                    memopv4f32, f128mem>;
4918 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4919                                    memopv4f32, f128mem>;
4920
4921 let Predicates = [HasAVX] in {
4922   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4923             (VMOVSHDUPrr VR128:$src)>;
4924   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4925             (VMOVSHDUPrm addr:$src)>;
4926   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4927             (VMOVSLDUPrr VR128:$src)>;
4928   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4929             (VMOVSLDUPrm addr:$src)>;
4930   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4931             (VMOVSHDUPYrr VR256:$src)>;
4932   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4933             (VMOVSHDUPYrm addr:$src)>;
4934   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4935             (VMOVSLDUPYrr VR256:$src)>;
4936   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4937             (VMOVSLDUPYrm addr:$src)>;
4938 }
4939
4940 let Predicates = [HasSSE3] in {
4941   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4942             (MOVSHDUPrr VR128:$src)>;
4943   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4944             (MOVSHDUPrm addr:$src)>;
4945   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4946             (MOVSLDUPrr VR128:$src)>;
4947   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4948             (MOVSLDUPrm addr:$src)>;
4949 }
4950
4951 //===---------------------------------------------------------------------===//
4952 // SSE3 - Replicate Double FP - MOVDDUP
4953 //===---------------------------------------------------------------------===//
4954
4955 multiclass sse3_replicate_dfp<string OpcodeStr> {
4956 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4957                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4958                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4959 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4960                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4961                     [(set VR128:$dst,
4962                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4963                                       (undef))))]>;
4964 }
4965
4966 // FIXME: Merge with above classe when there're patterns for the ymm version
4967 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4968 let Predicates = [HasAVX] in {
4969   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4970                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4971                       []>;
4972   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4973                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4974                       []>;
4975   }
4976 }
4977
4978 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4979 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4980 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4981
4982 let Predicates = [HasAVX] in {
4983   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4984                    (undef)),
4985             (VMOVDDUPrm addr:$src)>;
4986   let AddedComplexity = 5 in {
4987   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4988   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4989             (VMOVDDUPrm addr:$src)>;
4990   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4991   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4992             (VMOVDDUPrm addr:$src)>;
4993   }
4994   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4995             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4996   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4997             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4998   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4999             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5000   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5001             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5002   def : Pat<(X86Movddup (bc_v2f64
5003                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5004             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5005
5006   // 256-bit version
5007   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5008             (VMOVDDUPYrm addr:$src)>;
5009   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5010             (VMOVDDUPYrm addr:$src)>;
5011   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
5012             (VMOVDDUPYrm addr:$src)>;
5013   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5014             (VMOVDDUPYrm addr:$src)>;
5015   def : Pat<(X86Movddup (v4f64 VR256:$src)),
5016             (VMOVDDUPYrr VR256:$src)>;
5017   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5018             (VMOVDDUPYrr VR256:$src)>;
5019 }
5020
5021 let Predicates = [HasSSE3] in {
5022   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
5023                    (undef)),
5024             (MOVDDUPrm addr:$src)>;
5025   let AddedComplexity = 5 in {
5026   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
5027   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
5028             (MOVDDUPrm addr:$src)>;
5029   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
5030   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
5031             (MOVDDUPrm addr:$src)>;
5032   }
5033   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5034             (MOVDDUPrm addr:$src)>;
5035   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5036             (MOVDDUPrm addr:$src)>;
5037   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5038             (MOVDDUPrm addr:$src)>;
5039   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5040             (MOVDDUPrm addr:$src)>;
5041   def : Pat<(X86Movddup (bc_v2f64
5042                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5043             (MOVDDUPrm addr:$src)>;
5044 }
5045
5046 //===---------------------------------------------------------------------===//
5047 // SSE3 - Move Unaligned Integer
5048 //===---------------------------------------------------------------------===//
5049
5050 let Predicates = [HasAVX] in {
5051   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5052                    "vlddqu\t{$src, $dst|$dst, $src}",
5053                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5054   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5055                    "vlddqu\t{$src, $dst|$dst, $src}",
5056                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5057 }
5058 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5059                    "lddqu\t{$src, $dst|$dst, $src}",
5060                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5061
5062 //===---------------------------------------------------------------------===//
5063 // SSE3 - Arithmetic
5064 //===---------------------------------------------------------------------===//
5065
5066 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5067                        X86MemOperand x86memop, bit Is2Addr = 1> {
5068   def rr : I<0xD0, MRMSrcReg,
5069        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5070        !if(Is2Addr,
5071            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5072            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5073        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5074   def rm : I<0xD0, MRMSrcMem,
5075        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5076        !if(Is2Addr,
5077            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5078            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5079        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5080 }
5081
5082 let Predicates = [HasAVX] in {
5083   let ExeDomain = SSEPackedSingle in {
5084     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5085                                  f128mem, 0>, TB, XD, VEX_4V;
5086     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5087                                  f256mem, 0>, TB, XD, VEX_4V;
5088   }
5089   let ExeDomain = SSEPackedDouble in {
5090     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5091                                  f128mem, 0>, TB, OpSize, VEX_4V;
5092     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5093                                  f256mem, 0>, TB, OpSize, VEX_4V;
5094   }
5095 }
5096 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5097   let ExeDomain = SSEPackedSingle in
5098   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5099                               f128mem>, TB, XD;
5100   let ExeDomain = SSEPackedDouble in
5101   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5102                               f128mem>, TB, OpSize;
5103 }
5104
5105 //===---------------------------------------------------------------------===//
5106 // SSE3 Instructions
5107 //===---------------------------------------------------------------------===//
5108
5109 // Horizontal ops
5110 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5111                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5112   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5113        !if(Is2Addr,
5114          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5115          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5116       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5117
5118   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5119        !if(Is2Addr,
5120          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5121          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5122       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5123 }
5124 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5125                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5126   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5127        !if(Is2Addr,
5128          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5129          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5130       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5131
5132   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5133        !if(Is2Addr,
5134          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5135          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5136       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5137 }
5138
5139 let Predicates = [HasAVX] in {
5140   let ExeDomain = SSEPackedSingle in {
5141     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5142                             X86fhadd, 0>, VEX_4V;
5143     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5144                             X86fhsub, 0>, VEX_4V;
5145     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5146                             X86fhadd, 0>, VEX_4V;
5147     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5148                             X86fhsub, 0>, VEX_4V;
5149   }
5150   let ExeDomain = SSEPackedDouble in {
5151     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5152                             X86fhadd, 0>, VEX_4V;
5153     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5154                             X86fhsub, 0>, VEX_4V;
5155     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5156                             X86fhadd, 0>, VEX_4V;
5157     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5158                             X86fhsub, 0>, VEX_4V;
5159   }
5160 }
5161
5162 let Constraints = "$src1 = $dst" in {
5163   let ExeDomain = SSEPackedSingle in {
5164     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5165     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5166   }
5167   let ExeDomain = SSEPackedDouble in {
5168     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5169     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5170   }
5171 }
5172
5173 //===---------------------------------------------------------------------===//
5174 // SSSE3 - Packed Absolute Instructions
5175 //===---------------------------------------------------------------------===//
5176
5177
5178 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5179 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5180                             Intrinsic IntId128> {
5181   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5182                     (ins VR128:$src),
5183                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5184                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5185                     OpSize;
5186
5187   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5188                     (ins i128mem:$src),
5189                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5190                     [(set VR128:$dst,
5191                       (IntId128
5192                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5193 }
5194
5195 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5196 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5197                               Intrinsic IntId256> {
5198   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5199                     (ins VR256:$src),
5200                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5201                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5202                     OpSize;
5203
5204   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5205                     (ins i256mem:$src),
5206                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5207                     [(set VR256:$dst,
5208                       (IntId256
5209                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5210 }
5211
5212 let Predicates = [HasAVX] in {
5213   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5214                                   int_x86_ssse3_pabs_b_128>, VEX;
5215   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5216                                   int_x86_ssse3_pabs_w_128>, VEX;
5217   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5218                                   int_x86_ssse3_pabs_d_128>, VEX;
5219 }
5220
5221 let Predicates = [HasAVX2] in {
5222   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5223                                     int_x86_avx2_pabs_b>, VEX;
5224   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5225                                     int_x86_avx2_pabs_w>, VEX;
5226   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5227                                     int_x86_avx2_pabs_d>, VEX;
5228 }
5229
5230 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5231                               int_x86_ssse3_pabs_b_128>;
5232 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5233                               int_x86_ssse3_pabs_w_128>;
5234 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5235                               int_x86_ssse3_pabs_d_128>;
5236
5237 //===---------------------------------------------------------------------===//
5238 // SSSE3 - Packed Binary Operator Instructions
5239 //===---------------------------------------------------------------------===//
5240
5241 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5242 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5243                              Intrinsic IntId128, bit Is2Addr = 1> {
5244   let isCommutable = 1 in
5245   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5246        (ins VR128:$src1, VR128:$src2),
5247        !if(Is2Addr,
5248          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5249          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5250        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5251        OpSize;
5252   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5253        (ins VR128:$src1, i128mem:$src2),
5254        !if(Is2Addr,
5255          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5256          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5257        [(set VR128:$dst,
5258          (IntId128 VR128:$src1,
5259           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5260 }
5261
5262 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5263                                Intrinsic IntId256> {
5264   let isCommutable = 1 in
5265   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5266        (ins VR256:$src1, VR256:$src2),
5267        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5268        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5269        OpSize;
5270   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5271        (ins VR256:$src1, i256mem:$src2),
5272        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5273        [(set VR256:$dst,
5274          (IntId256 VR256:$src1,
5275           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5276 }
5277
5278 let ImmT = NoImm, Predicates = [HasAVX] in {
5279 let isCommutable = 0 in {
5280   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5281                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5282   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5283                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5284   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5285                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5286   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5287                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5288   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5289                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5290   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5291                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5292   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5293                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5294   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5295                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5296   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5297                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5298   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5299                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5300   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5301                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5302 }
5303 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5304                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5305 }
5306
5307 let ImmT = NoImm, Predicates = [HasAVX2] in {
5308 let isCommutable = 0 in {
5309   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5310                                         int_x86_avx2_phadd_w>, VEX_4V;
5311   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5312                                         int_x86_avx2_phadd_d>, VEX_4V;
5313   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5314                                         int_x86_avx2_phadd_sw>, VEX_4V;
5315   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5316                                         int_x86_avx2_phsub_w>, VEX_4V;
5317   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5318                                         int_x86_avx2_phsub_d>, VEX_4V;
5319   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5320                                         int_x86_avx2_phsub_sw>, VEX_4V;
5321   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5322                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5323   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5324                                         int_x86_avx2_pshuf_b>, VEX_4V;
5325   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5326                                         int_x86_avx2_psign_b>, VEX_4V;
5327   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5328                                         int_x86_avx2_psign_w>, VEX_4V;
5329   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5330                                         int_x86_avx2_psign_d>, VEX_4V;
5331 }
5332 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5333                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5334 }
5335
5336 // None of these have i8 immediate fields.
5337 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5338 let isCommutable = 0 in {
5339   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5340                                      int_x86_ssse3_phadd_w_128>;
5341   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5342                                      int_x86_ssse3_phadd_d_128>;
5343   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5344                                      int_x86_ssse3_phadd_sw_128>;
5345   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5346                                      int_x86_ssse3_phsub_w_128>;
5347   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5348                                      int_x86_ssse3_phsub_d_128>;
5349   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5350                                      int_x86_ssse3_phsub_sw_128>;
5351   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5352                                      int_x86_ssse3_pmadd_ub_sw_128>;
5353   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5354                                      int_x86_ssse3_pshuf_b_128>;
5355   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5356                                      int_x86_ssse3_psign_b_128>;
5357   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5358                                      int_x86_ssse3_psign_w_128>;
5359   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5360                                        int_x86_ssse3_psign_d_128>;
5361 }
5362 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5363                                      int_x86_ssse3_pmul_hr_sw_128>;
5364 }
5365
5366 let Predicates = [HasAVX] in {
5367   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5368             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5369   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5370             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5371
5372   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5373             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5374   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5375             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5376   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5377             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5378
5379   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5380             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5381   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5382             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5383   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5384             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5385   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5386             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5387 }
5388
5389 let Predicates = [HasAVX2] in {
5390   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5391             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5392   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5393             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5394   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5395             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5396
5397   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5398             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5399   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5400             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5401   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5402             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5403   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5404             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5405 }
5406
5407 let Predicates = [HasSSSE3] in {
5408   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5409             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5410   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5411             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5412
5413   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5414             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5415   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5416             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5417   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5418             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5419
5420   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5421             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5422   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5423             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5424   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5425             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5426   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5427             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5428 }
5429
5430 //===---------------------------------------------------------------------===//
5431 // SSSE3 - Packed Align Instruction Patterns
5432 //===---------------------------------------------------------------------===//
5433
5434 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5435   let neverHasSideEffects = 1 in {
5436   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5437       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5438       !if(Is2Addr,
5439         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5440         !strconcat(asm,
5441                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5442       []>, OpSize;
5443   let mayLoad = 1 in
5444   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5445       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5446       !if(Is2Addr,
5447         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5448         !strconcat(asm,
5449                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5450       []>, OpSize;
5451   }
5452 }
5453
5454 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5455   let neverHasSideEffects = 1 in {
5456   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5457       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5458       !strconcat(asm,
5459                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5460       []>, OpSize;
5461   let mayLoad = 1 in
5462   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5463       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5464       !strconcat(asm,
5465                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5466       []>, OpSize;
5467   }
5468 }
5469
5470 let Predicates = [HasAVX] in
5471   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5472 let Predicates = [HasAVX2] in
5473   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5474 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5475   defm PALIGN : ssse3_palign<"palignr">;
5476
5477 let Predicates = [HasAVX2] in {
5478 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5479           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5480 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5481           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5482 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5483           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5484 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5485           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5486 }
5487
5488 let Predicates = [HasAVX] in {
5489 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5490           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5491 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5492           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5493 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5494           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5495 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5496           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5497 }
5498
5499 let Predicates = [HasSSSE3] in {
5500 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5501           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5502 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5503           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5504 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5505           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5506 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5507           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5508 }
5509
5510 //===---------------------------------------------------------------------===//
5511 // SSSE3 - Thread synchronization
5512 //===---------------------------------------------------------------------===//
5513
5514 let usesCustomInserter = 1 in {
5515 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5516                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5517                 Requires<[HasSSE3]>;
5518 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5519                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5520                 Requires<[HasSSE3]>;
5521 }
5522
5523 let Uses = [EAX, ECX, EDX] in
5524 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5525                  Requires<[HasSSE3]>;
5526 let Uses = [ECX, EAX] in
5527 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5528                 Requires<[HasSSE3]>;
5529
5530 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5531 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5532
5533 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5534       Requires<[In32BitMode]>;
5535 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5536       Requires<[In64BitMode]>;
5537
5538 //===----------------------------------------------------------------------===//
5539 // SSE4.1 - Packed Move with Sign/Zero Extend
5540 //===----------------------------------------------------------------------===//
5541
5542 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5543   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5544                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5545                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5546
5547   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5548                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5549        [(set VR128:$dst,
5550          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5551        OpSize;
5552 }
5553
5554 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5555                                  Intrinsic IntId> {
5556   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5557                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5558                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5559
5560   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5561                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5562                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5563 }
5564
5565 let Predicates = [HasAVX] in {
5566 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5567                                      VEX;
5568 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5569                                      VEX;
5570 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5571                                      VEX;
5572 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5573                                      VEX;
5574 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5575                                      VEX;
5576 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5577                                      VEX;
5578 }
5579
5580 let Predicates = [HasAVX2] in {
5581 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5582                                         int_x86_avx2_pmovsxbw>, VEX;
5583 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5584                                         int_x86_avx2_pmovsxwd>, VEX;
5585 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5586                                         int_x86_avx2_pmovsxdq>, VEX;
5587 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5588                                         int_x86_avx2_pmovzxbw>, VEX;
5589 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5590                                         int_x86_avx2_pmovzxwd>, VEX;
5591 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5592                                         int_x86_avx2_pmovzxdq>, VEX;
5593 }
5594
5595 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5596 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5597 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5598 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5599 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5600 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5601
5602 let Predicates = [HasAVX] in {
5603   // Common patterns involving scalar load.
5604   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5605             (VPMOVSXBWrm addr:$src)>;
5606   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5607             (VPMOVSXBWrm addr:$src)>;
5608
5609   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5610             (VPMOVSXWDrm addr:$src)>;
5611   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5612             (VPMOVSXWDrm addr:$src)>;
5613
5614   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5615             (VPMOVSXDQrm addr:$src)>;
5616   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5617             (VPMOVSXDQrm addr:$src)>;
5618
5619   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5620             (VPMOVZXBWrm addr:$src)>;
5621   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5622             (VPMOVZXBWrm addr:$src)>;
5623
5624   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5625             (VPMOVZXWDrm addr:$src)>;
5626   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5627             (VPMOVZXWDrm addr:$src)>;
5628
5629   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5630             (VPMOVZXDQrm addr:$src)>;
5631   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5632             (VPMOVZXDQrm addr:$src)>;
5633 }
5634
5635 let Predicates = [HasSSE41] in {
5636   // Common patterns involving scalar load.
5637   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5638             (PMOVSXBWrm addr:$src)>;
5639   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5640             (PMOVSXBWrm addr:$src)>;
5641
5642   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5643             (PMOVSXWDrm addr:$src)>;
5644   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5645             (PMOVSXWDrm addr:$src)>;
5646
5647   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5648             (PMOVSXDQrm addr:$src)>;
5649   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5650             (PMOVSXDQrm addr:$src)>;
5651
5652   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5653             (PMOVZXBWrm addr:$src)>;
5654   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5655             (PMOVZXBWrm addr:$src)>;
5656
5657   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5658             (PMOVZXWDrm addr:$src)>;
5659   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5660             (PMOVZXWDrm addr:$src)>;
5661
5662   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5663             (PMOVZXDQrm addr:$src)>;
5664   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5665             (PMOVZXDQrm addr:$src)>;
5666 }
5667
5668
5669 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5670   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5671                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5672                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5673
5674   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5675                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5676        [(set VR128:$dst,
5677          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5678           OpSize;
5679 }
5680
5681 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5682                                  Intrinsic IntId> {
5683   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5684                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5685                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5686
5687   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5688                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5689        [(set VR256:$dst,
5690          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5691           OpSize;
5692 }
5693
5694 let Predicates = [HasAVX] in {
5695 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5696                                      VEX;
5697 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5698                                      VEX;
5699 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5700                                      VEX;
5701 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5702                                      VEX;
5703 }
5704
5705 let Predicates = [HasAVX2] in {
5706 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5707                                        int_x86_avx2_pmovsxbd>, VEX;
5708 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5709                                        int_x86_avx2_pmovsxwq>, VEX;
5710 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5711                                        int_x86_avx2_pmovzxbd>, VEX;
5712 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5713                                        int_x86_avx2_pmovzxwq>, VEX;
5714 }
5715
5716 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5717 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5718 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5719 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5720
5721 let Predicates = [HasAVX] in {
5722   // Common patterns involving scalar load
5723   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5724             (VPMOVSXBDrm addr:$src)>;
5725   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5726             (VPMOVSXWQrm addr:$src)>;
5727
5728   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5729             (VPMOVZXBDrm addr:$src)>;
5730   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5731             (VPMOVZXWQrm addr:$src)>;
5732 }
5733
5734 let Predicates = [HasSSE41] in {
5735   // Common patterns involving scalar load
5736   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5737             (PMOVSXBDrm addr:$src)>;
5738   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5739             (PMOVSXWQrm addr:$src)>;
5740
5741   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5742             (PMOVZXBDrm addr:$src)>;
5743   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5744             (PMOVZXWQrm addr:$src)>;
5745 }
5746
5747 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5748   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5749                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5750                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5751
5752   // Expecting a i16 load any extended to i32 value.
5753   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5754                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5755                  [(set VR128:$dst, (IntId (bitconvert
5756                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5757                  OpSize;
5758 }
5759
5760 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5761                                  Intrinsic IntId> {
5762   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5763                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5764                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5765
5766   // Expecting a i16 load any extended to i32 value.
5767   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5768                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5769                   [(set VR256:$dst, (IntId (bitconvert
5770                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5771                   OpSize;
5772 }
5773
5774 let Predicates = [HasAVX] in {
5775 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5776                                      VEX;
5777 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5778                                      VEX;
5779 }
5780 let Predicates = [HasAVX2] in {
5781 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5782                                        int_x86_avx2_pmovsxbq>, VEX;
5783 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5784                                        int_x86_avx2_pmovzxbq>, VEX;
5785 }
5786 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5787 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5788
5789 let Predicates = [HasAVX] in {
5790   // Common patterns involving scalar load
5791   def : Pat<(int_x86_sse41_pmovsxbq
5792               (bitconvert (v4i32 (X86vzmovl
5793                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5794             (VPMOVSXBQrm addr:$src)>;
5795
5796   def : Pat<(int_x86_sse41_pmovzxbq
5797               (bitconvert (v4i32 (X86vzmovl
5798                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5799             (VPMOVZXBQrm addr:$src)>;
5800 }
5801
5802 let Predicates = [HasSSE41] in {
5803   // Common patterns involving scalar load
5804   def : Pat<(int_x86_sse41_pmovsxbq
5805               (bitconvert (v4i32 (X86vzmovl
5806                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5807             (PMOVSXBQrm addr:$src)>;
5808
5809   def : Pat<(int_x86_sse41_pmovzxbq
5810               (bitconvert (v4i32 (X86vzmovl
5811                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5812             (PMOVZXBQrm addr:$src)>;
5813 }
5814
5815 //===----------------------------------------------------------------------===//
5816 // SSE4.1 - Extract Instructions
5817 //===----------------------------------------------------------------------===//
5818
5819 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5820 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5821   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5822                  (ins VR128:$src1, i32i8imm:$src2),
5823                  !strconcat(OpcodeStr,
5824                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5825                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5826                  OpSize;
5827   let neverHasSideEffects = 1, mayStore = 1 in
5828   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5829                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5830                  !strconcat(OpcodeStr,
5831                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5832                  []>, OpSize;
5833 // FIXME:
5834 // There's an AssertZext in the way of writing the store pattern
5835 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5836 }
5837
5838 let Predicates = [HasAVX] in {
5839   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5840   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5841          (ins VR128:$src1, i32i8imm:$src2),
5842          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5843 }
5844
5845 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5846
5847
5848 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5849 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5850   let neverHasSideEffects = 1, mayStore = 1 in
5851   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5852                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5853                  !strconcat(OpcodeStr,
5854                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5855                  []>, OpSize;
5856 // FIXME:
5857 // There's an AssertZext in the way of writing the store pattern
5858 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5859 }
5860
5861 let Predicates = [HasAVX] in
5862   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5863
5864 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5865
5866
5867 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5868 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5869   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5870                  (ins VR128:$src1, i32i8imm:$src2),
5871                  !strconcat(OpcodeStr,
5872                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5873                  [(set GR32:$dst,
5874                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5875   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5876                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5877                  !strconcat(OpcodeStr,
5878                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5879                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5880                           addr:$dst)]>, OpSize;
5881 }
5882
5883 let Predicates = [HasAVX] in
5884   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5885
5886 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5887
5888 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5889 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5890   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5891                  (ins VR128:$src1, i32i8imm:$src2),
5892                  !strconcat(OpcodeStr,
5893                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5894                  [(set GR64:$dst,
5895                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5896   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5897                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5898                  !strconcat(OpcodeStr,
5899                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5900                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5901                           addr:$dst)]>, OpSize, REX_W;
5902 }
5903
5904 let Predicates = [HasAVX] in
5905   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5906
5907 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5908
5909 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5910 /// destination
5911 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5912   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5913                  (ins VR128:$src1, i32i8imm:$src2),
5914                  !strconcat(OpcodeStr,
5915                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5916                  [(set GR32:$dst,
5917                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5918            OpSize;
5919   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5920                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5921                  !strconcat(OpcodeStr,
5922                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5923                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5924                           addr:$dst)]>, OpSize;
5925 }
5926
5927 let ExeDomain = SSEPackedSingle in {
5928   let Predicates = [HasAVX] in {
5929     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5930     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5931                     (ins VR128:$src1, i32i8imm:$src2),
5932                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5933                     []>, OpSize, VEX;
5934   }
5935   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5936 }
5937
5938 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5939 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5940                                               imm:$src2))),
5941                  addr:$dst),
5942           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5943           Requires<[HasAVX]>;
5944 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5945                                               imm:$src2))),
5946                  addr:$dst),
5947           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5948           Requires<[HasSSE41]>;
5949
5950 //===----------------------------------------------------------------------===//
5951 // SSE4.1 - Insert Instructions
5952 //===----------------------------------------------------------------------===//
5953
5954 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5955   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5956       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5957       !if(Is2Addr,
5958         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5959         !strconcat(asm,
5960                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5961       [(set VR128:$dst,
5962         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5963   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5964       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5965       !if(Is2Addr,
5966         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5967         !strconcat(asm,
5968                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5969       [(set VR128:$dst,
5970         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5971                    imm:$src3))]>, OpSize;
5972 }
5973
5974 let Predicates = [HasAVX] in
5975   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5976 let Constraints = "$src1 = $dst" in
5977   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5978
5979 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5980   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5981       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5982       !if(Is2Addr,
5983         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5984         !strconcat(asm,
5985                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5986       [(set VR128:$dst,
5987         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5988       OpSize;
5989   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5990       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5991       !if(Is2Addr,
5992         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5993         !strconcat(asm,
5994                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5995       [(set VR128:$dst,
5996         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5997                           imm:$src3)))]>, OpSize;
5998 }
5999
6000 let Predicates = [HasAVX] in
6001   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6002 let Constraints = "$src1 = $dst" in
6003   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6004
6005 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6006   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6007       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6008       !if(Is2Addr,
6009         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6010         !strconcat(asm,
6011                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6012       [(set VR128:$dst,
6013         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6014       OpSize;
6015   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6016       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6017       !if(Is2Addr,
6018         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6019         !strconcat(asm,
6020                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6021       [(set VR128:$dst,
6022         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6023                           imm:$src3)))]>, OpSize;
6024 }
6025
6026 let Predicates = [HasAVX] in
6027   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6028 let Constraints = "$src1 = $dst" in
6029   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6030
6031 // insertps has a few different modes, there's the first two here below which
6032 // are optimized inserts that won't zero arbitrary elements in the destination
6033 // vector. The next one matches the intrinsic and could zero arbitrary elements
6034 // in the target vector.
6035 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6036   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6037       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6038       !if(Is2Addr,
6039         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6040         !strconcat(asm,
6041                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6042       [(set VR128:$dst,
6043         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6044       OpSize;
6045   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6046       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6047       !if(Is2Addr,
6048         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6049         !strconcat(asm,
6050                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6051       [(set VR128:$dst,
6052         (X86insrtps VR128:$src1,
6053                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6054                     imm:$src3))]>, OpSize;
6055 }
6056
6057 let ExeDomain = SSEPackedSingle in {
6058   let Predicates = [HasAVX] in
6059     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6060   let Constraints = "$src1 = $dst" in
6061     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6062 }
6063
6064 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6065           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6066           Requires<[HasAVX]>;
6067 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6068           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6069           Requires<[HasSSE41]>;
6070
6071 //===----------------------------------------------------------------------===//
6072 // SSE4.1 - Round Instructions
6073 //===----------------------------------------------------------------------===//
6074
6075 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6076                             X86MemOperand x86memop, RegisterClass RC,
6077                             PatFrag mem_frag32, PatFrag mem_frag64,
6078                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6079 let ExeDomain = SSEPackedSingle in {
6080   // Intrinsic operation, reg.
6081   // Vector intrinsic operation, reg
6082   def PSr : SS4AIi8<opcps, MRMSrcReg,
6083                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6084                     !strconcat(OpcodeStr,
6085                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6086                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6087                     OpSize;
6088
6089   // Vector intrinsic operation, mem
6090   def PSm : SS4AIi8<opcps, MRMSrcMem,
6091                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6092                     !strconcat(OpcodeStr,
6093                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6094                     [(set RC:$dst,
6095                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6096                     OpSize;
6097 } // ExeDomain = SSEPackedSingle
6098
6099 let ExeDomain = SSEPackedDouble in {
6100   // Vector intrinsic operation, reg
6101   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6102                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6103                     !strconcat(OpcodeStr,
6104                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6105                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6106                     OpSize;
6107
6108   // Vector intrinsic operation, mem
6109   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6110                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6111                     !strconcat(OpcodeStr,
6112                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6113                     [(set RC:$dst,
6114                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6115                     OpSize;
6116 } // ExeDomain = SSEPackedDouble
6117 }
6118
6119 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6120                             string OpcodeStr,
6121                             Intrinsic F32Int,
6122                             Intrinsic F64Int, bit Is2Addr = 1> {
6123 let ExeDomain = GenericDomain in {
6124   // Operation, reg.
6125   def SSr : SS4AIi8<opcss, MRMSrcReg,
6126       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6127       !if(Is2Addr,
6128           !strconcat(OpcodeStr,
6129               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6130           !strconcat(OpcodeStr,
6131               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6132       []>, OpSize;
6133
6134   // Intrinsic operation, reg.
6135   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6136         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6137         !if(Is2Addr,
6138             !strconcat(OpcodeStr,
6139                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6140             !strconcat(OpcodeStr,
6141                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6142         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6143         OpSize;
6144
6145   // Intrinsic operation, mem.
6146   def SSm : SS4AIi8<opcss, MRMSrcMem,
6147         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6148         !if(Is2Addr,
6149             !strconcat(OpcodeStr,
6150                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6151             !strconcat(OpcodeStr,
6152                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6153         [(set VR128:$dst,
6154              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6155         OpSize;
6156
6157   // Operation, reg.
6158   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6159         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6160         !if(Is2Addr,
6161             !strconcat(OpcodeStr,
6162                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6163             !strconcat(OpcodeStr,
6164                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6165         []>, OpSize;
6166
6167   // Intrinsic operation, reg.
6168   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6169         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6170         !if(Is2Addr,
6171             !strconcat(OpcodeStr,
6172                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6173             !strconcat(OpcodeStr,
6174                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6175         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6176         OpSize;
6177
6178   // Intrinsic operation, mem.
6179   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6180         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6181         !if(Is2Addr,
6182             !strconcat(OpcodeStr,
6183                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6184             !strconcat(OpcodeStr,
6185                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6186         [(set VR128:$dst,
6187               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6188         OpSize;
6189 } // ExeDomain = GenericDomain
6190 }
6191
6192 // FP round - roundss, roundps, roundsd, roundpd
6193 let Predicates = [HasAVX] in {
6194   // Intrinsic form
6195   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6196                                   memopv4f32, memopv2f64,
6197                                   int_x86_sse41_round_ps,
6198                                   int_x86_sse41_round_pd>, VEX;
6199   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6200                                   memopv8f32, memopv4f64,
6201                                   int_x86_avx_round_ps_256,
6202                                   int_x86_avx_round_pd_256>, VEX;
6203   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6204                                   int_x86_sse41_round_ss,
6205                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6206
6207   def : Pat<(ffloor FR32:$src),
6208             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6209   def : Pat<(f64 (ffloor FR64:$src)),
6210             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6211   def : Pat<(f32 (fnearbyint FR32:$src)),
6212             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6213   def : Pat<(f64 (fnearbyint FR64:$src)),
6214             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6215   def : Pat<(f32 (fceil FR32:$src)),
6216             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6217   def : Pat<(f64 (fceil FR64:$src)),
6218             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6219   def : Pat<(f32 (frint FR32:$src)),
6220             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6221   def : Pat<(f64 (frint FR64:$src)),
6222             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6223   def : Pat<(f32 (ftrunc FR32:$src)),
6224             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6225   def : Pat<(f64 (ftrunc FR64:$src)),
6226             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6227 }
6228
6229 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6230                                memopv4f32, memopv2f64,
6231                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6232 let Constraints = "$src1 = $dst" in
6233 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6234                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6235
6236 def : Pat<(ffloor FR32:$src),
6237           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6238 def : Pat<(f64 (ffloor FR64:$src)),
6239           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6240 def : Pat<(f32 (fnearbyint FR32:$src)),
6241           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6242 def : Pat<(f64 (fnearbyint FR64:$src)),
6243           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6244 def : Pat<(f32 (fceil FR32:$src)),
6245           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6246 def : Pat<(f64 (fceil FR64:$src)),
6247           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6248 def : Pat<(f32 (frint FR32:$src)),
6249           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6250 def : Pat<(f64 (frint FR64:$src)),
6251           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6252 def : Pat<(f32 (ftrunc FR32:$src)),
6253           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6254 def : Pat<(f64 (ftrunc FR64:$src)),
6255           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6256
6257 //===----------------------------------------------------------------------===//
6258 // SSE4.1 - Packed Bit Test
6259 //===----------------------------------------------------------------------===//
6260
6261 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6262 // the intel intrinsic that corresponds to this.
6263 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6264 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6265                 "vptest\t{$src2, $src1|$src1, $src2}",
6266                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6267                 OpSize, VEX;
6268 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6269                 "vptest\t{$src2, $src1|$src1, $src2}",
6270                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6271                 OpSize, VEX;
6272
6273 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6274                 "vptest\t{$src2, $src1|$src1, $src2}",
6275                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6276                 OpSize, VEX;
6277 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6278                 "vptest\t{$src2, $src1|$src1, $src2}",
6279                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6280                 OpSize, VEX;
6281 }
6282
6283 let Defs = [EFLAGS] in {
6284 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6285               "ptest\t{$src2, $src1|$src1, $src2}",
6286               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6287               OpSize;
6288 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6289               "ptest\t{$src2, $src1|$src1, $src2}",
6290               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6291               OpSize;
6292 }
6293
6294 // The bit test instructions below are AVX only
6295 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6296                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6297   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6298             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6299             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6300   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6301             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6302             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6303             OpSize, VEX;
6304 }
6305
6306 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6307 let ExeDomain = SSEPackedSingle in {
6308 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6309 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6310 }
6311 let ExeDomain = SSEPackedDouble in {
6312 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6313 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6314 }
6315 }
6316
6317 //===----------------------------------------------------------------------===//
6318 // SSE4.1 - Misc Instructions
6319 //===----------------------------------------------------------------------===//
6320
6321 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6322   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6323                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6324                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6325                      OpSize, XS;
6326   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6327                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6328                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6329                       (implicit EFLAGS)]>, OpSize, XS;
6330
6331   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6332                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6333                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6334                      XS;
6335   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6336                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6337                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6338                       (implicit EFLAGS)]>, XS;
6339
6340   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6341                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6342                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6343                       XS;
6344   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6345                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6346                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6347                        (implicit EFLAGS)]>, XS;
6348 }
6349
6350
6351
6352 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6353 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6354                                  Intrinsic IntId128> {
6355   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6356                     (ins VR128:$src),
6357                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6358                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6359   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6360                      (ins i128mem:$src),
6361                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6362                      [(set VR128:$dst,
6363                        (IntId128
6364                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6365 }
6366
6367 let Predicates = [HasAVX] in
6368 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6369                                          int_x86_sse41_phminposuw>, VEX;
6370 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6371                                          int_x86_sse41_phminposuw>;
6372
6373 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6374 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6375                               Intrinsic IntId128, bit Is2Addr = 1> {
6376   let isCommutable = 1 in
6377   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6378        (ins VR128:$src1, VR128:$src2),
6379        !if(Is2Addr,
6380            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6381            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6382        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6383   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6384        (ins VR128:$src1, i128mem:$src2),
6385        !if(Is2Addr,
6386            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6387            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6388        [(set VR128:$dst,
6389          (IntId128 VR128:$src1,
6390           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6391 }
6392
6393 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6394 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6395                                 Intrinsic IntId256> {
6396   let isCommutable = 1 in
6397   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6398        (ins VR256:$src1, VR256:$src2),
6399        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6400        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6401   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6402        (ins VR256:$src1, i256mem:$src2),
6403        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6404        [(set VR256:$dst,
6405          (IntId256 VR256:$src1,
6406           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6407 }
6408
6409 let Predicates = [HasAVX] in {
6410   let isCommutable = 0 in
6411   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6412                                                          0>, VEX_4V;
6413   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6414                                                          0>, VEX_4V;
6415   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6416                                                          0>, VEX_4V;
6417   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6418                                                          0>, VEX_4V;
6419   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6420                                                          0>, VEX_4V;
6421   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6422                                                          0>, VEX_4V;
6423   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6424                                                          0>, VEX_4V;
6425   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6426                                                          0>, VEX_4V;
6427   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6428                                                          0>, VEX_4V;
6429   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6430                                                          0>, VEX_4V;
6431   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6432                                                          0>, VEX_4V;
6433
6434   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6435             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6436   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6437             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6438 }
6439
6440 let Predicates = [HasAVX2] in {
6441   let isCommutable = 0 in
6442   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6443                                         int_x86_avx2_packusdw>, VEX_4V;
6444   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6445                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6446   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6447                                         int_x86_avx2_pmins_b>, VEX_4V;
6448   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6449                                         int_x86_avx2_pmins_d>, VEX_4V;
6450   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6451                                         int_x86_avx2_pminu_d>, VEX_4V;
6452   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6453                                         int_x86_avx2_pminu_w>, VEX_4V;
6454   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6455                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6456   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6457                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6458   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6459                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6460   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6461                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6462   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6463                                         int_x86_avx2_pmul_dq>, VEX_4V;
6464
6465   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6466             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6467   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6468             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6469 }
6470
6471 let Constraints = "$src1 = $dst" in {
6472   let isCommutable = 0 in
6473   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6474   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6475   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6476   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6477   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6478   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6479   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6480   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6481   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6482   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6483   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6484 }
6485
6486 let Predicates = [HasSSE41] in {
6487   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6488             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6489   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6490             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6491 }
6492
6493 /// SS48I_binop_rm - Simple SSE41 binary operator.
6494 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6495                           ValueType OpVT, bit Is2Addr = 1> {
6496   let isCommutable = 1 in
6497   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6498        (ins VR128:$src1, VR128:$src2),
6499        !if(Is2Addr,
6500            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6501            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6502        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6503        OpSize;
6504   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6505        (ins VR128:$src1, i128mem:$src2),
6506        !if(Is2Addr,
6507            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6508            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6509        [(set VR128:$dst, (OpNode VR128:$src1,
6510                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6511        OpSize;
6512 }
6513
6514 /// SS48I_binop_rm - Simple SSE41 binary operator.
6515 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6516                             ValueType OpVT> {
6517   let isCommutable = 1 in
6518   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6519        (ins VR256:$src1, VR256:$src2),
6520        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6521        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6522        OpSize;
6523   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6524        (ins VR256:$src1, i256mem:$src2),
6525        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6526        [(set VR256:$dst, (OpNode VR256:$src1,
6527                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6528        OpSize;
6529 }
6530
6531 let Predicates = [HasAVX] in
6532   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6533 let Predicates = [HasAVX2] in
6534   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6535 let Constraints = "$src1 = $dst" in
6536   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6537
6538 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6539 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6540                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6541                  X86MemOperand x86memop, bit Is2Addr = 1> {
6542   let isCommutable = 1 in
6543   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6544         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6545         !if(Is2Addr,
6546             !strconcat(OpcodeStr,
6547                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6548             !strconcat(OpcodeStr,
6549                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6550         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6551         OpSize;
6552   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6553         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6554         !if(Is2Addr,
6555             !strconcat(OpcodeStr,
6556                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6557             !strconcat(OpcodeStr,
6558                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6559         [(set RC:$dst,
6560           (IntId RC:$src1,
6561            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6562         OpSize;
6563 }
6564
6565 let Predicates = [HasAVX] in {
6566   let isCommutable = 0 in {
6567     let ExeDomain = SSEPackedSingle in {
6568     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6569                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6570     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6571               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6572     }
6573     let ExeDomain = SSEPackedDouble in {
6574     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6575                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6576     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6577               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6578     }
6579   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6580                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6581   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6582                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6583   }
6584   let ExeDomain = SSEPackedSingle in
6585   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6586                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6587   let ExeDomain = SSEPackedDouble in
6588   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6589                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6590   let ExeDomain = SSEPackedSingle in
6591   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6592                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6593 }
6594
6595 let Predicates = [HasAVX2] in {
6596   let isCommutable = 0 in {
6597   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6598                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6599   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6600                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6601   }
6602 }
6603
6604 let Constraints = "$src1 = $dst" in {
6605   let isCommutable = 0 in {
6606   let ExeDomain = SSEPackedSingle in
6607   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6608                                      VR128, memopv4f32, i128mem>;
6609   let ExeDomain = SSEPackedDouble in
6610   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6611                                      VR128, memopv2f64, i128mem>;
6612   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6613                                      VR128, memopv2i64, i128mem>;
6614   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6615                                      VR128, memopv2i64, i128mem>;
6616   }
6617   let ExeDomain = SSEPackedSingle in
6618   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6619                                   VR128, memopv4f32, i128mem>;
6620   let ExeDomain = SSEPackedDouble in
6621   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6622                                   VR128, memopv2f64, i128mem>;
6623 }
6624
6625 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6626 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6627                                     RegisterClass RC, X86MemOperand x86memop,
6628                                     PatFrag mem_frag, Intrinsic IntId> {
6629   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6630                   (ins RC:$src1, RC:$src2, RC:$src3),
6631                   !strconcat(OpcodeStr,
6632                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6633                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6634                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6635
6636   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6637                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6638                   !strconcat(OpcodeStr,
6639                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6640                   [(set RC:$dst,
6641                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6642                                RC:$src3))],
6643                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6644 }
6645
6646 let Predicates = [HasAVX] in {
6647 let ExeDomain = SSEPackedDouble in {
6648 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6649                                            memopv2f64, int_x86_sse41_blendvpd>;
6650 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6651                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6652 } // ExeDomain = SSEPackedDouble
6653 let ExeDomain = SSEPackedSingle in {
6654 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6655                                            memopv4f32, int_x86_sse41_blendvps>;
6656 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6657                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6658 } // ExeDomain = SSEPackedSingle
6659 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6660                                            memopv2i64, int_x86_sse41_pblendvb>;
6661 }
6662
6663 let Predicates = [HasAVX2] in {
6664 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6665                                            memopv4i64, int_x86_avx2_pblendvb>;
6666 }
6667
6668 let Predicates = [HasAVX] in {
6669   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6670                             (v16i8 VR128:$src2))),
6671             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6672   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6673                             (v4i32 VR128:$src2))),
6674             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6675   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6676                             (v4f32 VR128:$src2))),
6677             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6678   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6679                             (v2i64 VR128:$src2))),
6680             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6681   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6682                             (v2f64 VR128:$src2))),
6683             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6684   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6685                             (v8i32 VR256:$src2))),
6686             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6687   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6688                             (v8f32 VR256:$src2))),
6689             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6690   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6691                             (v4i64 VR256:$src2))),
6692             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6693   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6694                             (v4f64 VR256:$src2))),
6695             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6696 }
6697
6698 let Predicates = [HasAVX2] in {
6699   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6700                             (v32i8 VR256:$src2))),
6701             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6702 }
6703
6704 /// SS41I_ternary_int - SSE 4.1 ternary operator
6705 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6706   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6707                                Intrinsic IntId> {
6708     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6709                     (ins VR128:$src1, VR128:$src2),
6710                     !strconcat(OpcodeStr,
6711                      "\t{$src2, $dst|$dst, $src2}"),
6712                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6713                     OpSize;
6714
6715     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6716                     (ins VR128:$src1, i128mem:$src2),
6717                     !strconcat(OpcodeStr,
6718                      "\t{$src2, $dst|$dst, $src2}"),
6719                     [(set VR128:$dst,
6720                       (IntId VR128:$src1,
6721                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6722   }
6723 }
6724
6725 let ExeDomain = SSEPackedDouble in
6726 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6727                                   int_x86_sse41_blendvpd>;
6728 let ExeDomain = SSEPackedSingle in
6729 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6730                                   int_x86_sse41_blendvps>;
6731 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6732                                   int_x86_sse41_pblendvb>;
6733
6734 let Predicates = [HasSSE41] in {
6735   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6736                             (v16i8 VR128:$src2))),
6737             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6738   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6739                             (v4i32 VR128:$src2))),
6740             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6741   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6742                             (v4f32 VR128:$src2))),
6743             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6744   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6745                             (v2i64 VR128:$src2))),
6746             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6747   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6748                             (v2f64 VR128:$src2))),
6749             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6750 }
6751
6752 let Predicates = [HasAVX] in
6753 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6754                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6755                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6756                        OpSize, VEX;
6757 let Predicates = [HasAVX2] in
6758 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6759                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6760                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6761                          OpSize, VEX;
6762 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6763                        "movntdqa\t{$src, $dst|$dst, $src}",
6764                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6765                        OpSize;
6766
6767 //===----------------------------------------------------------------------===//
6768 // SSE4.2 - Compare Instructions
6769 //===----------------------------------------------------------------------===//
6770
6771 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6772 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6773                               Intrinsic IntId128, bit Is2Addr = 1> {
6774   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6775        (ins VR128:$src1, VR128:$src2),
6776        !if(Is2Addr,
6777            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6778            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6779        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6780        OpSize;
6781   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6782        (ins VR128:$src1, i128mem:$src2),
6783        !if(Is2Addr,
6784            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6785            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6786        [(set VR128:$dst,
6787          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6788 }
6789
6790 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6791 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6792                                 Intrinsic IntId256> {
6793   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6794        (ins VR256:$src1, VR256:$src2),
6795        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6796        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6797        OpSize;
6798   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6799        (ins VR256:$src1, i256mem:$src2),
6800        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6801        [(set VR256:$dst,
6802          (IntId256 VR256:$src1, (memopv4i64 addr:$src2)))]>, OpSize;
6803 }
6804
6805 let Predicates = [HasAVX] in {
6806   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6807                                      0>, VEX_4V;
6808
6809   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6810             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6811   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6812             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6813 }
6814
6815 let Predicates = [HasAVX2] in {
6816   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6817                                        VEX_4V;
6818
6819   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6820             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6821   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6822             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6823 }
6824
6825 let Constraints = "$src1 = $dst" in
6826   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6827
6828 let Predicates = [HasSSE42] in {
6829   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6830             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6831   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6832             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6833 }
6834
6835 //===----------------------------------------------------------------------===//
6836 // SSE4.2 - String/text Processing Instructions
6837 //===----------------------------------------------------------------------===//
6838
6839 // Packed Compare Implicit Length Strings, Return Mask
6840 multiclass pseudo_pcmpistrm<string asm> {
6841   def REG : PseudoI<(outs VR128:$dst),
6842                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6843     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6844                                                   imm:$src3))]>;
6845   def MEM : PseudoI<(outs VR128:$dst),
6846                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6847     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6848                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6849 }
6850
6851 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6852   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6853   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6854 }
6855
6856 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6857   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6858       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6859       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6860   let mayLoad = 1 in
6861   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6862       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6863       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6864 }
6865
6866 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6867   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6868       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6869       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6870   let mayLoad = 1 in
6871   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6872       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6873       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6874 }
6875
6876 // Packed Compare Explicit Length Strings, Return Mask
6877 multiclass pseudo_pcmpestrm<string asm> {
6878   def REG : PseudoI<(outs VR128:$dst),
6879                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6880     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6881                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6882   def MEM : PseudoI<(outs VR128:$dst),
6883                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6884     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6885                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6886 }
6887
6888 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6889   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6890   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6891 }
6892
6893 let Predicates = [HasAVX],
6894     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6895   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6896       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6897       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6898   let mayLoad = 1 in
6899   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6900       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6901       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6902 }
6903
6904 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6905   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6906       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6907       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6908   let mayLoad = 1 in
6909   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6910       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6911       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6912 }
6913
6914 // Packed Compare Implicit Length Strings, Return Index
6915 let Defs = [ECX, EFLAGS] in {
6916   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6917     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6918       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6919       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6920       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6921        (implicit EFLAGS)]>, OpSize;
6922     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6923       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6924       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6925       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6926        (implicit EFLAGS)]>, OpSize;
6927   }
6928 }
6929
6930 let Predicates = [HasAVX] in {
6931 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6932                                     VEX;
6933 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6934                                     VEX;
6935 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6936                                     VEX;
6937 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6938                                     VEX;
6939 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6940                                     VEX;
6941 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6942                                     VEX;
6943 }
6944
6945 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6946 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6947 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6948 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6949 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6950 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6951
6952 // Packed Compare Explicit Length Strings, Return Index
6953 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6954   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6955     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6956       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6957       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6958       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6959        (implicit EFLAGS)]>, OpSize;
6960     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6961       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6962       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6963        [(set ECX,
6964              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6965         (implicit EFLAGS)]>, OpSize;
6966   }
6967 }
6968
6969 let Predicates = [HasAVX] in {
6970 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6971                                     VEX;
6972 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6973                                     VEX;
6974 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6975                                     VEX;
6976 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6977                                     VEX;
6978 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6979                                     VEX;
6980 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6981                                     VEX;
6982 }
6983
6984 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6985 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6986 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6987 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6988 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6989 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6990
6991 //===----------------------------------------------------------------------===//
6992 // SSE4.2 - CRC Instructions
6993 //===----------------------------------------------------------------------===//
6994
6995 // No CRC instructions have AVX equivalents
6996
6997 // crc intrinsic instruction
6998 // This set of instructions are only rm, the only difference is the size
6999 // of r and m.
7000 let Constraints = "$src1 = $dst" in {
7001   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7002                       (ins GR32:$src1, i8mem:$src2),
7003                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7004                        [(set GR32:$dst,
7005                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7006                          (load addr:$src2)))]>;
7007   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7008                       (ins GR32:$src1, GR8:$src2),
7009                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7010                        [(set GR32:$dst,
7011                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7012   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7013                       (ins GR32:$src1, i16mem:$src2),
7014                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7015                        [(set GR32:$dst,
7016                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7017                          (load addr:$src2)))]>,
7018                          OpSize;
7019   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7020                       (ins GR32:$src1, GR16:$src2),
7021                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7022                        [(set GR32:$dst,
7023                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7024                          OpSize;
7025   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7026                       (ins GR32:$src1, i32mem:$src2),
7027                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7028                        [(set GR32:$dst,
7029                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7030                          (load addr:$src2)))]>;
7031   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7032                       (ins GR32:$src1, GR32:$src2),
7033                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7034                        [(set GR32:$dst,
7035                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7036   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7037                       (ins GR64:$src1, i8mem:$src2),
7038                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7039                        [(set GR64:$dst,
7040                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7041                          (load addr:$src2)))]>,
7042                          REX_W;
7043   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7044                       (ins GR64:$src1, GR8:$src2),
7045                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7046                        [(set GR64:$dst,
7047                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7048                          REX_W;
7049   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7050                       (ins GR64:$src1, i64mem:$src2),
7051                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7052                        [(set GR64:$dst,
7053                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7054                          (load addr:$src2)))]>,
7055                          REX_W;
7056   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7057                       (ins GR64:$src1, GR64:$src2),
7058                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7059                        [(set GR64:$dst,
7060                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7061                          REX_W;
7062 }
7063
7064 //===----------------------------------------------------------------------===//
7065 // AES-NI Instructions
7066 //===----------------------------------------------------------------------===//
7067
7068 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7069                               Intrinsic IntId128, bit Is2Addr = 1> {
7070   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7071        (ins VR128:$src1, VR128:$src2),
7072        !if(Is2Addr,
7073            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7074            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7075        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7076        OpSize;
7077   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7078        (ins VR128:$src1, i128mem:$src2),
7079        !if(Is2Addr,
7080            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7081            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7082        [(set VR128:$dst,
7083          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7084 }
7085
7086 // Perform One Round of an AES Encryption/Decryption Flow
7087 let Predicates = [HasAVX, HasAES] in {
7088   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7089                          int_x86_aesni_aesenc, 0>, VEX_4V;
7090   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7091                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7092   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7093                          int_x86_aesni_aesdec, 0>, VEX_4V;
7094   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7095                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7096 }
7097
7098 let Constraints = "$src1 = $dst" in {
7099   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7100                          int_x86_aesni_aesenc>;
7101   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7102                          int_x86_aesni_aesenclast>;
7103   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7104                          int_x86_aesni_aesdec>;
7105   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7106                          int_x86_aesni_aesdeclast>;
7107 }
7108
7109 // Perform the AES InvMixColumn Transformation
7110 let Predicates = [HasAVX, HasAES] in {
7111   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7112       (ins VR128:$src1),
7113       "vaesimc\t{$src1, $dst|$dst, $src1}",
7114       [(set VR128:$dst,
7115         (int_x86_aesni_aesimc VR128:$src1))]>,
7116       OpSize, VEX;
7117   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7118       (ins i128mem:$src1),
7119       "vaesimc\t{$src1, $dst|$dst, $src1}",
7120       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7121       OpSize, VEX;
7122 }
7123 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7124   (ins VR128:$src1),
7125   "aesimc\t{$src1, $dst|$dst, $src1}",
7126   [(set VR128:$dst,
7127     (int_x86_aesni_aesimc VR128:$src1))]>,
7128   OpSize;
7129 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7130   (ins i128mem:$src1),
7131   "aesimc\t{$src1, $dst|$dst, $src1}",
7132   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7133   OpSize;
7134
7135 // AES Round Key Generation Assist
7136 let Predicates = [HasAVX, HasAES] in {
7137   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7138       (ins VR128:$src1, i8imm:$src2),
7139       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7140       [(set VR128:$dst,
7141         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7142       OpSize, VEX;
7143   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7144       (ins i128mem:$src1, i8imm:$src2),
7145       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7146       [(set VR128:$dst,
7147         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7148       OpSize, VEX;
7149 }
7150 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7151   (ins VR128:$src1, i8imm:$src2),
7152   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7153   [(set VR128:$dst,
7154     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7155   OpSize;
7156 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7157   (ins i128mem:$src1, i8imm:$src2),
7158   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7159   [(set VR128:$dst,
7160     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7161   OpSize;
7162
7163 //===----------------------------------------------------------------------===//
7164 // CLMUL Instructions
7165 //===----------------------------------------------------------------------===//
7166
7167 // Carry-less Multiplication instructions
7168 let neverHasSideEffects = 1 in {
7169 // AVX carry-less Multiplication instructions
7170 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7171            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7172            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7173            []>;
7174
7175 let mayLoad = 1 in
7176 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7177            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7178            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7179            []>;
7180
7181 let Constraints = "$src1 = $dst" in {
7182 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7183            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7184            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7185            []>;
7186
7187 let mayLoad = 1 in
7188 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7189            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7190            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7191            []>;
7192 } // Constraints = "$src1 = $dst"
7193 } // neverHasSideEffects = 1
7194
7195
7196 multiclass pclmul_alias<string asm, int immop> {
7197   def : InstAlias<!strconcat("pclmul", asm,
7198                            "dq {$src, $dst|$dst, $src}"),
7199                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7200
7201   def : InstAlias<!strconcat("pclmul", asm,
7202                              "dq {$src, $dst|$dst, $src}"),
7203                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7204
7205   def : InstAlias<!strconcat("vpclmul", asm,
7206                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7207                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7208
7209   def : InstAlias<!strconcat("vpclmul", asm,
7210                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7211                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7212 }
7213 defm : pclmul_alias<"hqhq", 0x11>;
7214 defm : pclmul_alias<"hqlq", 0x01>;
7215 defm : pclmul_alias<"lqhq", 0x10>;
7216 defm : pclmul_alias<"lqlq", 0x00>;
7217
7218 //===----------------------------------------------------------------------===//
7219 // AVX Instructions
7220 //===----------------------------------------------------------------------===//
7221
7222 //===----------------------------------------------------------------------===//
7223 // VBROADCAST - Load from memory and broadcast to all elements of the
7224 //              destination operand
7225 //
7226 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7227                     X86MemOperand x86memop, Intrinsic Int> :
7228   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7229         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7230         [(set RC:$dst, (Int addr:$src))]>, VEX;
7231
7232 // AVX2 adds register forms
7233 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7234                          Intrinsic Int> :
7235   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7236          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7237          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7238
7239 let ExeDomain = SSEPackedSingle in {
7240   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7241                                       int_x86_avx_vbroadcast_ss>;
7242   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7243                                       int_x86_avx_vbroadcast_ss_256>;
7244 }
7245 let ExeDomain = SSEPackedDouble in
7246 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7247                                     int_x86_avx_vbroadcast_sd_256>;
7248 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7249                                    int_x86_avx_vbroadcastf128_pd_256>;
7250
7251 let ExeDomain = SSEPackedSingle in {
7252   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7253                                            int_x86_avx2_vbroadcast_ss_ps>;
7254   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7255                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7256 }
7257 let ExeDomain = SSEPackedDouble in
7258 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7259                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7260
7261 let Predicates = [HasAVX2] in
7262 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7263                                    int_x86_avx2_vbroadcasti128>;
7264
7265 let Predicates = [HasAVX] in
7266 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7267           (VBROADCASTF128 addr:$src)>;
7268
7269
7270 //===----------------------------------------------------------------------===//
7271 // VINSERTF128 - Insert packed floating-point values
7272 //
7273 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7274 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7275           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7276           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7277           []>, VEX_4V;
7278 let mayLoad = 1 in
7279 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7280           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7281           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7282           []>, VEX_4V;
7283 }
7284
7285 let Predicates = [HasAVX] in {
7286 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7287           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7288 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7289           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7290 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7291           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7292 }
7293
7294 //===----------------------------------------------------------------------===//
7295 // VEXTRACTF128 - Extract packed floating-point values
7296 //
7297 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7298 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7299           (ins VR256:$src1, i8imm:$src2),
7300           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7301           []>, VEX;
7302 let mayStore = 1 in
7303 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7304           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7305           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7306           []>, VEX;
7307 }
7308
7309 let Predicates = [HasAVX] in {
7310 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7311           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7312 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7313           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7314 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7315           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7316 }
7317
7318 //===----------------------------------------------------------------------===//
7319 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7320 //
7321 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7322                           Intrinsic IntLd, Intrinsic IntLd256,
7323                           Intrinsic IntSt, Intrinsic IntSt256> {
7324   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7325              (ins VR128:$src1, f128mem:$src2),
7326              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7327              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7328              VEX_4V;
7329   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7330              (ins VR256:$src1, f256mem:$src2),
7331              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7332              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7333              VEX_4V;
7334   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7335              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7336              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7337              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7338   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7339              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7340              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7341              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7342 }
7343
7344 let ExeDomain = SSEPackedSingle in
7345 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7346                                  int_x86_avx_maskload_ps,
7347                                  int_x86_avx_maskload_ps_256,
7348                                  int_x86_avx_maskstore_ps,
7349                                  int_x86_avx_maskstore_ps_256>;
7350 let ExeDomain = SSEPackedDouble in
7351 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7352                                  int_x86_avx_maskload_pd,
7353                                  int_x86_avx_maskload_pd_256,
7354                                  int_x86_avx_maskstore_pd,
7355                                  int_x86_avx_maskstore_pd_256>;
7356
7357 //===----------------------------------------------------------------------===//
7358 // VPERMIL - Permute Single and Double Floating-Point Values
7359 //
7360 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7361                       RegisterClass RC, X86MemOperand x86memop_f,
7362                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7363                       Intrinsic IntVar, Intrinsic IntImm> {
7364   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7365              (ins RC:$src1, RC:$src2),
7366              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7367              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7368   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7369              (ins RC:$src1, x86memop_i:$src2),
7370              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7371              [(set RC:$dst, (IntVar RC:$src1,
7372                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7373
7374   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7375              (ins RC:$src1, i8imm:$src2),
7376              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7377              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7378   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7379              (ins x86memop_f:$src1, i8imm:$src2),
7380              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7381              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7382 }
7383
7384 let ExeDomain = SSEPackedSingle in {
7385   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7386                                memopv4f32, memopv2i64,
7387                                int_x86_avx_vpermilvar_ps,
7388                                int_x86_avx_vpermil_ps>;
7389   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7390                                memopv8f32, memopv4i64,
7391                                int_x86_avx_vpermilvar_ps_256,
7392                                int_x86_avx_vpermil_ps_256>;
7393 }
7394 let ExeDomain = SSEPackedDouble in {
7395   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7396                                memopv2f64, memopv2i64,
7397                                int_x86_avx_vpermilvar_pd,
7398                                int_x86_avx_vpermil_pd>;
7399   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7400                                memopv4f64, memopv4i64,
7401                                int_x86_avx_vpermilvar_pd_256,
7402                                int_x86_avx_vpermil_pd_256>;
7403 }
7404
7405 let Predicates = [HasAVX] in {
7406 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7407           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7408 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7409           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7410 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7411           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7412 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7413           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7414 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7415           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7416 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7417           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7418 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7419                                (i8 imm:$imm))),
7420           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7421 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7422           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7423 }
7424
7425 //===----------------------------------------------------------------------===//
7426 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7427 //
7428 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7429 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7430           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7431           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7432           []>, VEX_4V;
7433 let mayLoad = 1 in
7434 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7435           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7436           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7437           []>, VEX_4V;
7438 }
7439
7440 let Predicates = [HasAVX] in {
7441 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7442           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7443 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7444           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7445 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7446           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7447
7448 def : Pat<(int_x86_avx_vperm2f128_ps_256
7449                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7450           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7451 def : Pat<(int_x86_avx_vperm2f128_pd_256
7452                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7453           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7454 def : Pat<(int_x86_avx_vperm2f128_si_256
7455                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7456           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7457 }
7458
7459 //===----------------------------------------------------------------------===//
7460 // VZERO - Zero YMM registers
7461 //
7462 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7463             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7464   // Zero All YMM registers
7465   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7466                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7467
7468   // Zero Upper bits of YMM registers
7469   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7470                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7471 }
7472
7473 //===----------------------------------------------------------------------===//
7474 // Half precision conversion instructions
7475 //===----------------------------------------------------------------------===//
7476 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7477 let Predicates = [HasAVX, HasF16C] in {
7478   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7479              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7480              [(set RC:$dst, (Int VR128:$src))]>,
7481              T8, OpSize, VEX;
7482   let neverHasSideEffects = 1, mayLoad = 1 in
7483   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7484              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7485 }
7486 }
7487
7488 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7489 let Predicates = [HasAVX, HasF16C] in {
7490   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7491                (ins RC:$src1, i32i8imm:$src2),
7492                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7493                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7494                TA, OpSize, VEX;
7495   let neverHasSideEffects = 1, mayLoad = 1 in
7496   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7497                (ins RC:$src1, i32i8imm:$src2),
7498                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7499                TA, OpSize, VEX;
7500 }
7501 }
7502
7503 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7504 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7505 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7506 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7507
7508 //===----------------------------------------------------------------------===//
7509 // AVX2 Instructions
7510 //===----------------------------------------------------------------------===//
7511
7512 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7513 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7514                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7515                  X86MemOperand x86memop> {
7516   let isCommutable = 1 in
7517   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7518         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7519         !strconcat(OpcodeStr,
7520             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7521         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7522         VEX_4V;
7523   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7524         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7525         !strconcat(OpcodeStr,
7526             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7527         [(set RC:$dst,
7528           (IntId RC:$src1,
7529            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7530         VEX_4V;
7531 }
7532
7533 let isCommutable = 0 in {
7534 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7535                                    VR128, memopv2i64, i128mem>;
7536 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7537                                     VR256, memopv4i64, i256mem>;
7538 }
7539
7540 //===----------------------------------------------------------------------===//
7541 // VPBROADCAST - Load from memory and broadcast to all elements of the
7542 //               destination operand
7543 //
7544 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7545                           X86MemOperand x86memop, PatFrag ld_frag,
7546                           Intrinsic Int128, Intrinsic Int256> {
7547   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7548                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7549                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7550   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7551                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7552                   [(set VR128:$dst,
7553                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7554   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7555                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7556                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7557   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7558                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7559                    [(set VR256:$dst,
7560                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7561 }
7562
7563 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7564                                     int_x86_avx2_pbroadcastb_128,
7565                                     int_x86_avx2_pbroadcastb_256>;
7566 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7567                                     int_x86_avx2_pbroadcastw_128,
7568                                     int_x86_avx2_pbroadcastw_256>;
7569 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7570                                     int_x86_avx2_pbroadcastd_128,
7571                                     int_x86_avx2_pbroadcastd_256>;
7572 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7573                                     int_x86_avx2_pbroadcastq_128,
7574                                     int_x86_avx2_pbroadcastq_256>;
7575
7576 let Predicates = [HasAVX2] in {
7577   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7578           (VPBROADCASTBrm addr:$src)>;
7579   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7580           (VPBROADCASTBYrm addr:$src)>;
7581   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7582           (VPBROADCASTWrm addr:$src)>;
7583   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7584           (VPBROADCASTWYrm addr:$src)>;
7585   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7586           (VPBROADCASTDrm addr:$src)>;
7587   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7588           (VPBROADCASTDYrm addr:$src)>;
7589   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7590           (VPBROADCASTQrm addr:$src)>;
7591   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7592           (VPBROADCASTQYrm addr:$src)>;
7593 }
7594
7595 // AVX1 broadcast patterns
7596 let Predicates = [HasAVX] in {
7597 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7598           (VBROADCASTSSYrm addr:$src)>;
7599 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7600           (VBROADCASTSDrm addr:$src)>;
7601 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7602           (VBROADCASTSSYrm addr:$src)>;
7603 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7604           (VBROADCASTSDrm addr:$src)>;
7605
7606 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7607           (VBROADCASTSSrm addr:$src)>;
7608 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7609           (VBROADCASTSSrm addr:$src)>;
7610 }
7611
7612 //===----------------------------------------------------------------------===//
7613 // VPERM - Permute instructions
7614 //
7615
7616 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7617                      Intrinsic Int> {
7618   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7619                    (ins VR256:$src1, VR256:$src2),
7620                    !strconcat(OpcodeStr,
7621                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7622                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7623   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7624                    (ins VR256:$src1, i256mem:$src2),
7625                    !strconcat(OpcodeStr,
7626                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7627                    [(set VR256:$dst, (Int VR256:$src1,
7628                                       (bitconvert (mem_frag addr:$src2))))]>,
7629                    VEX_4V;
7630 }
7631
7632 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7633 let ExeDomain = SSEPackedSingle in
7634 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7635
7636 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7637                          Intrinsic Int> {
7638   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7639                      (ins VR256:$src1, i8imm:$src2),
7640                      !strconcat(OpcodeStr,
7641                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7642                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7643   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7644                      (ins i256mem:$src1, i8imm:$src2),
7645                      !strconcat(OpcodeStr,
7646                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7647                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7648                      VEX;
7649 }
7650
7651 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7652                             VEX_W;
7653 let ExeDomain = SSEPackedDouble in
7654 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7655                              VEX_W;
7656
7657 //===----------------------------------------------------------------------===//
7658 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7659 //
7660 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7661           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7662           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7663           [(set VR256:$dst,
7664            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7665           VEX_4V;
7666 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7667           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7668           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7669           [(set VR256:$dst,
7670            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7671             imm:$src3))]>,
7672           VEX_4V;
7673
7674 let Predicates = [HasAVX2] in {
7675 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7676           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7677 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7678           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7679 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7680           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7681 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7682           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7683
7684 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7685                   (i8 imm:$imm))),
7686           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7687 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7688                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7689           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7690 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7691                   (i8 imm:$imm))),
7692           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7693 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7694                   (i8 imm:$imm))),
7695           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7696 }
7697
7698 // AVX1 patterns
7699 let Predicates = [HasAVX] in {
7700 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7701           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7702 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7703           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7704 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7705           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7706 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7707           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7708 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7709           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7710 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7711           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7712
7713 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7714                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7715           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7716 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7717                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7718           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7719 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7720                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7721           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7722 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7723                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7724           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7725 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7726                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7727           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7728 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7729                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7730           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7731 }
7732
7733
7734 //===----------------------------------------------------------------------===//
7735 // VINSERTI128 - Insert packed integer values
7736 //
7737 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7738           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7739           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7740           [(set VR256:$dst,
7741             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7742           VEX_4V;
7743 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7744           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7745           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7746           [(set VR256:$dst,
7747             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7748              imm:$src3))]>, VEX_4V;
7749
7750 let Predicates = [HasAVX2] in {
7751 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7752                                    (i32 imm)),
7753           (VINSERTI128rr VR256:$src1, VR128:$src2,
7754                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7755 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7756                                    (i32 imm)),
7757           (VINSERTI128rr VR256:$src1, VR128:$src2,
7758                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7759 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7760                                    (i32 imm)),
7761           (VINSERTI128rr VR256:$src1, VR128:$src2,
7762                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7763 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7764                                    (i32 imm)),
7765           (VINSERTI128rr VR256:$src1, VR128:$src2,
7766                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7767 }
7768
7769 // AVX1 patterns
7770 let Predicates = [HasAVX] in {
7771 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7772                                    (i32 imm)),
7773           (VINSERTF128rr VR256:$src1, VR128:$src2,
7774                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7775 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7776                                    (i32 imm)),
7777           (VINSERTF128rr VR256:$src1, VR128:$src2,
7778                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7779 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7780                                    (i32 imm)),
7781           (VINSERTF128rr VR256:$src1, VR128:$src2,
7782                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7783 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7784                                    (i32 imm)),
7785           (VINSERTF128rr VR256:$src1, VR128:$src2,
7786                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7787 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7788                                    (i32 imm)),
7789           (VINSERTF128rr VR256:$src1, VR128:$src2,
7790                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7791 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7792                                    (i32 imm)),
7793           (VINSERTF128rr VR256:$src1, VR128:$src2,
7794                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7795 }
7796
7797 //===----------------------------------------------------------------------===//
7798 // VEXTRACTI128 - Extract packed integer values
7799 //
7800 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7801           (ins VR256:$src1, i8imm:$src2),
7802           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7803           [(set VR128:$dst,
7804             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7805           VEX;
7806 let neverHasSideEffects = 1, mayStore = 1 in
7807 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7808           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7809           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7810
7811 let Predicates = [HasAVX2] in {
7812 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7813           (v2i64 (VEXTRACTI128rr
7814                     (v4i64 VR256:$src1),
7815                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7816 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7817           (v4i32 (VEXTRACTI128rr
7818                     (v8i32 VR256:$src1),
7819                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7820 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7821           (v8i16 (VEXTRACTI128rr
7822                     (v16i16 VR256:$src1),
7823                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7824 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7825           (v16i8 (VEXTRACTI128rr
7826                     (v32i8 VR256:$src1),
7827                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7828 }
7829
7830 // AVX1 patterns
7831 let Predicates = [HasAVX] in {
7832 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7833           (v4f32 (VEXTRACTF128rr
7834                     (v8f32 VR256:$src1),
7835                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7836 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7837           (v2f64 (VEXTRACTF128rr
7838                     (v4f64 VR256:$src1),
7839                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7840 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7841           (v2i64 (VEXTRACTF128rr
7842                     (v4i64 VR256:$src1),
7843                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7844 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7845           (v4i32 (VEXTRACTF128rr
7846                     (v8i32 VR256:$src1),
7847                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7848 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7849           (v8i16 (VEXTRACTF128rr
7850                     (v16i16 VR256:$src1),
7851                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7852 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7853           (v16i8 (VEXTRACTF128rr
7854                     (v32i8 VR256:$src1),
7855                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7856 }
7857
7858 //===----------------------------------------------------------------------===//
7859 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7860 //
7861 multiclass avx2_pmovmask<string OpcodeStr,
7862                          Intrinsic IntLd128, Intrinsic IntLd256,
7863                          Intrinsic IntSt128, Intrinsic IntSt256> {
7864   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7865              (ins VR128:$src1, i128mem:$src2),
7866              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7867              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7868   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7869              (ins VR256:$src1, i256mem:$src2),
7870              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7871              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7872   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7873              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7874              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7875              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7876   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7877              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7878              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7879              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7880 }
7881
7882 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7883                                 int_x86_avx2_maskload_d,
7884                                 int_x86_avx2_maskload_d_256,
7885                                 int_x86_avx2_maskstore_d,
7886                                 int_x86_avx2_maskstore_d_256>;
7887 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7888                                 int_x86_avx2_maskload_q,
7889                                 int_x86_avx2_maskload_q_256,
7890                                 int_x86_avx2_maskstore_q,
7891                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7892
7893
7894 //===----------------------------------------------------------------------===//
7895 // Variable Bit Shifts
7896 //
7897 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7898                           ValueType vt128, ValueType vt256> {
7899   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7900              (ins VR128:$src1, VR128:$src2),
7901              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7902              [(set VR128:$dst,
7903                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7904              VEX_4V;
7905   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7906              (ins VR128:$src1, i128mem:$src2),
7907              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7908              [(set VR128:$dst,
7909                (vt128 (OpNode VR128:$src1,
7910                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7911              VEX_4V;
7912   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7913              (ins VR256:$src1, VR256:$src2),
7914              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7915              [(set VR256:$dst,
7916                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7917              VEX_4V;
7918   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7919              (ins VR256:$src1, i256mem:$src2),
7920              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7921              [(set VR256:$dst,
7922                (vt256 (OpNode VR256:$src1,
7923                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7924              VEX_4V;
7925 }
7926
7927 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7928 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7929 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7930 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7931 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;