lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // FIXME: Set encoding to pseudo!
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 245     canFoldAsLoad = 1 in {
 246   def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>,
 248                    Requires<[HasSSE1]>, TB, OpSize;
 249   def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>,
 251                  Requires<[HasSSE2]>, TB, OpSize;
 252   def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 253                     [(set FR32:$dst, fp32imm0)]>,
 254                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 255   def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 256                     [(set FR64:$dst, fpimm0)]>,
 257                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 258 }
 259
 260 //===----------------------------------------------------------------------===//
 261 // AVX & SSE - Zero/One Vectors
 262 //===----------------------------------------------------------------------===//
 263
 264 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 265 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 266 // swizzled by ExecutionDepsFix to pxor.
 267 // We set canFoldAsLoad because this can be converted to a constant-pool
 268 // load of an all-zeros value if folding it would be beneficial.
 269 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 270     isPseudo = 1, neverHasSideEffects = 1 in {
 271 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 272 }
 273
 274 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 275 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 276 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 277 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 278 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 279 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 280
 281
 282 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 283 // and doesn't need it because on sandy bridge the register is set to zero
 284 // at the rename stage without using any execution unit, so SET0PSY
 285 // and SET0PDY can be used for vector int instructions without penalty
 286 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 287 // JIT implementatioan, it does not expand the instructions below like
 288 // X86MCInstLower does.
 289 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 290     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 291 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 293 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 294                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 295 }
 296
 297
 298 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 299 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 300 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 301 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 302           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 303
 304 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 307
 308 // We set canFoldAsLoad because this can be converted to a constant-pool
 309 // load of an all-ones value if folding it would be beneficial.
 310 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 311 // JIT implementation, it does not expand the instructions below like
 312 // X86MCInstLower does.
 313 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 314     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
 315   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 316                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 317 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 318     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
 319   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 320                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 321
 322
 323 //===----------------------------------------------------------------------===//
 324 // SSE 1 & 2 - Move FP Scalar Instructions
 325 //
 326 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 327 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 328 // is used instead. Register-to-register movss/movsd is not modeled as an
 329 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 330 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 331 //===----------------------------------------------------------------------===//
 332
 333 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 334       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 335       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 336
 337 // Loading from memory automatically zeroing upper bits.
 338 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 339                     PatFrag mem_pat, string OpcodeStr> :
 340       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 341          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 342                         [(set RC:$dst, (mem_pat addr:$src))]>;
 343
 344 // AVX
 345 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 346                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 347                 VEX_LIG;
 348 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 349                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 350                 VEX_LIG;
 351
 352 // For the disassembler
 353 let isCodeGenOnly = 1 in {
 354   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 355                         (ins VR128:$src1, FR32:$src2),
 356                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 357                         XS, VEX_4V, VEX_LIG;
 358   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 359                         (ins VR128:$src1, FR64:$src2),
 360                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 361                         XD, VEX_4V, VEX_LIG;
 362 }
 363
 364 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 365   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 366                  VEX_LIG;
 367   let AddedComplexity = 20 in
 368     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 369                    VEX_LIG;
 370 }
 371
 372 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 373                   "movss\t{$src, $dst|$dst, $src}",
 374                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 375 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 376                   "movsd\t{$src, $dst|$dst, $src}",
 377                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 378
 379 // SSE1 & 2
 380 let Constraints = "$src1 = $dst" in {
 381   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 382                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 383   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 384                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 385
 386   // For the disassembler
 387   let isCodeGenOnly = 1 in {
 388     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 389                          (ins VR128:$src1, FR32:$src2),
 390                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 391     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 392                          (ins VR128:$src1, FR64:$src2),
 393                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 394   }
 395 }
 396
 397 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 398   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 399
 400   let AddedComplexity = 20 in
 401     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 402 }
 403
 404 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 405                   "movss\t{$src, $dst|$dst, $src}",
 406                   [(store FR32:$src, addr:$dst)]>;
 407 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 408                   "movsd\t{$src, $dst|$dst, $src}",
 409                   [(store FR64:$src, addr:$dst)]>;
 410
 411 // Patterns
 412 let Predicates = [HasSSE1] in {
 413   let AddedComplexity = 15 in {
 414   // Extract the low 32-bit value from one vector and insert it into another.
 415   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 416             (MOVSSrr (v4f32 VR128:$src1),
 417                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 418   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 419             (MOVSSrr (v4i32 VR128:$src1),
 420                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 421
 422   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 423   // MOVSS to the lower bits.
 424   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 425             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 426   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 427             (MOVSSrr (v4f32 (V_SET0)),
 428                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 429   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 430             (MOVSSrr (v4i32 (V_SET0)),
 431                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 432   }
 433
 434   let AddedComplexity = 20 in {
 435   // MOVSSrm zeros the high parts of the register; represent this
 436   // with SUBREG_TO_REG.
 437   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 438             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 439   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 440             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 441   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 442             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 443   }
 444
 445   // Extract and store.
 446   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 447                    addr:$dst),
 448             (MOVSSmr addr:$dst,
 449                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 450
 451   // Shuffle with MOVSS
 452   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 453             (MOVSSrr VR128:$src1, FR32:$src2)>;
 454   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 455             (MOVSSrr (v4i32 VR128:$src1),
 456                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 457   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 458             (MOVSSrr (v4f32 VR128:$src1),
 459                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 460 }
 461
 462 let Predicates = [HasSSE2] in {
 463   let AddedComplexity = 15 in {
 464   // Extract the low 64-bit value from one vector and insert it into another.
 465   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 466             (MOVSDrr (v2f64 VR128:$src1),
 467                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 468   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 469             (MOVSDrr (v2i64 VR128:$src1),
 470                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 471
 472   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 473   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 474             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 475   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 476             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 477
 478   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 479   // MOVSD to the lower bits.
 480   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 481             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 482   }
 483
 484   let AddedComplexity = 20 in {
 485   // MOVSDrm zeros the high parts of the register; represent this
 486   // with SUBREG_TO_REG.
 487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 488             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 490             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 492             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 494             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 495   def : Pat<(v2f64 (X86vzload addr:$src)),
 496             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 497   }
 498
 499   // Extract and store.
 500   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 501                    addr:$dst),
 502             (MOVSDmr addr:$dst,
 503                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 504
 505   // Shuffle with MOVSD
 506   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 507             (MOVSDrr VR128:$src1, FR64:$src2)>;
 508   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 509             (MOVSDrr (v2i64 VR128:$src1),
 510                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 511   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr (v2f64 VR128:$src1),
 513                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 514   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 515             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 516   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 517             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 518
 519   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 520   // is during lowering, where it's not possible to recognize the fold cause
 521   // it has two uses through a bitcast. One use disappears at isel time and the
 522   // fold opportunity reappears.
 523   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 524             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 525   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 526             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 527   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 528             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 529 }
 530
 531 let Predicates = [HasAVX] in {
 532   let AddedComplexity = 15 in {
 533   // Extract the low 32-bit value from one vector and insert it into another.
 534   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 535             (VMOVSSrr (v4f32 VR128:$src1),
 536                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 537   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 538             (VMOVSSrr (v4i32 VR128:$src1),
 539                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 540
 541   // Extract the low 64-bit value from one vector and insert it into another.
 542   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSDrr (v2f64 VR128:$src1),
 544                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 545   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 546             (VMOVSDrr (v2i64 VR128:$src1),
 547                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 548
 549   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 550   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 551             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 552   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 553             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 554
 555   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 556   // MOVS{S,D} to the lower bits.
 557   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 558             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 559   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 560             (VMOVSSrr (v4f32 (V_SET0)),
 561                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 562   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 563             (VMOVSSrr (v4i32 (V_SET0)),
 564                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 565   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 566             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 567   }
 568
 569   let AddedComplexity = 20 in {
 570   // MOVSSrm zeros the high parts of the register; represent this
 571   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 572   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 573             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 574   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 575             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 576   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 577             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 578
 579   // MOVSDrm zeros the high parts of the register; represent this
 580   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 581   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 582             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 583   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 584             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 585   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 586             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 587   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 588             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 589   def : Pat<(v2f64 (X86vzload addr:$src)),
 590             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 591
 592   // Represent the same patterns above but in the form they appear for
 593   // 256-bit types
 594   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 595                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 596             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 597   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 598                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 599             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 600   }
 601   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 602                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 603             (SUBREG_TO_REG (i32 0),
 604                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 605                            sub_xmm)>;
 606   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 607                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 608             (SUBREG_TO_REG (i64 0),
 609                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 610                            sub_xmm)>;
 611
 612   // Extract and store.
 613   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 614                    addr:$dst),
 615             (VMOVSSmr addr:$dst,
 616                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 617   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 618                    addr:$dst),
 619             (VMOVSDmr addr:$dst,
 620                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 621
 622   // Shuffle with VMOVSS
 623   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 624             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 625   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 626             (VMOVSSrr (v4i32 VR128:$src1),
 627                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 628   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 629             (VMOVSSrr (v4f32 VR128:$src1),
 630                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 631
 632   // Shuffle with VMOVSD
 633   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 634             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 635   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 636             (VMOVSDrr (v2i64 VR128:$src1),
 637                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 638   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 639             (VMOVSDrr (v2f64 VR128:$src1),
 640                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 641   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 642             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 643                                                    sub_sd))>;
 644   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 645             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 646                                                    sub_sd))>;
 647
 648   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 649   // is during lowering, where it's not possible to recognize the fold cause
 650   // it has two uses through a bitcast. One use disappears at isel time and the
 651   // fold opportunity reappears.
 652   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 653             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 654                                                    sub_sd))>;
 655   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 656             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 657                                                    sub_sd))>;
 658   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 659             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 660                                                    sub_sd))>;
 661 }
 662
 663 //===----------------------------------------------------------------------===//
 664 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 665 //===----------------------------------------------------------------------===//
 666
 667 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 668                             X86MemOperand x86memop, PatFrag ld_frag,
 669                             string asm, Domain d,
 670                             bit IsReMaterializable = 1> {
 671 let neverHasSideEffects = 1 in
 672   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 673               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 674 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 675   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 676               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 677                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 678 }
 679
 680 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 681                               "movaps", SSEPackedSingle>, TB, VEX;
 682 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 683                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 684 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 685                               "movups", SSEPackedSingle>, TB, VEX;
 686 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 687                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 688
 689 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 690                               "movaps", SSEPackedSingle>, TB, VEX;
 691 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 692                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 693 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 694                               "movups", SSEPackedSingle>, TB, VEX;
 695 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 696                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 697 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 698                               "movaps", SSEPackedSingle>, TB;
 699 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 700                               "movapd", SSEPackedDouble>, TB, OpSize;
 701 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 702                               "movups", SSEPackedSingle>, TB;
 703 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 704                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 705
 706 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 707                    "movaps\t{$src, $dst|$dst, $src}",
 708                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 709 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 710                    "movapd\t{$src, $dst|$dst, $src}",
 711                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 712 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 713                    "movups\t{$src, $dst|$dst, $src}",
 714                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 715 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 716                    "movupd\t{$src, $dst|$dst, $src}",
 717                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 718 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 719                    "movaps\t{$src, $dst|$dst, $src}",
 720                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 721 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 722                    "movapd\t{$src, $dst|$dst, $src}",
 723                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 724 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 725                    "movups\t{$src, $dst|$dst, $src}",
 726                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 727 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 728                    "movupd\t{$src, $dst|$dst, $src}",
 729                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 730
 731 // For disassembler
 732 let isCodeGenOnly = 1 in {
 733   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 734                           (ins VR128:$src),
 735                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 736   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 737                            (ins VR128:$src),
 738                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 739   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 740                            (ins VR128:$src),
 741                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 742   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 743                            (ins VR128:$src),
 744                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 745   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 746                             (ins VR256:$src),
 747                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 748   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 749                             (ins VR256:$src),
 750                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 751   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 752                             (ins VR256:$src),
 753                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 754   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 755                             (ins VR256:$src),
 756                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 757 }
 758
 759 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 760 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 761           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 762
 763 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 764 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 765           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 766
 767 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 768                    "movaps\t{$src, $dst|$dst, $src}",
 769                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 770 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 771                    "movapd\t{$src, $dst|$dst, $src}",
 772                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 773 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 774                    "movups\t{$src, $dst|$dst, $src}",
 775                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 776 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 777                    "movupd\t{$src, $dst|$dst, $src}",
 778                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 779
 780 // For disassembler
 781 let isCodeGenOnly = 1 in {
 782   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 783                          "movaps\t{$src, $dst|$dst, $src}", []>;
 784   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 785                          "movapd\t{$src, $dst|$dst, $src}", []>;
 786   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 787                          "movups\t{$src, $dst|$dst, $src}", []>;
 788   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 789                          "movupd\t{$src, $dst|$dst, $src}", []>;
 790 }
 791
 792 let Predicates = [HasAVX] in {
 793   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 794             (VMOVUPSmr addr:$dst, VR128:$src)>;
 795   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 796             (VMOVUPDmr addr:$dst, VR128:$src)>;
 797 }
 798
 799 let Predicates = [HasSSE1] in
 800   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 801             (MOVUPSmr addr:$dst, VR128:$src)>;
 802 let Predicates = [HasSSE2] in
 803   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 804             (MOVUPDmr addr:$dst, VR128:$src)>;
 805
 806 // Use movaps / movups for SSE integer load / store (one byte shorter).
 807 // The instructions selected below are then converted to MOVDQA/MOVDQU
 808 // during the SSE domain pass.
 809 let Predicates = [HasSSE1] in {
 810   def : Pat<(alignedloadv4i32 addr:$src),
 811             (MOVAPSrm addr:$src)>;
 812   def : Pat<(loadv4i32 addr:$src),
 813             (MOVUPSrm addr:$src)>;
 814   def : Pat<(alignedloadv2i64 addr:$src),
 815             (MOVAPSrm addr:$src)>;
 816   def : Pat<(loadv2i64 addr:$src),
 817             (MOVUPSrm addr:$src)>;
 818
 819   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 820             (MOVAPSmr addr:$dst, VR128:$src)>;
 821   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 822             (MOVAPSmr addr:$dst, VR128:$src)>;
 823   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 824             (MOVAPSmr addr:$dst, VR128:$src)>;
 825   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 826             (MOVAPSmr addr:$dst, VR128:$src)>;
 827   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 828             (MOVUPSmr addr:$dst, VR128:$src)>;
 829   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 830             (MOVUPSmr addr:$dst, VR128:$src)>;
 831   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 832             (MOVUPSmr addr:$dst, VR128:$src)>;
 833   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 834             (MOVUPSmr addr:$dst, VR128:$src)>;
 835 }
 836
 837 // Use vmovaps/vmovups for AVX integer load/store.
 838 let Predicates = [HasAVX] in {
 839   // 128-bit load/store
 840   def : Pat<(alignedloadv4i32 addr:$src),
 841             (VMOVAPSrm addr:$src)>;
 842   def : Pat<(loadv4i32 addr:$src),
 843             (VMOVUPSrm addr:$src)>;
 844   def : Pat<(alignedloadv2i64 addr:$src),
 845             (VMOVAPSrm addr:$src)>;
 846   def : Pat<(loadv2i64 addr:$src),
 847             (VMOVUPSrm addr:$src)>;
 848
 849   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 850             (VMOVAPSmr addr:$dst, VR128:$src)>;
 851   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 852             (VMOVAPSmr addr:$dst, VR128:$src)>;
 853   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 854             (VMOVAPSmr addr:$dst, VR128:$src)>;
 855   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 856             (VMOVAPSmr addr:$dst, VR128:$src)>;
 857   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 858             (VMOVUPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 860             (VMOVUPSmr addr:$dst, VR128:$src)>;
 861   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 862             (VMOVUPSmr addr:$dst, VR128:$src)>;
 863   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 864             (VMOVUPSmr addr:$dst, VR128:$src)>;
 865
 866   // 256-bit load/store
 867   def : Pat<(alignedloadv4i64 addr:$src),
 868             (VMOVAPSYrm addr:$src)>;
 869   def : Pat<(loadv4i64 addr:$src),
 870             (VMOVUPSYrm addr:$src)>;
 871   def : Pat<(alignedloadv8i32 addr:$src),
 872             (VMOVAPSYrm addr:$src)>;
 873   def : Pat<(loadv8i32 addr:$src),
 874             (VMOVUPSYrm addr:$src)>;
 875   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 876             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 877   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 878             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 879   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 880             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 881   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 882             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 883   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 884             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 885   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 886             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 887   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 888             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 889   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 890             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 891 }
 892
 893 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 894 // bits are disregarded. FIXME: Set encoding to pseudo!
 895 let neverHasSideEffects = 1 in {
 896 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 897                      "movaps\t{$src, $dst|$dst, $src}", []>;
 898 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 899                      "movapd\t{$src, $dst|$dst, $src}", []>;
 900 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 901                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 902 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 903                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 904 }
 905
 906 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 907 // bits are disregarded. FIXME: Set encoding to pseudo!
 908 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 909 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 910                      "movaps\t{$src, $dst|$dst, $src}",
 911                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 912 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 913                      "movapd\t{$src, $dst|$dst, $src}",
 914                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 915 let isCodeGenOnly = 1 in {
 916   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 917                          "movaps\t{$src, $dst|$dst, $src}",
 918                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 919   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 920                          "movapd\t{$src, $dst|$dst, $src}",
 921                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 922 }
 923 }
 924
 925 //===----------------------------------------------------------------------===//
 926 // SSE 1 & 2 - Move Low packed FP Instructions
 927 //===----------------------------------------------------------------------===//
 928
 929 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 930                                  PatFrag mov_frag, string base_opc,
 931                                  string asm_opr> {
 932   def PSrm : PI<opc, MRMSrcMem,
 933          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 934          !strconcat(base_opc, "s", asm_opr),
 935      [(set RC:$dst,
 936        (mov_frag RC:$src1,
 937               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 938               SSEPackedSingle>, TB;
 939
 940   def PDrm : PI<opc, MRMSrcMem,
 941          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 942          !strconcat(base_opc, "d", asm_opr),
 943      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 944                               (scalar_to_vector (loadf64 addr:$src2)))))],
 945               SSEPackedDouble>, TB, OpSize;
 946 }
 947
 948 let AddedComplexity = 20 in {
 949   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 950                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 951 }
 952 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 953   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 954                                    "\t{$src2, $dst|$dst, $src2}">;
 955 }
 956
 957 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 958                    "movlps\t{$src, $dst|$dst, $src}",
 959                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 960                                  (iPTR 0))), addr:$dst)]>, VEX;
 961 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 962                    "movlpd\t{$src, $dst|$dst, $src}",
 963                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 964                                  (iPTR 0))), addr:$dst)]>, VEX;
 965 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 966                    "movlps\t{$src, $dst|$dst, $src}",
 967                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 968                                  (iPTR 0))), addr:$dst)]>;
 969 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 970                    "movlpd\t{$src, $dst|$dst, $src}",
 971                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 972                                  (iPTR 0))), addr:$dst)]>;
 973
 974 let Predicates = [HasAVX] in {
 975   let AddedComplexity = 20 in {
 976     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 977     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 978               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 979     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 980               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 981     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 982     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 983               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 984     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 985               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 986   }
 987
 988   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 989   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 990             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 991   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 992                                  VR128:$src2)), addr:$src1),
 993             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 994
 995   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
 996   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 997             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 998   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 999             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1000
1001   // Shuffle with VMOVLPS
1002   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1003             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1004   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1005             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1006   def : Pat<(X86Movlps VR128:$src1,
1007                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1008             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1009
1010   // Shuffle with VMOVLPD
1011   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1012             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1013   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1014             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1015   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1016                               (scalar_to_vector (loadf64 addr:$src2)))),
1017             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1018
1019   // Store patterns
1020   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1021                    addr:$src1),
1022             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1023   def : Pat<(store (v4i32 (X86Movlps
1024                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1025             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1026   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1027                    addr:$src1),
1028             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1029   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1030                    addr:$src1),
1031             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1032 }
1033
1034 let Predicates = [HasSSE1] in {
1035   let AddedComplexity = 20 in {
1036     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1037     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1038               (MOVLPSrm VR128:$src1, addr:$src2)>;
1039     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1040               (MOVLPSrm VR128:$src1, addr:$src2)>;
1041   }
1042
1043   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1044   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1045                                  (iPTR 0))), addr:$src1),
1046             (MOVLPSmr addr:$src1, VR128:$src2)>;
1047   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1048             (MOVLPSmr addr:$src1, VR128:$src2)>;
1049   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1050                                  VR128:$src2)), addr:$src1),
1051             (MOVLPSmr addr:$src1, VR128:$src2)>;
1052
1053   // Shuffle with MOVLPS
1054   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1055             (MOVLPSrm VR128:$src1, addr:$src2)>;
1056   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1057             (MOVLPSrm VR128:$src1, addr:$src2)>;
1058   def : Pat<(X86Movlps VR128:$src1,
1059                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1060             (MOVLPSrm VR128:$src1, addr:$src2)>;
1061   def : Pat<(X86Movlps VR128:$src1,
1062                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1063             (MOVLPSrm VR128:$src1, addr:$src2)>;
1064
1065   // Store patterns
1066   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1067                                       addr:$src1),
1068             (MOVLPSmr addr:$src1, VR128:$src2)>;
1069   def : Pat<(store (v4i32 (X86Movlps
1070                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1071                               addr:$src1),
1072             (MOVLPSmr addr:$src1, VR128:$src2)>;
1073 }
1074
1075 let Predicates = [HasSSE2] in {
1076   let AddedComplexity = 20 in {
1077     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1078     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1079               (MOVLPDrm VR128:$src1, addr:$src2)>;
1080     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1081               (MOVLPDrm VR128:$src1, addr:$src2)>;
1082   }
1083
1084   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1085   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1086             (MOVLPDmr addr:$src1, VR128:$src2)>;
1087   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1088             (MOVLPDmr addr:$src1, VR128:$src2)>;
1089
1090   // Shuffle with MOVLPD
1091   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1092             (MOVLPDrm VR128:$src1, addr:$src2)>;
1093   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1094             (MOVLPDrm VR128:$src1, addr:$src2)>;
1095   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1096                               (scalar_to_vector (loadf64 addr:$src2)))),
1097             (MOVLPDrm VR128:$src1, addr:$src2)>;
1098
1099   // Store patterns
1100   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1101                            addr:$src1),
1102             (MOVLPDmr addr:$src1, VR128:$src2)>;
1103   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1104                            addr:$src1),
1105             (MOVLPDmr addr:$src1, VR128:$src2)>;
1106 }
1107
1108 //===----------------------------------------------------------------------===//
1109 // SSE 1 & 2 - Move Hi packed FP Instructions
1110 //===----------------------------------------------------------------------===//
1111
1112 let AddedComplexity = 20 in {
1113   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1114                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1115 }
1116 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1117   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1118                                    "\t{$src2, $dst|$dst, $src2}">;
1119 }
1120
1121 // v2f64 extract element 1 is always custom lowered to unpack high to low
1122 // and extract element 0 so the non-store version isn't too horrible.
1123 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1124                    "movhps\t{$src, $dst|$dst, $src}",
1125                    [(store (f64 (vector_extract
1126                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1127                                          (undef)), (iPTR 0))), addr:$dst)]>,
1128                    VEX;
1129 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1130                    "movhpd\t{$src, $dst|$dst, $src}",
1131                    [(store (f64 (vector_extract
1132                                  (v2f64 (unpckh VR128:$src, (undef))),
1133                                  (iPTR 0))), addr:$dst)]>,
1134                    VEX;
1135 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1136                    "movhps\t{$src, $dst|$dst, $src}",
1137                    [(store (f64 (vector_extract
1138                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1139                                          (undef)), (iPTR 0))), addr:$dst)]>;
1140 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1141                    "movhpd\t{$src, $dst|$dst, $src}",
1142                    [(store (f64 (vector_extract
1143                                  (v2f64 (unpckh VR128:$src, (undef))),
1144                                  (iPTR 0))), addr:$dst)]>;
1145
1146 let Predicates = [HasAVX] in {
1147   // VMOVHPS patterns
1148   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1149             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1150   def : Pat<(X86Movlhps VR128:$src1,
1151                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1152             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1153   def : Pat<(X86Movlhps VR128:$src1,
1154                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1155             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1156
1157   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1158   // is during lowering, where it's not possible to recognize the load fold cause
1159   // it has two uses through a bitcast. One use disappears at isel time and the
1160   // fold opportunity reappears.
1161   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1162                       (scalar_to_vector (loadf64 addr:$src2)))),
1163             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1164
1165   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1166   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1167                       (scalar_to_vector (loadf64 addr:$src2)))),
1168             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1169
1170   // Store patterns
1171   def : Pat<(store (f64 (vector_extract
1172             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1173             (VMOVHPSmr addr:$dst, VR128:$src)>;
1174   def : Pat<(store (f64 (vector_extract
1175             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1176             (VMOVHPDmr addr:$dst, VR128:$src)>;
1177 }
1178
1179 let Predicates = [HasSSE1] in {
1180   // MOVHPS patterns
1181   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1182             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1183   def : Pat<(X86Movlhps VR128:$src1,
1184                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1185             (MOVHPSrm VR128:$src1, addr:$src2)>;
1186   def : Pat<(X86Movlhps VR128:$src1,
1187                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1188             (MOVHPSrm VR128:$src1, addr:$src2)>;
1189
1190   // Store patterns
1191   def : Pat<(store (f64 (vector_extract
1192             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1193             (MOVHPSmr addr:$dst, VR128:$src)>;
1194 }
1195
1196 let Predicates = [HasSSE2] in {
1197   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1198   // is during lowering, where it's not possible to recognize the load fold cause
1199   // it has two uses through a bitcast. One use disappears at isel time and the
1200   // fold opportunity reappears.
1201   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1202                       (scalar_to_vector (loadf64 addr:$src2)))),
1203             (MOVHPDrm VR128:$src1, addr:$src2)>;
1204
1205   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1206   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1207                       (scalar_to_vector (loadf64 addr:$src2)))),
1208             (MOVHPDrm VR128:$src1, addr:$src2)>;
1209
1210   // Store patterns
1211   def : Pat<(store (f64 (vector_extract
1212             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1213             (MOVHPDmr addr:$dst, VR128:$src)>;
1214 }
1215
1216 //===----------------------------------------------------------------------===//
1217 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1218 //===----------------------------------------------------------------------===//
1219
1220 let AddedComplexity = 20 in {
1221   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1222                                        (ins VR128:$src1, VR128:$src2),
1223                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1224                       [(set VR128:$dst,
1225                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1226                       VEX_4V;
1227   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1228                                        (ins VR128:$src1, VR128:$src2),
1229                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1230                       [(set VR128:$dst,
1231                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1232                       VEX_4V;
1233 }
1234 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1235   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1236                                        (ins VR128:$src1, VR128:$src2),
1237                       "movlhps\t{$src2, $dst|$dst, $src2}",
1238                       [(set VR128:$dst,
1239                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1240   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1241                                        (ins VR128:$src1, VR128:$src2),
1242                       "movhlps\t{$src2, $dst|$dst, $src2}",
1243                       [(set VR128:$dst,
1244                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1245 }
1246
1247 let Predicates = [HasAVX] in {
1248   // MOVLHPS patterns
1249   let AddedComplexity = 20 in {
1250     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1251               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1252     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1253               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1254
1255     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1256     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1257               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1258   }
1259   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1260             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1261   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1262             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1263   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1264             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1265
1266   // MOVHLPS patterns
1267   let AddedComplexity = 20 in {
1268     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1269     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1270               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1271
1272     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1273     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1274               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1275     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1276               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1277   }
1278
1279   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1280             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1281   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1282             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1283 }
1284
1285 let Predicates = [HasSSE1] in {
1286   // MOVLHPS patterns
1287   let AddedComplexity = 20 in {
1288     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1289               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1290     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1291               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1292
1293     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1294     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1295               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1296   }
1297   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1298             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1299   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1300             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1301   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1302             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1303
1304   // MOVHLPS patterns
1305   let AddedComplexity = 20 in {
1306     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1307     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1308               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1309
1310     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1311     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1312               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1313     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1314               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1315   }
1316
1317   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1318             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1319   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1320             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1321 }
1322
1323 //===----------------------------------------------------------------------===//
1324 // SSE 1 & 2 - Conversion Instructions
1325 //===----------------------------------------------------------------------===//
1326
1327 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1328                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1329                      string asm> {
1330   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1331                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1332   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1333                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1334 }
1335
1336 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1337                           X86MemOperand x86memop, string asm> {
1338   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1339   let mayLoad = 1 in
1340   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1341 }
1342
1343 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1344                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1345                          string asm, Domain d> {
1346   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1347                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1348   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1349                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1350 }
1351
1352 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1353                           X86MemOperand x86memop, string asm> {
1354   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1355               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1356   let mayLoad = 1 in
1357   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1358               (ins DstRC:$src1, x86memop:$src),
1359               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1360 }
1361
1362 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1363                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1364                                 VEX_LIG;
1365 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1366                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1367                                 VEX_W, VEX_LIG;
1368 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1369                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1370                                 VEX_LIG;
1371 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1372                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1373                                 VEX, VEX_W, VEX_LIG;
1374
1375 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1376 // register, but the same isn't true when only using memory operands,
1377 // provide other assembly "l" and "q" forms to address this explicitly
1378 // where appropriate to do so.
1379 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1380                                   VEX_4V, VEX_LIG;
1381 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1382                                   VEX_4V, VEX_W, VEX_LIG;
1383 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1384                                   VEX_4V, VEX_LIG;
1385 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1386                                   VEX_4V, VEX_LIG;
1387 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1388                                   VEX_4V, VEX_W, VEX_LIG;
1389
1390 let Predicates = [HasAVX] in {
1391   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1392             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1393   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1394             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1395   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1396             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1397   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1398             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1399
1400   def : Pat<(f32 (sint_to_fp GR32:$src)),
1401             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1402   def : Pat<(f32 (sint_to_fp GR64:$src)),
1403             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1404   def : Pat<(f64 (sint_to_fp GR32:$src)),
1405             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1406   def : Pat<(f64 (sint_to_fp GR64:$src)),
1407             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1408 }
1409
1410 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1411                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1412 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1413                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1414 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1415                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1416 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1417                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1418 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1419                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1420 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1421                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1422 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1423                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1424 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1425                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1426
1427 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1428 // and/or XMM operand(s).
1429
1430 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1431                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1432                          string asm> {
1433   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1434               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1435               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1436   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1437               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1438               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1439 }
1440
1441 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1442                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1443                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1444   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1445               !if(Is2Addr,
1446                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1447                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1448               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1449   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1450               (ins DstRC:$src1, x86memop:$src2),
1451               !if(Is2Addr,
1452                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1453                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1454               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1455 }
1456
1457 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1458                       f128mem, load, "cvtsd2si">, XD, VEX;
1459 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1460                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1461                       XD, VEX, VEX_W;
1462
1463 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1464 // Get rid of this hack or rename the intrinsics, there are several
1465 // intructions that only match with the intrinsic form, why create duplicates
1466 // to let them be recognized by the assembler?
1467 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1468                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1469 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1470                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1471                       VEX_LIG;
1472
1473 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1474                 f128mem, load, "cvtsd2si{l}">, XD;
1475 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1476                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1477
1478
1479 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1480           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1481 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1482           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1483           VEX_W;
1484 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1485           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1486 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1487           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1488           VEX_4V, VEX_W;
1489
1490 let Constraints = "$src1 = $dst" in {
1491   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1492                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1493                         "cvtsi2ss">, XS;
1494   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1495                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1496                         "cvtsi2ss{q}">, XS, REX_W;
1497   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1498                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1499                         "cvtsi2sd">, XD;
1500   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1501                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1502                         "cvtsi2sd">, XD, REX_W;
1503 }
1504
1505 /// SSE 1 Only
1506
1507 // Aliases for intrinsics
1508 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1509                                     f32mem, load, "cvttss2si">, XS, VEX;
1510 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1511                                     int_x86_sse_cvttss2si64, f32mem, load,
1512                                     "cvttss2si">, XS, VEX, VEX_W;
1513 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1514                                     f128mem, load, "cvttsd2si">, XD, VEX;
1515 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1516                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1517                                     "cvttsd2si">, XD, VEX, VEX_W;
1518 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1519                                     f32mem, load, "cvttss2si">, XS;
1520 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1521                                     int_x86_sse_cvttss2si64, f32mem, load,
1522                                     "cvttss2si{q}">, XS, REX_W;
1523 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1524                                     f128mem, load, "cvttsd2si">, XD;
1525 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1526                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1527                                     "cvttsd2si{q}">, XD, REX_W;
1528
1529 let Pattern = []<dag> in {
1530 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1531                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1532                                VEX, VEX_LIG;
1533 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1534                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1535                                VEX_W, VEX_LIG;
1536 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1537                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1538                                SSEPackedSingle>, TB, VEX;
1539 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1540                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1541                                SSEPackedSingle>, TB, VEX;
1542 }
1543
1544 let Pattern = []<dag> in {
1545 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1546                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1547 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1548                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1549 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1550                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1551                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1552 }
1553
1554 let Predicates = [HasSSE1] in {
1555   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1556             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1557   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1558             (CVTSS2SIrm addr:$src)>;
1559   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1560             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1561   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1562             (CVTSS2SI64rm addr:$src)>;
1563 }
1564
1565 let Predicates = [HasAVX] in {
1566   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1567             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1568   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1569             (VCVTSS2SIrm addr:$src)>;
1570   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1571             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1572   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1573             (VCVTSS2SI64rm addr:$src)>;
1574 }
1575
1576 /// SSE 2 Only
1577
1578 // Convert scalar double to scalar single
1579 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1580                        (ins FR64:$src1, FR64:$src2),
1581                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1582                       VEX_4V, VEX_LIG;
1583 let mayLoad = 1 in
1584 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1585                        (ins FR64:$src1, f64mem:$src2),
1586                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1587                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1588
1589 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1590           Requires<[HasAVX]>;
1591
1592 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1593                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1594                       [(set FR32:$dst, (fround FR64:$src))]>;
1595 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1596                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1597                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1598                   Requires<[HasSSE2, OptForSize]>;
1599
1600 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1601                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1602                       XS, VEX_4V;
1603 let Constraints = "$src1 = $dst" in
1604 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1605                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1606
1607 // Convert scalar single to scalar double
1608 // SSE2 instructions with XS prefix
1609 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1610                     (ins FR32:$src1, FR32:$src2),
1611                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1612                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1613 let mayLoad = 1 in
1614 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1615                     (ins FR32:$src1, f32mem:$src2),
1616                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1617                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1618
1619 let Predicates = [HasAVX] in {
1620   def : Pat<(f64 (fextend FR32:$src)),
1621             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1622   def : Pat<(fextend (loadf32 addr:$src)),
1623             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1624   def : Pat<(extloadf32 addr:$src),
1625             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1626 }
1627
1628 def : Pat<(extloadf32 addr:$src),
1629           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1630           Requires<[HasAVX, OptForSpeed]>;
1631
1632 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1633                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1634                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1635                  Requires<[HasSSE2]>;
1636 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1637                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1638                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1639                  Requires<[HasSSE2, OptForSize]>;
1640
1641 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1642 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1643 // combine.
1644 // Since these loads aren't folded into the fextend, we have to match it
1645 // explicitly here.
1646 def : Pat<(fextend (loadf32 addr:$src)),
1647           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1648 def : Pat<(extloadf32 addr:$src),
1649           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1650
1651 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1652                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1653                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1654                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1655                                        VR128:$src2))]>, XS, VEX_4V,
1656                     Requires<[HasAVX]>;
1657 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1658                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1659                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1660                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1661                                        (load addr:$src2)))]>, XS, VEX_4V,
1662                     Requires<[HasAVX]>;
1663 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1664 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1665                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1666                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1667                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1668                                        VR128:$src2))]>, XS,
1669                     Requires<[HasSSE2]>;
1670 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1671                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1672                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1673                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1674                                        (load addr:$src2)))]>, XS,
1675                     Requires<[HasSSE2]>;
1676 }
1677
1678 // Convert doubleword to packed single/double fp
1679 // SSE2 instructions without OpSize prefix
1680 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1681                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1682                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1683                      TB, VEX, Requires<[HasAVX]>;
1684 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1685                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1686                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1687                                         (bitconvert (memopv2i64 addr:$src))))]>,
1688                      TB, VEX, Requires<[HasAVX]>;
1689 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1690                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1691                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1692                      TB, Requires<[HasSSE2]>;
1693 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1694                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1695                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1696                                         (bitconvert (memopv2i64 addr:$src))))]>,
1697                      TB, Requires<[HasSSE2]>;
1698
1699 // FIXME: why the non-intrinsic version is described as SSE3?
1700 // SSE2 instructions with XS prefix
1701 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1702                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1703                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1704                      XS, VEX, Requires<[HasAVX]>;
1705 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1706                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1707                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1708                                         (bitconvert (memopv2i64 addr:$src))))]>,
1709                      XS, VEX, Requires<[HasAVX]>;
1710 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1711                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1712                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1713                      XS, Requires<[HasSSE2]>;
1714 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1715                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1716                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1717                                         (bitconvert (memopv2i64 addr:$src))))]>,
1718                      XS, Requires<[HasSSE2]>;
1719
1720
1721 // Convert packed single/double fp to doubleword
1722 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1723                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1724 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1725                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1726 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1727                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1728 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1729                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1730 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1731                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1732 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1733                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1734
1735 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1736                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1737                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1738                         VEX;
1739 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1740                          (ins f128mem:$src),
1741                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1742                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1743                                             (memop addr:$src)))]>, VEX;
1744 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1745                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1746                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1747 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1748                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1749                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1750                                             (memop addr:$src)))]>;
1751
1752 // SSE2 packed instructions with XD prefix
1753 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1754                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1755                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1756                      XD, VEX, Requires<[HasAVX]>;
1757 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1758                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1759                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1760                                           (memop addr:$src)))]>,
1761                      XD, VEX, Requires<[HasAVX]>;
1762 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1763                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1764                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1765                      XD, Requires<[HasSSE2]>;
1766 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1767                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1768                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1769                                           (memop addr:$src)))]>,
1770                      XD, Requires<[HasSSE2]>;
1771
1772
1773 // Convert with truncation packed single/double fp to doubleword
1774 // SSE2 packed instructions with XS prefix
1775 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1776                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1777 let mayLoad = 1 in
1778 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1779                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1780 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1781                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1782 let mayLoad = 1 in
1783 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1784                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1785 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1786                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1787                       [(set VR128:$dst,
1788                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1789 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1790                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1791                       [(set VR128:$dst,
1792                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1793
1794 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1796                         [(set VR128:$dst,
1797                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1798                       XS, VEX, Requires<[HasAVX]>;
1799 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1800                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1801                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1802                                            (memop addr:$src)))]>,
1803                       XS, VEX, Requires<[HasAVX]>;
1804
1805 let Predicates = [HasSSE2] in {
1806   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1807             (Int_CVTDQ2PSrr VR128:$src)>;
1808   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1809             (CVTTPS2DQrr VR128:$src)>;
1810 }
1811
1812 let Predicates = [HasAVX] in {
1813   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1814             (Int_VCVTDQ2PSrr VR128:$src)>;
1815   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1816             (VCVTTPS2DQrr VR128:$src)>;
1817   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1818             (VCVTDQ2PSYrr VR256:$src)>;
1819   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1820             (VCVTTPS2DQYrr VR256:$src)>;
1821 }
1822
1823 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1825                         [(set VR128:$dst,
1826                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1827 let isCodeGenOnly = 1 in
1828 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1829                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1830                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1831                                                (memop addr:$src)))]>, VEX;
1832 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1833                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1834                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1835 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1836                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1837                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1838                                         (memop addr:$src)))]>;
1839
1840 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1841 // register, but the same isn't true when using memory operands instead.
1842 // Provide other assembly rr and rm forms to address this explicitly.
1843 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1844                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1845
1846 // XMM only
1847 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1848                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1849 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1850                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1851
1852 // YMM only
1853 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1854                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1855 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1856                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1857
1858 // Convert packed single to packed double
1859 let Predicates = [HasAVX] in {
1860                   // SSE2 instructions without OpSize prefix
1861 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1862                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1863 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1864                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1865 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1866                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1867 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1868                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1869 }
1870 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1871                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1872 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1873                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1874
1875 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1876                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1877                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1878                      TB, VEX, Requires<[HasAVX]>;
1879 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1880                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1881                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1882                                           (load addr:$src)))]>,
1883                      TB, VEX, Requires<[HasAVX]>;
1884 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1885                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1886                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1887                      TB, Requires<[HasSSE2]>;
1888 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1889                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1890                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1891                                           (load addr:$src)))]>,
1892                      TB, Requires<[HasSSE2]>;
1893
1894 // Convert packed double to packed single
1895 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1896 // register, but the same isn't true when using memory operands instead.
1897 // Provide other assembly rr and rm forms to address this explicitly.
1898 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1899                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1900 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1901                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1902
1903 // XMM only
1904 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1905                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1906 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1907                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1908
1909 // YMM only
1910 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1911                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1912 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1913                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1914 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1915                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1916 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1917                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1918
1919
1920 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1921                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1922                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1923 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1924                          (ins f128mem:$src),
1925                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1926                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1927                                             (memop addr:$src)))]>;
1928 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1929                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1930                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1931 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1932                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1933                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1934                                             (memop addr:$src)))]>;
1935
1936 // AVX 256-bit register conversion intrinsics
1937 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1938 // whenever possible to avoid declaring two versions of each one.
1939 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1940           (VCVTDQ2PSYrr VR256:$src)>;
1941 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1942           (VCVTDQ2PSYrm addr:$src)>;
1943
1944 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1945           (VCVTPD2PSYrr VR256:$src)>;
1946 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1947           (VCVTPD2PSYrm addr:$src)>;
1948
1949 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1950           (VCVTPS2DQYrr VR256:$src)>;
1951 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1952           (VCVTPS2DQYrm addr:$src)>;
1953
1954 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1955           (VCVTPS2PDYrr VR128:$src)>;
1956 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1957           (VCVTPS2PDYrm addr:$src)>;
1958
1959 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1960           (VCVTTPD2DQYrr VR256:$src)>;
1961 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1962           (VCVTTPD2DQYrm addr:$src)>;
1963
1964 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1965           (VCVTTPS2DQYrr VR256:$src)>;
1966 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1967           (VCVTTPS2DQYrm addr:$src)>;
1968
1969 // Match fround and fextend for 128/256-bit conversions
1970 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1971           (VCVTPD2PSYrr VR256:$src)>;
1972 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1973           (VCVTPD2PSYrm addr:$src)>;
1974
1975 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1976           (VCVTPS2PDYrr VR128:$src)>;
1977 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1978           (VCVTPS2PDYrm addr:$src)>;
1979
1980 //===----------------------------------------------------------------------===//
1981 // SSE 1 & 2 - Compare Instructions
1982 //===----------------------------------------------------------------------===//
1983
1984 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1985 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1986                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1987                             string asm, string asm_alt> {
1988   def rr : SIi8<0xC2, MRMSrcReg,
1989                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1990                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1991   def rm : SIi8<0xC2, MRMSrcMem,
1992                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
1993                 [(set RC:$dst, (OpNode (VT RC:$src1),
1994                                          (ld_frag addr:$src2), imm:$cc))]>;
1995
1996   // Accept explicit immediate argument form instead of comparison code.
1997   let neverHasSideEffects = 1 in {
1998     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
1999                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2000     let mayLoad = 1 in
2001     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2002                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2003   }
2004 }
2005
2006 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2007                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2008                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2009                  XS, VEX_4V, VEX_LIG;
2010 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2011                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2012                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2013                  XD, VEX_4V, VEX_LIG;
2014
2015 let Constraints = "$src1 = $dst" in {
2016   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2017                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2018                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2019                   XS;
2020   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2021                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2022                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2023                   XD;
2024 }
2025
2026 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2027                          Intrinsic Int, string asm> {
2028   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2029                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2030                         [(set VR128:$dst, (Int VR128:$src1,
2031                                                VR128:$src, imm:$cc))]>;
2032   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2033                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2034                         [(set VR128:$dst, (Int VR128:$src1,
2035                                                (load addr:$src), imm:$cc))]>;
2036 }
2037
2038 // Aliases to match intrinsics which expect XMM operand(s).
2039 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2040                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2041                      XS, VEX_4V;
2042 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2043                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2044                      XD, VEX_4V;
2045 let Constraints = "$src1 = $dst" in {
2046   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2047                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2048   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2049                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2050 }
2051
2052
2053 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2054 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2055                             ValueType vt, X86MemOperand x86memop,
2056                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2057   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2058                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2059                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2060   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2061                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2062                      [(set EFLAGS, (OpNode (vt RC:$src1),
2063                                            (ld_frag addr:$src2)))], d>;
2064 }
2065
2066 let Defs = [EFLAGS] in {
2067   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2068                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2069   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2070                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2071                                   VEX_LIG;
2072   let Pattern = []<dag> in {
2073     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2074                                     "comiss", SSEPackedSingle>, TB, VEX,
2075                                     VEX_LIG;
2076     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2077                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2078                                     VEX_LIG;
2079   }
2080
2081   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2082                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2083   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2084                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2085
2086   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2087                             load, "comiss", SSEPackedSingle>, TB, VEX;
2088   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2089                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2090   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2091                                   "ucomiss", SSEPackedSingle>, TB;
2092   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2093                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2094
2095   let Pattern = []<dag> in {
2096     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2097                                     "comiss", SSEPackedSingle>, TB;
2098     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2099                                     "comisd", SSEPackedDouble>, TB, OpSize;
2100   }
2101
2102   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2103                               load, "ucomiss", SSEPackedSingle>, TB;
2104   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2105                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2106
2107   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2108                                   "comiss", SSEPackedSingle>, TB;
2109   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2110                                   "comisd", SSEPackedDouble>, TB, OpSize;
2111 } // Defs = [EFLAGS]
2112
2113 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2114 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2115                             Intrinsic Int, string asm, string asm_alt,
2116                             Domain d> {
2117   let isAsmParserOnly = 1 in {
2118     def rri : PIi8<0xC2, MRMSrcReg,
2119                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2120                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2121     def rmi : PIi8<0xC2, MRMSrcMem,
2122                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2123                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2124   }
2125
2126   // Accept explicit immediate argument form instead of comparison code.
2127   def rri_alt : PIi8<0xC2, MRMSrcReg,
2128              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2129              asm_alt, [], d>;
2130   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2131              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2132              asm_alt, [], d>;
2133 }
2134
2135 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2136                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2137                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2138                SSEPackedSingle>, TB, VEX_4V;
2139 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2140                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2141                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2142                SSEPackedDouble>, TB, OpSize, VEX_4V;
2143 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2144                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2145                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2146                SSEPackedSingle>, TB, VEX_4V;
2147 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2148                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2149                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2150                SSEPackedDouble>, TB, OpSize, VEX_4V;
2151 let Constraints = "$src1 = $dst" in {
2152   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2153                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2154                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2155                  SSEPackedSingle>, TB;
2156   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2157                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2158                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2159                  SSEPackedDouble>, TB, OpSize;
2160 }
2161
2162 let Predicates = [HasSSE1] in {
2163 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2164           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2165 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2166           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2167 }
2168
2169 let Predicates = [HasSSE2] in {
2170 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2171           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2172 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2173           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2174 }
2175
2176 let Predicates = [HasAVX] in {
2177 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2178           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2179 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2180           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2181 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2182           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2183 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2184           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2185
2186 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2187           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2188 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2189           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2190 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2191           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2192 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2193           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2194 }
2195
2196 //===----------------------------------------------------------------------===//
2197 // SSE 1 & 2 - Shuffle Instructions
2198 //===----------------------------------------------------------------------===//
2199
2200 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2201 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2202                          ValueType vt, string asm, PatFrag mem_frag,
2203                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2204   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2205                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2206                    [(set RC:$dst, (vt (shufp:$src3
2207                             RC:$src1, (mem_frag addr:$src2))))], d>;
2208   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2209     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2210                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2211                    [(set RC:$dst,
2212                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2213 }
2214
2215 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2216            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2217            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2218 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2219            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2220            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2221 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2222            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2223            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2224 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2225            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2226            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2227
2228 let Constraints = "$src1 = $dst" in {
2229   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2230                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2231                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2232                     TB;
2233   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2234                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2235                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2236 }
2237
2238 let Predicates = [HasSSE1] in {
2239   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2240                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2241             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2242   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2243             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2244   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2245                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2246             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2247   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2248             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2249   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2250   // fall back to this for SSE1)
2251   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2252             (SHUFPSrri VR128:$src2, VR128:$src1,
2253                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2254   // Special unary SHUFPSrri case.
2255   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2256             (SHUFPSrri VR128:$src1, VR128:$src1,
2257                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2258 }
2259
2260 let Predicates = [HasSSE2] in {
2261   // Special binary v4i32 shuffle cases with SHUFPS.
2262   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2263             (SHUFPSrri VR128:$src1, VR128:$src2,
2264                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2265   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2266                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2267             (SHUFPSrmi VR128:$src1, addr:$src2,
2268                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2269   // Special unary SHUFPDrri cases.
2270   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2271             (SHUFPDrri VR128:$src1, VR128:$src1,
2272                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2273   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2274             (SHUFPDrri VR128:$src1, VR128:$src1,
2275                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2276   // Special binary v2i64 shuffle cases using SHUFPDrri.
2277   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2278             (SHUFPDrri VR128:$src1, VR128:$src2,
2279                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2280   // Generic SHUFPD patterns
2281   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2282                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2283             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2284   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2285             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2286   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2287             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2288 }
2289
2290 let Predicates = [HasAVX] in {
2291   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2292                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2293             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2294   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2295             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2296   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2297                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2298             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2299   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2300             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2301   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2302   // fall back to this for SSE1)
2303   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2304             (VSHUFPSrri VR128:$src2, VR128:$src1,
2305                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2306   // Special unary SHUFPSrri case.
2307   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2308             (VSHUFPSrri VR128:$src1, VR128:$src1,
2309                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2310   // Special binary v4i32 shuffle cases with SHUFPS.
2311   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2312             (VSHUFPSrri VR128:$src1, VR128:$src2,
2313                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2314   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2315                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2316             (VSHUFPSrmi VR128:$src1, addr:$src2,
2317                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2318   // Special unary SHUFPDrri cases.
2319   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2320             (VSHUFPDrri VR128:$src1, VR128:$src1,
2321                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2322   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2323             (VSHUFPDrri VR128:$src1, VR128:$src1,
2324                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2325   // Special binary v2i64 shuffle cases using SHUFPDrri.
2326   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2327             (VSHUFPDrri VR128:$src1, VR128:$src2,
2328                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2329
2330   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2331                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2332             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2333   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2334             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2335   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2336             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2337
2338   // 256-bit patterns
2339   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2340             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2341   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2342                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2343             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2344
2345   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2346             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2347   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2348                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2349             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2350
2351   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2352             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2353   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2354                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2355             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2356
2357   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2358             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2359   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2360                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2361             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2362 }
2363
2364 //===----------------------------------------------------------------------===//
2365 // SSE 1 & 2 - Unpack Instructions
2366 //===----------------------------------------------------------------------===//
2367
2368 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2369 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2370                                    PatFrag mem_frag, RegisterClass RC,
2371                                    X86MemOperand x86memop, string asm,
2372                                    Domain d> {
2373     def rr : PI<opc, MRMSrcReg,
2374                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2375                 asm, [(set RC:$dst,
2376                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2377     def rm : PI<opc, MRMSrcMem,
2378                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2379                 asm, [(set RC:$dst,
2380                            (vt (OpNode RC:$src1,
2381                                        (mem_frag addr:$src2))))], d>;
2382 }
2383
2384 let AddedComplexity = 10 in {
2385   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2386         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2387                        SSEPackedSingle>, TB, VEX_4V;
2388   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2389         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2390                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2391   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2392         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2393                        SSEPackedSingle>, TB, VEX_4V;
2394   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2395         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2396                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2397
2398   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2399         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2400                        SSEPackedSingle>, TB, VEX_4V;
2401   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2402         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2403                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2404   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2405         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2406                        SSEPackedSingle>, TB, VEX_4V;
2407   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2408         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2409                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2410
2411   let Constraints = "$src1 = $dst" in {
2412     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2413           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2414                          SSEPackedSingle>, TB;
2415     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2416           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2417                          SSEPackedDouble>, TB, OpSize;
2418     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2419           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2420                          SSEPackedSingle>, TB;
2421     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2422           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2423                          SSEPackedDouble>, TB, OpSize;
2424   } // Constraints = "$src1 = $dst"
2425 } // AddedComplexity
2426
2427 let Predicates = [HasSSE1] in {
2428   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2429             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2430   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2431             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2432   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2433             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2434   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2435             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2436 }
2437
2438 let Predicates = [HasSSE2] in {
2439   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2440             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2441   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2442             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2443   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2444             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2445   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2446             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2447
2448   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2449   // problem is during lowering, where it's not possible to recognize the load
2450   // fold cause it has two uses through a bitcast. One use disappears at isel
2451   // time and the fold opportunity reappears.
2452   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2453             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2454
2455   let AddedComplexity = 10 in
2456   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2457             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2458 }
2459
2460 let Predicates = [HasAVX] in {
2461   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2462             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2463   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2464             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2465   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2466             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2467   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2468             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2469
2470   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
2471             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2472   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2473             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2474   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2475             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2476   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
2477             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2478   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
2479             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2480   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2481             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2482   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
2483             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2484   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2485             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2486
2487   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2488             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2489   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2490             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2491   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2492             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2493   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2494             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2495
2496   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
2497             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2498   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2499             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2500   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
2501             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2502   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2503             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2504   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
2505             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2506   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2507             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2508   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
2509             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2510   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2511             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2512
2513   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2514   // problem is during lowering, where it's not possible to recognize the load
2515   // fold cause it has two uses through a bitcast. One use disappears at isel
2516   // time and the fold opportunity reappears.
2517   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2518             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2519   let AddedComplexity = 10 in
2520   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2521             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2522 }
2523
2524 //===----------------------------------------------------------------------===//
2525 // SSE 1 & 2 - Extract Floating-Point Sign mask
2526 //===----------------------------------------------------------------------===//
2527
2528 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2529 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2530                                 Domain d> {
2531   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2532                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2533                      [(set GR32:$dst, (Int RC:$src))], d>;
2534   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2535                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2536 }
2537
2538 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2539                                      SSEPackedSingle>, TB;
2540 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2541                                      SSEPackedDouble>, TB, OpSize;
2542
2543 def : Pat<(i32 (X86fgetsign FR32:$src)),
2544           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2545                                        sub_ss))>, Requires<[HasSSE1]>;
2546 def : Pat<(i64 (X86fgetsign FR32:$src)),
2547           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2548                                        sub_ss))>, Requires<[HasSSE1]>;
2549 def : Pat<(i32 (X86fgetsign FR64:$src)),
2550           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2551                                        sub_sd))>, Requires<[HasSSE2]>;
2552 def : Pat<(i64 (X86fgetsign FR64:$src)),
2553           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2554                                        sub_sd))>, Requires<[HasSSE2]>;
2555
2556 let Predicates = [HasAVX] in {
2557   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2558                                         "movmskps", SSEPackedSingle>, TB, VEX;
2559   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2560                                         "movmskpd", SSEPackedDouble>, TB,
2561                                         OpSize, VEX;
2562   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2563                                         "movmskps", SSEPackedSingle>, TB, VEX;
2564   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2565                                         "movmskpd", SSEPackedDouble>, TB,
2566                                         OpSize, VEX;
2567
2568   def : Pat<(i32 (X86fgetsign FR32:$src)),
2569             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2570                                           sub_ss))>;
2571   def : Pat<(i64 (X86fgetsign FR32:$src)),
2572             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2573                                           sub_ss))>;
2574   def : Pat<(i32 (X86fgetsign FR64:$src)),
2575             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2576                                           sub_sd))>;
2577   def : Pat<(i64 (X86fgetsign FR64:$src)),
2578             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2579                                           sub_sd))>;
2580
2581   // Assembler Only
2582   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2583              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2584   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2585              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2586              OpSize, VEX;
2587   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2588              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2589   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2590              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2591              OpSize, VEX;
2592 }
2593
2594 //===----------------------------------------------------------------------===//
2595 // SSE 1 & 2 - Logical Instructions
2596 //===----------------------------------------------------------------------===//
2597
2598 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2599 ///
2600 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2601                                        SDNode OpNode> {
2602   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2603               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2604
2605   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2606         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2607
2608   let Constraints = "$src1 = $dst" in {
2609     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2610                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2611
2612     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2613                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2614   }
2615 }
2616
2617 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2618 let mayLoad = 0 in {
2619   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2620   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2621   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2622 }
2623
2624 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2625   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2626
2627 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2628 ///
2629 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2630                                    SDNode OpNode> {
2631   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2632   // are all promoted to v2i64, and the patterns are covered by the int
2633   // version. This is needed in SSE only, because v2i64 isn't supported on
2634   // SSE1, but only on SSE2.
2635   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2636        !strconcat(OpcodeStr, "ps"), f128mem, [],
2637        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2638                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2639
2640   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2641        !strconcat(OpcodeStr, "pd"), f128mem,
2642        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2643                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2644        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2645                                  (memopv2i64 addr:$src2)))], 0>,
2646                                                  TB, OpSize, VEX_4V;
2647   let Constraints = "$src1 = $dst" in {
2648     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2649          !strconcat(OpcodeStr, "ps"), f128mem,
2650          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2651          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2652                                    (memopv2i64 addr:$src2)))]>, TB;
2653
2654     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2655          !strconcat(OpcodeStr, "pd"), f128mem,
2656          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2657                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2658          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2659                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2660   }
2661 }
2662
2663 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2664 ///
2665 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2666                                      SDNode OpNode> {
2667     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2668           !strconcat(OpcodeStr, "ps"), f256mem,
2669           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2670           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2671                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2672
2673     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2674           !strconcat(OpcodeStr, "pd"), f256mem,
2675           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2676                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2677           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2678                                     (memopv4i64 addr:$src2)))], 0>,
2679                                     TB, OpSize, VEX_4V;
2680 }
2681
2682 // AVX 256-bit packed logical ops forms
2683 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2684 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2685 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2686 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2687
2688 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2689 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2690 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2691 let isCommutable = 0 in
2692   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2693
2694 //===----------------------------------------------------------------------===//
2695 // SSE 1 & 2 - Arithmetic Instructions
2696 //===----------------------------------------------------------------------===//
2697
2698 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2699 /// vector forms.
2700 ///
2701 /// In addition, we also have a special variant of the scalar form here to
2702 /// represent the associated intrinsic operation.  This form is unlike the
2703 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2704 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2705 ///
2706 /// These three forms can each be reg+reg or reg+mem.
2707 ///
2708
2709 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2710 /// classes below
2711 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2712                                   bit Is2Addr = 1> {
2713   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2714                             OpNode, FR32, f32mem, Is2Addr>, XS;
2715   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2716                             OpNode, FR64, f64mem, Is2Addr>, XD;
2717 }
2718
2719 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2720                                    bit Is2Addr = 1> {
2721   let mayLoad = 0 in {
2722   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2723               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2724   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2725               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2726   }
2727 }
2728
2729 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2730                                     SDNode OpNode> {
2731   let mayLoad = 0 in {
2732     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2733                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2734     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2735                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2736   }
2737 }
2738
2739 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2740                                       bit Is2Addr = 1> {
2741   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2742      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2743   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2744      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2745 }
2746
2747 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2748                                       bit Is2Addr = 1> {
2749   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2750      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2751                                               SSEPackedSingle, Is2Addr>, TB;
2752
2753   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2754      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2755                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2756 }
2757
2758 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2759   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2760      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2761       SSEPackedSingle, 0>, TB;
2762
2763   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2764      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2765       SSEPackedDouble, 0>, TB, OpSize;
2766 }
2767
2768 // Binary Arithmetic instructions
2769 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2770             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2771 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2772             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2773 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2774             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2775 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2776             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2777
2778 let isCommutable = 0 in {
2779   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2780               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2781   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2782               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2783   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2784               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2785   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2786               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2787   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2788               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2789   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2790               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2791               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2792               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2793   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2794               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2795   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2796               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2797               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2798               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2799 }
2800
2801 let Constraints = "$src1 = $dst" in {
2802   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2803              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2804              basic_sse12_fp_binop_s_int<0x58, "add">;
2805   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2806              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2807              basic_sse12_fp_binop_s_int<0x59, "mul">;
2808
2809   let isCommutable = 0 in {
2810     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2811                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2812                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2813     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2814                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2815                basic_sse12_fp_binop_s_int<0x5E, "div">;
2816     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2817                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2818                basic_sse12_fp_binop_s_int<0x5F, "max">,
2819                basic_sse12_fp_binop_p_int<0x5F, "max">;
2820     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2821                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2822                basic_sse12_fp_binop_s_int<0x5D, "min">,
2823                basic_sse12_fp_binop_p_int<0x5D, "min">;
2824   }
2825 }
2826
2827 /// Unop Arithmetic
2828 /// In addition, we also have a special variant of the scalar form here to
2829 /// represent the associated intrinsic operation.  This form is unlike the
2830 /// plain scalar form, in that it takes an entire vector (instead of a
2831 /// scalar) and leaves the top elements undefined.
2832 ///
2833 /// And, we have a special variant form for a full-vector intrinsic form.
2834
2835 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2836 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2837                           SDNode OpNode, Intrinsic F32Int> {
2838   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2839                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2840                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2841   // For scalar unary operations, fold a load into the operation
2842   // only in OptForSize mode. It eliminates an instruction, but it also
2843   // eliminates a whole-register clobber (the load), so it introduces a
2844   // partial register update condition.
2845   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2846                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2847                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2848             Requires<[HasSSE1, OptForSize]>;
2849   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2850                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2851                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2852   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2853                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2854                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2855 }
2856
2857 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2858 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2859   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2860                 !strconcat(OpcodeStr,
2861                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2862   let mayLoad = 1 in
2863   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2864                 !strconcat(OpcodeStr,
2865                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2866   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2867                 (ins ssmem:$src1, VR128:$src2),
2868                 !strconcat(OpcodeStr,
2869                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2870 }
2871
2872 /// sse1_fp_unop_p - SSE1 unops in packed form.
2873 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2874   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2875               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2876               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2877   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2878                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2879                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2880 }
2881
2882 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2883 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2884   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2885               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2886               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2887   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2888                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2889                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2890 }
2891
2892 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2893 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2894                               Intrinsic V4F32Int> {
2895   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2896                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2897                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2898   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2899                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2900                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2901 }
2902
2903 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2904 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2905                                 Intrinsic V4F32Int> {
2906   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2907                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2908                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2909   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2910                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2911                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2912 }
2913
2914 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2915 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2916                           SDNode OpNode, Intrinsic F64Int> {
2917   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2918                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2919                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2920   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2921   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2922                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2923                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2924             Requires<[HasSSE2, OptForSize]>;
2925   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2926                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2927                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2928   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2929                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2930                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2931 }
2932
2933 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2934 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2935   let neverHasSideEffects = 1 in {
2936   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2937                !strconcat(OpcodeStr,
2938                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2939   let mayLoad = 1 in
2940   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2941                !strconcat(OpcodeStr,
2942                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2943   }
2944   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2945                (ins VR128:$src1, sdmem:$src2),
2946                !strconcat(OpcodeStr,
2947                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2948 }
2949
2950 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2951 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2952                           SDNode OpNode> {
2953   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2954               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2955               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2956   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2957                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2958                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2959 }
2960
2961 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2962 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2963   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2964               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2965               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2966   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2967                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2968                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2969 }
2970
2971 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2972 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2973                               Intrinsic V2F64Int> {
2974   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2975                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2976                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2977   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2978                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2979                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2980 }
2981
2982 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2983 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2984                                 Intrinsic V2F64Int> {
2985   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2986                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2987                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2988   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2989                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2990                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2991 }
2992
2993 let Predicates = [HasAVX] in {
2994   // Square root.
2995   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2996                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
2997
2998   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2999                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3000                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3001                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3002                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3003                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3004                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3005                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3006                 VEX;
3007
3008   // Reciprocal approximations. Note that these typically require refinement
3009   // in order to obtain suitable precision.
3010   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3011   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3012                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3013                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3014                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3015
3016   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3017   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3018                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3019                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3020                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3021 }
3022
3023 def : Pat<(f32 (fsqrt FR32:$src)),
3024           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3025 def : Pat<(f32 (fsqrt (load addr:$src))),
3026           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3027           Requires<[HasAVX, OptForSize]>;
3028 def : Pat<(f64 (fsqrt FR64:$src)),
3029           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3030 def : Pat<(f64 (fsqrt (load addr:$src))),
3031           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3032           Requires<[HasAVX, OptForSize]>;
3033
3034 def : Pat<(f32 (X86frsqrt FR32:$src)),
3035           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3036 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3037           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3038           Requires<[HasAVX, OptForSize]>;
3039
3040 def : Pat<(f32 (X86frcp FR32:$src)),
3041           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3042 def : Pat<(f32 (X86frcp (load addr:$src))),
3043           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3044           Requires<[HasAVX, OptForSize]>;
3045
3046 let Predicates = [HasAVX] in {
3047   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3048             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3049                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3050                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3051                 sub_ss)>;
3052   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3053             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3054
3055   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3056             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3057                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3058                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3059                 sub_sd)>;
3060   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3061             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3062
3063   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3064             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3065                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3066                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3067                 sub_ss)>;
3068   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3069             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3070
3071   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3072             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3073                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3074                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3075                 sub_ss)>;
3076   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3077             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3078 }
3079
3080 // Square root.
3081 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3082              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3083              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3084              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3085              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3086              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3087
3088 // Reciprocal approximations. Note that these typically require refinement
3089 // in order to obtain suitable precision.
3090 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3091              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3092              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3093 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3094              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3095              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3096
3097 // There is no f64 version of the reciprocal approximation instructions.
3098
3099 //===----------------------------------------------------------------------===//
3100 // SSE 1 & 2 - Non-temporal stores
3101 //===----------------------------------------------------------------------===//
3102
3103 let AddedComplexity = 400 in { // Prefer non-temporal versions
3104   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3105                        (ins f128mem:$dst, VR128:$src),
3106                        "movntps\t{$src, $dst|$dst, $src}",
3107                        [(alignednontemporalstore (v4f32 VR128:$src),
3108                                                  addr:$dst)]>, VEX;
3109   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3110                        (ins f128mem:$dst, VR128:$src),
3111                        "movntpd\t{$src, $dst|$dst, $src}",
3112                        [(alignednontemporalstore (v2f64 VR128:$src),
3113                                                  addr:$dst)]>, VEX;
3114   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3115                         (ins f128mem:$dst, VR128:$src),
3116                         "movntdq\t{$src, $dst|$dst, $src}",
3117                         [(alignednontemporalstore (v2f64 VR128:$src),
3118                                                   addr:$dst)]>, VEX;
3119
3120   let ExeDomain = SSEPackedInt in
3121   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3122                            (ins f128mem:$dst, VR128:$src),
3123                            "movntdq\t{$src, $dst|$dst, $src}",
3124                            [(alignednontemporalstore (v4f32 VR128:$src),
3125                                                      addr:$dst)]>, VEX;
3126
3127   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3128             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3129
3130   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3131                        (ins f256mem:$dst, VR256:$src),
3132                        "movntps\t{$src, $dst|$dst, $src}",
3133                        [(alignednontemporalstore (v8f32 VR256:$src),
3134                                                  addr:$dst)]>, VEX;
3135   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3136                        (ins f256mem:$dst, VR256:$src),
3137                        "movntpd\t{$src, $dst|$dst, $src}",
3138                        [(alignednontemporalstore (v4f64 VR256:$src),
3139                                                  addr:$dst)]>, VEX;
3140   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3141                         (ins f256mem:$dst, VR256:$src),
3142                         "movntdq\t{$src, $dst|$dst, $src}",
3143                         [(alignednontemporalstore (v4f64 VR256:$src),
3144                                                   addr:$dst)]>, VEX;
3145   let ExeDomain = SSEPackedInt in
3146   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3147                       (ins f256mem:$dst, VR256:$src),
3148                       "movntdq\t{$src, $dst|$dst, $src}",
3149                       [(alignednontemporalstore (v8f32 VR256:$src),
3150                                                 addr:$dst)]>, VEX;
3151 }
3152
3153 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3154           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3155 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3156           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3157 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3158           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3159
3160 let AddedComplexity = 400 in { // Prefer non-temporal versions
3161 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3162                     "movntps\t{$src, $dst|$dst, $src}",
3163                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3164 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3165                     "movntpd\t{$src, $dst|$dst, $src}",
3166                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3167
3168 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3169                     "movntdq\t{$src, $dst|$dst, $src}",
3170                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3171
3172 let ExeDomain = SSEPackedInt in
3173 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3174                     "movntdq\t{$src, $dst|$dst, $src}",
3175                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3176
3177 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3178           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3179
3180 // There is no AVX form for instructions below this point
3181 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3182                  "movnti{l}\t{$src, $dst|$dst, $src}",
3183                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3184                TB, Requires<[HasSSE2]>;
3185 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3186                      "movnti{q}\t{$src, $dst|$dst, $src}",
3187                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3188                   TB, Requires<[HasSSE2]>;
3189 }
3190
3191 //===----------------------------------------------------------------------===//
3192 // SSE 1 & 2 - Prefetch and memory fence
3193 //===----------------------------------------------------------------------===//
3194
3195 // Prefetch intrinsic.
3196 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3197     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3198 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3199     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3200 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3201     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3202 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3203     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3204
3205 // Flush cache
3206 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3207                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3208               TB, Requires<[HasSSE2]>;
3209
3210 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3211 // was introduced with SSE2, it's backward compatible.
3212 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3213
3214 // Load, store, and memory fence
3215 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3216                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3217 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3218                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3219 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3220                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3221
3222 def : Pat<(X86SFence), (SFENCE)>;
3223 def : Pat<(X86LFence), (LFENCE)>;
3224 def : Pat<(X86MFence), (MFENCE)>;
3225
3226 //===----------------------------------------------------------------------===//
3227 // SSE 1 & 2 - Load/Store XCSR register
3228 //===----------------------------------------------------------------------===//
3229
3230 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3231                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3232 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3233                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3234
3235 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3236                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3237 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3238                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3239
3240 //===---------------------------------------------------------------------===//
3241 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3242 //===---------------------------------------------------------------------===//
3243
3244 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3245
3246 let neverHasSideEffects = 1 in {
3247 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3248                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3249 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3250                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3251 }
3252 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3253                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3254 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3255                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3256
3257 // For Disassembler
3258 let isCodeGenOnly = 1 in {
3259 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3260                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3261 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3262                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3263 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3264                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3265 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3266                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3267 }
3268
3269 let canFoldAsLoad = 1, mayLoad = 1 in {
3270 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3271                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3272 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3273                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3274 let Predicates = [HasAVX] in {
3275   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3276                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3277   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3278                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3279 }
3280 }
3281
3282 let mayStore = 1 in {
3283 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3284                      (ins i128mem:$dst, VR128:$src),
3285                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3286 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3287                      (ins i256mem:$dst, VR256:$src),
3288                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3289 let Predicates = [HasAVX] in {
3290 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3291                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3292 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3293                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3294 }
3295 }
3296
3297 let neverHasSideEffects = 1 in
3298 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3299                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3300
3301 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3302                    "movdqu\t{$src, $dst|$dst, $src}",
3303                    []>, XS, Requires<[HasSSE2]>;
3304
3305 // For Disassembler
3306 let isCodeGenOnly = 1 in {
3307 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3308                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3309
3310 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3311                        "movdqu\t{$src, $dst|$dst, $src}",
3312                        []>, XS, Requires<[HasSSE2]>;
3313 }
3314
3315 let canFoldAsLoad = 1, mayLoad = 1 in {
3316 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3317                    "movdqa\t{$src, $dst|$dst, $src}",
3318                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3319 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3320                    "movdqu\t{$src, $dst|$dst, $src}",
3321                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3322                  XS, Requires<[HasSSE2]>;
3323 }
3324
3325 let mayStore = 1 in {
3326 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3327                    "movdqa\t{$src, $dst|$dst, $src}",
3328                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3329 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3330                    "movdqu\t{$src, $dst|$dst, $src}",
3331                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3332                  XS, Requires<[HasSSE2]>;
3333 }
3334
3335 // Intrinsic forms of MOVDQU load and store
3336 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3337                        "vmovdqu\t{$src, $dst|$dst, $src}",
3338                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3339                      XS, VEX, Requires<[HasAVX]>;
3340
3341 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3342                        "movdqu\t{$src, $dst|$dst, $src}",
3343                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3344                      XS, Requires<[HasSSE2]>;
3345
3346 } // ExeDomain = SSEPackedInt
3347
3348 let Predicates = [HasAVX] in {
3349   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3350   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3351             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3352 }
3353
3354 //===---------------------------------------------------------------------===//
3355 // SSE2 - Packed Integer Arithmetic Instructions
3356 //===---------------------------------------------------------------------===//
3357
3358 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3359
3360 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3361                             RegisterClass RC, PatFrag memop_frag,
3362                             X86MemOperand x86memop, bit IsCommutable = 0,
3363                             bit Is2Addr = 1> {
3364   let isCommutable = IsCommutable in
3365   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3366        (ins RC:$src1, RC:$src2),
3367        !if(Is2Addr,
3368            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3369            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3370        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3371   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3372        (ins RC:$src1, x86memop:$src2),
3373        !if(Is2Addr,
3374            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3375            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3376        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3377 }
3378
3379 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3380                              string OpcodeStr, Intrinsic IntId,
3381                              Intrinsic IntId2, RegisterClass RC,
3382                              bit Is2Addr = 1> {
3383   // src2 is always 128-bit
3384   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3385        (ins RC:$src1, VR128:$src2),
3386        !if(Is2Addr,
3387            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3388            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3389        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3390   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3391        (ins RC:$src1, i128mem:$src2),
3392        !if(Is2Addr,
3393            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3394            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3395        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3396   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3397        (ins RC:$src1, i32i8imm:$src2),
3398        !if(Is2Addr,
3399            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3400            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3401        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3402 }
3403
3404 /// PDI_binop_rm - Simple SSE2 binary operator.
3405 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3406                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3407                         X86MemOperand x86memop, bit IsCommutable = 0,
3408                         bit Is2Addr = 1> {
3409   let isCommutable = IsCommutable in
3410   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3411        (ins RC:$src1, RC:$src2),
3412        !if(Is2Addr,
3413            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3414            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3415        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3416   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3417        (ins RC:$src1, x86memop:$src2),
3418        !if(Is2Addr,
3419            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3420            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3421        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3422                                      (bitconvert (memop_frag addr:$src2)))))]>;
3423 }
3424
3425 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
3426 ///
3427 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
3428 /// to collapse (bitconvert VT to VT) into its operand.
3429 ///
3430 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
3431                               bit IsCommutable = 0, bit Is2Addr = 1> {
3432   let isCommutable = IsCommutable in
3433   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3434        (ins VR128:$src1, VR128:$src2),
3435        !if(Is2Addr,
3436            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3437            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3438        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
3439   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3440        (ins VR128:$src1, i128mem:$src2),
3441        !if(Is2Addr,
3442            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3443            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3444        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
3445 }
3446
3447 /// PDI_binop_rm_v4i64 - Simple AVX2 binary operator whose type is v4i64.
3448 ///
3449 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
3450 /// to collapse (bitconvert VT to VT) into its operand.
3451 ///
3452 multiclass PDI_binop_rm_v4i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
3453                               bit IsCommutable = 0> {
3454   let isCommutable = IsCommutable in
3455   def rr : PDI<opc, MRMSrcReg, (outs VR256:$dst),
3456        (ins VR256:$src1, VR256:$src2),
3457        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3458        [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))]>;
3459   def rm : PDI<opc, MRMSrcMem, (outs VR256:$dst),
3460        (ins VR256:$src1, i256mem:$src2),
3461        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3462        [(set VR256:$dst, (OpNode VR256:$src1, (memopv4i64 addr:$src2)))]>;
3463 }
3464
3465 } // ExeDomain = SSEPackedInt
3466
3467 // 128-bit Integer Arithmetic
3468
3469 let Predicates = [HasAVX] in {
3470 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3471                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3472 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3473                             i128mem, 1, 0>, VEX_4V;
3474 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3475                             i128mem, 1, 0>, VEX_4V;
3476 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
3477 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3478                             i128mem, 1, 0>, VEX_4V;
3479 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3480                             i128mem, 0, 0>, VEX_4V;
3481 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3482                             i128mem, 0, 0>, VEX_4V;
3483 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3484                             i128mem, 0, 0>, VEX_4V;
3485 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
3486
3487 // Intrinsic forms
3488 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3489                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3490 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3491                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3492 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3493                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3494 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3495                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3496 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3497                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3498 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3499                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3500 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3501                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3502 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3503                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3504 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3505                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3506 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3507                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3508 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3509                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3510 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3511                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3512 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3513                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3514 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3515                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3516 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3517                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3518 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3519                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3520 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3521                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3522 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3523                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3524 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3525                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3526 }
3527
3528 let Predicates = [HasAVX2] in {
3529 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3530                             i256mem, 1, 0>, VEX_4V;
3531 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3532                             i256mem, 1, 0>, VEX_4V;
3533 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3534                             i256mem, 1, 0>, VEX_4V;
3535 defm VPADDQY  : PDI_binop_rm_v4i64<0xD4, "vpaddq", add, 1>, VEX_4V;
3536 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3537                             i256mem, 1, 0>, VEX_4V;
3538 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3539                             i256mem, 0, 0>, VEX_4V;
3540 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3541                             i256mem,  0, 0>, VEX_4V;
3542 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3543                             i256mem, 0, 0>, VEX_4V;
3544 defm VPSUBQY  : PDI_binop_rm_v4i64<0xFB, "vpsubq", sub, 0>, VEX_4V;
3545
3546 // Intrinsic forms
3547 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3548                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3549 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3550                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3551 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3552                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3553 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3554                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3555 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3556                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3557 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3558                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3559 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3560                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3561 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3562                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3563 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3564                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3565 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3566                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3567 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3568                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3569 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3570                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3571 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3572                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3573 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3574                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3575 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3576                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3577 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3578                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3579 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3580                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3581 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3582                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3583 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3584                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3585 }
3586
3587 let Constraints = "$src1 = $dst" in {
3588 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3589                            i128mem, 1>;
3590 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3591                            i128mem, 1>;
3592 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3593                            i128mem, 1>;
3594 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
3595 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3596                            i128mem, 1>;
3597 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3598                           i128mem>;
3599 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3600                           i128mem>;
3601 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3602                           i128mem>;
3603 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
3604
3605 // Intrinsic forms
3606 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3607                                 VR128, memopv2i64, i128mem>;
3608 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3609                                 VR128, memopv2i64, i128mem>;
3610 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3611                                 VR128, memopv2i64, i128mem>;
3612 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3613                                 VR128, memopv2i64, i128mem>;
3614 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3615                                 VR128, memopv2i64, i128mem, 1>;
3616 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3617                                 VR128, memopv2i64, i128mem, 1>;
3618 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3619                                 VR128, memopv2i64, i128mem, 1>;
3620 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3621                                 VR128, memopv2i64, i128mem, 1>;
3622 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3623                                 VR128, memopv2i64, i128mem, 1>;
3624 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3625                                 VR128, memopv2i64, i128mem, 1>;
3626 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3627                                 VR128, memopv2i64, i128mem, 1>;
3628 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3629                                 VR128, memopv2i64, i128mem, 1>;
3630 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3631                                 VR128, memopv2i64, i128mem, 1>;
3632 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3633                                 VR128, memopv2i64, i128mem, 1>;
3634 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3635                                 VR128, memopv2i64, i128mem, 1>;
3636 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3637                                 VR128, memopv2i64, i128mem, 1>;
3638 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3639                                 VR128, memopv2i64, i128mem, 1>;
3640 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3641                                 VR128, memopv2i64, i128mem, 1>;
3642 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3643                                 VR128, memopv2i64, i128mem, 1>;
3644
3645 } // Constraints = "$src1 = $dst"
3646
3647 //===---------------------------------------------------------------------===//
3648 // SSE2 - Packed Integer Logical Instructions
3649 //===---------------------------------------------------------------------===//
3650
3651 let Predicates = [HasAVX] in {
3652 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3653                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3654                                 VR128, 0>, VEX_4V;
3655 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3656                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3657                                 VR128, 0>, VEX_4V;
3658 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3659                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3660                                 VR128, 0>, VEX_4V;
3661
3662 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3663                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3664                                 VR128, 0>, VEX_4V;
3665 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3666                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3667                                 VR128, 0>, VEX_4V;
3668 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3669                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3670                                 VR128, 0>, VEX_4V;
3671
3672 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3673                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3674                                 VR128, 0>, VEX_4V;
3675 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3676                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3677                                 VR128, 0>, VEX_4V;
3678
3679 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
3680 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
3681 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
3682
3683 let ExeDomain = SSEPackedInt in {
3684   let neverHasSideEffects = 1 in {
3685     // 128-bit logical shifts.
3686     def VPSLLDQri : PDIi8<0x73, MRM7r,
3687                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3688                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3689                       VEX_4V;
3690     def VPSRLDQri : PDIi8<0x73, MRM3r,
3691                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3692                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3693                       VEX_4V;
3694     // PSRADQri doesn't exist in SSE[1-3].
3695   }
3696   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3697                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3698                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3699                     [(set VR128:$dst,
3700                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3701
3702   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3703                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3704                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3705                     [(set VR128:$dst, (X86andnp VR128:$src1,
3706                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3707 }
3708 }
3709
3710 let Predicates = [HasAVX2] in {
3711 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3712                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3713                                  VR256, 0>, VEX_4V;
3714 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3715                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3716                                  VR256, 0>, VEX_4V;
3717 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3718                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3719                                  VR256, 0>, VEX_4V;
3720
3721 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3722                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3723                                  VR256, 0>, VEX_4V;
3724 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3725                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3726                                  VR256, 0>, VEX_4V;
3727 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3728                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3729                                  VR256, 0>, VEX_4V;
3730
3731 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3732                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3733                                  VR256, 0>, VEX_4V;
3734 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3735                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3736                                  VR256, 0>, VEX_4V;
3737
3738 defm VPANDY : PDI_binop_rm_v4i64<0xDB, "vpand", and, 1>, VEX_4V;
3739 defm VPORY  : PDI_binop_rm_v4i64<0xEB, "vpor" , or, 1>, VEX_4V;
3740 defm VPXORY : PDI_binop_rm_v4i64<0xEF, "vpxor", xor, 1>, VEX_4V;
3741
3742 let ExeDomain = SSEPackedInt in {
3743   let neverHasSideEffects = 1 in {
3744     // 128-bit logical shifts.
3745     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3746                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3747                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3748                       VEX_4V;
3749     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3750                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3751                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3752                       VEX_4V;
3753     // PSRADQYri doesn't exist in SSE[1-3].
3754   }
3755   def VPANDNYrr : PDI<0xDF, MRMSrcReg,
3756                      (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
3757                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3758                      [(set VR256:$dst,
3759                           (v4i64 (X86andnp VR256:$src1, VR256:$src2)))]>,VEX_4V;
3760
3761   def VPANDNYrm : PDI<0xDF, MRMSrcMem,
3762                      (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
3763                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3764                      [(set VR256:$dst, (X86andnp VR256:$src1,
3765                                             (memopv4i64 addr:$src2)))]>, VEX_4V;
3766 }
3767 }
3768
3769 let Constraints = "$src1 = $dst" in {
3770 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3771                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3772                                VR128>;
3773 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3774                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3775                                VR128>;
3776 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3777                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3778                                VR128>;
3779
3780 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3781                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3782                                VR128>;
3783 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3784                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3785                                VR128>;
3786 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3787                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3788                                VR128>;
3789
3790 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3791                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3792                                VR128>;
3793 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3794                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3795                                VR128>;
3796
3797 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
3798 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
3799 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
3800
3801 let ExeDomain = SSEPackedInt in {
3802   let neverHasSideEffects = 1 in {
3803     // 128-bit logical shifts.
3804     def PSLLDQri : PDIi8<0x73, MRM7r,
3805                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3806                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3807     def PSRLDQri : PDIi8<0x73, MRM3r,
3808                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3809                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3810     // PSRADQri doesn't exist in SSE[1-3].
3811     def PANDNrr : PDI<0xDF, MRMSrcReg,
3812                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3813                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3814
3815     let mayLoad = 1 in
3816     def PANDNrm : PDI<0xDF, MRMSrcMem,
3817                       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3818                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3819   }
3820 }
3821 } // Constraints = "$src1 = $dst"
3822
3823 let Predicates = [HasAVX] in {
3824   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3825             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3826   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3827             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3828   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3829             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
3830   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3831             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
3832   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3833             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3834
3835   // Shift up / down and insert zero's.
3836   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3837             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3838   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3839             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3840 }
3841
3842 let Predicates = [HasAVX2] in {
3843   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3844             (v4i64 (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2)))>;
3845   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3846             (v4i64 (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2)))>;
3847   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3848             (v4i64 (VPSLLDQYri VR256:$src1, imm:$src2))>;
3849   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3850             (v4i64 (VPSRLDQYri VR256:$src1, imm:$src2))>;
3851 }
3852
3853 let Predicates = [HasSSE2] in {
3854   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3855             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3856   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3857             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3858   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3859             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
3860   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3861             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
3862   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3863             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3864
3865   // Shift up / down and insert zero's.
3866   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3867             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3868   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3869             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3870 }
3871
3872 //===---------------------------------------------------------------------===//
3873 // SSE2 - Packed Integer Comparison Instructions
3874 //===---------------------------------------------------------------------===//
3875
3876 let Predicates = [HasAVX] in {
3877   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3878                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3879   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3880                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3881   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3882                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3883   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3884                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3885   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3886                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3887   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3888                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3889
3890   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3891             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3892   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3893             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3894   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3895             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3896   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3897             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3898   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3899             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3900   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3901             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3902
3903   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3904             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3905   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3906             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3907   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3908             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3909   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3910             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3911   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3912             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3913   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3914             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3915 }
3916
3917 let Predicates = [HasAVX2] in {
3918   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3919                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3920   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3921                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3922   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3923                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3924   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3925                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3926   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3927                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3928   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3929                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3930
3931   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3932             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3933   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, (memop addr:$src2))),
3934             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3935   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3936             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3937   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, (memop addr:$src2))),
3938             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3939   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3940             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3941   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, (memop addr:$src2))),
3942             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3943
3944   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3945             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3946   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, (memop addr:$src2))),
3947             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3948   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3949             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3950   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, (memop addr:$src2))),
3951             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3952   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3953             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3954   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, (memop addr:$src2))),
3955             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3956 }
3957
3958 let Constraints = "$src1 = $dst" in {
3959   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3960                                    VR128, memopv2i64, i128mem, 1>;
3961   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3962                                    VR128, memopv2i64, i128mem, 1>;
3963   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3964                                    VR128, memopv2i64, i128mem, 1>;
3965   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3966                                    VR128, memopv2i64, i128mem>;
3967   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3968                                    VR128, memopv2i64, i128mem>;
3969   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3970                                    VR128, memopv2i64, i128mem>;
3971 } // Constraints = "$src1 = $dst"
3972
3973 let Predicates = [HasSSE2] in {
3974   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3975             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3976   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3977             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3978   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3979             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3980   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3981             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3982   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3983             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3984   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3985             (PCMPEQDrm VR128:$src1, addr:$src2)>;
3986
3987   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3988             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3989   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3990             (PCMPGTBrm VR128:$src1, addr:$src2)>;
3991   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3992             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3993   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3994             (PCMPGTWrm VR128:$src1, addr:$src2)>;
3995   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3996             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3997   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3998             (PCMPGTDrm VR128:$src1, addr:$src2)>;
3999 }
4000
4001 //===---------------------------------------------------------------------===//
4002 // SSE2 - Packed Integer Pack Instructions
4003 //===---------------------------------------------------------------------===//
4004
4005 let Predicates = [HasAVX] in {
4006 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4007                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4008 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4009                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4010 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4011                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4012 }
4013
4014 let Predicates = [HasAVX2] in {
4015 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4016                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4017 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4018                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4019 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4020                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4021 }
4022
4023 let Constraints = "$src1 = $dst" in {
4024 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4025                                  VR128, memopv2i64, i128mem>;
4026 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4027                                  VR128, memopv2i64, i128mem>;
4028 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4029                                  VR128, memopv2i64, i128mem>;
4030 } // Constraints = "$src1 = $dst"
4031
4032 //===---------------------------------------------------------------------===//
4033 // SSE2 - Packed Integer Shuffle Instructions
4034 //===---------------------------------------------------------------------===//
4035
4036 let ExeDomain = SSEPackedInt in {
4037 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4038                          PatFrag bc_frag> {
4039 def ri : Ii8<0x70, MRMSrcReg,
4040               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4041               !strconcat(OpcodeStr,
4042                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4043               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4044                                                       (undef))))]>;
4045 def mi : Ii8<0x70, MRMSrcMem,
4046               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4047               !strconcat(OpcodeStr,
4048                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4049               [(set VR128:$dst, (vt (pshuf_frag:$src2
4050                                       (bc_frag (memopv2i64 addr:$src1)),
4051                                       (undef))))]>;
4052 }
4053
4054 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4055                            PatFrag bc_frag> {
4056 def Yri : Ii8<0x70, MRMSrcReg,
4057               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4058               !strconcat(OpcodeStr,
4059                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4060               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4061                                                       (undef))))]>;
4062 def Ymi : Ii8<0x70, MRMSrcMem,
4063               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4064               !strconcat(OpcodeStr,
4065                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4066               [(set VR256:$dst, (vt (pshuf_frag:$src2
4067                                       (bc_frag (memopv4i64 addr:$src1)),
4068                                       (undef))))]>;
4069 }
4070 } // ExeDomain = SSEPackedInt
4071
4072 let Predicates = [HasAVX] in {
4073   let AddedComplexity = 5 in
4074   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4075                                VEX;
4076
4077   // SSE2 with ImmT == Imm8 and XS prefix.
4078   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4079                                VEX;
4080
4081   // SSE2 with ImmT == Imm8 and XD prefix.
4082   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4083                                VEX;
4084
4085   let AddedComplexity = 5 in
4086   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4087             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4088   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4089   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4090             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4091
4092   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4093                                    (i8 imm:$imm))),
4094             (VPSHUFDmi addr:$src1, imm:$imm)>;
4095   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4096                                    (i8 imm:$imm))),
4097             (VPSHUFDmi addr:$src1, imm:$imm)>;
4098   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4099             (VPSHUFDri VR128:$src1, imm:$imm)>;
4100   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4101             (VPSHUFDri VR128:$src1, imm:$imm)>;
4102   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4103             (VPSHUFHWri VR128:$src, imm:$imm)>;
4104   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4105                                (i8 imm:$imm))),
4106             (VPSHUFHWmi addr:$src, imm:$imm)>;
4107   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4108             (VPSHUFLWri VR128:$src, imm:$imm)>;
4109   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4110                                (i8 imm:$imm))),
4111             (VPSHUFLWmi addr:$src, imm:$imm)>;
4112 }
4113
4114 let Predicates = [HasAVX2] in {
4115   let AddedComplexity = 5 in
4116   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4117                                  OpSize, VEX;
4118
4119   // SSE2 with ImmT == Imm8 and XS prefix.
4120   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4121                                   VEX;
4122
4123   // SSE2 with ImmT == Imm8 and XD prefix.
4124   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4125                                   VEX;
4126 }
4127
4128 let Predicates = [HasSSE2] in {
4129   let AddedComplexity = 5 in
4130   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4131
4132   // SSE2 with ImmT == Imm8 and XS prefix.
4133   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4134
4135   // SSE2 with ImmT == Imm8 and XD prefix.
4136   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4137
4138   let AddedComplexity = 5 in
4139   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4140             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4141   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4142   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4143             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4144
4145   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4146                                    (i8 imm:$imm))),
4147             (PSHUFDmi addr:$src1, imm:$imm)>;
4148   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4149                                    (i8 imm:$imm))),
4150             (PSHUFDmi addr:$src1, imm:$imm)>;
4151   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4152             (PSHUFDri VR128:$src1, imm:$imm)>;
4153   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4154             (PSHUFDri VR128:$src1, imm:$imm)>;
4155   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4156             (PSHUFHWri VR128:$src, imm:$imm)>;
4157   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4158                                (i8 imm:$imm))),
4159             (PSHUFHWmi addr:$src, imm:$imm)>;
4160   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4161             (PSHUFLWri VR128:$src, imm:$imm)>;
4162   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4163                                (i8 imm:$imm))),
4164             (PSHUFLWmi addr:$src, imm:$imm)>;
4165 }
4166
4167 //===---------------------------------------------------------------------===//
4168 // SSE2 - Packed Integer Unpack Instructions
4169 //===---------------------------------------------------------------------===//
4170
4171 let ExeDomain = SSEPackedInt in {
4172 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4173                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4174   def rr : PDI<opc, MRMSrcReg,
4175       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4176       !if(Is2Addr,
4177           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4178           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4179       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4180   def rm : PDI<opc, MRMSrcMem,
4181       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4182       !if(Is2Addr,
4183           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4184           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4185       [(set VR128:$dst, (OpNode VR128:$src1,
4186                                   (bc_frag (memopv2i64
4187                                                addr:$src2))))]>;
4188 }
4189
4190 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4191                          SDNode OpNode, PatFrag bc_frag> {
4192   def Yrr : PDI<opc, MRMSrcReg,
4193       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4194       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4195       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4196   def Yrm : PDI<opc, MRMSrcMem,
4197       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4198       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4199       [(set VR256:$dst, (OpNode VR256:$src1,
4200                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4201 }
4202
4203 let Predicates = [HasAVX] in {
4204   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
4205                                  bc_v16i8, 0>, VEX_4V;
4206   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
4207                                  bc_v8i16, 0>, VEX_4V;
4208   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
4209                                  bc_v4i32, 0>, VEX_4V;
4210
4211   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4212   /// knew to collapse (bitconvert VT to VT) into its operand.
4213   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
4214             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4215             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4216             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
4217                                                     VR128:$src2)))]>, VEX_4V;
4218   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
4219             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4220             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4221             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
4222                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
4223
4224   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
4225                                  bc_v16i8, 0>, VEX_4V;
4226   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
4227                                  bc_v8i16, 0>, VEX_4V;
4228   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
4229                                  bc_v4i32, 0>, VEX_4V;
4230
4231   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4232   /// knew to collapse (bitconvert VT to VT) into its operand.
4233   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
4234              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4235              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4236              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
4237                                                      VR128:$src2)))]>, VEX_4V;
4238   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
4239              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4240              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4241              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
4242                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
4243 }
4244
4245 let Predicates = [HasAVX2] in {
4246   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Punpcklbw,
4247                                    bc_v32i8>, VEX_4V;
4248   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Punpcklwd,
4249                                    bc_v16i16>, VEX_4V;
4250   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Punpckldq,
4251                                    bc_v8i32>, VEX_4V;
4252
4253   /// FIXME: we could eliminate this and use sse2_unpack_y instead if tblgen
4254   /// knew to collapse (bitconvert VT to VT) into its operand.
4255   def VPUNPCKLQDQYrr : PDI<0x6C, MRMSrcReg,
4256             (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4257             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4258             [(set VR256:$dst, (v4i64 (X86Punpcklqdq VR256:$src1,
4259                                                     VR256:$src2)))]>, VEX_4V;
4260   def VPUNPCKLQDQYrm : PDI<0x6C, MRMSrcMem,
4261             (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4262             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4263             [(set VR256:$dst, (v4i64 (X86Punpcklqdq VR256:$src1,
4264                                         (memopv4i64 addr:$src2))))]>, VEX_4V;
4265
4266   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Punpckhbw,
4267                                    bc_v32i8>, VEX_4V;
4268   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Punpckhwd,
4269                                    bc_v16i16>, VEX_4V;
4270   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Punpckhdq,
4271                                    bc_v8i32>, VEX_4V;
4272
4273   /// FIXME: we could eliminate this and use sse2_unpack_y instead if tblgen
4274   /// knew to collapse (bitconvert VT to VT) into its operand.
4275   def VPUNPCKHQDQYrr : PDI<0x6D, MRMSrcReg,
4276              (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4277              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4278              [(set VR256:$dst, (v4i64 (X86Punpckhqdq VR256:$src1,
4279                                                      VR256:$src2)))]>, VEX_4V;
4280   def VPUNPCKHQDQYrm : PDI<0x6D, MRMSrcMem,
4281              (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4282              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4283              [(set VR256:$dst, (v4i64 (X86Punpckhqdq VR256:$src1,
4284                                         (memopv4i64 addr:$src2))))]>, VEX_4V;
4285 }
4286
4287 let Constraints = "$src1 = $dst" in {
4288   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
4289   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
4290   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
4291
4292   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4293   /// knew to collapse (bitconvert VT to VT) into its operand.
4294   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
4295                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4296                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
4297                         [(set VR128:$dst,
4298                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
4299   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
4300                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4301                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
4302                         [(set VR128:$dst,
4303                           (v2i64 (X86Punpcklqdq VR128:$src1,
4304                                          (memopv2i64 addr:$src2))))]>;
4305
4306   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
4307   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
4308   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
4309
4310   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4311   /// knew to collapse (bitconvert VT to VT) into its operand.
4312   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
4313                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4314                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
4315                         [(set VR128:$dst,
4316                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
4317   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
4318                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4319                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
4320                         [(set VR128:$dst,
4321                           (v2i64 (X86Punpckhqdq VR128:$src1,
4322                                          (memopv2i64 addr:$src2))))]>;
4323 }
4324 } // ExeDomain = SSEPackedInt
4325
4326 // Splat v2f64 / v2i64
4327 let AddedComplexity = 10 in {
4328   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4329             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4330   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4331             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4332 }
4333
4334 //===---------------------------------------------------------------------===//
4335 // SSE2 - Packed Integer Extract and Insert
4336 //===---------------------------------------------------------------------===//
4337
4338 let ExeDomain = SSEPackedInt in {
4339 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4340   def rri : Ii8<0xC4, MRMSrcReg,
4341        (outs VR128:$dst), (ins VR128:$src1,
4342         GR32:$src2, i32i8imm:$src3),
4343        !if(Is2Addr,
4344            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4345            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4346        [(set VR128:$dst,
4347          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4348   def rmi : Ii8<0xC4, MRMSrcMem,
4349                        (outs VR128:$dst), (ins VR128:$src1,
4350                         i16mem:$src2, i32i8imm:$src3),
4351        !if(Is2Addr,
4352            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4353            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4354        [(set VR128:$dst,
4355          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4356                     imm:$src3))]>;
4357 }
4358
4359 // Extract
4360 let Predicates = [HasAVX] in
4361 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4362                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4363                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4364                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4365                                                 imm:$src2))]>, TB, OpSize, VEX;
4366 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4367                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4368                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4369                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4370                                                 imm:$src2))]>;
4371
4372 // Insert
4373 let Predicates = [HasAVX] in {
4374   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4375   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4376        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4377        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4378        []>, TB, OpSize, VEX_4V;
4379 }
4380
4381 let Constraints = "$src1 = $dst" in
4382   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4383
4384 } // ExeDomain = SSEPackedInt
4385
4386 //===---------------------------------------------------------------------===//
4387 // SSE2 - Packed Mask Creation
4388 //===---------------------------------------------------------------------===//
4389
4390 let ExeDomain = SSEPackedInt in {
4391
4392 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4393            "pmovmskb\t{$src, $dst|$dst, $src}",
4394            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4395 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4396            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4397
4398 let Predicates = [HasAVX2] in {
4399 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4400            "pmovmskb\t{$src, $dst|$dst, $src}",
4401            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4402 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4403            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4404 }
4405
4406 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4407            "pmovmskb\t{$src, $dst|$dst, $src}",
4408            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4409
4410 } // ExeDomain = SSEPackedInt
4411
4412 //===---------------------------------------------------------------------===//
4413 // SSE2 - Conditional Store
4414 //===---------------------------------------------------------------------===//
4415
4416 let ExeDomain = SSEPackedInt in {
4417
4418 let Uses = [EDI] in
4419 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4420            (ins VR128:$src, VR128:$mask),
4421            "maskmovdqu\t{$mask, $src|$src, $mask}",
4422            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4423 let Uses = [RDI] in
4424 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4425            (ins VR128:$src, VR128:$mask),
4426            "maskmovdqu\t{$mask, $src|$src, $mask}",
4427            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4428
4429 let Uses = [EDI] in
4430 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4431            "maskmovdqu\t{$mask, $src|$src, $mask}",
4432            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4433 let Uses = [RDI] in
4434 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4435            "maskmovdqu\t{$mask, $src|$src, $mask}",
4436            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4437
4438 } // ExeDomain = SSEPackedInt
4439
4440 //===---------------------------------------------------------------------===//
4441 // SSE2 - Move Doubleword
4442 //===---------------------------------------------------------------------===//
4443
4444 //===---------------------------------------------------------------------===//
4445 // Move Int Doubleword to Packed Double Int
4446 //
4447 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4448                       "movd\t{$src, $dst|$dst, $src}",
4449                       [(set VR128:$dst,
4450                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4451 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4452                       "movd\t{$src, $dst|$dst, $src}",
4453                       [(set VR128:$dst,
4454                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4455                       VEX;
4456 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4457                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4458                         [(set VR128:$dst,
4459                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4460 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4461                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4462                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4463
4464 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4465                       "movd\t{$src, $dst|$dst, $src}",
4466                       [(set VR128:$dst,
4467                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4468 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4469                       "movd\t{$src, $dst|$dst, $src}",
4470                       [(set VR128:$dst,
4471                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4472 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4473                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4474                         [(set VR128:$dst,
4475                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4476 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4477                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4478                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4479
4480 //===---------------------------------------------------------------------===//
4481 // Move Int Doubleword to Single Scalar
4482 //
4483 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4484                       "movd\t{$src, $dst|$dst, $src}",
4485                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4486
4487 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4488                       "movd\t{$src, $dst|$dst, $src}",
4489                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4490                       VEX;
4491 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4492                       "movd\t{$src, $dst|$dst, $src}",
4493                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4494
4495 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4496                       "movd\t{$src, $dst|$dst, $src}",
4497                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4498
4499 //===---------------------------------------------------------------------===//
4500 // Move Packed Doubleword Int to Packed Double Int
4501 //
4502 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4503                        "movd\t{$src, $dst|$dst, $src}",
4504                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4505                                         (iPTR 0)))]>, VEX;
4506 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4507                        (ins i32mem:$dst, VR128:$src),
4508                        "movd\t{$src, $dst|$dst, $src}",
4509                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4510                                      (iPTR 0))), addr:$dst)]>, VEX;
4511 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4512                        "movd\t{$src, $dst|$dst, $src}",
4513                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4514                                         (iPTR 0)))]>;
4515 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4516                        "movd\t{$src, $dst|$dst, $src}",
4517                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4518                                      (iPTR 0))), addr:$dst)]>;
4519
4520 //===---------------------------------------------------------------------===//
4521 // Move Packed Doubleword Int first element to Doubleword Int
4522 //
4523 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4524                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4525                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4526                                                            (iPTR 0)))]>,
4527                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4528
4529 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4530                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4531                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4532                                                          (iPTR 0)))]>;
4533
4534 //===---------------------------------------------------------------------===//
4535 // Bitcast FR64 <-> GR64
4536 //
4537 let Predicates = [HasAVX] in
4538 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4539                         "vmovq\t{$src, $dst|$dst, $src}",
4540                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4541                         VEX;
4542 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4543                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4544                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4545 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4546                          "movq\t{$src, $dst|$dst, $src}",
4547                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4548
4549 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4550                        "movq\t{$src, $dst|$dst, $src}",
4551                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4552 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4553                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4554                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4555 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4556                        "movq\t{$src, $dst|$dst, $src}",
4557                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4558
4559 //===---------------------------------------------------------------------===//
4560 // Move Scalar Single to Double Int
4561 //
4562 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4563                       "movd\t{$src, $dst|$dst, $src}",
4564                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4565 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4566                       "movd\t{$src, $dst|$dst, $src}",
4567                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4568 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4569                       "movd\t{$src, $dst|$dst, $src}",
4570                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4571 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4572                       "movd\t{$src, $dst|$dst, $src}",
4573                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4574
4575 //===---------------------------------------------------------------------===//
4576 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4577 //
4578 let AddedComplexity = 15 in {
4579 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4580                        "movd\t{$src, $dst|$dst, $src}",
4581                        [(set VR128:$dst, (v4i32 (X86vzmovl
4582                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4583                                       VEX;
4584 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4585                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4586                        [(set VR128:$dst, (v2i64 (X86vzmovl
4587                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4588                                       VEX, VEX_W;
4589 }
4590 let AddedComplexity = 15 in {
4591 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4592                        "movd\t{$src, $dst|$dst, $src}",
4593                        [(set VR128:$dst, (v4i32 (X86vzmovl
4594                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4595 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4596                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4597                        [(set VR128:$dst, (v2i64 (X86vzmovl
4598                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4599 }
4600
4601 let AddedComplexity = 20 in {
4602 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4603                        "movd\t{$src, $dst|$dst, $src}",
4604                        [(set VR128:$dst,
4605                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4606                                                    (loadi32 addr:$src))))))]>,
4607                                                    VEX;
4608 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4609                        "movd\t{$src, $dst|$dst, $src}",
4610                        [(set VR128:$dst,
4611                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4612                                                    (loadi32 addr:$src))))))]>;
4613 }
4614
4615 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4616   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4617             (MOVZDI2PDIrm addr:$src)>;
4618   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4619             (MOVZDI2PDIrm addr:$src)>;
4620   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4621             (MOVZDI2PDIrm addr:$src)>;
4622 }
4623
4624 let Predicates = [HasAVX] in {
4625   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4626   let AddedComplexity = 20 in {
4627     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4628               (VMOVZDI2PDIrm addr:$src)>;
4629     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4630               (VMOVZDI2PDIrm addr:$src)>;
4631     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4632               (VMOVZDI2PDIrm addr:$src)>;
4633   }
4634   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4635   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4636                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4637             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4638   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4639                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4640             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4641 }
4642
4643 // These are the correct encodings of the instructions so that we know how to
4644 // read correct assembly, even though we continue to emit the wrong ones for
4645 // compatibility with Darwin's buggy assembler.
4646 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4647                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4648 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4649                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4650 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4651                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4652 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4653                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4654 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4655                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4656 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4657                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4658
4659 //===---------------------------------------------------------------------===//
4660 // SSE2 - Move Quadword
4661 //===---------------------------------------------------------------------===//
4662
4663 //===---------------------------------------------------------------------===//
4664 // Move Quadword Int to Packed Quadword Int
4665 //
4666 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4667                     "vmovq\t{$src, $dst|$dst, $src}",
4668                     [(set VR128:$dst,
4669                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4670                     VEX, Requires<[HasAVX]>;
4671 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4672                     "movq\t{$src, $dst|$dst, $src}",
4673                     [(set VR128:$dst,
4674                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4675                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4676
4677 //===---------------------------------------------------------------------===//
4678 // Move Packed Quadword Int to Quadword Int
4679 //
4680 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4681                       "movq\t{$src, $dst|$dst, $src}",
4682                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4683                                     (iPTR 0))), addr:$dst)]>, VEX;
4684 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4685                       "movq\t{$src, $dst|$dst, $src}",
4686                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4687                                     (iPTR 0))), addr:$dst)]>;
4688
4689 //===---------------------------------------------------------------------===//
4690 // Store / copy lower 64-bits of a XMM register.
4691 //
4692 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4693                      "movq\t{$src, $dst|$dst, $src}",
4694                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4695 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4696                      "movq\t{$src, $dst|$dst, $src}",
4697                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4698
4699 let AddedComplexity = 20 in
4700 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4701                      "vmovq\t{$src, $dst|$dst, $src}",
4702                      [(set VR128:$dst,
4703                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4704                                                  (loadi64 addr:$src))))))]>,
4705                      XS, VEX, Requires<[HasAVX]>;
4706
4707 let AddedComplexity = 20 in
4708 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4709                      "movq\t{$src, $dst|$dst, $src}",
4710                      [(set VR128:$dst,
4711                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4712                                                  (loadi64 addr:$src))))))]>,
4713                      XS, Requires<[HasSSE2]>;
4714
4715 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4716   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4717             (MOVZQI2PQIrm addr:$src)>;
4718   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4719             (MOVZQI2PQIrm addr:$src)>;
4720   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4721 }
4722
4723 let Predicates = [HasAVX], AddedComplexity = 20 in {
4724   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4725             (VMOVZQI2PQIrm addr:$src)>;
4726   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4727             (VMOVZQI2PQIrm addr:$src)>;
4728   def : Pat<(v2i64 (X86vzload addr:$src)),
4729             (VMOVZQI2PQIrm addr:$src)>;
4730 }
4731
4732 //===---------------------------------------------------------------------===//
4733 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4734 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4735 //
4736 let AddedComplexity = 15 in
4737 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4738                         "vmovq\t{$src, $dst|$dst, $src}",
4739                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4740                       XS, VEX, Requires<[HasAVX]>;
4741 let AddedComplexity = 15 in
4742 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4743                         "movq\t{$src, $dst|$dst, $src}",
4744                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4745                       XS, Requires<[HasSSE2]>;
4746
4747 let AddedComplexity = 20 in
4748 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4749                         "vmovq\t{$src, $dst|$dst, $src}",
4750                     [(set VR128:$dst, (v2i64 (X86vzmovl
4751                                              (loadv2i64 addr:$src))))]>,
4752                       XS, VEX, Requires<[HasAVX]>;
4753 let AddedComplexity = 20 in {
4754 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4755                         "movq\t{$src, $dst|$dst, $src}",
4756                     [(set VR128:$dst, (v2i64 (X86vzmovl
4757                                              (loadv2i64 addr:$src))))]>,
4758                       XS, Requires<[HasSSE2]>;
4759 }
4760
4761 let AddedComplexity = 20 in {
4762   let Predicates = [HasSSE2] in {
4763     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4764               (MOVZPQILo2PQIrm addr:$src)>;
4765     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4766               (MOVZPQILo2PQIrr VR128:$src)>;
4767   }
4768   let Predicates = [HasAVX] in {
4769     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4770               (VMOVZPQILo2PQIrm addr:$src)>;
4771     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4772               (VMOVZPQILo2PQIrr VR128:$src)>;
4773   }
4774 }
4775
4776 // Instructions to match in the assembler
4777 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4778                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4779 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4780                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4781 // Recognize "movd" with GR64 destination, but encode as a "movq"
4782 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4783                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4784
4785 // Instructions for the disassembler
4786 // xr = XMM register
4787 // xm = mem64
4788
4789 let Predicates = [HasAVX] in
4790 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4791                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4792 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4793                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4794
4795 //===---------------------------------------------------------------------===//
4796 // SSE3 - Conversion Instructions
4797 //===---------------------------------------------------------------------===//
4798
4799 // Convert Packed Double FP to Packed DW Integers
4800 let Predicates = [HasAVX] in {
4801 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4802 // register, but the same isn't true when using memory operands instead.
4803 // Provide other assembly rr and rm forms to address this explicitly.
4804 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4805                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4806 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4807                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4808
4809 // XMM only
4810 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4811                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4812 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4813                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4814
4815 // YMM only
4816 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4817                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4818 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4819                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4820 }
4821
4822 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4823                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4824 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4825                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4826
4827 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4828           (VCVTPD2DQYrr VR256:$src)>;
4829 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4830           (VCVTPD2DQYrm addr:$src)>;
4831
4832 // Convert Packed DW Integers to Packed Double FP
4833 let Predicates = [HasAVX] in {
4834 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4835                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4836 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4837                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4838 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4839                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4840 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4841                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4842 }
4843
4844 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4845                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4846 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4847                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4848
4849 // AVX 256-bit register conversion intrinsics
4850 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4851            (VCVTDQ2PDYrr VR128:$src)>;
4852 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4853            (VCVTDQ2PDYrm addr:$src)>;
4854
4855 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4856           (VCVTPD2DQYrr VR256:$src)>;
4857 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4858           (VCVTPD2DQYrm addr:$src)>;
4859
4860 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4861           (VCVTDQ2PDYrr VR128:$src)>;
4862 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4863           (VCVTDQ2PDYrm addr:$src)>;
4864
4865 //===---------------------------------------------------------------------===//
4866 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4867 //===---------------------------------------------------------------------===//
4868 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4869                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4870                               X86MemOperand x86memop> {
4871 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4872                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4873                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4874 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4875                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4876                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4877 }
4878
4879 let Predicates = [HasAVX] in {
4880   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4881                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4882   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4883                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4884   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4885                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4886   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4887                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4888 }
4889 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4890                                    memopv4f32, f128mem>;
4891 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4892                                    memopv4f32, f128mem>;
4893
4894 let Predicates = [HasSSE3] in {
4895   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4896             (MOVSHDUPrr VR128:$src)>;
4897   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4898             (MOVSHDUPrm addr:$src)>;
4899   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4900             (MOVSLDUPrr VR128:$src)>;
4901   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4902             (MOVSLDUPrm addr:$src)>;
4903 }
4904
4905 let Predicates = [HasAVX] in {
4906   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4907             (VMOVSHDUPrr VR128:$src)>;
4908   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4909             (VMOVSHDUPrm addr:$src)>;
4910   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4911             (VMOVSLDUPrr VR128:$src)>;
4912   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4913             (VMOVSLDUPrm addr:$src)>;
4914   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4915             (VMOVSHDUPYrr VR256:$src)>;
4916   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4917             (VMOVSHDUPYrm addr:$src)>;
4918   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4919             (VMOVSLDUPYrr VR256:$src)>;
4920   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4921             (VMOVSLDUPYrm addr:$src)>;
4922 }
4923
4924 //===---------------------------------------------------------------------===//
4925 // SSE3 - Replicate Double FP - MOVDDUP
4926 //===---------------------------------------------------------------------===//
4927
4928 multiclass sse3_replicate_dfp<string OpcodeStr> {
4929 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4930                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4931                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4932 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4933                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4934                     [(set VR128:$dst,
4935                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4936                                       (undef))))]>;
4937 }
4938
4939 // FIXME: Merge with above classe when there're patterns for the ymm version
4940 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4941 let Predicates = [HasAVX] in {
4942   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4943                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4944                       []>;
4945   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4946                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4947                       []>;
4948   }
4949 }
4950
4951 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4952 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4953 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4954
4955 let Predicates = [HasSSE3] in {
4956   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4957                    (undef)),
4958             (MOVDDUPrm addr:$src)>;
4959   let AddedComplexity = 5 in {
4960   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4961   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4962             (MOVDDUPrm addr:$src)>;
4963   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4964   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4965             (MOVDDUPrm addr:$src)>;
4966   }
4967   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4968             (MOVDDUPrm addr:$src)>;
4969   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4970             (MOVDDUPrm addr:$src)>;
4971   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4972             (MOVDDUPrm addr:$src)>;
4973   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4974             (MOVDDUPrm addr:$src)>;
4975   def : Pat<(X86Movddup (bc_v2f64
4976                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4977             (MOVDDUPrm addr:$src)>;
4978 }
4979
4980 let Predicates = [HasAVX] in {
4981   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4982                    (undef)),
4983             (VMOVDDUPrm addr:$src)>;
4984   let AddedComplexity = 5 in {
4985   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4986   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4987             (VMOVDDUPrm addr:$src)>;
4988   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4989   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4990             (VMOVDDUPrm addr:$src)>;
4991   }
4992   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4993             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4994   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4995             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4996   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4997             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4998   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4999             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5000   def : Pat<(X86Movddup (bc_v2f64
5001                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5002             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5003
5004   // 256-bit version
5005   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5006             (VMOVDDUPYrm addr:$src)>;
5007   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5008             (VMOVDDUPYrm addr:$src)>;
5009   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
5010             (VMOVDDUPYrm addr:$src)>;
5011   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5012             (VMOVDDUPYrm addr:$src)>;
5013   def : Pat<(X86Movddup (v4f64 VR256:$src)),
5014             (VMOVDDUPYrr VR256:$src)>;
5015   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5016             (VMOVDDUPYrr VR256:$src)>;
5017 }
5018
5019 //===---------------------------------------------------------------------===//
5020 // SSE3 - Move Unaligned Integer
5021 //===---------------------------------------------------------------------===//
5022
5023 let Predicates = [HasAVX] in {
5024   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5025                    "vlddqu\t{$src, $dst|$dst, $src}",
5026                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5027   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5028                    "vlddqu\t{$src, $dst|$dst, $src}",
5029                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5030 }
5031 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5032                    "lddqu\t{$src, $dst|$dst, $src}",
5033                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5034
5035 //===---------------------------------------------------------------------===//
5036 // SSE3 - Arithmetic
5037 //===---------------------------------------------------------------------===//
5038
5039 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5040                        X86MemOperand x86memop, bit Is2Addr = 1> {
5041   def rr : I<0xD0, MRMSrcReg,
5042        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5043        !if(Is2Addr,
5044            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5045            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5046        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5047   def rm : I<0xD0, MRMSrcMem,
5048        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5049        !if(Is2Addr,
5050            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5051            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5052        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5053 }
5054
5055 let Predicates = [HasAVX],
5056   ExeDomain = SSEPackedDouble in {
5057   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5058                                f128mem, 0>, TB, XD, VEX_4V;
5059   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5060                                f128mem, 0>, TB, OpSize, VEX_4V;
5061   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5062                                f256mem, 0>, TB, XD, VEX_4V;
5063   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5064                                f256mem, 0>, TB, OpSize, VEX_4V;
5065 }
5066 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
5067     ExeDomain = SSEPackedDouble in {
5068   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5069                               f128mem>, TB, XD;
5070   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5071                               f128mem>, TB, OpSize;
5072 }
5073
5074 //===---------------------------------------------------------------------===//
5075 // SSE3 Instructions
5076 //===---------------------------------------------------------------------===//
5077
5078 // Horizontal ops
5079 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5080                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5081   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5082        !if(Is2Addr,
5083          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5084          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5085       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5086
5087   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5088        !if(Is2Addr,
5089          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5090          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5091       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5092 }
5093 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5094                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5095   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5096        !if(Is2Addr,
5097          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5098          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5099       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5100
5101   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5102        !if(Is2Addr,
5103          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5104          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5105       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5106 }
5107
5108 let Predicates = [HasAVX] in {
5109   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5110                           X86fhadd, 0>, VEX_4V;
5111   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5112                           X86fhadd, 0>, VEX_4V;
5113   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5114                           X86fhsub, 0>, VEX_4V;
5115   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5116                           X86fhsub, 0>, VEX_4V;
5117   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5118                           X86fhadd, 0>, VEX_4V;
5119   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5120                           X86fhadd, 0>, VEX_4V;
5121   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5122                           X86fhsub, 0>, VEX_4V;
5123   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5124                           X86fhsub, 0>, VEX_4V;
5125 }
5126
5127 let Constraints = "$src1 = $dst" in {
5128   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5129   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5130   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5131   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5132 }
5133
5134 //===---------------------------------------------------------------------===//
5135 // SSSE3 - Packed Absolute Instructions
5136 //===---------------------------------------------------------------------===//
5137
5138
5139 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5140 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5141                             PatFrag mem_frag128, Intrinsic IntId128> {
5142   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5143                     (ins VR128:$src),
5144                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5145                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5146                     OpSize;
5147
5148   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5149                     (ins i128mem:$src),
5150                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5151                     [(set VR128:$dst,
5152                       (IntId128
5153                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
5154 }
5155
5156 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5157 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5158                               PatFrag mem_frag256, Intrinsic IntId256> {
5159   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5160                     (ins VR256:$src),
5161                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5162                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5163                     OpSize;
5164
5165   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5166                     (ins i256mem:$src),
5167                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5168                     [(set VR256:$dst,
5169                       (IntId256
5170                        (bitconvert (mem_frag256 addr:$src))))]>, OpSize;
5171 }
5172
5173 let Predicates = [HasAVX] in {
5174   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
5175                                   int_x86_ssse3_pabs_b_128>, VEX;
5176   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
5177                                   int_x86_ssse3_pabs_w_128>, VEX;
5178   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
5179                                   int_x86_ssse3_pabs_d_128>, VEX;
5180 }
5181
5182 let Predicates = [HasAVX2] in {
5183   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb", memopv32i8,
5184                                     int_x86_avx2_pabs_b>, VEX;
5185   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw", memopv16i16,
5186                                     int_x86_avx2_pabs_w>, VEX;
5187   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd", memopv8i32,
5188                                     int_x86_avx2_pabs_d>, VEX;
5189 }
5190
5191 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
5192                               int_x86_ssse3_pabs_b_128>;
5193 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
5194                               int_x86_ssse3_pabs_w_128>;
5195 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
5196                               int_x86_ssse3_pabs_d_128>;
5197
5198 //===---------------------------------------------------------------------===//
5199 // SSSE3 - Packed Binary Operator Instructions
5200 //===---------------------------------------------------------------------===//
5201
5202 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5203 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5204                              PatFrag mem_frag128, Intrinsic IntId128,
5205                              bit Is2Addr = 1> {
5206   let isCommutable = 1 in
5207   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5208        (ins VR128:$src1, VR128:$src2),
5209        !if(Is2Addr,
5210          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5211          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5212        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5213        OpSize;
5214   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5215        (ins VR128:$src1, i128mem:$src2),
5216        !if(Is2Addr,
5217          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5218          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5219        [(set VR128:$dst,
5220          (IntId128 VR128:$src1,
5221           (bitconvert (mem_frag128 addr:$src2))))]>, OpSize;
5222 }
5223
5224 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5225                                PatFrag mem_frag256, Intrinsic IntId256> {
5226   let isCommutable = 1 in
5227   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5228        (ins VR256:$src1, VR256:$src2),
5229        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5230        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5231        OpSize;
5232   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5233        (ins VR256:$src1, i256mem:$src2),
5234        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5235        [(set VR256:$dst,
5236          (IntId256 VR256:$src1,
5237           (bitconvert (mem_frag256 addr:$src2))))]>, OpSize;
5238 }
5239
5240 let ImmT = NoImm, Predicates = [HasAVX] in {
5241 let isCommutable = 0 in {
5242   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
5243                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5244   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
5245                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5246   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
5247                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5248   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
5249                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5250   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
5251                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5252   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
5253                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5254   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
5255                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5256   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
5257                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5258   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
5259                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5260   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
5261                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5262   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
5263                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5264 }
5265 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
5266                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5267 }
5268
5269 let ImmT = NoImm, Predicates = [HasAVX2] in {
5270 let isCommutable = 0 in {
5271   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw", memopv16i16,
5272                                         int_x86_avx2_phadd_w>, VEX_4V;
5273   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd", memopv8i32,
5274                                         int_x86_avx2_phadd_d>, VEX_4V;
5275   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw", memopv16i16,
5276                                         int_x86_avx2_phadd_sw>, VEX_4V;
5277   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw", memopv16i16,
5278                                         int_x86_avx2_phsub_w>, VEX_4V;
5279   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd", memopv8i32,
5280                                         int_x86_avx2_phsub_d>, VEX_4V;
5281   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw", memopv16i16,
5282                                         int_x86_avx2_phsub_sw>, VEX_4V;
5283   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw", memopv32i8,
5284                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5285   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb", memopv32i8,
5286                                         int_x86_avx2_pshuf_b>, VEX_4V;
5287   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb", memopv16i8,
5288                                         int_x86_avx2_psign_b>, VEX_4V;
5289   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw", memopv8i16,
5290                                         int_x86_avx2_psign_w>, VEX_4V;
5291   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd", memopv4i32,
5292                                         int_x86_avx2_psign_d>, VEX_4V;
5293 }
5294 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw", memopv16i16,
5295                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5296 }
5297
5298 // None of these have i8 immediate fields.
5299 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5300 let isCommutable = 0 in {
5301   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
5302                                      int_x86_ssse3_phadd_w_128>;
5303   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
5304                                      int_x86_ssse3_phadd_d_128>;
5305   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
5306                                      int_x86_ssse3_phadd_sw_128>;
5307   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
5308                                      int_x86_ssse3_phsub_w_128>;
5309   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
5310                                      int_x86_ssse3_phsub_d_128>;
5311   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
5312                                      int_x86_ssse3_phsub_sw_128>;
5313   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
5314                                      int_x86_ssse3_pmadd_ub_sw_128>;
5315   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
5316                                      int_x86_ssse3_pshuf_b_128>;
5317   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
5318                                      int_x86_ssse3_psign_b_128>;
5319   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
5320                                      int_x86_ssse3_psign_w_128>;
5321   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
5322                                        int_x86_ssse3_psign_d_128>;
5323 }
5324 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
5325                                      int_x86_ssse3_pmul_hr_sw_128>;
5326 }
5327
5328 let Predicates = [HasSSSE3] in {
5329   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5330             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5331   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5332             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5333
5334   def : Pat<(X86psignb VR128:$src1, VR128:$src2),
5335             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5336   def : Pat<(X86psignw VR128:$src1, VR128:$src2),
5337             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5338   def : Pat<(X86psignd VR128:$src1, VR128:$src2),
5339             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5340 }
5341
5342 let Predicates = [HasAVX] in {
5343   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5344             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5345   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5346             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5347
5348   def : Pat<(X86psignb VR128:$src1, VR128:$src2),
5349             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5350   def : Pat<(X86psignw VR128:$src1, VR128:$src2),
5351             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5352   def : Pat<(X86psignd VR128:$src1, VR128:$src2),
5353             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5354 }
5355
5356 //===---------------------------------------------------------------------===//
5357 // SSSE3 - Packed Align Instruction Patterns
5358 //===---------------------------------------------------------------------===//
5359
5360 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5361   let neverHasSideEffects = 1 in {
5362   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5363       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5364       !if(Is2Addr,
5365         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5366         !strconcat(asm,
5367                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5368       []>, OpSize;
5369   let mayLoad = 1 in
5370   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5371       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5372       !if(Is2Addr,
5373         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5374         !strconcat(asm,
5375                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5376       []>, OpSize;
5377   }
5378 }
5379
5380 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5381   let neverHasSideEffects = 1 in {
5382   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5383       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5384       !strconcat(asm,
5385                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5386       []>, OpSize;
5387   let mayLoad = 1 in
5388   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5389       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5390       !strconcat(asm,
5391                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5392       []>, OpSize;
5393   }
5394 }
5395
5396 let Predicates = [HasAVX] in
5397   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5398 let Predicates = [HasAVX2] in
5399   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5400 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5401   defm PALIGN : ssse3_palign<"palignr">;
5402
5403 let Predicates = [HasSSSE3] in {
5404 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5405           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5406 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5407           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5408 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5409           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5410 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5411           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5412 }
5413
5414 let Predicates = [HasAVX] in {
5415 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5416           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5417 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5418           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5419 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5420           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5421 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5422           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5423 }
5424
5425 //===---------------------------------------------------------------------===//
5426 // SSSE3 - Thread synchronization
5427 //===---------------------------------------------------------------------===//
5428
5429 let usesCustomInserter = 1 in {
5430 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5431                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5432 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5433                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5434 }
5435
5436 let Uses = [EAX, ECX, EDX] in
5437 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5438                  Requires<[HasSSE3]>;
5439 let Uses = [ECX, EAX] in
5440 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5441                 Requires<[HasSSE3]>;
5442
5443 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5444 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5445
5446 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5447       Requires<[In32BitMode]>;
5448 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5449       Requires<[In64BitMode]>;
5450
5451 //===----------------------------------------------------------------------===//
5452 // SSE4.1 - Packed Move with Sign/Zero Extend
5453 //===----------------------------------------------------------------------===//
5454
5455 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5456   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5457                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5458                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5459
5460   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5461                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5462        [(set VR128:$dst,
5463          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5464        OpSize;
5465 }
5466
5467 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5468                                  Intrinsic IntId> {
5469   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5470                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5471                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5472
5473   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5474                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5475                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5476 }
5477
5478 let Predicates = [HasAVX] in {
5479 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5480                                      VEX;
5481 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5482                                      VEX;
5483 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5484                                      VEX;
5485 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5486                                      VEX;
5487 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5488                                      VEX;
5489 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5490                                      VEX;
5491 }
5492
5493 let Predicates = [HasAVX2] in {
5494 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5495                                         int_x86_avx2_pmovsxbw>, VEX;
5496 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5497                                         int_x86_avx2_pmovsxwd>, VEX;
5498 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5499                                         int_x86_avx2_pmovsxdq>, VEX;
5500 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5501                                         int_x86_avx2_pmovzxbw>, VEX;
5502 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5503                                         int_x86_avx2_pmovzxwd>, VEX;
5504 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5505                                         int_x86_avx2_pmovzxdq>, VEX;
5506 }
5507
5508 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5509 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5510 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5511 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5512 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5513 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5514
5515 let Predicates = [HasSSE41] in {
5516   // Common patterns involving scalar load.
5517   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5518             (PMOVSXBWrm addr:$src)>;
5519   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5520             (PMOVSXBWrm addr:$src)>;
5521
5522   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5523             (PMOVSXWDrm addr:$src)>;
5524   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5525             (PMOVSXWDrm addr:$src)>;
5526
5527   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5528             (PMOVSXDQrm addr:$src)>;
5529   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5530             (PMOVSXDQrm addr:$src)>;
5531
5532   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5533             (PMOVZXBWrm addr:$src)>;
5534   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5535             (PMOVZXBWrm addr:$src)>;
5536
5537   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5538             (PMOVZXWDrm addr:$src)>;
5539   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5540             (PMOVZXWDrm addr:$src)>;
5541
5542   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5543             (PMOVZXDQrm addr:$src)>;
5544   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5545             (PMOVZXDQrm addr:$src)>;
5546 }
5547
5548 let Predicates = [HasAVX] in {
5549   // Common patterns involving scalar load.
5550   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5551             (VPMOVSXBWrm addr:$src)>;
5552   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5553             (VPMOVSXBWrm addr:$src)>;
5554
5555   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5556             (VPMOVSXWDrm addr:$src)>;
5557   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5558             (VPMOVSXWDrm addr:$src)>;
5559
5560   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5561             (VPMOVSXDQrm addr:$src)>;
5562   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5563             (VPMOVSXDQrm addr:$src)>;
5564
5565   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5566             (VPMOVZXBWrm addr:$src)>;
5567   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5568             (VPMOVZXBWrm addr:$src)>;
5569
5570   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5571             (VPMOVZXWDrm addr:$src)>;
5572   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5573             (VPMOVZXWDrm addr:$src)>;
5574
5575   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5576             (VPMOVZXDQrm addr:$src)>;
5577   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5578             (VPMOVZXDQrm addr:$src)>;
5579 }
5580
5581
5582 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5583   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5584                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5585                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5586
5587   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5588                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5589        [(set VR128:$dst,
5590          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5591           OpSize;
5592 }
5593
5594 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5595                                  Intrinsic IntId> {
5596   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5597                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5598                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5599
5600   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5601                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5602        [(set VR256:$dst,
5603          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5604           OpSize;
5605 }
5606
5607 let Predicates = [HasAVX] in {
5608 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5609                                      VEX;
5610 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5611                                      VEX;
5612 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5613                                      VEX;
5614 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5615                                      VEX;
5616 }
5617
5618 let Predicates = [HasAVX2] in {
5619 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5620                                        int_x86_avx2_pmovsxbd>, VEX;
5621 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5622                                        int_x86_avx2_pmovsxwq>, VEX;
5623 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5624                                        int_x86_avx2_pmovzxbd>, VEX;
5625 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5626                                        int_x86_avx2_pmovzxwq>, VEX;
5627 }
5628
5629 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5630 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5631 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5632 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5633
5634 let Predicates = [HasSSE41] in {
5635   // Common patterns involving scalar load
5636   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5637             (PMOVSXBDrm addr:$src)>;
5638   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5639             (PMOVSXWQrm addr:$src)>;
5640
5641   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5642             (PMOVZXBDrm addr:$src)>;
5643   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5644             (PMOVZXWQrm addr:$src)>;
5645 }
5646
5647 let Predicates = [HasAVX] in {
5648   // Common patterns involving scalar load
5649   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5650             (VPMOVSXBDrm addr:$src)>;
5651   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5652             (VPMOVSXWQrm addr:$src)>;
5653
5654   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5655             (VPMOVZXBDrm addr:$src)>;
5656   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5657             (VPMOVZXWQrm addr:$src)>;
5658 }
5659
5660 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5661   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5662                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5663                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5664
5665   // Expecting a i16 load any extended to i32 value.
5666   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5667                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5668                  [(set VR128:$dst, (IntId (bitconvert
5669                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5670                  OpSize;
5671 }
5672
5673 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5674                                  Intrinsic IntId> {
5675   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5676                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5677                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5678
5679   // Expecting a i16 load any extended to i32 value.
5680   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5681                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5682                   [(set VR256:$dst, (IntId (bitconvert
5683                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5684                   OpSize;
5685 }
5686
5687 let Predicates = [HasAVX] in {
5688 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5689                                      VEX;
5690 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5691                                      VEX;
5692 }
5693 let Predicates = [HasAVX2] in {
5694 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5695                                        int_x86_avx2_pmovsxbq>, VEX;
5696 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5697                                        int_x86_avx2_pmovzxbq>, VEX;
5698 }
5699 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5700 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5701
5702 let Predicates = [HasSSE41] in {
5703   // Common patterns involving scalar load
5704   def : Pat<(int_x86_sse41_pmovsxbq
5705               (bitconvert (v4i32 (X86vzmovl
5706                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5707             (PMOVSXBQrm addr:$src)>;
5708
5709   def : Pat<(int_x86_sse41_pmovzxbq
5710               (bitconvert (v4i32 (X86vzmovl
5711                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5712             (PMOVZXBQrm addr:$src)>;
5713 }
5714
5715 let Predicates = [HasAVX] in {
5716   // Common patterns involving scalar load
5717   def : Pat<(int_x86_sse41_pmovsxbq
5718               (bitconvert (v4i32 (X86vzmovl
5719                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5720             (VPMOVSXBQrm addr:$src)>;
5721
5722   def : Pat<(int_x86_sse41_pmovzxbq
5723               (bitconvert (v4i32 (X86vzmovl
5724                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5725             (VPMOVZXBQrm addr:$src)>;
5726 }
5727
5728 //===----------------------------------------------------------------------===//
5729 // SSE4.1 - Extract Instructions
5730 //===----------------------------------------------------------------------===//
5731
5732 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5733 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5734   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5735                  (ins VR128:$src1, i32i8imm:$src2),
5736                  !strconcat(OpcodeStr,
5737                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5738                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5739                  OpSize;
5740   let neverHasSideEffects = 1, mayStore = 1 in
5741   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5742                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5743                  !strconcat(OpcodeStr,
5744                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5745                  []>, OpSize;
5746 // FIXME:
5747 // There's an AssertZext in the way of writing the store pattern
5748 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5749 }
5750
5751 let Predicates = [HasAVX] in {
5752   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5753   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5754          (ins VR128:$src1, i32i8imm:$src2),
5755          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5756 }
5757
5758 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5759
5760
5761 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5762 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5763   let neverHasSideEffects = 1, mayStore = 1 in
5764   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5765                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5766                  !strconcat(OpcodeStr,
5767                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5768                  []>, OpSize;
5769 // FIXME:
5770 // There's an AssertZext in the way of writing the store pattern
5771 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5772 }
5773
5774 let Predicates = [HasAVX] in
5775   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5776
5777 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5778
5779
5780 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5781 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5782   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5783                  (ins VR128:$src1, i32i8imm:$src2),
5784                  !strconcat(OpcodeStr,
5785                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5786                  [(set GR32:$dst,
5787                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5788   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5789                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5790                  !strconcat(OpcodeStr,
5791                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5792                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5793                           addr:$dst)]>, OpSize;
5794 }
5795
5796 let Predicates = [HasAVX] in
5797   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5798
5799 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5800
5801 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5802 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5803   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5804                  (ins VR128:$src1, i32i8imm:$src2),
5805                  !strconcat(OpcodeStr,
5806                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5807                  [(set GR64:$dst,
5808                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5809   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5810                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5811                  !strconcat(OpcodeStr,
5812                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5813                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5814                           addr:$dst)]>, OpSize, REX_W;
5815 }
5816
5817 let Predicates = [HasAVX] in
5818   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5819
5820 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5821
5822 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5823 /// destination
5824 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5825   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5826                  (ins VR128:$src1, i32i8imm:$src2),
5827                  !strconcat(OpcodeStr,
5828                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5829                  [(set GR32:$dst,
5830                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5831            OpSize;
5832   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5833                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5834                  !strconcat(OpcodeStr,
5835                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5836                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5837                           addr:$dst)]>, OpSize;
5838 }
5839
5840 let Predicates = [HasAVX] in {
5841   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5842   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5843                   (ins VR128:$src1, i32i8imm:$src2),
5844                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5845                   []>, OpSize, VEX;
5846 }
5847 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5848
5849 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5850 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5851                                               imm:$src2))),
5852                  addr:$dst),
5853           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5854           Requires<[HasSSE41]>;
5855 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5856                                               imm:$src2))),
5857                  addr:$dst),
5858           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5859           Requires<[HasAVX]>;
5860
5861 //===----------------------------------------------------------------------===//
5862 // SSE4.1 - Insert Instructions
5863 //===----------------------------------------------------------------------===//
5864
5865 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5866   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5867       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5868       !if(Is2Addr,
5869         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5870         !strconcat(asm,
5871                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5872       [(set VR128:$dst,
5873         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5874   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5875       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5876       !if(Is2Addr,
5877         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5878         !strconcat(asm,
5879                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5880       [(set VR128:$dst,
5881         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5882                    imm:$src3))]>, OpSize;
5883 }
5884
5885 let Predicates = [HasAVX] in
5886   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5887 let Constraints = "$src1 = $dst" in
5888   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5889
5890 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5891   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5892       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5893       !if(Is2Addr,
5894         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5895         !strconcat(asm,
5896                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5897       [(set VR128:$dst,
5898         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5899       OpSize;
5900   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5901       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5902       !if(Is2Addr,
5903         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5904         !strconcat(asm,
5905                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5906       [(set VR128:$dst,
5907         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5908                           imm:$src3)))]>, OpSize;
5909 }
5910
5911 let Predicates = [HasAVX] in
5912   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5913 let Constraints = "$src1 = $dst" in
5914   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5915
5916 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5917   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5918       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5919       !if(Is2Addr,
5920         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5921         !strconcat(asm,
5922                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5923       [(set VR128:$dst,
5924         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5925       OpSize;
5926   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5927       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5928       !if(Is2Addr,
5929         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5930         !strconcat(asm,
5931                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5932       [(set VR128:$dst,
5933         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5934                           imm:$src3)))]>, OpSize;
5935 }
5936
5937 let Predicates = [HasAVX] in
5938   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5939 let Constraints = "$src1 = $dst" in
5940   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5941
5942 // insertps has a few different modes, there's the first two here below which
5943 // are optimized inserts that won't zero arbitrary elements in the destination
5944 // vector. The next one matches the intrinsic and could zero arbitrary elements
5945 // in the target vector.
5946 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5947   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5948       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5949       !if(Is2Addr,
5950         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5951         !strconcat(asm,
5952                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5953       [(set VR128:$dst,
5954         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5955       OpSize;
5956   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5957       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5958       !if(Is2Addr,
5959         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5960         !strconcat(asm,
5961                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5962       [(set VR128:$dst,
5963         (X86insrtps VR128:$src1,
5964                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5965                     imm:$src3))]>, OpSize;
5966 }
5967
5968 let Constraints = "$src1 = $dst" in
5969   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5970 let Predicates = [HasAVX] in
5971   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5972
5973 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5974           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5975           Requires<[HasAVX]>;
5976 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5977           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5978           Requires<[HasSSE41]>;
5979
5980 //===----------------------------------------------------------------------===//
5981 // SSE4.1 - Round Instructions
5982 //===----------------------------------------------------------------------===//
5983
5984 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5985                             X86MemOperand x86memop, RegisterClass RC,
5986                             PatFrag mem_frag32, PatFrag mem_frag64,
5987                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5988   // Intrinsic operation, reg.
5989   // Vector intrinsic operation, reg
5990   def PSr : SS4AIi8<opcps, MRMSrcReg,
5991                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5992                     !strconcat(OpcodeStr,
5993                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5994                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5995                     OpSize;
5996
5997   // Vector intrinsic operation, mem
5998   def PSm : Ii8<opcps, MRMSrcMem,
5999                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6000                     !strconcat(OpcodeStr,
6001                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6002                     [(set RC:$dst,
6003                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6004                     TA, OpSize,
6005                 Requires<[HasSSE41]>;
6006
6007   // Vector intrinsic operation, reg
6008   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6009                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6010                     !strconcat(OpcodeStr,
6011                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6012                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6013                     OpSize;
6014
6015   // Vector intrinsic operation, mem
6016   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6017                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6018                     !strconcat(OpcodeStr,
6019                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6020                     [(set RC:$dst,
6021                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6022                     OpSize;
6023 }
6024
6025 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
6026                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
6027   // Intrinsic operation, reg.
6028   // Vector intrinsic operation, reg
6029   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
6030                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6031                     !strconcat(OpcodeStr,
6032                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6033                     []>, OpSize;
6034
6035   // Vector intrinsic operation, mem
6036   def PSm_AVX : Ii8<opcps, MRMSrcMem,
6037                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6038                     !strconcat(OpcodeStr,
6039                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6040                     []>, TA, OpSize, Requires<[HasSSE41]>;
6041
6042   // Vector intrinsic operation, reg
6043   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
6044                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6045                     !strconcat(OpcodeStr,
6046                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6047                     []>, OpSize;
6048
6049   // Vector intrinsic operation, mem
6050   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
6051                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6052                     !strconcat(OpcodeStr,
6053                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6054                     []>, OpSize;
6055 }
6056
6057 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6058                             string OpcodeStr,
6059                             Intrinsic F32Int,
6060                             Intrinsic F64Int, bit Is2Addr = 1> {
6061   // Intrinsic operation, reg.
6062   def SSr : SS4AIi8<opcss, MRMSrcReg,
6063         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6064         !if(Is2Addr,
6065             !strconcat(OpcodeStr,
6066                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6067             !strconcat(OpcodeStr,
6068                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6069         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6070         OpSize;
6071
6072   // Intrinsic operation, mem.
6073   def SSm : SS4AIi8<opcss, MRMSrcMem,
6074         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6075         !if(Is2Addr,
6076             !strconcat(OpcodeStr,
6077                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6078             !strconcat(OpcodeStr,
6079                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6080         [(set VR128:$dst,
6081              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6082         OpSize;
6083
6084   // Intrinsic operation, reg.
6085   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6086         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6087         !if(Is2Addr,
6088             !strconcat(OpcodeStr,
6089                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6090             !strconcat(OpcodeStr,
6091                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6092         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6093         OpSize;
6094
6095   // Intrinsic operation, mem.
6096   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6097         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6098         !if(Is2Addr,
6099             !strconcat(OpcodeStr,
6100                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6101             !strconcat(OpcodeStr,
6102                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6103         [(set VR128:$dst,
6104               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6105         OpSize;
6106 }
6107
6108 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
6109                                    string OpcodeStr> {
6110   // Intrinsic operation, reg.
6111   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
6112         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6113         !strconcat(OpcodeStr,
6114                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6115         []>, OpSize;
6116
6117   // Intrinsic operation, mem.
6118   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
6119         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6120         !strconcat(OpcodeStr,
6121                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6122         []>, OpSize;
6123
6124   // Intrinsic operation, reg.
6125   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
6126         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6127             !strconcat(OpcodeStr,
6128                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6129         []>, OpSize;
6130
6131   // Intrinsic operation, mem.
6132   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
6133         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6134             !strconcat(OpcodeStr,
6135                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6136         []>, OpSize;
6137 }
6138
6139 // FP round - roundss, roundps, roundsd, roundpd
6140 let Predicates = [HasAVX] in {
6141   // Intrinsic form
6142   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6143                                   memopv4f32, memopv2f64,
6144                                   int_x86_sse41_round_ps,
6145                                   int_x86_sse41_round_pd>, VEX;
6146   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6147                                   memopv8f32, memopv4f64,
6148                                   int_x86_avx_round_ps_256,
6149                                   int_x86_avx_round_pd_256>, VEX;
6150   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6151                                   int_x86_sse41_round_ss,
6152                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6153
6154   // Instructions for the assembler
6155   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
6156                                         VEX;
6157   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
6158                                         VEX;
6159   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V, VEX_LIG;
6160 }
6161
6162 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6163                                memopv4f32, memopv2f64,
6164                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6165 let Constraints = "$src1 = $dst" in
6166 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6167                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6168
6169 //===----------------------------------------------------------------------===//
6170 // SSE4.1 - Packed Bit Test
6171 //===----------------------------------------------------------------------===//
6172
6173 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6174 // the intel intrinsic that corresponds to this.
6175 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6176 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6177                 "vptest\t{$src2, $src1|$src1, $src2}",
6178                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6179                 OpSize, VEX;
6180 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6181                 "vptest\t{$src2, $src1|$src1, $src2}",
6182                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6183                 OpSize, VEX;
6184
6185 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6186                 "vptest\t{$src2, $src1|$src1, $src2}",
6187                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6188                 OpSize, VEX;
6189 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6190                 "vptest\t{$src2, $src1|$src1, $src2}",
6191                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6192                 OpSize, VEX;
6193 }
6194
6195 let Defs = [EFLAGS] in {
6196 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6197               "ptest \t{$src2, $src1|$src1, $src2}",
6198               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6199               OpSize;
6200 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6201               "ptest \t{$src2, $src1|$src1, $src2}",
6202               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6203               OpSize;
6204 }
6205
6206 // The bit test instructions below are AVX only
6207 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6208                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6209   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6210             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6211             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6212   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6213             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6214             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6215             OpSize, VEX;
6216 }
6217
6218 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6219 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6220 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6221 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6222 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6223 }
6224
6225 //===----------------------------------------------------------------------===//
6226 // SSE4.1 - Misc Instructions
6227 //===----------------------------------------------------------------------===//
6228
6229 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6230   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6231                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6232                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6233                      OpSize, XS;
6234   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6235                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6236                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6237                       (implicit EFLAGS)]>, OpSize, XS;
6238
6239   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6240                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6241                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6242                      XS;
6243   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6244                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6245                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6246                       (implicit EFLAGS)]>, XS;
6247
6248   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6249                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6250                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6251                       XS;
6252   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6253                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6254                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6255                        (implicit EFLAGS)]>, XS;
6256 }
6257
6258
6259
6260 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6261 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6262                                  Intrinsic IntId128> {
6263   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6264                     (ins VR128:$src),
6265                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6266                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6267   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6268                      (ins i128mem:$src),
6269                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6270                      [(set VR128:$dst,
6271                        (IntId128
6272                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
6273 }
6274
6275 let Predicates = [HasAVX] in
6276 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6277                                          int_x86_sse41_phminposuw>, VEX;
6278 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6279                                          int_x86_sse41_phminposuw>;
6280
6281 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6282 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6283                               Intrinsic IntId128, bit Is2Addr = 1> {
6284   let isCommutable = 1 in
6285   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6286        (ins VR128:$src1, VR128:$src2),
6287        !if(Is2Addr,
6288            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6289            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6290        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6291   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6292        (ins VR128:$src1, i128mem:$src2),
6293        !if(Is2Addr,
6294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6296        [(set VR128:$dst,
6297          (IntId128 VR128:$src1,
6298           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6299 }
6300
6301 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6302 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6303                                 Intrinsic IntId256> {
6304   let isCommutable = 1 in
6305   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6306        (ins VR256:$src1, VR256:$src2),
6307        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6308        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6309   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6310        (ins VR256:$src1, i256mem:$src2),
6311        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6312        [(set VR256:$dst,
6313          (IntId256 VR256:$src1,
6314           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6315 }
6316
6317 let Predicates = [HasAVX] in {
6318   let isCommutable = 0 in
6319   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6320                                                          0>, VEX_4V;
6321   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6322                                                          0>, VEX_4V;
6323   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6324                                                          0>, VEX_4V;
6325   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6326                                                          0>, VEX_4V;
6327   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6328                                                          0>, VEX_4V;
6329   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6330                                                          0>, VEX_4V;
6331   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6332                                                          0>, VEX_4V;
6333   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6334                                                          0>, VEX_4V;
6335   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6336                                                          0>, VEX_4V;
6337   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6338                                                          0>, VEX_4V;
6339   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6340                                                          0>, VEX_4V;
6341
6342   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6343             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6344   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6345             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6346 }
6347
6348 let Predicates = [HasAVX2] in {
6349   let isCommutable = 0 in
6350   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6351                                         int_x86_avx2_packusdw>, VEX_4V;
6352   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6353                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6354   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6355                                         int_x86_avx2_pmins_b>, VEX_4V;
6356   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6357                                         int_x86_avx2_pmins_d>, VEX_4V;
6358   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6359                                         int_x86_avx2_pminu_d>, VEX_4V;
6360   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6361                                         int_x86_avx2_pminu_w>, VEX_4V;
6362   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6363                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6364   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6365                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6366   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6367                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6368   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6369                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6370   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6371                                         int_x86_avx2_pmul_dq>, VEX_4V;
6372
6373   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6374             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6375   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6376             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6377 }
6378
6379 let Constraints = "$src1 = $dst" in {
6380   let isCommutable = 0 in
6381   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6382   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6383   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6384   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6385   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6386   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6387   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6388   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6389   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6390   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6391   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6392 }
6393
6394 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6395           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6396 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6397           (PCMPEQQrm VR128:$src1, addr:$src2)>;
6398
6399 /// SS48I_binop_rm - Simple SSE41 binary operator.
6400 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6401                           ValueType OpVT, bit Is2Addr = 1> {
6402   let isCommutable = 1 in
6403   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6404        (ins VR128:$src1, VR128:$src2),
6405        !if(Is2Addr,
6406            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6407            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6408        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6409        OpSize;
6410   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6411        (ins VR128:$src1, i128mem:$src2),
6412        !if(Is2Addr,
6413            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6414            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6415        [(set VR128:$dst, (OpNode VR128:$src1,
6416                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6417        OpSize;
6418 }
6419
6420 /// SS48I_binop_rm - Simple SSE41 binary operator.
6421 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6422                             ValueType OpVT> {
6423   let isCommutable = 1 in
6424   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6425        (ins VR256:$src1, VR256:$src2),
6426        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6427        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6428        OpSize;
6429   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6430        (ins VR256:$src1, i256mem:$src2),
6431        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6432        [(set VR256:$dst, (OpNode VR256:$src1,
6433                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6434        OpSize;
6435 }
6436
6437 let Predicates = [HasAVX] in
6438   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6439 let Predicates = [HasAVX2] in
6440   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6441 let Constraints = "$src1 = $dst" in
6442   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6443
6444 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6445 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6446                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6447                  X86MemOperand x86memop, bit Is2Addr = 1> {
6448   let isCommutable = 1 in
6449   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6450         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6451         !if(Is2Addr,
6452             !strconcat(OpcodeStr,
6453                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6454             !strconcat(OpcodeStr,
6455                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6456         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6457         OpSize;
6458   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6459         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6460         !if(Is2Addr,
6461             !strconcat(OpcodeStr,
6462                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6463             !strconcat(OpcodeStr,
6464                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6465         [(set RC:$dst,
6466           (IntId RC:$src1,
6467            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6468         OpSize;
6469 }
6470
6471 let Predicates = [HasAVX] in {
6472   let isCommutable = 0 in {
6473   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6474                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6475   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6476                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6477   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6478             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6479   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6480             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6481   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6482                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6483   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6484                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6485   }
6486   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6487                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6488   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6489                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6490   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6491                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
6492 }
6493
6494 let Predicates = [HasAVX2] in {
6495   let isCommutable = 0 in {
6496   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6497                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6498   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6499                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6500   }
6501 }
6502
6503 let Constraints = "$src1 = $dst" in {
6504   let isCommutable = 0 in {
6505   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6506                                      VR128, memopv16i8, i128mem>;
6507   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6508                                      VR128, memopv16i8, i128mem>;
6509   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6510                                      VR128, memopv16i8, i128mem>;
6511   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6512                                      VR128, memopv16i8, i128mem>;
6513   }
6514   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6515                                   VR128, memopv16i8, i128mem>;
6516   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6517                                   VR128, memopv16i8, i128mem>;
6518 }
6519
6520 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6521 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6522                                     RegisterClass RC, X86MemOperand x86memop,
6523                                     PatFrag mem_frag, Intrinsic IntId> {
6524   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
6525                   (ins RC:$src1, RC:$src2, RC:$src3),
6526                   !strconcat(OpcodeStr,
6527                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6528                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6529                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6530
6531   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
6532                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6533                   !strconcat(OpcodeStr,
6534                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6535                   [(set RC:$dst,
6536                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6537                                RC:$src3))],
6538                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6539 }
6540
6541 let Predicates = [HasAVX] in {
6542 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6543                                            memopv16i8, int_x86_sse41_blendvpd>;
6544 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6545                                            memopv16i8, int_x86_sse41_blendvps>;
6546 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6547                                            memopv16i8, int_x86_sse41_pblendvb>;
6548 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6549                                          memopv32i8, int_x86_avx_blendv_pd_256>;
6550 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6551                                          memopv32i8, int_x86_avx_blendv_ps_256>;
6552 }
6553
6554 let Predicates = [HasAVX2] in {
6555 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6556                                            memopv32i8, int_x86_avx2_pblendvb>;
6557 }
6558
6559 let Predicates = [HasAVX] in {
6560   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6561                             (v16i8 VR128:$src2))),
6562             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6563   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6564                             (v4i32 VR128:$src2))),
6565             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6566   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6567                             (v4f32 VR128:$src2))),
6568             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6569   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6570                             (v2i64 VR128:$src2))),
6571             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6572   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6573                             (v2f64 VR128:$src2))),
6574             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6575   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6576                             (v8i32 VR256:$src2))),
6577             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6578   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6579                             (v8f32 VR256:$src2))),
6580             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6581   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6582                             (v4i64 VR256:$src2))),
6583             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6584   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6585                             (v4f64 VR256:$src2))),
6586             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6587 }
6588
6589 let Predicates = [HasAVX2] in {
6590   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6591                             (v32i8 VR256:$src2))),
6592             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6593 }
6594
6595 /// SS41I_ternary_int - SSE 4.1 ternary operator
6596 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6597   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
6598     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6599                     (ins VR128:$src1, VR128:$src2),
6600                     !strconcat(OpcodeStr,
6601                      "\t{$src2, $dst|$dst, $src2}"),
6602                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6603                     OpSize;
6604
6605     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6606                     (ins VR128:$src1, i128mem:$src2),
6607                     !strconcat(OpcodeStr,
6608                      "\t{$src2, $dst|$dst, $src2}"),
6609                     [(set VR128:$dst,
6610                       (IntId VR128:$src1,
6611                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
6612   }
6613 }
6614
6615 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
6616 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
6617 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
6618
6619 let Predicates = [HasSSE41] in {
6620   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6621                             (v16i8 VR128:$src2))),
6622             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6623   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6624                             (v4i32 VR128:$src2))),
6625             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6626   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6627                             (v4f32 VR128:$src2))),
6628             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6629   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6630                             (v2i64 VR128:$src2))),
6631             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6632   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6633                             (v2f64 VR128:$src2))),
6634             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6635 }
6636
6637 let Predicates = [HasAVX] in
6638 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6639                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6640                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6641                        OpSize, VEX;
6642 let Predicates = [HasAVX2] in
6643 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6644                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6645                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6646                          OpSize, VEX;
6647 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6648                        "movntdqa\t{$src, $dst|$dst, $src}",
6649                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6650                        OpSize;
6651
6652 //===----------------------------------------------------------------------===//
6653 // SSE4.2 - Compare Instructions
6654 //===----------------------------------------------------------------------===//
6655
6656 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6657 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6658                               Intrinsic IntId128, bit Is2Addr = 1> {
6659   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6660        (ins VR128:$src1, VR128:$src2),
6661        !if(Is2Addr,
6662            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6663            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6664        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6665        OpSize;
6666   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6667        (ins VR128:$src1, i128mem:$src2),
6668        !if(Is2Addr,
6669            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6670            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6671        [(set VR128:$dst,
6672          (IntId128 VR128:$src1,
6673           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6674 }
6675
6676 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6677 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6678                                 Intrinsic IntId256> {
6679   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6680        (ins VR256:$src1, VR256:$src2),
6681        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6682        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6683        OpSize;
6684   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6685        (ins VR256:$src1, i256mem:$src2),
6686        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6687        [(set VR256:$dst,
6688          (IntId256 VR256:$src1,
6689           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6690 }
6691
6692 let Predicates = [HasAVX] in {
6693   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6694                                      0>, VEX_4V;
6695
6696   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6697             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6698   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6699             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6700 }
6701
6702 let Predicates = [HasAVX2] in {
6703   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6704                                        VEX_4V;
6705
6706   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6707             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6708   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6709             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6710 }
6711
6712 let Constraints = "$src1 = $dst" in
6713   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6714
6715 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6716           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6717 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6718           (PCMPGTQrm VR128:$src1, addr:$src2)>;
6719
6720 //===----------------------------------------------------------------------===//
6721 // SSE4.2 - String/text Processing Instructions
6722 //===----------------------------------------------------------------------===//
6723
6724 // Packed Compare Implicit Length Strings, Return Mask
6725 multiclass pseudo_pcmpistrm<string asm> {
6726   def REG : PseudoI<(outs VR128:$dst),
6727                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6728     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6729                                                   imm:$src3))]>;
6730   def MEM : PseudoI<(outs VR128:$dst),
6731                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6732     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6733                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6734 }
6735
6736 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6737   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6738   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6739 }
6740
6741 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6742   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6743       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6744       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6745   let mayLoad = 1 in
6746   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6747       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6748       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6749 }
6750
6751 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6752   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6753       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6754       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6755   let mayLoad = 1 in
6756   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6757       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6758       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6759 }
6760
6761 // Packed Compare Explicit Length Strings, Return Mask
6762 multiclass pseudo_pcmpestrm<string asm> {
6763   def REG : PseudoI<(outs VR128:$dst),
6764                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6765     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6766                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6767   def MEM : PseudoI<(outs VR128:$dst),
6768                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6769     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6770                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6771 }
6772
6773 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6774   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6775   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6776 }
6777
6778 let Predicates = [HasAVX],
6779     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6780   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6781       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6782       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6783   let mayLoad = 1 in
6784   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6785       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6786       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6787 }
6788
6789 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6790   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6791       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6792       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6793   let mayLoad = 1 in
6794   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6795       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6796       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6797 }
6798
6799 // Packed Compare Implicit Length Strings, Return Index
6800 let Defs = [ECX, EFLAGS] in {
6801   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6802     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6803       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6804       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6805       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6806        (implicit EFLAGS)]>, OpSize;
6807     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6808       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6809       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6810       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6811        (implicit EFLAGS)]>, OpSize;
6812   }
6813 }
6814
6815 let Predicates = [HasAVX] in {
6816 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6817                                     VEX;
6818 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6819                                     VEX;
6820 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6821                                     VEX;
6822 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6823                                     VEX;
6824 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6825                                     VEX;
6826 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6827                                     VEX;
6828 }
6829
6830 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6831 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6832 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6833 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6834 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6835 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6836
6837 // Packed Compare Explicit Length Strings, Return Index
6838 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6839   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6840     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6841       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6842       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6843       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6844        (implicit EFLAGS)]>, OpSize;
6845     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6846       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6847       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6848        [(set ECX,
6849              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6850         (implicit EFLAGS)]>, OpSize;
6851   }
6852 }
6853
6854 let Predicates = [HasAVX] in {
6855 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6856                                     VEX;
6857 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6858                                     VEX;
6859 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6860                                     VEX;
6861 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6862                                     VEX;
6863 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6864                                     VEX;
6865 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6866                                     VEX;
6867 }
6868
6869 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6870 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6871 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6872 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6873 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6874 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6875
6876 //===----------------------------------------------------------------------===//
6877 // SSE4.2 - CRC Instructions
6878 //===----------------------------------------------------------------------===//
6879
6880 // No CRC instructions have AVX equivalents
6881
6882 // crc intrinsic instruction
6883 // This set of instructions are only rm, the only difference is the size
6884 // of r and m.
6885 let Constraints = "$src1 = $dst" in {
6886   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6887                       (ins GR32:$src1, i8mem:$src2),
6888                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6889                        [(set GR32:$dst,
6890                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6891                          (load addr:$src2)))]>;
6892   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6893                       (ins GR32:$src1, GR8:$src2),
6894                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6895                        [(set GR32:$dst,
6896                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6897   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6898                       (ins GR32:$src1, i16mem:$src2),
6899                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6900                        [(set GR32:$dst,
6901                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6902                          (load addr:$src2)))]>,
6903                          OpSize;
6904   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6905                       (ins GR32:$src1, GR16:$src2),
6906                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6907                        [(set GR32:$dst,
6908                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6909                          OpSize;
6910   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6911                       (ins GR32:$src1, i32mem:$src2),
6912                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6913                        [(set GR32:$dst,
6914                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6915                          (load addr:$src2)))]>;
6916   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6917                       (ins GR32:$src1, GR32:$src2),
6918                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6919                        [(set GR32:$dst,
6920                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6921   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6922                       (ins GR64:$src1, i8mem:$src2),
6923                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6924                        [(set GR64:$dst,
6925                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6926                          (load addr:$src2)))]>,
6927                          REX_W;
6928   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6929                       (ins GR64:$src1, GR8:$src2),
6930                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6931                        [(set GR64:$dst,
6932                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6933                          REX_W;
6934   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6935                       (ins GR64:$src1, i64mem:$src2),
6936                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6937                        [(set GR64:$dst,
6938                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6939                          (load addr:$src2)))]>,
6940                          REX_W;
6941   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6942                       (ins GR64:$src1, GR64:$src2),
6943                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6944                        [(set GR64:$dst,
6945                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6946                          REX_W;
6947 }
6948
6949 //===----------------------------------------------------------------------===//
6950 // AES-NI Instructions
6951 //===----------------------------------------------------------------------===//
6952
6953 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6954                               Intrinsic IntId128, bit Is2Addr = 1> {
6955   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6956        (ins VR128:$src1, VR128:$src2),
6957        !if(Is2Addr,
6958            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6959            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6960        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6961        OpSize;
6962   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6963        (ins VR128:$src1, i128mem:$src2),
6964        !if(Is2Addr,
6965            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6966            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6967        [(set VR128:$dst,
6968          (IntId128 VR128:$src1,
6969           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6970 }
6971
6972 // Perform One Round of an AES Encryption/Decryption Flow
6973 let Predicates = [HasAVX, HasAES] in {
6974   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6975                          int_x86_aesni_aesenc, 0>, VEX_4V;
6976   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6977                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6978   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6979                          int_x86_aesni_aesdec, 0>, VEX_4V;
6980   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6981                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6982 }
6983
6984 let Constraints = "$src1 = $dst" in {
6985   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6986                          int_x86_aesni_aesenc>;
6987   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6988                          int_x86_aesni_aesenclast>;
6989   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6990                          int_x86_aesni_aesdec>;
6991   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6992                          int_x86_aesni_aesdeclast>;
6993 }
6994
6995 let Predicates = [HasAES] in {
6996   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6997             (AESENCrr VR128:$src1, VR128:$src2)>;
6998   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6999             (AESENCrm VR128:$src1, addr:$src2)>;
7000   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7001             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
7002   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7003             (AESENCLASTrm VR128:$src1, addr:$src2)>;
7004   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7005             (AESDECrr VR128:$src1, VR128:$src2)>;
7006   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7007             (AESDECrm VR128:$src1, addr:$src2)>;
7008   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7009             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
7010   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7011             (AESDECLASTrm VR128:$src1, addr:$src2)>;
7012 }
7013
7014 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
7015   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
7016             (VAESENCrr VR128:$src1, VR128:$src2)>;
7017   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
7018             (VAESENCrm VR128:$src1, addr:$src2)>;
7019   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7020             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
7021   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7022             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
7023   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7024             (VAESDECrr VR128:$src1, VR128:$src2)>;
7025   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7026             (VAESDECrm VR128:$src1, addr:$src2)>;
7027   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7028             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
7029   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7030             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
7031 }
7032
7033 // Perform the AES InvMixColumn Transformation
7034 let Predicates = [HasAVX, HasAES] in {
7035   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7036       (ins VR128:$src1),
7037       "vaesimc\t{$src1, $dst|$dst, $src1}",
7038       [(set VR128:$dst,
7039         (int_x86_aesni_aesimc VR128:$src1))]>,
7040       OpSize, VEX;
7041   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7042       (ins i128mem:$src1),
7043       "vaesimc\t{$src1, $dst|$dst, $src1}",
7044       [(set VR128:$dst,
7045         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7046       OpSize, VEX;
7047 }
7048 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7049   (ins VR128:$src1),
7050   "aesimc\t{$src1, $dst|$dst, $src1}",
7051   [(set VR128:$dst,
7052     (int_x86_aesni_aesimc VR128:$src1))]>,
7053   OpSize;
7054 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7055   (ins i128mem:$src1),
7056   "aesimc\t{$src1, $dst|$dst, $src1}",
7057   [(set VR128:$dst,
7058     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7059   OpSize;
7060
7061 // AES Round Key Generation Assist
7062 let Predicates = [HasAVX, HasAES] in {
7063   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7064       (ins VR128:$src1, i8imm:$src2),
7065       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7066       [(set VR128:$dst,
7067         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7068       OpSize, VEX;
7069   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7070       (ins i128mem:$src1, i8imm:$src2),
7071       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7072       [(set VR128:$dst,
7073         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7074                                         imm:$src2))]>,
7075       OpSize, VEX;
7076 }
7077 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7078   (ins VR128:$src1, i8imm:$src2),
7079   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7080   [(set VR128:$dst,
7081     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7082   OpSize;
7083 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7084   (ins i128mem:$src1, i8imm:$src2),
7085   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7086   [(set VR128:$dst,
7087     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7088                                     imm:$src2))]>,
7089   OpSize;
7090
7091 //===----------------------------------------------------------------------===//
7092 // CLMUL Instructions
7093 //===----------------------------------------------------------------------===//
7094
7095 // Carry-less Multiplication instructions
7096 let neverHasSideEffects = 1 in {
7097 let Constraints = "$src1 = $dst" in {
7098 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7099            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7100            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7101            []>;
7102
7103 let mayLoad = 1 in
7104 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7105            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7106            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7107            []>;
7108 }
7109
7110 // AVX carry-less Multiplication instructions
7111 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7112            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7113            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7114            []>;
7115
7116 let mayLoad = 1 in
7117 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7118            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7119            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7120            []>;
7121 }
7122
7123
7124 multiclass pclmul_alias<string asm, int immop> {
7125   def : InstAlias<!strconcat("pclmul", asm,
7126                            "dq {$src, $dst|$dst, $src}"),
7127                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7128
7129   def : InstAlias<!strconcat("pclmul", asm,
7130                              "dq {$src, $dst|$dst, $src}"),
7131                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7132
7133   def : InstAlias<!strconcat("vpclmul", asm,
7134                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7135                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7136
7137   def : InstAlias<!strconcat("vpclmul", asm,
7138                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7139                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7140 }
7141 defm : pclmul_alias<"hqhq", 0x11>;
7142 defm : pclmul_alias<"hqlq", 0x01>;
7143 defm : pclmul_alias<"lqhq", 0x10>;
7144 defm : pclmul_alias<"lqlq", 0x00>;
7145
7146 //===----------------------------------------------------------------------===//
7147 // AVX Instructions
7148 //===----------------------------------------------------------------------===//
7149
7150 //===----------------------------------------------------------------------===//
7151 // VBROADCAST - Load from memory and broadcast to all elements of the
7152 //              destination operand
7153 //
7154 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7155                     X86MemOperand x86memop, Intrinsic Int> :
7156   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7157         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7158         [(set RC:$dst, (Int addr:$src))]>, VEX;
7159
7160 // AVX2 adds register forms
7161 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7162                          Intrinsic Int> :
7163   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7164          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7165          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7166
7167 def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7168                                     int_x86_avx_vbroadcast_ss>;
7169 def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7170                                     int_x86_avx_vbroadcast_ss_256>;
7171 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7172                                     int_x86_avx_vbroadcast_sd_256>;
7173 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7174                                    int_x86_avx_vbroadcastf128_pd_256>;
7175
7176 def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7177                                         int_x86_avx2_vbroadcast_ss_ps>;
7178 def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7179                                         int_x86_avx2_vbroadcast_ss_ps_256>;
7180 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7181                                         int_x86_avx2_vbroadcast_sd_pd_256>;
7182
7183 let Predicates = [HasAVX2] in
7184 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7185                                    int_x86_avx2_vbroadcasti128>;
7186
7187 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7188           (VBROADCASTF128 addr:$src)>;
7189
7190 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7191           (VBROADCASTSSYrm addr:$src)>;
7192 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7193           (VBROADCASTSDrm addr:$src)>;
7194 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7195           (VBROADCASTSSYrm addr:$src)>;
7196 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7197           (VBROADCASTSDrm addr:$src)>;
7198
7199 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7200           (VBROADCASTSSrm addr:$src)>;
7201 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7202           (VBROADCASTSSrm addr:$src)>;
7203
7204 //===----------------------------------------------------------------------===//
7205 // VINSERTF128 - Insert packed floating-point values
7206 //
7207 let neverHasSideEffects = 1 in {
7208 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7209           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7210           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7211           []>, VEX_4V;
7212 let mayLoad = 1 in
7213 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7214           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7215           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7216           []>, VEX_4V;
7217 }
7218
7219 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7220           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7221 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7222           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7223 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7224           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7225
7226 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7227                                    (i32 imm)),
7228           (VINSERTF128rr VR256:$src1, VR128:$src2,
7229                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7230 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7231                                    (i32 imm)),
7232           (VINSERTF128rr VR256:$src1, VR128:$src2,
7233                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7234 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7235                                    (i32 imm)),
7236           (VINSERTF128rr VR256:$src1, VR128:$src2,
7237                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7238 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7239                                    (i32 imm)),
7240           (VINSERTF128rr VR256:$src1, VR128:$src2,
7241                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7242 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7243                                    (i32 imm)),
7244           (VINSERTF128rr VR256:$src1, VR128:$src2,
7245                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7246 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7247                                    (i32 imm)),
7248           (VINSERTF128rr VR256:$src1, VR128:$src2,
7249                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7250
7251 //===----------------------------------------------------------------------===//
7252 // VEXTRACTF128 - Extract packed floating-point values
7253 //
7254 let neverHasSideEffects = 1 in {
7255 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7256           (ins VR256:$src1, i8imm:$src2),
7257           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7258           []>, VEX;
7259 let mayStore = 1 in
7260 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7261           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7262           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7263           []>, VEX;
7264 }
7265
7266 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7267           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7268 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7269           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7270 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7271           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7272
7273 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7274           (v4f32 (VEXTRACTF128rr
7275                     (v8f32 VR256:$src1),
7276                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7277 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7278           (v2f64 (VEXTRACTF128rr
7279                     (v4f64 VR256:$src1),
7280                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7281 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7282           (v4i32 (VEXTRACTF128rr
7283                     (v8i32 VR256:$src1),
7284                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7285 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7286           (v2i64 (VEXTRACTF128rr
7287                     (v4i64 VR256:$src1),
7288                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7289 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7290           (v8i16 (VEXTRACTF128rr
7291                     (v16i16 VR256:$src1),
7292                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7293 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7294           (v16i8 (VEXTRACTF128rr
7295                     (v32i8 VR256:$src1),
7296                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7297
7298 //===----------------------------------------------------------------------===//
7299 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7300 //
7301 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7302                           Intrinsic IntLd, Intrinsic IntLd256,
7303                           Intrinsic IntSt, Intrinsic IntSt256,
7304                           PatFrag pf128, PatFrag pf256> {
7305   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7306              (ins VR128:$src1, f128mem:$src2),
7307              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7308              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7309              VEX_4V;
7310   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7311              (ins VR256:$src1, f256mem:$src2),
7312              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7313              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7314              VEX_4V;
7315   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7316              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7317              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7318              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7319   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7320              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7321              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7322              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7323 }
7324
7325 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7326                                  int_x86_avx_maskload_ps,
7327                                  int_x86_avx_maskload_ps_256,
7328                                  int_x86_avx_maskstore_ps,
7329                                  int_x86_avx_maskstore_ps_256,
7330                                  memopv4f32, memopv8f32>;
7331 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7332                                  int_x86_avx_maskload_pd,
7333                                  int_x86_avx_maskload_pd_256,
7334                                  int_x86_avx_maskstore_pd,
7335                                  int_x86_avx_maskstore_pd_256,
7336                                  memopv2f64, memopv4f64>;
7337
7338 //===----------------------------------------------------------------------===//
7339 // VPERMIL - Permute Single and Double Floating-Point Values
7340 //
7341 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7342                       RegisterClass RC, X86MemOperand x86memop_f,
7343                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7344                       Intrinsic IntVar, Intrinsic IntImm> {
7345   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7346              (ins RC:$src1, RC:$src2),
7347              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7348              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7349   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7350              (ins RC:$src1, x86memop_i:$src2),
7351              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7352              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
7353
7354   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7355              (ins RC:$src1, i8imm:$src2),
7356              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7357              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7358   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7359              (ins x86memop_f:$src1, i8imm:$src2),
7360              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7361              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7362 }
7363
7364 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7365                              memopv4f32, memopv4i32,
7366                              int_x86_avx_vpermilvar_ps,
7367                              int_x86_avx_vpermil_ps>;
7368 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7369                              memopv8f32, memopv8i32,
7370                              int_x86_avx_vpermilvar_ps_256,
7371                              int_x86_avx_vpermil_ps_256>;
7372 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7373                              memopv2f64, memopv2i64,
7374                              int_x86_avx_vpermilvar_pd,
7375                              int_x86_avx_vpermil_pd>;
7376 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7377                              memopv4f64, memopv4i64,
7378                              int_x86_avx_vpermilvar_pd_256,
7379                              int_x86_avx_vpermil_pd_256>;
7380
7381 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7382           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7383 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7384           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7385 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7386           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7387 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7388           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7389
7390 //===----------------------------------------------------------------------===//
7391 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7392 //
7393 let neverHasSideEffects = 1 in {
7394 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7395           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7396           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7397           []>, VEX_4V;
7398 let mayLoad = 1 in
7399 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7400           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7401           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7402           []>, VEX_4V;
7403 }
7404
7405 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7406           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7407 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7408           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7409 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7410           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7411
7412 def : Pat<(int_x86_avx_vperm2f128_ps_256
7413                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7414           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7415 def : Pat<(int_x86_avx_vperm2f128_pd_256
7416                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7417           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7418 def : Pat<(int_x86_avx_vperm2f128_si_256
7419                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
7420           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7421
7422 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7423           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7424 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7425           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7426 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7427           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7428 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7429           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7430 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7431           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7432 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7433           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7434
7435 //===----------------------------------------------------------------------===//
7436 // VZERO - Zero YMM registers
7437 //
7438 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7439             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7440   // Zero All YMM registers
7441   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7442                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7443
7444   // Zero Upper bits of YMM registers
7445   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7446                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7447 }
7448
7449 //===----------------------------------------------------------------------===//
7450 // Half precision conversion instructions
7451 //===----------------------------------------------------------------------===//
7452 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7453 let Predicates = [HasAVX, HasF16C] in {
7454   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7455              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7456              [(set RC:$dst, (Int VR128:$src))]>,
7457              T8, OpSize, VEX;
7458   let neverHasSideEffects = 1, mayLoad = 1 in
7459   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7460              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7461 }
7462 }
7463
7464 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7465 let Predicates = [HasAVX, HasF16C] in {
7466   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7467                (ins RC:$src1, i32i8imm:$src2),
7468                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7469                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7470                TA, OpSize, VEX;
7471   let neverHasSideEffects = 1, mayLoad = 1 in
7472   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7473                (ins RC:$src1, i32i8imm:$src2),
7474                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7475                TA, OpSize, VEX;
7476 }
7477 }
7478
7479 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7480 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7481 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7482 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7483
7484 //===----------------------------------------------------------------------===//
7485 // AVX2 Instructions
7486 //===----------------------------------------------------------------------===//
7487
7488 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7489 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7490                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7491                  X86MemOperand x86memop> {
7492   let isCommutable = 1 in
7493   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7494         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7495         !strconcat(OpcodeStr,
7496             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7497         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7498         VEX_4V;
7499   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7500         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7501         !strconcat(OpcodeStr,
7502             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7503         [(set RC:$dst,
7504           (IntId RC:$src1,
7505            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7506         VEX_4V;
7507 }
7508
7509 let isCommutable = 0 in {
7510 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7511                                    VR128, memopv16i8, i128mem>;
7512 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7513                                     VR256, memopv32i8, i256mem>;
7514 }
7515
7516 //===----------------------------------------------------------------------===//
7517 // VPBROADCAST - Load from memory and broadcast to all elements of the
7518 //               destination operand
7519 //
7520 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7521                           X86MemOperand x86memop, PatFrag ld_frag,
7522                           Intrinsic Int128, Intrinsic Int256> {
7523   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7524                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7525                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7526   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7527                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7528                   [(set VR128:$dst,
7529                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7530   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7531                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7532                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7533   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7534                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7535                    [(set VR256:$dst,
7536                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7537 }
7538
7539 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7540                                     int_x86_avx2_pbroadcastb_128,
7541                                     int_x86_avx2_pbroadcastb_256>;
7542 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7543                                     int_x86_avx2_pbroadcastw_128,
7544                                     int_x86_avx2_pbroadcastw_256>;
7545 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7546                                     int_x86_avx2_pbroadcastd_128,
7547                                     int_x86_avx2_pbroadcastd_256>;
7548 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7549                                     int_x86_avx2_pbroadcastq_128,
7550                                     int_x86_avx2_pbroadcastq_256>;
7551
7552 //===----------------------------------------------------------------------===//
7553 // VPERM - Permute instructions
7554 //
7555
7556 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7557                      Intrinsic Int> {
7558   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7559                    (ins VR256:$src1, VR256:$src2),
7560                    !strconcat(OpcodeStr,
7561                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7562                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7563   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7564                    (ins VR256:$src1, i256mem:$src2),
7565                    !strconcat(OpcodeStr,
7566                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7567                    [(set VR256:$dst, (Int VR256:$src1, (mem_frag addr:$src2)))]>,
7568                    VEX_4V;
7569 }
7570
7571 defm VPERMD : avx2_perm<0x36, "vpermd", memopv8i32, int_x86_avx2_permd>;
7572 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7573
7574 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7575                          Intrinsic Int> {
7576   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7577                      (ins VR256:$src1, i8imm:$src2),
7578                      !strconcat(OpcodeStr,
7579                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7580                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7581   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7582                      (ins i256mem:$src1, i8imm:$src2),
7583                      !strconcat(OpcodeStr,
7584                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7585                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7586                      VEX;
7587 }
7588
7589 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7590                             VEX_W;
7591 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7592                              VEX_W;
7593
7594 //===----------------------------------------------------------------------===//
7595 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7596 //
7597 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7598           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7599           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7600           [(set VR256:$dst,
7601            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7602           VEX_4V;
7603 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7604           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7605           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7606           [(set VR256:$dst,
7607            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7608             imm:$src3))]>,
7609           VEX_4V;
7610
7611 //===----------------------------------------------------------------------===//
7612 // VINSERTI128 - Insert packed integer values
7613 //
7614 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7615           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7616           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7617           [(set VR256:$dst,
7618             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7619           VEX_4V;
7620 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7621           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7622           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7623           [(set VR256:$dst,
7624             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7625              imm:$src3))]>, VEX_4V;
7626
7627 //===----------------------------------------------------------------------===//
7628 // VEXTRACTI128 - Extract packed integer values
7629 //
7630 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7631           (ins VR256:$src1, i8imm:$src2),
7632           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7633           [(set VR128:$dst,
7634             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7635           VEX;
7636 let neverHasSideEffects = 1, mayStore = 1 in
7637 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7638           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7639           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7640
7641 //===----------------------------------------------------------------------===//
7642 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7643 //
7644 multiclass avx2_pmovmask<string OpcodeStr,
7645                          Intrinsic IntLd128, Intrinsic IntLd256,
7646                          Intrinsic IntSt128, Intrinsic IntSt256,
7647                          PatFrag pf128, PatFrag pf256> {
7648   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7649              (ins VR128:$src1, i128mem:$src2),
7650              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7651              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7652   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7653              (ins VR256:$src1, i256mem:$src2),
7654              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7655              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7656   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7657              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7658              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7659              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7660   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7661              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7662              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7663              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7664 }
7665
7666 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7667                                 int_x86_avx2_maskload_d,
7668                                 int_x86_avx2_maskload_d_256,
7669                                 int_x86_avx2_maskstore_d,
7670                                 int_x86_avx2_maskstore_d_256,
7671                                 memopv4i32, memopv8i32>;
7672 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7673                                 int_x86_avx2_maskload_q,
7674                                 int_x86_avx2_maskload_q_256,
7675                                 int_x86_avx2_maskstore_q,
7676                                 int_x86_avx2_maskstore_q_256,
7677                                 memopv2i64, memopv4i64>, VEX_W;
7678
7679
7680 //===----------------------------------------------------------------------===//
7681 // Variable Bit Shifts
7682 //
7683 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr,
7684                           Intrinsic Int128, Intrinsic Int256> {
7685   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7686              (ins VR128:$src1, VR128:$src2),
7687              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7688              [(set VR128:$dst, (Int128 VR128:$src1, VR128:$src2))]>, VEX_4V;
7689   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7690              (ins VR128:$src1, i128mem:$src2),
7691              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7692              [(set VR128:$dst,
7693               (Int128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))]>,
7694              VEX_4V;
7695   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7696              (ins VR256:$src1, VR256:$src2),
7697              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7698              [(set VR256:$dst, (Int256 VR256:$src1, VR256:$src2))]>, VEX_4V;
7699   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7700              (ins VR256:$src1, i256mem:$src2),
7701              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7702              [(set VR256:$dst,
7703                (Int256 VR256:$src1, (bitconvert (memopv4i64 addr:$src2))))]>,
7704              VEX_4V;
7705 }
7706
7707 multiclass avx2_var_shift_i64<bits<8> opc, string OpcodeStr,
7708                               Intrinsic Int128, Intrinsic Int256> {
7709   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7710              (ins VR128:$src1, VR128:$src2),
7711              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7712              [(set VR128:$dst, (Int128 VR128:$src1, VR128:$src2))]>, VEX_4V;
7713   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7714              (ins VR128:$src1, i128mem:$src2),
7715              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7716              [(set VR128:$dst,
7717               (Int128 VR128:$src1, (memopv2i64 addr:$src2)))]>,
7718              VEX_4V;
7719   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7720              (ins VR256:$src1, VR256:$src2),
7721              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7722              [(set VR256:$dst, (Int256 VR256:$src1, VR256:$src2))]>, VEX_4V;
7723   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7724              (ins VR256:$src1, i256mem:$src2),
7725              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7726              [(set VR256:$dst,
7727                (Int256 VR256:$src1, (memopv4i64 addr:$src2)))]>,
7728              VEX_4V;
7729 }
7730
7731 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", int_x86_avx2_psllv_d,
7732                               int_x86_avx2_psllv_d_256>;
7733 defm VPSLLVQ : avx2_var_shift_i64<0x47, "vpsllvq", int_x86_avx2_psllv_q,
7734                                   int_x86_avx2_psllv_q_256>, VEX_W;
7735 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", int_x86_avx2_psrlv_d,
7736                               int_x86_avx2_psrlv_d_256>;
7737 defm VPSRLVQ : avx2_var_shift_i64<0x45, "vpsrlvq", int_x86_avx2_psrlv_q,
7738                                   int_x86_avx2_psrlv_q_256>, VEX_W;
7739 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", int_x86_avx2_psrav_d,
7740                               int_x86_avx2_psrav_d_256>;
7741
7742 let Predicates = [HasAVX2] in {
7743   def : Pat<(v4i32 (shl (v4i32 VR128:$src1), (v4i32 VR128:$src2))),
7744             (VPSLLVDrr VR128:$src1, VR128:$src2)>;
7745   def : Pat<(v2i64 (shl (v2i64 VR128:$src1), (v2i64 VR128:$src2))),
7746             (VPSLLVQrr VR128:$src1, VR128:$src2)>;
7747   def : Pat<(v4i32 (srl (v4i32 VR128:$src1), (v4i32 VR128:$src2))),
7748             (VPSRLVDrr VR128:$src1, VR128:$src2)>;
7749   def : Pat<(v2i64 (srl (v2i64 VR128:$src1), (v2i64 VR128:$src2))),
7750             (VPSRLVQrr VR128:$src1, VR128:$src2)>;
7751   def : Pat<(v4i32 (sra (v4i32 VR128:$src1), (v4i32 VR128:$src2))),
7752             (VPSRAVDrr VR128:$src1, VR128:$src2)>;
7753   def : Pat<(v8i32 (shl (v8i32 VR256:$src1), (v8i32 VR256:$src2))),
7754             (VPSLLVDYrr VR256:$src1, VR256:$src2)>;
7755   def : Pat<(v4i64 (shl (v4i64 VR256:$src1), (v4i64 VR256:$src2))),
7756             (VPSLLVQYrr VR256:$src1, VR256:$src2)>;
7757   def : Pat<(v8i32 (srl (v8i32 VR256:$src1), (v8i32 VR256:$src2))),
7758             (VPSRLVDYrr VR256:$src1, VR256:$src2)>;
7759   def : Pat<(v4i64 (srl (v4i64 VR256:$src1), (v4i64 VR256:$src2))),
7760             (VPSRLVQYrr VR256:$src1, VR256:$src2)>;
7761   def : Pat<(v8i32 (sra (v8i32 VR256:$src1), (v8i32 VR256:$src2))),
7762             (VPSRAVDYrr VR256:$src1, VR256:$src2)>;
7763
7764   def : Pat<(v4i32 (shl (v4i32 VR128:$src1),
7765                     (v4i32 (bitconvert (memopv2i64 addr:$src2))))),
7766             (VPSLLVDrm VR128:$src1,  addr:$src2)>;
7767   def : Pat<(v2i64 (shl (v2i64 VR128:$src1), (memopv2i64 addr:$src2))),
7768             (VPSLLVQrm VR128:$src1,  addr:$src2)>;
7769   def : Pat<(v4i32 (srl (v4i32 VR128:$src1),
7770                     (v4i32 (bitconvert (memopv2i64 addr:$src2))))),
7771             (VPSRLVDrm VR128:$src1,  addr:$src2)>;
7772   def : Pat<(v2i64 (srl (v2i64 VR128:$src1), (memopv2i64 addr:$src2))),
7773             (VPSRLVQrm VR128:$src1,  addr:$src2)>;
7774   def : Pat<(v4i32 (sra (v4i32 VR128:$src1),
7775                     (v4i32 (bitconvert (memopv2i64 addr:$src2))))),
7776             (VPSRAVDrm VR128:$src1,  addr:$src2)>;
7777   def : Pat<(v8i32 (shl (v8i32 VR256:$src1),
7778                     (v8i32 (bitconvert (memopv4i64 addr:$src2))))),
7779             (VPSLLVDYrm VR256:$src1, addr:$src2)>;
7780   def : Pat<(v4i64 (shl (v4i64 VR256:$src1), (memopv4i64 addr:$src2))),
7781             (VPSLLVQYrm VR256:$src1, addr:$src2)>;
7782   def : Pat<(v8i32 (srl (v8i32 VR256:$src1),
7783                     (v8i32 (bitconvert (memopv4i64 addr:$src2))))),
7784             (VPSRLVDYrm VR256:$src1, addr:$src2)>;
7785   def : Pat<(v4i64 (srl (v4i64 VR256:$src1), (memopv4i64 addr:$src2))),
7786             (VPSRLVQYrm VR256:$src1, addr:$src2)>;
7787   def : Pat<(v8i32 (sra (v8i32 VR256:$src1),
7788                     (v8i32 (bitconvert (memopv4i64 addr:$src2))))),
7789             (VPSRAVDYrm VR256:$src1, addr:$src2)>;
7790 }