lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE1 Instructions
 372 //===----------------------------------------------------------------------===//
 373
 374 // Move Instructions. Register-to-register movss is not used for FR32
 375 // register copies because it's a partial register update; FsMOVAPSrr is
 376 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 377 // because INSERT_SUBREG requires that the insert be implementable in terms of
 378 // a copy, and just mentioned, we don't use movss for copies.
 379 let Constraints = "$src1 = $dst" in
 380 def MOVSSrr : SSI<0x10, MRMSrcReg,
 381                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 382                   "movss\t{$src2, $dst|$dst, $src2}",
 383                   [(set (v4f32 VR128:$dst),
 384                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 385
 386 // Extract the low 32-bit value from one vector and insert it into another.
 387 let AddedComplexity = 15 in
 388 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 389           (MOVSSrr (v4f32 VR128:$src1),
 390                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 391
 392 // Implicitly promote a 32-bit scalar to a vector.
 393 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 394           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 395
 396 // Loading from memory automatically zeroing upper bits.
 397 let canFoldAsLoad = 1, isReMaterializable = 1 in
 398 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 399                   "movss\t{$src, $dst|$dst, $src}",
 400                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 401
 402 // MOVSSrm zeros the high parts of the register; represent this
 403 // with SUBREG_TO_REG.
 404 let AddedComplexity = 20 in {
 405 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 406           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 407 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 408           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 409 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 410           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 411 }
 412
 413 // Store scalar value to memory.
 414 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 415                   "movss\t{$src, $dst|$dst, $src}",
 416                   [(store FR32:$src, addr:$dst)]>;
 417
 418 // Extract and store.
 419 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 420                  addr:$dst),
 421           (MOVSSmr addr:$dst,
 422                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 423
 424 // Conversion instructions
 425 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 426                       "cvttss2si\t{$src, $dst|$dst, $src}",
 427                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 428 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 429                       "cvttss2si\t{$src, $dst|$dst, $src}",
 430                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 431 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 432                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 433                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 434 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 435                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 436                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 437
 438 // Match intrinsics which expect XMM operand(s).
 439 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 440                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 441 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 442                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 443
 444 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 445                          "cvtss2si\t{$src, $dst|$dst, $src}",
 446                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 447 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 448                          "cvtss2si\t{$src, $dst|$dst, $src}",
 449                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 450                                            (load addr:$src)))]>;
 451
 452 // Match intrinisics which expect MM and XMM operand(s).
 453 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 454                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 455                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 456 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 457                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 458                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 459                                            (load addr:$src)))]>;
 460 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 461                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 462                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 463 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 464                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 465                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 466                                            (load addr:$src)))]>;
 467 let Constraints = "$src1 = $dst" in {
 468   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 469                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 470                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 471                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 472                                            VR64:$src2))]>;
 473   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 474                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 475                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 476                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 477                                             (load addr:$src2)))]>;
 478 }
 479
 480 // Aliases for intrinsics
 481 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 482                           "cvttss2si\t{$src, $dst|$dst, $src}",
 483                           [(set GR32:$dst,
 484                             (int_x86_sse_cvttss2si VR128:$src))]>;
 485 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 486                           "cvttss2si\t{$src, $dst|$dst, $src}",
 487                           [(set GR32:$dst,
 488                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 489
 490 let Constraints = "$src1 = $dst" in {
 491   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 492                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 493                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 494                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 495                                               GR32:$src2))]>;
 496   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 497                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 498                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 499                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 500                                               (loadi32 addr:$src2)))]>;
 501 }
 502
 503 // Comparison instructions
 504 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 505   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 506                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 507                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 508 let mayLoad = 1 in
 509   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 510                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 511                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 512
 513   // Accept explicit immediate argument form instead of comparison code.
 514 let isAsmParserOnly = 1 in {
 515   def CMPSSrr_alt : SSIi8<0xC2, MRMSrcReg,
 516                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
 517                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 518 let mayLoad = 1 in
 519   def CMPSSrm_alt : SSIi8<0xC2, MRMSrcMem,
 520                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
 521                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 522 }
 523 }
 524
 525 let Defs = [EFLAGS] in {
 526 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 527                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 528                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 529 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 530                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 531                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 532
 533 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 534                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 535 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 536                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 537
 538 } // Defs = [EFLAGS]
 539
 540 // Aliases to match intrinsics which expect XMM operand(s).
 541 let Constraints = "$src1 = $dst" in {
 542   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 543                         (outs VR128:$dst),
 544                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 545                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 546                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 547                                              VR128:$src1,
 548                                              VR128:$src, imm:$cc))]>;
 549   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 550                         (outs VR128:$dst),
 551                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 552                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 553                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 554                                            (load addr:$src), imm:$cc))]>;
 555 }
 556
 557 let Defs = [EFLAGS] in {
 558 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 559                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 560                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 561                                                VR128:$src2))]>;
 562 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 563                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 564                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 565                                                (load addr:$src2)))]>;
 566
 567 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 568                       "comiss\t{$src2, $src1|$src1, $src2}",
 569                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 570                                              VR128:$src2))]>;
 571 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 572                       "comiss\t{$src2, $src1|$src1, $src2}",
 573                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 574                                              (load addr:$src2)))]>;
 575 } // Defs = [EFLAGS]
 576
 577 // Aliases of packed SSE1 instructions for scalar use. These all have names
 578 // that start with 'Fs'.
 579
 580 // Alias instructions that map fld0 to pxor for sse.
 581 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 582     canFoldAsLoad = 1 in
 583   // FIXME: Set encoding to pseudo!
 584 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 585                  [(set FR32:$dst, fp32imm0)]>,
 586                  Requires<[HasSSE1]>, TB, OpSize;
 587
 588 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 589 // disregarded.
 590 let neverHasSideEffects = 1 in
 591 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 592                      "movaps\t{$src, $dst|$dst, $src}", []>;
 593
 594 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 595 // disregarded.
 596 let canFoldAsLoad = 1, isReMaterializable = 1 in
 597 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 598                      "movaps\t{$src, $dst|$dst, $src}",
 599                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 600
 601 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 602 let Constraints = "$src1 = $dst" in {
 603 let isCommutable = 1 in {
 604   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 605                                        (ins FR32:$src1, FR32:$src2),
 606                       "andps\t{$src2, $dst|$dst, $src2}",
 607                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 608   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 609                                        (ins FR32:$src1, FR32:$src2),
 610                       "orps\t{$src2, $dst|$dst, $src2}",
 611                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 612   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 613                                        (ins FR32:$src1, FR32:$src2),
 614                       "xorps\t{$src2, $dst|$dst, $src2}",
 615                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 616 }
 617
 618 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 619                                      (ins FR32:$src1, f128mem:$src2),
 620                     "andps\t{$src2, $dst|$dst, $src2}",
 621                     [(set FR32:$dst, (X86fand FR32:$src1,
 622                                       (memopfsf32 addr:$src2)))]>;
 623 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 624                                      (ins FR32:$src1, f128mem:$src2),
 625                     "orps\t{$src2, $dst|$dst, $src2}",
 626                     [(set FR32:$dst, (X86for FR32:$src1,
 627                                       (memopfsf32 addr:$src2)))]>;
 628 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 629                                      (ins FR32:$src1, f128mem:$src2),
 630                     "xorps\t{$src2, $dst|$dst, $src2}",
 631                     [(set FR32:$dst, (X86fxor FR32:$src1,
 632                                       (memopfsf32 addr:$src2)))]>;
 633
 634 let neverHasSideEffects = 1 in {
 635 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 636                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 637                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 638 let mayLoad = 1 in
 639 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 640                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 641                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 642 }
 643 }
 644
 645 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 646 ///
 647 /// In addition, we also have a special variant of the scalar form here to
 648 /// represent the associated intrinsic operation.  This form is unlike the
 649 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 650 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 651 ///
 652 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 653 /// six "instructions".
 654 ///
 655 let Constraints = "$src1 = $dst" in {
 656 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 657                                   SDNode OpNode, Intrinsic F32Int,
 658                                   bit Commutable = 0> {
 659   // Scalar operation, reg+reg.
 660   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 661                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 662                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 663     let isCommutable = Commutable;
 664   }
 665
 666   // Scalar operation, reg+mem.
 667   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 668                                  (ins FR32:$src1, f32mem:$src2),
 669                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 670                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 671
 672   // Vector operation, reg+reg.
 673   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 674                                  (ins VR128:$src1, VR128:$src2),
 675                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 676                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 677     let isCommutable = Commutable;
 678   }
 679
 680   // Vector operation, reg+mem.
 681   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 682                                  (ins VR128:$src1, f128mem:$src2),
 683                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 684              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 685
 686   // Intrinsic operation, reg+reg.
 687   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 688                                      (ins VR128:$src1, VR128:$src2),
 689                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 690                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]>;
 691
 692   // Intrinsic operation, reg+mem.
 693   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 694                                      (ins VR128:$src1, ssmem:$src2),
 695                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 696                      [(set VR128:$dst, (F32Int VR128:$src1,
 697                                                sse_load_f32:$src2))]>;
 698 }
 699 }
 700
 701 // Arithmetic instructions
 702 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 703 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 704 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 705 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 706
 707 /// sse1_fp_binop_rm - Other SSE1 binops
 708 ///
 709 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 710 /// instructions for a full-vector intrinsic form.  Operations that map
 711 /// onto C operators don't use this form since they just use the plain
 712 /// vector form instead of having a separate vector intrinsic form.
 713 ///
 714 /// This provides a total of eight "instructions".
 715 ///
 716 let Constraints = "$src1 = $dst" in {
 717 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 718                             SDNode OpNode,
 719                             Intrinsic F32Int,
 720                             Intrinsic V4F32Int,
 721                             bit Commutable = 0> {
 722
 723   // Scalar operation, reg+reg.
 724   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 725                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 726                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 727     let isCommutable = Commutable;
 728   }
 729
 730   // Scalar operation, reg+mem.
 731   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 732                                  (ins FR32:$src1, f32mem:$src2),
 733                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 734                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 735
 736   // Vector operation, reg+reg.
 737   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 738                                  (ins VR128:$src1, VR128:$src2),
 739                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 740                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 741     let isCommutable = Commutable;
 742   }
 743
 744   // Vector operation, reg+mem.
 745   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 746                                  (ins VR128:$src1, f128mem:$src2),
 747                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 748              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 749
 750   // Intrinsic operation, reg+reg.
 751   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 752                                      (ins VR128:$src1, VR128:$src2),
 753                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 754                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 755     let isCommutable = Commutable;
 756   }
 757
 758   // Intrinsic operation, reg+mem.
 759   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 760                                      (ins VR128:$src1, ssmem:$src2),
 761                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 762                      [(set VR128:$dst, (F32Int VR128:$src1,
 763                                                sse_load_f32:$src2))]>;
 764
 765   // Vector intrinsic operation, reg+reg.
 766   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 767                                      (ins VR128:$src1, VR128:$src2),
 768                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 769                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 770     let isCommutable = Commutable;
 771   }
 772
 773   // Vector intrinsic operation, reg+mem.
 774   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 775                                      (ins VR128:$src1, f128mem:$src2),
 776                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 777            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 778 }
 779 }
 780
 781 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 782                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 783 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 784                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 785
 786 //===----------------------------------------------------------------------===//
 787 // SSE packed FP Instructions
 788
 789 // Move Instructions
 790 let neverHasSideEffects = 1 in
 791 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 792                    "movaps\t{$src, $dst|$dst, $src}", []>;
 793 let canFoldAsLoad = 1, isReMaterializable = 1 in
 794 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 795                    "movaps\t{$src, $dst|$dst, $src}",
 796                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 797
 798 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 799                    "movaps\t{$src, $dst|$dst, $src}",
 800                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 801
 802 let neverHasSideEffects = 1 in
 803 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 804                    "movups\t{$src, $dst|$dst, $src}", []>;
 805 let canFoldAsLoad = 1, isReMaterializable = 1 in
 806 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 807                    "movups\t{$src, $dst|$dst, $src}",
 808                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 809 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 810                    "movups\t{$src, $dst|$dst, $src}",
 811                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 812
 813 // Intrinsic forms of MOVUPS load and store
 814 let canFoldAsLoad = 1, isReMaterializable = 1 in
 815 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 816                        "movups\t{$src, $dst|$dst, $src}",
 817                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 818 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 819                        "movups\t{$src, $dst|$dst, $src}",
 820                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 821
 822 let Constraints = "$src1 = $dst" in {
 823   let AddedComplexity = 20 in {
 824     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 825                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 826                        "movlps\t{$src2, $dst|$dst, $src2}",
 827        [(set VR128:$dst,
 828          (movlp VR128:$src1,
 829                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 830     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 831                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 832                        "movhps\t{$src2, $dst|$dst, $src2}",
 833        [(set VR128:$dst,
 834          (movlhps VR128:$src1,
 835                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 836   } // AddedComplexity
 837 } // Constraints = "$src1 = $dst"
 838
 839
 840 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 841           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 842
 843 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 844                    "movlps\t{$src, $dst|$dst, $src}",
 845                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 846                                  (iPTR 0))), addr:$dst)]>;
 847
 848 // v2f64 extract element 1 is always custom lowered to unpack high to low
 849 // and extract element 0 so the non-store version isn't too horrible.
 850 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 851                    "movhps\t{$src, $dst|$dst, $src}",
 852                    [(store (f64 (vector_extract
 853                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 854                                          (undef)), (iPTR 0))), addr:$dst)]>;
 855
 856 let Constraints = "$src1 = $dst" in {
 857 let AddedComplexity = 20 in {
 858 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 859                                      (ins VR128:$src1, VR128:$src2),
 860                     "movlhps\t{$src2, $dst|$dst, $src2}",
 861                     [(set VR128:$dst,
 862                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 863
 864 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 865                                      (ins VR128:$src1, VR128:$src2),
 866                     "movhlps\t{$src2, $dst|$dst, $src2}",
 867                     [(set VR128:$dst,
 868                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 869 } // AddedComplexity
 870 } // Constraints = "$src1 = $dst"
 871
 872 let AddedComplexity = 20 in {
 873 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 874           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 875 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 876           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 877 }
 878
 879
 880
 881 // Arithmetic
 882
 883 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 884 ///
 885 /// In addition, we also have a special variant of the scalar form here to
 886 /// represent the associated intrinsic operation.  This form is unlike the
 887 /// plain scalar form, in that it takes an entire vector (instead of a
 888 /// scalar) and leaves the top elements undefined.
 889 ///
 890 /// And, we have a special variant form for a full-vector intrinsic form.
 891 ///
 892 /// These four forms can each have a reg or a mem operand, so there are a
 893 /// total of eight "instructions".
 894 ///
 895 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 896                            SDNode OpNode,
 897                            Intrinsic F32Int,
 898                            Intrinsic V4F32Int,
 899                            bit Commutable = 0> {
 900   // Scalar operation, reg.
 901   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 902                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 903                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 904     let isCommutable = Commutable;
 905   }
 906
 907   // Scalar operation, mem.
 908   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 909                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 910                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
 911             Requires<[HasSSE1, OptForSize]>;
 912
 913   // Vector operation, reg.
 914   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 915               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 916               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 917     let isCommutable = Commutable;
 918   }
 919
 920   // Vector operation, mem.
 921   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 922                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 923                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 924
 925   // Intrinsic operation, reg.
 926   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 927                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 928                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 929     let isCommutable = Commutable;
 930   }
 931
 932   // Intrinsic operation, mem.
 933   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 934                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 935                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 936
 937   // Vector intrinsic operation, reg
 938   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 939                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 940                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 941     let isCommutable = Commutable;
 942   }
 943
 944   // Vector intrinsic operation, mem
 945   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 946                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 947                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 948 }
 949
 950 // Square root.
 951 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 952                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 953
 954 // Reciprocal approximations. Note that these typically require refinement
 955 // in order to obtain suitable precision.
 956 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 957                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 958 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 959                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 960
 961 // Logical
 962 let Constraints = "$src1 = $dst" in {
 963   let isCommutable = 1 in {
 964     def ANDPSrr : PSI<0x54, MRMSrcReg,
 965                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 966                       "andps\t{$src2, $dst|$dst, $src2}",
 967                       [(set VR128:$dst, (v2i64
 968                                          (and VR128:$src1, VR128:$src2)))]>;
 969     def ORPSrr  : PSI<0x56, MRMSrcReg,
 970                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 971                       "orps\t{$src2, $dst|$dst, $src2}",
 972                       [(set VR128:$dst, (v2i64
 973                                          (or VR128:$src1, VR128:$src2)))]>;
 974     def XORPSrr : PSI<0x57, MRMSrcReg,
 975                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 976                       "xorps\t{$src2, $dst|$dst, $src2}",
 977                       [(set VR128:$dst, (v2i64
 978                                          (xor VR128:$src1, VR128:$src2)))]>;
 979   }
 980
 981   def ANDPSrm : PSI<0x54, MRMSrcMem,
 982                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 983                     "andps\t{$src2, $dst|$dst, $src2}",
 984                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 985                                        (memopv2i64 addr:$src2)))]>;
 986   def ORPSrm  : PSI<0x56, MRMSrcMem,
 987                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 988                     "orps\t{$src2, $dst|$dst, $src2}",
 989                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 990                                        (memopv2i64 addr:$src2)))]>;
 991   def XORPSrm : PSI<0x57, MRMSrcMem,
 992                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 993                     "xorps\t{$src2, $dst|$dst, $src2}",
 994                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 995                                        (memopv2i64 addr:$src2)))]>;
 996   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 997                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 998                      "andnps\t{$src2, $dst|$dst, $src2}",
 999                      [(set VR128:$dst,
1000                        (v2i64 (and (xor VR128:$src1,
1001                                     (bc_v2i64 (v4i32 immAllOnesV))),
1002                                VR128:$src2)))]>;
1003   def ANDNPSrm : PSI<0x55, MRMSrcMem,
1004                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1005                      "andnps\t{$src2, $dst|$dst, $src2}",
1006                      [(set VR128:$dst,
1007                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1008                                     (bc_v2i64 (v4i32 immAllOnesV))),
1009                                (memopv2i64 addr:$src2))))]>;
1010 }
1011
1012 let Constraints = "$src1 = $dst" in {
1013   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1014                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1015                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1016                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1017                                                         VR128:$src, imm:$cc))]>;
1018   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1019                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1020                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1021                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1022                                             (memop addr:$src), imm:$cc))]>;
1023
1024   // Accept explicit immediate argument form instead of comparison code.
1025 let isAsmParserOnly = 1 in {
1026   def CMPPSrri_alt : PSIi8<0xC2, MRMSrcReg,
1027                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1028                     "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1029   def CMPPSrmi_alt : PSIi8<0xC2, MRMSrcMem,
1030                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1031                   "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1032 }
1033 }
1034 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1035           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1036 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1037           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1038
1039 // Shuffle and unpack instructions
1040 let Constraints = "$src1 = $dst" in {
1041   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1042     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1043                           (outs VR128:$dst), (ins VR128:$src1,
1044                            VR128:$src2, i8imm:$src3),
1045                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1046                           [(set VR128:$dst,
1047                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1048   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1049                         (outs VR128:$dst), (ins VR128:$src1,
1050                          f128mem:$src2, i8imm:$src3),
1051                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1052                         [(set VR128:$dst,
1053                           (v4f32 (shufp:$src3
1054                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1055
1056   let AddedComplexity = 10 in {
1057     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1058                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1059                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1060                          [(set VR128:$dst,
1061                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1062     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1063                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1064                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1065                          [(set VR128:$dst,
1066                            (v4f32 (unpckh VR128:$src1,
1067                                           (memopv4f32 addr:$src2))))]>;
1068
1069     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1070                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1071                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1072                          [(set VR128:$dst,
1073                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1074     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1075                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1076                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1077                          [(set VR128:$dst,
1078                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1079   } // AddedComplexity
1080 } // Constraints = "$src1 = $dst"
1081
1082 // Mask creation
1083 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1084                      "movmskps\t{$src, $dst|$dst, $src}",
1085                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1086 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1087                      "movmskpd\t{$src, $dst|$dst, $src}",
1088                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1089
1090 // Prefetch intrinsic.
1091 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1092     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1093 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1094     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1095 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1096     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1097 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1098     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1099
1100 // Non-temporal stores
1101 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1102                     "movntps\t{$src, $dst|$dst, $src}",
1103                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1104
1105 let AddedComplexity = 400 in { // Prefer non-temporal versions
1106 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1107                     "movntps\t{$src, $dst|$dst, $src}",
1108                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1109
1110 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1111                     "movntdq\t{$src, $dst|$dst, $src}",
1112                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1113
1114 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1115                  "movnti\t{$src, $dst|$dst, $src}",
1116                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1117                TB, Requires<[HasSSE2]>;
1118
1119 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1120                      "movnti\t{$src, $dst|$dst, $src}",
1121                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1122                   TB, Requires<[HasSSE2]>;
1123 }
1124
1125 // Load, store, and memory fence
1126 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1127              TB, Requires<[HasSSE1]>;
1128
1129 // MXCSR register
1130 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1131                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1132 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1133                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1134
1135 // Alias instructions that map zero vector to pxor / xorp* for sse.
1136 // We set canFoldAsLoad because this can be converted to a constant-pool
1137 // load of an all-zeros value if folding it would be beneficial.
1138 // FIXME: Change encoding to pseudo!
1139 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1140     isCodeGenOnly = 1 in {
1141 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1142                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1143 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1144                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1145 let ExeDomain = SSEPackedInt in
1146 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1147                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1148 }
1149
1150 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1151 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1152 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1153
1154 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1155           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1156
1157 //===---------------------------------------------------------------------===//
1158 // SSE2 Instructions
1159 //===---------------------------------------------------------------------===//
1160
1161 // Move Instructions. Register-to-register movsd is not used for FR64
1162 // register copies because it's a partial register update; FsMOVAPDrr is
1163 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1164 // because INSERT_SUBREG requires that the insert be implementable in terms of
1165 // a copy, and just mentioned, we don't use movsd for copies.
1166 let Constraints = "$src1 = $dst" in
1167 def MOVSDrr : SDI<0x10, MRMSrcReg,
1168                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1169                   "movsd\t{$src2, $dst|$dst, $src2}",
1170                   [(set (v2f64 VR128:$dst),
1171                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1172
1173 // Extract the low 64-bit value from one vector and insert it into another.
1174 let AddedComplexity = 15 in
1175 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1176           (MOVSDrr (v2f64 VR128:$src1),
1177                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
1178
1179 // Implicitly promote a 64-bit scalar to a vector.
1180 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1181           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
1182
1183 // Loading from memory automatically zeroing upper bits.
1184 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1185 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1186                   "movsd\t{$src, $dst|$dst, $src}",
1187                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1188
1189 // MOVSDrm zeros the high parts of the register; represent this
1190 // with SUBREG_TO_REG.
1191 let AddedComplexity = 20 in {
1192 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1193           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1194 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1195           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1196 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1197           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1198 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1199           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1200 def : Pat<(v2f64 (X86vzload addr:$src)),
1201           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1202 }
1203
1204 // Store scalar value to memory.
1205 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1206                   "movsd\t{$src, $dst|$dst, $src}",
1207                   [(store FR64:$src, addr:$dst)]>;
1208
1209 // Extract and store.
1210 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1211                  addr:$dst),
1212           (MOVSDmr addr:$dst,
1213                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
1214
1215 // Conversion instructions
1216 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1217                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1218                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1219 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1220                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1221                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1222 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1223                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1224                       [(set FR32:$dst, (fround FR64:$src))]>;
1225 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1226                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1227                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1228                   Requires<[HasSSE2, OptForSize]>;
1229 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1230                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1231                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1232 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1233                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1234                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1235
1236 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1237                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1238 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1239                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1240 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1241                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1242 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1243                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1244 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1245                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1246 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1247                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1248 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1249                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1250 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1251                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1252 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1253                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1254 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1255                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1256
1257 // SSE2 instructions with XS prefix
1258 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1259                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1260                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1261                  Requires<[HasSSE2]>;
1262 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1263                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1264                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1265                  Requires<[HasSSE2, OptForSize]>;
1266
1267 def : Pat<(extloadf32 addr:$src),
1268           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1269       Requires<[HasSSE2, OptForSpeed]>;
1270
1271 // Match intrinsics which expect XMM operand(s).
1272 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1273                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1274                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1275 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1276                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1277                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1278                                            (load addr:$src)))]>;
1279
1280 // Match intrinisics which expect MM and XMM operand(s).
1281 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1282                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1283                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1284 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1285                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1286                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1287                                            (memop addr:$src)))]>;
1288 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1289                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1290                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1291 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1292                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1293                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1294                                            (memop addr:$src)))]>;
1295 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1296                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1297                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1298 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1299                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1300                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1301                                             (load addr:$src)))]>;
1302
1303 // Aliases for intrinsics
1304 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1305                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1306                           [(set GR32:$dst,
1307                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1308 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1309                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1310                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1311                                             (load addr:$src)))]>;
1312
1313 // Comparison instructions
1314 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1315   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1316                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1317                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1318 let mayLoad = 1 in
1319   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1320                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1321                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1322
1323   // Accept explicit immediate argument form instead of comparison code.
1324 let isAsmParserOnly = 1 in {
1325   def CMPSDrr_alt : SDIi8<0xC2, MRMSrcReg,
1326                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1327                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1328 let mayLoad = 1 in
1329   def CMPSDrm_alt : SDIi8<0xC2, MRMSrcMem,
1330                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1331                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1332 }
1333 }
1334
1335 let Defs = [EFLAGS] in {
1336 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1337                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1338                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1339 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1340                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1341                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1342 } // Defs = [EFLAGS]
1343
1344 // Aliases to match intrinsics which expect XMM operand(s).
1345 let Constraints = "$src1 = $dst" in {
1346   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1347                         (outs VR128:$dst),
1348                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1349                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1350                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1351                                            VR128:$src, imm:$cc))]>;
1352   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1353                         (outs VR128:$dst),
1354                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1355                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1356                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1357                                            (load addr:$src), imm:$cc))]>;
1358 }
1359
1360 let Defs = [EFLAGS] in {
1361 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1362                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1363                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1364                                                VR128:$src2))]>;
1365 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1366                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1367                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1368                                                (load addr:$src2)))]>;
1369
1370 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1371                       "comisd\t{$src2, $src1|$src1, $src2}",
1372                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1373                                              VR128:$src2))]>;
1374 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1375                       "comisd\t{$src2, $src1|$src1, $src2}",
1376                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1377                                              (load addr:$src2)))]>;
1378 } // Defs = [EFLAGS]
1379
1380 // Aliases of packed SSE2 instructions for scalar use. These all have names
1381 // that start with 'Fs'.
1382
1383 // Alias instructions that map fld0 to pxor for sse.
1384 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1385     canFoldAsLoad = 1 in
1386 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1387                  [(set FR64:$dst, fpimm0)]>,
1388                Requires<[HasSSE2]>, TB, OpSize;
1389
1390 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1391 // disregarded.
1392 let neverHasSideEffects = 1 in
1393 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1394                      "movapd\t{$src, $dst|$dst, $src}", []>;
1395
1396 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1397 // disregarded.
1398 let canFoldAsLoad = 1, isReMaterializable = 1 in
1399 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1400                      "movapd\t{$src, $dst|$dst, $src}",
1401                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1402
1403 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1404 let Constraints = "$src1 = $dst" in {
1405 let isCommutable = 1 in {
1406   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1407                                        (ins FR64:$src1, FR64:$src2),
1408                       "andpd\t{$src2, $dst|$dst, $src2}",
1409                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1410   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1411                                        (ins FR64:$src1, FR64:$src2),
1412                       "orpd\t{$src2, $dst|$dst, $src2}",
1413                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1414   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1415                                        (ins FR64:$src1, FR64:$src2),
1416                       "xorpd\t{$src2, $dst|$dst, $src2}",
1417                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1418 }
1419
1420 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1421                                      (ins FR64:$src1, f128mem:$src2),
1422                     "andpd\t{$src2, $dst|$dst, $src2}",
1423                     [(set FR64:$dst, (X86fand FR64:$src1,
1424                                       (memopfsf64 addr:$src2)))]>;
1425 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1426                                      (ins FR64:$src1, f128mem:$src2),
1427                     "orpd\t{$src2, $dst|$dst, $src2}",
1428                     [(set FR64:$dst, (X86for FR64:$src1,
1429                                       (memopfsf64 addr:$src2)))]>;
1430 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1431                                      (ins FR64:$src1, f128mem:$src2),
1432                     "xorpd\t{$src2, $dst|$dst, $src2}",
1433                     [(set FR64:$dst, (X86fxor FR64:$src1,
1434                                       (memopfsf64 addr:$src2)))]>;
1435
1436 let neverHasSideEffects = 1 in {
1437 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1438                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1439                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1440 let mayLoad = 1 in
1441 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1442                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1443                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1444 }
1445 }
1446
1447 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1448 ///
1449 /// In addition, we also have a special variant of the scalar form here to
1450 /// represent the associated intrinsic operation.  This form is unlike the
1451 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1452 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1453 ///
1454 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1455 /// six "instructions".
1456 ///
1457 let Constraints = "$src1 = $dst" in {
1458 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1459                                   SDNode OpNode, Intrinsic F64Int,
1460                                   bit Commutable = 0> {
1461   // Scalar operation, reg+reg.
1462   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1463                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1464                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1465     let isCommutable = Commutable;
1466   }
1467
1468   // Scalar operation, reg+mem.
1469   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1470                                  (ins FR64:$src1, f64mem:$src2),
1471                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1472                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1473
1474   // Vector operation, reg+reg.
1475   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1476                                  (ins VR128:$src1, VR128:$src2),
1477                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1478                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1479     let isCommutable = Commutable;
1480   }
1481
1482   // Vector operation, reg+mem.
1483   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1484                                  (ins VR128:$src1, f128mem:$src2),
1485                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1486              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1487
1488   // Intrinsic operation, reg+reg.
1489   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1490                                      (ins VR128:$src1, VR128:$src2),
1491                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1492                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]>;
1493
1494   // Intrinsic operation, reg+mem.
1495   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1496                                      (ins VR128:$src1, sdmem:$src2),
1497                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1498                      [(set VR128:$dst, (F64Int VR128:$src1,
1499                                                sse_load_f64:$src2))]>;
1500 }
1501 }
1502
1503 // Arithmetic instructions
1504 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1505 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1506 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1507 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1508
1509 /// sse2_fp_binop_rm - Other SSE2 binops
1510 ///
1511 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1512 /// instructions for a full-vector intrinsic form.  Operations that map
1513 /// onto C operators don't use this form since they just use the plain
1514 /// vector form instead of having a separate vector intrinsic form.
1515 ///
1516 /// This provides a total of eight "instructions".
1517 ///
1518 let Constraints = "$src1 = $dst" in {
1519 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1520                             SDNode OpNode,
1521                             Intrinsic F64Int,
1522                             Intrinsic V2F64Int,
1523                             bit Commutable = 0> {
1524
1525   // Scalar operation, reg+reg.
1526   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1527                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1528                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1529     let isCommutable = Commutable;
1530   }
1531
1532   // Scalar operation, reg+mem.
1533   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1534                                  (ins FR64:$src1, f64mem:$src2),
1535                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1536                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1537
1538   // Vector operation, reg+reg.
1539   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1540                                  (ins VR128:$src1, VR128:$src2),
1541                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1542                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1543     let isCommutable = Commutable;
1544   }
1545
1546   // Vector operation, reg+mem.
1547   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1548                                  (ins VR128:$src1, f128mem:$src2),
1549                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1550              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1551
1552   // Intrinsic operation, reg+reg.
1553   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1554                                      (ins VR128:$src1, VR128:$src2),
1555                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1556                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1557     let isCommutable = Commutable;
1558   }
1559
1560   // Intrinsic operation, reg+mem.
1561   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1562                                      (ins VR128:$src1, sdmem:$src2),
1563                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1564                      [(set VR128:$dst, (F64Int VR128:$src1,
1565                                                sse_load_f64:$src2))]>;
1566
1567   // Vector intrinsic operation, reg+reg.
1568   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1569                                      (ins VR128:$src1, VR128:$src2),
1570                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1571                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1572     let isCommutable = Commutable;
1573   }
1574
1575   // Vector intrinsic operation, reg+mem.
1576   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1577                                      (ins VR128:$src1, f128mem:$src2),
1578                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1579                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1580                                                  (memopv2f64 addr:$src2)))]>;
1581 }
1582 }
1583
1584 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1585                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1586 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1587                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1588
1589 //===---------------------------------------------------------------------===//
1590 // SSE packed FP Instructions
1591
1592 // Move Instructions
1593 let neverHasSideEffects = 1 in
1594 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1595                    "movapd\t{$src, $dst|$dst, $src}", []>;
1596 let canFoldAsLoad = 1, isReMaterializable = 1 in
1597 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1598                    "movapd\t{$src, $dst|$dst, $src}",
1599                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1600
1601 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1602                    "movapd\t{$src, $dst|$dst, $src}",
1603                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1604
1605 let neverHasSideEffects = 1 in
1606 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1607                    "movupd\t{$src, $dst|$dst, $src}", []>;
1608 let canFoldAsLoad = 1 in
1609 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1610                    "movupd\t{$src, $dst|$dst, $src}",
1611                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1612 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1613                    "movupd\t{$src, $dst|$dst, $src}",
1614                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1615
1616 // Intrinsic forms of MOVUPD load and store
1617 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1618                        "movupd\t{$src, $dst|$dst, $src}",
1619                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1620 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1621                        "movupd\t{$src, $dst|$dst, $src}",
1622                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1623
1624 let Constraints = "$src1 = $dst" in {
1625   let AddedComplexity = 20 in {
1626     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1627                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1628                        "movlpd\t{$src2, $dst|$dst, $src2}",
1629                        [(set VR128:$dst,
1630                          (v2f64 (movlp VR128:$src1,
1631                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1632     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1633                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1634                        "movhpd\t{$src2, $dst|$dst, $src2}",
1635                        [(set VR128:$dst,
1636                          (v2f64 (movlhps VR128:$src1,
1637                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1638   } // AddedComplexity
1639 } // Constraints = "$src1 = $dst"
1640
1641 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1642                    "movlpd\t{$src, $dst|$dst, $src}",
1643                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1644                                  (iPTR 0))), addr:$dst)]>;
1645
1646 // v2f64 extract element 1 is always custom lowered to unpack high to low
1647 // and extract element 0 so the non-store version isn't too horrible.
1648 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1649                    "movhpd\t{$src, $dst|$dst, $src}",
1650                    [(store (f64 (vector_extract
1651                                  (v2f64 (unpckh VR128:$src, (undef))),
1652                                  (iPTR 0))), addr:$dst)]>;
1653
1654 // SSE2 instructions without OpSize prefix
1655 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1656                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1657                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1658                      TB, Requires<[HasSSE2]>;
1659 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1660                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1661                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1662                                         (bitconvert (memopv2i64 addr:$src))))]>,
1663                      TB, Requires<[HasSSE2]>;
1664
1665 // SSE2 instructions with XS prefix
1666 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1667                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1668                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1669                      XS, Requires<[HasSSE2]>;
1670 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1671                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1672                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1673                                         (bitconvert (memopv2i64 addr:$src))))]>,
1674                      XS, Requires<[HasSSE2]>;
1675
1676 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1677                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1678                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1679 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1680                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1681                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1682                                             (memop addr:$src)))]>;
1683 // SSE2 packed instructions with XS prefix
1684 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1685                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1686 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1687                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1688
1689 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1690                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1691                         [(set VR128:$dst,
1692                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1693                       XS, Requires<[HasSSE2]>;
1694 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1695                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1696                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1697                                            (memop addr:$src)))]>,
1698                       XS, Requires<[HasSSE2]>;
1699
1700 // SSE2 packed instructions with XD prefix
1701 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1702                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1703                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1704                      XD, Requires<[HasSSE2]>;
1705 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1706                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1707                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1708                                           (memop addr:$src)))]>,
1709                      XD, Requires<[HasSSE2]>;
1710
1711 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1712                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1713                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1714 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1715                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1716                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1717                                              (memop addr:$src)))]>;
1718
1719 // SSE2 instructions without OpSize prefix
1720 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1721                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1722 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1723                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1724
1725 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1726                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1727                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1728                      TB, Requires<[HasSSE2]>;
1729 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1730                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1731                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1732                                           (load addr:$src)))]>,
1733                      TB, Requires<[HasSSE2]>;
1734
1735 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1736                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1737 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1738                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1739
1740
1741 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1742                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1743                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1744 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1745                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1746                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1747                                             (memop addr:$src)))]>;
1748
1749 // Match intrinsics which expect XMM operand(s).
1750 // Aliases for intrinsics
1751 let Constraints = "$src1 = $dst" in {
1752 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1753                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1754                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1755                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1756                                            GR32:$src2))]>;
1757 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1758                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1759                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1760                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1761                                            (loadi32 addr:$src2)))]>;
1762 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1763                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1764                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1765                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1766                                       VR128:$src2))]>;
1767 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1768                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1769                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1770                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1771                                       (load addr:$src2)))]>;
1772 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1773                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1774                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1775                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1776                                        VR128:$src2))]>, XS,
1777                     Requires<[HasSSE2]>;
1778 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1779                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1780                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1781                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1782                                        (load addr:$src2)))]>, XS,
1783                     Requires<[HasSSE2]>;
1784 }
1785
1786 // Arithmetic
1787
1788 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1789 ///
1790 /// In addition, we also have a special variant of the scalar form here to
1791 /// represent the associated intrinsic operation.  This form is unlike the
1792 /// plain scalar form, in that it takes an entire vector (instead of a
1793 /// scalar) and leaves the top elements undefined.
1794 ///
1795 /// And, we have a special variant form for a full-vector intrinsic form.
1796 ///
1797 /// These four forms can each have a reg or a mem operand, so there are a
1798 /// total of eight "instructions".
1799 ///
1800 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1801                            SDNode OpNode,
1802                            Intrinsic F64Int,
1803                            Intrinsic V2F64Int,
1804                            bit Commutable = 0> {
1805   // Scalar operation, reg.
1806   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1807                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1808                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1809     let isCommutable = Commutable;
1810   }
1811
1812   // Scalar operation, mem.
1813   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1814                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1815                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1816
1817   // Vector operation, reg.
1818   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1819               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1820               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1821     let isCommutable = Commutable;
1822   }
1823
1824   // Vector operation, mem.
1825   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1826                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1827                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1828
1829   // Intrinsic operation, reg.
1830   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1831                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1832                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1833     let isCommutable = Commutable;
1834   }
1835
1836   // Intrinsic operation, mem.
1837   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1838                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1839                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1840
1841   // Vector intrinsic operation, reg
1842   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1843                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1844                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1845     let isCommutable = Commutable;
1846   }
1847
1848   // Vector intrinsic operation, mem
1849   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1850                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1851                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1852 }
1853
1854 // Square root.
1855 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1856                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1857
1858 // There is no f64 version of the reciprocal approximation instructions.
1859
1860 // Logical
1861 let Constraints = "$src1 = $dst" in {
1862   let isCommutable = 1 in {
1863     def ANDPDrr : PDI<0x54, MRMSrcReg,
1864                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1865                       "andpd\t{$src2, $dst|$dst, $src2}",
1866                       [(set VR128:$dst,
1867                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1868                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1869     def ORPDrr  : PDI<0x56, MRMSrcReg,
1870                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1871                       "orpd\t{$src2, $dst|$dst, $src2}",
1872                       [(set VR128:$dst,
1873                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1874                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1875     def XORPDrr : PDI<0x57, MRMSrcReg,
1876                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1877                       "xorpd\t{$src2, $dst|$dst, $src2}",
1878                       [(set VR128:$dst,
1879                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1880                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1881   }
1882
1883   def ANDPDrm : PDI<0x54, MRMSrcMem,
1884                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1885                     "andpd\t{$src2, $dst|$dst, $src2}",
1886                     [(set VR128:$dst,
1887                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1888                        (memopv2i64 addr:$src2)))]>;
1889   def ORPDrm  : PDI<0x56, MRMSrcMem,
1890                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1891                     "orpd\t{$src2, $dst|$dst, $src2}",
1892                     [(set VR128:$dst,
1893                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1894                        (memopv2i64 addr:$src2)))]>;
1895   def XORPDrm : PDI<0x57, MRMSrcMem,
1896                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1897                     "xorpd\t{$src2, $dst|$dst, $src2}",
1898                     [(set VR128:$dst,
1899                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1900                        (memopv2i64 addr:$src2)))]>;
1901   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1902                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1903                      "andnpd\t{$src2, $dst|$dst, $src2}",
1904                      [(set VR128:$dst,
1905                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1906                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1907   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1908                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1909                      "andnpd\t{$src2, $dst|$dst, $src2}",
1910                      [(set VR128:$dst,
1911                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1912                         (memopv2i64 addr:$src2)))]>;
1913 }
1914
1915 let Constraints = "$src1 = $dst" in {
1916   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1917                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1918                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1919                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1920                                                         VR128:$src, imm:$cc))]>;
1921   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1922                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1923                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1924                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1925                                                  (memop addr:$src), imm:$cc))]>;
1926
1927   // Accept explicit immediate argument form instead of comparison code.
1928 let isAsmParserOnly = 1 in {
1929   def CMPPDrri_alt : PDIi8<0xC2, MRMSrcReg,
1930                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1931                     "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1932   def CMPPDrmi_alt : PDIi8<0xC2, MRMSrcMem,
1933                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1934                   "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1935 }
1936 }
1937 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1938           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1939 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1940           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1941
1942 // Shuffle and unpack instructions
1943 let Constraints = "$src1 = $dst" in {
1944   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1945                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1946                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1947                  [(set VR128:$dst,
1948                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1949   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1950                         (outs VR128:$dst), (ins VR128:$src1,
1951                          f128mem:$src2, i8imm:$src3),
1952                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1953                         [(set VR128:$dst,
1954                           (v2f64 (shufp:$src3
1955                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1956
1957   let AddedComplexity = 10 in {
1958     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1959                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1960                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1961                          [(set VR128:$dst,
1962                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1963     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1964                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1965                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1966                          [(set VR128:$dst,
1967                            (v2f64 (unpckh VR128:$src1,
1968                                           (memopv2f64 addr:$src2))))]>;
1969
1970     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1971                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1972                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1973                          [(set VR128:$dst,
1974                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1975     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1976                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1977                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1978                          [(set VR128:$dst,
1979                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1980   } // AddedComplexity
1981 } // Constraints = "$src1 = $dst"
1982
1983
1984 //===---------------------------------------------------------------------===//
1985 // SSE integer instructions
1986 let ExeDomain = SSEPackedInt in {
1987
1988 // Move Instructions
1989 let neverHasSideEffects = 1 in
1990 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1992 let canFoldAsLoad = 1, mayLoad = 1 in
1993 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1994                    "movdqa\t{$src, $dst|$dst, $src}",
1995                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1996 let mayStore = 1 in
1997 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1998                    "movdqa\t{$src, $dst|$dst, $src}",
1999                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2000 let canFoldAsLoad = 1, mayLoad = 1 in
2001 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2002                    "movdqu\t{$src, $dst|$dst, $src}",
2003                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2004                  XS, Requires<[HasSSE2]>;
2005 let mayStore = 1 in
2006 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2007                    "movdqu\t{$src, $dst|$dst, $src}",
2008                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2009                  XS, Requires<[HasSSE2]>;
2010
2011 // Intrinsic forms of MOVDQU load and store
2012 let canFoldAsLoad = 1 in
2013 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2014                        "movdqu\t{$src, $dst|$dst, $src}",
2015                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2016                  XS, Requires<[HasSSE2]>;
2017 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2018                        "movdqu\t{$src, $dst|$dst, $src}",
2019                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2020                      XS, Requires<[HasSSE2]>;
2021
2022 let Constraints = "$src1 = $dst" in {
2023
2024 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2025                             bit Commutable = 0> {
2026   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2027                                (ins VR128:$src1, VR128:$src2),
2028                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2029                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
2030     let isCommutable = Commutable;
2031   }
2032   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2033                                (ins VR128:$src1, i128mem:$src2),
2034                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2035                [(set VR128:$dst, (IntId VR128:$src1,
2036                                         (bitconvert (memopv2i64
2037                                                      addr:$src2))))]>;
2038 }
2039
2040 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2041                              string OpcodeStr,
2042                              Intrinsic IntId, Intrinsic IntId2> {
2043   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2044                                (ins VR128:$src1, VR128:$src2),
2045                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2046                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2047   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2048                                (ins VR128:$src1, i128mem:$src2),
2049                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2050                [(set VR128:$dst, (IntId VR128:$src1,
2051                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2052   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2053                                 (ins VR128:$src1, i32i8imm:$src2),
2054                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2055                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2056 }
2057
2058 /// PDI_binop_rm - Simple SSE2 binary operator.
2059 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2060                         ValueType OpVT, bit Commutable = 0> {
2061   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2062                                (ins VR128:$src1, VR128:$src2),
2063                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2064                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
2065     let isCommutable = Commutable;
2066   }
2067   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2068                                (ins VR128:$src1, i128mem:$src2),
2069                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2070                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2071                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2072 }
2073
2074 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2075 ///
2076 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2077 /// to collapse (bitconvert VT to VT) into its operand.
2078 ///
2079 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2080                               bit Commutable = 0> {
2081   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2082                (ins VR128:$src1, VR128:$src2),
2083                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2084                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
2085     let isCommutable = Commutable;
2086   }
2087   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2088                (ins VR128:$src1, i128mem:$src2),
2089                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2090                [(set VR128:$dst, (OpNode VR128:$src1,
2091                (memopv2i64 addr:$src2)))]>;
2092 }
2093
2094 } // Constraints = "$src1 = $dst"
2095 } // ExeDomain = SSEPackedInt
2096
2097 // 128-bit Integer Arithmetic
2098
2099 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2100 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2101 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2102 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2103
2104 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2105 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2106 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2107 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2108
2109 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2110 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2111 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2112 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2113
2114 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2115 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2116 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2117 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2118
2119 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2120
2121 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2122 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
2123 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2124
2125 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2126
2127 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2128 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2129
2130
2131 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2132 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2133 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2134 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2135 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2136
2137
2138 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2139                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2140 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2141                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2142 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2143                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2144
2145 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2146                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2147 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2148                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2149 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2150                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2151
2152 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2153                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2154 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2155                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2156
2157 // 128-bit logical shifts.
2158 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2159     ExeDomain = SSEPackedInt in {
2160   def PSLLDQri : PDIi8<0x73, MRM7r,
2161                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2162                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2163   def PSRLDQri : PDIi8<0x73, MRM3r,
2164                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2165                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2166   // PSRADQri doesn't exist in SSE[1-3].
2167 }
2168
2169 let Predicates = [HasSSE2] in {
2170   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2171             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2172   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2173             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2174   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2175             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2176   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2177             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2178   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2179             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2180
2181   // Shift up / down and insert zero's.
2182   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2183             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2184   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2185             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2186 }
2187
2188 // Logical
2189 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2190 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2191 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2192
2193 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2194   def PANDNrr : PDI<0xDF, MRMSrcReg,
2195                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2196                     "pandn\t{$src2, $dst|$dst, $src2}",
2197                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2198                                               VR128:$src2)))]>;
2199
2200   def PANDNrm : PDI<0xDF, MRMSrcMem,
2201                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2202                     "pandn\t{$src2, $dst|$dst, $src2}",
2203                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2204                                               (memopv2i64 addr:$src2))))]>;
2205 }
2206
2207 // SSE2 Integer comparison
2208 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2209 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2210 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2211 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2212 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2213 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2214
2215 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2216           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2217 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2218           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2219 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2220           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2221 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2222           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2223 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2224           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2225 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2226           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2227
2228 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2229           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2230 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2231           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2232 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2233           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2234 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2235           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2236 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2237           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2238 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2239           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2240
2241
2242 // Pack instructions
2243 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2244 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2245 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2246
2247 let ExeDomain = SSEPackedInt in {
2248
2249 // Shuffle and unpack instructions
2250 let AddedComplexity = 5 in {
2251 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2252                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2253                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2254                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2255                                                VR128:$src1, (undef))))]>;
2256 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2257                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2258                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2259                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2260                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2261                                              (undef))))]>;
2262 }
2263
2264 // SSE2 with ImmT == Imm8 and XS prefix.
2265 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2266                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2267                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2268                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2269                                                             (undef))))]>,
2270                 XS, Requires<[HasSSE2]>;
2271 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2272                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2273                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2274                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2275                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2276                                             (undef))))]>,
2277                 XS, Requires<[HasSSE2]>;
2278
2279 // SSE2 with ImmT == Imm8 and XD prefix.
2280 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2281                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2282                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2283                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2284                                                             (undef))))]>,
2285                 XD, Requires<[HasSSE2]>;
2286 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2287                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2288                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2289                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2290                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2291                                              (undef))))]>,
2292                 XD, Requires<[HasSSE2]>;
2293
2294
2295 let Constraints = "$src1 = $dst" in {
2296   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2297                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2298                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2299                         [(set VR128:$dst,
2300                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2301   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2302                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2303                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2304                         [(set VR128:$dst,
2305                           (unpckl VR128:$src1,
2306                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2307   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2308                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2309                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2310                         [(set VR128:$dst,
2311                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2312   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2313                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2314                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2315                         [(set VR128:$dst,
2316                           (unpckl VR128:$src1,
2317                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2318   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2319                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2320                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2321                         [(set VR128:$dst,
2322                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2323   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2324                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2325                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2326                         [(set VR128:$dst,
2327                           (unpckl VR128:$src1,
2328                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2329   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2330                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2331                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2332                         [(set VR128:$dst,
2333                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2334   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2335                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2336                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2337                         [(set VR128:$dst,
2338                           (v2i64 (unpckl VR128:$src1,
2339                                          (memopv2i64 addr:$src2))))]>;
2340
2341   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2342                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2343                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2344                         [(set VR128:$dst,
2345                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2346   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2347                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2348                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2349                         [(set VR128:$dst,
2350                           (unpckh VR128:$src1,
2351                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2352   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2353                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2354                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2355                         [(set VR128:$dst,
2356                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2357   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2358                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2359                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2360                         [(set VR128:$dst,
2361                           (unpckh VR128:$src1,
2362                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2363   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2364                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2365                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2366                         [(set VR128:$dst,
2367                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2368   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2369                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2370                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2371                         [(set VR128:$dst,
2372                           (unpckh VR128:$src1,
2373                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2374   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2375                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2376                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2377                         [(set VR128:$dst,
2378                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2379   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2380                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2381                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2382                         [(set VR128:$dst,
2383                           (v2i64 (unpckh VR128:$src1,
2384                                          (memopv2i64 addr:$src2))))]>;
2385 }
2386
2387 // Extract / Insert
2388 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2389                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2390                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2391                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2392                                                 imm:$src2))]>;
2393 let Constraints = "$src1 = $dst" in {
2394   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2395                        (outs VR128:$dst), (ins VR128:$src1,
2396                         GR32:$src2, i32i8imm:$src3),
2397                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2398                        [(set VR128:$dst,
2399                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2400   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2401                        (outs VR128:$dst), (ins VR128:$src1,
2402                         i16mem:$src2, i32i8imm:$src3),
2403                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2404                        [(set VR128:$dst,
2405                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2406                                     imm:$src3))]>;
2407 }
2408
2409 // Mask creation
2410 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2411                      "pmovmskb\t{$src, $dst|$dst, $src}",
2412                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2413
2414 // Conditional store
2415 let Uses = [EDI] in
2416 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2417                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2418                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2419
2420 let Uses = [RDI] in
2421 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2422                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2423                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2424
2425 } // ExeDomain = SSEPackedInt
2426
2427 // Non-temporal stores
2428 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2429                         "movntpd\t{$src, $dst|$dst, $src}",
2430                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2431 let ExeDomain = SSEPackedInt in
2432 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2433                         "movntdq\t{$src, $dst|$dst, $src}",
2434                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2435 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2436                     "movnti\t{$src, $dst|$dst, $src}",
2437                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2438                   TB, Requires<[HasSSE2]>;
2439
2440 let AddedComplexity = 400 in { // Prefer non-temporal versions
2441 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2442                     "movntpd\t{$src, $dst|$dst, $src}",
2443                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2444
2445 let ExeDomain = SSEPackedInt in
2446 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2447                     "movntdq\t{$src, $dst|$dst, $src}",
2448                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2449 }
2450
2451 // Flush cache
2452 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2453                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2454               TB, Requires<[HasSSE2]>;
2455
2456 // Load, store, and memory fence
2457 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2458                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2459 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2460                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2461
2462 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2463 // was introduced with SSE2, it's backward compabitle.
2464 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2465
2466 //TODO: custom lower this so as to never even generate the noop
2467 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2468            (i8 0)), (NOOP)>;
2469 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2470 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2471 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2472            (i8 1)), (MFENCE)>;
2473
2474 // Alias instructions that map zero vector to pxor / xorp* for sse.
2475 // We set canFoldAsLoad because this can be converted to a constant-pool
2476 // load of an all-ones value if folding it would be beneficial.
2477 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2478     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2479   // FIXME: Change encoding to pseudo.
2480   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2481                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2482
2483 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2484                       "movd\t{$src, $dst|$dst, $src}",
2485                       [(set VR128:$dst,
2486                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2487 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2488                       "movd\t{$src, $dst|$dst, $src}",
2489                       [(set VR128:$dst,
2490                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2491
2492 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2493                       "movd\t{$src, $dst|$dst, $src}",
2494                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2495
2496 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2497                       "movd\t{$src, $dst|$dst, $src}",
2498                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2499
2500 // SSE2 instructions with XS prefix
2501 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2502                     "movq\t{$src, $dst|$dst, $src}",
2503                     [(set VR128:$dst,
2504                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2505                   Requires<[HasSSE2]>;
2506 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2507                       "movq\t{$src, $dst|$dst, $src}",
2508                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2509                                     (iPTR 0))), addr:$dst)]>;
2510
2511 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2512           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2513
2514 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2515                        "movd\t{$src, $dst|$dst, $src}",
2516                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2517                                         (iPTR 0)))]>;
2518 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2519                        "movd\t{$src, $dst|$dst, $src}",
2520                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2521                                      (iPTR 0))), addr:$dst)]>;
2522
2523 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2524                       "movd\t{$src, $dst|$dst, $src}",
2525                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2526 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2527                       "movd\t{$src, $dst|$dst, $src}",
2528                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2529
2530 // Store / copy lower 64-bits of a XMM register.
2531 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2532                      "movq\t{$src, $dst|$dst, $src}",
2533                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2534
2535 // movd / movq to XMM register zero-extends
2536 let AddedComplexity = 15 in {
2537 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2538                        "movd\t{$src, $dst|$dst, $src}",
2539                        [(set VR128:$dst, (v4i32 (X86vzmovl
2540                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2541 // This is X86-64 only.
2542 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2543                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2544                        [(set VR128:$dst, (v2i64 (X86vzmovl
2545                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2546 }
2547
2548 let AddedComplexity = 20 in {
2549 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2550                        "movd\t{$src, $dst|$dst, $src}",
2551                        [(set VR128:$dst,
2552                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2553                                                    (loadi32 addr:$src))))))]>;
2554
2555 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2556             (MOVZDI2PDIrm addr:$src)>;
2557 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2558             (MOVZDI2PDIrm addr:$src)>;
2559 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2560             (MOVZDI2PDIrm addr:$src)>;
2561
2562 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2563                      "movq\t{$src, $dst|$dst, $src}",
2564                      [(set VR128:$dst,
2565                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2566                                                  (loadi64 addr:$src))))))]>, XS,
2567                    Requires<[HasSSE2]>;
2568
2569 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2570             (MOVZQI2PQIrm addr:$src)>;
2571 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2572             (MOVZQI2PQIrm addr:$src)>;
2573 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2574 }
2575
2576 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2577 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2578 let AddedComplexity = 15 in
2579 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2580                         "movq\t{$src, $dst|$dst, $src}",
2581                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2582                       XS, Requires<[HasSSE2]>;
2583
2584 let AddedComplexity = 20 in {
2585 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2586                         "movq\t{$src, $dst|$dst, $src}",
2587                     [(set VR128:$dst, (v2i64 (X86vzmovl
2588                                              (loadv2i64 addr:$src))))]>,
2589                       XS, Requires<[HasSSE2]>;
2590
2591 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2592             (MOVZPQILo2PQIrm addr:$src)>;
2593 }
2594
2595 // Instructions for the disassembler
2596 // xr = XMM register
2597 // xm = mem64
2598
2599 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2600                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2601
2602 //===---------------------------------------------------------------------===//
2603 // SSE3 Instructions
2604 //===---------------------------------------------------------------------===//
2605
2606 // Move Instructions
2607 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2608                       "movshdup\t{$src, $dst|$dst, $src}",
2609                       [(set VR128:$dst, (v4f32 (movshdup
2610                                                 VR128:$src, (undef))))]>;
2611 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2612                       "movshdup\t{$src, $dst|$dst, $src}",
2613                       [(set VR128:$dst, (movshdup
2614                                          (memopv4f32 addr:$src), (undef)))]>;
2615
2616 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2617                       "movsldup\t{$src, $dst|$dst, $src}",
2618                       [(set VR128:$dst, (v4f32 (movsldup
2619                                                 VR128:$src, (undef))))]>;
2620 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2621                       "movsldup\t{$src, $dst|$dst, $src}",
2622                       [(set VR128:$dst, (movsldup
2623                                          (memopv4f32 addr:$src), (undef)))]>;
2624
2625 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2626                       "movddup\t{$src, $dst|$dst, $src}",
2627                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2628 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2629                       "movddup\t{$src, $dst|$dst, $src}",
2630                     [(set VR128:$dst,
2631                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2632                                       (undef))))]>;
2633
2634 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2635                    (undef)),
2636           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2637
2638 let AddedComplexity = 5 in {
2639 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2640           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2641 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2642           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2643 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2644           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2645 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2646           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2647 }
2648
2649 // Arithmetic
2650 let Constraints = "$src1 = $dst" in {
2651   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2652                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2653                         "addsubps\t{$src2, $dst|$dst, $src2}",
2654                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2655                                            VR128:$src2))]>;
2656   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2657                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2658                         "addsubps\t{$src2, $dst|$dst, $src2}",
2659                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2660                                            (memop addr:$src2)))]>;
2661   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2662                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2663                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2664                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2665                                           VR128:$src2))]>;
2666   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2667                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2668                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2669                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2670                                           (memop addr:$src2)))]>;
2671 }
2672
2673 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2674                    "lddqu\t{$src, $dst|$dst, $src}",
2675                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2676
2677 // Horizontal ops
2678 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2679   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2680          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2681          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2682 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2683   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2684          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2685          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2686 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2687   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2688         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2689         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2690 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2691   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2692         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2693       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2694
2695 let Constraints = "$src1 = $dst" in {
2696   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2697   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2698   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2699   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2700   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2701   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2702   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2703   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2704 }
2705
2706 // Thread synchronization
2707 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2708                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2709 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2710                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2711
2712 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2713 let AddedComplexity = 15 in
2714 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2715           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2716 let AddedComplexity = 20 in
2717 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2718           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2719
2720 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2721 let AddedComplexity = 15 in
2722   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2723             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2724 let AddedComplexity = 20 in
2725   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2726             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2727
2728 //===---------------------------------------------------------------------===//
2729 // SSSE3 Instructions
2730 //===---------------------------------------------------------------------===//
2731
2732 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2733 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2734                               Intrinsic IntId64, Intrinsic IntId128> {
2735   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2736                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2737                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2738
2739   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2740                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2741                    [(set VR64:$dst,
2742                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2743
2744   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2745                     (ins VR128:$src),
2746                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2747                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2748                     OpSize;
2749
2750   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2751                     (ins i128mem:$src),
2752                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2753                     [(set VR128:$dst,
2754                       (IntId128
2755                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2756 }
2757
2758 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2759 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2760                                Intrinsic IntId64, Intrinsic IntId128> {
2761   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2762                    (ins VR64:$src),
2763                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2764                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2765
2766   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2767                    (ins i64mem:$src),
2768                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2769                    [(set VR64:$dst,
2770                      (IntId64
2771                       (bitconvert (memopv4i16 addr:$src))))]>;
2772
2773   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2774                     (ins VR128:$src),
2775                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2776                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2777                     OpSize;
2778
2779   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2780                     (ins i128mem:$src),
2781                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2782                     [(set VR128:$dst,
2783                       (IntId128
2784                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2785 }
2786
2787 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2788 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2789                                Intrinsic IntId64, Intrinsic IntId128> {
2790   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2791                    (ins VR64:$src),
2792                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2793                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2794
2795   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2796                    (ins i64mem:$src),
2797                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2798                    [(set VR64:$dst,
2799                      (IntId64
2800                       (bitconvert (memopv2i32 addr:$src))))]>;
2801
2802   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2803                     (ins VR128:$src),
2804                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2805                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2806                     OpSize;
2807
2808   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2809                     (ins i128mem:$src),
2810                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2811                     [(set VR128:$dst,
2812                       (IntId128
2813                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2814 }
2815
2816 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2817                                        int_x86_ssse3_pabs_b,
2818                                        int_x86_ssse3_pabs_b_128>;
2819 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2820                                        int_x86_ssse3_pabs_w,
2821                                        int_x86_ssse3_pabs_w_128>;
2822 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2823                                        int_x86_ssse3_pabs_d,
2824                                        int_x86_ssse3_pabs_d_128>;
2825
2826 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2827 let Constraints = "$src1 = $dst" in {
2828   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2829                                  Intrinsic IntId64, Intrinsic IntId128,
2830                                  bit Commutable = 0> {
2831     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2832                      (ins VR64:$src1, VR64:$src2),
2833                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2834                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2835       let isCommutable = Commutable;
2836     }
2837     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2838                      (ins VR64:$src1, i64mem:$src2),
2839                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2840                      [(set VR64:$dst,
2841                        (IntId64 VR64:$src1,
2842                         (bitconvert (memopv8i8 addr:$src2))))]>;
2843
2844     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2845                       (ins VR128:$src1, VR128:$src2),
2846                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2847                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2848                       OpSize {
2849       let isCommutable = Commutable;
2850     }
2851     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2852                       (ins VR128:$src1, i128mem:$src2),
2853                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2854                       [(set VR128:$dst,
2855                         (IntId128 VR128:$src1,
2856                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2857   }
2858 }
2859
2860 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2861 let Constraints = "$src1 = $dst" in {
2862   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2863                                   Intrinsic IntId64, Intrinsic IntId128,
2864                                   bit Commutable = 0> {
2865     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2866                      (ins VR64:$src1, VR64:$src2),
2867                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2868                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2869       let isCommutable = Commutable;
2870     }
2871     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2872                      (ins VR64:$src1, i64mem:$src2),
2873                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2874                      [(set VR64:$dst,
2875                        (IntId64 VR64:$src1,
2876                         (bitconvert (memopv4i16 addr:$src2))))]>;
2877
2878     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2879                       (ins VR128:$src1, VR128:$src2),
2880                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2881                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2882                       OpSize {
2883       let isCommutable = Commutable;
2884     }
2885     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2886                       (ins VR128:$src1, i128mem:$src2),
2887                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2888                       [(set VR128:$dst,
2889                         (IntId128 VR128:$src1,
2890                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2891   }
2892 }
2893
2894 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2895 let Constraints = "$src1 = $dst" in {
2896   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2897                                   Intrinsic IntId64, Intrinsic IntId128,
2898                                   bit Commutable = 0> {
2899     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2900                      (ins VR64:$src1, VR64:$src2),
2901                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2902                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2903       let isCommutable = Commutable;
2904     }
2905     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2906                      (ins VR64:$src1, i64mem:$src2),
2907                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2908                      [(set VR64:$dst,
2909                        (IntId64 VR64:$src1,
2910                         (bitconvert (memopv2i32 addr:$src2))))]>;
2911
2912     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2913                       (ins VR128:$src1, VR128:$src2),
2914                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2915                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2916                       OpSize {
2917       let isCommutable = Commutable;
2918     }
2919     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2920                       (ins VR128:$src1, i128mem:$src2),
2921                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2922                       [(set VR128:$dst,
2923                         (IntId128 VR128:$src1,
2924                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2925   }
2926 }
2927
2928 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2929 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2930                                         int_x86_ssse3_phadd_w,
2931                                         int_x86_ssse3_phadd_w_128>;
2932 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2933                                         int_x86_ssse3_phadd_d,
2934                                         int_x86_ssse3_phadd_d_128>;
2935 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2936                                         int_x86_ssse3_phadd_sw,
2937                                         int_x86_ssse3_phadd_sw_128>;
2938 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2939                                         int_x86_ssse3_phsub_w,
2940                                         int_x86_ssse3_phsub_w_128>;
2941 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2942                                         int_x86_ssse3_phsub_d,
2943                                         int_x86_ssse3_phsub_d_128>;
2944 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2945                                         int_x86_ssse3_phsub_sw,
2946                                         int_x86_ssse3_phsub_sw_128>;
2947 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2948                                         int_x86_ssse3_pmadd_ub_sw,
2949                                         int_x86_ssse3_pmadd_ub_sw_128>;
2950 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2951                                         int_x86_ssse3_pmul_hr_sw,
2952                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2953
2954 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2955                                         int_x86_ssse3_pshuf_b,
2956                                         int_x86_ssse3_pshuf_b_128>;
2957 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2958                                         int_x86_ssse3_psign_b,
2959                                         int_x86_ssse3_psign_b_128>;
2960 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2961                                         int_x86_ssse3_psign_w,
2962                                         int_x86_ssse3_psign_w_128>;
2963 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2964                                         int_x86_ssse3_psign_d,
2965                                         int_x86_ssse3_psign_d_128>;
2966 }
2967
2968 // palignr patterns.
2969 let Constraints = "$src1 = $dst" in {
2970   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2971                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2972                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2973                            []>;
2974   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2975                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2976                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2977                            []>;
2978
2979   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2980                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2981                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2982                            []>, OpSize;
2983   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2984                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2985                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2986                            []>, OpSize;
2987 }
2988
2989 let AddedComplexity = 5 in {
2990
2991 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2992           (PALIGNR64rr VR64:$src2, VR64:$src1,
2993                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2994           Requires<[HasSSSE3]>;
2995 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2996           (PALIGNR64rr VR64:$src2, VR64:$src1,
2997                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2998           Requires<[HasSSSE3]>;
2999 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
3000           (PALIGNR64rr VR64:$src2, VR64:$src1,
3001                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3002           Requires<[HasSSSE3]>;
3003 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
3004           (PALIGNR64rr VR64:$src2, VR64:$src1,
3005                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3006           Requires<[HasSSSE3]>;
3007 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
3008           (PALIGNR64rr VR64:$src2, VR64:$src1,
3009                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3010           Requires<[HasSSSE3]>;
3011
3012 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3013           (PALIGNR128rr VR128:$src2, VR128:$src1,
3014                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3015       Requires<[HasSSSE3]>;
3016 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3017           (PALIGNR128rr VR128:$src2, VR128:$src1,
3018                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3019       Requires<[HasSSSE3]>;
3020 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3021           (PALIGNR128rr VR128:$src2, VR128:$src1,
3022                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3023       Requires<[HasSSSE3]>;
3024 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3025           (PALIGNR128rr VR128:$src2, VR128:$src1,
3026                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3027       Requires<[HasSSSE3]>;
3028 }
3029
3030 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3031           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3032 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3033           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3034
3035 //===---------------------------------------------------------------------===//
3036 // Non-Instruction Patterns
3037 //===---------------------------------------------------------------------===//
3038
3039 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3040 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3041 // combine.
3042 // Since these loads aren't folded into the fextend, we have to match it
3043 // explicitly here.
3044 let Predicates = [HasSSE2] in
3045  def : Pat<(fextend (loadf32 addr:$src)),
3046            (CVTSS2SDrm addr:$src)>;
3047
3048 // bit_convert
3049 let Predicates = [HasSSE2] in {
3050   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3051   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3052   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3053   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3054   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3055   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3056   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3057   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3058   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3059   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3060   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3061   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3062   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3063   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3064   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3065   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3066   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3067   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3068   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3069   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3070   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3071   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3072   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3073   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3074   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3075   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3076   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3077   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3078   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3079   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3080 }
3081
3082 // Move scalar to XMM zero-extended
3083 // movd to XMM register zero-extends
3084 let AddedComplexity = 15 in {
3085 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3086 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3087           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3088 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3089           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3090 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3091           (MOVSSrr (v4f32 (V_SET0PS)),
3092                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3093 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3094           (MOVSSrr (v4i32 (V_SET0PI)),
3095                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3096 }
3097
3098 // Splat v2f64 / v2i64
3099 let AddedComplexity = 10 in {
3100 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3101           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3102 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3103           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3104 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3105           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3106 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3107           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3108 }
3109
3110 // Special unary SHUFPSrri case.
3111 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3112           (SHUFPSrri VR128:$src1, VR128:$src1,
3113                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3114 let AddedComplexity = 5 in
3115 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3116           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3117       Requires<[HasSSE2]>;
3118 // Special unary SHUFPDrri case.
3119 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3120           (SHUFPDrri VR128:$src1, VR128:$src1,
3121                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3122       Requires<[HasSSE2]>;
3123 // Special unary SHUFPDrri case.
3124 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3125           (SHUFPDrri VR128:$src1, VR128:$src1,
3126                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3127       Requires<[HasSSE2]>;
3128 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3129 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3130           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3131       Requires<[HasSSE2]>;
3132
3133 // Special binary v4i32 shuffle cases with SHUFPS.
3134 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3135           (SHUFPSrri VR128:$src1, VR128:$src2,
3136                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3137            Requires<[HasSSE2]>;
3138 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3139           (SHUFPSrmi VR128:$src1, addr:$src2,
3140                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3141            Requires<[HasSSE2]>;
3142 // Special binary v2i64 shuffle cases using SHUFPDrri.
3143 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3144           (SHUFPDrri VR128:$src1, VR128:$src2,
3145                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3146           Requires<[HasSSE2]>;
3147
3148 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3149 let AddedComplexity = 15 in {
3150 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3151           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3152           Requires<[OptForSpeed, HasSSE2]>;
3153 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3154           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3155           Requires<[OptForSpeed, HasSSE2]>;
3156 }
3157 let AddedComplexity = 10 in {
3158 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3159           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3160 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3161           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3162 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3163           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3164 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3165           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3166 }
3167
3168 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3169 let AddedComplexity = 15 in {
3170 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3171           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3172           Requires<[OptForSpeed, HasSSE2]>;
3173 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3174           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3175           Requires<[OptForSpeed, HasSSE2]>;
3176 }
3177 let AddedComplexity = 10 in {
3178 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3179           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3180 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3181           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3182 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3183           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3184 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3185           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3186 }
3187
3188 let AddedComplexity = 20 in {
3189 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3190 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3191           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3192
3193 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3194 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3195           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3196
3197 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3198 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3199           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3200 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3201           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3202 }
3203
3204 let AddedComplexity = 20 in {
3205 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3206 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3207           (MOVLPSrm VR128:$src1, addr:$src2)>;
3208 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3209           (MOVLPDrm VR128:$src1, addr:$src2)>;
3210 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3211           (MOVLPSrm VR128:$src1, addr:$src2)>;
3212 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3213           (MOVLPDrm VR128:$src1, addr:$src2)>;
3214 }
3215
3216 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3217 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3218           (MOVLPSmr addr:$src1, VR128:$src2)>;
3219 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3220           (MOVLPDmr addr:$src1, VR128:$src2)>;
3221 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3222                  addr:$src1),
3223           (MOVLPSmr addr:$src1, VR128:$src2)>;
3224 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3225           (MOVLPDmr addr:$src1, VR128:$src2)>;
3226
3227 let AddedComplexity = 15 in {
3228 // Setting the lowest element in the vector.
3229 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3230           (MOVSSrr (v4i32 VR128:$src1),
3231                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3232 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3233           (MOVSDrr (v2i64 VR128:$src1),
3234                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3235
3236 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3237 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3238           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3239       Requires<[HasSSE2]>;
3240 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3241           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3242       Requires<[HasSSE2]>;
3243 }
3244
3245 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3246 // fall back to this for SSE1)
3247 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3248           (SHUFPSrri VR128:$src2, VR128:$src1,
3249                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3250
3251 // Set lowest element and zero upper elements.
3252 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3253           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3254
3255 // Some special case pandn patterns.
3256 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3257                   VR128:$src2)),
3258           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3259 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3260                   VR128:$src2)),
3261           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3262 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3263                   VR128:$src2)),
3264           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3265
3266 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3267                   (memop addr:$src2))),
3268           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3269 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3270                   (memop addr:$src2))),
3271           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3272 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3273                   (memop addr:$src2))),
3274           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3275
3276 // vector -> vector casts
3277 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3278           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3279 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3280           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3281 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3282           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3283 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3284           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3285
3286 // Use movaps / movups for SSE integer load / store (one byte shorter).
3287 def : Pat<(alignedloadv4i32 addr:$src),
3288           (MOVAPSrm addr:$src)>;
3289 def : Pat<(loadv4i32 addr:$src),
3290           (MOVUPSrm addr:$src)>;
3291 def : Pat<(alignedloadv2i64 addr:$src),
3292           (MOVAPSrm addr:$src)>;
3293 def : Pat<(loadv2i64 addr:$src),
3294           (MOVUPSrm addr:$src)>;
3295
3296 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3297           (MOVAPSmr addr:$dst, VR128:$src)>;
3298 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3299           (MOVAPSmr addr:$dst, VR128:$src)>;
3300 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3301           (MOVAPSmr addr:$dst, VR128:$src)>;
3302 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3303           (MOVAPSmr addr:$dst, VR128:$src)>;
3304 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3305           (MOVUPSmr addr:$dst, VR128:$src)>;
3306 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3307           (MOVUPSmr addr:$dst, VR128:$src)>;
3308 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3309           (MOVUPSmr addr:$dst, VR128:$src)>;
3310 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3311           (MOVUPSmr addr:$dst, VR128:$src)>;
3312
3313 //===----------------------------------------------------------------------===//
3314 // SSE4.1 Instructions
3315 //===----------------------------------------------------------------------===//
3316
3317 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3318                             string OpcodeStr,
3319                             Intrinsic V4F32Int,
3320                             Intrinsic V2F64Int> {
3321   // Intrinsic operation, reg.
3322   // Vector intrinsic operation, reg
3323   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3324                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3325                     !strconcat(OpcodeStr,
3326                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3327                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3328                     OpSize;
3329
3330   // Vector intrinsic operation, mem
3331   def PSm_Int : Ii8<opcps, MRMSrcMem,
3332                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3333                     !strconcat(OpcodeStr,
3334                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3335                     [(set VR128:$dst,
3336                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3337                     TA, OpSize,
3338                 Requires<[HasSSE41]>;
3339
3340   // Vector intrinsic operation, reg
3341   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3342                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3343                     !strconcat(OpcodeStr,
3344                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3345                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3346                     OpSize;
3347
3348   // Vector intrinsic operation, mem
3349   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3350                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3351                     !strconcat(OpcodeStr,
3352                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3353                     [(set VR128:$dst,
3354                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3355                     OpSize;
3356 }
3357
3358 let Constraints = "$src1 = $dst" in {
3359 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3360                             string OpcodeStr,
3361                             Intrinsic F32Int,
3362                             Intrinsic F64Int> {
3363   // Intrinsic operation, reg.
3364   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3365                     (outs VR128:$dst),
3366                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3367                     !strconcat(OpcodeStr,
3368                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3369                     [(set VR128:$dst,
3370                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3371                     OpSize;
3372
3373   // Intrinsic operation, mem.
3374   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3375                     (outs VR128:$dst),
3376                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3377                     !strconcat(OpcodeStr,
3378                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3379                     [(set VR128:$dst,
3380                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3381                     OpSize;
3382
3383   // Intrinsic operation, reg.
3384   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3385                     (outs VR128:$dst),
3386                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3387                     !strconcat(OpcodeStr,
3388                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3389                     [(set VR128:$dst,
3390                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3391                     OpSize;
3392
3393   // Intrinsic operation, mem.
3394   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3395                     (outs VR128:$dst),
3396                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3397                     !strconcat(OpcodeStr,
3398                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3399                     [(set VR128:$dst,
3400                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3401                     OpSize;
3402 }
3403 }
3404
3405 // FP round - roundss, roundps, roundsd, roundpd
3406 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3407                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3408 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3409                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3410
3411 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3412 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3413                                  Intrinsic IntId128> {
3414   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3415                     (ins VR128:$src),
3416                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3417                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3418   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3419                      (ins i128mem:$src),
3420                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3421                      [(set VR128:$dst,
3422                        (IntId128
3423                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3424 }
3425
3426 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3427                                          int_x86_sse41_phminposuw>;
3428
3429 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3430 let Constraints = "$src1 = $dst" in {
3431   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3432                                 Intrinsic IntId128, bit Commutable = 0> {
3433     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3434                    (ins VR128:$src1, VR128:$src2),
3435                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3436                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3437                    OpSize {
3438       let isCommutable = Commutable;
3439     }
3440     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3441                    (ins VR128:$src1, i128mem:$src2),
3442                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3443                    [(set VR128:$dst,
3444                      (IntId128 VR128:$src1,
3445                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3446   }
3447 }
3448
3449 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3450                                        int_x86_sse41_pcmpeqq, 1>;
3451 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3452                                        int_x86_sse41_packusdw, 0>;
3453 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3454                                        int_x86_sse41_pminsb, 1>;
3455 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3456                                        int_x86_sse41_pminsd, 1>;
3457 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3458                                        int_x86_sse41_pminud, 1>;
3459 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3460                                        int_x86_sse41_pminuw, 1>;
3461 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3462                                        int_x86_sse41_pmaxsb, 1>;
3463 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3464                                        int_x86_sse41_pmaxsd, 1>;
3465 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3466                                        int_x86_sse41_pmaxud, 1>;
3467 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3468                                        int_x86_sse41_pmaxuw, 1>;
3469
3470 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3471
3472 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3473           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3474 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3475           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3476
3477 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3478 let Constraints = "$src1 = $dst" in {
3479   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3480                                 SDNode OpNode, Intrinsic IntId128,
3481                                 bit Commutable = 0> {
3482     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3483                    (ins VR128:$src1, VR128:$src2),
3484                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3485                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3486                                                    VR128:$src2))]>, OpSize {
3487       let isCommutable = Commutable;
3488     }
3489     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3490                       (ins VR128:$src1, VR128:$src2),
3491                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3492                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3493                       OpSize {
3494       let isCommutable = Commutable;
3495     }
3496     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3497                    (ins VR128:$src1, i128mem:$src2),
3498                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3499                    [(set VR128:$dst,
3500                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3501     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3502                        (ins VR128:$src1, i128mem:$src2),
3503                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3504                        [(set VR128:$dst,
3505                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3506                        OpSize;
3507   }
3508 }
3509
3510 /// SS48I_binop_rm - Simple SSE41 binary operator.
3511 let Constraints = "$src1 = $dst" in {
3512 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3513                         ValueType OpVT, bit Commutable = 0> {
3514   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3515                                  (ins VR128:$src1, VR128:$src2),
3516                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3517                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3518                OpSize {
3519     let isCommutable = Commutable;
3520   }
3521   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3522                                  (ins VR128:$src1, i128mem:$src2),
3523                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3524                [(set VR128:$dst, (OpNode VR128:$src1,
3525                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3526                OpSize;
3527 }
3528 }
3529
3530 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3531
3532 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3533 let Constraints = "$src1 = $dst" in {
3534   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3535                                  Intrinsic IntId128, bit Commutable = 0> {
3536     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3537                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3538                     !strconcat(OpcodeStr,
3539                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3540                     [(set VR128:$dst,
3541                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3542                     OpSize {
3543       let isCommutable = Commutable;
3544     }
3545     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3546                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3547                     !strconcat(OpcodeStr,
3548                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3549                     [(set VR128:$dst,
3550                       (IntId128 VR128:$src1,
3551                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3552                     OpSize;
3553   }
3554 }
3555
3556 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3557                                         int_x86_sse41_blendps, 0>;
3558 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3559                                         int_x86_sse41_blendpd, 0>;
3560 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3561                                         int_x86_sse41_pblendw, 0>;
3562 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3563                                         int_x86_sse41_dpps, 1>;
3564 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3565                                         int_x86_sse41_dppd, 1>;
3566 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3567                                         int_x86_sse41_mpsadbw, 0>;
3568
3569
3570 /// SS41I_ternary_int - SSE 4.1 ternary operator
3571 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3572   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3573     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3574                     (ins VR128:$src1, VR128:$src2),
3575                     !strconcat(OpcodeStr,
3576                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3577                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3578                     OpSize;
3579
3580     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3581                     (ins VR128:$src1, i128mem:$src2),
3582                     !strconcat(OpcodeStr,
3583                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3584                     [(set VR128:$dst,
3585                       (IntId VR128:$src1,
3586                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3587   }
3588 }
3589
3590 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3591 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3592 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3593
3594
3595 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3596   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3597                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3598                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3599
3600   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3601                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3602        [(set VR128:$dst,
3603          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3604        OpSize;
3605 }
3606
3607 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3608 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3609 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3610 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3611 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3612 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3613
3614 // Common patterns involving scalar load.
3615 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3616           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3617 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3618           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3619
3620 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3621           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3622 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3623           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3624
3625 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3626           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3627 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3628           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3629
3630 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3631           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3632 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3633           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3634
3635 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3636           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3637 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3638           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3639
3640 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3641           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3642 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3643           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3644
3645
3646 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3647   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3648                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3649                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3650
3651   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3652                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3653        [(set VR128:$dst,
3654          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3655           OpSize;
3656 }
3657
3658 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3659 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3660 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3661 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3662
3663 // Common patterns involving scalar load
3664 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3665           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3666 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3667           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3668
3669 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3670           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3671 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3672           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3673
3674
3675 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3676   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3677                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3678                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3679
3680   // Expecting a i16 load any extended to i32 value.
3681   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3682                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3683                  [(set VR128:$dst, (IntId (bitconvert
3684                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3685                  OpSize;
3686 }
3687
3688 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3689 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3690
3691 // Common patterns involving scalar load
3692 def : Pat<(int_x86_sse41_pmovsxbq
3693             (bitconvert (v4i32 (X86vzmovl
3694                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3695           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3696
3697 def : Pat<(int_x86_sse41_pmovzxbq
3698             (bitconvert (v4i32 (X86vzmovl
3699                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3700           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3701
3702
3703 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3704 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3705   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3706                  (ins VR128:$src1, i32i8imm:$src2),
3707                  !strconcat(OpcodeStr,
3708                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3709                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3710                  OpSize;
3711   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3712                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3713                  !strconcat(OpcodeStr,
3714                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3715                  []>, OpSize;
3716 // FIXME:
3717 // There's an AssertZext in the way of writing the store pattern
3718 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3719 }
3720
3721 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3722
3723
3724 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3725 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3726   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3727                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3728                  !strconcat(OpcodeStr,
3729                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3730                  []>, OpSize;
3731 // FIXME:
3732 // There's an AssertZext in the way of writing the store pattern
3733 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3734 }
3735
3736 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3737
3738
3739 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3740 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3741   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3742                  (ins VR128:$src1, i32i8imm:$src2),
3743                  !strconcat(OpcodeStr,
3744                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3745                  [(set GR32:$dst,
3746                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3747   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3748                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3749                  !strconcat(OpcodeStr,
3750                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3751                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3752                           addr:$dst)]>, OpSize;
3753 }
3754
3755 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3756
3757
3758 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3759 /// destination
3760 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3761   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3762                  (ins VR128:$src1, i32i8imm:$src2),
3763                  !strconcat(OpcodeStr,
3764                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3765                  [(set GR32:$dst,
3766                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3767            OpSize;
3768   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3769                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3770                  !strconcat(OpcodeStr,
3771                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3772                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3773                           addr:$dst)]>, OpSize;
3774 }
3775
3776 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3777
3778 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3779 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3780                                               imm:$src2))),
3781                  addr:$dst),
3782           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3783          Requires<[HasSSE41]>;
3784
3785 let Constraints = "$src1 = $dst" in {
3786   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3787     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3788                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3789                    !strconcat(OpcodeStr,
3790                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3791                    [(set VR128:$dst,
3792                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3793     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3794                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3795                    !strconcat(OpcodeStr,
3796                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3797                    [(set VR128:$dst,
3798                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3799                                 imm:$src3))]>, OpSize;
3800   }
3801 }
3802
3803 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3804
3805 let Constraints = "$src1 = $dst" in {
3806   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3807     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3808                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3809                    !strconcat(OpcodeStr,
3810                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3811                    [(set VR128:$dst,
3812                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3813                    OpSize;
3814     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3815                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3816                    !strconcat(OpcodeStr,
3817                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3818                    [(set VR128:$dst,
3819                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3820                                        imm:$src3)))]>, OpSize;
3821   }
3822 }
3823
3824 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3825
3826 // insertps has a few different modes, there's the first two here below which
3827 // are optimized inserts that won't zero arbitrary elements in the destination
3828 // vector. The next one matches the intrinsic and could zero arbitrary elements
3829 // in the target vector.
3830 let Constraints = "$src1 = $dst" in {
3831   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3832     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3833                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3834                    !strconcat(OpcodeStr,
3835                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3836                    [(set VR128:$dst,
3837                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3838       OpSize;
3839     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3840                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3841                    !strconcat(OpcodeStr,
3842                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3843                    [(set VR128:$dst,
3844                      (X86insrtps VR128:$src1,
3845                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3846                                  imm:$src3))]>, OpSize;
3847   }
3848 }
3849
3850 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3851
3852 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3853           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3854
3855 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3856 // the intel intrinsic that corresponds to this.
3857 let Defs = [EFLAGS] in {
3858 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3859                     "ptest \t{$src2, $src1|$src1, $src2}",
3860                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3861               OpSize;
3862 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3863                     "ptest \t{$src2, $src1|$src1, $src2}",
3864                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3865               OpSize;
3866 }
3867
3868 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3869                        "movntdqa\t{$src, $dst|$dst, $src}",
3870                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3871                        OpSize;
3872
3873
3874 //===----------------------------------------------------------------------===//
3875 // SSE4.2 Instructions
3876 //===----------------------------------------------------------------------===//
3877
3878 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3879 let Constraints = "$src1 = $dst" in {
3880   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3881                                 Intrinsic IntId128, bit Commutable = 0> {
3882     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3883                    (ins VR128:$src1, VR128:$src2),
3884                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3885                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3886                    OpSize {
3887       let isCommutable = Commutable;
3888     }
3889     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3890                    (ins VR128:$src1, i128mem:$src2),
3891                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3892                    [(set VR128:$dst,
3893                      (IntId128 VR128:$src1,
3894                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3895   }
3896 }
3897
3898 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3899
3900 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3901           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3902 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3903           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3904
3905 // crc intrinsic instruction
3906 // This set of instructions are only rm, the only difference is the size
3907 // of r and m.
3908 let Constraints = "$src1 = $dst" in {
3909   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3910                       (ins GR32:$src1, i8mem:$src2),
3911                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3912                        [(set GR32:$dst,
3913                          (int_x86_sse42_crc32_8 GR32:$src1,
3914                          (load addr:$src2)))]>;
3915   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3916                       (ins GR32:$src1, GR8:$src2),
3917                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3918                        [(set GR32:$dst,
3919                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3920   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3921                       (ins GR32:$src1, i16mem:$src2),
3922                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3923                        [(set GR32:$dst,
3924                          (int_x86_sse42_crc32_16 GR32:$src1,
3925                          (load addr:$src2)))]>,
3926                          OpSize;
3927   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3928                       (ins GR32:$src1, GR16:$src2),
3929                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3930                        [(set GR32:$dst,
3931                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3932                          OpSize;
3933   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3934                       (ins GR32:$src1, i32mem:$src2),
3935                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3936                        [(set GR32:$dst,
3937                          (int_x86_sse42_crc32_32 GR32:$src1,
3938                          (load addr:$src2)))]>;
3939   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3940                       (ins GR32:$src1, GR32:$src2),
3941                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3942                        [(set GR32:$dst,
3943                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3944   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3945                       (ins GR64:$src1, i8mem:$src2),
3946                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3947                        [(set GR64:$dst,
3948                          (int_x86_sse42_crc64_8 GR64:$src1,
3949                          (load addr:$src2)))]>,
3950                          REX_W;
3951   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3952                       (ins GR64:$src1, GR8:$src2),
3953                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3954                        [(set GR64:$dst,
3955                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3956                          REX_W;
3957   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3958                       (ins GR64:$src1, i64mem:$src2),
3959                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3960                        [(set GR64:$dst,
3961                          (int_x86_sse42_crc64_64 GR64:$src1,
3962                          (load addr:$src2)))]>,
3963                          REX_W;
3964   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3965                       (ins GR64:$src1, GR64:$src2),
3966                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3967                        [(set GR64:$dst,
3968                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3969                          REX_W;
3970 }
3971
3972 // String/text processing instructions.
3973 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3974 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3975   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3976   "#PCMPISTRM128rr PSEUDO!",
3977   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3978                                                 imm:$src3))]>, OpSize;
3979 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3980   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3981   "#PCMPISTRM128rm PSEUDO!",
3982   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3983                                                 imm:$src3))]>, OpSize;
3984 }
3985
3986 let Defs = [XMM0, EFLAGS] in {
3987 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3988   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3989    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3990 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3991   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3992   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3993 }
3994
3995 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3996 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3997   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3998   "#PCMPESTRM128rr PSEUDO!",
3999   [(set VR128:$dst,
4000         (int_x86_sse42_pcmpestrm128
4001          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
4002
4003 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
4004   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4005   "#PCMPESTRM128rm PSEUDO!",
4006   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4007                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
4008   OpSize;
4009 }
4010
4011 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4012 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4013   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4014   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4015 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4016   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4017   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4018 }
4019
4020 let Defs = [ECX, EFLAGS] in {
4021   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
4022     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4023       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4024       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
4025       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4026        (implicit EFLAGS)]>, OpSize;
4027     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4028       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4029       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
4030       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4031        (implicit EFLAGS)]>, OpSize;
4032   }
4033 }
4034
4035 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4036 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4037 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4038 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4039 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4040 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4041
4042 let Defs = [ECX, EFLAGS] in {
4043 let Uses = [EAX, EDX] in {
4044   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
4045     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4046       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4047       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4048       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4049        (implicit EFLAGS)]>, OpSize;
4050     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4051       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4052        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4053        [(set ECX,
4054              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4055         (implicit EFLAGS)]>, OpSize;
4056   }
4057 }
4058 }
4059
4060 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4061 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4062 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4063 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4064 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4065 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
4066
4067 //===----------------------------------------------------------------------===//
4068 // AES-NI Instructions
4069 //===----------------------------------------------------------------------===//
4070
4071 let Constraints = "$src1 = $dst" in {
4072   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
4073                                 Intrinsic IntId128, bit Commutable = 0> {
4074     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
4075                    (ins VR128:$src1, VR128:$src2),
4076                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4077                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4078                    OpSize {
4079       let isCommutable = Commutable;
4080     }
4081     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
4082                    (ins VR128:$src1, i128mem:$src2),
4083                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4084                    [(set VR128:$dst,
4085                      (IntId128 VR128:$src1,
4086                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4087   }
4088 }
4089
4090 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
4091                        int_x86_aesni_aesenc>;
4092 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
4093                        int_x86_aesni_aesenclast>;
4094 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
4095                        int_x86_aesni_aesdec>;
4096 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
4097                        int_x86_aesni_aesdeclast>;
4098
4099 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
4100           (AESENCrr VR128:$src1, VR128:$src2)>;
4101 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
4102           (AESENCrm VR128:$src1, addr:$src2)>;
4103 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
4104           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
4105 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
4106           (AESENCLASTrm VR128:$src1, addr:$src2)>;
4107 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
4108           (AESDECrr VR128:$src1, VR128:$src2)>;
4109 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
4110           (AESDECrm VR128:$src1, addr:$src2)>;
4111 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
4112           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
4113 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
4114           (AESDECLASTrm VR128:$src1, addr:$src2)>;
4115
4116 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
4117   (ins VR128:$src1),
4118   "aesimc\t{$src1, $dst|$dst, $src1}",
4119   [(set VR128:$dst,
4120     (int_x86_aesni_aesimc VR128:$src1))]>,
4121   OpSize;
4122
4123 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
4124   (ins i128mem:$src1),
4125   "aesimc\t{$src1, $dst|$dst, $src1}",
4126   [(set VR128:$dst,
4127     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
4128   OpSize;
4129
4130 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
4131   (ins VR128:$src1, i8imm:$src2),
4132   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4133   [(set VR128:$dst,
4134     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
4135   OpSize;
4136 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
4137   (ins i128mem:$src1, i8imm:$src2),
4138   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4139   [(set VR128:$dst,
4140     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
4141                                     imm:$src2))]>,
4142   OpSize;