lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 def SSE_DPPD_ITINS : OpndItins<
 155   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 156 >;
 157
 158 def SSE_DPPS_ITINS : OpndItins<
 159   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 160 >;
 161
 162 def DEFAULT_ITINS : OpndItins<
 163   IIC_ALU_NONMEM, IIC_ALU_MEM
 164 >;
 165
 166 def SSE_EXTRACT_ITINS : OpndItins<
 167   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 168 >;
 169
 170 def SSE_INSERT_ITINS : OpndItins<
 171   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 172 >;
 173
 174 def SSE_MPSADBW_ITINS : OpndItins<
 175   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 176 >;
 177
 178 def SSE_PMULLD_ITINS : OpndItins<
 179   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 180 >;
 181
 182 //===----------------------------------------------------------------------===//
 183 // SSE 1 & 2 Instructions Classes
 184 //===----------------------------------------------------------------------===//
 185
 186 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 187 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 188                            RegisterClass RC, X86MemOperand x86memop,
 189                            OpndItins itins,
 190                            bit Is2Addr = 1> {
 191   let isCommutable = 1 in {
 192     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 193        !if(Is2Addr,
 194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 196        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 197        Sched<[itins.Sched]>;
 198   }
 199   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 200        !if(Is2Addr,
 201            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 202            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 203        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 204        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 205 }
 206
 207 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 208 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 209                              string asm, string SSEVer, string FPSizeStr,
 210                              Operand memopr, ComplexPattern mem_cpat,
 211                              OpndItins itins,
 212                              bit Is2Addr = 1> {
 213   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 214        !if(Is2Addr,
 215            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        [(set RC:$dst, (!cast<Intrinsic>(
 218                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 219              RC:$src1, RC:$src2))], itins.rr>,
 220        Sched<[itins.Sched]>;
 221   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 222        !if(Is2Addr,
 223            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 224            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 225        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 226                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 227              RC:$src1, mem_cpat:$src2))], itins.rm>,
 228        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 229 }
 230
 231 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 232 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 233                            RegisterClass RC, ValueType vt,
 234                            X86MemOperand x86memop, PatFrag mem_frag,
 235                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 236   let isCommutable = 1 in
 237     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 238        !if(Is2Addr,
 239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 241        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 242        Sched<[itins.Sched]>;
 243   let mayLoad = 1 in
 244     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 245        !if(Is2Addr,
 246            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 247            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 248        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 249           itins.rm, d>,
 250        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 251 }
 252
 253 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 254 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 255                                       string OpcodeStr, X86MemOperand x86memop,
 256                                       list<dag> pat_rr, list<dag> pat_rm,
 257                                       bit Is2Addr = 1> {
 258   let isCommutable = 1, hasSideEffects = 0 in
 259     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 260        !if(Is2Addr,
 261            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 262            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 263        pat_rr, NoItinerary, d>,
 264        Sched<[WriteVecLogic]>;
 265   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 266        !if(Is2Addr,
 267            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 268            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 269        pat_rm, NoItinerary, d>,
 270        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 //  Non-instruction patterns
 275 //===----------------------------------------------------------------------===//
 276
 277 // A vector extract of the first f32/f64 position is a subregister copy
 278 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 279           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 280 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 281           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 282
 283 // A 128-bit subvector extract from the first 256-bit vector position
 284 // is a subregister copy that needs no instruction.
 285 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 286           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 287 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 288           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 289
 290 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 291           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 292 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 293           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 294
 295 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 296           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 297 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 298           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 299
 300 // A 128-bit subvector insert to the first 256-bit vector position
 301 // is a subregister copy that needs no instruction.
 302 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 303 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 304           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 305 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 306           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 307 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 308           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 309 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 310           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 311 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 312           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 313 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 314           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 315 }
 316
 317 // Implicitly promote a 32-bit scalar to a vector.
 318 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 319           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 320 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 321           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 322 // Implicitly promote a 64-bit scalar to a vector.
 323 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 324           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 325 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 326           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 327
 328 // Bitcasts between 128-bit vector types. Return the original type since
 329 // no instruction is needed for the conversion
 330 let Predicates = [HasSSE2] in {
 331   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 332   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 333   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 334   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 335   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 336   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 337   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 338   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 339   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 340   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 341   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 342   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 343   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 344   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 345   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 346   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 347   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 348   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 349   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 350   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 351   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 352   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 353   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 354   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 355   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 356   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 357   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 358   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 359   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 360   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 361 }
 362
 363 // Bitcasts between 256-bit vector types. Return the original type since
 364 // no instruction is needed for the conversion
 365 let Predicates = [HasAVX] in {
 366   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 367   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 368   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 369   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 370   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 371   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 372   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 373   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 374   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 375   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 376   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 377   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 378   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 379   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 380   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 381   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 382   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 383   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 384   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 385   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 386   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 387   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 388   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 389   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 390   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 391   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 392   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 393   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 394   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 395   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 396 }
 397
 398 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 399 // This is expanded by ExpandPostRAPseudos.
 400 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 401     isPseudo = 1, SchedRW = [WriteZero] in {
 402   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 403                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 404   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 405                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 406 }
 407
 408 //===----------------------------------------------------------------------===//
 409 // AVX & SSE - Zero/One Vectors
 410 //===----------------------------------------------------------------------===//
 411
 412 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 413 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 414 // swizzled by ExecutionDepsFix to pxor.
 415 // We set canFoldAsLoad because this can be converted to a constant-pool
 416 // load of an all-zeros value if folding it would be beneficial.
 417 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 418     isPseudo = 1, SchedRW = [WriteZero] in {
 419 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 420                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 421 }
 422
 423 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 424 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 425 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 426 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 427 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 428
 429
 430 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 431 // and doesn't need it because on sandy bridge the register is set to zero
 432 // at the rename stage without using any execution unit, so SET0PSY
 433 // and SET0PDY can be used for vector int instructions without penalty
 434 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 435     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 436 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 437                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 438 }
 439
 440 let Predicates = [HasAVX] in
 441   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 442
 443 let Predicates = [HasAVX2] in {
 444   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 445   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 446   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 447   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 448 }
 449
 450 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 451 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 452 let Predicates = [HasAVX1Only] in {
 453 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 454 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 455           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 456
 457 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 458 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 459           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 460
 461 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 462 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 463           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 464
 465 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 466 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 467           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 468 }
 469
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-ones value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 476   let Predicates = [HasAVX2] in
 477   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 478                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 479 }
 480
 481
 482 //===----------------------------------------------------------------------===//
 483 // SSE 1 & 2 - Move FP Scalar Instructions
 484 //
 485 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 486 // register copies because it's a partial register update; Register-to-register
 487 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 488 // that the insert be implementable in terms of a copy, and just mentioned, we
 489 // don't use movss/movsd for copies.
 490 //===----------------------------------------------------------------------===//
 491
 492 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 493                          X86MemOperand x86memop, string base_opc,
 494                          string asm_opr> {
 495   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 496               (ins VR128:$src1, RC:$src2),
 497               !strconcat(base_opc, asm_opr),
 498               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 499                                  (scalar_to_vector RC:$src2))))],
 500               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 501
 502   // For the disassembler
 503   let isCodeGenOnly = 1, hasSideEffects = 0 in
 504   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 505                   (ins VR128:$src1, RC:$src2),
 506                   !strconcat(base_opc, asm_opr),
 507                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 508 }
 509
 510 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 511                       X86MemOperand x86memop, string OpcodeStr> {
 512   // AVX
 513   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 514                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 515                               VEX_4V, VEX_LIG;
 516
 517   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 518                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 519                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 520                      VEX, VEX_LIG, Sched<[WriteStore]>;
 521   // SSE1 & 2
 522   let Constraints = "$src1 = $dst" in {
 523     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 524                               "\t{$src2, $dst|$dst, $src2}">;
 525   }
 526
 527   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 528                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 529                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 530                   Sched<[WriteStore]>;
 531 }
 532
 533 // Loading from memory automatically zeroing upper bits.
 534 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 535                          PatFrag mem_pat, string OpcodeStr> {
 536   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 537                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 538                      [(set RC:$dst, (mem_pat addr:$src))],
 539                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 540   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 541                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 542                      [(set RC:$dst, (mem_pat addr:$src))],
 543                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 544 }
 545
 546 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 547 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 548
 549 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 550   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 551
 552   let AddedComplexity = 20 in
 553     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 554 }
 555
 556 // Patterns
 557 let Predicates = [UseAVX] in {
 558   let AddedComplexity = 15 in {
 559   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 560   // MOVS{S,D} to the lower bits.
 561   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 562             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 563   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 564             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 565   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 566             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 567   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 568             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 569
 570   // Move low f32 and clear high bits.
 571   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 572             (SUBREG_TO_REG (i32 0),
 573              (VMOVSSrr (v4f32 (V_SET0)),
 574                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 575   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 576             (SUBREG_TO_REG (i32 0),
 577              (VMOVSSrr (v4i32 (V_SET0)),
 578                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 579   }
 580
 581   let AddedComplexity = 20 in {
 582   // MOVSSrm zeros the high parts of the register; represent this
 583   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 584   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 585             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 586   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 587             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 588   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 590
 591   // MOVSDrm zeros the high parts of the register; represent this
 592   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 593   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 594             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 595   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 596             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 597   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 598             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 599   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 600             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 601   def : Pat<(v2f64 (X86vzload addr:$src)),
 602             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 603
 604   // Represent the same patterns above but in the form they appear for
 605   // 256-bit types
 606   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 607                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 608             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 609   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 610                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 612   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 613                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 615   }
 616   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 617                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 618             (SUBREG_TO_REG (i32 0),
 619                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 622                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 623             (SUBREG_TO_REG (i64 0),
 624                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 625                            sub_xmm)>;
 626   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 627                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 628             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 629
 630   // Move low f64 and clear high bits.
 631   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633              (VMOVSDrr (v2f64 (V_SET0)),
 634                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 635
 636   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 637             (SUBREG_TO_REG (i32 0),
 638              (VMOVSDrr (v2i64 (V_SET0)),
 639                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 640
 641   // Extract and store.
 642   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 643                    addr:$dst),
 644             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 645   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 648
 649   // Shuffle with VMOVSS
 650   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 651             (VMOVSSrr (v4i32 VR128:$src1),
 652                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 653   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 654             (VMOVSSrr (v4f32 VR128:$src1),
 655                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 656
 657   // 256-bit variants
 658   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 659             (SUBREG_TO_REG (i32 0),
 660               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 661                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 662               sub_xmm)>;
 663   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 666                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 667               sub_xmm)>;
 668
 669   // Shuffle with VMOVSD
 670   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 678
 679   // 256-bit variants
 680   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 681             (SUBREG_TO_REG (i32 0),
 682               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 683                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 684               sub_xmm)>;
 685   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 686             (SUBREG_TO_REG (i32 0),
 687               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 688                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 689               sub_xmm)>;
 690
 691
 692   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 693   // is during lowering, where it's not possible to recognize the fold cause
 694   // it has two uses through a bitcast. One use disappears at isel time and the
 695   // fold opportunity reappears.
 696   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 697             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 698   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 700   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 702   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 703             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 704 }
 705
 706 let Predicates = [UseSSE1] in {
 707   let AddedComplexity = 15 in {
 708   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 709   // MOVSS to the lower bits.
 710   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 711             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 713             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 714   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 715             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSSrm already zeros the high parts of the register.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 722   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 724   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 726   }
 727
 728   // Extract and store.
 729   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 730                    addr:$dst),
 731             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 732
 733   // Shuffle with MOVSS
 734   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 735             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 736   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 737             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 738 }
 739
 740 let Predicates = [UseSSE2] in {
 741   let AddedComplexity = 15 in {
 742   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 743   // MOVSD to the lower bits.
 744   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 745             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 746   }
 747
 748   let AddedComplexity = 20 in {
 749   // MOVSDrm already zeros the high parts of the register.
 750   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 751             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 752   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 753             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 754   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 755             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 756   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 757             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 758   def : Pat<(v2f64 (X86vzload addr:$src)),
 759             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 760   }
 761
 762   // Extract and store.
 763   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 764                    addr:$dst),
 765             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 766
 767   // Shuffle with MOVSD
 768   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 769             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 770   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 771             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 772   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776
 777   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 778   // is during lowering, where it's not possible to recognize the fold cause
 779   // it has two uses through a bitcast. One use disappears at isel time and the
 780   // fold opportunity reappears.
 781   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 782             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 783   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 784             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 785   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 786             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 787   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 788             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 789 }
 790
 791 //===----------------------------------------------------------------------===//
 792 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 793 //===----------------------------------------------------------------------===//
 794
 795 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 796                             X86MemOperand x86memop, PatFrag ld_frag,
 797                             string asm, Domain d,
 798                             OpndItins itins,
 799                             bit IsReMaterializable = 1> {
 800 let neverHasSideEffects = 1 in
 801   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 802               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 803            Sched<[WriteMove]>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 808            Sched<[WriteLoad]>;
 809 }
 810
 811 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 812                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 813                               TB, VEX;
 814 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 815                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 816                               TB, OpSize, VEX;
 817 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 818                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 819                               TB, VEX;
 820 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 821                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 822                               TB, OpSize, VEX;
 823
 824 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               TB, VEX, VEX_L;
 827 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               TB, OpSize, VEX, VEX_L;
 830 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               TB, VEX, VEX_L;
 833 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               TB, OpSize, VEX, VEX_L;
 836 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 837                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 838                               TB;
 839 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 840                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 841                               TB, OpSize;
 842 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 843                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 844                               TB;
 845 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 846                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 847                               TB, OpSize;
 848
 849 let SchedRW = [WriteStore] in {
 850 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movaps\t{$src, $dst|$dst, $src}",
 852                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 853                    IIC_SSE_MOVA_P_MR>, VEX;
 854 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movapd\t{$src, $dst|$dst, $src}",
 856                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 857                    IIC_SSE_MOVA_P_MR>, VEX;
 858 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 859                    "movups\t{$src, $dst|$dst, $src}",
 860                    [(store (v4f32 VR128:$src), addr:$dst)],
 861                    IIC_SSE_MOVU_P_MR>, VEX;
 862 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 863                    "movupd\t{$src, $dst|$dst, $src}",
 864                    [(store (v2f64 VR128:$src), addr:$dst)],
 865                    IIC_SSE_MOVU_P_MR>, VEX;
 866 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 870 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 874 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v8f32 VR256:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 878 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v4f64 VR256:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 882 } // SchedRW
 883
 884 // For disassembler
 885 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 886   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 887                           (ins VR128:$src),
 888                           "movaps\t{$src, $dst|$dst, $src}", [],
 889                           IIC_SSE_MOVA_P_RR>, VEX;
 890   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 891                            (ins VR128:$src),
 892                            "movapd\t{$src, $dst|$dst, $src}", [],
 893                            IIC_SSE_MOVA_P_RR>, VEX;
 894   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 895                            (ins VR128:$src),
 896                            "movups\t{$src, $dst|$dst, $src}", [],
 897                            IIC_SSE_MOVU_P_RR>, VEX;
 898   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 899                            (ins VR128:$src),
 900                            "movupd\t{$src, $dst|$dst, $src}", [],
 901                            IIC_SSE_MOVU_P_RR>, VEX;
 902   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 903                             (ins VR256:$src),
 904                             "movaps\t{$src, $dst|$dst, $src}", [],
 905                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 906   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 907                             (ins VR256:$src),
 908                             "movapd\t{$src, $dst|$dst, $src}", [],
 909                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 910   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 911                             (ins VR256:$src),
 912                             "movups\t{$src, $dst|$dst, $src}", [],
 913                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 914   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 915                             (ins VR256:$src),
 916                             "movupd\t{$src, $dst|$dst, $src}", [],
 917                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 918 }
 919
 920 let Predicates = [HasAVX] in {
 921 def : Pat<(v8i32 (X86vzmovl
 922                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v4i64 (X86vzmovl
 925                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v8f32 (X86vzmovl
 928                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 def : Pat<(v4f64 (X86vzmovl
 931                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 932           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 933 }
 934
 935
 936 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 937           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 938 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 939           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 940
 941 let SchedRW = [WriteStore] in {
 942 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movaps\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movapd\t{$src, $dst|$dst, $src}",
 948                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVA_P_MR>;
 950 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movups\t{$src, $dst|$dst, $src}",
 952                    [(store (v4f32 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 955                    "movupd\t{$src, $dst|$dst, $src}",
 956                    [(store (v2f64 VR128:$src), addr:$dst)],
 957                    IIC_SSE_MOVU_P_MR>;
 958 } // SchedRW
 959
 960 // For disassembler
 961 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 962   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 963                          "movaps\t{$src, $dst|$dst, $src}", [],
 964                          IIC_SSE_MOVA_P_RR>;
 965   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 966                          "movapd\t{$src, $dst|$dst, $src}", [],
 967                          IIC_SSE_MOVA_P_RR>;
 968   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 969                          "movups\t{$src, $dst|$dst, $src}", [],
 970                          IIC_SSE_MOVU_P_RR>;
 971   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 972                          "movupd\t{$src, $dst|$dst, $src}", [],
 973                          IIC_SSE_MOVU_P_RR>;
 974 }
 975
 976 let Predicates = [HasAVX] in {
 977   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 978             (VMOVUPSmr addr:$dst, VR128:$src)>;
 979   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 980             (VMOVUPDmr addr:$dst, VR128:$src)>;
 981 }
 982
 983 let Predicates = [UseSSE1] in
 984   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 985             (MOVUPSmr addr:$dst, VR128:$src)>;
 986 let Predicates = [UseSSE2] in
 987   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 988             (MOVUPDmr addr:$dst, VR128:$src)>;
 989
 990 // Use vmovaps/vmovups for AVX integer load/store.
 991 let Predicates = [HasAVX] in {
 992   // 128-bit load/store
 993   def : Pat<(alignedloadv2i64 addr:$src),
 994             (VMOVAPSrm addr:$src)>;
 995   def : Pat<(loadv2i64 addr:$src),
 996             (VMOVUPSrm addr:$src)>;
 997
 998   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 999             (VMOVAPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1001             (VMOVAPSmr addr:$dst, VR128:$src)>;
1002   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1003             (VMOVAPSmr addr:$dst, VR128:$src)>;
1004   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1005             (VMOVAPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1007             (VMOVUPSmr addr:$dst, VR128:$src)>;
1008   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1009             (VMOVUPSmr addr:$dst, VR128:$src)>;
1010   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1011             (VMOVUPSmr addr:$dst, VR128:$src)>;
1012   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1013             (VMOVUPSmr addr:$dst, VR128:$src)>;
1014
1015   // 256-bit load/store
1016   def : Pat<(alignedloadv4i64 addr:$src),
1017             (VMOVAPSYrm addr:$src)>;
1018   def : Pat<(loadv4i64 addr:$src),
1019             (VMOVUPSYrm addr:$src)>;
1020   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1021             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1022   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1023             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1024   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1025             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1026   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1027             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1028   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1029             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1030   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1031             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1032   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1033             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1034   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1035             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1036
1037   // Special patterns for storing subvector extracts of lower 128-bits
1038   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1039   def : Pat<(alignedstore (v2f64 (extract_subvector
1040                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042   def : Pat<(alignedstore (v4f32 (extract_subvector
1043                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1044             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1045   def : Pat<(alignedstore (v2i64 (extract_subvector
1046                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1047             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1048   def : Pat<(alignedstore (v4i32 (extract_subvector
1049                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1050             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1051   def : Pat<(alignedstore (v8i16 (extract_subvector
1052                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1053             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1054   def : Pat<(alignedstore (v16i8 (extract_subvector
1055                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1056             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1057
1058   def : Pat<(store (v2f64 (extract_subvector
1059                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(store (v4f32 (extract_subvector
1062                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(store (v2i64 (extract_subvector
1065                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(store (v4i32 (extract_subvector
1068                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(store (v8i16 (extract_subvector
1071                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(store (v16i8 (extract_subvector
1074                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076 }
1077
1078 // Use movaps / movups for SSE integer load / store (one byte shorter).
1079 // The instructions selected below are then converted to MOVDQA/MOVDQU
1080 // during the SSE domain pass.
1081 let Predicates = [UseSSE1] in {
1082   def : Pat<(alignedloadv2i64 addr:$src),
1083             (MOVAPSrm addr:$src)>;
1084   def : Pat<(loadv2i64 addr:$src),
1085             (MOVUPSrm addr:$src)>;
1086
1087   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1088             (MOVAPSmr addr:$dst, VR128:$src)>;
1089   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1090             (MOVAPSmr addr:$dst, VR128:$src)>;
1091   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1092             (MOVAPSmr addr:$dst, VR128:$src)>;
1093   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1094             (MOVAPSmr addr:$dst, VR128:$src)>;
1095   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1096             (MOVUPSmr addr:$dst, VR128:$src)>;
1097   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1098             (MOVUPSmr addr:$dst, VR128:$src)>;
1099   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1100             (MOVUPSmr addr:$dst, VR128:$src)>;
1101   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1102             (MOVUPSmr addr:$dst, VR128:$src)>;
1103 }
1104
1105 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1106 // bits are disregarded. FIXME: Set encoding to pseudo!
1107 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1108 let isCodeGenOnly = 1 in {
1109   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1110                          "movaps\t{$src, $dst|$dst, $src}",
1111                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1112                          IIC_SSE_MOVA_P_RM>, VEX;
1113   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1114                          "movapd\t{$src, $dst|$dst, $src}",
1115                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1116                          IIC_SSE_MOVA_P_RM>, VEX;
1117   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1118                        "movaps\t{$src, $dst|$dst, $src}",
1119                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1120                        IIC_SSE_MOVA_P_RM>;
1121   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1122                        "movapd\t{$src, $dst|$dst, $src}",
1123                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1124                        IIC_SSE_MOVA_P_RM>;
1125 }
1126 }
1127
1128 //===----------------------------------------------------------------------===//
1129 // SSE 1 & 2 - Move Low packed FP Instructions
1130 //===----------------------------------------------------------------------===//
1131
1132 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1133                                       string base_opc, string asm_opr,
1134                                       InstrItinClass itin> {
1135   def PSrm : PI<opc, MRMSrcMem,
1136          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1137          !strconcat(base_opc, "s", asm_opr),
1138      [(set VR128:$dst,
1139        (psnode VR128:$src1,
1140               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1141               itin, SSEPackedSingle>, TB,
1142      Sched<[WriteShuffleLd, ReadAfterLd]>;
1143
1144   def PDrm : PI<opc, MRMSrcMem,
1145          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1146          !strconcat(base_opc, "d", asm_opr),
1147      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1148                               (scalar_to_vector (loadf64 addr:$src2)))))],
1149               itin, SSEPackedDouble>, TB, OpSize,
1150      Sched<[WriteShuffleLd, ReadAfterLd]>;
1151
1152 }
1153
1154 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1155                                  string base_opc, InstrItinClass itin> {
1156   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1157                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1158                                     itin>, VEX_4V;
1159
1160 let Constraints = "$src1 = $dst" in
1161   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1162                                     "\t{$src2, $dst|$dst, $src2}",
1163                                     itin>;
1164 }
1165
1166 let AddedComplexity = 20 in {
1167   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1168                                     IIC_SSE_MOV_LH>;
1169 }
1170
1171 let SchedRW = [WriteStore] in {
1172 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1173                    "movlps\t{$src, $dst|$dst, $src}",
1174                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1175                                  (iPTR 0))), addr:$dst)],
1176                                  IIC_SSE_MOV_LH>, VEX;
1177 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1178                    "movlpd\t{$src, $dst|$dst, $src}",
1179                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1180                                  (iPTR 0))), addr:$dst)],
1181                                  IIC_SSE_MOV_LH>, VEX;
1182 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1183                    "movlps\t{$src, $dst|$dst, $src}",
1184                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1185                                  (iPTR 0))), addr:$dst)],
1186                                  IIC_SSE_MOV_LH>;
1187 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movlpd\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1190                                  (iPTR 0))), addr:$dst)],
1191                                  IIC_SSE_MOV_LH>;
1192 } // SchedRW
1193
1194 let Predicates = [HasAVX] in {
1195   // Shuffle with VMOVLPS
1196   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1197             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1198   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1199             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1200
1201   // Shuffle with VMOVLPD
1202   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1203             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1204   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1205             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                    addr:$src1),
1210             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1213             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1214   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1215                    addr:$src1),
1216             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1217   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1218                    addr:$src1),
1219             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1220 }
1221
1222 let Predicates = [UseSSE1] in {
1223   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1224   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1225                                  (iPTR 0))), addr:$src1),
1226             (MOVLPSmr addr:$src1, VR128:$src2)>;
1227
1228   // Shuffle with MOVLPS
1229   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1230             (MOVLPSrm VR128:$src1, addr:$src2)>;
1231   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1232             (MOVLPSrm VR128:$src1, addr:$src2)>;
1233   def : Pat<(X86Movlps VR128:$src1,
1234                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1235             (MOVLPSrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1239                                       addr:$src1),
1240             (MOVLPSmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v4i32 (X86Movlps
1242                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1243                               addr:$src1),
1244             (MOVLPSmr addr:$src1, VR128:$src2)>;
1245 }
1246
1247 let Predicates = [UseSSE2] in {
1248   // Shuffle with MOVLPD
1249   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1250             (MOVLPDrm VR128:$src1, addr:$src2)>;
1251   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1252             (MOVLPDrm VR128:$src1, addr:$src2)>;
1253
1254   // Store patterns
1255   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1256                            addr:$src1),
1257             (MOVLPDmr addr:$src1, VR128:$src2)>;
1258   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1259                            addr:$src1),
1260             (MOVLPDmr addr:$src1, VR128:$src2)>;
1261 }
1262
1263 //===----------------------------------------------------------------------===//
1264 // SSE 1 & 2 - Move Hi packed FP Instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 let AddedComplexity = 20 in {
1268   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1269                                     IIC_SSE_MOV_LH>;
1270 }
1271
1272 let SchedRW = [WriteStore] in {
1273 // v2f64 extract element 1 is always custom lowered to unpack high to low
1274 // and extract element 0 so the non-store version isn't too horrible.
1275 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1276                    "movhps\t{$src, $dst|$dst, $src}",
1277                    [(store (f64 (vector_extract
1278                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1279                                             (bc_v2f64 (v4f32 VR128:$src))),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1281 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1282                    "movhpd\t{$src, $dst|$dst, $src}",
1283                    [(store (f64 (vector_extract
1284                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1285                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1286 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1287                    "movhps\t{$src, $dst|$dst, $src}",
1288                    [(store (f64 (vector_extract
1289                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1290                                             (bc_v2f64 (v4f32 VR128:$src))),
1291                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1292 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1293                    "movhpd\t{$src, $dst|$dst, $src}",
1294                    [(store (f64 (vector_extract
1295                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1296                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1297 } // SchedRW
1298
1299 let Predicates = [HasAVX] in {
1300   // VMOVHPS patterns
1301   def : Pat<(X86Movlhps VR128:$src1,
1302                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1303             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1304   def : Pat<(X86Movlhps VR128:$src1,
1305                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1306             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1307
1308   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1309   // is during lowering, where it's not possible to recognize the load fold
1310   // cause it has two uses through a bitcast. One use disappears at isel time
1311   // and the fold opportunity reappears.
1312   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1313                       (scalar_to_vector (loadf64 addr:$src2)))),
1314             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1315 }
1316
1317 let Predicates = [UseSSE1] in {
1318   // MOVHPS patterns
1319   def : Pat<(X86Movlhps VR128:$src1,
1320                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1321             (MOVHPSrm VR128:$src1, addr:$src2)>;
1322   def : Pat<(X86Movlhps VR128:$src1,
1323                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1324             (MOVHPSrm VR128:$src1, addr:$src2)>;
1325 }
1326
1327 let Predicates = [UseSSE2] in {
1328   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1329   // is during lowering, where it's not possible to recognize the load fold
1330   // cause it has two uses through a bitcast. One use disappears at isel time
1331   // and the fold opportunity reappears.
1332   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1333                       (scalar_to_vector (loadf64 addr:$src2)))),
1334             (MOVHPDrm VR128:$src1, addr:$src2)>;
1335 }
1336
1337 //===----------------------------------------------------------------------===//
1338 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1339 //===----------------------------------------------------------------------===//
1340
1341 let AddedComplexity = 20, Predicates = [UseAVX] in {
1342   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1343                                        (ins VR128:$src1, VR128:$src2),
1344                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1345                       [(set VR128:$dst,
1346                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1347                         IIC_SSE_MOV_LH>,
1348                       VEX_4V, Sched<[WriteShuffle]>;
1349   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1350                                        (ins VR128:$src1, VR128:$src2),
1351                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1352                       [(set VR128:$dst,
1353                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1354                         IIC_SSE_MOV_LH>,
1355                       VEX_4V, Sched<[WriteShuffle]>;
1356 }
1357 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1358   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1359                                        (ins VR128:$src1, VR128:$src2),
1360                       "movlhps\t{$src2, $dst|$dst, $src2}",
1361                       [(set VR128:$dst,
1362                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1363                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1364   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1365                                        (ins VR128:$src1, VR128:$src2),
1366                       "movhlps\t{$src2, $dst|$dst, $src2}",
1367                       [(set VR128:$dst,
1368                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1369                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1370 }
1371
1372 let Predicates = [UseAVX] in {
1373   // MOVLHPS patterns
1374   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1375             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1378
1379   // MOVHLPS patterns
1380   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1381             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1382 }
1383
1384 let Predicates = [UseSSE1] in {
1385   // MOVLHPS patterns
1386   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1387             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1388   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1389             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1390
1391   // MOVHLPS patterns
1392   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1393             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1394 }
1395
1396 //===----------------------------------------------------------------------===//
1397 // SSE 1 & 2 - Conversion Instructions
1398 //===----------------------------------------------------------------------===//
1399
1400 def SSE_CVT_PD : OpndItins<
1401   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1402 >;
1403
1404 let Sched = WriteCvtI2F in
1405 def SSE_CVT_PS : OpndItins<
1406   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1407 >;
1408
1409 let Sched = WriteCvtI2F in
1410 def SSE_CVT_Scalar : OpndItins<
1411   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1412 >;
1413
1414 let Sched = WriteCvtF2I in
1415 def SSE_CVT_SS2SI_32 : OpndItins<
1416   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1417 >;
1418
1419 let Sched = WriteCvtF2I in
1420 def SSE_CVT_SS2SI_64 : OpndItins<
1421   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1422 >;
1423
1424 let Sched = WriteCvtF2I in
1425 def SSE_CVT_SD2SI : OpndItins<
1426   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1427 >;
1428
1429 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1431                      string asm, OpndItins itins> {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1433                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1434                         itins.rr>, Sched<[itins.Sched]>;
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1436                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1437                         itins.rm>, Sched<[itins.Sched.Folded]>;
1438 }
1439
1440 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1441                        X86MemOperand x86memop, string asm, Domain d,
1442                        OpndItins itins> {
1443 let neverHasSideEffects = 1 in {
1444   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1445              [], itins.rr, d>, Sched<[itins.Sched]>;
1446   let mayLoad = 1 in
1447   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1448              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1449 }
1450 }
1451
1452 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1453                           X86MemOperand x86memop, string asm> {
1454 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1455   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1456               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1457            Sched<[WriteCvtI2F]>;
1458   let mayLoad = 1 in
1459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1460               (ins DstRC:$src1, x86memop:$src),
1461               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1462            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1463 } // neverHasSideEffects = 1
1464 }
1465
1466 let Predicates = [UseAVX] in {
1467 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1468                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SS2SI_32>,
1470                                 XS, VEX, VEX_LIG;
1471 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1472                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1473                                 SSE_CVT_SS2SI_64>,
1474                                 XS, VEX, VEX_W, VEX_LIG;
1475 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1476                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1477                                 SSE_CVT_SD2SI>,
1478                                 XD, VEX, VEX_LIG;
1479 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1480                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1481                                 SSE_CVT_SD2SI>,
1482                                 XD, VEX, VEX_W, VEX_LIG;
1483
1484 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1485                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1486 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1487                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1488 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1489                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1490 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1491                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1492 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1494 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1495                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1496 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1497                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1498 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1500 }
1501 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1502 // register, but the same isn't true when only using memory operands,
1503 // provide other assembly "l" and "q" forms to address this explicitly
1504 // where appropriate to do so.
1505 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1506                                   XS, VEX_4V, VEX_LIG;
1507 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1508                                   XS, VEX_4V, VEX_W, VEX_LIG;
1509 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1510                                   XD, VEX_4V, VEX_LIG;
1511 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1512                                   XD, VEX_4V, VEX_W, VEX_LIG;
1513
1514 let Predicates = [UseAVX] in {
1515   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1516                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1517   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1518                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1519
1520   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1521             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1522   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1523             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1524   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1525             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1526   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1527             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1528
1529   def : Pat<(f32 (sint_to_fp GR32:$src)),
1530             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1531   def : Pat<(f32 (sint_to_fp GR64:$src)),
1532             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1533   def : Pat<(f64 (sint_to_fp GR32:$src)),
1534             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1535   def : Pat<(f64 (sint_to_fp GR64:$src)),
1536             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1537 }
1538
1539 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1540                       "cvttss2si\t{$src, $dst|$dst, $src}",
1541                       SSE_CVT_SS2SI_32>, XS;
1542 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1543                       "cvttss2si\t{$src, $dst|$dst, $src}",
1544                       SSE_CVT_SS2SI_64>, XS, REX_W;
1545 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1546                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1547                       SSE_CVT_SD2SI>, XD;
1548 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1549                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1550                       SSE_CVT_SD2SI>, XD, REX_W;
1551 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1552                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1553                       SSE_CVT_Scalar>, XS;
1554 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1555                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1556                       SSE_CVT_Scalar>, XS, REX_W;
1557 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1558                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1559                       SSE_CVT_Scalar>, XD;
1560 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1561                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1562                       SSE_CVT_Scalar>, XD, REX_W;
1563
1564 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1565                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1566 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1567                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1568 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1569                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1570 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1571                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1572 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1573                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1574 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1575                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1576 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1577                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1578 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1579                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1580
1581 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1582                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1583 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1584                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1585
1586 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1587 // and/or XMM operand(s).
1588
1589 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1590                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1591                          string asm, OpndItins itins> {
1592   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1593               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1594               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1595            Sched<[itins.Sched]>;
1596   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1598               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1599            Sched<[itins.Sched.Folded]>;
1600 }
1601
1602 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1603                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1604                     PatFrag ld_frag, string asm, OpndItins itins,
1605                     bit Is2Addr = 1> {
1606   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1607               !if(Is2Addr,
1608                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1609                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1610               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1611               itins.rr>, Sched<[itins.Sched]>;
1612   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1613               (ins DstRC:$src1, x86memop:$src2),
1614               !if(Is2Addr,
1615                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1616                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1617               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1618               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1619 }
1620
1621 let Predicates = [UseAVX] in {
1622 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1623                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1624                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1625 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1626                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1627                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1628 }
1629 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1630                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1631 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1632                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1633
1634
1635 let Predicates = [UseAVX] in {
1636 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1637           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1638           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1639 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1640           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1641           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1642           VEX_W;
1643 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1644           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1645           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1646 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1647           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1648           SSE_CVT_Scalar, 0>, XD,
1649           VEX_4V, VEX_W;
1650 }
1651 let Constraints = "$src1 = $dst" in {
1652   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1653                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1654                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1655   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1656                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1657                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1658   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1659                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1660                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1661   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1662                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1663                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1664 }
1665
1666 /// SSE 1 Only
1667
1668 // Aliases for intrinsics
1669 let Predicates = [UseAVX] in {
1670 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1671                                     ssmem, sse_load_f32, "cvttss2si",
1672                                     SSE_CVT_SS2SI_32>, XS, VEX;
1673 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1674                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1675                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1676                                    XS, VEX, VEX_W;
1677 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1678                                     sdmem, sse_load_f64, "cvttsd2si",
1679                                     SSE_CVT_SD2SI>, XD, VEX;
1680 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1681                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1682                                   "cvttsd2si", SSE_CVT_SD2SI>,
1683                                   XD, VEX, VEX_W;
1684 }
1685 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1686                                     ssmem, sse_load_f32, "cvttss2si",
1687                                     SSE_CVT_SS2SI_32>, XS;
1688 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1689                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1690                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1691 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1692                                     sdmem, sse_load_f64, "cvttsd2si",
1693                                     SSE_CVT_SD2SI>, XD;
1694 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1695                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1696                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1697
1698 let Predicates = [UseAVX] in {
1699 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1700                                   ssmem, sse_load_f32, "cvtss2si",
1701                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1702 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1703                                   ssmem, sse_load_f32, "cvtss2si",
1704                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1705 }
1706 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1707                                ssmem, sse_load_f32, "cvtss2si",
1708                                SSE_CVT_SS2SI_32>, XS;
1709 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1710                                  ssmem, sse_load_f32, "cvtss2si",
1711                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1712
1713 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1714                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1715                                SSEPackedSingle, SSE_CVT_PS>,
1716                                TB, VEX, Requires<[HasAVX]>;
1717 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1718                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1719                                SSEPackedSingle, SSE_CVT_PS>,
1720                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1721
1722 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1723                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1724                             SSEPackedSingle, SSE_CVT_PS>,
1725                             TB, Requires<[UseSSE2]>;
1726
1727 let Predicates = [UseAVX] in {
1728 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1729                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1730 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1731                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1732 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1733                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1734 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1735                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1736 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1737                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1738 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1739                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1740 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1741                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1742 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1743                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1744 }
1745
1746 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1747                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1748 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1749                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1750 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1751                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1752 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1753                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1754 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1755                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1756 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1757                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1758 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1759                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1760 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1761                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1762
1763 /// SSE 2 Only
1764
1765 // Convert scalar double to scalar single
1766 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1767 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1768                        (ins FR64:$src1, FR64:$src2),
1769                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1770                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1771                       Sched<[WriteCvtF2F]>;
1772 let mayLoad = 1 in
1773 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1774                        (ins FR64:$src1, f64mem:$src2),
1775                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1776                       [], IIC_SSE_CVT_Scalar_RM>,
1777                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1778                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1779 }
1780
1781 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1782           Requires<[UseAVX]>;
1783
1784 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1785                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1786                       [(set FR32:$dst, (fround FR64:$src))],
1787                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1788 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1789                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1790                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1791                       IIC_SSE_CVT_Scalar_RM>,
1792                       XD,
1793                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1794
1795 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1796                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1797                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1798                        [(set VR128:$dst,
1799                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1800                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1801                        Sched<[WriteCvtF2F]>;
1802 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1803                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1804                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1805                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1806                                           VR128:$src1, sse_load_f64:$src2))],
1807                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1808                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1809
1810 let Constraints = "$src1 = $dst" in {
1811 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1812                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1813                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                        [(set VR128:$dst,
1815                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1816                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1817                        Sched<[WriteCvtF2F]>;
1818 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1819                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1820                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1821                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1822                                           VR128:$src1, sse_load_f64:$src2))],
1823                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1824                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1825 }
1826
1827 // Convert scalar single to scalar double
1828 // SSE2 instructions with XS prefix
1829 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1830 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1831                     (ins FR32:$src1, FR32:$src2),
1832                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1833                     [], IIC_SSE_CVT_Scalar_RR>,
1834                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1835                     Sched<[WriteCvtF2F]>;
1836 let mayLoad = 1 in
1837 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1838                     (ins FR32:$src1, f32mem:$src2),
1839                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1840                     [], IIC_SSE_CVT_Scalar_RM>,
1841                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1842                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1843 }
1844
1845 def : Pat<(f64 (fextend FR32:$src)),
1846     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1847 def : Pat<(fextend (loadf32 addr:$src)),
1848     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1849
1850 def : Pat<(extloadf32 addr:$src),
1851     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1852     Requires<[UseAVX, OptForSize]>;
1853 def : Pat<(extloadf32 addr:$src),
1854     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1855     Requires<[UseAVX, OptForSpeed]>;
1856
1857 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1858                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1859                    [(set FR64:$dst, (fextend FR32:$src))],
1860                    IIC_SSE_CVT_Scalar_RR>, XS,
1861                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1862 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1863                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1864                    [(set FR64:$dst, (extloadf32 addr:$src))],
1865                    IIC_SSE_CVT_Scalar_RM>, XS,
1866                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1867
1868 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1869 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1870 // combine.
1871 // Since these loads aren't folded into the fextend, we have to match it
1872 // explicitly here.
1873 def : Pat<(fextend (loadf32 addr:$src)),
1874           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1875 def : Pat<(extloadf32 addr:$src),
1876           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1877
1878 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1879                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1880                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1881                     [(set VR128:$dst,
1882                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1883                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1884                     Sched<[WriteCvtF2F]>;
1885 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1886                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [(set VR128:$dst,
1889                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1890                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1891                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1892 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1893 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1894                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1895                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1896                     [(set VR128:$dst,
1897                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1898                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1899                     Sched<[WriteCvtF2F]>;
1900 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1901                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1902                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1903                     [(set VR128:$dst,
1904                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1905                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1906                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1907 }
1908
1909 // Convert packed single/double fp to doubleword
1910 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1912                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1913                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1914 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1916                        [(set VR128:$dst,
1917                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1918                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1919 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1920                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1921                         [(set VR256:$dst,
1922                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1923                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1924 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1925                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1926                         [(set VR256:$dst,
1927                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1928                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1929 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1930                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1931                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1932                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1933 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1934                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1935                      [(set VR128:$dst,
1936                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1937                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1938
1939
1940 // Convert Packed Double FP to Packed DW Integers
1941 let Predicates = [HasAVX] in {
1942 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1943 // register, but the same isn't true when using memory operands instead.
1944 // Provide other assembly rr and rm forms to address this explicitly.
1945 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1948                        VEX, Sched<[WriteCvtF2I]>;
1949
1950 // XMM only
1951 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1952                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1953 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1954                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1955                        [(set VR128:$dst,
1956                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX,
1957                        Sched<[WriteCvtF2ILd]>;
1958
1959 // YMM only
1960 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1961                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst,
1963                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1964                        Sched<[WriteCvtF2I]>;
1965 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1966                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1967                        [(set VR128:$dst,
1968                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1969                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1970 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1971                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1972 }
1973
1974 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1975                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1976                       [(set VR128:$dst,
1977                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1978                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1979 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1980                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1981                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1982                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1983
1984 // Convert with truncation packed single/double fp to doubleword
1985 // SSE2 packed instructions with XS prefix
1986 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1988                          [(set VR128:$dst,
1989                            (int_x86_sse2_cvttps2dq VR128:$src))],
1990                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1991 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1992                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1993                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1994                                             (memopv4f32 addr:$src)))],
1995                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1996 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1997                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1998                           [(set VR256:$dst,
1999                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2000                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2001 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2002                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2003                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2004                                              (memopv8f32 addr:$src)))],
2005                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2006                           Sched<[WriteCvtF2ILd]>;
2007
2008 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2009                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2010                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2011                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2012 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2016                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2017
2018 let Predicates = [HasAVX] in {
2019   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2020             (VCVTDQ2PSrr VR128:$src)>;
2021   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2022             (VCVTDQ2PSrm addr:$src)>;
2023
2024   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2025             (VCVTDQ2PSrr VR128:$src)>;
2026   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2027             (VCVTDQ2PSrm addr:$src)>;
2028
2029   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2030             (VCVTTPS2DQrr VR128:$src)>;
2031   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2032             (VCVTTPS2DQrm addr:$src)>;
2033
2034   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2035             (VCVTDQ2PSYrr VR256:$src)>;
2036   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
2037             (VCVTDQ2PSYrm addr:$src)>;
2038
2039   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2040             (VCVTTPS2DQYrr VR256:$src)>;
2041   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
2042             (VCVTTPS2DQYrm addr:$src)>;
2043 }
2044
2045 let Predicates = [UseSSE2] in {
2046   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2047             (CVTDQ2PSrr VR128:$src)>;
2048   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2049             (CVTDQ2PSrm addr:$src)>;
2050
2051   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2052             (CVTDQ2PSrr VR128:$src)>;
2053   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2054             (CVTDQ2PSrm addr:$src)>;
2055
2056   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2057             (CVTTPS2DQrr VR128:$src)>;
2058   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2059             (CVTTPS2DQrm addr:$src)>;
2060 }
2061
2062 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2063                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2064                         [(set VR128:$dst,
2065                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2066                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2067
2068 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2069 // register, but the same isn't true when using memory operands instead.
2070 // Provide other assembly rr and rm forms to address this explicitly.
2071
2072 // XMM only
2073 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2074                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2075 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2076                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2077                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2078                                             (memopv2f64 addr:$src)))],
2079                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2080
2081 // YMM only
2082 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2083                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2084                          [(set VR128:$dst,
2085                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2086                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2087 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2088                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2089                          [(set VR128:$dst,
2090                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
2091                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2092 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2093                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2094
2095 let Predicates = [HasAVX] in {
2096   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2097             (VCVTTPD2DQYrr VR256:$src)>;
2098   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2099             (VCVTTPD2DQYrm addr:$src)>;
2100 } // Predicates = [HasAVX]
2101
2102 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2103                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2104                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2105                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2106 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2107                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2108                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2109                                         (memopv2f64 addr:$src)))],
2110                                         IIC_SSE_CVT_PD_RM>,
2111                       Sched<[WriteCvtF2ILd]>;
2112
2113 // Convert packed single to packed double
2114 let Predicates = [HasAVX] in {
2115                   // SSE2 instructions without OpSize prefix
2116 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2117                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2118                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2119                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2120 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2121                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2122                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2123                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2124 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2125                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2126                      [(set VR256:$dst,
2127                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2128                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2129 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2130                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2131                      [(set VR256:$dst,
2132                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2133                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2134 }
2135
2136 let Predicates = [UseSSE2] in {
2137 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2138                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2139                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2140                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2141 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2142                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2143                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2144                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2145 }
2146
2147 // Convert Packed DW Integers to Packed Double FP
2148 let Predicates = [HasAVX] in {
2149 let neverHasSideEffects = 1, mayLoad = 1 in
2150 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2151                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2152                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2153 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2154                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2155                      [(set VR128:$dst,
2156                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2157                    Sched<[WriteCvtI2F]>;
2158 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2159                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2160                      [(set VR256:$dst,
2161                        (int_x86_avx_cvtdq2_pd_256
2162                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L,
2163                     Sched<[WriteCvtI2FLd]>;
2164 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2165                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2166                      [(set VR256:$dst,
2167                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2168                     Sched<[WriteCvtI2F]>;
2169 }
2170
2171 let neverHasSideEffects = 1, mayLoad = 1 in
2172 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2173                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2174                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2175 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2177                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2178                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2179
2180 // AVX 256-bit register conversion intrinsics
2181 let Predicates = [HasAVX] in {
2182   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2183             (VCVTDQ2PDYrr VR128:$src)>;
2184   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2185             (VCVTDQ2PDYrm addr:$src)>;
2186 } // Predicates = [HasAVX]
2187
2188 // Convert packed double to packed single
2189 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2190 // register, but the same isn't true when using memory operands instead.
2191 // Provide other assembly rr and rm forms to address this explicitly.
2192 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2193                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2194                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2195                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2196
2197 // XMM only
2198 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2199                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2200 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2201                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2202                         [(set VR128:$dst,
2203                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2204                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2205
2206 // YMM only
2207 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2208                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2209                         [(set VR128:$dst,
2210                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2211                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2212 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2213                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2214                         [(set VR128:$dst,
2215                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2216                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2217 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2218                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2219
2220 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2221                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2222                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2223                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2224 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2225                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2226                      [(set VR128:$dst,
2227                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2228                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2229
2230
2231 // AVX 256-bit register conversion intrinsics
2232 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2233 // whenever possible to avoid declaring two versions of each one.
2234 let Predicates = [HasAVX] in {
2235   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2236             (VCVTDQ2PSYrr VR256:$src)>;
2237   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2238             (VCVTDQ2PSYrm addr:$src)>;
2239
2240   // Match fround and fextend for 128/256-bit conversions
2241   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2242             (VCVTPD2PSrr VR128:$src)>;
2243   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2244             (VCVTPD2PSXrm addr:$src)>;
2245   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2246             (VCVTPD2PSYrr VR256:$src)>;
2247   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2248             (VCVTPD2PSYrm addr:$src)>;
2249
2250   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2251             (VCVTPS2PDrr VR128:$src)>;
2252   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2253             (VCVTPS2PDYrr VR128:$src)>;
2254   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2255             (VCVTPS2PDYrm addr:$src)>;
2256 }
2257
2258 let Predicates = [UseSSE2] in {
2259   // Match fround and fextend for 128 conversions
2260   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2261             (CVTPD2PSrr VR128:$src)>;
2262   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2263             (CVTPD2PSrm addr:$src)>;
2264
2265   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2266             (CVTPS2PDrr VR128:$src)>;
2267 }
2268
2269 //===----------------------------------------------------------------------===//
2270 // SSE 1 & 2 - Compare Instructions
2271 //===----------------------------------------------------------------------===//
2272
2273 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2274 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2275                             Operand CC, SDNode OpNode, ValueType VT,
2276                             PatFrag ld_frag, string asm, string asm_alt,
2277                             OpndItins itins> {
2278   def rr : SIi8<0xC2, MRMSrcReg,
2279                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2280                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2281                 itins.rr>, Sched<[itins.Sched]>;
2282   def rm : SIi8<0xC2, MRMSrcMem,
2283                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2284                 [(set RC:$dst, (OpNode (VT RC:$src1),
2285                                          (ld_frag addr:$src2), imm:$cc))],
2286                                          itins.rm>,
2287            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2288
2289   // Accept explicit immediate argument form instead of comparison code.
2290   let neverHasSideEffects = 1 in {
2291     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2292                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2293                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2294     let mayLoad = 1 in
2295     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2296                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2297                       IIC_SSE_ALU_F32S_RM>,
2298                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2299   }
2300 }
2301
2302 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2303                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2304                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2305                  SSE_ALU_F32S>,
2306                  XS, VEX_4V, VEX_LIG;
2307 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2308                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2309                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2310                  SSE_ALU_F32S>, // same latency as 32 bit compare
2311                  XD, VEX_4V, VEX_LIG;
2312
2313 let Constraints = "$src1 = $dst" in {
2314   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2315                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2316                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2317                   XS;
2318   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2319                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2320                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2321                   SSE_ALU_F64S>,
2322                   XD;
2323 }
2324
2325 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2326                          Intrinsic Int, string asm, OpndItins itins> {
2327   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2328                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2329                         [(set VR128:$dst, (Int VR128:$src1,
2330                                                VR128:$src, imm:$cc))],
2331                                                itins.rr>,
2332            Sched<[itins.Sched]>;
2333   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2334                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2335                         [(set VR128:$dst, (Int VR128:$src1,
2336                                                (load addr:$src), imm:$cc))],
2337                                                itins.rm>,
2338            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2339 }
2340
2341 // Aliases to match intrinsics which expect XMM operand(s).
2342 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2343                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2344                      SSE_ALU_F32S>,
2345                      XS, VEX_4V;
2346 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2347                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2348                      SSE_ALU_F32S>, // same latency as f32
2349                      XD, VEX_4V;
2350 let Constraints = "$src1 = $dst" in {
2351   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2352                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2353                        SSE_ALU_F32S>, XS;
2354   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2355                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2356                        SSE_ALU_F64S>,
2357                        XD;
2358 }
2359
2360
2361 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2362 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2363                             ValueType vt, X86MemOperand x86memop,
2364                             PatFrag ld_frag, string OpcodeStr> {
2365   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2366                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2367                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2368                      IIC_SSE_COMIS_RR>,
2369           Sched<[WriteFAdd]>;
2370   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2371                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2372                      [(set EFLAGS, (OpNode (vt RC:$src1),
2373                                            (ld_frag addr:$src2)))],
2374                                            IIC_SSE_COMIS_RM>,
2375           Sched<[WriteFAddLd, ReadAfterLd]>;
2376 }
2377
2378 let Defs = [EFLAGS] in {
2379   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2380                                   "ucomiss">, TB, VEX, VEX_LIG;
2381   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2382                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2383   let Pattern = []<dag> in {
2384     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2385                                     "comiss">, TB, VEX, VEX_LIG;
2386     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2387                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2388   }
2389
2390   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2391                             load, "ucomiss">, TB, VEX;
2392   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2393                             load, "ucomisd">, TB, OpSize, VEX;
2394
2395   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2396                             load, "comiss">, TB, VEX;
2397   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2398                             load, "comisd">, TB, OpSize, VEX;
2399   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2400                                   "ucomiss">, TB;
2401   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2402                                   "ucomisd">, TB, OpSize;
2403
2404   let Pattern = []<dag> in {
2405     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2406                                     "comiss">, TB;
2407     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2408                                     "comisd">, TB, OpSize;
2409   }
2410
2411   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2412                               load, "ucomiss">, TB;
2413   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2414                               load, "ucomisd">, TB, OpSize;
2415
2416   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2417                                   "comiss">, TB;
2418   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2419                                   "comisd">, TB, OpSize;
2420 } // Defs = [EFLAGS]
2421
2422 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2423 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2424                             Operand CC, Intrinsic Int, string asm,
2425                             string asm_alt, Domain d,
2426                             OpndItins itins = SSE_ALU_F32P> {
2427   def rri : PIi8<0xC2, MRMSrcReg,
2428              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2429              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2430              itins.rr, d>,
2431             Sched<[WriteFAdd]>;
2432   def rmi : PIi8<0xC2, MRMSrcMem,
2433              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2434              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2435              itins.rm, d>,
2436             Sched<[WriteFAddLd, ReadAfterLd]>;
2437
2438   // Accept explicit immediate argument form instead of comparison code.
2439   let neverHasSideEffects = 1 in {
2440     def rri_alt : PIi8<0xC2, MRMSrcReg,
2441                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2442                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2443     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2444                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2445                asm_alt, [], itins.rm, d>,
2446                Sched<[WriteFAddLd, ReadAfterLd]>;
2447   }
2448 }
2449
2450 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2451                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2452                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2453                SSEPackedSingle>, TB, VEX_4V;
2454 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2455                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2457                SSEPackedDouble>, TB, OpSize, VEX_4V;
2458 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2459                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2460                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2461                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2462 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2463                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2464                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2465                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2466 let Constraints = "$src1 = $dst" in {
2467   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2468                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2469                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2470                  SSEPackedSingle, SSE_ALU_F32P>, TB;
2471   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2472                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2473                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2474                  SSEPackedDouble, SSE_ALU_F64P>, TB, OpSize;
2475 }
2476
2477 let Predicates = [HasAVX] in {
2478 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2479           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2480 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2481           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2482 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2483           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2484 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2485           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2486
2487 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2488           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2489 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2490           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2491 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2492           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2493 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2494           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2495 }
2496
2497 let Predicates = [UseSSE1] in {
2498 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2499           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2500 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2501           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2502 }
2503
2504 let Predicates = [UseSSE2] in {
2505 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2506           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2507 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2508           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2509 }
2510
2511 //===----------------------------------------------------------------------===//
2512 // SSE 1 & 2 - Shuffle Instructions
2513 //===----------------------------------------------------------------------===//
2514
2515 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2516 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2517                          ValueType vt, string asm, PatFrag mem_frag,
2518                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2519   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2520                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2521                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2522                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2523             Sched<[WriteShuffleLd, ReadAfterLd]>;
2524   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2525     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2526                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2527                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2528                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2529               Sched<[WriteShuffle]>;
2530 }
2531
2532 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2533            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2534            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2535 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2536            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2537            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2538 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2539            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2540            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2541 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2542            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2543            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2544
2545 let Constraints = "$src1 = $dst" in {
2546   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2547                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2548                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2549                     TB;
2550   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2551                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2552                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2553                     TB, OpSize;
2554 }
2555
2556 let Predicates = [HasAVX] in {
2557   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2558                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2559             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2560   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2561             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2562
2563   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2564                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2565             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2566   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2567             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2568
2569   // 256-bit patterns
2570   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2571             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2572   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2573                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2574             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2575
2576   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2577             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2578   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2579                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2580             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2581 }
2582
2583 let Predicates = [UseSSE1] in {
2584   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2585                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2586             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2587   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2588             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2589 }
2590
2591 let Predicates = [UseSSE2] in {
2592   // Generic SHUFPD patterns
2593   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2594                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2595             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2596   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2597             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2598 }
2599
2600 //===----------------------------------------------------------------------===//
2601 // SSE 1 & 2 - Unpack Instructions
2602 //===----------------------------------------------------------------------===//
2603
2604 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2605 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2606                                    PatFrag mem_frag, RegisterClass RC,
2607                                    X86MemOperand x86memop, string asm,
2608                                    Domain d> {
2609     def rr : PI<opc, MRMSrcReg,
2610                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2611                 asm, [(set RC:$dst,
2612                            (vt (OpNode RC:$src1, RC:$src2)))],
2613                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2614     def rm : PI<opc, MRMSrcMem,
2615                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2616                 asm, [(set RC:$dst,
2617                            (vt (OpNode RC:$src1,
2618                                        (mem_frag addr:$src2))))],
2619                                        IIC_SSE_UNPCK, d>,
2620              Sched<[WriteShuffleLd, ReadAfterLd]>;
2621 }
2622
2623 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2624       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2625                      SSEPackedSingle>, TB, VEX_4V;
2626 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2627       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2628                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2629 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2630       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2631                      SSEPackedSingle>, TB, VEX_4V;
2632 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2633       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2634                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2635
2636 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2637       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2638                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2639 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2640       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2641                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2642 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2643       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2644                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2645 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2646       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2648
2649 let Constraints = "$src1 = $dst" in {
2650   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2651         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2652                        SSEPackedSingle>, TB;
2653   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2654         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2655                        SSEPackedDouble>, TB, OpSize;
2656   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2657         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2658                        SSEPackedSingle>, TB;
2659   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2660         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2661                        SSEPackedDouble>, TB, OpSize;
2662 } // Constraints = "$src1 = $dst"
2663
2664 let Predicates = [HasAVX1Only] in {
2665   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2666             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2667   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2668             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2669   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2670             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2671   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2672             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2673
2674   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2675             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2676   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2677             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2678   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2679             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2680   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2681             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2682 }
2683
2684 let Predicates = [HasAVX] in {
2685   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2686   // problem is during lowering, where it's not possible to recognize the load
2687   // fold cause it has two uses through a bitcast. One use disappears at isel
2688   // time and the fold opportunity reappears.
2689   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2690             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2691 }
2692
2693 let Predicates = [UseSSE2] in {
2694   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2695   // problem is during lowering, where it's not possible to recognize the load
2696   // fold cause it has two uses through a bitcast. One use disappears at isel
2697   // time and the fold opportunity reappears.
2698   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2699             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2700 }
2701
2702 //===----------------------------------------------------------------------===//
2703 // SSE 1 & 2 - Extract Floating-Point Sign mask
2704 //===----------------------------------------------------------------------===//
2705
2706 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2707 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2708                                 Domain d> {
2709   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2710                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2711                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2712              Sched<[WriteVecLogic]>;
2713   let isAsmParserOnly = 1, hasSideEffects = 0 in
2714   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2715                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2716                 IIC_SSE_MOVMSK, d>, REX_W, Sched<[WriteVecLogic]>;
2717 }
2718
2719 let Predicates = [HasAVX] in {
2720   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2721                                         "movmskps", SSEPackedSingle>, TB, VEX;
2722   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2723                                         "movmskpd", SSEPackedDouble>, TB,
2724                                         OpSize, VEX;
2725   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2726                                         "movmskps", SSEPackedSingle>, TB,
2727                                         VEX, VEX_L;
2728   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2729                                         "movmskpd", SSEPackedDouble>, TB,
2730                                         OpSize, VEX, VEX_L;
2731
2732   def : Pat<(i32 (X86fgetsign FR32:$src)),
2733             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2734   def : Pat<(i64 (X86fgetsign FR32:$src)),
2735             (SUBREG_TO_REG (i64 0),
2736              (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2737   def : Pat<(i32 (X86fgetsign FR64:$src)),
2738             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2739   def : Pat<(i64 (X86fgetsign FR64:$src)),
2740             (SUBREG_TO_REG (i64 0),
2741              (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2742 }
2743
2744 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2745                                      SSEPackedSingle>, TB;
2746 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2747                                      SSEPackedDouble>, TB, OpSize;
2748
2749 def : Pat<(i32 (X86fgetsign FR32:$src)),
2750           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2751       Requires<[UseSSE1]>;
2752 def : Pat<(i64 (X86fgetsign FR32:$src)),
2753           (SUBREG_TO_REG (i64 0),
2754            (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2755       Requires<[UseSSE1]>;
2756 def : Pat<(i32 (X86fgetsign FR64:$src)),
2757           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2758       Requires<[UseSSE2]>;
2759 def : Pat<(i64 (X86fgetsign FR64:$src)),
2760           (SUBREG_TO_REG (i64 0),
2761            (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2762       Requires<[UseSSE2]>;
2763
2764 //===---------------------------------------------------------------------===//
2765 // SSE2 - Packed Integer Logical Instructions
2766 //===---------------------------------------------------------------------===//
2767
2768 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2769
2770 /// PDI_binop_rm - Simple SSE2 binary operator.
2771 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2772                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2773                         X86MemOperand x86memop, OpndItins itins,
2774                         bit IsCommutable, bit Is2Addr> {
2775   let isCommutable = IsCommutable in
2776   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2777        (ins RC:$src1, RC:$src2),
2778        !if(Is2Addr,
2779            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2780            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2781        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2782        Sched<[itins.Sched]>;
2783   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2784        (ins RC:$src1, x86memop:$src2),
2785        !if(Is2Addr,
2786            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2787            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2788        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2789                                      (bitconvert (memop_frag addr:$src2)))))],
2790                                      itins.rm>,
2791        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2792 }
2793 } // ExeDomain = SSEPackedInt
2794
2795 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2796                          ValueType OpVT128, ValueType OpVT256,
2797                          OpndItins itins, bit IsCommutable = 0> {
2798 let Predicates = [HasAVX] in
2799   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2800                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2801
2802 let Constraints = "$src1 = $dst" in
2803   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2804                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2805
2806 let Predicates = [HasAVX2] in
2807   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2808                                OpVT256, VR256, memopv4i64, i256mem, itins,
2809                                IsCommutable, 0>, VEX_4V, VEX_L;
2810 }
2811
2812 // These are ordered here for pattern ordering requirements with the fp versions
2813
2814 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2815 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2816 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2817 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2818                            SSE_BIT_ITINS_P, 0>;
2819
2820 //===----------------------------------------------------------------------===//
2821 // SSE 1 & 2 - Logical Instructions
2822 //===----------------------------------------------------------------------===//
2823
2824 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2825 ///
2826 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2827                                        SDNode OpNode, OpndItins itins> {
2828   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2829               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2830               TB, VEX_4V;
2831
2832   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2833         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2834         TB, OpSize, VEX_4V;
2835
2836   let Constraints = "$src1 = $dst" in {
2837     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2838                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2839                 TB;
2840
2841     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2842                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2843                 TB, OpSize;
2844   }
2845 }
2846
2847 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2848 let isCodeGenOnly = 1 in {
2849   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2850                 SSE_BIT_ITINS_P>;
2851   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2852                 SSE_BIT_ITINS_P>;
2853   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2854                 SSE_BIT_ITINS_P>;
2855
2856   let isCommutable = 0 in
2857     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2858                   SSE_BIT_ITINS_P>;
2859 }
2860
2861 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2862 ///
2863 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2864                                    SDNode OpNode> {
2865   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2866         !strconcat(OpcodeStr, "ps"), f256mem,
2867         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2868         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2869                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2870
2871   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2872         !strconcat(OpcodeStr, "pd"), f256mem,
2873         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2874                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2875         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2876                                   (memopv4i64 addr:$src2)))], 0>,
2877                                   TB, OpSize, VEX_4V, VEX_L;
2878
2879   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2880   // are all promoted to v2i64, and the patterns are covered by the int
2881   // version. This is needed in SSE only, because v2i64 isn't supported on
2882   // SSE1, but only on SSE2.
2883   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2884        !strconcat(OpcodeStr, "ps"), f128mem, [],
2885        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2886                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2887
2888   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2889        !strconcat(OpcodeStr, "pd"), f128mem,
2890        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2891                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2892        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2893                                  (memopv2i64 addr:$src2)))], 0>,
2894                                                  TB, OpSize, VEX_4V;
2895
2896   let Constraints = "$src1 = $dst" in {
2897     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2898          !strconcat(OpcodeStr, "ps"), f128mem,
2899          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2900          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2901                                    (memopv2i64 addr:$src2)))]>, TB;
2902
2903     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2904          !strconcat(OpcodeStr, "pd"), f128mem,
2905          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2906                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2907          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2908                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2909   }
2910 }
2911
2912 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2913 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2914 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2915 let isCommutable = 0 in
2916   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2917
2918 //===----------------------------------------------------------------------===//
2919 // SSE 1 & 2 - Arithmetic Instructions
2920 //===----------------------------------------------------------------------===//
2921
2922 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2923 /// vector forms.
2924 ///
2925 /// In addition, we also have a special variant of the scalar form here to
2926 /// represent the associated intrinsic operation.  This form is unlike the
2927 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2928 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2929 ///
2930 /// These three forms can each be reg+reg or reg+mem.
2931 ///
2932
2933 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2934 /// classes below
2935 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2936                                   SDNode OpNode, SizeItins itins> {
2937   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2938                                VR128, v4f32, f128mem, memopv4f32,
2939                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2940   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2941                                VR128, v2f64, f128mem, memopv2f64,
2942                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2943
2944   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2945                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2946                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2947   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2948                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2949                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2950
2951   let Constraints = "$src1 = $dst" in {
2952     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2953                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2954                               itins.s>, TB;
2955     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2956                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2957                               itins.d>, TB, OpSize;
2958   }
2959 }
2960
2961 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2962                                   SizeItins itins> {
2963   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2964                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2965   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2966                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2967
2968   let Constraints = "$src1 = $dst" in {
2969     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2970                               OpNode, FR32, f32mem, itins.s>, XS;
2971     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2972                               OpNode, FR64, f64mem, itins.d>, XD;
2973   }
2974 }
2975
2976 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2977                                       SizeItins itins> {
2978   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2979                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2980                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2981   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2982                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2983                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2984
2985   let Constraints = "$src1 = $dst" in {
2986     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2987                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2988                    itins.s>, XS;
2989     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2990                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2991                    itins.d>, XD;
2992   }
2993 }
2994
2995 // Binary Arithmetic instructions
2996 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2997            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2998            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2999 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3000            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3001            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3002 let isCommutable = 0 in {
3003   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3004              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3005              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3006   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3007              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3008              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3009   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3010              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3011              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3012   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3013              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3014              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3015 }
3016
3017 let isCodeGenOnly = 1 in {
3018   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3019              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3020   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3021              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3022 }
3023
3024 /// Unop Arithmetic
3025 /// In addition, we also have a special variant of the scalar form here to
3026 /// represent the associated intrinsic operation.  This form is unlike the
3027 /// plain scalar form, in that it takes an entire vector (instead of a
3028 /// scalar) and leaves the top elements undefined.
3029 ///
3030 /// And, we have a special variant form for a full-vector intrinsic form.
3031
3032 let Sched = WriteFSqrt in {
3033 def SSE_SQRTPS : OpndItins<
3034   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3035 >;
3036
3037 def SSE_SQRTSS : OpndItins<
3038   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3039 >;
3040
3041 def SSE_SQRTPD : OpndItins<
3042   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3043 >;
3044
3045 def SSE_SQRTSD : OpndItins<
3046   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3047 >;
3048 }
3049
3050 let Sched = WriteFRcp in {
3051 def SSE_RCPP : OpndItins<
3052   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3053 >;
3054
3055 def SSE_RCPS : OpndItins<
3056   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3057 >;
3058 }
3059
3060 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3061 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3062                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3063 let Predicates = [HasAVX], hasSideEffects = 0 in {
3064   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3065                       (ins FR32:$src1, FR32:$src2),
3066                       !strconcat("v", OpcodeStr,
3067                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3068                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3069   let mayLoad = 1 in {
3070   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3071                       (ins FR32:$src1,f32mem:$src2),
3072                       !strconcat("v", OpcodeStr,
3073                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3074                       []>, VEX_4V, VEX_LIG,
3075                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3076   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3077                       (ins VR128:$src1, ssmem:$src2),
3078                       !strconcat("v", OpcodeStr,
3079                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3080                       []>, VEX_4V, VEX_LIG,
3081                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3082   }
3083 }
3084
3085   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3086                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3087                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3088   // For scalar unary operations, fold a load into the operation
3089   // only in OptForSize mode. It eliminates an instruction, but it also
3090   // eliminates a whole-register clobber (the load), so it introduces a
3091   // partial register update condition.
3092   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3093                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3094                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3095             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3096   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3097                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3098                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3099                 Sched<[itins.Sched]>;
3100   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3101                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3102                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3103                 Sched<[itins.Sched.Folded]>;
3104 }
3105
3106 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3107 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3108                            OpndItins itins> {
3109 let Predicates = [HasAVX], hasSideEffects = 0 in {
3110   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3111                        (ins FR32:$src1, FR32:$src2),
3112                        !strconcat("v", OpcodeStr,
3113                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3114                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3115   let mayLoad = 1 in {
3116   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3117                       (ins FR32:$src1,f32mem:$src2),
3118                       !strconcat("v", OpcodeStr,
3119                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3120                       []>, VEX_4V, VEX_LIG,
3121                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3122   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3123                       (ins VR128:$src1, ssmem:$src2),
3124                       !strconcat("v", OpcodeStr,
3125                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3126                       []>, VEX_4V, VEX_LIG,
3127                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3128   }
3129 }
3130
3131   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3132                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3133                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3134   // For scalar unary operations, fold a load into the operation
3135   // only in OptForSize mode. It eliminates an instruction, but it also
3136   // eliminates a whole-register clobber (the load), so it introduces a
3137   // partial register update condition.
3138   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3139                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3140                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3141             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3142   let Constraints = "$src1 = $dst" in {
3143     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3144                       (ins VR128:$src1, VR128:$src2),
3145                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3146                       [], itins.rr>, Sched<[itins.Sched]>;
3147     let mayLoad = 1, hasSideEffects = 0 in
3148     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3149                       (ins VR128:$src1, ssmem:$src2),
3150                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3151                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3152   }
3153 }
3154
3155 /// sse1_fp_unop_p - SSE1 unops in packed form.
3156 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3157                           OpndItins itins> {
3158 let Predicates = [HasAVX] in {
3159   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3160                        !strconcat("v", OpcodeStr,
3161                                   "ps\t{$src, $dst|$dst, $src}"),
3162                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3163                        itins.rr>, VEX, Sched<[itins.Sched]>;
3164   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3165                        !strconcat("v", OpcodeStr,
3166                                   "ps\t{$src, $dst|$dst, $src}"),
3167                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3168                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3169   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3170                         !strconcat("v", OpcodeStr,
3171                                    "ps\t{$src, $dst|$dst, $src}"),
3172                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3173                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3174   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3175                         !strconcat("v", OpcodeStr,
3176                                    "ps\t{$src, $dst|$dst, $src}"),
3177                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3178                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3179 }
3180
3181   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3182                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3183                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3184             Sched<[itins.Sched]>;
3185   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3186                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3187                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3188             Sched<[itins.Sched.Folded]>;
3189 }
3190
3191 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3192 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3193                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3194                               OpndItins itins> {
3195 let Predicates = [HasAVX] in {
3196   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3197                            !strconcat("v", OpcodeStr,
3198                                       "ps\t{$src, $dst|$dst, $src}"),
3199                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3200                            itins.rr>, VEX, Sched<[itins.Sched]>;
3201   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3202                           !strconcat("v", OpcodeStr,
3203                           "ps\t{$src, $dst|$dst, $src}"),
3204                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3205                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3206   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3207                             !strconcat("v", OpcodeStr,
3208                                        "ps\t{$src, $dst|$dst, $src}"),
3209                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3210                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3211   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3212                           (ins f256mem:$src),
3213                           !strconcat("v", OpcodeStr,
3214                                     "ps\t{$src, $dst|$dst, $src}"),
3215                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3216                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3217 }
3218
3219   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3220                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3221                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3222                     itins.rr>, Sched<[itins.Sched]>;
3223   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3224                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3225                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3226                     itins.rm>, Sched<[itins.Sched.Folded]>;
3227 }
3228
3229 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3230 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3231                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3232 let Predicates = [HasAVX], hasSideEffects = 0 in {
3233   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3234                       (ins FR64:$src1, FR64:$src2),
3235                       !strconcat("v", OpcodeStr,
3236                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3237                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3238   let mayLoad = 1 in {
3239   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3240                       (ins FR64:$src1,f64mem:$src2),
3241                       !strconcat("v", OpcodeStr,
3242                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3243                       []>, VEX_4V, VEX_LIG,
3244                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3245   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3246                       (ins VR128:$src1, sdmem:$src2),
3247                       !strconcat("v", OpcodeStr,
3248                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3249                       []>, VEX_4V, VEX_LIG,
3250                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3251   }
3252 }
3253
3254   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3255                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3256                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3257             Sched<[itins.Sched]>;
3258   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3259   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3260                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3261                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3262             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3263   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3264                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3265                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3266                 Sched<[itins.Sched]>;
3267   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3268                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3269                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3270                 Sched<[itins.Sched.Folded]>;
3271 }
3272
3273 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3274 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3275                           SDNode OpNode, OpndItins itins> {
3276 let Predicates = [HasAVX] in {
3277   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3278                        !strconcat("v", OpcodeStr,
3279                                   "pd\t{$src, $dst|$dst, $src}"),
3280                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3281                        itins.rr>, VEX, Sched<[itins.Sched]>;
3282   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3283                        !strconcat("v", OpcodeStr,
3284                                   "pd\t{$src, $dst|$dst, $src}"),
3285                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3286                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3287   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3288                         !strconcat("v", OpcodeStr,
3289                                    "pd\t{$src, $dst|$dst, $src}"),
3290                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3291                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3292   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3293                         !strconcat("v", OpcodeStr,
3294                                    "pd\t{$src, $dst|$dst, $src}"),
3295                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3296                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3297 }
3298
3299   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3300               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3301               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3302             Sched<[itins.Sched]>;
3303   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3304                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3305                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3306             Sched<[itins.Sched.Folded]>;
3307 }
3308
3309 // Square root.
3310 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3311                             SSE_SQRTSS>,
3312              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3313              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3314                             SSE_SQRTSD>,
3315              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3316
3317 // Reciprocal approximations. Note that these typically require refinement
3318 // in order to obtain suitable precision.
3319 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3320              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3321              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3322                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3323 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3324              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3325              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3326                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3327
3328 let Predicates = [UseAVX] in {
3329   def : Pat<(f32 (fsqrt FR32:$src)),
3330             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3331   def : Pat<(f32 (fsqrt (load addr:$src))),
3332             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3333             Requires<[HasAVX, OptForSize]>;
3334   def : Pat<(f64 (fsqrt FR64:$src)),
3335             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3336   def : Pat<(f64 (fsqrt (load addr:$src))),
3337             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3338             Requires<[HasAVX, OptForSize]>;
3339
3340   def : Pat<(f32 (X86frsqrt FR32:$src)),
3341             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3342   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3343             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3344             Requires<[HasAVX, OptForSize]>;
3345
3346   def : Pat<(f32 (X86frcp FR32:$src)),
3347             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3348   def : Pat<(f32 (X86frcp (load addr:$src))),
3349             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3350             Requires<[HasAVX, OptForSize]>;
3351 }
3352 let Predicates = [UseAVX] in {
3353   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3354             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3355                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3356                               VR128)>;
3357   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3358             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3359
3360   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3361             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3362                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3363                               VR128)>;
3364   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3365             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3366 }
3367
3368 let Predicates = [HasAVX] in {
3369   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3370             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3371                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3372                               VR128)>;
3373   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3374             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3375
3376   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3377             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3378                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3379                               VR128)>;
3380   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3381             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3382 }
3383
3384 // Reciprocal approximations. Note that these typically require refinement
3385 // in order to obtain suitable precision.
3386 let Predicates = [UseSSE1] in {
3387   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3388             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3389   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3390             (RCPSSr_Int VR128:$src, VR128:$src)>;
3391 }
3392
3393 // There is no f64 version of the reciprocal approximation instructions.
3394
3395 //===----------------------------------------------------------------------===//
3396 // SSE 1 & 2 - Non-temporal stores
3397 //===----------------------------------------------------------------------===//
3398
3399 let AddedComplexity = 400 in { // Prefer non-temporal versions
3400 let SchedRW = [WriteStore] in {
3401 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3402                      (ins f128mem:$dst, VR128:$src),
3403                      "movntps\t{$src, $dst|$dst, $src}",
3404                      [(alignednontemporalstore (v4f32 VR128:$src),
3405                                                addr:$dst)],
3406                                                IIC_SSE_MOVNT>, VEX;
3407 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3408                      (ins f128mem:$dst, VR128:$src),
3409                      "movntpd\t{$src, $dst|$dst, $src}",
3410                      [(alignednontemporalstore (v2f64 VR128:$src),
3411                                                addr:$dst)],
3412                                                IIC_SSE_MOVNT>, VEX;
3413
3414 let ExeDomain = SSEPackedInt in
3415 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3416                          (ins f128mem:$dst, VR128:$src),
3417                          "movntdq\t{$src, $dst|$dst, $src}",
3418                          [(alignednontemporalstore (v2i64 VR128:$src),
3419                                                    addr:$dst)],
3420                                                    IIC_SSE_MOVNT>, VEX;
3421
3422 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3423                      (ins f256mem:$dst, VR256:$src),
3424                      "movntps\t{$src, $dst|$dst, $src}",
3425                      [(alignednontemporalstore (v8f32 VR256:$src),
3426                                                addr:$dst)],
3427                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3428 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3429                      (ins f256mem:$dst, VR256:$src),
3430                      "movntpd\t{$src, $dst|$dst, $src}",
3431                      [(alignednontemporalstore (v4f64 VR256:$src),
3432                                                addr:$dst)],
3433                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3434 let ExeDomain = SSEPackedInt in
3435 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3436                     (ins f256mem:$dst, VR256:$src),
3437                     "movntdq\t{$src, $dst|$dst, $src}",
3438                     [(alignednontemporalstore (v4i64 VR256:$src),
3439                                               addr:$dst)],
3440                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3441
3442 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3443                     "movntps\t{$src, $dst|$dst, $src}",
3444                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3445                     IIC_SSE_MOVNT>;
3446 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3447                     "movntpd\t{$src, $dst|$dst, $src}",
3448                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3449                     IIC_SSE_MOVNT>;
3450
3451 let ExeDomain = SSEPackedInt in
3452 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3453                     "movntdq\t{$src, $dst|$dst, $src}",
3454                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3455                     IIC_SSE_MOVNT>;
3456
3457 // There is no AVX form for instructions below this point
3458 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3459                  "movnti{l}\t{$src, $dst|$dst, $src}",
3460                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3461                  IIC_SSE_MOVNT>,
3462                TB, Requires<[HasSSE2]>;
3463 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3464                      "movnti{q}\t{$src, $dst|$dst, $src}",
3465                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3466                      IIC_SSE_MOVNT>,
3467                   TB, Requires<[HasSSE2]>;
3468 } // SchedRW = [WriteStore]
3469
3470 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3471           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3472
3473 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3474           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3475 } // AddedComplexity
3476
3477 //===----------------------------------------------------------------------===//
3478 // SSE 1 & 2 - Prefetch and memory fence
3479 //===----------------------------------------------------------------------===//
3480
3481 // Prefetch intrinsic.
3482 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3483 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3484     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3485     IIC_SSE_PREFETCH>, TB;
3486 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3487     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3488     IIC_SSE_PREFETCH>, TB;
3489 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3490     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3491     IIC_SSE_PREFETCH>, TB;
3492 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3493     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3494     IIC_SSE_PREFETCH>, TB;
3495 }
3496
3497 // FIXME: How should these memory instructions be modeled?
3498 let SchedRW = [WriteLoad] in {
3499 // Flush cache
3500 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3501                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3502                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3503
3504 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3505 // was introduced with SSE2, it's backward compatible.
3506 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3507
3508 // Load, store, and memory fence
3509 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3510                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3511                TB, Requires<[HasSSE1]>;
3512 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3513                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3514                TB, Requires<[HasSSE2]>;
3515 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3516                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3517                TB, Requires<[HasSSE2]>;
3518 } // SchedRW
3519
3520 def : Pat<(X86SFence), (SFENCE)>;
3521 def : Pat<(X86LFence), (LFENCE)>;
3522 def : Pat<(X86MFence), (MFENCE)>;
3523
3524 //===----------------------------------------------------------------------===//
3525 // SSE 1 & 2 - Load/Store XCSR register
3526 //===----------------------------------------------------------------------===//
3527
3528 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3529                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3530                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3531 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3532                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3533                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3534
3535 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3536                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3537                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3538 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3539                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3540                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3541
3542 //===---------------------------------------------------------------------===//
3543 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3544 //===---------------------------------------------------------------------===//
3545
3546 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3547
3548 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3549 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3550                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3551                     VEX;
3552 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3553                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3554                     VEX, VEX_L;
3555 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3556                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3557                     VEX;
3558 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3559                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3560                     VEX, VEX_L;
3561 }
3562
3563 // For Disassembler
3564 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
3565 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3566                         "movdqa\t{$src, $dst|$dst, $src}", [],
3567                         IIC_SSE_MOVA_P_RR>,
3568                         VEX;
3569 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3570                         "movdqa\t{$src, $dst|$dst, $src}", [],
3571                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3572 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3573                         "movdqu\t{$src, $dst|$dst, $src}", [],
3574                         IIC_SSE_MOVU_P_RR>,
3575                         VEX;
3576 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3577                         "movdqu\t{$src, $dst|$dst, $src}", [],
3578                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3579 }
3580
3581 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3582     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3583 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3584                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3585                    VEX;
3586 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3587                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3588                    VEX, VEX_L;
3589 let Predicates = [HasAVX] in {
3590   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3591                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3592                     XS, VEX;
3593   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3594                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3595                     XS, VEX, VEX_L;
3596 }
3597 }
3598
3599 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3600 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3601                      (ins i128mem:$dst, VR128:$src),
3602                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3603                      VEX;
3604 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3605                      (ins i256mem:$dst, VR256:$src),
3606                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3607                      VEX, VEX_L;
3608 let Predicates = [HasAVX] in {
3609 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3610                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3611                   XS, VEX;
3612 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3613                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3614                   XS, VEX, VEX_L;
3615 }
3616 }
3617
3618 let SchedRW = [WriteMove] in {
3619 let neverHasSideEffects = 1 in
3620 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3621                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3622
3623 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3624                    "movdqu\t{$src, $dst|$dst, $src}",
3625                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3626
3627 // For Disassembler
3628 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3629 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3630                        "movdqa\t{$src, $dst|$dst, $src}", [],
3631                        IIC_SSE_MOVA_P_RR>;
3632
3633 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3634                        "movdqu\t{$src, $dst|$dst, $src}",
3635                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3636 }
3637 } // SchedRW
3638
3639 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3640     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3641 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3642                    "movdqa\t{$src, $dst|$dst, $src}",
3643                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3644                    IIC_SSE_MOVA_P_RM>;
3645 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3646                    "movdqu\t{$src, $dst|$dst, $src}",
3647                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3648                    IIC_SSE_MOVU_P_RM>,
3649                  XS, Requires<[UseSSE2]>;
3650 }
3651
3652 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3653 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3654                    "movdqa\t{$src, $dst|$dst, $src}",
3655                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3656                    IIC_SSE_MOVA_P_MR>;
3657 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3658                    "movdqu\t{$src, $dst|$dst, $src}",
3659                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3660                    IIC_SSE_MOVU_P_MR>,
3661                  XS, Requires<[UseSSE2]>;
3662 }
3663
3664 } // ExeDomain = SSEPackedInt
3665
3666 let Predicates = [HasAVX] in {
3667   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3668             (VMOVDQUmr addr:$dst, VR128:$src)>;
3669   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3670             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3671 }
3672 let Predicates = [UseSSE2] in
3673 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3674           (MOVDQUmr addr:$dst, VR128:$src)>;
3675
3676 //===---------------------------------------------------------------------===//
3677 // SSE2 - Packed Integer Arithmetic Instructions
3678 //===---------------------------------------------------------------------===//
3679
3680 let Sched = WriteVecIMul in
3681 def SSE_PMADD : OpndItins<
3682   IIC_SSE_PMADD, IIC_SSE_PMADD
3683 >;
3684
3685 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3686
3687 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3688                             RegisterClass RC, PatFrag memop_frag,
3689                             X86MemOperand x86memop,
3690                             OpndItins itins,
3691                             bit IsCommutable = 0,
3692                             bit Is2Addr = 1> {
3693   let isCommutable = IsCommutable in
3694   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3695        (ins RC:$src1, RC:$src2),
3696        !if(Is2Addr,
3697            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3698            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3699        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3700       Sched<[itins.Sched]>;
3701   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3702        (ins RC:$src1, x86memop:$src2),
3703        !if(Is2Addr,
3704            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3705            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3706        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3707        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3708 }
3709
3710 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3711                              Intrinsic IntId256, OpndItins itins,
3712                              bit IsCommutable = 0> {
3713 let Predicates = [HasAVX] in
3714   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3715                                  VR128, memopv2i64, i128mem, itins,
3716                                  IsCommutable, 0>, VEX_4V;
3717
3718 let Constraints = "$src1 = $dst" in
3719   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3720                                i128mem, itins, IsCommutable, 1>;
3721
3722 let Predicates = [HasAVX2] in
3723   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3724                                    VR256, memopv4i64, i256mem, itins,
3725                                    IsCommutable, 0>, VEX_4V, VEX_L;
3726 }
3727
3728 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3729                          string OpcodeStr, SDNode OpNode,
3730                          SDNode OpNode2, RegisterClass RC,
3731                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3732                          ShiftOpndItins itins,
3733                          bit Is2Addr = 1> {
3734   // src2 is always 128-bit
3735   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3736        (ins RC:$src1, VR128:$src2),
3737        !if(Is2Addr,
3738            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3739            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3740        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3741         itins.rr>, Sched<[WriteVecShift]>;
3742   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3743        (ins RC:$src1, i128mem:$src2),
3744        !if(Is2Addr,
3745            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3746            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3747        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3748                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3749       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3750   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3751        (ins RC:$src1, i32i8imm:$src2),
3752        !if(Is2Addr,
3753            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3754            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3755        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>,
3756        Sched<[WriteVecShift]>;
3757 }
3758
3759 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3760 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3761                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3762                          PatFrag memop_frag, X86MemOperand x86memop,
3763                          OpndItins itins,
3764                          bit IsCommutable = 0, bit Is2Addr = 1> {
3765   let isCommutable = IsCommutable in
3766   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3767        (ins RC:$src1, RC:$src2),
3768        !if(Is2Addr,
3769            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3770            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3771        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3772        Sched<[itins.Sched]>;
3773   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3774        (ins RC:$src1, x86memop:$src2),
3775        !if(Is2Addr,
3776            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3777            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3778        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3779                                      (bitconvert (memop_frag addr:$src2)))))]>,
3780        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3781 }
3782 } // ExeDomain = SSEPackedInt
3783
3784 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3785                              SSE_INTALU_ITINS_P, 1>;
3786 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3787                              SSE_INTALU_ITINS_P, 1>;
3788 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3789                              SSE_INTALU_ITINS_P, 1>;
3790 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3791                              SSE_INTALUQ_ITINS_P, 1>;
3792 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3793                              SSE_INTMUL_ITINS_P, 1>;
3794 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3795                              SSE_INTALU_ITINS_P, 0>;
3796 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3797                              SSE_INTALU_ITINS_P, 0>;
3798 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3799                              SSE_INTALU_ITINS_P, 0>;
3800 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3801                              SSE_INTALUQ_ITINS_P, 0>;
3802 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3803                              SSE_INTALU_ITINS_P, 0>;
3804 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3805                              SSE_INTALU_ITINS_P, 0>;
3806 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3807                              SSE_INTALU_ITINS_P, 1>;
3808 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3809                              SSE_INTALU_ITINS_P, 1>;
3810 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3811                              SSE_INTALU_ITINS_P, 1>;
3812 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3813                              SSE_INTALU_ITINS_P, 1>;
3814
3815 // Intrinsic forms
3816 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3817                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3818 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3819                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3820 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3821                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3822 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3823                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3824 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3825                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3826 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3827                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3828 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3829                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3830 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3831                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3832 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3833                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3834 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3835                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3836 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3837                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3838 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3839                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
3840
3841 let Predicates = [HasAVX] in
3842 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3843                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3844                               VEX_4V;
3845 let Predicates = [HasAVX2] in
3846 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3847                                VR256, memopv4i64, i256mem,
3848                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3849 let Constraints = "$src1 = $dst" in
3850 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3851                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3852
3853 //===---------------------------------------------------------------------===//
3854 // SSE2 - Packed Integer Logical Instructions
3855 //===---------------------------------------------------------------------===//
3856
3857 let Predicates = [HasAVX] in {
3858 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3859                             VR128, v8i16, v8i16, bc_v8i16,
3860                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3861 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3862                             VR128, v4i32, v4i32, bc_v4i32,
3863                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3864 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3865                             VR128, v2i64, v2i64, bc_v2i64,
3866                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3867
3868 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3869                             VR128, v8i16, v8i16, bc_v8i16,
3870                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3871 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3872                             VR128, v4i32, v4i32, bc_v4i32,
3873                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3874 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3875                             VR128, v2i64, v2i64, bc_v2i64,
3876                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3877
3878 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3879                             VR128, v8i16, v8i16, bc_v8i16,
3880                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3881 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3882                             VR128, v4i32, v4i32, bc_v4i32,
3883                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3884
3885 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3886   // 128-bit logical shifts.
3887   def VPSLLDQri : PDIi8<0x73, MRM7r,
3888                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3889                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3890                     [(set VR128:$dst,
3891                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3892                     VEX_4V;
3893   def VPSRLDQri : PDIi8<0x73, MRM3r,
3894                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3895                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3896                     [(set VR128:$dst,
3897                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3898                     VEX_4V;
3899   // PSRADQri doesn't exist in SSE[1-3].
3900 }
3901 } // Predicates = [HasAVX]
3902
3903 let Predicates = [HasAVX2] in {
3904 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3905                              VR256, v16i16, v8i16, bc_v8i16,
3906                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3907 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3908                              VR256, v8i32, v4i32, bc_v4i32,
3909                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3910 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3911                              VR256, v4i64, v2i64, bc_v2i64,
3912                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3913
3914 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3915                              VR256, v16i16, v8i16, bc_v8i16,
3916                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3917 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3918                              VR256, v8i32, v4i32, bc_v4i32,
3919                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3920 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3921                              VR256, v4i64, v2i64, bc_v2i64,
3922                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3923
3924 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3925                              VR256, v16i16, v8i16, bc_v8i16,
3926                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3927 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3928                              VR256, v8i32, v4i32, bc_v4i32,
3929                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3930
3931 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3932   // 256-bit logical shifts.
3933   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3934                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3935                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3936                     [(set VR256:$dst,
3937                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3938                     VEX_4V, VEX_L;
3939   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3940                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3941                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3942                     [(set VR256:$dst,
3943                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3944                     VEX_4V, VEX_L;
3945   // PSRADQYri doesn't exist in SSE[1-3].
3946 }
3947 } // Predicates = [HasAVX2]
3948
3949 let Constraints = "$src1 = $dst" in {
3950 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3951                            VR128, v8i16, v8i16, bc_v8i16,
3952                            SSE_INTSHIFT_ITINS_P>;
3953 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3954                            VR128, v4i32, v4i32, bc_v4i32,
3955                            SSE_INTSHIFT_ITINS_P>;
3956 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3957                            VR128, v2i64, v2i64, bc_v2i64,
3958                            SSE_INTSHIFT_ITINS_P>;
3959
3960 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3961                            VR128, v8i16, v8i16, bc_v8i16,
3962                            SSE_INTSHIFT_ITINS_P>;
3963 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3964                            VR128, v4i32, v4i32, bc_v4i32,
3965                            SSE_INTSHIFT_ITINS_P>;
3966 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3967                            VR128, v2i64, v2i64, bc_v2i64,
3968                            SSE_INTSHIFT_ITINS_P>;
3969
3970 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3971                            VR128, v8i16, v8i16, bc_v8i16,
3972                            SSE_INTSHIFT_ITINS_P>;
3973 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3974                            VR128, v4i32, v4i32, bc_v4i32,
3975                            SSE_INTSHIFT_ITINS_P>;
3976
3977 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3978   // 128-bit logical shifts.
3979   def PSLLDQri : PDIi8<0x73, MRM7r,
3980                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3981                        "pslldq\t{$src2, $dst|$dst, $src2}",
3982                        [(set VR128:$dst,
3983                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
3984                          IIC_SSE_INTSHDQ_P_RI>;
3985   def PSRLDQri : PDIi8<0x73, MRM3r,
3986                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3987                        "psrldq\t{$src2, $dst|$dst, $src2}",
3988                        [(set VR128:$dst,
3989                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
3990                          IIC_SSE_INTSHDQ_P_RI>;
3991   // PSRADQri doesn't exist in SSE[1-3].
3992 }
3993 } // Constraints = "$src1 = $dst"
3994
3995 let Predicates = [HasAVX] in {
3996   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3997             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3998   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3999             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4000   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4001             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4002
4003   // Shift up / down and insert zero's.
4004   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4005             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4006   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4007             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4008 }
4009
4010 let Predicates = [HasAVX2] in {
4011   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4012             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4013   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4014             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4015 }
4016
4017 let Predicates = [UseSSE2] in {
4018   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4019             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4020   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4021             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4022   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4023             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4024
4025   // Shift up / down and insert zero's.
4026   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4027             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4028   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4029             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4030 }
4031
4032 //===---------------------------------------------------------------------===//
4033 // SSE2 - Packed Integer Comparison Instructions
4034 //===---------------------------------------------------------------------===//
4035
4036 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4037                              SSE_INTALU_ITINS_P, 1>;
4038 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4039                              SSE_INTALU_ITINS_P, 1>;
4040 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4041                              SSE_INTALU_ITINS_P, 1>;
4042 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4043                              SSE_INTALU_ITINS_P, 0>;
4044 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4045                              SSE_INTALU_ITINS_P, 0>;
4046 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4047                              SSE_INTALU_ITINS_P, 0>;
4048
4049 //===---------------------------------------------------------------------===//
4050 // SSE2 - Packed Integer Pack Instructions
4051 //===---------------------------------------------------------------------===//
4052
4053 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4054                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4055 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4056                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4057 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4058                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4059
4060 //===---------------------------------------------------------------------===//
4061 // SSE2 - Packed Integer Shuffle Instructions
4062 //===---------------------------------------------------------------------===//
4063
4064 let ExeDomain = SSEPackedInt in {
4065 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4066                          SDNode OpNode> {
4067 let Predicates = [HasAVX] in {
4068   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4069                       (ins VR128:$src1, i8imm:$src2),
4070                       !strconcat("v", OpcodeStr,
4071                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4072                       [(set VR128:$dst,
4073                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4074                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4075   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4076                       (ins i128mem:$src1, i8imm:$src2),
4077                       !strconcat("v", OpcodeStr,
4078                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4079                      [(set VR128:$dst,
4080                        (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4081                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4082                   Sched<[WriteShuffleLd]>;
4083 }
4084
4085 let Predicates = [HasAVX2] in {
4086   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4087                        (ins VR256:$src1, i8imm:$src2),
4088                        !strconcat("v", OpcodeStr,
4089                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4090                        [(set VR256:$dst,
4091                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4092                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4093   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4094                        (ins i256mem:$src1, i8imm:$src2),
4095                        !strconcat("v", OpcodeStr,
4096                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4097                       [(set VR256:$dst,
4098                         (vt256 (OpNode (bitconvert (memopv4i64 addr:$src1)),
4099                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4100                    Sched<[WriteShuffleLd]>;
4101 }
4102
4103 let Predicates = [UseSSE2] in {
4104   def ri : Ii8<0x70, MRMSrcReg,
4105                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4106                !strconcat(OpcodeStr,
4107                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4108                 [(set VR128:$dst,
4109                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4110                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4111   def mi : Ii8<0x70, MRMSrcMem,
4112                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4113                !strconcat(OpcodeStr,
4114                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4115                 [(set VR128:$dst,
4116                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4117                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4118            Sched<[WriteShuffleLd]>;
4119 }
4120 }
4121 } // ExeDomain = SSEPackedInt
4122
4123 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4124 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4125 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4126
4127 let Predicates = [HasAVX] in {
4128   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4129             (VPSHUFDmi addr:$src1, imm:$imm)>;
4130   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4131             (VPSHUFDri VR128:$src1, imm:$imm)>;
4132 }
4133
4134 let Predicates = [UseSSE2] in {
4135   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4136             (PSHUFDmi addr:$src1, imm:$imm)>;
4137   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4138             (PSHUFDri VR128:$src1, imm:$imm)>;
4139 }
4140
4141 //===---------------------------------------------------------------------===//
4142 // SSE2 - Packed Integer Unpack Instructions
4143 //===---------------------------------------------------------------------===//
4144
4145 let ExeDomain = SSEPackedInt in {
4146 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4147                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4148   def rr : PDI<opc, MRMSrcReg,
4149       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4150       !if(Is2Addr,
4151           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4152           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4153       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4154       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4155   def rm : PDI<opc, MRMSrcMem,
4156       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4157       !if(Is2Addr,
4158           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4159           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4160       [(set VR128:$dst, (OpNode VR128:$src1,
4161                                   (bc_frag (memopv2i64
4162                                                addr:$src2))))],
4163                                                IIC_SSE_UNPCK>,
4164       Sched<[WriteShuffleLd, ReadAfterLd]>;
4165 }
4166
4167 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4168                          SDNode OpNode, PatFrag bc_frag> {
4169   def Yrr : PDI<opc, MRMSrcReg,
4170       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4171       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4172       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4173       Sched<[WriteShuffle]>;
4174   def Yrm : PDI<opc, MRMSrcMem,
4175       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4176       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4177       [(set VR256:$dst, (OpNode VR256:$src1,
4178                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4179       Sched<[WriteShuffleLd, ReadAfterLd]>;
4180 }
4181
4182 let Predicates = [HasAVX] in {
4183   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4184                                  bc_v16i8, 0>, VEX_4V;
4185   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4186                                  bc_v8i16, 0>, VEX_4V;
4187   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4188                                  bc_v4i32, 0>, VEX_4V;
4189   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4190                                  bc_v2i64, 0>, VEX_4V;
4191
4192   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4193                                  bc_v16i8, 0>, VEX_4V;
4194   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4195                                  bc_v8i16, 0>, VEX_4V;
4196   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4197                                  bc_v4i32, 0>, VEX_4V;
4198   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4199                                  bc_v2i64, 0>, VEX_4V;
4200 }
4201
4202 let Predicates = [HasAVX2] in {
4203   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4204                                    bc_v32i8>, VEX_4V, VEX_L;
4205   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4206                                    bc_v16i16>, VEX_4V, VEX_L;
4207   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4208                                    bc_v8i32>, VEX_4V, VEX_L;
4209   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4210                                    bc_v4i64>, VEX_4V, VEX_L;
4211
4212   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4213                                    bc_v32i8>, VEX_4V, VEX_L;
4214   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4215                                    bc_v16i16>, VEX_4V, VEX_L;
4216   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4217                                    bc_v8i32>, VEX_4V, VEX_L;
4218   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4219                                    bc_v4i64>, VEX_4V, VEX_L;
4220 }
4221
4222 let Constraints = "$src1 = $dst" in {
4223   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4224                                 bc_v16i8>;
4225   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4226                                 bc_v8i16>;
4227   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4228                                 bc_v4i32>;
4229   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4230                                 bc_v2i64>;
4231
4232   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4233                                 bc_v16i8>;
4234   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4235                                 bc_v8i16>;
4236   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4237                                 bc_v4i32>;
4238   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4239                                 bc_v2i64>;
4240 }
4241 } // ExeDomain = SSEPackedInt
4242
4243 //===---------------------------------------------------------------------===//
4244 // SSE2 - Packed Integer Extract and Insert
4245 //===---------------------------------------------------------------------===//
4246
4247 let ExeDomain = SSEPackedInt in {
4248 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4249   def rri : Ii8<0xC4, MRMSrcReg,
4250        (outs VR128:$dst), (ins VR128:$src1,
4251         GR32:$src2, i32i8imm:$src3),
4252        !if(Is2Addr,
4253            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4254            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4255        [(set VR128:$dst,
4256          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>,
4257        Sched<[WriteShuffle]>;
4258   def rmi : Ii8<0xC4, MRMSrcMem,
4259                        (outs VR128:$dst), (ins VR128:$src1,
4260                         i16mem:$src2, i32i8imm:$src3),
4261        !if(Is2Addr,
4262            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4263            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4264        [(set VR128:$dst,
4265          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4266                     imm:$src3))], IIC_SSE_PINSRW>,
4267        Sched<[WriteShuffleLd, ReadAfterLd]>;
4268 }
4269
4270 // Extract
4271 let Predicates = [HasAVX] in
4272 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4273                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4274                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4275                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4276                                                 imm:$src2))]>, TB, OpSize, VEX,
4277                 Sched<[WriteShuffle]>;
4278 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4279                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4280                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4281                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4282                                                 imm:$src2))], IIC_SSE_PEXTRW>,
4283                Sched<[WriteShuffleLd, ReadAfterLd]>;
4284
4285 // Insert
4286 let Predicates = [HasAVX] in {
4287   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4288   let isAsmParserOnly = 1, hasSideEffects = 0 in
4289   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4290        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4291        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4292        []>, TB, OpSize, VEX_4V, Sched<[WriteShuffle]>;
4293 }
4294
4295 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in {
4296   defm PINSRW : sse2_pinsrw, TB, OpSize;
4297   let isAsmParserOnly = 1, hasSideEffects = 0 in
4298   def  PINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4299        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4300        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4301        []>, TB, OpSize, Sched<[WriteShuffle]>;
4302 } // Predicates = [UseSSE2], Constraints = "$src1 = $dst"
4303
4304 } // ExeDomain = SSEPackedInt
4305
4306 //===---------------------------------------------------------------------===//
4307 // SSE2 - Packed Mask Creation
4308 //===---------------------------------------------------------------------===//
4309
4310 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4311
4312 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4313            "pmovmskb\t{$src, $dst|$dst, $src}",
4314            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4315            IIC_SSE_MOVMSK>, VEX;
4316 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4317            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4318
4319 let Predicates = [HasAVX2] in {
4320 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4321            "pmovmskb\t{$src, $dst|$dst, $src}",
4322            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4323 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4324            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4325 }
4326
4327 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4328            "pmovmskb\t{$src, $dst|$dst, $src}",
4329            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4330            IIC_SSE_MOVMSK>;
4331 def PMOVMSKBr64r : PDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4332            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>;
4333
4334 } // ExeDomain = SSEPackedInt
4335
4336 //===---------------------------------------------------------------------===//
4337 // SSE2 - Conditional Store
4338 //===---------------------------------------------------------------------===//
4339
4340 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4341
4342 let Uses = [EDI], Predicates = [HasAVX,In32BitMode] in
4343 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4344            (ins VR128:$src, VR128:$mask),
4345            "maskmovdqu\t{$mask, $src|$src, $mask}",
4346            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4347            IIC_SSE_MASKMOV>, VEX;
4348 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4349 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4350            (ins VR128:$src, VR128:$mask),
4351            "maskmovdqu\t{$mask, $src|$src, $mask}",
4352            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4353            IIC_SSE_MASKMOV>, VEX;
4354
4355 let Uses = [EDI], Predicates = [UseSSE2,In32BitMode] in
4356 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4357            "maskmovdqu\t{$mask, $src|$src, $mask}",
4358            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4359            IIC_SSE_MASKMOV>;
4360 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4361 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4362            "maskmovdqu\t{$mask, $src|$src, $mask}",
4363            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4364            IIC_SSE_MASKMOV>;
4365
4366 } // ExeDomain = SSEPackedInt
4367
4368 //===---------------------------------------------------------------------===//
4369 // SSE2 - Move Doubleword
4370 //===---------------------------------------------------------------------===//
4371
4372 //===---------------------------------------------------------------------===//
4373 // Move Int Doubleword to Packed Double Int
4374 //
4375 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4376                       "movd\t{$src, $dst|$dst, $src}",
4377                       [(set VR128:$dst,
4378                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4379                         VEX, Sched<[WriteMove]>;
4380 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4381                       "movd\t{$src, $dst|$dst, $src}",
4382                       [(set VR128:$dst,
4383                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4384                         IIC_SSE_MOVDQ>,
4385                       VEX, Sched<[WriteLoad]>;
4386 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4387                         "movq\t{$src, $dst|$dst, $src}",
4388                         [(set VR128:$dst,
4389                           (v2i64 (scalar_to_vector GR64:$src)))],
4390                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4391 let isCodeGenOnly = 1 in
4392 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4393                        "movq\t{$src, $dst|$dst, $src}",
4394                        [(set FR64:$dst, (bitconvert GR64:$src))],
4395                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4396
4397 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4398                       "movd\t{$src, $dst|$dst, $src}",
4399                       [(set VR128:$dst,
4400                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4401                   Sched<[WriteMove]>;
4402 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4403                       "movd\t{$src, $dst|$dst, $src}",
4404                       [(set VR128:$dst,
4405                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4406                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4407 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4408                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4409                         [(set VR128:$dst,
4410                           (v2i64 (scalar_to_vector GR64:$src)))],
4411                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4412 let isCodeGenOnly = 1 in
4413 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4414                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4415                        [(set FR64:$dst, (bitconvert GR64:$src))],
4416                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4417
4418 //===---------------------------------------------------------------------===//
4419 // Move Int Doubleword to Single Scalar
4420 //
4421 let isCodeGenOnly = 1 in {
4422   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4423                         "movd\t{$src, $dst|$dst, $src}",
4424                         [(set FR32:$dst, (bitconvert GR32:$src))],
4425                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4426
4427   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4428                         "movd\t{$src, $dst|$dst, $src}",
4429                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4430                         IIC_SSE_MOVDQ>,
4431                         VEX, Sched<[WriteLoad]>;
4432   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4433                         "movd\t{$src, $dst|$dst, $src}",
4434                         [(set FR32:$dst, (bitconvert GR32:$src))],
4435                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4436
4437   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4438                         "movd\t{$src, $dst|$dst, $src}",
4439                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4440                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4441 }
4442
4443 //===---------------------------------------------------------------------===//
4444 // Move Packed Doubleword Int to Packed Double Int
4445 //
4446 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4447                        "movd\t{$src, $dst|$dst, $src}",
4448                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4449                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4450                     Sched<[WriteMove]>;
4451 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4452                        (ins i32mem:$dst, VR128:$src),
4453                        "movd\t{$src, $dst|$dst, $src}",
4454                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4455                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4456                                      VEX, Sched<[WriteLoad]>;
4457 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4458                        "movd\t{$src, $dst|$dst, $src}",
4459                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4460                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4461                    Sched<[WriteMove]>;
4462 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4463                        "movd\t{$src, $dst|$dst, $src}",
4464                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4465                                      (iPTR 0))), addr:$dst)],
4466                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4467
4468 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4469         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4470
4471 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4472         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4473
4474 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4475         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4476
4477 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4478         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4479
4480 //===---------------------------------------------------------------------===//
4481 // Move Packed Doubleword Int first element to Doubleword Int
4482 //
4483 let SchedRW = [WriteMove] in {
4484 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4485                           "movq\t{$src, $dst|$dst, $src}",
4486                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4487                                                            (iPTR 0)))],
4488                                                            IIC_SSE_MOVD_ToGP>,
4489                       VEX;
4490
4491 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4492                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4493                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4494                                                          (iPTR 0)))],
4495                                                          IIC_SSE_MOVD_ToGP>;
4496 } //SchedRW
4497
4498 //===---------------------------------------------------------------------===//
4499 // Bitcast FR64 <-> GR64
4500 //
4501 let isCodeGenOnly = 1 in {
4502   let Predicates = [UseAVX] in
4503   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4504                           "movq\t{$src, $dst|$dst, $src}",
4505                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4506                           VEX, Sched<[WriteLoad]>;
4507   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4508                            "movq\t{$src, $dst|$dst, $src}",
4509                            [(set GR64:$dst, (bitconvert FR64:$src))],
4510                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4511   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4512                            "movq\t{$src, $dst|$dst, $src}",
4513                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4514                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4515
4516   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4517                          "movq\t{$src, $dst|$dst, $src}",
4518                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4519                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4520   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4521                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4522                          [(set GR64:$dst, (bitconvert FR64:$src))],
4523                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4524   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4525                          "movq\t{$src, $dst|$dst, $src}",
4526                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4527                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4528 }
4529
4530 //===---------------------------------------------------------------------===//
4531 // Move Scalar Single to Double Int
4532 //
4533 let isCodeGenOnly = 1 in {
4534   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4535                         "movd\t{$src, $dst|$dst, $src}",
4536                         [(set GR32:$dst, (bitconvert FR32:$src))],
4537                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4538   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4539                         "movd\t{$src, $dst|$dst, $src}",
4540                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4541                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4542   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4543                         "movd\t{$src, $dst|$dst, $src}",
4544                         [(set GR32:$dst, (bitconvert FR32:$src))],
4545                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4546   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4547                         "movd\t{$src, $dst|$dst, $src}",
4548                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4549                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4550 }
4551
4552 //===---------------------------------------------------------------------===//
4553 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4554 //
4555 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4556 let AddedComplexity = 15 in {
4557 def VMOVZDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4558                        "movd\t{$src, $dst|$dst, $src}",
4559                        [(set VR128:$dst, (v4i32 (X86vzmovl
4560                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4561                                       IIC_SSE_MOVDQ>, VEX;
4562 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4563                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4564                        [(set VR128:$dst, (v2i64 (X86vzmovl
4565                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4566                                       IIC_SSE_MOVDQ>,
4567                                       VEX, VEX_W;
4568 }
4569 let AddedComplexity = 15 in {
4570 def MOVZDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4571                        "movd\t{$src, $dst|$dst, $src}",
4572                        [(set VR128:$dst, (v4i32 (X86vzmovl
4573                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4574                                       IIC_SSE_MOVDQ>;
4575 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4576                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4577                        [(set VR128:$dst, (v2i64 (X86vzmovl
4578                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4579                                       IIC_SSE_MOVDQ>;
4580 }
4581 } // isCodeGenOnly, SchedRW
4582
4583 let isCodeGenOnly = 1, AddedComplexity = 20, SchedRW = [WriteLoad] in {
4584 def VMOVZDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4585                        "movd\t{$src, $dst|$dst, $src}",
4586                        [(set VR128:$dst,
4587                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4588                                                    (loadi32 addr:$src))))))],
4589                                                    IIC_SSE_MOVDQ>, VEX;
4590 def MOVZDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4591                        "movd\t{$src, $dst|$dst, $src}",
4592                        [(set VR128:$dst,
4593                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4594                                                    (loadi32 addr:$src))))))],
4595                                                    IIC_SSE_MOVDQ>;
4596 } // isCodeGenOnly, AddedComplexity, SchedRW
4597
4598 let Predicates = [UseAVX] in {
4599   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4600   let AddedComplexity = 20 in {
4601     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4602               (VMOVZDI2PDIrm addr:$src)>;
4603     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4604               (VMOVZDI2PDIrm addr:$src)>;
4605   }
4606   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4607   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4608                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4609             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4610   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4611                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4612             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4613 }
4614
4615 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4616   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4617             (MOVZDI2PDIrm addr:$src)>;
4618   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4619             (MOVZDI2PDIrm addr:$src)>;
4620 }
4621
4622 // These are the correct encodings of the instructions so that we know how to
4623 // read correct assembly, even though we continue to emit the wrong ones for
4624 // compatibility with Darwin's buggy assembler.
4625 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4626                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4627 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4628                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4629 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4630 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4631                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4632 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4633                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4634
4635 //===---------------------------------------------------------------------===//
4636 // SSE2 - Move Quadword
4637 //===---------------------------------------------------------------------===//
4638
4639 //===---------------------------------------------------------------------===//
4640 // Move Quadword Int to Packed Quadword Int
4641 //
4642
4643 let SchedRW = [WriteLoad] in {
4644 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4645                     "vmovq\t{$src, $dst|$dst, $src}",
4646                     [(set VR128:$dst,
4647                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4648                     VEX, Requires<[UseAVX]>;
4649 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4650                     "movq\t{$src, $dst|$dst, $src}",
4651                     [(set VR128:$dst,
4652                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4653                       IIC_SSE_MOVDQ>, XS,
4654                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4655 } // SchedRW
4656
4657 //===---------------------------------------------------------------------===//
4658 // Move Packed Quadword Int to Quadword Int
4659 //
4660 let SchedRW = [WriteStore] in {
4661 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4662                       "movq\t{$src, $dst|$dst, $src}",
4663                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4664                                     (iPTR 0))), addr:$dst)],
4665                                     IIC_SSE_MOVDQ>, VEX;
4666 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4667                       "movq\t{$src, $dst|$dst, $src}",
4668                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4669                                     (iPTR 0))), addr:$dst)],
4670                                     IIC_SSE_MOVDQ>;
4671 } // SchedRW
4672
4673 //===---------------------------------------------------------------------===//
4674 // Store / copy lower 64-bits of a XMM register.
4675 //
4676 def VMOVLQ128mr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4677                      "movq\t{$src, $dst|$dst, $src}",
4678                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX,
4679                   Sched<[WriteStore]>;
4680 def MOVLQ128mr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4681                      "movq\t{$src, $dst|$dst, $src}",
4682                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4683                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4684
4685 let isCodeGenOnly = 1, AddedComplexity = 20 in {
4686 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4687                      "vmovq\t{$src, $dst|$dst, $src}",
4688                      [(set VR128:$dst,
4689                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4690                                                  (loadi64 addr:$src))))))],
4691                                                  IIC_SSE_MOVDQ>,
4692                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4693
4694 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4695                      "movq\t{$src, $dst|$dst, $src}",
4696                      [(set VR128:$dst,
4697                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4698                                                  (loadi64 addr:$src))))))],
4699                                                  IIC_SSE_MOVDQ>,
4700                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4701 }
4702
4703 let Predicates = [UseAVX], AddedComplexity = 20 in {
4704   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4705             (VMOVZQI2PQIrm addr:$src)>;
4706   def : Pat<(v2i64 (X86vzload addr:$src)),
4707             (VMOVZQI2PQIrm addr:$src)>;
4708 }
4709
4710 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4711   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4712             (MOVZQI2PQIrm addr:$src)>;
4713   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4714 }
4715
4716 let Predicates = [HasAVX] in {
4717 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4718           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4719 def : Pat<(v4i64 (X86vzload addr:$src)),
4720           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4721 }
4722
4723 //===---------------------------------------------------------------------===//
4724 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4725 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4726 //
4727 let SchedRW = [WriteVecLogic] in {
4728 let AddedComplexity = 15 in
4729 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4730                         "vmovq\t{$src, $dst|$dst, $src}",
4731                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4732                     IIC_SSE_MOVQ_RR>,
4733                       XS, VEX, Requires<[UseAVX]>;
4734 let AddedComplexity = 15 in
4735 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4736                         "movq\t{$src, $dst|$dst, $src}",
4737                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4738                     IIC_SSE_MOVQ_RR>,
4739                       XS, Requires<[UseSSE2]>;
4740 } // SchedRW
4741
4742 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
4743 let AddedComplexity = 20 in
4744 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4745                         "vmovq\t{$src, $dst|$dst, $src}",
4746                     [(set VR128:$dst, (v2i64 (X86vzmovl
4747                                              (loadv2i64 addr:$src))))],
4748                                              IIC_SSE_MOVDQ>,
4749                       XS, VEX, Requires<[UseAVX]>;
4750 let AddedComplexity = 20 in {
4751 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4752                         "movq\t{$src, $dst|$dst, $src}",
4753                     [(set VR128:$dst, (v2i64 (X86vzmovl
4754                                              (loadv2i64 addr:$src))))],
4755                                              IIC_SSE_MOVDQ>,
4756                       XS, Requires<[UseSSE2]>;
4757 }
4758 } // isCodeGenOnly, SchedRW
4759
4760 let AddedComplexity = 20 in {
4761   let Predicates = [UseAVX] in {
4762     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4763               (VMOVZPQILo2PQIrr VR128:$src)>;
4764   }
4765   let Predicates = [UseSSE2] in {
4766     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4767               (MOVZPQILo2PQIrr VR128:$src)>;
4768   }
4769 }
4770
4771 //===---------------------------------------------------------------------===//
4772 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4773 //===---------------------------------------------------------------------===//
4774 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4775                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4776                               X86MemOperand x86memop> {
4777 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4778                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4779                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4780                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4781 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4782                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4783                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4784                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4785 }
4786
4787 let Predicates = [HasAVX] in {
4788   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4789                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4790   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4791                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4792   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4793                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4794   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4795                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4796 }
4797 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4798                                    memopv4f32, f128mem>;
4799 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4800                                    memopv4f32, f128mem>;
4801
4802 let Predicates = [HasAVX] in {
4803   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4804             (VMOVSHDUPrr VR128:$src)>;
4805   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4806             (VMOVSHDUPrm addr:$src)>;
4807   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4808             (VMOVSLDUPrr VR128:$src)>;
4809   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4810             (VMOVSLDUPrm addr:$src)>;
4811   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4812             (VMOVSHDUPYrr VR256:$src)>;
4813   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4814             (VMOVSHDUPYrm addr:$src)>;
4815   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4816             (VMOVSLDUPYrr VR256:$src)>;
4817   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4818             (VMOVSLDUPYrm addr:$src)>;
4819 }
4820
4821 let Predicates = [UseSSE3] in {
4822   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4823             (MOVSHDUPrr VR128:$src)>;
4824   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4825             (MOVSHDUPrm addr:$src)>;
4826   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4827             (MOVSLDUPrr VR128:$src)>;
4828   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4829             (MOVSLDUPrm addr:$src)>;
4830 }
4831
4832 //===---------------------------------------------------------------------===//
4833 // SSE3 - Replicate Double FP - MOVDDUP
4834 //===---------------------------------------------------------------------===//
4835
4836 multiclass sse3_replicate_dfp<string OpcodeStr> {
4837 let neverHasSideEffects = 1 in
4838 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4839                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4840                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4841 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4842                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4843                     [(set VR128:$dst,
4844                       (v2f64 (X86Movddup
4845                               (scalar_to_vector (loadf64 addr:$src)))))],
4846                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4847 }
4848
4849 // FIXME: Merge with above classe when there're patterns for the ymm version
4850 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4851 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4852                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4853                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
4854                     Sched<[WriteShuffle]>;
4855 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4856                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4857                     [(set VR256:$dst,
4858                       (v4f64 (X86Movddup
4859                               (scalar_to_vector (loadf64 addr:$src)))))]>,
4860                     Sched<[WriteShuffleLd]>;
4861 }
4862
4863 let Predicates = [HasAVX] in {
4864   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4865   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4866 }
4867
4868 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4869
4870 let Predicates = [HasAVX] in {
4871   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4872             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4873   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4874             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4875   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4876             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4877   def : Pat<(X86Movddup (bc_v2f64
4878                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4879             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4880
4881   // 256-bit version
4882   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4883             (VMOVDDUPYrm addr:$src)>;
4884   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4885             (VMOVDDUPYrm addr:$src)>;
4886   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4887             (VMOVDDUPYrm addr:$src)>;
4888   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4889             (VMOVDDUPYrr VR256:$src)>;
4890 }
4891
4892 let Predicates = [UseSSE3] in {
4893   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4894             (MOVDDUPrm addr:$src)>;
4895   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4896             (MOVDDUPrm addr:$src)>;
4897   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4898             (MOVDDUPrm addr:$src)>;
4899   def : Pat<(X86Movddup (bc_v2f64
4900                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4901             (MOVDDUPrm addr:$src)>;
4902 }
4903
4904 //===---------------------------------------------------------------------===//
4905 // SSE3 - Move Unaligned Integer
4906 //===---------------------------------------------------------------------===//
4907
4908 let SchedRW = [WriteLoad] in {
4909 let Predicates = [HasAVX] in {
4910   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4911                    "vlddqu\t{$src, $dst|$dst, $src}",
4912                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4913   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4914                    "vlddqu\t{$src, $dst|$dst, $src}",
4915                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4916                    VEX, VEX_L;
4917 }
4918 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4919                    "lddqu\t{$src, $dst|$dst, $src}",
4920                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4921                    IIC_SSE_LDDQU>;
4922 }
4923
4924 //===---------------------------------------------------------------------===//
4925 // SSE3 - Arithmetic
4926 //===---------------------------------------------------------------------===//
4927
4928 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4929                        X86MemOperand x86memop, OpndItins itins,
4930                        bit Is2Addr = 1> {
4931   def rr : I<0xD0, MRMSrcReg,
4932        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4933        !if(Is2Addr,
4934            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4935            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4936        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
4937        Sched<[itins.Sched]>;
4938   def rm : I<0xD0, MRMSrcMem,
4939        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4940        !if(Is2Addr,
4941            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4942            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4943        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
4944        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4945 }
4946
4947 let Predicates = [HasAVX] in {
4948   let ExeDomain = SSEPackedSingle in {
4949     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4950                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4951     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4952                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4953   }
4954   let ExeDomain = SSEPackedDouble in {
4955     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4956                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4957     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4958                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4959   }
4960 }
4961 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4962   let ExeDomain = SSEPackedSingle in
4963   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4964                               f128mem, SSE_ALU_F32P>, TB, XD;
4965   let ExeDomain = SSEPackedDouble in
4966   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4967                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4968 }
4969
4970 //===---------------------------------------------------------------------===//
4971 // SSE3 Instructions
4972 //===---------------------------------------------------------------------===//
4973
4974 // Horizontal ops
4975 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4976                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4977   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4978        !if(Is2Addr,
4979          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4980          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4981       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4982       Sched<[WriteFAdd]>;
4983
4984   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4985        !if(Is2Addr,
4986          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4987          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4988       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4989         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
4990 }
4991 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4992                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4993   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4994        !if(Is2Addr,
4995          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4996          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4997       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4998       Sched<[WriteFAdd]>;
4999
5000   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5001        !if(Is2Addr,
5002          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5003          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5004       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5005         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5006 }
5007
5008 let Predicates = [HasAVX] in {
5009   let ExeDomain = SSEPackedSingle in {
5010     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5011                             X86fhadd, 0>, VEX_4V;
5012     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5013                             X86fhsub, 0>, VEX_4V;
5014     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5015                             X86fhadd, 0>, VEX_4V, VEX_L;
5016     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5017                             X86fhsub, 0>, VEX_4V, VEX_L;
5018   }
5019   let ExeDomain = SSEPackedDouble in {
5020     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5021                             X86fhadd, 0>, VEX_4V;
5022     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5023                             X86fhsub, 0>, VEX_4V;
5024     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5025                             X86fhadd, 0>, VEX_4V, VEX_L;
5026     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5027                             X86fhsub, 0>, VEX_4V, VEX_L;
5028   }
5029 }
5030
5031 let Constraints = "$src1 = $dst" in {
5032   let ExeDomain = SSEPackedSingle in {
5033     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5034     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5035   }
5036   let ExeDomain = SSEPackedDouble in {
5037     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5038     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5039   }
5040 }
5041
5042 //===---------------------------------------------------------------------===//
5043 // SSSE3 - Packed Absolute Instructions
5044 //===---------------------------------------------------------------------===//
5045
5046
5047 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5048 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5049                             Intrinsic IntId128> {
5050   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5051                     (ins VR128:$src),
5052                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5053                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5054                     OpSize, Sched<[WriteVecALU]>;
5055
5056   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5057                     (ins i128mem:$src),
5058                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5059                     [(set VR128:$dst,
5060                       (IntId128
5061                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5062                     OpSize, Sched<[WriteVecALULd]>;
5063 }
5064
5065 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5066 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5067                               Intrinsic IntId256> {
5068   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5069                     (ins VR256:$src),
5070                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5071                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5072                     OpSize, Sched<[WriteVecALU]>;
5073
5074   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5075                     (ins i256mem:$src),
5076                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5077                     [(set VR256:$dst,
5078                       (IntId256
5079                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5080                     Sched<[WriteVecALULd]>;
5081 }
5082
5083 // Helper fragments to match sext vXi1 to vXiY.
5084 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5085                                                VR128:$src))>;
5086 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i32 15)))>;
5087 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i32 31)))>;
5088 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5089                                                VR256:$src))>;
5090 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i32 15)))>;
5091 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i32 31)))>;
5092
5093 let Predicates = [HasAVX] in {
5094   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5095                                   int_x86_ssse3_pabs_b_128>, VEX;
5096   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5097                                   int_x86_ssse3_pabs_w_128>, VEX;
5098   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5099                                   int_x86_ssse3_pabs_d_128>, VEX;
5100
5101   def : Pat<(xor
5102             (bc_v2i64 (v16i1sextv16i8)),
5103             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5104             (VPABSBrr128 VR128:$src)>;
5105   def : Pat<(xor
5106             (bc_v2i64 (v8i1sextv8i16)),
5107             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5108             (VPABSWrr128 VR128:$src)>;
5109   def : Pat<(xor
5110             (bc_v2i64 (v4i1sextv4i32)),
5111             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5112             (VPABSDrr128 VR128:$src)>;
5113 }
5114
5115 let Predicates = [HasAVX2] in {
5116   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5117                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5118   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5119                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5120   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5121                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5122
5123   def : Pat<(xor
5124             (bc_v4i64 (v32i1sextv32i8)),
5125             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5126             (VPABSBrr256 VR256:$src)>;
5127   def : Pat<(xor
5128             (bc_v4i64 (v16i1sextv16i16)),
5129             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5130             (VPABSWrr256 VR256:$src)>;
5131   def : Pat<(xor
5132             (bc_v4i64 (v8i1sextv8i32)),
5133             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5134             (VPABSDrr256 VR256:$src)>;
5135 }
5136
5137 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5138                               int_x86_ssse3_pabs_b_128>;
5139 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5140                               int_x86_ssse3_pabs_w_128>;
5141 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5142                               int_x86_ssse3_pabs_d_128>;
5143
5144 let Predicates = [HasSSSE3] in {
5145   def : Pat<(xor
5146             (bc_v2i64 (v16i1sextv16i8)),
5147             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5148             (PABSBrr128 VR128:$src)>;
5149   def : Pat<(xor
5150             (bc_v2i64 (v8i1sextv8i16)),
5151             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5152             (PABSWrr128 VR128:$src)>;
5153   def : Pat<(xor
5154             (bc_v2i64 (v4i1sextv4i32)),
5155             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5156             (PABSDrr128 VR128:$src)>;
5157 }
5158
5159 //===---------------------------------------------------------------------===//
5160 // SSSE3 - Packed Binary Operator Instructions
5161 //===---------------------------------------------------------------------===//
5162
5163 let Sched = WriteVecALU in {
5164 def SSE_PHADDSUBD : OpndItins<
5165   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5166 >;
5167 def SSE_PHADDSUBSW : OpndItins<
5168   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5169 >;
5170 def SSE_PHADDSUBW : OpndItins<
5171   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5172 >;
5173 }
5174 let Sched = WriteShuffle in
5175 def SSE_PSHUFB : OpndItins<
5176   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5177 >;
5178 let Sched = WriteVecALU in
5179 def SSE_PSIGN : OpndItins<
5180   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5181 >;
5182 let Sched = WriteVecIMul in
5183 def SSE_PMULHRSW : OpndItins<
5184   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5185 >;
5186
5187 /// SS3I_binop_rm - Simple SSSE3 bin op
5188 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5189                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5190                          X86MemOperand x86memop, OpndItins itins,
5191                          bit Is2Addr = 1> {
5192   let isCommutable = 1 in
5193   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5194        (ins RC:$src1, RC:$src2),
5195        !if(Is2Addr,
5196          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5197          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5198        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5199        OpSize, Sched<[itins.Sched]>;
5200   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5201        (ins RC:$src1, x86memop:$src2),
5202        !if(Is2Addr,
5203          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5204          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5205        [(set RC:$dst,
5206          (OpVT (OpNode RC:$src1,
5207           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5208        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5209 }
5210
5211 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5212 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5213                              Intrinsic IntId128, OpndItins itins,
5214                              bit Is2Addr = 1> {
5215   let isCommutable = 1 in
5216   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5217        (ins VR128:$src1, VR128:$src2),
5218        !if(Is2Addr,
5219          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5220          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5221        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5222        OpSize, Sched<[itins.Sched]>;
5223   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5224        (ins VR128:$src1, i128mem:$src2),
5225        !if(Is2Addr,
5226          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5227          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5228        [(set VR128:$dst,
5229          (IntId128 VR128:$src1,
5230           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5231        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5232 }
5233
5234 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5235                                Intrinsic IntId256> {
5236   let isCommutable = 1 in
5237   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5238        (ins VR256:$src1, VR256:$src2),
5239        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5240        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5241        OpSize;
5242   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5243        (ins VR256:$src1, i256mem:$src2),
5244        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5245        [(set VR256:$dst,
5246          (IntId256 VR256:$src1,
5247           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5248 }
5249
5250 let ImmT = NoImm, Predicates = [HasAVX] in {
5251 let isCommutable = 0 in {
5252   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5253                                   memopv2i64, i128mem,
5254                                   SSE_PHADDSUBW, 0>, VEX_4V;
5255   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5256                                   memopv2i64, i128mem,
5257                                   SSE_PHADDSUBD, 0>, VEX_4V;
5258   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5259                                   memopv2i64, i128mem,
5260                                   SSE_PHADDSUBW, 0>, VEX_4V;
5261   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5262                                   memopv2i64, i128mem,
5263                                   SSE_PHADDSUBD, 0>, VEX_4V;
5264   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5265                                   memopv2i64, i128mem,
5266                                   SSE_PSIGN, 0>, VEX_4V;
5267   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5268                                   memopv2i64, i128mem,
5269                                   SSE_PSIGN, 0>, VEX_4V;
5270   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5271                                   memopv2i64, i128mem,
5272                                   SSE_PSIGN, 0>, VEX_4V;
5273   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5274                                   memopv2i64, i128mem,
5275                                   SSE_PSHUFB, 0>, VEX_4V;
5276   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5277                                       int_x86_ssse3_phadd_sw_128,
5278                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5279   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5280                                       int_x86_ssse3_phsub_sw_128,
5281                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5282   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5283                                       int_x86_ssse3_pmadd_ub_sw_128,
5284                                       SSE_PMADD, 0>, VEX_4V;
5285 }
5286 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5287                                       int_x86_ssse3_pmul_hr_sw_128,
5288                                       SSE_PMULHRSW, 0>, VEX_4V;
5289 }
5290
5291 let ImmT = NoImm, Predicates = [HasAVX2] in {
5292 let isCommutable = 0 in {
5293   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5294                                   memopv4i64, i256mem,
5295                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5296   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5297                                   memopv4i64, i256mem,
5298                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5299   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5300                                   memopv4i64, i256mem,
5301                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5302   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5303                                   memopv4i64, i256mem,
5304                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5305   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5306                                   memopv4i64, i256mem,
5307                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5308   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5309                                   memopv4i64, i256mem,
5310                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5311   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5312                                   memopv4i64, i256mem,
5313                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5314   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5315                                   memopv4i64, i256mem,
5316                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5317   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5318                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5319   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5320                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5321   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5322                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5323 }
5324 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5325                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5326 }
5327
5328 // None of these have i8 immediate fields.
5329 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5330 let isCommutable = 0 in {
5331   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5332                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5333   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5334                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5335   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5336                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5337   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5338                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5339   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5340                                  memopv2i64, i128mem, SSE_PSIGN>;
5341   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5342                                  memopv2i64, i128mem, SSE_PSIGN>;
5343   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5344                                  memopv2i64, i128mem, SSE_PSIGN>;
5345   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5346                                  memopv2i64, i128mem, SSE_PSHUFB>;
5347   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5348                                      int_x86_ssse3_phadd_sw_128,
5349                                      SSE_PHADDSUBSW>;
5350   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5351                                      int_x86_ssse3_phsub_sw_128,
5352                                      SSE_PHADDSUBSW>;
5353   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5354                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5355 }
5356 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5357                                      int_x86_ssse3_pmul_hr_sw_128,
5358                                      SSE_PMULHRSW>;
5359 }
5360
5361 //===---------------------------------------------------------------------===//
5362 // SSSE3 - Packed Align Instruction Patterns
5363 //===---------------------------------------------------------------------===//
5364
5365 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5366   let neverHasSideEffects = 1 in {
5367   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5368       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5369       !if(Is2Addr,
5370         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5371         !strconcat(asm,
5372                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5373       [], IIC_SSE_PALIGNRR>, OpSize, Sched<[WriteShuffle]>;
5374   let mayLoad = 1 in
5375   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5376       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5377       !if(Is2Addr,
5378         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5379         !strconcat(asm,
5380                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5381       [], IIC_SSE_PALIGNRM>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5382   }
5383 }
5384
5385 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5386   let neverHasSideEffects = 1 in {
5387   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5388       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5389       !strconcat(asm,
5390                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5391       []>, OpSize, Sched<[WriteShuffle]>;
5392   let mayLoad = 1 in
5393   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5394       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5395       !strconcat(asm,
5396                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5397       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5398   }
5399 }
5400
5401 let Predicates = [HasAVX] in
5402   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5403 let Predicates = [HasAVX2] in
5404   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5405 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5406   defm PALIGN : ssse3_palignr<"palignr">;
5407
5408 let Predicates = [HasAVX2] in {
5409 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5410           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5411 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5412           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5413 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5414           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5415 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5416           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5417 }
5418
5419 let Predicates = [HasAVX] in {
5420 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5421           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5422 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5423           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5424 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5425           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5426 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5427           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5428 }
5429
5430 let Predicates = [UseSSSE3] in {
5431 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5432           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5433 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5434           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5435 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5436           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5437 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5438           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5439 }
5440
5441 //===---------------------------------------------------------------------===//
5442 // SSSE3 - Thread synchronization
5443 //===---------------------------------------------------------------------===//
5444
5445 let SchedRW = [WriteSystem] in {
5446 let usesCustomInserter = 1 in {
5447 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5448                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5449                 Requires<[HasSSE3]>;
5450 }
5451
5452 let Uses = [EAX, ECX, EDX] in
5453 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5454                  TB, Requires<[HasSSE3]>;
5455 let Uses = [ECX, EAX] in
5456 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5457                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5458                 TB, Requires<[HasSSE3]>;
5459 } // SchedRW
5460
5461 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[In32BitMode]>;
5462 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5463
5464 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5465       Requires<[In32BitMode]>;
5466 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5467       Requires<[In64BitMode]>;
5468
5469 //===----------------------------------------------------------------------===//
5470 // SSE4.1 - Packed Move with Sign/Zero Extend
5471 //===----------------------------------------------------------------------===//
5472
5473 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5474                                OpndItins itins = DEFAULT_ITINS> {
5475   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5476                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5477                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5478
5479   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5480                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5481        [(set VR128:$dst,
5482          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5483          itins.rm>, OpSize;
5484 }
5485
5486 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5487                                  Intrinsic IntId> {
5488   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5489                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5490                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5491
5492   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5493                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5494                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5495                   OpSize;
5496 }
5497
5498 let Predicates = [HasAVX] in {
5499 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5500                                      int_x86_sse41_pmovsxbw>, VEX;
5501 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5502                                      int_x86_sse41_pmovsxwd>, VEX;
5503 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5504                                      int_x86_sse41_pmovsxdq>, VEX;
5505 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5506                                      int_x86_sse41_pmovzxbw>, VEX;
5507 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5508                                      int_x86_sse41_pmovzxwd>, VEX;
5509 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5510                                      int_x86_sse41_pmovzxdq>, VEX;
5511 }
5512
5513 let Predicates = [HasAVX2] in {
5514 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5515                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5516 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5517                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5518 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5519                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5520 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5521                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5522 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5523                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5524 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5525                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5526 }
5527
5528 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,                                       SSE_INTALU_ITINS_P>;
5529 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,                                       SSE_INTALU_ITINS_P>;
5530 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,                                       SSE_INTALU_ITINS_P>;
5531 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,                                       SSE_INTALU_ITINS_P>;
5532 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,                                       SSE_INTALU_ITINS_P>;
5533 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,                                       SSE_INTALU_ITINS_P>;
5534
5535 let Predicates = [HasAVX] in {
5536   // Common patterns involving scalar load.
5537   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5538             (VPMOVSXBWrm addr:$src)>;
5539   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5540             (VPMOVSXBWrm addr:$src)>;
5541   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5542             (VPMOVSXBWrm addr:$src)>;
5543
5544   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5545             (VPMOVSXWDrm addr:$src)>;
5546   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5547             (VPMOVSXWDrm addr:$src)>;
5548   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5549             (VPMOVSXWDrm addr:$src)>;
5550
5551   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5552             (VPMOVSXDQrm addr:$src)>;
5553   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5554             (VPMOVSXDQrm addr:$src)>;
5555   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5556             (VPMOVSXDQrm addr:$src)>;
5557
5558   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5559             (VPMOVZXBWrm addr:$src)>;
5560   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5561             (VPMOVZXBWrm addr:$src)>;
5562   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5563             (VPMOVZXBWrm addr:$src)>;
5564
5565   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5566             (VPMOVZXWDrm addr:$src)>;
5567   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5568             (VPMOVZXWDrm addr:$src)>;
5569   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5570             (VPMOVZXWDrm addr:$src)>;
5571
5572   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5573             (VPMOVZXDQrm addr:$src)>;
5574   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5575             (VPMOVZXDQrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5577             (VPMOVZXDQrm addr:$src)>;
5578 }
5579
5580 let Predicates = [UseSSE41] in {
5581   // Common patterns involving scalar load.
5582   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5583             (PMOVSXBWrm addr:$src)>;
5584   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5585             (PMOVSXBWrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5587             (PMOVSXBWrm addr:$src)>;
5588
5589   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5590             (PMOVSXWDrm addr:$src)>;
5591   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5592             (PMOVSXWDrm addr:$src)>;
5593   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5594             (PMOVSXWDrm addr:$src)>;
5595
5596   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5597             (PMOVSXDQrm addr:$src)>;
5598   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5599             (PMOVSXDQrm addr:$src)>;
5600   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5601             (PMOVSXDQrm addr:$src)>;
5602
5603   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5604             (PMOVZXBWrm addr:$src)>;
5605   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5606             (PMOVZXBWrm addr:$src)>;
5607   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5608             (PMOVZXBWrm addr:$src)>;
5609
5610   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5611             (PMOVZXWDrm addr:$src)>;
5612   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5613             (PMOVZXWDrm addr:$src)>;
5614   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5615             (PMOVZXWDrm addr:$src)>;
5616
5617   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5618             (PMOVZXDQrm addr:$src)>;
5619   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5620             (PMOVZXDQrm addr:$src)>;
5621   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5622             (PMOVZXDQrm addr:$src)>;
5623 }
5624
5625 let Predicates = [HasAVX2] in {
5626   let AddedComplexity = 15 in {
5627     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5628               (VPMOVZXDQYrr VR128:$src)>;
5629     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5630               (VPMOVZXWDYrr VR128:$src)>;
5631   }
5632
5633   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5634   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5635 }
5636
5637 let Predicates = [HasAVX] in {
5638   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5639   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5640 }
5641
5642 let Predicates = [UseSSE41] in {
5643   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5644   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5645 }
5646
5647
5648 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5649                                OpndItins itins = DEFAULT_ITINS> {
5650   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5651                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5652                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5653
5654   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5655                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5656        [(set VR128:$dst,
5657          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
5658          itins.rm>,
5659           OpSize;
5660 }
5661
5662 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5663                                  Intrinsic IntId> {
5664   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5665                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5666                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5667
5668   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5669                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5670        [(set VR256:$dst,
5671          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5672           OpSize;
5673 }
5674
5675 let Predicates = [HasAVX] in {
5676 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5677                                      VEX;
5678 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5679                                      VEX;
5680 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5681                                      VEX;
5682 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5683                                      VEX;
5684 }
5685
5686 let Predicates = [HasAVX2] in {
5687 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5688                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5689 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5690                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5691 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5692                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5693 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5694                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5695 }
5696
5697 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
5698                                       SSE_INTALU_ITINS_P>;
5699 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
5700                                       SSE_INTALU_ITINS_P>;
5701 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
5702                                       SSE_INTALU_ITINS_P>;
5703 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
5704                                       SSE_INTALU_ITINS_P>;
5705
5706 let Predicates = [HasAVX] in {
5707   // Common patterns involving scalar load
5708   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5709             (VPMOVSXBDrm addr:$src)>;
5710   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5711             (VPMOVSXWQrm addr:$src)>;
5712
5713   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5714             (VPMOVZXBDrm addr:$src)>;
5715   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5716             (VPMOVZXWQrm addr:$src)>;
5717 }
5718
5719 let Predicates = [UseSSE41] in {
5720   // Common patterns involving scalar load
5721   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5722             (PMOVSXBDrm addr:$src)>;
5723   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5724             (PMOVSXWQrm addr:$src)>;
5725
5726   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5727             (PMOVZXBDrm addr:$src)>;
5728   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5729             (PMOVZXWQrm addr:$src)>;
5730 }
5731
5732 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5733                                OpndItins itins = DEFAULT_ITINS> {
5734   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5735                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5736                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5737
5738   // Expecting a i16 load any extended to i32 value.
5739   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5740                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5741                  [(set VR128:$dst, (IntId (bitconvert
5742                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5743                  OpSize;
5744 }
5745
5746 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5747                                  Intrinsic IntId> {
5748   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5749                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5750                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5751
5752   // Expecting a i16 load any extended to i32 value.
5753   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5754                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5755                   [(set VR256:$dst, (IntId (bitconvert
5756                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5757                   OpSize;
5758 }
5759
5760 let Predicates = [HasAVX] in {
5761 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5762                                      VEX;
5763 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5764                                      VEX;
5765 }
5766 let Predicates = [HasAVX2] in {
5767 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5768                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5769 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5770                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5771 }
5772 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
5773                                       SSE_INTALU_ITINS_P>;
5774 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
5775                                       SSE_INTALU_ITINS_P>;
5776
5777 let Predicates = [HasAVX2] in {
5778   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5779   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5780   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5781
5782   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5783   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5784
5785   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5786
5787   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5788             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5789   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5790             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5791   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5792             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5793
5794   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5795             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5796   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5797             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5798
5799   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5800             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5801
5802   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5803             (VPMOVSXWDYrm addr:$src)>;
5804   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5805             (VPMOVSXDQYrm addr:$src)>;
5806
5807   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5808                     (scalar_to_vector (loadi64 addr:$src))))))),
5809             (VPMOVSXBDYrm addr:$src)>;
5810   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5811                     (scalar_to_vector (loadf64 addr:$src))))))),
5812             (VPMOVSXBDYrm addr:$src)>;
5813
5814   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5815                     (scalar_to_vector (loadi64 addr:$src))))))),
5816             (VPMOVSXWQYrm addr:$src)>;
5817   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5818                     (scalar_to_vector (loadf64 addr:$src))))))),
5819             (VPMOVSXWQYrm addr:$src)>;
5820
5821   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5822                     (scalar_to_vector (loadi32 addr:$src))))))),
5823             (VPMOVSXBQYrm addr:$src)>;
5824 }
5825
5826 let Predicates = [HasAVX] in {
5827   // Common patterns involving scalar load
5828   def : Pat<(int_x86_sse41_pmovsxbq
5829               (bitconvert (v4i32 (X86vzmovl
5830                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5831             (VPMOVSXBQrm addr:$src)>;
5832
5833   def : Pat<(int_x86_sse41_pmovzxbq
5834               (bitconvert (v4i32 (X86vzmovl
5835                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5836             (VPMOVZXBQrm addr:$src)>;
5837 }
5838
5839 let Predicates = [UseSSE41] in {
5840   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5841   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5842   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5843
5844   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5845   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5846
5847   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5848
5849   // Common patterns involving scalar load
5850   def : Pat<(int_x86_sse41_pmovsxbq
5851               (bitconvert (v4i32 (X86vzmovl
5852                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5853             (PMOVSXBQrm addr:$src)>;
5854
5855   def : Pat<(int_x86_sse41_pmovzxbq
5856               (bitconvert (v4i32 (X86vzmovl
5857                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5858             (PMOVZXBQrm addr:$src)>;
5859
5860   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5861                     (scalar_to_vector (loadi64 addr:$src))))))),
5862             (PMOVSXWDrm addr:$src)>;
5863   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5864                     (scalar_to_vector (loadf64 addr:$src))))))),
5865             (PMOVSXWDrm addr:$src)>;
5866   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5867                     (scalar_to_vector (loadi32 addr:$src))))))),
5868             (PMOVSXBDrm addr:$src)>;
5869   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5870                     (scalar_to_vector (loadi32 addr:$src))))))),
5871             (PMOVSXWQrm addr:$src)>;
5872   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5873                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5874             (PMOVSXBQrm addr:$src)>;
5875   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5876                     (scalar_to_vector (loadi64 addr:$src))))))),
5877             (PMOVSXDQrm addr:$src)>;
5878   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5879                     (scalar_to_vector (loadf64 addr:$src))))))),
5880             (PMOVSXDQrm addr:$src)>;
5881   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5882                     (scalar_to_vector (loadi64 addr:$src))))))),
5883             (PMOVSXBWrm addr:$src)>;
5884   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5885                     (scalar_to_vector (loadf64 addr:$src))))))),
5886             (PMOVSXBWrm addr:$src)>;
5887 }
5888
5889 let Predicates = [HasAVX2] in {
5890   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5891   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5892   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5893
5894   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5895   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5896
5897   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5898
5899   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5900             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5901   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5902             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5903   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5904             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5905
5906   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5907             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5908   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5909             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5910
5911   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5912             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5913 }
5914
5915 let Predicates = [HasAVX] in {
5916   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5917   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5918   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5919
5920   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5921   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5922
5923   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5924
5925   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5926             (VPMOVZXBWrm addr:$src)>;
5927   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5928             (VPMOVZXBWrm addr:$src)>;
5929   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5930             (VPMOVZXBDrm addr:$src)>;
5931   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5932             (VPMOVZXBQrm addr:$src)>;
5933
5934   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5935             (VPMOVZXWDrm addr:$src)>;
5936   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5937             (VPMOVZXWDrm addr:$src)>;
5938   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5939             (VPMOVZXWQrm addr:$src)>;
5940
5941   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5942             (VPMOVZXDQrm addr:$src)>;
5943   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5944             (VPMOVZXDQrm addr:$src)>;
5945   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5946             (VPMOVZXDQrm addr:$src)>;
5947
5948   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5949   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
5950   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
5951
5952   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5953   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
5954
5955   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5956
5957   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5958                     (scalar_to_vector (loadi64 addr:$src))))))),
5959             (VPMOVSXWDrm addr:$src)>;
5960   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5961                     (scalar_to_vector (loadi64 addr:$src))))))),
5962             (VPMOVSXDQrm addr:$src)>;
5963   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5964                     (scalar_to_vector (loadf64 addr:$src))))))),
5965             (VPMOVSXWDrm addr:$src)>;
5966   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5967                     (scalar_to_vector (loadf64 addr:$src))))))),
5968             (VPMOVSXDQrm addr:$src)>;
5969   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5970                     (scalar_to_vector (loadi64 addr:$src))))))),
5971             (VPMOVSXBWrm addr:$src)>;
5972   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5973                     (scalar_to_vector (loadf64 addr:$src))))))),
5974             (VPMOVSXBWrm addr:$src)>;
5975
5976   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5977                     (scalar_to_vector (loadi32 addr:$src))))))),
5978             (VPMOVSXBDrm addr:$src)>;
5979   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5980                     (scalar_to_vector (loadi32 addr:$src))))))),
5981             (VPMOVSXWQrm addr:$src)>;
5982   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5983                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5984             (VPMOVSXBQrm addr:$src)>;
5985 }
5986
5987 let Predicates = [UseSSE41] in {
5988   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5989   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5990   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5991
5992   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5993   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5994
5995   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5996
5997   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5998             (PMOVZXBWrm addr:$src)>;
5999   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6000             (PMOVZXBWrm addr:$src)>;
6001   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6002             (PMOVZXBDrm addr:$src)>;
6003   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6004             (PMOVZXBQrm addr:$src)>;
6005
6006   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6007             (PMOVZXWDrm addr:$src)>;
6008   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6009             (PMOVZXWDrm addr:$src)>;
6010   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6011             (PMOVZXWQrm addr:$src)>;
6012
6013   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6014             (PMOVZXDQrm addr:$src)>;
6015   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6016             (PMOVZXDQrm addr:$src)>;
6017   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6018             (PMOVZXDQrm addr:$src)>;
6019 }
6020
6021 //===----------------------------------------------------------------------===//
6022 // SSE4.1 - Extract Instructions
6023 //===----------------------------------------------------------------------===//
6024
6025 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6026 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6027   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6028                  (ins VR128:$src1, i32i8imm:$src2),
6029                  !strconcat(OpcodeStr,
6030                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6031                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
6032                  OpSize;
6033   let neverHasSideEffects = 1, mayStore = 1 in
6034   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6035                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6036                  !strconcat(OpcodeStr,
6037                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6038                  []>, OpSize;
6039 // FIXME:
6040 // There's an AssertZext in the way of writing the store pattern
6041 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6042 }
6043
6044 let Predicates = [HasAVX] in {
6045   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6046   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
6047          (ins VR128:$src1, i32i8imm:$src2),
6048          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
6049 }
6050
6051 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6052
6053
6054 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6055 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6056   let isCodeGenOnly = 1, hasSideEffects = 0 in
6057   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6058                    (ins VR128:$src1, i32i8imm:$src2),
6059                    !strconcat(OpcodeStr,
6060                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6061                    []>, OpSize;
6062
6063   let neverHasSideEffects = 1, mayStore = 1 in
6064   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6065                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6066                  !strconcat(OpcodeStr,
6067                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6068                  []>, OpSize;
6069 // FIXME:
6070 // There's an AssertZext in the way of writing the store pattern
6071 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6072 }
6073
6074 let Predicates = [HasAVX] in
6075   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6076
6077 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6078
6079
6080 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6081 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6082   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6083                  (ins VR128:$src1, i32i8imm:$src2),
6084                  !strconcat(OpcodeStr,
6085                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6086                  [(set GR32:$dst,
6087                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6088   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6089                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6090                  !strconcat(OpcodeStr,
6091                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6092                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6093                           addr:$dst)]>, OpSize;
6094 }
6095
6096 let Predicates = [HasAVX] in
6097   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6098
6099 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6100
6101 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6102 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6103   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6104                  (ins VR128:$src1, i32i8imm:$src2),
6105                  !strconcat(OpcodeStr,
6106                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6107                  [(set GR64:$dst,
6108                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6109   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6110                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6111                  !strconcat(OpcodeStr,
6112                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6113                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6114                           addr:$dst)]>, OpSize, REX_W;
6115 }
6116
6117 let Predicates = [HasAVX] in
6118   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6119
6120 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6121
6122 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6123 /// destination
6124 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6125                             OpndItins itins = DEFAULT_ITINS> {
6126   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6127                  (ins VR128:$src1, i32i8imm:$src2),
6128                  !strconcat(OpcodeStr,
6129                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6130                  [(set GR32:$dst,
6131                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6132                     itins.rr>,
6133            OpSize;
6134   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6135                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6136                  !strconcat(OpcodeStr,
6137                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6138                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6139                           addr:$dst)], itins.rm>, OpSize;
6140 }
6141
6142 let ExeDomain = SSEPackedSingle in {
6143   let Predicates = [UseAVX] in {
6144     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6145     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
6146                     (ins VR128:$src1, i32i8imm:$src2),
6147                     "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6148                     []>, OpSize, VEX;
6149   }
6150   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6151 }
6152
6153 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6154 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6155                                               imm:$src2))),
6156                  addr:$dst),
6157           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6158           Requires<[HasAVX]>;
6159 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6160                                               imm:$src2))),
6161                  addr:$dst),
6162           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6163           Requires<[UseSSE41]>;
6164
6165 //===----------------------------------------------------------------------===//
6166 // SSE4.1 - Insert Instructions
6167 //===----------------------------------------------------------------------===//
6168
6169 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6170   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6171       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6172       !if(Is2Addr,
6173         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6174         !strconcat(asm,
6175                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6176       [(set VR128:$dst,
6177         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6178   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6179       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6180       !if(Is2Addr,
6181         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6182         !strconcat(asm,
6183                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6184       [(set VR128:$dst,
6185         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6186                    imm:$src3))]>, OpSize;
6187 }
6188
6189 let Predicates = [HasAVX] in
6190   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6191 let Constraints = "$src1 = $dst" in
6192   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6193
6194 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6195   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6196       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6197       !if(Is2Addr,
6198         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6199         !strconcat(asm,
6200                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6201       [(set VR128:$dst,
6202         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6203       OpSize;
6204   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6205       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6206       !if(Is2Addr,
6207         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6208         !strconcat(asm,
6209                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6210       [(set VR128:$dst,
6211         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6212                           imm:$src3)))]>, OpSize;
6213 }
6214
6215 let Predicates = [HasAVX] in
6216   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6217 let Constraints = "$src1 = $dst" in
6218   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6219
6220 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6221   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6222       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6223       !if(Is2Addr,
6224         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6225         !strconcat(asm,
6226                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6227       [(set VR128:$dst,
6228         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6229       OpSize;
6230   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6231       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6232       !if(Is2Addr,
6233         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6234         !strconcat(asm,
6235                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6236       [(set VR128:$dst,
6237         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6238                           imm:$src3)))]>, OpSize;
6239 }
6240
6241 let Predicates = [HasAVX] in
6242   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6243 let Constraints = "$src1 = $dst" in
6244   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6245
6246 // insertps has a few different modes, there's the first two here below which
6247 // are optimized inserts that won't zero arbitrary elements in the destination
6248 // vector. The next one matches the intrinsic and could zero arbitrary elements
6249 // in the target vector.
6250 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6251                            OpndItins itins = DEFAULT_ITINS> {
6252   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6253       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6254       !if(Is2Addr,
6255         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6256         !strconcat(asm,
6257                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6258       [(set VR128:$dst,
6259         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6260       OpSize;
6261   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6262       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6263       !if(Is2Addr,
6264         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6265         !strconcat(asm,
6266                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6267       [(set VR128:$dst,
6268         (X86insrtps VR128:$src1,
6269                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6270                     imm:$src3))], itins.rm>, OpSize;
6271 }
6272
6273 let ExeDomain = SSEPackedSingle in {
6274   let Predicates = [UseAVX] in
6275     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6276   let Constraints = "$src1 = $dst" in
6277     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6278 }
6279
6280 //===----------------------------------------------------------------------===//
6281 // SSE4.1 - Round Instructions
6282 //===----------------------------------------------------------------------===//
6283
6284 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6285                             X86MemOperand x86memop, RegisterClass RC,
6286                             PatFrag mem_frag32, PatFrag mem_frag64,
6287                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6288 let ExeDomain = SSEPackedSingle in {
6289   // Intrinsic operation, reg.
6290   // Vector intrinsic operation, reg
6291   def PSr : SS4AIi8<opcps, MRMSrcReg,
6292                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6293                     !strconcat(OpcodeStr,
6294                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6295                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6296                     IIC_SSE_ROUNDPS_REG>,
6297                     OpSize;
6298
6299   // Vector intrinsic operation, mem
6300   def PSm : SS4AIi8<opcps, MRMSrcMem,
6301                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6302                     !strconcat(OpcodeStr,
6303                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6304                     [(set RC:$dst,
6305                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6306                           IIC_SSE_ROUNDPS_MEM>,
6307                     OpSize;
6308 } // ExeDomain = SSEPackedSingle
6309
6310 let ExeDomain = SSEPackedDouble in {
6311   // Vector intrinsic operation, reg
6312   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6313                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6314                     !strconcat(OpcodeStr,
6315                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6316                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6317                     IIC_SSE_ROUNDPS_REG>,
6318                     OpSize;
6319
6320   // Vector intrinsic operation, mem
6321   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6322                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6323                     !strconcat(OpcodeStr,
6324                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6325                     [(set RC:$dst,
6326                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6327                           IIC_SSE_ROUNDPS_REG>,
6328                     OpSize;
6329 } // ExeDomain = SSEPackedDouble
6330 }
6331
6332 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6333                             string OpcodeStr,
6334                             Intrinsic F32Int,
6335                             Intrinsic F64Int, bit Is2Addr = 1> {
6336 let ExeDomain = GenericDomain in {
6337   // Operation, reg.
6338   let hasSideEffects = 0 in
6339   def SSr : SS4AIi8<opcss, MRMSrcReg,
6340       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6341       !if(Is2Addr,
6342           !strconcat(OpcodeStr,
6343               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6344           !strconcat(OpcodeStr,
6345               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6346       []>, OpSize;
6347
6348   // Intrinsic operation, reg.
6349   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6350         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6351         !if(Is2Addr,
6352             !strconcat(OpcodeStr,
6353                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6354             !strconcat(OpcodeStr,
6355                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6356         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6357         OpSize;
6358
6359   // Intrinsic operation, mem.
6360   def SSm : SS4AIi8<opcss, MRMSrcMem,
6361         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6362         !if(Is2Addr,
6363             !strconcat(OpcodeStr,
6364                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6365             !strconcat(OpcodeStr,
6366                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6367         [(set VR128:$dst,
6368              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6369         OpSize;
6370
6371   // Operation, reg.
6372   let hasSideEffects = 0 in
6373   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6374         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6375         !if(Is2Addr,
6376             !strconcat(OpcodeStr,
6377                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6378             !strconcat(OpcodeStr,
6379                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6380         []>, OpSize;
6381
6382   // Intrinsic operation, reg.
6383   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6384         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6385         !if(Is2Addr,
6386             !strconcat(OpcodeStr,
6387                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6388             !strconcat(OpcodeStr,
6389                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6390         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6391         OpSize;
6392
6393   // Intrinsic operation, mem.
6394   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6395         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6396         !if(Is2Addr,
6397             !strconcat(OpcodeStr,
6398                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6399             !strconcat(OpcodeStr,
6400                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6401         [(set VR128:$dst,
6402               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6403         OpSize;
6404 } // ExeDomain = GenericDomain
6405 }
6406
6407 // FP round - roundss, roundps, roundsd, roundpd
6408 let Predicates = [HasAVX] in {
6409   // Intrinsic form
6410   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6411                                   memopv4f32, memopv2f64,
6412                                   int_x86_sse41_round_ps,
6413                                   int_x86_sse41_round_pd>, VEX;
6414   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6415                                   memopv8f32, memopv4f64,
6416                                   int_x86_avx_round_ps_256,
6417                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6418   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6419                                   int_x86_sse41_round_ss,
6420                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6421
6422   def : Pat<(ffloor FR32:$src),
6423             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6424   def : Pat<(f64 (ffloor FR64:$src)),
6425             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6426   def : Pat<(f32 (fnearbyint FR32:$src)),
6427             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6428   def : Pat<(f64 (fnearbyint FR64:$src)),
6429             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6430   def : Pat<(f32 (fceil FR32:$src)),
6431             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6432   def : Pat<(f64 (fceil FR64:$src)),
6433             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6434   def : Pat<(f32 (frint FR32:$src)),
6435             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6436   def : Pat<(f64 (frint FR64:$src)),
6437             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6438   def : Pat<(f32 (ftrunc FR32:$src)),
6439             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6440   def : Pat<(f64 (ftrunc FR64:$src)),
6441             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6442
6443   def : Pat<(v4f32 (ffloor VR128:$src)),
6444             (VROUNDPSr VR128:$src, (i32 0x1))>;
6445   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6446             (VROUNDPSr VR128:$src, (i32 0xC))>;
6447   def : Pat<(v4f32 (fceil VR128:$src)),
6448             (VROUNDPSr VR128:$src, (i32 0x2))>;
6449   def : Pat<(v4f32 (frint VR128:$src)),
6450             (VROUNDPSr VR128:$src, (i32 0x4))>;
6451   def : Pat<(v4f32 (ftrunc VR128:$src)),
6452             (VROUNDPSr VR128:$src, (i32 0x3))>;
6453
6454   def : Pat<(v2f64 (ffloor VR128:$src)),
6455             (VROUNDPDr VR128:$src, (i32 0x1))>;
6456   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6457             (VROUNDPDr VR128:$src, (i32 0xC))>;
6458   def : Pat<(v2f64 (fceil VR128:$src)),
6459             (VROUNDPDr VR128:$src, (i32 0x2))>;
6460   def : Pat<(v2f64 (frint VR128:$src)),
6461             (VROUNDPDr VR128:$src, (i32 0x4))>;
6462   def : Pat<(v2f64 (ftrunc VR128:$src)),
6463             (VROUNDPDr VR128:$src, (i32 0x3))>;
6464
6465   def : Pat<(v8f32 (ffloor VR256:$src)),
6466             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6467   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6468             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6469   def : Pat<(v8f32 (fceil VR256:$src)),
6470             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6471   def : Pat<(v8f32 (frint VR256:$src)),
6472             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6473   def : Pat<(v8f32 (ftrunc VR256:$src)),
6474             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6475
6476   def : Pat<(v4f64 (ffloor VR256:$src)),
6477             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6478   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6479             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6480   def : Pat<(v4f64 (fceil VR256:$src)),
6481             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6482   def : Pat<(v4f64 (frint VR256:$src)),
6483             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6484   def : Pat<(v4f64 (ftrunc VR256:$src)),
6485             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6486 }
6487
6488 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6489                                memopv4f32, memopv2f64,
6490                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6491 let Constraints = "$src1 = $dst" in
6492 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6493                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6494
6495 let Predicates = [UseSSE41] in {
6496   def : Pat<(ffloor FR32:$src),
6497             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6498   def : Pat<(f64 (ffloor FR64:$src)),
6499             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6500   def : Pat<(f32 (fnearbyint FR32:$src)),
6501             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6502   def : Pat<(f64 (fnearbyint FR64:$src)),
6503             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6504   def : Pat<(f32 (fceil FR32:$src)),
6505             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6506   def : Pat<(f64 (fceil FR64:$src)),
6507             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6508   def : Pat<(f32 (frint FR32:$src)),
6509             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6510   def : Pat<(f64 (frint FR64:$src)),
6511             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6512   def : Pat<(f32 (ftrunc FR32:$src)),
6513             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6514   def : Pat<(f64 (ftrunc FR64:$src)),
6515             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6516
6517   def : Pat<(v4f32 (ffloor VR128:$src)),
6518             (ROUNDPSr VR128:$src, (i32 0x1))>;
6519   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6520             (ROUNDPSr VR128:$src, (i32 0xC))>;
6521   def : Pat<(v4f32 (fceil VR128:$src)),
6522             (ROUNDPSr VR128:$src, (i32 0x2))>;
6523   def : Pat<(v4f32 (frint VR128:$src)),
6524             (ROUNDPSr VR128:$src, (i32 0x4))>;
6525   def : Pat<(v4f32 (ftrunc VR128:$src)),
6526             (ROUNDPSr VR128:$src, (i32 0x3))>;
6527
6528   def : Pat<(v2f64 (ffloor VR128:$src)),
6529             (ROUNDPDr VR128:$src, (i32 0x1))>;
6530   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6531             (ROUNDPDr VR128:$src, (i32 0xC))>;
6532   def : Pat<(v2f64 (fceil VR128:$src)),
6533             (ROUNDPDr VR128:$src, (i32 0x2))>;
6534   def : Pat<(v2f64 (frint VR128:$src)),
6535             (ROUNDPDr VR128:$src, (i32 0x4))>;
6536   def : Pat<(v2f64 (ftrunc VR128:$src)),
6537             (ROUNDPDr VR128:$src, (i32 0x3))>;
6538 }
6539
6540 //===----------------------------------------------------------------------===//
6541 // SSE4.1 - Packed Bit Test
6542 //===----------------------------------------------------------------------===//
6543
6544 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6545 // the intel intrinsic that corresponds to this.
6546 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6547 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6548                 "vptest\t{$src2, $src1|$src1, $src2}",
6549                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6550                 OpSize, VEX;
6551 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6552                 "vptest\t{$src2, $src1|$src1, $src2}",
6553                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6554                 OpSize, VEX;
6555
6556 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6557                 "vptest\t{$src2, $src1|$src1, $src2}",
6558                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6559                 OpSize, VEX, VEX_L;
6560 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6561                 "vptest\t{$src2, $src1|$src1, $src2}",
6562                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6563                 OpSize, VEX, VEX_L;
6564 }
6565
6566 let Defs = [EFLAGS] in {
6567 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6568               "ptest\t{$src2, $src1|$src1, $src2}",
6569               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6570               OpSize;
6571 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6572               "ptest\t{$src2, $src1|$src1, $src2}",
6573               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6574               OpSize;
6575 }
6576
6577 // The bit test instructions below are AVX only
6578 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6579                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6580   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6581             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6582             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6583   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6584             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6585             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6586             OpSize, VEX;
6587 }
6588
6589 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6590 let ExeDomain = SSEPackedSingle in {
6591 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6592 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6593                             VEX_L;
6594 }
6595 let ExeDomain = SSEPackedDouble in {
6596 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6597 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6598                             VEX_L;
6599 }
6600 }
6601
6602 //===----------------------------------------------------------------------===//
6603 // SSE4.1 - Misc Instructions
6604 //===----------------------------------------------------------------------===//
6605
6606 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6607   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6608                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6609                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6610                      IIC_SSE_POPCNT_RR>,
6611                      OpSize, XS;
6612   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6613                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6614                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6615                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, OpSize, XS;
6616
6617   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6618                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6619                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6620                      IIC_SSE_POPCNT_RR>,
6621                      XS;
6622   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6623                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6624                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6625                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6626
6627   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6628                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6629                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6630                       IIC_SSE_POPCNT_RR>,
6631                       XS;
6632   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6633                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6634                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6635                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6636 }
6637
6638
6639
6640 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6641 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6642                                  Intrinsic IntId128> {
6643   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6644                     (ins VR128:$src),
6645                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6646                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6647   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6648                      (ins i128mem:$src),
6649                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6650                      [(set VR128:$dst,
6651                        (IntId128
6652                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6653 }
6654
6655 let Predicates = [HasAVX] in
6656 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6657                                          int_x86_sse41_phminposuw>, VEX;
6658 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6659                                          int_x86_sse41_phminposuw>;
6660
6661 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6662 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6663                               Intrinsic IntId128, bit Is2Addr = 1,
6664                               OpndItins itins = DEFAULT_ITINS> {
6665   let isCommutable = 1 in
6666   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6667        (ins VR128:$src1, VR128:$src2),
6668        !if(Is2Addr,
6669            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6670            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6671        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6672         itins.rr>, OpSize;
6673   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6674        (ins VR128:$src1, i128mem:$src2),
6675        !if(Is2Addr,
6676            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6677            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6678        [(set VR128:$dst,
6679          (IntId128 VR128:$src1,
6680           (bitconvert (memopv2i64 addr:$src2))))],
6681           itins.rm>, OpSize;
6682 }
6683
6684 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6685 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6686                                 Intrinsic IntId256> {
6687   let isCommutable = 1 in
6688   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6689        (ins VR256:$src1, VR256:$src2),
6690        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6691        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6692   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6693        (ins VR256:$src1, i256mem:$src2),
6694        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6695        [(set VR256:$dst,
6696          (IntId256 VR256:$src1,
6697           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6698 }
6699
6700
6701 /// SS48I_binop_rm - Simple SSE41 binary operator.
6702 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6703                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6704                           X86MemOperand x86memop, bit Is2Addr = 1,
6705                           OpndItins itins = DEFAULT_ITINS> {
6706   let isCommutable = 1 in
6707   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6708        (ins RC:$src1, RC:$src2),
6709        !if(Is2Addr,
6710            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6711            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6712        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6713   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6714        (ins RC:$src1, x86memop:$src2),
6715        !if(Is2Addr,
6716            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6717            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6718        [(set RC:$dst,
6719          (OpVT (OpNode RC:$src1,
6720           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6721 }
6722
6723 let Predicates = [HasAVX] in {
6724   let isCommutable = 0 in
6725   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6726                                                          0>, VEX_4V;
6727   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6728                                   memopv2i64, i128mem, 0>, VEX_4V;
6729   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6730                                   memopv2i64, i128mem, 0>, VEX_4V;
6731   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6732                                   memopv2i64, i128mem, 0>, VEX_4V;
6733   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6734                                   memopv2i64, i128mem, 0>, VEX_4V;
6735   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6736                                   memopv2i64, i128mem, 0>, VEX_4V;
6737   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6738                                   memopv2i64, i128mem, 0>, VEX_4V;
6739   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6740                                   memopv2i64, i128mem, 0>, VEX_4V;
6741   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6742                                   memopv2i64, i128mem, 0>, VEX_4V;
6743   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6744                                                          0>, VEX_4V;
6745 }
6746
6747 let Predicates = [HasAVX2] in {
6748   let isCommutable = 0 in
6749   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6750                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6751   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6752                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6753   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6754                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6755   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6756                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6757   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6758                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6759   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6760                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6761   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6762                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6763   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6764                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6765   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6766                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6767   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6768                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6769 }
6770
6771 let Constraints = "$src1 = $dst" in {
6772   let isCommutable = 0 in
6773   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6774   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6775                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6776   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6777                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6778   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6779                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6780   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6781                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6782   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6783                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6784   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6785                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6786   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6787                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6788   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6789                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6790   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq,
6791                                      1, SSE_INTMUL_ITINS_P>;
6792 }
6793
6794 let Predicates = [HasAVX] in {
6795   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6796                                 memopv2i64, i128mem, 0>, VEX_4V;
6797   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6798                                  memopv2i64, i128mem, 0>, VEX_4V;
6799 }
6800 let Predicates = [HasAVX2] in {
6801   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6802                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6803   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6804                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6805 }
6806
6807 let Constraints = "$src1 = $dst" in {
6808   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6809                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6810   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6811                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6812 }
6813
6814 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6815 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6816                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6817                  X86MemOperand x86memop, bit Is2Addr = 1,
6818                  OpndItins itins = DEFAULT_ITINS> {
6819   let isCommutable = 1 in
6820   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6821         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6822         !if(Is2Addr,
6823             !strconcat(OpcodeStr,
6824                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6825             !strconcat(OpcodeStr,
6826                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6827         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6828         OpSize;
6829   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6830         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6831         !if(Is2Addr,
6832             !strconcat(OpcodeStr,
6833                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6834             !strconcat(OpcodeStr,
6835                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6836         [(set RC:$dst,
6837           (IntId RC:$src1,
6838            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6839         OpSize;
6840 }
6841
6842 let Predicates = [HasAVX] in {
6843   let isCommutable = 0 in {
6844     let ExeDomain = SSEPackedSingle in {
6845     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6846                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6847     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6848                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6849                                     f256mem, 0>, VEX_4V, VEX_L;
6850     }
6851     let ExeDomain = SSEPackedDouble in {
6852     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6853                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6854     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6855                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6856                                      f256mem, 0>, VEX_4V, VEX_L;
6857     }
6858   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6859                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6860   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6861                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6862   }
6863   let ExeDomain = SSEPackedSingle in
6864   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6865                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6866   let ExeDomain = SSEPackedDouble in
6867   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6868                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6869   let ExeDomain = SSEPackedSingle in
6870   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6871                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6872 }
6873
6874 let Predicates = [HasAVX2] in {
6875   let isCommutable = 0 in {
6876   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6877                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6878   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6879                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6880   }
6881 }
6882
6883 let Constraints = "$src1 = $dst" in {
6884   let isCommutable = 0 in {
6885   let ExeDomain = SSEPackedSingle in
6886   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6887                                      VR128, memopv4f32, f128mem,
6888                                      1, SSE_INTALU_ITINS_P>;
6889   let ExeDomain = SSEPackedDouble in
6890   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6891                                      VR128, memopv2f64, f128mem,
6892                                      1, SSE_INTALU_ITINS_P>;
6893   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6894                                      VR128, memopv2i64, i128mem,
6895                                      1, SSE_INTALU_ITINS_P>;
6896   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6897                                      VR128, memopv2i64, i128mem,
6898                                      1, SSE_INTMUL_ITINS_P>;
6899   }
6900   let ExeDomain = SSEPackedSingle in
6901   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6902                                   VR128, memopv4f32, f128mem, 1,
6903                                   SSE_DPPS_ITINS>;
6904   let ExeDomain = SSEPackedDouble in
6905   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6906                                   VR128, memopv2f64, f128mem, 1,
6907                                   SSE_DPPD_ITINS>;
6908 }
6909
6910 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6911 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6912                                     RegisterClass RC, X86MemOperand x86memop,
6913                                     PatFrag mem_frag, Intrinsic IntId> {
6914   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6915                   (ins RC:$src1, RC:$src2, RC:$src3),
6916                   !strconcat(OpcodeStr,
6917                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6918                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6919                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6920
6921   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6922                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6923                   !strconcat(OpcodeStr,
6924                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6925                   [(set RC:$dst,
6926                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6927                                RC:$src3))],
6928                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6929 }
6930
6931 let Predicates = [HasAVX] in {
6932 let ExeDomain = SSEPackedDouble in {
6933 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6934                                            memopv2f64, int_x86_sse41_blendvpd>;
6935 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6936                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6937 } // ExeDomain = SSEPackedDouble
6938 let ExeDomain = SSEPackedSingle in {
6939 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6940                                            memopv4f32, int_x86_sse41_blendvps>;
6941 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6942                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6943 } // ExeDomain = SSEPackedSingle
6944 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6945                                            memopv2i64, int_x86_sse41_pblendvb>;
6946 }
6947
6948 let Predicates = [HasAVX2] in {
6949 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6950                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6951 }
6952
6953 let Predicates = [HasAVX] in {
6954   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6955                             (v16i8 VR128:$src2))),
6956             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6957   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6958                             (v4i32 VR128:$src2))),
6959             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6960   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6961                             (v4f32 VR128:$src2))),
6962             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6963   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6964                             (v2i64 VR128:$src2))),
6965             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6966   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6967                             (v2f64 VR128:$src2))),
6968             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6969   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6970                             (v8i32 VR256:$src2))),
6971             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6972   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6973                             (v8f32 VR256:$src2))),
6974             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6975   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6976                             (v4i64 VR256:$src2))),
6977             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6978   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6979                             (v4f64 VR256:$src2))),
6980             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6981
6982   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6983                                (imm:$mask))),
6984             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6985   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6986                                (imm:$mask))),
6987             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6988
6989   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6990                                (imm:$mask))),
6991             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6992   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6993                                (imm:$mask))),
6994             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6995   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6996                                (imm:$mask))),
6997             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6998 }
6999
7000 let Predicates = [HasAVX2] in {
7001   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7002                             (v32i8 VR256:$src2))),
7003             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
7004   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7005                                (imm:$mask))),
7006             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7007 }
7008
7009 /// SS41I_ternary_int - SSE 4.1 ternary operator
7010 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7011   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7012                                X86MemOperand x86memop, Intrinsic IntId,
7013                                OpndItins itins = DEFAULT_ITINS> {
7014     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7015                     (ins VR128:$src1, VR128:$src2),
7016                     !strconcat(OpcodeStr,
7017                      "\t{$src2, $dst|$dst, $src2}"),
7018                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7019                     itins.rr>, OpSize;
7020
7021     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7022                     (ins VR128:$src1, x86memop:$src2),
7023                     !strconcat(OpcodeStr,
7024                      "\t{$src2, $dst|$dst, $src2}"),
7025                     [(set VR128:$dst,
7026                       (IntId VR128:$src1,
7027                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7028                        itins.rm>, OpSize;
7029   }
7030 }
7031
7032 let ExeDomain = SSEPackedDouble in
7033 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7034                                   int_x86_sse41_blendvpd>;
7035 let ExeDomain = SSEPackedSingle in
7036 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7037                                   int_x86_sse41_blendvps>;
7038 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7039                                   int_x86_sse41_pblendvb>;
7040
7041 // Aliases with the implicit xmm0 argument
7042 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7043                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7044 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7045                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7046 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7047                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7048 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7049                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7050 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7051                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7052 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7053                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7054
7055 let Predicates = [UseSSE41] in {
7056   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7057                             (v16i8 VR128:$src2))),
7058             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7059   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7060                             (v4i32 VR128:$src2))),
7061             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7062   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7063                             (v4f32 VR128:$src2))),
7064             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7065   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7066                             (v2i64 VR128:$src2))),
7067             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7068   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7069                             (v2f64 VR128:$src2))),
7070             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7071
7072   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7073                                (imm:$mask))),
7074             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7075   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7076                                (imm:$mask))),
7077             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7078   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7079                                (imm:$mask))),
7080             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7081
7082 }
7083
7084 let Predicates = [HasAVX] in
7085 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7086                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7087                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7088                        OpSize, VEX;
7089 let Predicates = [HasAVX2] in
7090 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7091                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7092                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7093                          OpSize, VEX, VEX_L;
7094 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7095                        "movntdqa\t{$src, $dst|$dst, $src}",
7096                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7097                        OpSize;
7098
7099 //===----------------------------------------------------------------------===//
7100 // SSE4.2 - Compare Instructions
7101 //===----------------------------------------------------------------------===//
7102
7103 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7104 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7105                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7106                           X86MemOperand x86memop, bit Is2Addr = 1> {
7107   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7108        (ins RC:$src1, RC:$src2),
7109        !if(Is2Addr,
7110            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7111            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7112        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7113        OpSize;
7114   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7115        (ins RC:$src1, x86memop:$src2),
7116        !if(Is2Addr,
7117            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7118            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7119        [(set RC:$dst,
7120          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7121 }
7122
7123 let Predicates = [HasAVX] in
7124   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7125                                  memopv2i64, i128mem, 0>, VEX_4V;
7126
7127 let Predicates = [HasAVX2] in
7128   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7129                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7130
7131 let Constraints = "$src1 = $dst" in
7132   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7133                                 memopv2i64, i128mem>;
7134
7135 //===----------------------------------------------------------------------===//
7136 // SSE4.2 - String/text Processing Instructions
7137 //===----------------------------------------------------------------------===//
7138
7139 // Packed Compare Implicit Length Strings, Return Mask
7140 multiclass pseudo_pcmpistrm<string asm> {
7141   def REG : PseudoI<(outs VR128:$dst),
7142                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7143     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7144                                                   imm:$src3))]>;
7145   def MEM : PseudoI<(outs VR128:$dst),
7146                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7147     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7148                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7149 }
7150
7151 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7152   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7153   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7154 }
7155
7156 multiclass pcmpistrm_SS42AI<string asm> {
7157   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7158     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7159     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7160     []>, OpSize;
7161   let mayLoad = 1 in
7162   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7163     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7164     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7165     []>, OpSize;
7166 }
7167
7168 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7169   let Predicates = [HasAVX] in
7170   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7171   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7172 }
7173
7174 // Packed Compare Explicit Length Strings, Return Mask
7175 multiclass pseudo_pcmpestrm<string asm> {
7176   def REG : PseudoI<(outs VR128:$dst),
7177                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7178     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7179                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7180   def MEM : PseudoI<(outs VR128:$dst),
7181                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7182     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7183                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7184 }
7185
7186 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7187   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7188   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7189 }
7190
7191 multiclass SS42AI_pcmpestrm<string asm> {
7192   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7193     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7194     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7195     []>, OpSize;
7196   let mayLoad = 1 in
7197   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7198     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7199     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7200     []>, OpSize;
7201 }
7202
7203 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7204   let Predicates = [HasAVX] in
7205   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7206   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7207 }
7208
7209 // Packed Compare Implicit Length Strings, Return Index
7210 multiclass pseudo_pcmpistri<string asm> {
7211   def REG : PseudoI<(outs GR32:$dst),
7212                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7213     [(set GR32:$dst, EFLAGS,
7214       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7215   def MEM : PseudoI<(outs GR32:$dst),
7216                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7217     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7218                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7219 }
7220
7221 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7222   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7223   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7224 }
7225
7226 multiclass SS42AI_pcmpistri<string asm> {
7227   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7228     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7229     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7230     []>, OpSize;
7231   let mayLoad = 1 in
7232   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7233     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7234     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7235     []>, OpSize;
7236 }
7237
7238 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7239   let Predicates = [HasAVX] in
7240   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7241   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7242 }
7243
7244 // Packed Compare Explicit Length Strings, Return Index
7245 multiclass pseudo_pcmpestri<string asm> {
7246   def REG : PseudoI<(outs GR32:$dst),
7247                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7248     [(set GR32:$dst, EFLAGS,
7249       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7250   def MEM : PseudoI<(outs GR32:$dst),
7251                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7252     [(set GR32:$dst, EFLAGS,
7253       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7254        imm:$src5))]>;
7255 }
7256
7257 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7258   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7259   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7260 }
7261
7262 multiclass SS42AI_pcmpestri<string asm> {
7263   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7264     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7265     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7266     []>, OpSize;
7267   let mayLoad = 1 in
7268   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7269     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7270     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7271     []>, OpSize;
7272 }
7273
7274 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7275   let Predicates = [HasAVX] in
7276   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7277   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7278 }
7279
7280 //===----------------------------------------------------------------------===//
7281 // SSE4.2 - CRC Instructions
7282 //===----------------------------------------------------------------------===//
7283
7284 // No CRC instructions have AVX equivalents
7285
7286 // crc intrinsic instruction
7287 // This set of instructions are only rm, the only difference is the size
7288 // of r and m.
7289 let Constraints = "$src1 = $dst" in {
7290   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7291                       (ins GR32:$src1, i8mem:$src2),
7292                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7293                        [(set GR32:$dst,
7294                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7295                          (load addr:$src2)))], IIC_CRC32_MEM>;
7296   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7297                       (ins GR32:$src1, GR8:$src2),
7298                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7299                        [(set GR32:$dst,
7300                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))],
7301                          IIC_CRC32_REG>;
7302   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7303                       (ins GR32:$src1, i16mem:$src2),
7304                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7305                        [(set GR32:$dst,
7306                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7307                          (load addr:$src2)))], IIC_CRC32_MEM>,
7308                          OpSize;
7309   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7310                       (ins GR32:$src1, GR16:$src2),
7311                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7312                        [(set GR32:$dst,
7313                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))],
7314                          IIC_CRC32_REG>,
7315                          OpSize;
7316   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7317                       (ins GR32:$src1, i32mem:$src2),
7318                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7319                        [(set GR32:$dst,
7320                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7321                          (load addr:$src2)))], IIC_CRC32_MEM>;
7322   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7323                       (ins GR32:$src1, GR32:$src2),
7324                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7325                        [(set GR32:$dst,
7326                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))],
7327                          IIC_CRC32_REG>;
7328   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7329                       (ins GR64:$src1, i8mem:$src2),
7330                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7331                        [(set GR64:$dst,
7332                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7333                          (load addr:$src2)))], IIC_CRC32_MEM>,
7334                          REX_W;
7335   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7336                       (ins GR64:$src1, GR8:$src2),
7337                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7338                        [(set GR64:$dst,
7339                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))],
7340                          IIC_CRC32_REG>,
7341                          REX_W;
7342   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7343                       (ins GR64:$src1, i64mem:$src2),
7344                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7345                        [(set GR64:$dst,
7346                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7347                          (load addr:$src2)))], IIC_CRC32_MEM>,
7348                          REX_W;
7349   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7350                       (ins GR64:$src1, GR64:$src2),
7351                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7352                        [(set GR64:$dst,
7353                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))],
7354                          IIC_CRC32_REG>,
7355                          REX_W;
7356 }
7357
7358 //===----------------------------------------------------------------------===//
7359 // SHA-NI Instructions
7360 //===----------------------------------------------------------------------===//
7361
7362 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7363                       bit UsesXMM0 = 0> {
7364   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7365              (ins VR128:$src1, VR128:$src2),
7366              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7367              [!if(UsesXMM0,
7368                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7369                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7370
7371   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7372              (ins VR128:$src1, i128mem:$src2),
7373              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7374              [!if(UsesXMM0,
7375                   (set VR128:$dst, (IntId VR128:$src1,
7376                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7377                   (set VR128:$dst, (IntId VR128:$src1,
7378                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7379 }
7380
7381 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7382   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7383                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7384                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7385                          [(set VR128:$dst,
7386                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7387                             (i8 imm:$src3)))]>, TA;
7388   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7389                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7390                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7391                          [(set VR128:$dst,
7392                            (int_x86_sha1rnds4 VR128:$src1,
7393                             (bc_v4i32 (memopv2i64 addr:$src2)),
7394                             (i8 imm:$src3)))]>, TA;
7395
7396   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7397   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7398   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7399
7400   let Uses=[XMM0] in
7401   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7402
7403   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7404   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7405 }
7406
7407 // Aliases with explicit %xmm0
7408 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7409                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7410 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7411                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7412
7413 //===----------------------------------------------------------------------===//
7414 // AES-NI Instructions
7415 //===----------------------------------------------------------------------===//
7416
7417 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7418                               Intrinsic IntId128, bit Is2Addr = 1> {
7419   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7420        (ins VR128:$src1, VR128:$src2),
7421        !if(Is2Addr,
7422            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7423            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7424        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7425        OpSize;
7426   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7427        (ins VR128:$src1, i128mem:$src2),
7428        !if(Is2Addr,
7429            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7430            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7431        [(set VR128:$dst,
7432          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7433 }
7434
7435 // Perform One Round of an AES Encryption/Decryption Flow
7436 let Predicates = [HasAVX, HasAES] in {
7437   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7438                          int_x86_aesni_aesenc, 0>, VEX_4V;
7439   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7440                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7441   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7442                          int_x86_aesni_aesdec, 0>, VEX_4V;
7443   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7444                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7445 }
7446
7447 let Constraints = "$src1 = $dst" in {
7448   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7449                          int_x86_aesni_aesenc>;
7450   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7451                          int_x86_aesni_aesenclast>;
7452   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7453                          int_x86_aesni_aesdec>;
7454   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7455                          int_x86_aesni_aesdeclast>;
7456 }
7457
7458 // Perform the AES InvMixColumn Transformation
7459 let Predicates = [HasAVX, HasAES] in {
7460   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7461       (ins VR128:$src1),
7462       "vaesimc\t{$src1, $dst|$dst, $src1}",
7463       [(set VR128:$dst,
7464         (int_x86_aesni_aesimc VR128:$src1))]>,
7465       OpSize, VEX;
7466   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7467       (ins i128mem:$src1),
7468       "vaesimc\t{$src1, $dst|$dst, $src1}",
7469       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7470       OpSize, VEX;
7471 }
7472 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7473   (ins VR128:$src1),
7474   "aesimc\t{$src1, $dst|$dst, $src1}",
7475   [(set VR128:$dst,
7476     (int_x86_aesni_aesimc VR128:$src1))]>,
7477   OpSize;
7478 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7479   (ins i128mem:$src1),
7480   "aesimc\t{$src1, $dst|$dst, $src1}",
7481   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7482   OpSize;
7483
7484 // AES Round Key Generation Assist
7485 let Predicates = [HasAVX, HasAES] in {
7486   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7487       (ins VR128:$src1, i8imm:$src2),
7488       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7489       [(set VR128:$dst,
7490         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7491       OpSize, VEX;
7492   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7493       (ins i128mem:$src1, i8imm:$src2),
7494       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7495       [(set VR128:$dst,
7496         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7497       OpSize, VEX;
7498 }
7499 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7500   (ins VR128:$src1, i8imm:$src2),
7501   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7502   [(set VR128:$dst,
7503     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7504   OpSize;
7505 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7506   (ins i128mem:$src1, i8imm:$src2),
7507   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7508   [(set VR128:$dst,
7509     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7510   OpSize;
7511
7512 //===----------------------------------------------------------------------===//
7513 // PCLMUL Instructions
7514 //===----------------------------------------------------------------------===//
7515
7516 // AVX carry-less Multiplication instructions
7517 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7518            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7519            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7520            [(set VR128:$dst,
7521              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7522
7523 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7524            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7525            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7526            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7527                               (memopv2i64 addr:$src2), imm:$src3))]>;
7528
7529 // Carry-less Multiplication instructions
7530 let Constraints = "$src1 = $dst" in {
7531 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7532            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7533            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7534            [(set VR128:$dst,
7535              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7536              IIC_SSE_PCLMULQDQ_RR>;
7537
7538 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7539            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7540            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7541            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7542                               (memopv2i64 addr:$src2), imm:$src3))],
7543                               IIC_SSE_PCLMULQDQ_RM>;
7544 } // Constraints = "$src1 = $dst"
7545
7546
7547 multiclass pclmul_alias<string asm, int immop> {
7548   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7549                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7550
7551   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7552                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7553
7554   def : InstAlias<!strconcat("vpclmul", asm,
7555                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7556                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7557
7558   def : InstAlias<!strconcat("vpclmul", asm,
7559                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7560                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7561 }
7562 defm : pclmul_alias<"hqhq", 0x11>;
7563 defm : pclmul_alias<"hqlq", 0x01>;
7564 defm : pclmul_alias<"lqhq", 0x10>;
7565 defm : pclmul_alias<"lqlq", 0x00>;
7566
7567 //===----------------------------------------------------------------------===//
7568 // SSE4A Instructions
7569 //===----------------------------------------------------------------------===//
7570
7571 let Predicates = [HasSSE4A] in {
7572
7573 let Constraints = "$src = $dst" in {
7574 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7575                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7576                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7577                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7578                                     imm:$idx))]>, TB, OpSize;
7579 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7580               (ins VR128:$src, VR128:$mask),
7581               "extrq\t{$mask, $src|$src, $mask}",
7582               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7583                                  VR128:$mask))]>, TB, OpSize;
7584
7585 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7586                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7587                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7588                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7589                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7590 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7591                  (ins VR128:$src, VR128:$mask),
7592                  "insertq\t{$mask, $src|$src, $mask}",
7593                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7594                                     VR128:$mask))]>, XD;
7595 }
7596
7597 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7598                 "movntss\t{$src, $dst|$dst, $src}",
7599                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7600
7601 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7602                 "movntsd\t{$src, $dst|$dst, $src}",
7603                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7604 }
7605
7606 //===----------------------------------------------------------------------===//
7607 // AVX Instructions
7608 //===----------------------------------------------------------------------===//
7609
7610 //===----------------------------------------------------------------------===//
7611 // VBROADCAST - Load from memory and broadcast to all elements of the
7612 //              destination operand
7613 //
7614 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7615                     X86MemOperand x86memop, Intrinsic Int> :
7616   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7617         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7618         [(set RC:$dst, (Int addr:$src))]>, VEX;
7619
7620 // AVX2 adds register forms
7621 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7622                          Intrinsic Int> :
7623   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7624          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7625          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7626
7627 let ExeDomain = SSEPackedSingle in {
7628   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7629                                       int_x86_avx_vbroadcast_ss>;
7630   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7631                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7632 }
7633 let ExeDomain = SSEPackedDouble in
7634 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7635                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7636 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7637                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7638
7639 let ExeDomain = SSEPackedSingle in {
7640   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7641                                            int_x86_avx2_vbroadcast_ss_ps>;
7642   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7643                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7644 }
7645 let ExeDomain = SSEPackedDouble in
7646 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7647                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7648
7649 let Predicates = [HasAVX2] in
7650 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7651                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7652
7653 let Predicates = [HasAVX] in
7654 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7655           (VBROADCASTF128 addr:$src)>;
7656
7657
7658 //===----------------------------------------------------------------------===//
7659 // VINSERTF128 - Insert packed floating-point values
7660 //
7661 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7662 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7663           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7664           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7665           []>, VEX_4V, VEX_L;
7666 let mayLoad = 1 in
7667 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7668           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7669           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7670           []>, VEX_4V, VEX_L;
7671 }
7672
7673 let Predicates = [HasAVX] in {
7674 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7675                                    (iPTR imm)),
7676           (VINSERTF128rr VR256:$src1, VR128:$src2,
7677                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7678 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7679                                    (iPTR imm)),
7680           (VINSERTF128rr VR256:$src1, VR128:$src2,
7681                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7682
7683 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7684                                    (iPTR imm)),
7685           (VINSERTF128rm VR256:$src1, addr:$src2,
7686                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7687 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7688                                    (iPTR imm)),
7689           (VINSERTF128rm VR256:$src1, addr:$src2,
7690                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7691 }
7692
7693 let Predicates = [HasAVX1Only] in {
7694 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7695                                    (iPTR imm)),
7696           (VINSERTF128rr VR256:$src1, VR128:$src2,
7697                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7698 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7699                                    (iPTR imm)),
7700           (VINSERTF128rr VR256:$src1, VR128:$src2,
7701                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7702 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7703                                    (iPTR imm)),
7704           (VINSERTF128rr VR256:$src1, VR128:$src2,
7705                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7706 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7707                                    (iPTR imm)),
7708           (VINSERTF128rr VR256:$src1, VR128:$src2,
7709                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7710
7711 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7712                                    (iPTR imm)),
7713           (VINSERTF128rm VR256:$src1, addr:$src2,
7714                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7715 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7716                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7717                                    (iPTR imm)),
7718           (VINSERTF128rm VR256:$src1, addr:$src2,
7719                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7720 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7721                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7722                                    (iPTR imm)),
7723           (VINSERTF128rm VR256:$src1, addr:$src2,
7724                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7725 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7726                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7727                                    (iPTR imm)),
7728           (VINSERTF128rm VR256:$src1, addr:$src2,
7729                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7730 }
7731
7732 //===----------------------------------------------------------------------===//
7733 // VEXTRACTF128 - Extract packed floating-point values
7734 //
7735 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7736 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7737           (ins VR256:$src1, i8imm:$src2),
7738           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7739           []>, VEX, VEX_L;
7740 let mayStore = 1 in
7741 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7742           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7743           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7744           []>, VEX, VEX_L;
7745 }
7746
7747 // AVX1 patterns
7748 let Predicates = [HasAVX] in {
7749 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7750           (v4f32 (VEXTRACTF128rr
7751                     (v8f32 VR256:$src1),
7752                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7753 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7754           (v2f64 (VEXTRACTF128rr
7755                     (v4f64 VR256:$src1),
7756                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7757
7758 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7759                          (iPTR imm))), addr:$dst),
7760           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7761            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7762 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7763                          (iPTR imm))), addr:$dst),
7764           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7765            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7766 }
7767
7768 let Predicates = [HasAVX1Only] in {
7769 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7770           (v2i64 (VEXTRACTF128rr
7771                   (v4i64 VR256:$src1),
7772                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7773 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7774           (v4i32 (VEXTRACTF128rr
7775                   (v8i32 VR256:$src1),
7776                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7777 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7778           (v8i16 (VEXTRACTF128rr
7779                   (v16i16 VR256:$src1),
7780                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7781 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7782           (v16i8 (VEXTRACTF128rr
7783                   (v32i8 VR256:$src1),
7784                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7785
7786 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7787                                 (iPTR imm))), addr:$dst),
7788           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7789            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7790 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7791                                 (iPTR imm))), addr:$dst),
7792           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7793            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7794 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7795                                 (iPTR imm))), addr:$dst),
7796           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7797            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7798 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7799                                 (iPTR imm))), addr:$dst),
7800           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7801            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7802 }
7803
7804 //===----------------------------------------------------------------------===//
7805 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7806 //
7807 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7808                           Intrinsic IntLd, Intrinsic IntLd256,
7809                           Intrinsic IntSt, Intrinsic IntSt256> {
7810   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7811              (ins VR128:$src1, f128mem:$src2),
7812              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7813              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7814              VEX_4V;
7815   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7816              (ins VR256:$src1, f256mem:$src2),
7817              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7818              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7819              VEX_4V, VEX_L;
7820   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7821              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7822              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7823              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7824   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7825              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7826              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7827              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7828 }
7829
7830 let ExeDomain = SSEPackedSingle in
7831 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7832                                  int_x86_avx_maskload_ps,
7833                                  int_x86_avx_maskload_ps_256,
7834                                  int_x86_avx_maskstore_ps,
7835                                  int_x86_avx_maskstore_ps_256>;
7836 let ExeDomain = SSEPackedDouble in
7837 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7838                                  int_x86_avx_maskload_pd,
7839                                  int_x86_avx_maskload_pd_256,
7840                                  int_x86_avx_maskstore_pd,
7841                                  int_x86_avx_maskstore_pd_256>;
7842
7843 //===----------------------------------------------------------------------===//
7844 // VPERMIL - Permute Single and Double Floating-Point Values
7845 //
7846 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7847                       RegisterClass RC, X86MemOperand x86memop_f,
7848                       X86MemOperand x86memop_i, PatFrag i_frag,
7849                       Intrinsic IntVar, ValueType vt> {
7850   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7851              (ins RC:$src1, RC:$src2),
7852              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7853              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7854   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7855              (ins RC:$src1, x86memop_i:$src2),
7856              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7857              [(set RC:$dst, (IntVar RC:$src1,
7858                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7859
7860   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7861              (ins RC:$src1, i8imm:$src2),
7862              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7863              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7864   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7865              (ins x86memop_f:$src1, i8imm:$src2),
7866              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7867              [(set RC:$dst,
7868                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7869 }
7870
7871 let ExeDomain = SSEPackedSingle in {
7872   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7873                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7874   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7875                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7876 }
7877 let ExeDomain = SSEPackedDouble in {
7878   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7879                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7880   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7881                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7882 }
7883
7884 let Predicates = [HasAVX] in {
7885 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7886           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7887 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7888           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7889 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7890                                (i8 imm:$imm))),
7891           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7892 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7893           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7894
7895 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7896           (VPERMILPDri VR128:$src1, imm:$imm)>;
7897 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7898           (VPERMILPDmi addr:$src1, imm:$imm)>;
7899 }
7900
7901 //===----------------------------------------------------------------------===//
7902 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7903 //
7904 let ExeDomain = SSEPackedSingle in {
7905 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7906           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7907           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7908           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7909                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7910 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7911           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7912           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7913           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7914                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7915 }
7916
7917 let Predicates = [HasAVX] in {
7918 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7919           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7920 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7921                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7922           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7923 }
7924
7925 let Predicates = [HasAVX1Only] in {
7926 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7927           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7928 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7929           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7930 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7931           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7932 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7933           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7934
7935 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7936                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7937           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7938 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7939                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7940           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7941 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7942                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7943           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7944 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7945                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7946           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7947 }
7948
7949 //===----------------------------------------------------------------------===//
7950 // VZERO - Zero YMM registers
7951 //
7952 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7953             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7954   // Zero All YMM registers
7955   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7956                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7957
7958   // Zero Upper bits of YMM registers
7959   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7960                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7961 }
7962
7963 //===----------------------------------------------------------------------===//
7964 // Half precision conversion instructions
7965 //===----------------------------------------------------------------------===//
7966 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7967   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7968              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7969              [(set RC:$dst, (Int VR128:$src))]>,
7970              T8, OpSize, VEX;
7971   let neverHasSideEffects = 1, mayLoad = 1 in
7972   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7973              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7974 }
7975
7976 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7977   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7978                (ins RC:$src1, i32i8imm:$src2),
7979                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7980                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7981                TA, OpSize, VEX;
7982   let neverHasSideEffects = 1, mayStore = 1 in
7983   def mr : Ii8<0x1D, MRMDestMem, (outs),
7984                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7985                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7986                TA, OpSize, VEX;
7987 }
7988
7989 let Predicates = [HasF16C] in {
7990   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7991   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7992   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7993   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7994 }
7995
7996 //===----------------------------------------------------------------------===//
7997 // AVX2 Instructions
7998 //===----------------------------------------------------------------------===//
7999
8000 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8001 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8002                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8003                  X86MemOperand x86memop> {
8004   let isCommutable = 1 in
8005   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8006         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
8007         !strconcat(OpcodeStr,
8008             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8009         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8010         VEX_4V;
8011   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8012         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
8013         !strconcat(OpcodeStr,
8014             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8015         [(set RC:$dst,
8016           (IntId RC:$src1,
8017            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8018         VEX_4V;
8019 }
8020
8021 let isCommutable = 0 in {
8022 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8023                                    VR128, memopv2i64, i128mem>;
8024 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8025                                     VR256, memopv4i64, i256mem>, VEX_L;
8026 }
8027
8028 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8029                   imm:$mask)),
8030           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8031 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8032                   imm:$mask)),
8033           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8034
8035 //===----------------------------------------------------------------------===//
8036 // VPBROADCAST - Load from memory and broadcast to all elements of the
8037 //               destination operand
8038 //
8039 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8040                           X86MemOperand x86memop, PatFrag ld_frag,
8041                           Intrinsic Int128, Intrinsic Int256> {
8042   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8043                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8044                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
8045   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8046                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8047                   [(set VR128:$dst,
8048                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
8049   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8050                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8051                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
8052   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8053                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8054                    [(set VR256:$dst,
8055                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8056                    VEX, VEX_L;
8057 }
8058
8059 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8060                                     int_x86_avx2_pbroadcastb_128,
8061                                     int_x86_avx2_pbroadcastb_256>;
8062 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8063                                     int_x86_avx2_pbroadcastw_128,
8064                                     int_x86_avx2_pbroadcastw_256>;
8065 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8066                                     int_x86_avx2_pbroadcastd_128,
8067                                     int_x86_avx2_pbroadcastd_256>;
8068 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8069                                     int_x86_avx2_pbroadcastq_128,
8070                                     int_x86_avx2_pbroadcastq_256>;
8071
8072 let Predicates = [HasAVX2] in {
8073   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8074           (VPBROADCASTBrm addr:$src)>;
8075   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8076           (VPBROADCASTBYrm addr:$src)>;
8077   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8078           (VPBROADCASTWrm addr:$src)>;
8079   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8080           (VPBROADCASTWYrm addr:$src)>;
8081   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8082           (VPBROADCASTDrm addr:$src)>;
8083   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8084           (VPBROADCASTDYrm addr:$src)>;
8085   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8086           (VPBROADCASTQrm addr:$src)>;
8087   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8088           (VPBROADCASTQYrm addr:$src)>;
8089
8090   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8091           (VPBROADCASTBrr VR128:$src)>;
8092   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8093           (VPBROADCASTBYrr VR128:$src)>;
8094   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8095           (VPBROADCASTWrr VR128:$src)>;
8096   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8097           (VPBROADCASTWYrr VR128:$src)>;
8098   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8099           (VPBROADCASTDrr VR128:$src)>;
8100   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8101           (VPBROADCASTDYrr VR128:$src)>;
8102   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8103           (VPBROADCASTQrr VR128:$src)>;
8104   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8105           (VPBROADCASTQYrr VR128:$src)>;
8106   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8107           (VBROADCASTSSrr VR128:$src)>;
8108   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8109           (VBROADCASTSSYrr VR128:$src)>;
8110   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8111           (VPBROADCASTQrr VR128:$src)>;
8112   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8113           (VBROADCASTSDYrr VR128:$src)>;
8114
8115   // Provide fallback in case the load node that is used in the patterns above
8116   // is used by additional users, which prevents the pattern selection.
8117   let AddedComplexity = 20 in {
8118     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8119               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8120     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8121               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8122     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8123               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8124
8125     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8126               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8127     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8128               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8129     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8130               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8131   }
8132 }
8133
8134 // AVX1 broadcast patterns
8135 let Predicates = [HasAVX1Only] in {
8136 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8137           (VBROADCASTSSYrm addr:$src)>;
8138 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8139           (VBROADCASTSDYrm addr:$src)>;
8140 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8141           (VBROADCASTSSrm addr:$src)>;
8142 }
8143
8144 let Predicates = [HasAVX] in {
8145 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8146           (VBROADCASTSSYrm addr:$src)>;
8147 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8148           (VBROADCASTSDYrm addr:$src)>;
8149 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8150           (VBROADCASTSSrm addr:$src)>;
8151
8152   // Provide fallback in case the load node that is used in the patterns above
8153   // is used by additional users, which prevents the pattern selection.
8154   let AddedComplexity = 20 in {
8155   // 128bit broadcasts:
8156   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8157             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8158   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8159             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8160               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8161               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8162   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8163             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8164               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8165               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8166
8167   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8168             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8169   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8170             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8171               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8172               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8173   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8174             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8175               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8176               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8177   }
8178 }
8179
8180 //===----------------------------------------------------------------------===//
8181 // VPERM - Permute instructions
8182 //
8183
8184 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8185                      ValueType OpVT> {
8186   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8187                    (ins VR256:$src1, VR256:$src2),
8188                    !strconcat(OpcodeStr,
8189                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8190                    [(set VR256:$dst,
8191                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8192                    VEX_4V, VEX_L;
8193   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8194                    (ins VR256:$src1, i256mem:$src2),
8195                    !strconcat(OpcodeStr,
8196                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8197                    [(set VR256:$dst,
8198                      (OpVT (X86VPermv VR256:$src1,
8199                             (bitconvert (mem_frag addr:$src2)))))]>,
8200                    VEX_4V, VEX_L;
8201 }
8202
8203 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
8204 let ExeDomain = SSEPackedSingle in
8205 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
8206
8207 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8208                          ValueType OpVT> {
8209   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8210                      (ins VR256:$src1, i8imm:$src2),
8211                      !strconcat(OpcodeStr,
8212                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8213                      [(set VR256:$dst,
8214                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8215                      VEX, VEX_L;
8216   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8217                      (ins i256mem:$src1, i8imm:$src2),
8218                      !strconcat(OpcodeStr,
8219                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8220                      [(set VR256:$dst,
8221                        (OpVT (X86VPermi (mem_frag addr:$src1),
8222                               (i8 imm:$src2))))]>, VEX, VEX_L;
8223 }
8224
8225 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
8226 let ExeDomain = SSEPackedDouble in
8227 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
8228
8229 //===----------------------------------------------------------------------===//
8230 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8231 //
8232 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8233           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8234           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8235           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8236                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8237 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8238           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8239           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8240           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
8241                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8242
8243 let Predicates = [HasAVX2] in {
8244 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8245           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8246 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8247           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8248 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8249           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8250
8251 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
8252                   (i8 imm:$imm))),
8253           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8254 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8255                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
8256           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8257 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
8258                   (i8 imm:$imm))),
8259           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8260 }
8261
8262
8263 //===----------------------------------------------------------------------===//
8264 // VINSERTI128 - Insert packed integer values
8265 //
8266 let neverHasSideEffects = 1 in {
8267 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8268           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8269           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8270           []>, VEX_4V, VEX_L;
8271 let mayLoad = 1 in
8272 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8273           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8274           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8275           []>, VEX_4V, VEX_L;
8276 }
8277
8278 let Predicates = [HasAVX2] in {
8279 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8280                                    (iPTR imm)),
8281           (VINSERTI128rr VR256:$src1, VR128:$src2,
8282                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8283 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8284                                    (iPTR imm)),
8285           (VINSERTI128rr VR256:$src1, VR128:$src2,
8286                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8287 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8288                                    (iPTR imm)),
8289           (VINSERTI128rr VR256:$src1, VR128:$src2,
8290                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8291 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8292                                    (iPTR imm)),
8293           (VINSERTI128rr VR256:$src1, VR128:$src2,
8294                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8295
8296 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8297                                    (iPTR imm)),
8298           (VINSERTI128rm VR256:$src1, addr:$src2,
8299                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8300 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8301                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8302                                    (iPTR imm)),
8303           (VINSERTI128rm VR256:$src1, addr:$src2,
8304                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8305 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8306                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8307                                    (iPTR imm)),
8308           (VINSERTI128rm VR256:$src1, addr:$src2,
8309                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8310 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8311                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8312                                    (iPTR imm)),
8313           (VINSERTI128rm VR256:$src1, addr:$src2,
8314                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8315 }
8316
8317 //===----------------------------------------------------------------------===//
8318 // VEXTRACTI128 - Extract packed integer values
8319 //
8320 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8321           (ins VR256:$src1, i8imm:$src2),
8322           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8323           [(set VR128:$dst,
8324             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8325           VEX, VEX_L;
8326 let neverHasSideEffects = 1, mayStore = 1 in
8327 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8328           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8329           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8330           VEX, VEX_L;
8331
8332 let Predicates = [HasAVX2] in {
8333 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8334           (v2i64 (VEXTRACTI128rr
8335                     (v4i64 VR256:$src1),
8336                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8337 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8338           (v4i32 (VEXTRACTI128rr
8339                     (v8i32 VR256:$src1),
8340                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8341 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8342           (v8i16 (VEXTRACTI128rr
8343                     (v16i16 VR256:$src1),
8344                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8345 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8346           (v16i8 (VEXTRACTI128rr
8347                     (v32i8 VR256:$src1),
8348                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8349
8350 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8351                          (iPTR imm))), addr:$dst),
8352           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8353            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8354 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8355                          (iPTR imm))), addr:$dst),
8356           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8357            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8358 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8359                          (iPTR imm))), addr:$dst),
8360           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8361            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8362 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8363                          (iPTR imm))), addr:$dst),
8364           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8365            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8366 }
8367
8368 //===----------------------------------------------------------------------===//
8369 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8370 //
8371 multiclass avx2_pmovmask<string OpcodeStr,
8372                          Intrinsic IntLd128, Intrinsic IntLd256,
8373                          Intrinsic IntSt128, Intrinsic IntSt256> {
8374   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8375              (ins VR128:$src1, i128mem:$src2),
8376              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8377              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8378   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8379              (ins VR256:$src1, i256mem:$src2),
8380              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8381              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8382              VEX_4V, VEX_L;
8383   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8384              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8385              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8386              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8387   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8388              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8389              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8390              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8391 }
8392
8393 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8394                                 int_x86_avx2_maskload_d,
8395                                 int_x86_avx2_maskload_d_256,
8396                                 int_x86_avx2_maskstore_d,
8397                                 int_x86_avx2_maskstore_d_256>;
8398 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8399                                 int_x86_avx2_maskload_q,
8400                                 int_x86_avx2_maskload_q_256,
8401                                 int_x86_avx2_maskstore_q,
8402                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8403
8404
8405 //===----------------------------------------------------------------------===//
8406 // Variable Bit Shifts
8407 //
8408 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8409                           ValueType vt128, ValueType vt256> {
8410   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8411              (ins VR128:$src1, VR128:$src2),
8412              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8413              [(set VR128:$dst,
8414                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8415              VEX_4V;
8416   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8417              (ins VR128:$src1, i128mem:$src2),
8418              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8419              [(set VR128:$dst,
8420                (vt128 (OpNode VR128:$src1,
8421                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8422              VEX_4V;
8423   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8424              (ins VR256:$src1, VR256:$src2),
8425              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8426              [(set VR256:$dst,
8427                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8428              VEX_4V, VEX_L;
8429   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8430              (ins VR256:$src1, i256mem:$src2),
8431              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8432              [(set VR256:$dst,
8433                (vt256 (OpNode VR256:$src1,
8434                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8435              VEX_4V, VEX_L;
8436 }
8437
8438 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8439 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8440 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8441 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8442 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8443
8444 //===----------------------------------------------------------------------===//
8445 // VGATHER - GATHER Operations
8446 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8447                        X86MemOperand memop128, X86MemOperand memop256> {
8448   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8449             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8450             !strconcat(OpcodeStr,
8451               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8452             []>, VEX_4VOp3;
8453   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8454             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8455             !strconcat(OpcodeStr,
8456               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8457             []>, VEX_4VOp3, VEX_L;
8458 }
8459
8460 let mayLoad = 1, Constraints
8461   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8462   in {
8463   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8464   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8465   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8466   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8467   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8468   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8469   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8470   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8471 }